JP2022168704A - Image capturing device - Google Patents
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Abstract
Description
本開示は、被写体を撮像する撮像装置に関する。 The present disclosure relates to an imaging device that captures an image of a subject.
撮像装置では、太陽光のような強い光が入射した場合に、受光量に応じた画素値にならず、画素値が小さくなる、いわゆる黒沈みが生じる場合がある。例えば、特許文献1には、垂直信号線に複数の画素が接続された撮像装置において、垂直信号線の電圧をクリップすることにより、このような高輝度時の黒沈みを抑える技術が開示されている。 In imaging devices, when strong light such as sunlight is incident, the pixel value may not correspond to the amount of received light, and the pixel value may become small, so-called blackening. For example, Japanese Patent Laid-Open No. 2002-200002 discloses a technique for suppressing such blackening at high luminance by clipping the voltage of a vertical signal line in an imaging device in which a plurality of pixels are connected to the vertical signal line. there is
ところで、撮像装置では、複数の画素のそれぞれにおいて、AD(Analog to Digital)変換を行うものがある。このような撮像装置においても、高輝度時の黒沈みを抑えることにより、画質の低下を抑えることが望まれる。 By the way, some imaging devices perform AD (Analog to Digital) conversion on each of a plurality of pixels. Also in such an imaging device, it is desired to suppress degradation of image quality by suppressing blackening at high brightness.
高輝度時に画質の低下を抑えることができる撮像装置を提供することが望ましい。 It is desirable to provide an image pickup apparatus capable of suppressing degradation of image quality at high brightness.
本開示の一実施の形態における撮像装置は、画素回路を備えている。画素回路は、第1の受光素子と、第1の蓄積部と、第1の転送スイッチと、電圧制限回路と、比較回路とを有する。第1の受光素子は、受光量に応じた電荷を生成する。第1の蓄積部は、第1の受光素子により生成された電荷を蓄積可能に構成される。第1の転送スイッチは、オン状態になることにより第1の受光素子と第1の蓄積部とを接続可能に構成される。電圧制限回路は、第1の蓄積部における蓄積電圧に応じた画素信号を生成可能であり画素信号の電圧が制限電圧を超えないように制限可能に構成される。比較回路は、ランプ波形を有する参照信号と画素信号とを比較可能に構成される。 An imaging device according to an embodiment of the present disclosure includes a pixel circuit. The pixel circuit has a first light receiving element, a first storage section, a first transfer switch, a voltage limiting circuit, and a comparing circuit. The first light receiving element generates an electric charge according to the amount of light received. The first accumulation section is configured to be capable of accumulating charges generated by the first light receiving element. The first transfer switch is configured to be able to connect the first light receiving element and the first storage unit when turned on. The voltage limiting circuit is configured to be capable of generating a pixel signal corresponding to the voltage accumulated in the first accumulation unit and limiting the voltage of the pixel signal so as not to exceed the limit voltage. The comparison circuit is configured to be able to compare a reference signal having a ramp waveform and a pixel signal.
本開示の一実施の形態における撮像装置では、第1の受光素子により、受光量に応じた電荷が生成され、第1の転送スイッチがオン状態になることにより、第1の受光素子により生成された電荷が第1の蓄積部に転送され、第1の蓄積部に蓄積される。そして、電圧制限回路により、第1の蓄積部における蓄積電圧に応じた画素信号が生成される。この画素信号の電圧は、この電圧制限回路により、制限電圧を超えないように制限される。そして、比較回路により、ランプ波形を有する参照信号およびこの画素信号が比較される。 In the imaging device according to the embodiment of the present disclosure, the first light receiving element generates an electric charge corresponding to the amount of light received, and the first transfer switch is turned on, whereby the electric charge generated by the first light receiving element is The charged charges are transferred to the first storage unit and stored in the first storage unit. Then, the voltage limiting circuit generates a pixel signal corresponding to the accumulated voltage in the first accumulation section. The voltage of this pixel signal is limited by this voltage limiting circuit so as not to exceed the limit voltage. A comparison circuit then compares the reference signal having a ramp waveform with this pixel signal.
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.実施の形態
2.撮像装置の使用例
3.移動体への応用例
Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. The description will be given in the following order.
1. Embodiment 2. Example of use of imaging device 3. Example of application to mobile objects
<1.実施の形態>
[構成例]
図1は、一実施の形態に係る撮像装置(撮像装置1)の一構成例を表すものである。撮像装置1は、画素アレイ11と、参照信号生成部12と、タイムコード生成部13と、バイアス生成部14と、画素駆動部15と、信号処理部16と、タイミング生成部17とを備えている。撮像装置1は、この例では2枚の半導体基板に形成される。
<1. Embodiment>
[Configuration example]
FIG. 1 shows a configuration example of an imaging device (imaging device 1) according to an embodiment. The
図2は、撮像装置1の一実装例を表すものである。撮像装置1は、この例では、2枚の半導体基板101,102に形成される。半導体基板101は、撮像装置1における撮像面Sの側に配置され、半導体基板102は、撮像装置1の撮像面Sとは反対側に配置される。半導体基板101,102は互いに重ね合わされる。半導体基板101の配線と、半導体基板102の配線とは、配線103により接続される。配線103は、例えばCu-Cuなどの金属結合などを用いることができる。
FIG. 2 shows an implementation example of the
画素アレイ11(図1)は、マトリクス状に配置された複数の画素Pを有している。画素Pは、フォトダイオードPDを有し、受光量に応じた画素信号SIG1を生成し、この画素信号SIG1に基づいてAD変換を行うように構成される。画素アレイ11では、所定数の画素Pが1つのクラスタCLを構成する。複数のクラスタCLのそれぞれでは、この例では、横方向に4つの画素Pが並設され、縦方向に数十個の画素Pが並設される。画素アレイ11には、このようなクラスタCLが縦方向および横方向に並設される。 The pixel array 11 (FIG. 1) has a plurality of pixels P arranged in a matrix. The pixel P has a photodiode PD, generates a pixel signal SIG1 corresponding to the amount of light received, and is configured to perform AD conversion based on this pixel signal SIG1. In the pixel array 11, a predetermined number of pixels P constitute one cluster CL. In each of the plurality of clusters CL, in this example, four pixels P are arranged side by side in the horizontal direction and several tens of pixels P are arranged side by side in the vertical direction. Such clusters CL are arranged vertically and horizontally in the pixel array 11 .
図3は、クラスタCLの一構成例を表すものである。クラスタCLは、複数の画素Pにそれぞれ対応する複数の画素回路20と、リピータ29とを有している。図4は、画素回路20の一構成例を表すものである。画素回路20は、受光回路21と、比較回路22と、ラッチ23とを有している。
FIG. 3 shows a configuration example of the cluster CL. The cluster CL has a plurality of
受光回路21は、受光量に応じた画素信号SIG1を生成するように構成される。受光回路21は、フォトダイオードPDと、トランジスタMN1~MN4と、フローティングディフュージョンFDと、電圧制限回路30とを有している。トランジスタMN1~MN4は、N型のMOS(Metal Oxide Semiconductor)トランジスタである。図4に示したように、フォトダイオードPD、トランジスタMN1~MN4、フローティングディフュージョンFDは、半導体基板101に設けられ、電圧制限回路30は、半導体基板102に設けられる。
The
フォトダイオードPDは、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードPDのアノードは接地され、カソードはトランジスタMN1,MN2のソースに接続される。 The photodiode PD is a photoelectric conversion element that generates and accumulates an amount of charge corresponding to the amount of light received. The photodiode PD has an anode grounded and a cathode connected to the sources of the transistors MN1 and MN2.
トランジスタMN1のゲートには画素駆動部15(図1)から制御信号OFGが供給され、ドレインには電圧VOFGが供給され、ソースはフォトダイオードPDのカソードおよびトランジスタMN2のソースに接続される。 The gate of the transistor MN1 is supplied with the control signal OFG from the pixel driving section 15 (FIG. 1), the voltage VOFG is supplied to the drain, and the source is connected to the cathode of the photodiode PD and the source of the transistor MN2.
トランジスタMN2のゲートには画素駆動部15(図1)から制御信号TXが供給され、ソースはフォトダイオードPDのカソードおよびトランジスタMN1のソースに接続され、ドレインはフローティングディフュージョンFDおよびトランジスタMN3のソースに接続されるとともに、半導体基板101,102間の配線103を介して電圧制限回路30の入力端子に接続される。
The gate of the transistor MN2 is supplied with a control signal TX from the pixel driving section 15 (FIG. 1), the source is connected to the cathode of the photodiode PD and the source of the transistor MN1, and the drain is connected to the floating diffusion FD and the source of the transistor MN3. and connected to the input terminal of the
フローティングディフュージョンFDは、フォトダイオードPDから転送された電荷を蓄積するように構成される。フローティングディフュージョンFDは、例えば、半導体基板101の表面に形成された拡散層を用いて構成される。図4では、フローティングディフュージョンFDを、キャパシタのシンボルを用いて示している。
Floating diffusion FD is configured to accumulate charges transferred from photodiode PD. The floating diffusion FD is configured using a diffusion layer formed on the surface of the
トランジスタMN3のゲートには画素駆動部15(図1)から制御信号RSTが供給され、ドレインは比較回路22のトランジスタMN11(後述)のドレインに接続され、ソースはフローティングディフュージョンFDおよびトランジスタMN2のドレインに接続されるとともに、半導体基板101,102間の配線103を介して電圧制限回路30の入力端子に接続される。
The gate of the transistor MN3 is supplied with the control signal RST from the pixel driving section 15 (FIG. 1), the drain is connected to the drain of the transistor MN11 (described later) of the
この構成により、受光回路21では、制御信号OFGに基づいて、トランジスタMN1がオン状態になることにより、フォトダイオードPDに蓄積された電荷が排出される。そして、トランジスタMN1がオフ状態になることにより、露光期間が開始され、フォトダイオードPDに、受光量に応じた量の電荷が蓄積される。そして、露光期間が終了した後に、受光回路21は、リセット電圧および画素電圧を含む画素信号SIGを電圧制限回路30に対して供給する。具体的には、受光回路21は、後述するように、トランジスタMN3をオン状態にすることによりフローティングディフュージョンFDの電圧をリセットする。そして、受光回路21は、フローティングディフュージョンFDの電圧がリセットされた後のP相(Pre-charge相)期間TPにおいて、その時のフローティングディフュージョンFDの電圧(リセット電圧)を電圧制限回路30に供給する。また、受光回路21は、トランジスタMN2をオン状態にすることによりフォトダイオードPDからフローティングディフュージョンFDへ電荷を転送する。そして、受光回路21は、電荷が転送された後のD相(Data相)期間TDにおいて、その時のフローティングディフュージョンFDの電圧(画素電圧)を電圧制限回路30に供給するようになっている。
With this configuration, in the
電圧制限回路30は、画素信号SIGに応じた画素信号SIG1を生成するとともに、この画素信号SIG1が制限電圧を超えないように制限するように構成される。そして、電圧制限回路30は、生成した画素信号SIG1を、半導体基板101,102間の配線103を介して、比較回路22のトランジスタMN11(後述)のゲートに供給するようになっている。この電圧制限回路30については、後述する。
The
トランジスタMN4のゲートには画素駆動部15(図1)から制御信号RSTが供給され、ドレインは比較回路22のトランジスタMN11(後述)のドレインに接続され、ソースは比較回路22のトランジスタMN11のゲートに接続されるとともに、半導体基板101,102間の配線103を介して電圧制限回路30の出力端子に接続される。
The gate of the transistor MN4 is supplied with the control signal RST from the pixel driving section 15 (FIG. 1), the drain is connected to the drain of the transistor MN11 (described later) of the
比較回路22(図3,4)は、参照信号REFの電圧と画素信号SIG1の電圧とを比較することにより信号CMPを生成するように構成される。比較回路22は、参照信号REFの電圧が画素信号SIGの電圧よりも高い場合に信号CMPを高レベルにし、参照信号REFの電圧が画素信号SIGの電圧よりも低い場合に信号CMPを低レベルにするようになっている。比較回路22は、トランジスタMN11~MN13,MP14,MP15と、アンプAMPとを有している。トランジスタMN11~MN13はN型のMOSトランジスタであり、トランジスタMP14,MP15はP型のMOSトランジスタである。図4に示したように、トランジスタMN11~MN13は半導体基板101に設けられ、トランジスタMP14,MP15は半導体基板102に設けられる。
The comparison circuit 22 (FIGS. 3 and 4) is configured to generate the signal CMP by comparing the voltage of the reference signal REF and the voltage of the pixel signal SIG1. The
トランジスタMN11のゲートには画素信号SIG1が供給され、ドレインは受光回路21におけるトランジスタMN3,MN4のドレインに接続されるとともに、半導体基板101,102間の配線103を介してトランジスタMP14のドレインおよびアンプAMPの入力端子に接続され、ソースはトランジスタMN12のソースおよびトランジスタMN13のドレインに接続される。
The pixel signal SIG1 is supplied to the gate of the transistor MN11, the drain is connected to the drains of the transistors MN3 and MN4 in the
トランジスタMN12のゲートには、半導体基板101,102間の配線103を介して参照信号生成部12から参照信号REFが供給され、ドレインは半導体基板101,102間の配線103を介してトランジスタMP15のドレインおよびトランジスタMP14,MP15のゲートに接続され、ソースはトランジスタMN11のソースおよびトランジスタMN13のドレインに接続される。参照信号REFは、P相期間TPおよびD相期間TDにおいて時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する信号である。トランジスタMN13のゲートにはバイアス生成部14(図1)からバイアス電圧Vbが供給され、ドレインはトランジスタMN11,MN12のソースに接続され、ソースは接地される。トランジスタMN11,MN12は差動対を構成し、トランジスタMN13は定電流源を構成する。
The gate of the transistor MN12 is supplied with the reference signal REF from the
トランジスタMP14のゲートはトランジスタMP15のゲートおよびドレインに接続されるとともに半導体基板101,102間の配線103を介してトランジスタMN12のドレインに接続され、ソースには電源電圧VDDが供給され、ドレインはアンプAMPの入力端子に接続されるとともに半導体基板101,102間の配線103を介してトランジスタMN11のドレインおよび受光回路21におけるトランジスタMN3,MN4のドレインに接続される。トランジスタMP15のゲートはトランジスタMP14のゲートおよびトランジスタMP15のドレインに接続されるとともに半導体基板101,102間の配線103を介してトランジスタMN12のドレインに接続され、ソースには電源電圧VDDが供給され、ドレインはトランジスタMP14,MP15のゲートに接続されるとともに半導体基板101,102間の配線103を介してトランジスタMN12のドレインに接続される。トランジスタMP14,MP15は、トランジスタMN11,MN12の能動負荷を構成する。
The gate of the transistor MP14 is connected to the gate and drain of the transistor MP15, and is also connected to the drain of the transistor MN12 through the
この構成により、比較回路22は、参照信号REFの電圧と画素信号SIG1の電圧とを比較することにより信号CMPを生成するようになっている。
With this configuration, the
ラッチ23(図3,4)は、信号CMPに基づいて、リピータ29から供給された、時間の経過に応じて変化するタイムコードTCをラッチするように構成される。タイムコードTCは、複数ビットのコードであり、例えばグレイコードを用いることができる。ラッチ23は、複数ビットのビット幅を有するバス配線を介してリピータ29に接続される。ラッチ23は、後述するように、P相期間TPにおいて、信号CMPの遷移タイミングでタイムコードTCをラッチすることにより、P相期間TPが開始してからその遷移タイミングまでの時間(コード値CP)を取得する。また、ラッチ23は、D相期間TDにおいて、信号CMPの遷移タイミングでタイムコードTCをラッチすることにより、D相期間TDが開始してからその遷移タイミングまでの時間(コード値CD)を取得する。そして、ラッチ23は、これらの2つのコード値CP,CDをリピータ29に供給するようになっている。ラッチ23は、図4に示したように、半導体基板102に配置される。
The latch 23 (FIGS. 3 and 4) is configured to latch the time-varying time code TC supplied from the
リピータ29(図3,4)は、P相期間TPおよびD相期間TDにおいて、タイムコード生成部13から供給されたタイムコードTCを、クラスタCLに属する複数の画素Pのラッチ23に供給するように構成される。また、リピータ29は、P相期間TPおよびD相期間TDが終了した後に、これらのラッチ23から供給されたコード値CP,CDを信号処理部16に供給するようになっている。リピータ29は、複数ビットのビット幅を有するバス配線を介してこれらのラッチ23に接続される。リピータ29は、図4に示したように、半導体基板102に配置される。
The repeater 29 (FIGS. 3 and 4) supplies the time code TC supplied from the
参照信号生成部12(図1)は、タイミング生成部17からの指示に基づいて、参照信号REFを生成するように構成される。参照信号REFは、P相期間TPおよびD相期間TDにおいて、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。そして、参照信号生成部12は、生成した参照信号REFを、画素アレイ11における複数の画素回路20に供給するようになっている。参照信号生成部12は、図4に示したように、半導体基板102に配置される。
The reference signal generator 12 ( FIG. 1 ) is configured to generate the reference signal REF based on the instruction from the
タイムコード生成部13は、タイミング生成部17からの指示に基づいて、タイムコードTCを生成するように構成される。タイムコードTCは、時間の経過に応じて変化する複数ビットのコードであり、例えば、グレイコードを用いることができる。そして、タイムコード生成部13は、生成したタイムコードTCを、複数のクラスタCLにおけるリピータ29に供給するようになっている。タイムコード生成部13は、例えば半導体基板102(図2)に配置される。
The
バイアス生成部14は、撮像装置1において使用される様々なバイアス電圧およびバイアス電流を生成するように構成される。具体的には、バイアス生成部14は、例えば、バイアス電圧Vb、および電圧V1~V3(後述)を生成し、これらの電圧を複数の画素回路20のそれぞれに供給するようになっている。
The
画素駆動部15は、画素アレイ11における複数の画素回路20の動作を制御するように構成される。具体的には、画素駆動部15は、制御信号OFG,TX,RST、および制御信号CTL1~CTL3(後述)を生成し、画素回路20にこれらの制御信号を供給することにより、画素回路20の動作を制御するようになっている。画素駆動部15は、例えば半導体基板102(図2)に配置される。
The
信号処理部16は、複数の画素回路20のそれぞれが生成したコード値CP,CDに基づいて所定の画像処理を行うことにより画像信号Spicを生成するように構成される。所定の画像処理は、例えば、2つのコード値CP,CDに基づいて相関2重サンプリング(CDS;Correlated Double Sampling)の原理を利用して画素値を生成する処理や、黒レベルを補正する黒レベル補正処理などを含む。信号処理部16は、例えば半導体基板102(図2)に配置される。
The
タイミング生成部17は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部12、タイムコード生成部13、画素駆動部15、および信号処理部16に供給することにより、撮像装置1の動作を制御するように構成される。タイミング生成部17は、例えば半導体基板102(図2)に配置される。
The
(電圧制限回路30)
図5は、電圧制限回路30の一構成例を表すものである。この図5には、電圧制限回路30だけでなく、電圧制限回路30の周辺の回路をも描いている。
(Voltage limiting circuit 30)
FIG. 5 shows a configuration example of the
電圧制限回路30は、トランジスタMN21,MN22と、定電流源CURと、スイッチSW1と、キャパシタC1と、スイッチSW2,SW3とを有している。トランジスタMN21,MN22は、N型のMOSトランジスタである。
The
トランジスタMN21のゲートは電圧制限回路30の入力端子INに接続され、ドレインには電源電圧VDDが供給され、ソースはノードN1に接続される。トランジスタMN22のゲートはノードN2に接続され、ドレインには電源電圧VDDが供給され、ソースはノードN1に接続される。この例では、トランジスタMN21のサイズおよびトランジスタMN22のサイズは、互いに等しい。具体的には、トランジスタMN21のゲート幅およびトランジスタMN22のゲート幅は互いに等しく、トランジスタMN21のゲート長およびトランジスタMN22のゲート長は互いに等しい。トランジスタMN21およびトランジスタMN22は、互いに近い位置に配置される。
The transistor MN21 has a gate connected to the input terminal IN of the
定電流源CURの一端はノードN1に接続され、他端は接地される。ノードN1は、電圧制限回路30の出力端子OUTに接続される。
Constant current source CUR has one end connected to node N1 and the other end grounded. Node N1 is connected to output terminal OUT of
スイッチSW1は、画素駆動部15(図1)から供給された制御信号CTL1に基づいて、ノードN1およびノードN2を互いに接続するように構成される。スイッチSW1は、例えば1または複数のMOSトランジスタを用いて構成される。 The switch SW1 is configured to connect the node N1 and the node N2 to each other based on the control signal CTL1 supplied from the pixel driving section 15 (FIG. 1). The switch SW1 is configured using, for example, one or more MOS transistors.
キャパシタC1の第1の端子はノードN2に接続され、第2の端子はスイッチSW2に接続される。 Capacitor C1 has a first terminal connected to node N2 and a second terminal connected to switch SW2.
スイッチSW2は、画素駆動部15(図1)から供給された制御信号CTL2に基づいて、バイアス生成部14により生成された電圧V1および電圧V2のうちの一方をキャパシタC1の第2の端子に供給するように構成される。この例では、電圧V1は、電圧V2よりも高い電圧である。スイッチSW2は、この例では、制御信号CTL1が高レベルである場合には、電圧V1をキャパシタC1の第2の端子に供給し、制御信号CTL1が低レベルである場合には、電圧V2をキャパシタC1の第2の端子に供給するようになっている。
The switch SW2 supplies one of the voltage V1 and the voltage V2 generated by the
スイッチSW3は、画素駆動部15(図1)から供給された制御信号CTL3に基づいて、バイアス生成部14により生成された電圧V3をノードN2に供給するように構成される。
The switch SW3 is configured to supply the voltage V3 generated by the
この構成により、電圧制限回路30では、通常の光が撮像装置1に入射した場合には、トランジスタMN21および定電流源CURが、いわゆるソースフォロワ回路として動作する。これにより、電圧制限回路30は、入力端子INに入力された画素信号SIGに応じた画素信号SIG1を出力端子OUTから出力する。また、例えば、太陽光のような強い光が撮像装置1に入射し、フローティングディフュージョンFDにおける電圧(画素信号SIGの電圧)が非常に低くなった場合には、トランジスタMN21のゲート電圧が、トランジスタMN22のゲート電圧より低くなる。この場合には、トランジスタMN22および定電流源CURが、いわゆるソースフォロワ回路として動作する。これにより、電圧制限回路30は、トランジスタMN22のゲート電圧に応じた電圧(制限電圧)を有する画素信号SIG1を出力端子OUTから出力する。すなわち、電圧制限回路30は、入力端子INに入力された画素信号SIGの電圧が低くなった場合でも、画素信号SIG1の電圧が制限電圧より低くならないように制限することができる。これにより、撮像装置1では、高輝度時の黒沈みを抑えることができるようになっている。
With this configuration, in the
ここで、画素回路20は、本開示における「画素回路」の一具体例に対応する。フォトダイオードPDは、本開示における「第1の受光素子」および「第2の受光素子」の一具体例に対応する。フローティングディフュージョンFDは、本開示における「第1の蓄積部」および「第2の蓄積部」の一具体例に対応する。トランジスタMN2は、本開示における「第1の転送スイッチ」および「第2の転送スイッチ」の一具体例に対応する。画素信号SIG1は、本開示における「画素信号」の一具体例に対応する。電圧制限回路30は、本開示における「電圧制限回路」の一具体例に対応する。参照信号REFは、本開示における「参照信号」の一具体例に対応する。比較回路22は、本開示における「比較回路」の一具体例に対応する。トランジスタMN21は、本開示における「第1のトランジスタ」の一具体例に対応する。トランジスタMN22は、本開示における「第2のトランジスタ」の一具体例に対応する。定電流源CURは、本開示における「第1の電流源」の一具体例に対応する。スイッチSW1は、本開示における「第1のスイッチ」の一具体例に対応する。キャパシタC1は、本開示における「キャパシタ」の一具体例に対応する。スイッチSW2は、本開示における「電圧設定回路」の一具体例に対応する。電圧V1は、本開示における「第1の電圧」の一具体例に対応する。電圧V2は、本開示における「第2の電圧」の一具体例に対応する。トランジスタMN11は、本開示における「第4のトランジスタ」の一具体例に対応する。トランジスタMN12は、本開示における「第5のトランジスタ」の一具体例に対応する。トランジスタMN13は、本開示における「第3の電流源」の一具体例に対応する。トランジスタMN3は、本開示における「第3のスイッチ」の一具体例に対応する。トランジスタMN4は、本開示における「第4のスイッチ」の一具体例に対応する。画素駆動部15は、本開示における「制御部」の一具体例に対応する。スイッチSW3は、本開示における「第5のスイッチ」の一具体例に対応する。半導体基板101は、本開示における「第1の基板」の一具体例に対応する。半導体基板102は、本開示における「第2の基板」の一具体例に対応する。タイムコード生成部13は、本開示における「タイムコード生成回路」の一具体例に対応する。ラッチ23は、本開示における「ラッチ回路」の一具体例に対応する。
Here, the
[動作および作用]
続いて、本実施の形態の撮像装置1の動作および作用について説明する。
[Operation and action]
Next, the operation and effect of the
(全体動作概要)
まず、図1,3,4を参照して、撮像装置1の全体動作概要を説明する。参照信号生成部12は、参照信号REFを生成する。タイムコード生成部13は、タイムコードTCを生成する。リピータ29は、タイムコードTCを、クラスタCLに属する複数の画素Pのラッチ23に供給する。画素駆動部15は、画素アレイ11における複数の画素回路20の動作を制御する。画素アレイ11における複数の画素回路20のそれぞれは、リセット電圧および画素電圧を含む画素信号SIGを生成し、この画素信号SIGに基づいて画素信号SIG1を生成する。そして、複数の画素回路20のそれぞれは、この画素信号SIG1に基づいてAD変換を行うことによりコード値CP,CDを生成する。リピータ29は、コード値CP,CDを信号処理部16に供給する。信号処理部16は、複数の画素回路20のそれぞれが生成したコード値CP,CDに基づいて所定の画像処理を行うことにより画像信号Spicを生成する。タイミング生成部17は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部12、タイムコード生成部13、画素駆動部15、および信号処理部16に供給することにより、撮像装置1の動作を制御する。
(Outline of overall operation)
First, with reference to FIGS. The
(詳細動作)
画素アレイ11における複数の画素回路20のそれぞれでは、制御信号OFGに基づいて、トランジスタMN1がオン状態になることにより、フォトダイオードPDに蓄積された電荷が排出される。そして、トランジスタMN1がオフ状態になることにより、露光期間が開始され、フォトダイオードPDに、受光量に応じた量の電荷が蓄積される。露光期間が終了した後に、画素回路20は、リセット電圧および画素電圧を含む画素信号SIGを生成し、この画素信号SIGに基づいて画素信号SIG1を生成する。そして、画素回路20は、この画素信号SIG1に基づいてAD変換を行う。以下に、ある画素回路20に着目し、この着目した画素回路20におけるAD変換について詳細に説明する。
(detailed operation)
In each of the plurality of
まず、通常の光が撮像装置1に入射した場合について説明し、その後に、太陽光のような強い光が撮像装置1に入射した場合について説明する。
First, the case where normal light enters the
図6は、通常の光が撮像装置1に入射した場合における、画素回路20におけるAD変換の一動作例を表すものであり、(A)は制御信号RSTの波形を示し、(B)は制御信号TXの波形を示し、(C)は制御信号CTL1の波形を示し、(D)は制御信号CTL2の波形を示し、(E)は制御信号CTL3の波形を示し、(F)は画素信号SIGの波形を示し、(G)は電圧制限回路30のノードN2における電圧VN2の波形を示し、(H)は参照信号REFの波形を示し、(I)は画素信号SIG1の波形を示し、(J)は信号CMPの波形を示す。図6(F),(G)では、画素信号SIGおよび電圧VN2の波形を、同じ電圧軸で示している。同様に、図6(H),(I)では、参照信号REFおよび画素信号SIG1の波形を、同じ電圧軸で示している。
FIG. 6 shows an operation example of AD conversion in the
まず、タイミングt11において、参照信号生成部12は、参照信号REFの電圧を電圧Vxに変化させる(図6(H))。
First, at timing t11, the
また、このタイミングt11において、画素駆動部15は、制御信号RSTを低レベルから高レベルに変化させる(図6(A))。これにより、画素回路20では、トランジスタMN3,MN4がオン状態になる。トランジスタMN3がオン状態になることにより、フローティングディフュージョンFDがリセットされ、フローティングディフュージョンFDの電圧(画素信号SIGの電圧)が電圧Vxに設定される(図6(F))。また、トランジスタMN4がオン状態になることにより、画素信号SIG1の電圧が電圧Vxに設定される(図6(I))。このようにして、トランジスタMN21のゲート電圧(画素信号SIGの電圧)およびソース電圧(画素信号SIG1の電圧)はともに電圧Vxに設定されるので、トランジスタMN21はオフ状態である。
Also, at this timing t11, the
また、このタイミングt11において、画素駆動部15は、制御信号CTL1を低レベルから高レベルに変化させる(図6(C))。これにより、画素回路20では、スイッチSW1がオン状態になり、ノードN1およびノードN2が互いに接続される。ノードN1の電圧(画素信号SIG1の電圧)は電圧Vxであるので、ノードN2の電圧VN2は電圧Vxに設定される(図6(G))。
Also, at this timing t11, the
また、このタイミングt11において、画素駆動部15は、制御信号CTL2を低レベルから高レベルに変化させる(図6(D))。これにより、画素回路20では、スイッチSW2が、電圧V1をキャパシタC1の第2の端子に供給する。キャパシタC1の第1の端子における電圧VN2は電圧Vxであるので、キャパシタC1はチャージされ、キャパシタC1の第1の端子および第2の端子の間に電圧差(Vx-V1)が設定される。
Also, at this timing t11, the
次に、タイミングt12において、参照信号生成部12は、参照信号REFの電圧を電圧VAに変化させる(図6(H))。
Next, at timing t12, the
また、このタイミングt12において、画素駆動部15は、制御信号RSTを高レベルから低レベルに変化させる(図6(A))。これにより、画素回路20では、トランジスタMN3,MN4がオフ状態になる。トランジスタMN3がオフ状態になることにより、フローティングディフュージョンFDは電気的にフローティング状態になる。これにより、フローティングディフュージョンFDの電圧(画素信号SIGの電圧)は電圧Vxに維持される(図6(F))。また、トランジスタMN4がオフ状態になることにより、定電流源CURがノードN1から接地に向かって電流を流すので、ノードN1の電圧(画素信号SIG1の電圧)は低下する(図6(I))。ノードN1およびノードN2はスイッチSW1を介して互いに接続されているので、ノードN2の電圧VN2も同様に低下する(図6(G))。ノードN1の電圧の低下により、トランジスタMN21のソース電圧(画素信号SIG1の電圧)が、トランジスタMN21のゲート電圧(画素信号SIGの電圧)よりも電圧ΔV21だけ低い電圧になると、トランジスタMN21、ノードN1、定電流源CURの経路に電流が流れるようになる。ここで、電圧ΔV21は、トランジスタMN21のゲートソース間電圧Vgsの降下分であり、トランジスタMN21のしきい値電圧Vthと、トランジスタMN21が飽和領域で動作するためのいわゆるオーバードライブ電圧Vovとの和(Vth+Vov)で表すことができる。これにより、トランジスタMN21および定電流源CURは、いわゆるソースフォロワとして動作する。このようにして、電圧制限回路30は、入力された画素信号SIGに基づいて、画素信号SIGよりも電圧ΔV21だけ低い画素信号SIG1を生成する(図6(F),(I))。その結果、画素信号SIG1の電圧は“Vx-ΔV21”になる(図6(F))。ノードN2の電圧VN2も同様に“Vx-ΔV21”になる(図6(G))。
Also, at this timing t12, the
次に、タイミングt13において、画素駆動部15は、制御信号CTL1を高レベルから低レベルに変化させる(図6(C))。これにより、画素回路20では、スイッチSW1がオフ状態になり、ノードN1およびノードN2は互いに切断される。
Next, at timing t13, the
そして、このタイミングt13において、画素駆動部15は、制御信号CTL2を高レベルから低レベルに変化させる(図6(D))。これにより、画素回路20では、スイッチSW2が、キャパシタC1の第2の端子の電圧を、電圧V1から、電圧V1より電圧ΔV(=V1―V2)だけ低い電圧V2に変化させる。キャパシタC1の第1の端子および第2の端子の間の電圧は維持されるので、キャパシタC1の第2の端子の電圧低下に応じて、第1の端子の電圧もまた電圧ΔVだけ低下する。このようにして、ノードN2における電圧VN2は“Vx-ΔV21-ΔV”になる(図6(G))。
Then, at this timing t13, the
次に、タイミングt14~t16の期間(P相期間TP)において、画素回路20は、画素信号SIGの電圧(リセット電圧)に応じた画素信号SIG1の電圧に基づいてAD変換を行う。具体的には、タイミングt14において、参照信号生成部12は、参照信号REFの電圧を、電圧VAから所定の変化度合いで低下させ始める(図6(H))。また、タイムコード生成部13は、このタイミングt14において、タイムコードTCのインクリメント動作を開始する。リピータ29は、このタイムコードTCをラッチ23に供給する。これにより、ラッチ23には、時間の経過に応じて変化するタイムコードTCが供給される。
Next, during a period from timing t14 to t16 (P-phase period TP), the
そして、タイミングt15において、参照信号REFの電圧が画素信号SIG1の電圧を下回る(図6(H),(I))。これに応じて、比較回路22は、信号CMPを高レベルから低レベルに変化させる(図6(J))。ラッチ23は、この信号CMPの遷移に基づいて、タイムコードTCをラッチする。ラッチ23においてラッチされたタイムコードTCのコード値CPは、タイミングt14~t15の時間の長さに対応するコード値である。言い換えれば、このコード値CPは、P相期間TPにおける画素信号SIG1の電圧に対応するコード値である。
Then, at timing t15, the voltage of the reference signal REF falls below the voltage of the pixel signal SIG1 ((H) and (I) in FIG. 6). In response, the
そして、タイミングt16において、P相期間TPの終了に伴い、タイムコード生成部13は、タイムコードTCのインクリメント動作を終了する。そして、参照信号生成部12は、参照信号REFの電圧の変化を停止させ、参照信号REFの電圧を電圧VAに変化させる(図6(H))。これにより、参照信号REFの電圧は画素信号SIG1の電圧より高くなるので(図6(H),(I))、比較回路22は、信号CMPを低レベルから高レベルに変化させる(図6(J))。
Then, at timing t16, the
次に、タイミングt17において、画素駆動部15は、制御信号CTL3を低レベルから高レベルに変化させる(図6(E))。これにより、画素回路20では、スイッチSW3がオン状態になり、ノードN2の電圧VN2を電圧V3に設定する(図6(G))。
Next, at timing t17, the
また、このタイミングt17において、画素駆動部15は、制御信号TXを低レベルから高レベルに変化させる(図6(B))。これにより、画素回路20では、トランジスタMN2がオン状態になり、フォトダイオードPDで発生した電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの電圧(画素信号SIGの電圧)が、受光量に応じた画素電圧になる(図6(F))。この画素信号SIGの電圧は、ノードN2における電圧VN2よりも高い(図6(F),(G))。よって、電圧制限回路30では、トランジスタMN21、ノードN1、定電流源CURの経路に電流が流れ続けるので、トランジスタMN21および定電流源CURは、いわゆるソースフォロワとして動作し続ける。その結果、電圧制限回路30は、入力された画素信号SIGに基づいて、画素信号SIGよりも電圧ΔV21だけ低い画素信号SIG1を生成する(図6(I))。
Also, at this timing t17, the
そして、タイミングt18において、画素駆動部15は、制御信号TXを高レベルから低レベルに変化させる(図6(B))。これにより、トランジスタMN2はオフ状態になる。
Then, at timing t18, the
次に、タイミングt19~t21の期間(D相期間TD)において、画素回路20は、画素信号SIGの電圧(画素電圧)に応じた画素信号SIG1の電圧に基づいてAD変換を行う。具体的には、タイミングt19において、参照信号生成部12は、参照信号REFの電圧を、電圧VAから所定の変化度合いで低下させ始める(図6(H))。また、タイムコード生成部13は、このタイミングt19において、タイムコードTCのインクリメント動作を開始する。リピータ29は、このタイムコードTCをラッチ23に供給する。これにより、ラッチ23には、時間の経過に応じて変化するタイムコードTCが供給される。
Next, during a period from timing t19 to t21 (D-phase period TD), the
そして、タイミングt20において、参照信号REFの電圧が画素信号SIG1の電圧を下回る(図6(H),(I))。これに応じて、比較回路22は、信号CMPを高レベルから低レベルに変化させる(図6(J))。ラッチ23は、この信号CMPの遷移に基づいて、タイムコードTCをラッチする。ラッチ23においてラッチされたタイムコードTCのコード値CDは、タイミングt19~t20の時間の長さに対応するコード値である。言い換えれば、このコード値CDは、D相期間TDにおける画素信号SIG1の電圧に対応するコード値である。
Then, at timing t20, the voltage of the reference signal REF falls below the voltage of the pixel signal SIG1 ((H) and (I) in FIG. 6). In response, the
そして、タイミングt21において、D相期間TDの終了に伴い、タイムコード生成部13は、タイムコードTCのインクリメント動作を終了する。そして、参照信号生成部12は、参照信号REFの電圧の変化を停止させ、電圧VAに変化させる(図6(H))。これにより、参照信号REFの電圧は画素信号SIG1の電圧より高くなるので(図6(H),(I))、比較回路22は、信号CMPを低レベルから高レベルに変化させる(図6(J))。
Then, at timing t21, the
そして、タイミングt21~t22の期間において、クラスタCLにおける複数の画素回路20は、コード値CP,CDをリピータ29に順次供給し、リピータ29は、これらのコード値CP,CDを信号処理部16に順次供給する。
Then, during the period from timing t21 to t22, the plurality of
信号処理部16は、複数の画素回路20のそれぞれが生成したコード値CP,CDに基づいて所定の画像処理を行う。例えば、信号処理部16は、コード値CPおよびコード値CDに基づいて、相関2重サンプリングの原理を利用して画素値を生成する。具体的には、信号処理部16は、例えば、コード値CDからコード値CPを減算することにより、画素値を生成する。また、信号処理部16は、黒レベルを補正する黒レベル補正処理などを行う。このようにして、信号処理部16は画像信号Spicを生成する。
The
次に、太陽光のような強い光が撮像装置1に入射した場合について説明する。
Next, a case where strong light such as sunlight enters the
図7は、太陽光のような強い光が撮像装置1に入射した場合における、画素回路20におけるAD変換の一動作例を表すものである。
FIG. 7 shows an operation example of AD conversion in the
まず、タイミングt31において、参照信号生成部12は、参照信号REFの電圧を電圧Vxに変化させる(図7(H))。
First, at timing t31, the
また、このタイミングt31において、画素駆動部15は、制御信号RSTを低レベルから高レベルに変化させる(図7(A))。これにより、画素回路20では、トランジスタMN3,MN4がオン状態になる。トランジスタMN3がオン状態になることにより、フローティングディフュージョンFDがリセットされ、フローティングディフュージョンFDの電圧(画素信号SIGの電圧)が電圧Vxに設定される(図7(F))。また、トランジスタMN4がオン状態になることにより、画素信号SIG1の電圧が電圧Vxに設定される(図7(I))。このようにして、トランジスタMN21のゲート電圧(画素信号SIGの電圧)およびソース電圧(画素信号SIG1の電圧)はともに電圧Vxに設定されるので、トランジスタMN21はオフ状態である。
Also, at this timing t31, the
また、このタイミングt31において、画素駆動部15は、制御信号CTL1を低レベルから高レベルに変化させる(図7(C))。これにより、画素回路20では、スイッチSW1がオン状態になり、ノードN1およびノードN2が互いに接続される。ノードN1の電圧(画素信号SIG1の電圧)は電圧Vxであるので、ノードN2の電圧VN2は電圧Vxに設定される(図7(G))。
Also, at this timing t31, the
また、このタイミングt31において、画素駆動部15は、制御信号CTL2を低レベルから高レベルに変化させる(図7(D))。これにより、画素回路20では、スイッチSW2が、電圧V1をキャパシタC1の第2の端子に供給する。キャパシタC1の第1の端子における電圧VN2は電圧Vxであるので、キャパシタC1はチャージされ、キャパシタC1の第1の端子および第2の端子の間に電圧差(Vx-V1)が設定される。
Also, at this timing t31, the
次に、タイミングt32において、参照信号生成部12は、参照信号REFの電圧を電圧VAに変化させる(図7(H))。
Next, at timing t32, the
また、このタイミングt32において、画素駆動部15は、制御信号RSTを高レベルから低レベルに変化させる(図7(A))。これにより、画素回路20では、トランジスタMN3,MN4がオフ状態になる。トランジスタMN3がオフ状態になることにより、フローティングディフュージョンFDは電気的にフローティング状態になる。この例では、太陽光のような強い光が撮像装置1に入射しているので、着目した画素回路20を含む複数の画素回路20のフォトダイオードPDから、着目した画素回路20のフローティングディフュージョンFDに電子が漏れてくる。これにより、フローティングディフュージョンFDの電圧(画素信号SIGの電圧)は徐々に低下する(図7(F))。また、トランジスタMN4がオフ状態になることにより、定電流源CURがノードN1から接地に向かって電流を流すので、ノードN1の電圧(画素信号SIG1の電圧)は低下する(図7(I))。ノードN1およびノードN2はスイッチSW1を介して互いに接続されているので、ノードN2の電圧VN2もまた低下する(図7(G))。ノードN1の電圧の低下により、トランジスタMN21のソース電圧(画素信号SIG1の電圧)が、トランジスタMN21のゲート電圧(画素信号SIGの電圧)よりも電圧ΔV21だけ低い電圧になると、電圧制限回路30では、トランジスタMN21、ノードN1、定電流源CURの経路に電流が流れるようになる。これにより、トランジスタMN21および定電流源CURは、いわゆるソースフォロワとして動作する。このようにして、電圧制限回路30は、入力された画素信号SIGに基づいて、画素信号SIGよりも電圧ΔV21だけ低い画素信号SIG1を生成する(図7(I)。
Also, at this timing t32, the
このようにして、画素信号SIGの電圧は徐々に低下していき、タイミングt33の直前では、“Vx-ΔVz”になる(図7(F))。ここで、電圧ΔVzは、フローティングディフュージョンFDへの電子の漏れによる電圧降下分である。よって、画素信号SIG1の電圧は、画素信号SIGの電圧より電圧ΔV21だけ低いので、“Vx-ΔV21-ΔVz”になる(図7(I))。ノードN2の電圧VN2も同様に“Vx-ΔV21-ΔVz”になる(図7(G))。 In this way, the voltage of the pixel signal SIG gradually decreases, and becomes "Vx-ΔVz" immediately before timing t33 ((F) in FIG. 7). Here, the voltage ΔVz is the voltage drop caused by electron leakage to the floating diffusion FD. Therefore, since the voltage of the pixel signal SIG1 is lower than the voltage of the pixel signal SIG by the voltage ΔV21, it becomes "Vx−ΔV21−ΔVz" (FIG. 7(I)). Similarly, the voltage VN2 of the node N2 becomes "Vx-ΔV21-ΔVz" (FIG. 7(G)).
次に、タイミングt33において、画素駆動部15は、制御信号CTL1を高レベルから低レベルに変化させる(図7(C))。これにより、画素回路20では、スイッチSW1がオフ状態になり、ノードN1およびノードN2は互いに切断される。
Next, at timing t33, the
そして、このタイミングt33において、画素駆動部15は、制御信号CTL2を高レベルから低レベルに変化させる(図7(D))。これにより、画素回路20では、スイッチSW2が、キャパシタC1の第2の端子の電圧を、電圧V1から、電圧V1より電圧ΔV(=V1―V2)だけ低い電圧V2に変化させる。キャパシタC1の第1の端子および第2の端子の間の電圧は維持されるので、このようにキャパシタC1の第2の端子の電圧低下に応じて、第1の端子の電圧もまた電圧ΔVだけ低下する。このようにして、ノードN2における電圧VN2は“Vx-ΔV21-ΔVz-ΔV”になる(図7(G))。
Then, at this timing t33, the
このタイミングt33以降において、画素信号SIGは、引き続き低下する(図7(F))。これに応じて、画素信号SIG1もまた、引き続き低下する(図7(I))。 After this timing t33, the pixel signal SIG continues to drop ((F) in FIG. 7). Accordingly, the pixel signal SIG1 also continues to drop (FIG. 7(I)).
そして、この例では、タイミングt34において、画素信号SIGは、電圧VN2を下回る(図7(F),(G))。これにより、このタイミングt34以降において、電圧制限回路30では、トランジスタMN22、ノードN1、定電流源CURの経路に電流が流れるようになる。これにより、トランジスタMN22および定電流源CURは、いわゆるソースフォロワとして動作する。このようにして、電圧制限回路30は、ノードN2の電圧VN2よりも電圧ΔV22だけ低い画素信号SIG1を生成する(図7(I))。ここで、電圧ΔV22は、トランジスタMN22のゲートソース間電圧Vgsの降下分であり、トランジスタMN22のしきい値電圧Vthと、トランジスタMN22が飽和領域で動作するためのいわゆるオーバードライブ電圧Vovとの和(Vth+Vov)で表すことができる。このようにして、画素信号SIG1の電圧は、“Vx-ΔV21-ΔVz-ΔV-ΔV22”になる。すなわち、画素信号SIG1の電圧は、画素信号SIGに応じた低い電圧にならず、“Vx-ΔV21-ΔVz-ΔV-ΔV22”(制限電圧)に制限される。
Then, in this example, at timing t34, the pixel signal SIG falls below the voltage VN2 ((F) and (G) in FIG. 7). As a result, after timing t34, in the
次に、タイミングt35~t37の期間(P相期間TP)において、画素回路20は、画素信号SIG1の電圧に基づいてAD変換を行う。具体的には、タイミングt35において、参照信号生成部12は、参照信号REFの電圧を、電圧VAから所定の変化度合いで低下させ始める(図7(H))。また、タイムコード生成部13は、このタイミングt35において、タイムコードTCのインクリメント動作を開始する。リピータ29は、このタイムコードTCをラッチ23に供給する。これにより、ラッチ23には、時間の経過に応じて変化するタイムコードTCが供給される。
Next, during a period from timing t35 to t37 (P-phase period TP), the
そして、タイミングt36において、参照信号REFの電圧が画素信号SIG1の電圧を下回る(図7(H),(I))。これに応じて、比較回路22は、信号CMPを高レベルから低レベルに変化させる(図7(J))。ラッチ23は、この信号CMPの遷移に基づいて、タイムコードTCをラッチする。ラッチ23においてラッチされたタイムコードTCのコード値CPは、タイミングt35~t36の時間の長さに対応するコード値である。言い換えれば、このコード値CPは、P相期間TPにおける画素信号SIG1の電圧に対応するコード値である。
Then, at timing t36, the voltage of the reference signal REF falls below the voltage of the pixel signal SIG1 (FIGS. 7(H) and (I)). In response, the
そして、タイミングt37において、P相期間TPの終了に伴い、タイムコード生成部13は、タイムコードTCのインクリメント動作を終了する。そして、参照信号生成部12は、参照信号REFの電圧の変化を停止させ、参照信号REFの電圧を電圧VAに変化させる(図7(H))。これにより、参照信号REFの電圧は画素信号SIG1の電圧より高くなるので(図7(H),(I))、比較回路22は、信号CMPを低レベルから高レベルに変化させる(図7(J))。
Then, at timing t37, the
次に、タイミングt38において、画素駆動部15は、制御信号CTL3を低レベルから高レベルに変化させる(図7(E))。これにより、画素回路20では、スイッチSW3がオン状態になり、ノードN2の電圧VN2を電圧V3に設定する(図7(G))。
Next, at timing t38, the
また、このタイミングt38において、画素駆動部15は、制御信号TXを低レベルから高レベルに変化させる(図7(B))。これにより、画素回路20では、トランジスタMN2がオン状態になり、フォトダイオードPDで発生した電荷がフローティングディフュージョンFDに転送される。この例では、太陽光のような強い光が撮像装置1に入射しているので、着目した画素回路20のフォトダイオードPDからその受光量に応じた電荷が、フローティングディフュージョンFDに転送される。これにより、フローティングディフュージョンFDの電圧(画素信号SIGの電圧)が低下する(図7(F))。この画素信号SIGの電圧は、ノードN2における電圧VN2よりも低い(図7(F),(G))。よって、電圧制限回路30では、トランジスタMN22、ノードN1、定電流源CURの経路に電流が流れ続けるので、トランジスタMN22および定電流源CURは、いわゆるソースフォロワとして動作し続ける。その結果、電圧制限回路30は、ノードN2の電圧VN2よりも電圧ΔV22だけ低い画素信号SIG1を生成する(図7(I))。このようにして、画素信号SIG1の電圧は、“V3-ΔV22”になる。すなわち、画素信号SIG1の電圧は、画素信号SIGに応じた低い電圧にならず、“V3-ΔV22”(制限電圧)に制限される。
Also, at this timing t38, the
そして、タイミングt39において、画素駆動部15は、制御信号TXを高レベルから低レベルに変化させる(図7(B))。これにより、トランジスタMN2はオフ状態になる。
Then, at timing t39, the
次に、タイミングt40~t41の期間(D相期間TD)において、画素回路20は、画素信号SIG1の電圧に基づいてAD変換を行う。具体的には、タイミングt40において、参照信号生成部12は、参照信号REFの電圧を、電圧VAから所定の変化度合いで低下させ始める(図7(H))。また、タイムコード生成部13は、このタイミングt40において、タイムコードTCのインクリメント動作を開始する。リピータ29は、このタイムコードTCをラッチ23に供給する。これにより、ラッチ23には、時間の経過に応じて変化するタイムコードTCが供給される。
Next, during a period from timing t40 to t41 (D-phase period TD), the
この例では、画素信号SIG1の電圧は、D相期間TDにおける参照信号REFの電圧範囲よりも低い電圧である(図7(H),(I))。よって、参照信号REFの電圧は画素信号SIG1の電圧を下回らない。よって、信号CMPは遷移せずに高レベルを維持する(図7(J))。この場合には、ラッチ23は、例えば、D相期間TDの終了タイミングであるタイミングt41において、タイムコードTCをラッチする。この場合には、ラッチ23においてラッチされたタイムコードTCのコード値CDは、タイミングt40~t41の時間の長さに対応するコード値であり、とり得るコード値の最大値である。
In this example, the voltage of the pixel signal SIG1 is lower than the voltage range of the reference signal REF during the D-phase period TD ((H), (I) in FIG. 7). Therefore, the voltage of the reference signal REF does not fall below the voltage of the pixel signal SIG1. Therefore, the signal CMP remains high level without transition ((J) in FIG. 7). In this case, the
そして、タイミングt41において、D相期間TDの終了に伴い、タイムコード生成部13は、タイムコードTCのインクリメント動作を終了する。そして、参照信号生成部12は、参照信号REFの電圧の変化を停止させ、電圧VAに変化させる(図7(H))。
Then, at timing t41, the
そして、タイミングt41~t42の期間において、クラスタCLにおける複数の画素回路20は、コード値CP,CDをリピータ29に順次供給し、リピータ29は、これらのコード値CP,CDを信号処理部16に順次供給する。
Then, during the period from timing t41 to t42, the plurality of
信号処理部16は、複数の画素回路20のそれぞれが生成したコード値CP,CDに基づいて所定の画像処理を行う。この例では、コード値CDは最大値であるので、信号処理部16は、例えば、画素値を生成しないようにすることができる。
The
このように、撮像装置1では、画素回路20に、フォトダイオードPDと、フォトダイオードPDにより生成された電荷を蓄積可能なフローティングディフュージョンFDと、オン状態になることによりフォトダイオードPDとフローティングディフュージョンFDとを接続可能なトランジスタMN2と、フローティングディフュージョンFDにおける電圧に応じた画素信号SIG1を生成可能であり、画素信号SIG1の電圧が制限電圧を超えないように制限可能な電圧制限回路30と、参照信号REFと画素信号SIG1とを比較可能な比較回路22とを設けるようにした。具体的には、この電圧制限回路30は、例えば、フローティングディフュージョンFDに接続されたゲートを有するトランジスタMN21と、制限電圧に対応する電圧VN2が供給されることが可能なゲートを有するトランジスタMN22と、トランジスタMN21,MN22のソースに接続された定電流源CURを有することができる。これにより、画素回路20では、参照信号REFと、制限電圧を超えないように制限された画素信号SIG1とが比較されるので、例えば、太陽光のような強い光が入射した場合において、画素値が小さくなる、いわゆる黒沈みが生じる可能性を低減することができる。その結果、撮像装置1では、高輝度時における画質の低下を抑えることができる。
As described above, in the
また、撮像装置1では、電圧制限回路30は、オン状態になることにより、第1のトランジスタ(トランジスタMN21)のソースおよび第2のトランジスタ(トランジスタMN2)のソースと第2のトランジスタ(トランジスタMN22)のゲートとを接続可能なスイッチSW1と、第2のトランジスタ(トランジスタMN22)のゲートに接続された第1の端子、および第2の端子を有するキャパシタC1と、キャパシタC1の第2の端子の電圧を変更可能な電圧設定回路(スイッチSW2)とを有するようにした。これにより、例えば図7に示したように、タイミングt31~t33の期間において、スイッチSW1をオン状態にすることにより、ノードN1およびノードN2を互いに接続し、タイミングt33において、このスイッチSW1をオフ状態にするととともに、スイッチSW2を動作させることにより、ノードN2の電圧VN2を所定の電圧ΔV(=V1-V2)だけ変更することができる。これにより、撮像装置1では、例えば、タイミングt13,t33において、電圧がばらついている場合でも、そのばらついた電圧を基準として動作することができるので、電圧のばらつきの影響を受けにくいため、効果的に黒沈みを抑えることができる。すなわち、例えば、タイミングt13,t33では、例えばフローティングディフュージョンFDの電圧である画素信号SIGの電圧、画素信号SIG1の電圧、およびノードN2の電圧VN2が、ばらつく可能性がある。撮像装置1では、このようなばらついた電圧を基準として動作する。例えば、ノードN2の電圧VN2は、ばらついた電圧を基準に、電圧ΔVだけ変化する。そして、電圧制限回路30は、画素信号SIGの電圧およびこの電圧VN2に基づいて、画素信号SIG1を生成する。そして、比較回路22は、参照信号REFの電圧とこの画素信号SIG1の電圧とを比較することにより信号CMPを生成する。その結果、これらの電圧のばらつきの影響を受けにくいので、高輝度時における画質の低下を効果的に抑えることができる。
In addition, in the
また、撮像装置1では、電圧制限回路30は、オン状態になることにより第2のトランジスタ(トランジスタMN22)のゲートに電圧V3を供給可能なスイッチSW3を有するようにした。これにより、撮像装置1は、例えばD相期間TDにおいて、画素信号SIG1の電圧を制限し、低くなりすぎないようにすることができるので、画質の低下を抑えることができる。すなわち、画素信号SIG1が低くなりすぎる場合には、この画素信号SIG1に起因して、電源電圧や接地電圧に変化が生じ、その結果、複数の画素回路20における画素値が変化し得る。その結果、いわゆるストリーキングと呼ばれる、画質の低下が生じ得る。撮像装置1では、D相期間TDにおいて、トランジスタMN22のゲートに電圧V3を印加することにより、画素信号SIG1の電圧を制限し、低くなりすぎないようにすることができる。これにより、撮像装置1では、電源電圧や接地電圧への影響を抑えることができるので、高輝度時における画質の低下を抑えることができる。
Further, in the
[効果]
以上のように本実施の形態では、画素回路に、フォトダイオードと、フォトダイオードにより生成された電荷を蓄積可能なフローティングディフュージョンと、オン状態になることによりフォトダイオードとフォローティングディフュージョンとを接続可能なトランジスタと、フローティングディフュージョンFDにおける電圧に応じた画素信号を生成可能であり、画素信号の電圧が制限電圧を超えないように制限可能な電圧制限回路と、参照信号REFと画素信号SIG1とを比較可能な比較回路とを設けるようにしたので、高輝度時における画質の低下を抑えることができる。
[effect]
As described above, in the present embodiment, the pixel circuit includes a photodiode, a floating diffusion capable of accumulating charges generated by the photodiode, and a floating diffusion capable of connecting the photodiode and floating diffusion when turned on. A voltage limiting circuit that can generate a pixel signal according to the voltage in the transistor and the floating diffusion FD, and can limit the voltage of the pixel signal so that the voltage of the pixel signal does not exceed the limit voltage, and the reference signal REF and the pixel signal SIG1 can be compared. Since the comparator circuit is provided, it is possible to suppress the deterioration of the image quality at the time of high brightness.
本実施の形態では、オン状態になることにより、第1のトランジスタのソースおよび第2のトランジスタのソースと第2のトランジスタのゲートとを接続可能なスイッチと、第2のトランジスタのゲートに接続された第1の端子、および第2の端子を有するキャパシタと、キャパシタの第2の端子の電圧を変更可能な電圧設定回路とを有するようにしたので、高輝度時における画質の低下を効果的に抑えることができる。 In this embodiment mode, when turned on, a switch that can connect the source of the first transistor, the source of the second transistor, and the gate of the second transistor and the gate of the second transistor are connected. and a voltage setting circuit capable of changing the voltage of the second terminal of the capacitor. can be suppressed.
本実施の形態では、オン状態になることにより第2のトランジスタのゲートに電圧を供給可能なスイッチを有するようにしたので、高輝度時における画質の低下を抑えることができる。 In this embodiment mode, a switch capable of supplying a voltage to the gate of the second transistor when turned on is provided, so that deterioration of image quality at high luminance can be suppressed.
[変形例1]
上記実施の形態では、スイッチSW2は、キャパシタC1に供給する電圧を、電圧V1から電圧V2に切り替えるようにしたが、これに限定されるものではない。これに代えて、例えば、図8に示すように、スイッチSW2は、キャパシタC1に供給する電圧を、参照信号REFの電圧から電圧V2に切り替えるようにしてもよい。本変形例に係る撮像装置は、受光回路21Aを有している。受光回路21Aは、電圧制限回路30Aを有している。電圧制限回路30AのスイッチSW2は、画素駆動部15(図1)から供給された制御信号CTL2に基づいて、参照信号REFおよび電圧V2のうちの一方をキャパシタC1の第2の端子に供給するように構成される。スイッチSW2は、図6の例では、タイミングt11~t13の期間において、参照信号REFの電圧をキャパシタC1に供給する。このタイミングt11~t13の期間は、参照信号REFにおけるランプ波形を有する期間(タイミングt14~t16の期間、タイミングt19~t21の期間)以外の期間のうちの一部の期間である。このタイミングt11~t13の期間では、参照信号REFの電圧は、電圧Vxまたは電圧VAである。例えば、電圧V2を、電圧VAよりも低い電圧に設定することにより、上記実施の形態の場合と同様に動作することができる。また、このタイミングt11~t13の期間では、キャパシタC1の第1の端子の電圧VN2は、電圧Vx付近である。すなわち、このタイミングt11~t13の期間において、キャパシタC1の両端間の電圧差は十分に低い。よって、本変形例では、キャパシタC1のチャージ時間を短くすることができる。
[Modification 1]
In the above embodiment, the switch SW2 switches the voltage supplied to the capacitor C1 from the voltage V1 to the voltage V2, but it is not limited to this. Alternatively, for example, as shown in FIG. 8, the switch SW2 may switch the voltage supplied to the capacitor C1 from the voltage of the reference signal REF to the voltage V2. The imaging device according to this modified example has a
[変形例2]
上記実施の形態では、トランジスタMN21のサイズおよびトランジスタMN22のサイズを互いに等しくしたが、これに限定されるものではなく、これに代えて、例えば図9に示すように、トランジスタMN21のサイズおよびトランジスタMN22のサイズを互いに異ならせてもよい。本変形例に係る撮像装置は、受光回路21Bを有している。受光回路21Bは、電圧制限回路30Bを有している。この電圧制限回路30Bでは、トランジスタMN22のサイズを、トランジスタMN21のサイズよりも大きくしている。具体的には、トランジスタMN22のゲート幅をトランジスタMN21のゲート幅よりも大きくすることができる。この場合には、電圧制限回路30Bは、ノードN2の電圧VN2に基づいて画素信号SIG1の電圧を制限電圧に設定するまでの時間を短くすることができる。なお、この例では、トランジスタMN22のサイズをトランジスタMN21のサイズよりも大きくしたが、これに代えて、例えば、トランジスタMN21のサイズをトランジスタMN22のサイズよりも大きくしてもよい。
[Modification 2]
Although the size of the transistor MN21 and the size of the transistor MN22 are equal to each other in the above embodiment, the size of the transistor MN21 and the size of the transistor MN22 are not limited to this. may differ from each other in size. The imaging device according to this modified example has a
[変形例3]
上記実施の形態では、図5に示したように、電圧制限回路30に2つのトランジスタMN21,MN22を設けたが、これに限定されるものではなく、これに代えて、例えば図10に示すように、さらに他のトランジスタを設けてもよい。本変形例に係る撮像装置は、受光回路21Cを有している。受光回路21Cは、電圧制限回路30Cを有している。この電圧制限回路30Cは、トランジスタMP23,MP24を有している。トランジスタMP23,MP24はP型のMOSトランジスタである。トランジスタMP23のゲートには、例えばバイアス生成部14(図1)からバイアス電圧Vb2が供給され、ソースには電源電圧VDDが供給され、ドレインはトランジスタMN22のドレインおよびトランジスタMP24のゲートに接続される。このトランジスタMP23は、定電流源を構成する。このトランジスタMP23が流す電流の電流値は、定電流源CURが流す電流の電流値よりも小さい値に設定される。トランジスタMP24のゲートはトランジスタMN22,MP23のドレインに接続され、ソースには電源電圧VDDが供給され、ドレインはノードN1に接続される。ここで、トランジスタMP23は、本開示における「第2の電流源」の一具体例に対応する。トランジスタMP24は、本開示における「第3のトランジスタ」の一具体例に対応する。この構成により、例えば、画素信号SIGがノードN2の電圧VN2よりも低くなり、トランジスタMN22に電流が流れ始めると、トランジスタMP24のゲート電圧が低下し、トランジスタMP24がオン状態になる。その結果、画素信号SIG1の電圧を制限電圧に設定するまでの時間を短くすることができる。
[Modification 3]
In the above embodiment, as shown in FIG. 5, two transistors MN21 and MN22 are provided in the
[変形例4]
上記実施の形態では、図5に示したように、電圧制限回路30に、画素信号SIGが供給されるトランジスタMN21、およびノードN2の電圧VN2が供給されるトランジスタMN22を設けたがこれに限定されるものではない。これに代えて、例えば図11に示すように、複数のトランジスタを設け、その複数のトランジスタのうちの一部を、画素信号SIGが供給されるトランジスタとして用い、複数のトランジスタのうちの他の一部を電圧VN2が供給されるトランジスタとして用いてもよい。本変形例に係る撮像装置は、電圧制限回路30Dを有している。この電圧制限回路30Dは、トランジスタMN31,MN32,MN33,MN34と、選択回路31とを有している。
[Modification 4]
In the above embodiment, as shown in FIG. 5, the
トランジスタMN31~MN34は、N型のMOSトランジスタである。この例では、トランジスタMN31~MN34のサイズは、互いに等しい。トランジスタMN31のゲートには電圧VG1が供給され、ドレインには電源電圧VDDが供給され、ソースはノードN1に接続される。トランジスタMN32のゲートには電圧VG2が供給され、ドレインには電源電圧VDDが供給され、ソースはノードN1に接続される。トランジスタMN33のゲートには電圧VG3が供給され、ドレインには電源電圧VDDが供給され、ソースはノードN1に接続される。トランジスタMN34のゲートには電圧VG4が供給され、ドレインには電源電圧VDDが供給され、ソースはノードN1に接続される。 The transistors MN31 to MN34 are N-type MOS transistors. In this example, the sizes of transistors MN31-MN34 are equal to each other. The transistor MN31 has a gate supplied with the voltage VG1, a drain supplied with the power supply voltage VDD, and a source connected to the node N1. The transistor MN32 has a gate supplied with the voltage VG2, a drain supplied with the power supply voltage VDD, and a source connected to the node N1. The transistor MN33 has a gate supplied with the voltage VG3, a drain supplied with the power supply voltage VDD, and a source connected to the node N1. The transistor MN34 has a gate supplied with the voltage VG4, a drain supplied with the power supply voltage VDD, and a source connected to the node N1.
選択回路31は、例えば画素駆動部15(図1)から供給された制御信号SELに基づいて、画素信号SIGを4つのトランジスタMN31~MN34のうちの1以上のトランジスタのゲートに供給し、電圧VN2を4つのトランジスタMN31~MN34のうちの1以上のトランジスタのゲートに供給するように構成される。
The
ここで、トランジスタMN31~MN34は、本開示における「複数のトランジスタ」の一具体例に対応する。選択回路31は、本開示における「第1の選択回路」の一具体例に対応する。
Here, the transistors MN31 to MN34 correspond to a specific example of "plurality of transistors" in the present disclosure. The
例えば、選択回路31は、画素信号SIGをトランジスタMN31,MN32のゲートに供給し、電圧VN2をトランジスタMN33,MN34のゲートに供給することができる。この場合には、トランジスタMN31,MN32は、上記実施の形態に係るトランジスタMN21に対応し、トランジスタMN33,MN34は、上記実施の形態に係るトランジスタMN22に対応する。よって、トランジスタMN21,MN22のサイズは互いに等しい。
For example, the
また、例えば、選択回路31は、画素信号SIGをトランジスタMN31のゲートに供給し、電圧VN2をトランジスタMN32~MN34のゲートに供給することができる。この場合には、トランジスタMN31は、上記実施の形態に係るトランジスタMN21に対応し、トランジスタMN32~MN34は、上記実施の形態に係るトランジスタMN22に対応する。よって、トランジスタMN22のサイズは、トランジスタMN21のサイズよりも大きい。この場合には、電圧制限回路30Dは、ノードN2の電圧VN2に基づいて画素信号SIG1の電圧を制限電圧に設定するまでの時間を短くすることができる。
Also, for example, the
また、例えば、選択回路31は、画素信号SIGをトランジスタMN31,MN32のゲートに供給し、電圧VN2をトランジスタMN34のゲートに供給することができる。この場合には、トランジスタMN31,MN32は、上記実施の形態に係るトランジスタMN21に対応し、トランジスタMN34は、上記実施の形態に係るトランジスタMN22に対応する。この例では、トランジスタMN33は使用されていない。この場合には、選択回路31は、このトランジスタMN33のゲートに“0V”を供給することができる。
Also, for example, the
このように構成することにより、本変形例に係る撮像装置では、電圧制限回路30Dの特性を調節することができる。 With such a configuration, the imaging device according to this modification can adjust the characteristics of the voltage limiting circuit 30D.
[変形例5]
上記実施の形態では、図5に示したように、受光回路21は1つのフォトダイオードPDを有するようにしたが、これに限定されるものではない。これに代えて、例えば図12に示すように、複数のフォトダイオードPD(この例では3つのフォトダイオードPD)を有するようにしてもよい。本変形例に係る撮像装置は、受光回路21Eを有している。受光回路21Eは、3つの回路32と、3つのトランジスタMN3と、画素選択回路33と、電圧制限回路30と、トランジスタMN4とを有している。
[Modification 5]
In the above embodiment, as shown in FIG. 5, the
3つの回路32のそれぞれは、フォトダイオードPDと、トランジスタMN1,MN2と、フローティングディフュージョンFDとを有している。3つのトランジスタMN3は、これらの3つの回路32にそれぞれ対応して設けられる。
Each of the three
画素選択回路33は、例えば画素駆動部15(図1)から供給された制御信号SEL2に基づいて、3つの回路32のうちの1つを電圧制限回路30のトランジスタMN21のゲートに接続するように構成される。ここで、画素選択回路33は、本開示における「第2の選択回路」の一具体例に対応する。
The
この構成により、本変形例に係る撮像装置では、電圧制限回路30、比較回路22、およびラッチ23が、3つの回路32により生成される3つの画素信号SIGに基づいて、これらの3つの回路32にそれぞれ対応する3つの画素値を生成することができる。このように、この撮像装置では、3つの電圧制限回路30、3つの比較回路22、および3つのラッチ23を設ける必要がないので、回路構成をシンプルにすることができる。
With this configuration, in the imaging device according to the present modification, the
[変形例6]
上記実施の形態では、図2,4に示したように、電圧制限回路30を半導体基板102に設けるようにしたが、これに限定されるものではない。これに代えて、例えば、図13に示すように、電圧制限回路30を、半導体基板101,102とは異なる半導体基板113に設けてもよい。
[Modification 6]
In the above embodiments, as shown in FIGS. 2 and 4, the
[その他の変形例]
また、これらの変形例のうちの2以上を組み合わせてもよい。
[Other Modifications]
Also, two or more of these modifications may be combined.
<2.撮像装置の使用例>
図14は、上記実施の形態に係る撮像装置1の使用例を表すものである。上述した撮像装置1は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
<2. Example of use of imaging device>
FIG. 14 shows a usage example of the
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
・Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions Devices used for transportation, such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles. Devices used in home appliances such as televisions, refrigerators, air conditioners, etc., endoscopes, and devices that perform angiography by receiving infrared light to capture images and operate devices according to gestures. Devices used for medical and health care, such as equipment used for security purposes such as monitoring cameras for crime prevention and cameras used for personal authentication, skin measuring instruments for photographing the skin, scalp Equipment used for beauty, such as a microscope for photographing Equipment used for sports, such as action cameras and wearable cameras for sports, etc. Cameras for monitoring the condition of fields and crops, etc. of agricultural equipment
<3.移動体への応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
<3. Example of application to moving objects>
The technology (the present technology) according to the present disclosure can be applied to various products. For example, the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
図15は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図15に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
Drive
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
Body
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
External
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
The
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
The vehicle interior
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
The
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
In addition, the
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
Further, the
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図15の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
The audio/
図16は、撮像部12031の設置位置の例を示す図である。
FIG. 16 is a diagram showing an example of the installation position of the
図16では、車両12100は、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
In FIG. 16 ,
撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。撮像部12101及び12105で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
The
なお、図16には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
Note that FIG. 16 shows an example of the imaging range of the
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
At least one of the
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
For example, based on the distance information obtained from the
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
For example, based on the distance information obtained from the
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
At least one of the
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。これにより、車両制御システム12000では、高輝度時において、撮像部12031により得られた撮像画像の画質を高めることができる。その結果、車両制御システム12000では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
An example of a vehicle control system to which the technology according to the present disclosure can be applied has been described above. The technology according to the present disclosure can be applied to the
以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。 Although the present technology has been described above with reference to the embodiments, modifications, and specific application examples thereof, the present technology is not limited to these embodiments and the like, and various modifications are possible.
例えば、上記実施の形態では、撮像装置1を2枚の半導体基板101,102に設けたが、これに限定されるものではなく、撮像装置1を1枚の半導体基板に設けてもよい。
For example, in the above embodiment, the
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。 Note that the effects described in this specification are merely examples and are not limited, and other effects may be provided.
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、高輝度時に画質の低下を抑えることができる。 Note that the present technology can be configured as follows. According to the present technology having the following configuration, deterioration in image quality can be suppressed at high luminance.
(1)
受光量に応じた電荷を生成する第1の受光素子と、前記第1の受光素子により生成された前記電荷を蓄積可能な第1の蓄積部と、オン状態になることにより前記第1の受光素子と前記第1の蓄積部とを接続可能な第1の転送スイッチと、前記第1の蓄積部における蓄積電圧に応じた画素信号を生成可能であり前記画素信号の電圧が制限電圧を超えないように制限可能な制限回路と、ランプ波形を有する参照信号と前記画素信号とを比較可能な比較回路とを有する画素回路を備えた
撮像装置。
(2)
前記制限回路は、
前記第1の蓄積部に接続されたゲートと、ドレインと、ソースとを有する第1のトランジスタと、
前記制限電圧に対応する電圧が供給されることが可能なゲートと、ドレインと、ソースとを有する第2のトランジスタと、
前記第1のトランジスタの前記ソースおよび前記第2のトランジスタの前記ソースに接続された第1の電流源と
を有する
前記(1)に記載の撮像装置。
(3)
前記第1のトランジスタのサイズおよび前記第2のトランジスタのサイズは、同じである
前記(2)に記載の撮像装置。
(4)
前記第2のトランジスタのゲート幅は、前記第1のトランジスタのゲート幅より大きい
前記(2)に記載の撮像装置。
(5)
前記第1のトランジスタおよび前記第2のトランジスタは、第1の導電型のトランジスタであり、
前記制限回路は、
前記第2のトランジスタの前記ドレインに接続された第2の電流源と、
前記第2のトランジスタの前記ドレインに接続されたゲートと、前記第2のトランジスタの前記ソースに接続されたドレインと、ソースとを有する、第2の導電型の第3のトランジスタと
をさらに有する
前記(2)から(4)のいずれかに記載の撮像装置。
(6)
前記制限回路は、
複数のトランジスタと、
前記複数のトランジスタのうちの1以上のトランジスタを前記第1のトランジスタとして用い、前記複数のトランジスタのうちの他の1以上のトランジスタを前記第2のトランジスタとして用いることが可能な第1の選択回路と
を有する
前記(2)または(3)に記載の撮像装置。
(7)
前記複数のトランジスタのうちの、前記第2のトランジスタとして用いられるトランジスタの数は、前記第1のトランジスタとして用いられるトランジスタの数より多い
前記(6)に記載の撮像装置。
(8)
前記画素回路は、
第2の受光素子と、
前記第2の受光素子により生成された電荷を蓄積可能な第2の蓄積部と、
オン状態になることにより前記第2の受光素子と前記第2の蓄積部とを接続可能な第2の転送スイッチと、
前記第1の蓄積部および前記第2の蓄積部のうちの1つを前記第1のトランジスタのゲートに接続する第2の選択回路と
をさらに有する
前記(2)から(7)のいずれかに記載の撮像装置。
(9)
前記制限回路は、
オン状態になることにより、前記第1のトランジスタの前記ソースおよび前記第2のトランジスタの前記ソースと、前記第2のトランジスタの前記ゲートとを接続可能な第1のスイッチと、
前記第2のトランジスタの前記ゲートに接続された第1の端子、および第2の端子を有するキャパシタと、
前記キャパシタの前記第2の端子の電圧を変更可能な電圧設定回路と
をさらに有する
前記(2)から(8)のいずれかに記載の撮像装置。
(10)
前記電圧設定回路は、第1の直流電圧および第2の直流電圧のうちの一方を前記キャパシタの前記第2の端子に選択的に供給する第2のスイッチを含む
前記(9)に記載の撮像装置。
(11)
前記電圧設定回路は、前記参照信号および第2の直流電圧のうちの一方を前記キャパシタの前記第2の端子に選択的に供給する第2のスイッチを含み、
前記第2のスイッチは、前記参照信号がランプ波形を示す期間以外の期間のうちの一部の期間において、前記参照信号を前記キャパシタの前記第2の端子に選択的に供給する
前記(9)に記載の撮像装置。
(12)
前記比較回路は、
前記画素信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第4のトランジスタと、
前記参照信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第5のトランジスタと、
前記第4のトランジスタの前記ソースおよび前記第5のトランジスタの前記ソースに接続された第3の電流源と
を有し、
前記画素回路は、
オン状態になることにより、前記第4のトランジスタの前記ドレインと前記第1の蓄積部とを接続可能な第3のスイッチと、
オン状態になることにより、前記第4のトランジスタの前記ドレインと前記第4のトランジスタの前記ゲートとを接続可能な第4のスイッチと
をさらに有する
前記(9)から(11)のいずれかに記載の撮像装置。
(13)
前記画素回路の動作を制御する制御部をさらに備え、
前記制御部は、
第1の期間において、前記第1のスイッチ、前記第3のスイッチ、および前記第4のスイッチをオン状態にすることが可能であり、
前記第1の期間の終了タイミングである第1のタイミングにおいて、前記第3のスイッチおよび前記第4のスイッチをオン状態からオフ状態に変更可能であり、
前記第1のタイミングの後の第2のタイミングにおいて、前記第1のスイッチをオン状態からオフ状態に変更可能であり、前記電圧設定回路が前記キャパシタの前記第2の端子の電圧を変更するように制御可能である
前記(12)に記載の撮像装置。
(14)
前記制限回路は、オン状態になることにより前記第2のトランジスタの前記ゲートに所定の電圧を供給可能な第5のスイッチをさらに有する
前記(9)から(13)のいずれかに記載の撮像装置。
(15)
前記第1の受光素子、前記第1の蓄積部、前記第1の転送スイッチ、および前記比較回路は第1の基板に設けられ、
前記制限回路は、前記第1の基板に重ね合わされた第2の基板に設けられた
前記(1)から(14)のいずれかに記載の撮像装置。
(16)
時間の経過に応じて変化するタイムコードを生成するタイムコード生成回路をさらに備え、
前記画素回路は、前記比較回路における比較結果に基づいて前記タイムコードをラッチするラッチ回路をさらに有する
前記(1)から(15)のいずれかに記載の撮像装置。
(1)
a first light-receiving element that generates a charge corresponding to the amount of received light; a first storage unit that can store the charge generated by the first light-receiving element; A first transfer switch capable of connecting the element and the first storage section, and capable of generating a pixel signal corresponding to the voltage stored in the first storage section, wherein the voltage of the pixel signal does not exceed a limit voltage. and a comparison circuit capable of comparing a reference signal having a ramp waveform with the pixel signal.
(2)
The limit circuit is
a first transistor having a gate connected to the first storage, a drain, and a source;
a second transistor having a gate to which a voltage corresponding to the limiting voltage can be supplied, a drain and a source;
and a first current source connected to the source of the first transistor and the source of the second transistor.
(3)
The imaging device according to (2), wherein the size of the first transistor and the size of the second transistor are the same.
(4)
The imaging device according to (2), wherein the gate width of the second transistor is larger than the gate width of the first transistor.
(5)
the first transistor and the second transistor are transistors of a first conductivity type;
The limit circuit is
a second current source connected to the drain of the second transistor;
a third transistor of a second conductivity type having a gate connected to the drain of the second transistor, a drain connected to the source of the second transistor, and a source; The imaging device according to any one of (2) to (4).
(6)
The limit circuit is
a plurality of transistors;
A first selection circuit capable of using one or more transistors out of the plurality of transistors as the first transistor and using another one or more transistors out of the plurality of transistors as the second transistor and The imaging device according to (2) or (3) above.
(7)
The imaging device according to (6), wherein the number of transistors used as the second transistors among the plurality of transistors is greater than the number of transistors used as the first transistors.
(8)
The pixel circuit is
a second light receiving element;
a second accumulation unit capable of accumulating charges generated by the second light receiving element;
a second transfer switch that can connect the second light receiving element and the second storage unit by turning on;
any one of (2) to (7) above, further comprising: a second selection circuit that connects one of the first storage unit and the second storage unit to the gate of the first transistor; The imaging device described.
(9)
The limit circuit is
a first switch that can connect the source of the first transistor, the source of the second transistor, and the gate of the second transistor by turning on;
a capacitor having a first terminal connected to the gate of the second transistor and a second terminal;
The imaging device according to any one of (2) to (8), further comprising: a voltage setting circuit capable of changing the voltage of the second terminal of the capacitor.
(10)
The imaging according to (9), wherein the voltage setting circuit includes a second switch that selectively supplies one of a first DC voltage and a second DC voltage to the second terminal of the capacitor. Device.
(11)
the voltage setting circuit includes a second switch that selectively supplies one of the reference signal and a second DC voltage to the second terminal of the capacitor;
The second switch selectively supplies the reference signal to the second terminal of the capacitor during a part of the period other than the period in which the reference signal exhibits a ramp waveform. (9) The imaging device according to .
(12)
The comparison circuit is
a fourth transistor having a gate to which the pixel signal can be supplied, a drain and a source;
a fifth transistor having a gate to which the reference signal can be supplied, a drain and a source;
a third current source connected to the source of the fourth transistor and the source of the fifth transistor;
The pixel circuit is
a third switch that can connect the drain of the fourth transistor and the first storage unit by turning on;
any one of (9) to (11) above, further comprising: a fourth switch capable of connecting the drain of the fourth transistor and the gate of the fourth transistor when turned on; imaging device.
(13)
further comprising a control unit that controls the operation of the pixel circuit;
The control unit
In a first period, the first switch, the third switch, and the fourth switch can be turned on, and
the third switch and the fourth switch can be changed from an on state to an off state at a first timing that is the end timing of the first period;
At a second timing after the first timing, the first switch can be changed from an on state to an off state, and the voltage setting circuit changes the voltage of the second terminal of the capacitor. The imaging device according to (12) above.
(14)
The imaging device according to any one of (9) to (13), wherein the limiting circuit further includes a fifth switch capable of supplying a predetermined voltage to the gate of the second transistor when turned on. .
(15)
The first light receiving element, the first storage unit, the first transfer switch, and the comparison circuit are provided on a first substrate,
The imaging device according to any one of (1) to (14), wherein the limiting circuit is provided on a second substrate overlaid on the first substrate.
(16)
Further equipped with a time code generation circuit that generates a time code that changes with the passage of time,
The imaging device according to any one of (1) to (15), wherein the pixel circuit further includes a latch circuit that latches the time code based on the comparison result of the comparison circuit.
1…撮像装置、11…画素アレイ、12…参照信号生成部、13…タイムコード生成部、14…バイアス生成部、15…画素駆動部、16…信号処理部、17…タイミング生成部、21,21A,21B,21C,21E…受光回路、22…比較回路、23…ラッチ、29…リピータ、30,30A,30B,30C,30D…電圧制限回路、31…選択回路、32…回路、33…画素選択回路、101,102,113…半導体基板、103…配線、AMP…アンプ、CL…クラスタ、CMP…信号、CP,CD…コード値、CTL1~CTL3,OFG,RST,SEL,SEL2,TX…制御信号、CUR…定電流源、C1…キャパシタ、FD…フローティングディフュージョン、MN1~MN4,MN11~MN13,MN21,MN22,MN31~MN34,MP14,MP15,MP23,MP24…トランジスタ、N1,N2…ノード、P…画素、PD…フォトダイオード、REF…参照信号、S…撮像面、SIG,SIG1…画素信号、Spic…画像信号、SW1~SW3…スイッチ、TC…タイムコード、Vb…バイアス電圧、VG1~VG4…電圧、V1~V3…電圧。
Claims (16)
撮像装置。 a first light-receiving element that generates a charge corresponding to the amount of received light; a first storage unit that can store the charge generated by the first light-receiving element; A first transfer switch capable of connecting the element and the first storage section, and capable of generating a pixel signal corresponding to the voltage stored in the first storage section, wherein the voltage of the pixel signal does not exceed a limit voltage. and a comparator circuit capable of comparing a reference signal having a ramp waveform with the pixel signal.
前記第1の蓄積部に接続されたゲートと、ドレインと、ソースとを有する第1のトランジスタと、
前記制限電圧に対応する電圧が供給されることが可能なゲートと、ドレインと、ソースとを有する第2のトランジスタと、
前記第1のトランジスタの前記ソースおよび前記第2のトランジスタの前記ソースに接続された第1の電流源と
を有する
請求項1に記載の撮像装置。 The voltage limiting circuit is
a first transistor having a gate connected to the first storage, a drain, and a source;
a second transistor having a gate to which a voltage corresponding to the limiting voltage can be supplied, a drain and a source;
and a first current source connected to the source of the first transistor and the source of the second transistor.
請求項2に記載の撮像装置。 The imaging device according to claim 2, wherein the size of the first transistor and the size of the second transistor are the same.
請求項2に記載の撮像装置。 The imaging device according to claim 2, wherein the gate width of the second transistor is larger than the gate width of the first transistor.
前記電圧制限回路は、
前記第2のトランジスタの前記ドレインに接続された第2の電流源と、
前記第2のトランジスタの前記ドレインに接続されたゲートと、前記第2のトランジスタの前記ソースに接続されたドレインと、ソースとを有する、第2の導電型の第3のトランジスタと
をさらに有する
請求項2に記載の撮像装置。 the first transistor and the second transistor are transistors of a first conductivity type;
The voltage limiting circuit is
a second current source connected to the drain of the second transistor;
a third transistor of a second conductivity type having a gate connected to the drain of the second transistor, a drain connected to the source of the second transistor, and a source. Item 3. The imaging device according to item 2.
複数のトランジスタと、
前記複数のトランジスタのうちの1以上のトランジスタを前記第1のトランジスタとして用い、前記複数のトランジスタのうちの他の1以上のトランジスタを前記第2のトランジスタとして用いることが可能な第1の選択回路と
を有する
請求項2に記載の撮像装置。 The voltage limiting circuit is
a plurality of transistors;
A first selection circuit capable of using one or more transistors out of the plurality of transistors as the first transistor and using another one or more transistors out of the plurality of transistors as the second transistor 3. The imaging device according to claim 2, comprising:
請求項6に記載の撮像装置。 7. The imaging device according to claim 6, wherein the number of transistors used as said second transistors among said plurality of transistors is greater than the number of transistors used as said first transistors.
第2の受光素子と、
前記第2の受光素子により生成された電荷を蓄積可能な第2の蓄積部と、
オン状態になることにより前記第2の受光素子と前記第2の蓄積部とを接続可能な第2の転送スイッチと、
前記第1の蓄積部および前記第2の蓄積部のうちの1つを前記第1のトランジスタのゲートに接続する第2の選択回路と
をさらに有する
請求項2に記載の撮像装置。 The pixel circuit is
a second light receiving element;
a second accumulation unit capable of accumulating charges generated by the second light receiving element;
a second transfer switch that can connect the second light receiving element and the second storage unit by turning on;
3. The imaging device according to claim 2, further comprising: a second selection circuit connecting one of said first storage section and said second storage section to a gate of said first transistor.
オン状態になることにより、前記第1のトランジスタの前記ソースおよび前記第2のトランジスタの前記ソースと、前記第2のトランジスタの前記ゲートとを接続可能な第1のスイッチと、
前記第2のトランジスタの前記ゲートに接続された第1の端子、および第2の端子を有するキャパシタと、
前記キャパシタの前記第2の端子の電圧を変更可能な電圧設定回路と
をさらに有する
請求項2に記載の撮像装置。 The voltage limiting circuit is
a first switch that can connect the source of the first transistor, the source of the second transistor, and the gate of the second transistor by turning on;
a capacitor having a first terminal connected to the gate of the second transistor and a second terminal;
The imaging device according to claim 2, further comprising a voltage setting circuit capable of changing the voltage of said second terminal of said capacitor.
請求項9に記載の撮像装置。 10. The imaging device according to claim 9, wherein the voltage setting circuit includes a second switch that selectively supplies one of a first DC voltage and a second DC voltage to the second terminal of the capacitor. .
前記第2のスイッチは、前記参照信号がランプ波形を示す期間以外の期間のうちの一部の期間において、前記参照信号を前記キャパシタの前記第2の端子に選択的に供給する
請求項9に記載の撮像装置。 the voltage setting circuit includes a second switch that selectively supplies one of the reference signal and a second DC voltage to the second terminal of the capacitor;
10. The second switch selectively supplies the reference signal to the second terminal of the capacitor during a part of the period other than the period during which the reference signal exhibits a ramp waveform. The imaging device described.
前記画素信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第4のトランジスタと、
前記参照信号が供給されることが可能なゲートと、ドレインと、ソースとを有する第5のトランジスタと、
前記第4のトランジスタの前記ソースおよび前記第5のトランジスタの前記ソースに接続された第3の電流源と
を有し、
前記画素回路は、
オン状態になることにより、前記第4のトランジスタの前記ドレインと前記第1の蓄積部とを接続可能な第3のスイッチと、
オン状態になることにより、前記第4のトランジスタの前記ドレインと前記第4のトランジスタの前記ゲートとを接続可能な第4のスイッチと
をさらに有する
請求項9に記載の撮像装置。 The comparison circuit is
a fourth transistor having a gate to which the pixel signal can be supplied, a drain and a source;
a fifth transistor having a gate to which the reference signal can be supplied, a drain and a source;
a third current source connected to the source of the fourth transistor and the source of the fifth transistor;
The pixel circuit is
a third switch that can connect the drain of the fourth transistor and the first storage unit by turning on;
10. The imaging device according to claim 9, further comprising a fourth switch that can connect the drain of the fourth transistor and the gate of the fourth transistor by turning on.
前記画素回路の動作を制御する制御部をさらに備え、
前記制御部は、
第1の期間において、前記第1のスイッチ、前記第3のスイッチ、および前記第4のスイッチをオン状態にすることが可能であり、
前記第1の期間の終了タイミングである第1のタイミングにおいて、前記第3のスイッチおよび前記第4のスイッチをオン状態からオフ状態に変更可能であり、
前記第1のタイミングの後の第2のタイミングにおいて、前記第1のスイッチをオン状態からオフ状態に変更可能であり、前記電圧設定回路が前記キャパシタの前記第2の端子の電圧を変更するように制御可能である
請求項12に記載の撮像装置。 (Action, Figures 6 and 7)
further comprising a control unit that controls the operation of the pixel circuit;
The control unit
In a first period, the first switch, the third switch, and the fourth switch can be turned on, and
the third switch and the fourth switch can be changed from an on state to an off state at a first timing that is the end timing of the first period;
At a second timing after the first timing, the first switch can be changed from an on state to an off state, and the voltage setting circuit changes the voltage of the second terminal of the capacitor. 13. The imaging device according to claim 12, which is controllable to
請求項9に記載の撮像装置。 10. The imaging device according to claim 9, wherein the voltage limiting circuit further includes a fifth switch capable of supplying a predetermined voltage to the gate of the second transistor when turned on.
前記電圧制限回路は、前記第1の基板に重ね合わされた第2の基板に設けられた
請求項1に記載の撮像装置。 The first light receiving element, the first storage unit, the first transfer switch, and the comparison circuit are provided on a first substrate,
The image pickup device according to claim 1, wherein the voltage limiting circuit is provided on a second substrate overlaid on the first substrate.
前記画素回路は、前記比較回路における比較結果に基づいて前記タイムコードをラッチするラッチ回路をさらに有する
請求項1に記載の撮像装置。
Further equipped with a time code generation circuit that generates a time code that changes with the passage of time,
The imaging device according to Claim 1, wherein the pixel circuit further includes a latch circuit that latches the time code based on the comparison result of the comparison circuit.
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