JP2022163433A - Imaging element and imaging device - Google Patents
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Images
Abstract
Description
本発明は、撮像素子及び撮像装置に関する。 The present invention relates to an imaging device and an imaging device.
AD変換部等の処理回路を備える撮像素子が知られている(例えば、特許文献1)。従来から、AD変換部で発生した光によるノイズが問題となっていた。
特許文献1 特開2013-51674
2. Description of the Related Art An imaging device including a processing circuit such as an AD converter is known (for example, Patent Document 1). Conventionally, noise caused by light generated in the AD converter has been a problem.
Patent document 1 JP 2013-51674
本発明の第1の態様においては、撮像素子であって、マイクロレンズと光電変換部とを有する複数の画素が第1方向および第1方向と交差する第2方向に設けられた画素部を有する第1の基板と、画素から出力された画素信号を処理する複数の処理回路が第1方向および第2方向に設けられた処理回路部を有する第2の基板と、マイクロレンズの光軸方向において第1の基板と第2の基板との間に設けられ、処理回路部からの光を遮光する遮光層と、を備える。 In a first aspect of the present invention, an imaging device has a pixel portion in which a plurality of pixels each having a microlens and a photoelectric conversion portion are provided in a first direction and in a second direction intersecting the first direction. a first substrate; a second substrate having a processing circuit section in which a plurality of processing circuits for processing pixel signals output from pixels are provided in a first direction and a second direction; A light shielding layer provided between the first substrate and the second substrate for shielding light from the processing circuit section.
本発明の第2の態様においては、撮像装置であって上記撮像素子を備える。 According to a second aspect of the present invention, there is provided an image pickup apparatus including the above image pickup device.
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not list all the features of the invention. Subcombinations of these feature groups can also be inventions.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential for the solution of the invention.
本明細書において、X軸とY軸とは互いに直交し、Z軸はXY平面に直交する。XYZ軸は右手系を構成する。Z軸と平行な方向を撮像素子400の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Z軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、X軸方向の配列を「行」とし、Y軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。また、Z軸方向が被写体からの光が入射する光軸方向となっている。
In this specification, the X-axis and the Y-axis are orthogonal to each other, and the Z-axis is orthogonal to the XY plane. The XYZ axes constitute a right-handed system. A direction parallel to the Z-axis may be referred to as a stacking direction of the
図1は、本実施形態に係る撮像素子400の概要を示す図である。撮像素子400は、被写体を撮像する。撮像素子400は、撮像された被写体の画像データを生成する。撮像素子400は、第1基板100および第2基板200を備える。図1に示すように、第1基板100は、第2基板200に積層されている。
FIG. 1 is a diagram showing an overview of an
第1基板100は、画素部110を有する。画素部110は、入射された光に基づく画素信号を出力する。なお、第1基板100を画素チップと呼ぶことがある。
The
第2基板200は、処理回路部210および周辺回路部230を有する。なお、第2基板200を信号処理チップと呼ぶことがある。
The
処理回路部210は、第1基板100から出力された画素信号が入力される。処理回路部210は、入力された画素信号を処理する。例えば、処理回路部210は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、処理回路部210は、入力された画素信号をデジタル信号に変換する処理を行う。処理回路部210は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのCDS(相関二重サンプリング)などのノイズ除去処理が挙げられる。
A pixel signal output from the
本例の処理回路部210は、第2基板200において、画素部110と対向する位置に配置されている。すなわち、処理回路部210は光軸方向について少なくとも部分的に画素部110と重なるように配される。処理回路部210は、画素部110の駆動を制御するための制御信号を画素部110に出力してもよい。
The
周辺回路部230は、処理回路部210の駆動を制御する。周辺回路部230は、第2基板200において、処理回路部210の周辺に配置されている。また、周辺回路部230は、第1基板100と電気的に接続され、画素部110の駆動を制御してもよい。
The
撮像素子400は、第1基板100および第2基板200に加えて、第2基板200に積層された第3基板を有してもよい。例えば、第3基板はメモリチップであって、第2基板200が出力した信号に応じた画像処理を行う。また、撮像素子400の構造は、裏面照射型であっても、表面照射型であってもよい。以下、裏面照射型の例で説明する。
The
図2は、画素部110の具体的な構成の一例を示す。本例では、画素部110と、画素部110に設けられた画素ブロック120の拡大図を示している。
FIG. 2 shows an example of a specific configuration of the
画素部110は、行方向および列方向に沿って並んで配置された複数の画素ブロック120を有する。本例の画素部110は、M×N個(M,Nは、自然数)の画素ブロック120を有する。本例では、MがNと等しい場合を図示しているが、MとNは異なっていてもよい。
The
画素ブロック120は、少なくとも1つの画素112を有する。本例の画素ブロック120は、m×n個(m,nは、自然数)の画素112を有する。例えば、画素ブロック120は、16×16個の画素112を有する。画素ブロック120に対応する画素112の個数はこれに限定されない。本例では、mがnと等しい場合を図示しているが、mはnと異なっていてもよい。画素ブロック120に対応する画素112の個数は1つであってもよい。画素ブロック120は、行方向において共通の制御線に接続された複数の画素112を有する。例えば、画素ブロック120のそれぞれの画素112は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶn個の画素112が共通の制御線によって接続される。
一方、複数の画素ブロック120同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック120のそれぞれの画素112は同一の露光時間であるが、他の画素ブロック120では異なる露光時間に設定されてよい。例えば、画素ブロック120の画素112が行方向に共通の制御線で接続されている場合に、他の画素ブロック120の画素112が異なる制御線で共通に接続される。
On the other hand, different exposure times may be set between the plurality of pixel blocks 120 . That is, each
画素ブロック120は、後述する処理ブロック220に対応して配置される。本実施形態では、1つの処理ブロック220に対して、1つの画素ブロック120が配置されている。
The pixel blocks 120 are arranged corresponding to processing
画素112は、光を電荷に変換する光電変換機能を有する。画素112は、光電変換された電荷を蓄積する。m個の画素112は、列方向に沿って並んで配置され、共通の信号線122に接続されている。そして、m個の画素112は、画素ブロック120において、行方向にn列並んで配列されている。
The
換言すれば、画素ブロック120は、共通の制御線で接続された複数の画素112のあつまりである。また、画素ブロック120は、同一の露光時間が設定される複数の画素112の回路の最小単位であるともいえる。
In other words,
図3は画素112の回路構成の一例を示し、図4は画素112を光軸方向であるZ方向から見た平面図の概略を示す。画素112は、光電変換部104と、転送部123と、リセット部126と、画素出力部127とを備える。画素出力部127は、増幅部128および選択部129を有する。本例では、転送部123、リセット部126、増幅部128および選択部129はNチャンネル型FETとして説明するが、トランジスタの種類はこれに限られない。
FIG. 3 shows an example of the circuit configuration of the
光電変換部104は、光を電荷に変換する光電変換機能を有する。光電変換部104は、光電変換された電荷を蓄積する。光電変換部104は、例えば、フォトダイオードである。光電変換部104は、不純物が注入されて光電変換機能を有する注入領域106と、注入領域106の周囲に配され当該注入領域106を他の素子から分離する分離領域108とを有する。
The
転送部123は、光電変換部104に蓄積された電荷を蓄積部125に転送する。転送部123は、光電変換部104の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部123をゲートとし、光電変換部104をソースとし、蓄積部125をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部123のゲート端子は、制御信号φTX1を入力するための画素ブロック120ごとのローカルな転送制御線141に接続される。
The
蓄積部125は、転送部123により光電変換部104からの電荷が転送される。蓄積部125は、フローティングディフュージョン(FD)の一例である。
The charge from the
リセット部126は、蓄積部125の電荷を所定の電源電圧VDDが供給される電源配線に排出する。リセット部126のゲート端子は、リセット制御信号φRSTを入力するための複数の画素ブロック120にわたるグローバルなリセット制御線143に接続される。
The
画素出力部127は、蓄積部125の電位に基づく信号を信号線122に出力する。画素出力部127は、増幅部128および選択部129を有する。増幅部128は、ゲート端子が蓄積部125に接続され、ドレイン端子が電源電圧VDDの供給される電源配線に接続され、ソース端子が選択部129のドレイン端子に接続される。
The
選択部129は、画素112と信号線122の間の電気的な接続を制御する。選択部129により画素112と信号線122が電気的に接続されると、画素112から信号線122に画素信号が出力される。選択部129のゲート端子は、選択制御信号φSELを入力するための複数の画素ブロック120にわたるグローバルな選択制御線144に接続される。選択部129のソース端子は負荷電流源121に接続されている。
The
負荷電流源121は、信号線122に電流を供給する。負荷電流源121は、第1基板100に設けられてもよいし、第2基板200に設けられてもよい。
The load
以降、光電変換部104に蓄積された電荷、蓄積部125に転送された電荷および蓄積部125の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。
Hereinafter, any of the charge accumulated in the
付言すれば、画素112は少なくとも1つの光電変換部104と、当該少なくとも1つの光電変換部104からの画像信号を信号線122に読み出す読出部としての画素出力部127と、を備えている。画素112は、画像を構成する画素信号を信号線122に出力する回路の最小単位であるともいえる。
Additionally, the
画素112はさらに、Z方向すなわち光軸方向から見て光電変換部104を覆うように設けられた遮光層150を有する。遮光層150については後述する。
The
図5は、処理回路部210のより具体的な構成の一例を示す。本例では、処理回路部210と、処理回路部210に設けられた処理ブロック220の拡大図を示している。
FIG. 5 shows an example of a more specific configuration of the
処理回路部210は、行方向および列方向に沿って並んで配置された処理ブロック220を有する。本例の処理回路部210は、M×N個の処理ブロック220を有する。
The
処理ブロック220は、画素ブロック120に対応した位置にそれぞれ配置される。例えば、処理ブロック220と画素ブロック120は光軸方向から見て重なった位置に配される。この場合に、処理ブロック220と画素ブロック120の面積は隣接するブロック間のマージンを含めて略同一であってよい。
The processing blocks 220 are arranged at positions corresponding to the pixel blocks 120, respectively. For example, the
処理ブロック220は、対応する画素ブロック120の駆動を制御する。例えば、処理ブロック220は、画素ブロック120の露光時間を制御する。また、処理ブロック220は、ADコンバータ等の処理回路を有し、画素ブロック120が出力した信号を処理する。一例において、処理ブロック220は、対応する画素ブロック120から出力されたアナログの画素信号をデジタル信号に変換する。本例の処理ブロック220は、露光制御部10と、画素駆動部20と、接合部30と、信号変換部40と、信号出力部50とを備える。
A
露光制御部10は、複数の画素112の露光を制御する。露光制御部10は、画素112の露光時間を制御するための信号を生成する。一例において、露光制御部10は、露光の開始タイミングまたは終了タイミングの少なくとも1つを調整して、画素ブロック120毎の露光時間を制御する。
The
画素駆動部20は、複数の画素112と電気的に接続される。画素駆動部20は、露光制御部10からの信号に基づき、複数の画素112から、任意の画素112を選択して駆動する。画素駆動部20は、列方向に配置されたm個の画素112と対応した位置に配置されている。撮像素子400は、入射光の強度に応じて、画素ブロック120毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。
The
接合部30は、第1基板100と第2基板200とを接合する。接合部30は、第1基板100から入力された画素信号を信号変換部40に入力する。接合部30は、行方向に配置されたn個の画素112に対応して設けられ、信号変換部40に画素信号を列毎に入力する。
The
信号変換部40は、画素部110が出力したアナログ信号をデジタル変換する。本例の信号変換部40は、アナログの画素信号をデジタル信号に変換する。信号変換部40は、列方向に配列されたm個の画素112からのアナログ信号を順次デジタル変換する。信号変換部40は、行方向にn列に並んだ画素112からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック120に対していわゆるカラムADC方式であるともいえる。
The
信号出力部50は、信号変換部40からデジタル信号を受信する。一例において、信号出力部50は、デジタル信号を一時的に記憶する。信号出力部50は、デジタル信号を記憶するためのラッチ回路を有してよい。
The
なお、1つの画素ブロック120に対して1つの処理ブロック220を設けることに代えて、N個(Nは2以上の自然数)の画素ブロック120に対して1つの処理ブロック220を設けてもよい。1つの処理ブロックに対応したN個の画素ブロック120を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された2つの画素ブロック120を1つの画素ブロック群として、1つの処理ブロック220を設けてもよい。この場合、処理ブロック220は、画素ブロック120毎に露光時間を制御してもよい。
Instead of providing one
付言すれば、処理ブロック220は、少なくとも1つの画素ブロック120に電気的に接続され、当該少なくとも1つの画素ブロック120の画素信号を処理する回路の最小単位であるともいえる。また、処理回路部210は、処理ブロック220の群で構成されているともいえる。
In addition, the
図6は、撮像素子400の断面を模式的に示す。特に、図6は画素112における光電変換部104および転送部123を通る断面を示している。ただし、図6は説明のために簡略化して示しており、特に言及する場合を除いて、各構成の位置や大きさ、数などは模式的な例にすぎない。
FIG. 6 schematically shows a cross section of the
第1基板100は光軸方向に沿って、マイクロレンズ180、平坦化層181、カラーフィルタ182、平坦化層183、画素形成領域187、ゲート酸化膜188および配線層190を有する。平坦化層183には遮光層184が配される。画素形成領域187には、光電変換部104、蓄積部125など、画素112の構成とともに素子分離部186が配される。配線層190には、配線192および遮光層150が配される。
The
第2基板200は光軸方向に沿って、配線層252、ゲート酸化膜256、回路領域258および基板259を有する。配線層252には配線254が配される。回路領域258には処理ブロック220の各素子、例えば信号変換部40に含まれるトランジスタなどが配される。当該素子は他の領域にまたがって配されてもよい。説明の都合上、当該素子として、図6には信号変換部40に含まれるトランジスタ260を示した。なお、第1基板100と第2基板200とは接合面250において向かい合うバンプ193、251で電気的に接続されている。
The
マイクロレンズ180は、入射した光を光電変換部104に集光する。カラーフィルタ182はマイクロレンズ180に入射した光のうちの予め定められた波長域すなわち色を透過する。遮光層184は黒色、金属等の可視光を透過しない膜であり、行列方向の隣接した画素112の間のクロストークを避ける。素子分離部186は行列方向の隣接した画素との電気的な干渉を避ける分離帯である。
The
上記構成において、処理ブロック220に含まれる能動素子、例えば信号変換部40に含まれるトランジスタ260が、意図せず発光ダイオードとして機能して駆動時に発光することがある。この場合にトランジスタ260から発した光が光電変換部104に入射すると光電変換されてしまい、マイクロレンズ180から入射してきた被写体の光の画素信号に対するノイズとなる。例えば、トランジスタ260から波長1000nm程度の赤外線が発光することがあり、当該波長は光電変換部104の感度の範囲内である。
In the above configuration, an active element included in the
そこで、本実施形態では、光電変換部104よりも第2基板200の側に配され、光電変換部104と光軸方向に少なくとも部分的に重なっている遮光層150が設けられる。図6に示す例において、遮光層150は光軸方向について、光電変換部104を完全に覆っている。
Therefore, in the present embodiment, the
遮光層150は、光電変換部104が感度を有する波長帯の光を遮断するものであることが好ましい。遮光層150は金属であってよい。第1基板100がシリコン製である場合には、遮光層150は金属に代えてポリシリコンであってよい。また、遮光層150は画素112の各素子とは別個に設けられてもよいし、いずれかの素子の一部の位置及び大きさを調整して、遮光層150としてもよい。この場合に例えば、遮光層150は転送部123を拡張したものであってよい。これは、言い換えれば、遮光層150は転送部123のゲート端子と一体的につながっているといえる。
The
本実施形態によれば、遮光層150がトランジスタ260など処理ブロック220からの光を遮断する。よって、当該光による画素信号へのノイズを低減することができる。また、遮光層150は、マイクロレンズ180から入射した被写体の光が光電変換部104を透過して、配線層190の内部を反射して隣接する光電変換部104に入射してしまう迷光を遮断するという効果も有する。
According to this embodiment,
図7は、撮像素子400の変形例の断面を模式的に示す。図7においては、第2基板200を省略し、かつ、図6の第1基板100と同じ構成については同じ参照番号を付して説明を省略する。
FIG. 7 schematically shows a cross section of a modified example of the
図7において、図6の遮光層150に加えて、遮光層150の第2基板200の側の表面にブラックシリコン化層152を有する。ブラックシリコン化層152は、例えばシリコン層の表面にナノオーダーの凹凸を設けることにより、赤外や可視光の反射率を低減させた(言い換えれば、これらの光に対して黒い)ものである。ブラックシリコン化層152により、処理ブロック220からの光を吸収して迷光となるのを防ぐことができる。
7, in addition to the
ブラックシリコン化層152に代えて、シリサイド化層を設けてもよい。シリサイド化層は、例えばシリコンと金属を合金化させた層であり、赤外や可視光に対する反射率を高めたものである。シリサイド化層により処理ブロック220からの光を反射して、光電変換部104に入射するのをより確実に防ぐことができる。
Instead of the black
図8は、撮像素子400のさらに他の変形例の断面を模式的に示し、図9は図8の撮像素子400における画素信号の読出しのタイミングチャートを示す。図8においても、第2基板200を省略し、かつ、図6の第1基板100と同じ構成については同じ参照番号を付して説明を省略する。
FIG. 8 schematically shows a cross section of still another modified example of the
図8において、遮光層150は配線部154によって蓄積部125に電気的に接続されている。よって処理ブロック220から遮光層150に入射した光によって遮光層150で光電変換が起きた場合に、当該光電変換による電荷が蓄積部125に蓄積される。
In FIG. 8, the
すなわち、図9に示すように制御信号φTX1によって定まる蓄積時間の間に、遮光層150からの電荷が電荷信号φFDとして蓄積される。しかしながら、光電変換部104の電荷信号φPDからの転送の前に、リセット信号φRSTにより蓄積部125の電荷信号φFDはリセットされる。よって、遮光層150からの電荷の影響を受けることなく、光電変換部104の電荷信号φPDに応じた電荷信号φFDが転送されて、読み出される。
That is, as shown in FIG. 9, charges from the
図10は画素112の他の例を光軸方向であるZ方向から見た平面図の概略を示し、図11は、図10の画素112を用いた撮像素子400の断面を模式的に示す。図11においても、第2基板200を省略し、かつ、図6の第1基板100と同じ構成については同じ参照番号を付して説明を省略する。
FIG. 10 schematically shows a plan view of another example of the
図10および図11において、遮光層156は転送部123とは電気的に絶縁されている。代わりに、遮光層156を電源電位に電気的に接続する接続配線146を有する。
10 and 11, the
遮光層156は、光軸方向からみて光電変換部104の転送部123に近い側の一部を覆っていないが、それ以外の大部分を覆っている。よって、図10および図11の例においても、遮光層156がトランジスタ260など処理ブロック220からの光の大部分を遮断して、当該光による画素信号へのノイズを低減することができる。また、遮光層156が電源電位に電気的に接続されているので、遮光層156で光電変換された電荷を接続配線146を介して排出することができる。よって、遮光層156で光電変換された電荷による画素信号への影響を抑えることができる。
The
なお、遮光層156を電源電位に接続するのに代えて、接続配線146によって接地電位に接続してもよい。さらなる別例として、遮光層156に負電圧のバイアスをかけてもよい。これにより暗電流対策となる。さらに別例として、遮光層156に選択的に電圧を印加する他の能動素子を設けてもよい。
It should be noted that instead of connecting the
図12は、遮光層156に他の能動素子を接続した場合の電気的な動作の一例を示す。図12の(a)は光電変換部104の電荷の蓄積時を示し、(b)は電荷の転送時を示す。
FIG. 12 shows an example of electrical operation when another active element is connected to the
図12の(a)に示すように、蓄積時に転送部123には負電圧を印加しつつ、遮光層156には電圧を印加しない。これにより光電変換部104に電荷が蓄積される。
As shown in FIG. 12A, a negative voltage is applied to the
図12の(b)に示すように、転送時に転送部123には正電圧を印加する一方で、遮光層156には負電圧を印加する。これにより、光電変換部104に蓄積された電荷が転送部123を介して、より確実に蓄積部125に転送される。
As shown in FIG. 12B, a positive voltage is applied to the
図13は画素112のさらに他の例を光軸方向であるZ方向から見た平面図の概略を示し、図14は、図13の画素112を用いた撮像素子400の断面を模式的に示す。図14においても、第2基板200を省略し、かつ、図6の第1基板100と同じ構成については同じ参照番号を付して説明を省略する。
FIG. 13 schematically shows a plan view of still another example of the
図13および図14においては、図6の遮光層150に加えて、この遮光層150よりも第2基板200の側に他の遮光層158を有する。遮光層158は光軸方向について、光電変換部104および遮光層150と少なくとも部分的に重なる。
13 and 14, in addition to the
また、本例の遮光層158は、転送部123に電気的に接続されている。一方、遮光層150は、接続配線146と電気的に接続されている。本例によれば、遮光層150と遮光層158が二重になっているので、トランジスタ260など処理ブロック220からの光をより確実に遮断して、当該光による画素信号へのノイズを低減することができる。また、接続配線146を介して、遮光層150に蓄積された電荷を排出したり、光電変換部104の転送補助として用いることができる。
Also, the
上記図6から図14の各遮光層150等を組み合わせてもよい。また、各遮光層を転送部123につなげることに代えて、画素112の他の素子、例えばリセット部126につなげてもよい。なお、遮光層150等を蓄積部125に電気的に接続する場合には、実質的に蓄積部125の容量が大きくなったことに相当する。よって、蓄積部125での電荷のオーバーフローが起きにくくなる。
The light shielding layers 150 and the like shown in FIGS. 6 to 14 may be combined. Further, instead of connecting each light shielding layer to the
なお、上記いずれの実施形態においても、画素112に排出部を設けてもよい。排出部は、光電変換部104に蓄積された電荷を電源電圧VDDが供給される電源配線に排出する。さらに別例として、転送部123を省略してもよい。その場合には蓄積部125はフローティングディフュージョンとしての機能を有しなくなる。また、蓄積部125、画素出力部127を他の画素と共有してもよい。また、画素112は複数の光電変換部104および転送部123で構成してもよい。
Note that in any of the above embodiments, the
さらに、上記いずれの実施形態において、処理ブロック220に露光制御部10および画素駆動部20を設けず、主に処理ブロック220ごとに読出しが行われて信号変換部40による変換を行うものであってよい。この場合には画素112は画素ブロック120ごとではなく画素部110の全体として露光時間が制御される。
Furthermore, in any of the above-described embodiments, the
図15は、実施例に係る撮像装置500の構成例を示すブロック図である。撮像装置500は、撮像素子400と、システム制御部501と、駆動部502と、測光部503と、ワークメモリ504と、記録部505と、表示部506と、駆動部514と、撮影レンズ520とを備える。
FIG. 15 is a block diagram showing a configuration example of an
撮影レンズ520は、光軸OAに沿って入射する被写体光束を撮像素子400へと導く。撮影レンズ520は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ520は、撮像装置500に対して着脱できる交換式レンズであってもよい。なお、図15では瞳近傍に配置された仮想的な1枚のレンズで当該撮影レンズ520を代表して表している。
The photographing
駆動部514は、撮影レンズ520を駆動する。一例において、駆動部514は、撮影レンズ520の光学レンズ群を移動させて合焦位置を変更する。また、駆動部514は、撮影レンズ520内の虹彩絞りを駆動して撮像素子400に入射する被写体光束の光量を制御してよい。
A driving
駆動部502は、システム制御部501からの指示に従って撮像素子400のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部508は、レリーズボタン等により撮像者からの指示を受け付ける。
The
撮像素子400は、画素信号をシステム制御部501の画像処理部511へ引き渡す。画像処理部511は、ワークメモリ504をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、JPEGファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部505に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部506に表示される。
The
測光部503は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部503は、例えば100万画素程度のAEセンサを含む。システム制御部501の演算部512は、測光部503の出力を受けてシーンの領域ごとの輝度を算出する。
A
演算部512は、算出した輝度分布に従ってシャッタ速度、絞り値、ISO感度を決定する。測光部503は撮像素子400で兼用してもよい。なお、演算部512は、撮像装置500を動作させるための各種演算も実行する。駆動部502は、一部または全部が撮像素子400に搭載されてよい。システム制御部501の一部が撮像素子400に搭載されてもよい。
A
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is obvious to those skilled in the art that various modifications and improvements can be made to the above embodiments. It is clear from the description of the scope of claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The execution order of each process such as actions, procedures, steps, and stages in the devices, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly "before", "before etc., and it should be noted that they can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the specification, and the drawings, even if the description is made using "first," "next," etc. for the sake of convenience, it means that it is essential to carry out in this order. not a thing
10 露光制御部、20 画素駆動部、30 接合部、40 信号変換部、50 信号出力部、100 第1基板、104 光電変換部、106 注入領域、108 分離領域、110 画素部、112 画素、120 画素ブロック、121 負荷電流源、122 信号線、123 転送部、125 蓄積部、126 リセット部、127 画素出力部、128 増幅部、129 選択部、選択部、141 転送制御線、143 リセット制御線、144 選択制御線、146 接続配線、150 遮光層、152 ブラックシリコン化層、154 配線部、156 遮光層、158 遮光層、180 マイクロレンズ、181、183 平坦化層、182 カラーフィルタ、184 遮光層(画素間)、186 素子分離部、187 画素形成領域、188 ゲート酸化膜、190 配線層、192 配線、193、251 バンプ、200 第2基板、210 処理回路部、220 処理ブロック、250 接合面、252 配線層、254 配線、256 ゲート酸化膜、258 回路領域、259 基板、260 トランジスタ、400 撮像素子、500 撮像装置、501 システム制御部、502 駆動部、503 測光部、504 ワークメモリ、505 記録部、506 表示部、508 操作部、511 画像処理部、512 演算部、514 駆動部、520 撮影レンズ 10 exposure control section 20 pixel drive section 30 junction section 40 signal conversion section 50 signal output section 100 first substrate 104 photoelectric conversion section 106 injection region 108 isolation region 110 pixel section 112 pixel 120 pixel block, 121 load current source, 122 signal line, 123 transfer section, 125 storage section, 126 reset section, 127 pixel output section, 128 amplification section, 129 selection section, selection section, 141 transfer control line, 143 reset control line, 144 selection control line, 146 connection wiring, 150 light shielding layer, 152 black siliconized layer, 154 wiring portion, 156 light shielding layer, 158 light shielding layer, 180 microlens, 181, 183 planarization layer, 182 color filter, 184 light shielding layer ( between pixels), 186 element isolation portion, 187 pixel formation region, 188 gate oxide film, 190 wiring layer, 192 wiring, 193, 251 bump, 200 second substrate, 210 processing circuit portion, 220 processing block, 250 bonding surface, 252 wiring layer, 254 wiring, 256 gate oxide film, 258 circuit region, 259 substrate, 260 transistor, 400 imaging device, 500 imaging device, 501 system control unit, 502 driving unit, 503 photometry unit, 504 work memory, 505 recording unit, 506 display unit, 508 operation unit, 511 image processing unit, 512 calculation unit, 514 driving unit, 520 photographing lens
Claims (13)
前記画素から出力された画素信号を処理する複数の処理回路が前記第1方向および前記第2方向に設けられた処理回路部を有する第2の基板と、
前記マイクロレンズの光軸方向において前記第1の基板と前記第2の基板との間に設けられ、前記処理回路部からの光を遮光する遮光層と、
を備える撮像素子。 a first substrate having a pixel portion in which a plurality of pixels each having a microlens and a photoelectric conversion portion are provided in a first direction and in a second direction crossing the first direction;
a second substrate having a processing circuit section in which a plurality of processing circuits for processing pixel signals output from the pixels are provided in the first direction and the second direction;
a light shielding layer provided between the first substrate and the second substrate in the optical axis direction of the microlens for shielding light from the processing circuit section;
An image sensor.
前記遮光層は、前記能動素子のゲートに一体的につながっている請求項1から7のいずれか1項に記載の撮像素子。 each of the plurality of pixels further includes an active element that controls the charge of the photoelectric conversion unit;
The imaging device according to any one of claims 1 to 7, wherein the light shielding layer is integrally connected to the gate of the active device.
前記光電変換部の電荷を制御する能動素子と、
前記遮光層に選択的に電圧を印加する他の能動素子と
を更に備える請求項1から7のいずれか1項に記載の撮像素子。 each of the plurality of pixels,
an active element that controls the charge of the photoelectric conversion unit;
8. The imaging device according to any one of claims 1 to 7, further comprising another active device that selectively applies a voltage to the light shielding layer.
前記処理回路部は、前記第1画素ブロックから出力された画素信号を処理する第1処理回路ブロックと、前記第2画素ブロックから出力された画素信号を処理する第2処理回路ブロックとを有し、
前記第1処理回路ブロックは、前記光軸方向について前記第1画素ブロックに対応した位置に設けられており、
前記第2処理回路ブロックは、前記光軸方向について前記第2画素ブロックに対応した位置に設けられており、請求項1から11のいずれか1項に記載の撮像素子。 the pixel unit has a first pixel block and a second pixel block each having a pixel;
The processing circuit section has a first processing circuit block for processing pixel signals output from the first pixel block and a second processing circuit block for processing pixel signals output from the second pixel block. ,
The first processing circuit block is provided at a position corresponding to the first pixel block in the optical axis direction,
The imaging device according to any one of claims 1 to 11, wherein the second processing circuit block is provided at a position corresponding to the second pixel block in the optical axis direction.
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