JP2022153283A - デュアルモード平均電力追跡(apt)コントローラ - Google Patents
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Abstract
【課題】デュアルモード平均電力追跡(APT)コントローラを提供する。【解決手段】デュアルモード平均電力追跡(APT)コントローラが第1のモードで動作して、リップル又はリンギングの懸念を伴わずに制御電圧を急速に動かす。この粗調整により制御電圧が目標の所望のマージン内になると、コントローラは第2のモードに切り替わることができ、APTコントローラは目標に徐々に近付くが、リンギング又はリップルを低減している。APT回路内のループフィルタの抵抗値及びキャパシタンス値を変化させることによってモードを変化させる。さらなる態様では、パルス整形器回路が、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第2のモードを維持することができる。【選択図】図3
Description
本開示の技術は、概して、無線通信デバイスにおける平均電力追跡(APT)に関する。
モバイル通信デバイスは、現在の社会でますます一般的になっている。これらのモバイル通信デバイスの普及は、部分的には、そのようなデバイスで現在有効になっている多くの機能によって推進される。そのようなデバイスにおける処理能力の増加は、モバイル通信デバイスが、純粋な通信ツールであることから、強化されたユーザエクスペリエンスを可能にする洗練されたモバイルマルチメディアセンターに進化したことを意味する。
再定義されたユーザエクスペリエンスは、Wi-Fi、ロングタームエボリューション(LTE)、および第5世代新無線(5G-NR)などの無線通信技術によって提供されるより高いデータレートを必要とする。部分的には5G-NRが動作する周波数を理由として、5G-NRは、送信電力レベルの頻繁な変化を伴う厳格な電力制御スキームを実装している。送信電力レベルの頻繁な変化は、ひいては、電力増幅器アレイの出力を迅速に変化させる能力を必要とし、このことは、典型的には、何らかの形態のエンベロープ追跡(ET)または平均電力追跡(APT)を通じて行われる。ETアプローチおよびAPTアプローチでも、頻繁な電力レベル変化は、電力増幅器アレイに送られる制御信号を頻繁に変化させることを必然とする。
ET回路およびAPT回路によって生成される制御信号の高速の変化に対する従来のアプローチは、制御回路内のキャパシタおよびインダクタのサイズを変化させること、具体的には制御回路内のキャパシタおよびインダクタのサイズを低減すること、を伴い、これにより、一般に、制御信号変化をより高速にする。しかしながら、キャパシタおよびインダクタのサイズを低減することにより、制御信号に不要なリップルが導入され得る。したがって、制御手法の改善が至当である。
詳細な説明に開示される態様は、デュアルモード平均電力追跡(APT)コントローラを含む。第1のモードでは、APTコントローラは、リップルまたはリンギングの懸念を伴わずに、制御電圧を急速に動かすように動作する。この粗調整により、制御電圧が目標の所望のマージン内になると、コントローラは、第2のモードに切り替わることができ、APTコントローラは、目標に徐々に近付くが、リンギングまたはリップルを低減する。APT回路内のループフィルタの抵抗値およびキャパシタンス値を変化させることによって、モードを変化させる。さらなる態様では、パルス整形器回路は、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は、所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第2のモードを維持することができる。
一態様では、APT回路を開示する。APT回路は、以下を備えるデジタルアナログ変換器(DAC)を備える。DACは、変化信号出力および目標制御電圧信号出力を備える。APT回路はまた、変化信号出力に結合され、かつモード信号を提供するように構成されたモード出力を備える、遷移管理回路を備える。APT回路はまた、目標制御電圧信号出力およびモード出力に結合されたループフィルタを備える。モード信号の変化により、ループフィルタは、第1のモードと第2のモードとの間で切り替わり、ループフィルタは、信号を提供するように構成されている。APT回路はまた、ループフィルタからの信号に基づいて電圧制御信号を提供するように構成された出力回路機構を備える。
当業者は、本開示の範囲を認識し、添付の図面と関連して以下の詳細な説明を読んだ後、その追加の態様を了得するであろう。
本明細書に組み込まれ、この一部を形成する添付の図面は、本開示のいくつかの態様を例示し、説明とともに、本開示の原理を説明する役割を果たす。
以下に説明される実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を表し、実施形態を実施するための最良のモードを例示する。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解するであろうし、本明細書で特に扱われない、これらの概念の適用を認知するであろう。これらの概念および適用は、本開示および添付の特許請求の範囲の範囲内にあることを理解されたい。
様々な要素を記載するために第1、第2などの用語が本明細書で使用され得るが、これらの要素は、これらの用語によって限定されるものではないことが理解されよう。これらの用語は、ある要素と別の要素を区別するためにのみ使用される。例えば、本開示の範囲から逸脱することなく、第1の要素を第2の要素と称することが可能であり、同様に、第2の要素を第1の要素と称することが可能である。本明細書で使用される場合、「および/または」という用語は、関連付けられた列挙項目のうちの1つ以上の任意のおよびすべての組み合わせを含む。
層、領域、または基板などの要素が、別の要素の「上に(on)」あるか、または「上に(onto)」延在すると称される場合、それは、他の要素の直接上にあるか、もしくは他の要素の直接上に延在することができ、または介在要素が存在する場合もあることが理解されよう。対照的に、要素が、別の要素の「直接上に(directly on)」あるか、または「直接上に(directly onto)」延在すると称される場合、介在要素は存在しない。同じく、層、領域、または基板などの要素が、別の要素の「上に(over)」あるか、または「上に(over)」延在すると称される場合、それは、他の要素の直接上にあるか、もしくは他の要素の直接上に延在することができ、または介在要素が存在する場合もあることが理解されよう。対照的に、要素が、別の要素の「直接上に(directly over)」あるか、または「直接上に(directly over)」延在すると称される場合、介在要素は存在しない。要素が別の要素に「接続されて」いるか、または「結合されて」いると称される場合、他の要素に直接接続されているか、もしくは結合されていることができ、または介在要素が存在する場合があることも理解されよう。対照的に、要素が、別の要素に「直接接続されて」いるか、または「直接上結合されて」いると称される場合、介在要素は存在しない。
「下方の」または「上方の」または「上側の」または「下側の」または「水平の」または「垂直の」などの相対的な用語が、図に例示されるように、ある要素、層、または領域と別の要素、層、または領域との関係を記載するために本明細書で使用される場合がある。これらの用語および上記で論じた用語は、図に描示された配向に加えて、デバイスの種々の配向を包含することが意図されていることが理解されよう。
本明細書で使用される用語は、単に特定の実施形態を記載する目的でのものであり、本開示を限定することは意図されていない。本明細書で使用される場合、単数形「a」、「an」、および「the」は、文脈が別途明確に示さない限り、複数形も含むことが意図されている。本明細書で使用される場合、「備える(comprises)」、「備える(comprising)」、「含む(includes)」、および/または「含む(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を特定するが、1つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在もしくは追加を排除しないことがさらに理解されよう。
別途定義されない限り、本明細書で使用されるすべての用語(専門用語および科学用語を含む)は、本開示が属する技術分野の当業者に一般に理解される意味と同じ意味を有する。本明細書で使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と一致する意味を有するものとして解釈されるものであり、本明細書において明示的にそのように定義されない限り、理想化されたまたは過度に形式的な意味で解釈されないことがさらに理解されよう。
詳細な説明に開示される態様は、デュアルモード平均電力追跡(APT)コントローラを含む。第1のモードでは、APTコントローラは、リップルまたはリンギングの懸念を伴わずに、制御電圧を急速に動かすように動作する。この粗調整により、制御電圧が目標の所望のマージン内になると、コントローラは、第2のモードに切り替わることができ、APTコントローラは、目標に徐々に近付くが、リンギングまたはリップルを低減する。APT回路内のループフィルタの抵抗値およびキャパシタンス値を変化させることによって、モードを変化させる。さらなる態様では、パルス整形器回路は、制御電圧をより迅速に変化させるためのパルスを注入することができる。このようにモードを切り替えることによって、制御電圧は、所望の目標に急速に到達し、その後、制御電圧が全体を通してクリーンであるように、送信タイムスロット中に第2のモードを維持することができる。
これに関して、図1は、従来のAPT回路10のブロック図を例示している。APT回路10は、デジタルアナログ変換器(DAC)12を含む。DAC12は、エンベロープ追跡(ET)回路(図示せず)からデジタル信号16を受信する入力14(入力14は、十分に理解されているようなピンまたはノードであり得る)を含む。DAC12は、デジタル信号16をアナログ目標制御電圧信号18に変換する。加算器20は、目標制御電圧信号18を反転(負)フィードバック信号22に加算する。加算器20は、ループフィルタ24に結合されている。ループフィルタ24はまた、コントローラ(図示せず)および/または誤差増幅器(図示せず)を含んでもよい。加算器20からの信号26は、ループフィルタ24によってフィルタリングされて、信号28を生成する。信号28は、信号28に基づいてスイッチアレイ回路32のスイッチをターンオンおよびターンオフするスイッチ制御回路30に提供される。スイッチ制御回路30は、スイッチアレイ回路32の様々な電源供給スイッチの閉鎖をシーケンス処理してスイッチアレイ回路32の出力を制御する機能を表す。例示的な態様では、スイッチ制御回路30は、パルス幅変調(PWM)変調器であってもよい。スイッチアレイ回路32の出力は、インダクタ34およびキャパシタ36によってフィルタリングされて、送信機(図示せず)内の電力増幅器を制御するために使用される電圧制御信号38(Vccとも称される)を提供する。電圧制御信号38はまた、フィードバック回路40に供給され、フィードバック回路40は、フィードバック信号22を加算器20に提供する。
5Gなどの新しい携帯電話規格は、特に以前の携帯電話規格と比較して、電力変化が頻繁になるように、RF出力電力制御スキームを変更した。例えば、5G-NRは、120キロヘルツ(kHz)のサブキャリア間隔(SCS)で8.3マイクロ秒(μs)以内に電力変化を生じさせることができる。この結果、電力増幅器の電圧は、電力レベルの変化があるときに、極めて高速で整定しなければならない。APTの場合、Vccは、電源が変化するように要求されたときにのみ変化することになっており、そのような高速の遷移は、不変のスロット中に安定したVccを有しながらでは困難である。
従来のシステムでは、所与の負荷に対して、スイッチアレイ回路32のスイッチの「理想的な」制御を仮定すると、Vccがどのくらい高速に変化することができるかの限界は、キャパシタ36のキャパシタンスとキャパシタの充電のレート(すなわち、どのくらい急速に電流をキャパシタ36に「流し込む」ことができるか)とを併せたものである。充電レートは、インダクタ34の関数であり、インダクタ34のインダクタンスが減少するにつれて、レートが増加する。さらに、インダクタ34にかかる電圧が大きいほど、電流変化レートが高速になる。伝統的なシステムを使用すると、図2Aに見られるように、低速の整定がもたらされる可能性があり、グラフ50は、Vccが、下側の閾値52に達するための時間Tsettleと最終目標レベル54に達するためのさらに多くの時間とを必要とすることを示している。最終目標レベル54への低速の接近は、スパー56によって明示されるように、周波数領域に比較的低いリンギングをもたらす。
高速のAPT遷移を得るための1つのアプローチは、インダクタ34およびキャパシタ36のインダクタンスおよびキャパシタンスを減少させることであるが、これらの値の低減は、高調波でのリップルまたはリンギングを増加させる。このアプローチを使用すると、図2Bに示されるグラフ60がもたらされ、Vccは、小さなTsettleによって示されるように比較的高速で、下側の閾値62に到達するが、最終目標レベル66に整定する前にリップル64を有する。同じく、スパー68によって示されるような顕著なリンギングがある。このリップルの存在により、スイッチング周波数を増加させてリップルを制限することが必要となる。このアプローチの正味の結果は、ノイズ性能および効率に悪影響を及すため、この解決策は、5G-NRに対して商業的に実用的ではない。
本開示の例示的な態様は、2モードアプローチを採用するものであって、第1の高速モードの、ただしリンギングまたはリップルを誘起しやすい回路を使用して、目標Vcc値の事前定義された閾値以内の値にVccを急速に変化させる粗調整を行い、第2の低速モードを使用して、Vccを最終目標Vcc値に変化させ、所望の持続時間にわたって(例えば、「スロット」で)、Vccをこの最終目標にクリーンに保持する、クリーンな非リンギング、ただし比較的低速の微調整をVccに提供する。モードを切り替えるために、ループフィルタ回路を変化させる。具体的に企図される態様では、ループフィルタ内の抵抗(複数可)および/またはキャパシタンス(複数可)を変化させる。さらなる態様では、パルス整形器回路を使用してハードパルス形態を注入して、スイッチ制御回路への入力を所望の目標値に変化させることを支援することができる。
これに関して、図3は、DAC82を含むAPT回路80を例示している。DAC82は、ET回路(図示せず)からデジタル信号86を受信する入力84(十分に理解されているようなピンまたはノードであり得る)を含む。DAC82は、デジタル信号86を、目標制御電圧信号出力89(ピンまたはノードであり得る)でのアナログ目標制御電圧信号88に変換する。加算器90(等価的には加算器回路)は、目標制御電圧信号88を反転(負)フィードバック信号92に加算する。加算器90は、ループフィルタ94に結合されており、したがって、ループフィルタ94は、目標制御電圧信号出力89に間接的に結合されている。ループフィルタ94はまた、コントローラ(図示せず)および/または誤差増幅器(図示せず)を含んでもよい。加算器90からの信号96は、ループフィルタ94によってフィルタリングされて、信号98を生成する。信号98は、信号98に基づいてスイッチアレイ回路102のスイッチをターンオンおよびターンオフするスイッチ制御回路100に提供される。スイッチ制御回路100は、スイッチアレイ回路102の様々な電源供給スイッチの閉鎖をシーケンス処理してスイッチアレイ回路102の出力を制御する機能を表す。例示的な態様では、スイッチ制御回路100は、PWM変調器であってもよい。スイッチアレイ回路102の出力は、インダクタ104およびキャパシタ106によってフィルタリングされて、出力109(ピンまたはノードであってもよい)に電圧制御信号108(Vccとも称される)を提供する。電圧制御信号108は、送信機(図示せず)の電力増幅器を制御するために使用される。電圧制御信号108はまた、フィードバック回路110に供給され、フィードバック回路110は、フィードバック信号92を加算器90に提供する。まとめて、スイッチ制御回路100、スイッチアレイ回路102、ならびに、インダクタ104およびキャパシタ106によって形成されたフィルタを、出力109での信号98に基づいて電圧制御信号108を提供するように構成されている出力回路機構と見なすことができる。出力回路機構の構成要素は、本開示の範囲から逸脱することなく様々であってもよい。
図3を引き続き参照すると、DAC82はまた、DAC82の状態の変化を示す信号114を提供する変化信号出力112(ピンまたはノードでもあり得る)を含む。例示的な態様では、信号114は、DAC82の状態の変化があるたびに生成される。代わりに、信号114は、状態の変化が事前定義された閾値を超えたときにのみ生成されてもよい。信号114は、状態の変化の存在に関するだけでなく、変化の大きさおよび方向にも関する情報を含んでよい。DAC82の状態の変化は、電圧制御信号108の必要とされる変化を示し、したがって、電圧制御信号108に必要とされる小さな変化は、本開示の高速モードを実装することを必要としなくてもよい。
遷移管理回路116は、信号114を受信するために変化信号出力112に結合されている。遷移管理回路116は、ループフィルタ94にモード信号118を提供するように構成されている。モード信号118に基づいて、ループフィルタ94は、第1のモード(すなわち、高速モード)と第2のモード(すなわち、低速モード)との間で変化し得る。図4は、モードの相違を例示している。具体的には、グラフ130は、Vccが、閾値134に到達するまで第1のモード132で迅速に上昇することを示し、到達した時点で、モード信号118は、ループフィルタ94に第2のモード136を変化させ、これにより、Vccは、実効的にリップルを伴わず、かつスペクトルグラフ140によって明示されるようにほとんどまたは全く問題のリンギング142を伴わずに、目標値138に低速で整定することが可能になる。
本開示のデュアルモードアプローチを従来のシステムと比較する例示的な試験結果が、図5のグラフ150に示されており、第1のモード132は、およそ65.25μs~66μs(または約0.75μs)持続し、その後、第2のモード136が始まる。Vcc 152は、従来のアプローチのVccベースライン154よりもはるかに高速に、目標Vcc値に近いゾーンに到達する。DAC82の変化に対する遷移を示すために、DAC82からの信号114も含まれている。
図6は、APT回路80’にパルス整形器回路160が追加された代替態様を提供する。パルス整形器回路160は、ループフィルタ94とスイッチ制御回路100との間に配置された加算器162(等価的には、加算器回路または第2の加算器回路)に結合されている。パルス整形器回路160は、加算器162を通して電圧スパーまたは他のパルス信号164(正または負)を注入して、Vccのより迅速な変化を容易にし得る。
例示的な態様では、パルス整形器回路160は、遷移管理回路116によって制御され、プログラム可能な持続期間を有し得る。すなわち、注入されるパルスの高さおよび/または長さは、様々であり得る。プログラム可能な持続期間は、バッテリ電圧および/または電圧ステップ変化の関数であってもよい。例えば、1ボルト(1V)の比較的小さな電圧ステップ変化がある場合、3ボルト(3V)の比較的大きなステップ変化があるとした場合よりも小さい(大きさおよび/または持続時間)パルスが印加されてもよい。
ループフィルタ94は、例えばタイプI、II、またはIIIループフィルタを含む任意の数の形態をとることができるが、ほとんどのそのようなフィルタは、1つ以上の抵抗および1つ以上のキャパシタを含む。本開示の例示的な態様は、これらの抵抗およびキャパシタンスを第1のモードと第2のモードとの間で変化するように変化させる。第1の例示的な態様では、図7Aに例示されるように、可変抵抗器が使用されている。第2の例示的な態様では、図7Bに示されるように、異なる値を有する抵抗器および/またはキャパシタを切り替えるために、スイッチが使用されている。
これに関して、図7Aは、可変キャパシタ180(1)~180(N)および可変抵抗器182(2)~182(N)を有するループフィルタ94Aを例示している。モード信号118は、可変素子の値を変化させる。
同じく、図7Bは、異なるキャパシタンスおよび抵抗を切り替えるために使用され得るスイッチ190(1)~190(N)を有するループフィルタ94Bを例示している。例示されるように、スイッチ190(N)は、抵抗だけを切り替えることを可能にする一方で、それらと関連付けられたキャパシタンスは不変であることに留意されたい。他の切り替え配置が可能である。ループフィルタ94Aと同様に、モード信号118は、第1のモードと第2のモードとを切り替えるように、スイッチ190(1)~190(N)を開閉する。
当業者は、本開示の実施形態に対する改善および修正を認知するであろう。すべてのそのような改善および修正は、本明細書に開示される概念および以下の特許請求の範囲の範囲内で考慮される。
Claims (19)
- 平均電力追跡(APT)回路であって、
デジタルアナログ変換器(DAC)であって、
変化信号出力、および
目標制御電圧信号出力を備える、DACと、
前記変化信号出力に結合されており、モード信号を提供するように構成されたモード出力を備える、遷移管理回路と、
前記目標制御電圧信号出力および前記モード出力に結合されたループフィルタであって、前記モード信号の変化により、前記ループフィルタが第1のモードと第2のモードとの間で切り替わり、前記ループフィルタが、信号を提供するように構成されている、ループフィルタと、
前記ループフィルタからの前記信号に基づいて電圧制御信号を提供するように構成された出力回路機構と、
を備える、APT回路。 - 前記出力回路機構が、
前記ループフィルタおよび前記遷移管理回路に結合されたスイッチ制御回路であって、前記スイッチ制御回路が、前記ループフィルタから前記信号を受信するように構成されている、スイッチ制御回路と、
前記スイッチ制御回路に結合された複数の電源供給スイッチを備えるスイッチアレイ回路であって、前記スイッチ制御回路が、前記複数の電源供給スイッチのうちの開放されているもの、および閉鎖されているものを、前記信号に基づいて制御するように構成されている、スイッチアレイ回路と、
を備える、請求項1に記載のAPT回路。 - 前記DACと前記ループフィルタとの間に配置された加算器回路と、
前記加算器回路に結合されたフィードバック回路と、
をさらに備える、請求項1に記載のAPT回路。 - 前記遷移管理回路および前記目標制御電圧信号出力に結合されたパルス整形器回路をさらに備える、請求項1に記載のAPT回路。
- 前記ループフィルタおよび前記パルス整形器回路に結合された第2の加算器回路をさらに備え、前記パルス整形器回路が、前記第2の加算器回路によって前記ループフィルタからの前記信号に加算されるパルス信号を提供するように構成されている、請求項4に記載のAPT回路。
- 前記第1のモードが、高速モードを備え、前記第2のモードが、低速モードを備え、前記高速モードが、前記低速モードよりも高速で前記信号を変化させる、請求項1に記載のAPT回路。
- 前記ループフィルタが、前記第1のモードで第1の抵抗を用いて、および前記第2のモードで第2の抵抗を用いて動作するように構成されており、前記第1の抵抗が、前記第2の抵抗とは等しくない、請求項1に記載のAPT回路。
- 前記ループフィルタが、前記第1のモードで第1のキャパシタンスを用いて、および前記第2のモードで第2のキャパシタンスを用いて動作するように構成されており、前記第1のキャパシタンスが、前記第2のキャパシタンスとは等しくない、請求項1に記載のAPT回路。
- 前記ループフィルタが、少なくとも1つの可変抵抗器を備える、請求項1に記載のAPT回路。
- 前記ループフィルタが、少なくとも1つの可変キャパシタを備える、請求項1に記載のAPT回路。
- 前記ループフィルタが、少なくとも2つの抵抗器と、前記信号に基づいて前記少なくとも2つの抵抗器のうちの一方または他方を接続するように構成されたスイッチと、を備える、請求項1に記載のAPT回路。
- 前記ループフィルタが、少なくとも2つのキャパシタと、前記信号に基づいて前記少なくとも2つのキャパシタのうちの一方または他方を接続するように構成されたスイッチと、を備える、請求項1に記載のAPT。
- 前記遷移管理回路が、前記第1のモードでおよそ1マイクロ秒(1μs)後に、前記第1のモードから前記第2のモードへの前記モード信号を用いてモードを変化させるように構成されている、請求項1に記載のAPT。
- 前記遷移管理回路が、前記第1のモードでおよそ4マイクロ秒(4μs)前に、前記第1のモードから前記第2のモードへの前記モード信号を用いてモードを変化させるように構成されている、請求項1に記載のAPT。
- 前記DACが、デジタル目標電圧信号を受信するように構成された入力をさらに備え、前記DACが、前記デジタル目標電圧信号が変化すると前記変化信号出力に変化信号を提供するように構成されている、請求項1に記載のAPT。
- 前記DACが、デジタル目標電圧信号を受信するように構成された入力をさらに備え、前記DACが、前記デジタル目標電圧信号が事前定義された閾値を超えて変化すると前記変化信号出力に変化信号を提供するように構成されている、請求項1に記載のAPT。
- 前記パルス整形器回路が、プログラム可能な持続期間を有するように構成されている、請求項4に記載のAPT回路。
- 前記プログラム可能な持続期間が、電池電圧の関数である、請求項17に記載のAPT回路。
- 前記プログラム可能な持続期間が、電圧ステップ変化の関数である、請求項17に記載のAPT回路。
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