JP2022153275A - Display device and array substrate for display device - Google Patents
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Abstract
Description
本発明の一実施形態は、表示装置に関する。特に、本発明の一実施形態は、酸化物半導体を含むトランジスタが用いられた表示装置に関する。また、本発明の一実施形態は、表示装置のアレイ基板に関する。 One embodiment of the invention relates to a display device. In particular, one embodiment of the present invention relates to a display device using a transistor including an oxide semiconductor. An embodiment of the present invention also relates to an array substrate of a display device.
最近、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンに替わり、酸化物半導体をチャネルに用いたトランジスタの開発が進められている（例えば、特許文献１および特許文献２参照）。酸化物半導体がチャネルに用いられたトランジスタは、アモルファスシリコンがチャネルに用いられたトランジスタと同様に、単純な構造かつ低温プロセスで形成される。酸化物半導体をチャネルに用いたトランジスタは、アモルファスシリコンをチャネルに用いたトランジスタよりも高い移動度を有し、オフ電流が非常に低いことが知られている。
Recently, transistors using an oxide semiconductor for a channel instead of amorphous silicon, low-temperature polysilicon, and single crystal silicon have been developed (see
一方で、ヘッドマウントディスプレイなどの表示装置では、画素数を増加した高精細な表示が望まれている。画素数の増加（高精細化）にあたっては、開口率を維持するため、電極または配線の幅を小さくする必要がある。しかしながら、電極または配線の縮小化は、電極または配線などの高抵抗化を招く。特に、金属電極に比べて抵抗の高い透明電極では、高抵抗化による電圧降下が顕著である。また、酸化物半導体は、光照射によってその特性が変化する問題もある。 On the other hand, high-definition display with an increased number of pixels is desired for display devices such as head-mounted displays. As the number of pixels increases (higher definition), it is necessary to reduce the width of electrodes or wirings in order to maintain the aperture ratio. However, miniaturization of the electrodes or wiring leads to high resistance of the electrodes or wiring. In particular, transparent electrodes, which have a higher resistance than metal electrodes, have a significant voltage drop due to increased resistance. In addition, an oxide semiconductor also has a problem that its characteristics change due to light irradiation.
本発明の一実施形態は、上記問題に鑑み、酸化物半導体への光照射を抑制し、共通電極の時定数が低減された表示装置を提供することを目的の一つとする。また、本発明の一実施形態は、当該表示装置のアレイ基板を提供することを目的の一つとする。 In view of the above problem, an object of one embodiment of the present invention is to provide a display device in which light irradiation to an oxide semiconductor is suppressed and the time constant of a common electrode is reduced. Another object of one embodiment of the present invention is to provide an array substrate for the display device.
本発明の一実施形態に係る表示装置は、基板上に、第１方向および第１方向と交差する第２方向に沿ってマトリクス状に配置された複数の画素を有し、複数の画素の各々は、トランジスタと、トランジスタよりも上層に設けられ、トランジスタと電気的に接続される第１透明電極と、第１透明電極よりも上層に設けられ、開口を介して第１透明電極と電気的に接続される第２透明電極と、第２透明電極よりも上層に設けられる絶縁層と、絶縁層よりも上層に設けられる第３の透明電極と、第３の透明電極と接する金属層と、を含み、開口は、トランジスタのゲート電極と重畳し、金属層の少なくとも一部は、開口内に設けられてゲート電極と重畳し、金属層は、第１方向に沿って延在し、第１方向に配置された前記画素に共通して設けられている。 A display device according to an embodiment of the present invention has a plurality of pixels arranged in a matrix on a substrate along a first direction and a second direction intersecting the first direction, each of the plurality of pixels comprises a transistor, a first transparent electrode provided above the transistor and electrically connected to the transistor, and a first transparent electrode provided above the first transparent electrode and electrically connected to the first transparent electrode through an opening. A second transparent electrode to be connected, an insulating layer provided above the second transparent electrode, a third transparent electrode provided above the insulating layer, and a metal layer in contact with the third transparent electrode. wherein the opening overlaps the gate electrode of the transistor, at least a portion of the metal layer is provided within the opening and overlaps the gate electrode, the metal layer extends along the first direction and extends along the first direction. are provided in common to the pixels arranged in the .
本発明の一実施形態に係る表示装置のアレイ基板は、基板上にて第１方向に並ぶ複数の画素回路を有し、複数の画素回路の各々は、トランジスタと、トランジスタよりも上層に設けられ、トランジスタと電気的に接続される第１透明電極と、第１透明電極よりも上層に設けられ、開口を介して第１透明電極と電気的に接続される第２透明電極と、第２透明電極よりも上層に設けられる絶縁層と、絶縁層よりも上層に設けられる第３透明電極と、第３透明電極と接する金属層と、を含み、金属層は、平面視で前記第１方向に沿って延在し、隣り合う前記画素回路の開口上を通過する。 An array substrate of a display device according to an embodiment of the present invention has a plurality of pixel circuits arranged in a first direction on the substrate, and each of the plurality of pixel circuits is provided with a transistor and a layer above the transistor. a first transparent electrode electrically connected to the transistor; a second transparent electrode provided above the first transparent electrode and electrically connected to the first transparent electrode through an opening; An insulating layer provided above the electrode, a third transparent electrode provided above the insulating layer, and a metal layer in contact with the third transparent electrode, wherein the metal layer extends in the first direction in plan view. and pass over the openings of the adjacent pixel circuits.
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定しない。本明細書と各図において、既出の図に関して前述した構成と同様の構成には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。 Each embodiment of the present invention will be described below with reference to the drawings. The following disclosure is by way of example only. Configurations that can be easily conceived by a person skilled in the art by appropriately changing the configurations of the embodiments while maintaining the gist of the invention are naturally included in the scope of the present invention. In order to make the description clearer, the drawings may schematically show the width, thickness, shape, etc. of each part compared to the actual mode. However, the illustrated shape is only an example and does not limit the interpretation of the invention. In this specification and each figure, the same reference numerals are followed by alphabetical letters for configurations similar to those described above with respect to the already-published figures, and detailed descriptions thereof may be omitted as appropriate.
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上または上方という。逆に、酸化物半導体層から基板に向かう方向を下または下方という。このように、説明の便宜上、上方または下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と異なる向きに配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方または下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重畳しない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重畳する位置関係を意味する。 In each embodiment of the present invention, the direction from the substrate to the oxide semiconductor layer is referred to as upward. Conversely, the direction from the oxide semiconductor layer to the substrate is called downward. In this way, for convenience of explanation, the terms "upper" and "lower" are used, but for example, the substrate and the oxide semiconductor layer may be arranged in a different orientation from the illustration. In the following description, the expression, for example, an oxide semiconductor layer on a substrate, merely describes the vertical relationship between the substrate and the oxide semiconductor layer as described above. Other members may be arranged. "Upper" or "lower" means the order of stacking in a structure in which a plurality of layers are stacked, and when expressing a pixel electrode above a transistor, the positional relationship is such that the transistor and the pixel electrode do not overlap in plan view. good too. On the other hand, the term “pixel electrode vertically above the transistor” means a positional relationship in which the transistor and the pixel electrode overlap in plan view.
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、または表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。 A "display device" refers to a structure that displays images using an electro-optic layer. For example, the term display device may refer to a display panel including an electro-optic layer, or to a structure in which other optical members (e.g., polarizing member, backlight, touch panel, etc.) are attached to the display cell. In some cases. An "electro-optical layer" may include a liquid crystal layer, an electroluminescent (EL) layer, an electrochromic (EC) layer, an electrophoretic layer, unless technically contradictory. Accordingly, the embodiments described later will be described by exemplifying a liquid crystal display device including a liquid crystal layer as a display device. can.
本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ，ＢおよびＣのいずれかを含む」、「αはＡ，ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。 In the present specification, "α includes A, B or C", "α includes any one of A, B and C", "α includes one selected from the group consisting of A, B and C ”, does not exclude the case where α includes a plurality of combinations of A to C, unless otherwise specified. Furthermore, these expressions do not exclude the case where α contains other elements.
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。 The following embodiments can be combined with each other as long as there is no technical contradiction.
［第１実施形態］
［１．表示装置１０の概要］
図１～図３を参照して、本発明の一実施形態に係る表示装置１０の概要について説明する。図１は、本発明の一実施形態に係る表示装置１０の概要を示す平面図である。図１に示すように、表示装置１０は、アレイ基板３００、シール部４００、対向基板５００、フレキシブルプリント回路基板６００（ＦＰＣ６００）、およびＩＣチップ７００を有する。アレイ基板３００および対向基板５００はシール部４００によって貼り合わせられている。シール部４００に囲まれた液晶領域２２には、複数の画素３１０が、第１方向Ｄ１（列方向）および第１方向Ｄ１と交差する第２方向Ｄ２（行方向）に沿ってマトリクス状に配置されている。複数の画素３１０は、対向基板に設けられるカラーフィルタに応じた赤色画素Ｒ、緑色画素Ｇ、および青色画素Ｂを含む。第１方向Ｄ１と第２方向Ｄ２とは、直交していてもよい。液晶領域２２は、後述する液晶素子４１０と平面視で重畳する領域である。なお、以下では、液晶領域２２のうち、複数の画素を含む領域を画像表示領域という場合がある。
[First embodiment]
[1. Overview of display device 10]
An outline of a
また、表示装置１０は、アレイ基板３００の背部にバックライトユニットを有し、バックライトユニットからの出射光が画像表示領域を透過するときに、各画素において透過光が変調されることで画像が表示される。
In addition, the
シール部４００が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ６００は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板５００から露出された領域であり、シール領域２４の外側に設けられている。なお、シール領域２４の外側とは、シール部４００が設けられた領域およびシール部４００によって囲まれた領域の外側を意味する。ＩＣチップ７００はＦＰＣ６００上に設けられている。ＩＣチップ７００は各画素３１０の画素回路を駆動させるための信号を供給する。なお、以下では、シール領域２４、シール領域２４の外側および端子領域２６をまとめて額縁領域という場合がある。
The
［２．表示装置１０の回路構成］
図２は、本発明の一実施形態に係る表示装置１０の回路構成を示すブロック図である。図２に示すように、画素３１０が配置された液晶領域２２に対して第１方向Ｄ１に隣接する位置にはソースドライバ回路３２０が設けられており、液晶領域２２に対して第２方向Ｄ２に隣接する位置にはゲートドライバ回路３３０が設けられている。ソースドライバ回路３２０およびゲートドライバ回路３３０は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３２０およびゲートドライバ回路３３０が設けられる領域はシール領域２４に限定されず、画素３１０の画素回路が設けられた領域の外側であれば、どの領域でもよい。
[2. Circuit configuration of display device 10]
FIG. 2 is a block diagram showing the circuit configuration of the
ソースドライバ回路３２０からソース配線３２１が第１方向Ｄ１に延在しており、第１方向Ｄ１に配列された複数の画素３１０の画素回路に接続されている。ゲートドライバ回路３３０からゲート配線３３１が第２方向Ｄ２に延在しており、第２方向Ｄ２に配列された複数の画素３１０の画素回路に接続されている。
A
端子領域２６には端子部３３３が設けられている。端子部３３３とソースドライバ回路３２０とは接続配線３４１で接続されている。同様に、端子部３３３とゲートドライバ回路３３０とは接続配線３４１で接続されている。ＦＰＣ６００が端子部３３３に接続されることで、ＦＰＣ６００が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置１０に設けられた各画素３１０に含まれる画素回路が駆動する。
A
［３．表示装置１０の画素３１０の画素回路］
図３は、本発明の一実施形態に係る表示装置１０の画素３１０の画素回路を示す回路図である。図３に示すように、画素回路はトランジスタ８００、保持容量８９０、および液晶素子４１０などの素子を含む。詳細は後述するが、保持容量８９０の一方の電極は画素電極ＰＴＣＯであり、他方の電極は共通電極ＣＴＣＯである。同様に、液晶素子４１０の一方の電極は画素電極ＰＴＣＯであり、他方の電極は共通電極ＣＴＣＯである。トランジスタ８００は第１ゲート電極８１０、第１ソース電極８３０、および第１ドレイン電極８４０を有する。第１ゲート電極８１０はゲート配線３３１に接続されている。第１ソース電極８３０はソース配線３２１に接続されている。第１ドレイン電極８４０は保持容量８９０および液晶素子４１０に接続されている。なお、本実施形態では、説明の便宜上、８３０Ｂをソース電極といい、８４０Ｂをドレイン電極というが、各々の電極は、ソースとしての機能とドレインとしての機能とが入れ替わってもよい。
[3. Pixel circuit of
FIG. 3 is a circuit diagram showing a pixel circuit of
［４．表示装置１０の構成］
図４～図１６を参照して、本発明の一実施形態に係る表示装置１０の構成の詳細について説明する。図４は、本発明の一実施形態に係る表示装置１０の構成を示す断面図である。図５は、本発明の一実施形態に係る表示装置１０の構成を示す平面図である。図６～図１６は、本発明の一実施形態に係る表示装置において、各層のレイアウトを説明する平面図である。なお、図４の断面図は、表示装置１０の層構造を説明するための断面図であり、周辺回路と画素回路が隣接して示されているが、実際には画素回路は画像表示領域内に、周辺回路は画像表示領域外の額縁領域に設けられており、これらの回路同士が離間して設けられていることは言うまでもない。また、特に、図４の中の画素回路においては、画素領域中のコンタクトホール周辺部を中心に示されており、表示に寄与する透過領域（開口領域）については一部のみが示されている。
[4. Configuration of display device 10]
Details of the configuration of the
図４に示すように、表示装置１０は基板ＳＵＢの上方に設けられている。表示装置１０は、トランジスタＴｒ１、トランジスタＴｒ２、配線Ｗ、接続電極ＺＴＣＯ、画素電極ＰＴＣＯ、共通補助電極ＣＭＴＬ、および共通電極ＣＴＣＯを有する。ＴＣＯはＴｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｖｅ Ｏｘｉｄｅ（透明導電性酸化物）の略称である。トランジスタＴｒ１は表示装置１０の画素３１０の画素回路に含まれるトランジスタである。トランジスタＴｒ２はソースドライバ回路３２０またはゲートドライバ回路３３０などの周辺回路に含まれるトランジスタである。
As shown in FIG. 4, the
［５．トランジスタＴｒ１の構成］
トランジスタＴｒ１は、酸化物半導体層ＯＳ、ゲート絶縁層ＧＩ１、およびゲート電極ＧＬ１を有する。ゲート電極ＧＬ１は酸化物半導体層ＯＳに対向する。ゲート絶縁層ＧＩ１は酸化物半導体層ＯＳとゲート電極ＧＬ１との間に設けられている。本実施形態では、ゲート電極ＧＬ１よりも基板ＳＵＢ側に酸化物半導体層ＯＳが設けられたトップゲート型トランジスタが例示されているが、ゲート電極ＧＬ１と酸化物半導体層ＯＳとの位置関係が逆であるボトムゲート型トランジスタが用いられてもよい。
[5. Configuration of Transistor Tr1]
The transistor Tr1 has an oxide semiconductor layer OS, a gate insulating layer GI1, and a gate electrode GL1. The gate electrode GL1 faces the oxide semiconductor layer OS. The gate insulating layer GI1 is provided between the oxide semiconductor layer OS and the gate electrode GL1. This embodiment exemplifies a top-gate transistor in which the oxide semiconductor layer OS is provided closer to the substrate SUB than the gate electrode GL1, but the positional relationship between the gate electrode GL1 and the oxide semiconductor layer OS is reversed. A bottom-gate transistor may be used.
酸化物半導体層ＯＳは、酸化物半導体層ＯＳ１、ＯＳ２を含む。酸化物半導体層ＯＳ１は、平面視でゲート電極ＧＬ１と重畳する領域の酸化物半導体層である。酸化物半導体層ＯＳ１は、半導体層として機能し、ゲート電極ＧＬ１に供給される電圧に応じて導通状態と非導通状態とに切り替えられる。つまり、酸化物半導体層ＯＳ１はトランジスタＴｒ１のチャネルとして機能する。酸化物半導体層ＯＳ２は導電層として機能する。酸化物半導体層ＯＳ１、ＯＳ２は同じ酸化物半導体層から形成された層である。例えば、酸化物半導体層ＯＳ２は、酸化物半導体層ＯＳ１と同じ物性の層に対して不純物をドーピングすることで低抵抗化された酸化物半導体層である。 The oxide semiconductor layer OS includes oxide semiconductor layers OS1 and OS2. The oxide semiconductor layer OS1 is an oxide semiconductor layer in a region overlapping with the gate electrode GL1 in plan view. The oxide semiconductor layer OS1 functions as a semiconductor layer and is switched between a conducting state and a non-conducting state according to the voltage supplied to the gate electrode GL1. In other words, the oxide semiconductor layer OS1 functions as a channel of the transistor Tr1. The oxide semiconductor layer OS2 functions as a conductive layer. The oxide semiconductor layers OS1 and OS2 are layers formed using the same oxide semiconductor layer. For example, the oxide semiconductor layer OS2 is an oxide semiconductor layer whose resistance is reduced by doping a layer having the same physical properties as the oxide semiconductor layer OS1 with impurities.
ゲート電極ＧＬ１の上に絶縁層ＩＬ２が設けられている。絶縁層ＩＬ２の上に配線Ｗ１が設けられている。配線Ｗ１は、絶縁層ＩＬ２およびゲート絶縁層ＧＩ１に設けられた開口ＷＣＯＮを介して酸化物半導体層ＯＳ２に接続されている。配線Ｗ１には、画素の階調に関連するデータ信号が伝達される。絶縁層ＩＬ２および配線Ｗ１の上に絶縁層ＩＬ３が設けられている。絶縁層ＩＬ３の上に接続電極ＺＴＣＯが設けられている。接続電極ＺＴＣＯは、絶縁層ＩＬ３、ＩＬ２、およびゲート絶縁層ＧＩ１に設けられた開口ＺＣＯＮを介して酸化物半導体層ＯＳ２に接続されている。接続電極ＺＴＣＯは開口ＺＣＯＮの底部において酸化物半導体層ＯＳ２と接している。接続電極ＺＴＣＯは、透明導電層である。 An insulating layer IL2 is provided on the gate electrode GL1. A wiring W1 is provided on the insulating layer IL2. The wiring W1 is connected to the oxide semiconductor layer OS2 through an opening WCON provided in the insulating layer IL2 and the gate insulating layer GI1. A data signal related to the gradation of the pixel is transmitted to the wiring W1. An insulating layer IL3 is provided over the insulating layer IL2 and the wiring W1. A connection electrode ZTCO is provided on the insulating layer IL3. The connection electrode ZTCO is connected to the oxide semiconductor layer OS2 through an opening ZCON provided in the insulating layers IL3, IL2, and the gate insulating layer GI1. The connection electrode ZTCO is in contact with the oxide semiconductor layer OS2 at the bottom of the opening ZCON. The connection electrode ZTCO is a transparent conductive layer.
接続電極ＺＴＣＯと酸化物半導体層ＯＳ２とが接する領域を第１コンタクト領域ＣＯＮ１という。接続電極ＺＴＣＯを「第１透明導電層」という場合がある。詳細は後述するが、第１透明導電層は、平面視でゲート電極ＧＬ１および配線Ｗ１とは重畳しない第１コンタクト領域ＣＯＮ１において酸化物半導体層ＯＳ２と接する。平面視で第１コンタクト領域ＣＯＮ１は画素の表示領域に含まれる。 A region where the connection electrode ZTCO and the oxide semiconductor layer OS2 are in contact is referred to as a first contact region CON1. The connection electrode ZTCO may be referred to as a "first transparent conductive layer". Although the details will be described later, the first transparent conductive layer is in contact with the oxide semiconductor layer OS2 in the first contact region CON1 that does not overlap the gate electrode GL1 and the wiring W1 in plan view. The first contact region CON1 is included in the display region of the pixel in plan view.
例えばＩＴＯ層などの透明導電層をシリコン層などの半導体層に接するように形成すると、ＩＴＯ成膜時のプロセスガスや酸素イオンによって半導体層の表面が酸化する。半導体層の表面に形成された酸化層は高抵抗であるため、半導体層と透明導電層と間の接触抵抗が高くなる。その結果、半導体層と透明電極層との電気的接触に不良が生じる。一方、上記の透明導電層を酸化物半導体層に接するように形成しても、酸化物半導体層の表面に上記のような高抵抗な酸化層は形成されない。そのため、酸化物半導体層と透明導電層との間の電気的接触に不良は生じない。 For example, when a transparent conductive layer such as an ITO layer is formed in contact with a semiconductor layer such as a silicon layer, the surface of the semiconductor layer is oxidized by the process gas and oxygen ions during the ITO film formation. Since the oxide layer formed on the surface of the semiconductor layer has high resistance, the contact resistance between the semiconductor layer and the transparent conductive layer increases. As a result, a failure occurs in electrical contact between the semiconductor layer and the transparent electrode layer. On the other hand, even if the above-described transparent conductive layer is formed in contact with the oxide semiconductor layer, the above-described high-resistance oxide layer is not formed on the surface of the oxide semiconductor layer. Therefore, no failure occurs in electrical contact between the oxide semiconductor layer and the transparent conductive layer.
接続電極ＺＴＣＯの上に絶縁層ＩＬ４が設けられている。絶縁層ＩＬ４は、絶縁層ＩＬ４よりも下層に設けられた構造体によって形成された段差を緩和する。絶縁層ＩＬ４を平坦化膜という場合がある。絶縁層ＩＬ４の上に画素電極ＰＴＣＯが設けられている。画素電極ＰＴＣＯは絶縁層ＩＬ４に設けられた開口ＰＣＯＮを介して接続電極ＺＴＣＯに接続されている。接続電極ＺＴＣＯと画素電極ＰＴＣＯとが接する領域を第２コンタクト領域ＣＯＮ２という。平面視で第２コンタクト領域ＣＯＮ２はゲート電極ＧＬ１と重畳する。画素電極ＰＴＣＯは、透明導電層である。 An insulating layer IL4 is provided on the connection electrode ZTCO. The insulating layer IL4 relieves a step formed by a structure provided below the insulating layer IL4. The insulating layer IL4 may be called a planarizing film. A pixel electrode PTCO is provided on the insulating layer IL4. The pixel electrode PTCO is connected to the connection electrode ZTCO through an opening PCON provided in the insulating layer IL4. A region where the connection electrode ZTCO and the pixel electrode PTCO are in contact is called a second contact region CON2. The second contact region CON2 overlaps the gate electrode GL1 in plan view. The pixel electrode PTCO is a transparent conductive layer.
画素電極ＰＴＣＯの上に絶縁層ＩＬ５が設けられている。絶縁層ＩＬ５の上に共通補助電極ＣＭＴＬおよび共通電極ＣＴＣＯが設けられている。詳細は後述するが、共通補助電極ＣＭＴＬと共通電極ＣＴＣＯとは、それぞれ異なる平面パターンを有する。共通補助電極ＣＭＴＬは金属層である。共通電極ＣＴＣＯは透明導電層である。共通補助電極ＣＭＴＬの電気抵抗は共通電極ＣＴＣＯの電気抵抗よりも低抵抗である。また、共通補助電極ＣＭＴＬは遮光層としても機能する。例えば、共通補助電極ＣＭＴＬが隣接する画素からの光を遮光することで、混色の発生が抑制される。共通電極ＣＴＣＯの上にスペーサＳＰが設けられている。 An insulating layer IL5 is provided on the pixel electrode PTCO. A common auxiliary electrode CMTL and a common electrode CTCO are provided on the insulating layer IL5. Although the details will be described later, the common auxiliary electrode CMTL and the common electrode CTCO have different plane patterns. The common auxiliary electrode CMTL is a metal layer. The common electrode CTCO is a transparent conductive layer. The electrical resistance of the common auxiliary electrode CMTL is lower than that of the common electrode CTCO. The common auxiliary electrode CMTL also functions as a light shielding layer. For example, the common auxiliary electrode CMTL shields light from adjacent pixels, thereby suppressing the occurrence of color mixture. A spacer SP is provided on the common electrode CTCO.
スペーサＳＰは一部の画素に対して設けられている。例えば、スペーサＳＰは、赤色画素、緑色画素、および青色画素のいずれか１つの画素に対して設けられていてもよい。但し、スペーサＳＰは全ての画素に設けられていてもよい。スペーサＳＰの高さは、セルギャップの半分の高さである。対向基板にもスペーサが設けられており、対向基板のスペーサと上記のスペーサＳＰとは平面視で重畳する。なお、スペーサＳＰの高さをセルギャップ相当とする構成も適用することができる。また、図４に示すように、スペーサは開口ＰＣＯＮ内に充填されつつ対向基板側に向けて突出しているが、当該コンタクトホールを充填剤によって埋めるのみとする構成も採用可能である。 Spacers SP are provided for some pixels. For example, the spacer SP may be provided for any one of red pixels, green pixels, and blue pixels. However, the spacer SP may be provided for all pixels. The height of the spacer SP is half the height of the cell gap. The counter substrate is also provided with spacers, and the spacers of the counter substrate and the above-described spacers SP overlap each other in a plan view. A configuration in which the height of the spacer SP is equivalent to the cell gap can also be applied. Further, as shown in FIG. 4, the spacer protrudes toward the opposing substrate while filling the opening PCON, but a configuration in which the contact hole is simply filled with a filler can also be adopted.
トランジスタＴｒ１と基板ＳＵＢとの間に遮光層ＬＳが設けられている。本実施形態では、遮光層ＬＳとして、遮光層ＬＳ１、ＬＳ２が設けられている。ただし、遮光層ＬＳは遮光層ＬＳ１のみまたはＬＳ２のみで形成されていてもよい。平面視で、遮光層ＬＳは、ゲート電極ＧＬ１と酸化物半導体層ＯＳとが重畳する領域に設けられている。つまり、平面視で、遮光層ＬＳは酸化物半導体層ＯＳ１と重畳する領域に設けられている。遮光層ＬＳは、基板ＳＵＢ側から入射した光が酸化物半導体層ＯＳ１に到達することを抑制する。遮光層ＬＳとして導電層が用いられる場合、遮光層ＬＳに電圧を印加して酸化物半導体層ＯＳ１を制御してもよい。遮光層ＬＳに電圧が印加される場合、遮光層ＬＳとゲート電極ＧＬ１とは、画素回路の周辺領域で接続されていてもよい。平面視で、上記の第１コンタクト領域ＣＯＮ１は遮光層ＬＳと重畳しない領域に設けられている。 A light shielding layer LS is provided between the transistor Tr1 and the substrate SUB. In this embodiment, light shielding layers LS1 and LS2 are provided as the light shielding layer LS. However, the light shielding layer LS may be formed of only the light shielding layer LS1 or LS2. In plan view, the light shielding layer LS is provided in a region where the gate electrode GL1 and the oxide semiconductor layer OS overlap. That is, in plan view, the light-blocking layer LS is provided in a region overlapping with the oxide semiconductor layer OS1. The light shielding layer LS suppresses light incident from the substrate SUB side from reaching the oxide semiconductor layer OS1. When a conductive layer is used as the light shielding layer LS, a voltage may be applied to the light shielding layer LS to control the oxide semiconductor layer OS1. When a voltage is applied to the light shielding layer LS, the light shielding layer LS and the gate electrode GL1 may be connected in the peripheral region of the pixel circuit. In plan view, the first contact region CON1 is provided in a region that does not overlap with the light shielding layer LS.
［６．トランジスタＴｒ２の構成］
トランジスタＴｒ２は、ｐ型のトランジスタＴｒ２－１およびｎ型のトランジスタＴｒ２－２を有する。
[6. Configuration of Transistor Tr2]
The transistor Tr2 has a p-type transistor Tr2-1 and an n-type transistor Tr2-2.
ｐ型のトランジスタＴｒ２－１およびｎ型のトランジスタＴｒ２－２は、いずれもゲート電極ＧＬ２、ゲート絶縁層ＧＩ２、および半導体層Ｓを有する。ゲート電極ＧＬ２は半導体層Ｓに対向する。ゲート絶縁層ＧＩ２は半導体層Ｓとゲート電極ＧＬ２との間に設けられている。本実施形態では、半導体層Ｓよりも基板ＳＵＢ側にゲート電極ＧＬ２が設けられたボトムゲート型トランジスタが例示されているが、半導体層Ｓとゲート電極ＧＬ２との位置関係が逆であるトップゲート型トランジスタが用いられてもよい。 Each of the p-type transistor Tr2-1 and the n-type transistor Tr2-2 has a gate electrode GL2, a gate insulating layer GI2, and a semiconductor layer S. The gate electrode GL2 faces the semiconductor layer S. The gate insulating layer GI2 is provided between the semiconductor layer S and the gate electrode GL2. In the present embodiment, a bottom-gate transistor in which the gate electrode GL2 is provided on the substrate SUB side of the semiconductor layer S is exemplified. Transistors may also be used.
ｐ型のトランジスタＴｒ２－１の半導体層Ｓは、半導体層Ｓ１、Ｓ２を含む。ｎ型のトランジスタＴｒ２－２の半導体層Ｓは、半導体層Ｓ１、Ｓ２、Ｓ３を含む。半導体層Ｓ１は、平面視でゲート電極ＧＬ２と重畳する領域の半導体層である。半導体層Ｓ１はトランジスタＴｒ２－１のチャネルとして機能する。半導体層Ｓ２は導電層として機能する。半導体層Ｓ３は、半導体層Ｓ２よりも高抵抗な導電層として機能する。半導体層Ｓ３は、半導体層Ｓ１に向かって侵入するホットキャリアを減衰させることで、ホットキャリア劣化を抑制する。 The semiconductor layer S of the p-type transistor Tr2-1 includes semiconductor layers S1 and S2. The semiconductor layer S of the n-type transistor Tr2-2 includes semiconductor layers S1, S2, and S3. The semiconductor layer S1 is a semiconductor layer in a region overlapping with the gate electrode GL2 in plan view. The semiconductor layer S1 functions as a channel of the transistor Tr2-1. The semiconductor layer S2 functions as a conductive layer. The semiconductor layer S3 functions as a conductive layer having higher resistance than the semiconductor layer S2. The semiconductor layer S3 suppresses hot carrier degradation by attenuating hot carriers entering toward the semiconductor layer S1.
半導体層Ｓの上に絶縁層ＩＬ１およびゲート絶縁層ＧＩ１が設けられている。トランジスタＴｒ２において、ゲート絶縁層ＧＩ１は単に層間膜として機能する。これらの絶縁層の上に配線Ｗ２が設けられている。配線Ｗ２は、絶縁層ＩＬ１およびゲート絶縁層ＧＩ１に設けられた開口を介して半導体層Ｓに接続されている。配線Ｗ２の上に絶縁層ＩＬ２が設けられている。絶縁層ＩＬ２の上に配線Ｗ１が設けられている。配線Ｗ１は、絶縁層ＩＬ２に設けられた開口を介して配線Ｗ２に接続されている。 An insulating layer IL1 and a gate insulating layer GI1 are provided over the semiconductor layer S. As shown in FIG. In transistor Tr2, gate insulating layer GI1 simply functions as an interlayer film. A wiring W2 is provided on these insulating layers. The wiring W2 is connected to the semiconductor layer S through an opening provided in the insulating layer IL1 and the gate insulating layer GI1. An insulating layer IL2 is provided on the wiring W2. A wiring W1 is provided on the insulating layer IL2. The wiring W1 is connected to the wiring W2 through an opening provided in the insulating layer IL2.
ゲート電極ＧＬ２と遮光層ＬＳ２とは同一層である。配線Ｗ２とゲート電極ＧＬ１とは同一層である。同一層とは、複数の部材が、１つの層がパターニングされることによって形成されていることを意味する。 The gate electrode GL2 and the light shielding layer LS2 are the same layer. The wiring W2 and the gate electrode GL1 are in the same layer. The same layer means that a plurality of members are formed by patterning one layer.
［７．表示装置１０の平面レイアウト］
図５～図１６を参照して、表示装置１０の画素の平面レイアウトを説明する。図５では、画素電極ＰＴＣＯ、共通補助電極ＣＭＴＬ、共通電極ＣＴＣＯ、およびスペーサＳＰは省略されている。画素電極ＰＴＣＯ、共通補助電極ＣＭＴＬ、および共通電極ＣＴＣＯの平面レイアウトは、それぞれ図１４～図１６に示されている。
[7. Planar layout of display device 10]
A planar layout of the pixels of the
図４および図５に示すように、遮光層ＬＳは第１方向Ｄ１に延在し、第１方向Ｄ１に配置された画素に共通して設けられている。画素によって遮光層ＬＳの形状が異なる。本実施形態では、第１方向Ｄ１に延在する遮光層ＬＳの一部から、第１方向Ｄ１と交差する第２方向Ｄ２に突出する突出部ＰＪＴが設けられている。図８に示すように、遮光層ＬＳは、平面視でゲート電極ＧＬ１と酸化物半導体層ＯＳとが重畳する領域を含む領域に設けられている。なお、ゲート電極ＧＬ１を「ゲート線」ということもできる。 As shown in FIGS. 4 and 5, the light shielding layer LS extends in the first direction D1 and is provided in common with the pixels arranged in the first direction D1. The shape of the light shielding layer LS differs depending on the pixel. In this embodiment, a projecting portion PJT is provided that projects in a second direction D2 that intersects with the first direction D1 from a portion of the light shielding layer LS that extends in the first direction D1. As shown in FIG. 8, the light shielding layer LS is provided in a region including a region where the gate electrode GL1 and the oxide semiconductor layer OS overlap in plan view. Note that the gate electrode GL1 can also be called a "gate line".
図４、図７、および図８に示すように、酸化物半導体層ＯＳは第２方向Ｄ２に延在している。ゲート電極ＧＬ１は、第１方向Ｄ１に延在して酸化物半導体層ＯＳと交差する。ゲート電極ＧＬ１のパターンは遮光層ＬＳのパターンの内側に設けられている。 As shown in FIGS. 4, 7, and 8, the oxide semiconductor layer OS extends in the second direction D2. The gate electrode GL1 extends in the first direction D1 and intersects the oxide semiconductor layer OS. The pattern of the gate electrode GL1 is provided inside the pattern of the light shielding layer LS.
図４、図９、および図１０に示すように、開口ＷＣＯＮは酸化物半導体層ＯＳのパターンの上端付近において、配線Ｗ１と重畳する領域に設けられている。酸化物半導体層ＯＳのパターンのメイン部分は隣接する配線Ｗ１の間において第２方向Ｄ２に延在している。酸化物半導体層ＯＳのパターンの残りの部分は、当該メイン部分から開口ＷＣＯＮの領域に向かって第１方向Ｄ１および第２方向Ｄ２に対して斜めの方向に延在している。 As shown in FIGS. 4, 9, and 10, the opening WCON is provided in a region overlapping with the wiring W1 near the upper end of the pattern of the oxide semiconductor layer OS. A main portion of the pattern of the oxide semiconductor layer OS extends in the second direction D2 between adjacent wirings W1. The remaining portion of the pattern of the oxide semiconductor layer OS extends from the main portion toward the region of the opening WCON in a direction oblique to the first direction D1 and the second direction D2.
図４および図１０に示すように、複数の配線Ｗ１が第２方向Ｄ２に延在している。隣接する２つの配線をそれぞれ区別して説明する必要がある場合、隣接する２つの配線Ｗ１を第１配線Ｗ１－１および第２配線Ｗ１－２という。この場合、酸化物半導体層ＯＳのメイン部分は、第１配線Ｗ１－１と第２配線Ｗ１－２との間において、第２方向Ｄ２に延在し、ゲート電極ＧＬ１と交差するということができる。 As shown in FIGS. 4 and 10, multiple wirings W1 extend in the second direction D2. When it is necessary to distinguish between two adjacent wirings, the two adjacent wirings W1 are referred to as a first wiring W1-1 and a second wiring W1-2. In this case, it can be said that the main portion of the oxide semiconductor layer OS extends in the second direction D2 between the first wiring W1-1 and the second wiring W1-2 and intersects the gate electrode GL1. .
図４、図１１、および図１２に示すように、開口ＺＣＯＮは酸化物半導体層ＯＳのパターンの下端付近に設けられている。開口ＺＣＯＮは、酸化物半導体層ＯＳのパターンと重畳する領域、かつ、ゲート電極ＧＬ１とは重畳しない領域に設けられている。開口ＺＣＯＮは接続電極ＺＴＣＯと重畳する領域に設けられている。接続電極ＺＴＣＯは、第１配線Ｗ１－１と第２配線Ｗ１－２との間において、ゲート電極ＧＬ１および酸化物半導体層ＯＳと重畳する。よって、接続電極ＺＴＣＯは、ゲート電極ＧＬ１とは重畳しない開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）において酸化物半導体層ＯＳと接する。 As shown in FIGS. 4, 11, and 12, the opening ZCON is provided near the lower end of the pattern of the oxide semiconductor layer OS. The opening ZCON is provided in a region overlapping with the pattern of the oxide semiconductor layer OS and not overlapping with the gate electrode GL1. The opening ZCON is provided in a region overlapping with the connection electrode ZTCO. The connection electrode ZTCO overlaps with the gate electrode GL1 and the oxide semiconductor layer OS between the first wiring W1-1 and the second wiring W1-2. Therefore, the connection electrode ZTCO is in contact with the oxide semiconductor layer OS at the opening ZCON (first contact region CON1) that does not overlap with the gate electrode GL1.
図４、図１０、および図１１に示すように、酸化物半導体層ＯＳは、ゲート電極ＧＬ１に対して、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）とは反対側で配線Ｗ１と接する。開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）は遮光層ＬＳと重畳しない。 As shown in FIGS. 4, 10, and 11, the oxide semiconductor layer OS is in contact with the wiring W1 on the side opposite to the opening ZCON (first contact region CON1) with respect to the gate electrode GL1. The opening ZCON (first contact region CON1) does not overlap the light shielding layer LS.
図４、図１３、および図１４に示すように、開口ＰＣＯＮは接続電極ＺＴＣＯのパターンの上端付近に設けられている。開口ＰＣＯＮは、ゲート電極ＧＬ１のパターンおよび接続電極ＺＴＣＯのパターンと重畳する領域に設けられている。開口ＰＣＯＮは画素電極ＰＴＣＯと重畳する領域に設けられている。画素電極ＰＴＣＯは、第１配線Ｗ１－１と第２配線Ｗ１－２との間において、ゲート電極ＧＬ１、酸化物半導体層ＯＳ、および接続電極ＺＴＣＯと重畳する。よって、画素電極ＰＴＣＯは、ゲート電極ＧＬ１と重畳する開口ＰＣＯＮ（第２コンタクト領域ＣＯＮ２）において接続電極ＺＴＣＯと接する。 As shown in FIGS. 4, 13 and 14, the opening PCON is provided near the upper end of the pattern of the connection electrode ZTCO. The opening PCON is provided in a region overlapping with the pattern of the gate electrode GL1 and the pattern of the connection electrode ZTCO. The opening PCON is provided in a region overlapping with the pixel electrode PTCO. The pixel electrode PTCO overlaps with the gate electrode GL1, the oxide semiconductor layer OS, and the connection electrode ZTCO between the first wiring W1-1 and the second wiring W1-2. Therefore, the pixel electrode PTCO is in contact with the connection electrode ZTCO at the opening PCON (second contact region CON2) overlapping the gate electrode GL1.
図１５に示すように、共通補助電極ＣＭＴＬは、複数の画素の各々の画素電極ＰＴＣＯの一部と重畳し、格子状に設けられ、各画素電極ＰＴＣＯと対向する位置に開口ＯＰが形成されている。具体的には、共通補助電極ＣＭＴＬは、少なくとも画像表示領域内で分断されることなく複数の画素に対して共通に設けられており、各画素の開口ＰＣＯＮと重畳するとともに、各画素電極ＰＴＣＯの縁部の一部とも重畳する。そのため、開口ＰＣＯＮにおいて、共通補助電極ＣＭＴＬは、画素電極ＰＴＣＯと重畳している。また、共通補助電極ＣＭＴＬは、平面視でゲート電極ＧＬ１とも重畳する。一方、共通補助電極ＣＭＴＬは、開口ＺＣＯＮを含む画素電極ＰＴＣＯが露出されるように開口されている。すなわち、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）が表示領域に含まれている。なお、ここで言う表示領域とは、画素単位で見た場合にユーザが画素からの光を視認できる領域を意味する。例えば、金属層によって遮光され、ユーザが光を視認できない領域は表示領域には含まれない。つまり、上記の表示領域を「透光領域（または、開口領域）」という場合がある。 As shown in FIG. 15, the common auxiliary electrode CMTL overlaps part of the pixel electrode PTCO of each of the plurality of pixels and is provided in a grid pattern, with openings OP formed at positions facing each pixel electrode PTCO. there is Specifically, the common auxiliary electrode CMTL is provided in common to a plurality of pixels without being separated at least within the image display region, and overlaps the aperture PCON of each pixel, and also overlaps the aperture PCON of each pixel electrode PTCO. It also overlaps part of the edge. Therefore, in the opening PCON, the common auxiliary electrode CMTL overlaps with the pixel electrode PTCO. The common auxiliary electrode CMTL also overlaps with the gate electrode GL1 in plan view. On the other hand, the common auxiliary electrode CMTL is opened so that the pixel electrode PTCO including the opening ZCON is exposed. That is, the opening ZCON (first contact region CON1) is included in the display region. Note that the display area referred to here means an area in which the user can visually recognize light from the pixels when viewed in units of pixels. For example, the display area does not include areas where light is blocked by the metal layer and the user cannot see the light. In other words, the above display area may be referred to as a "light-transmitting area (or opening area)".
図１６に示すように、共通電極ＣＴＣＯは、少なくとも画像表示領域内で分断されることなく複数の画素に対して共通に設けられている。共通電極ＣＴＣＯは、画素電極ＰＴＣＯと重畳している。共通電極ＣＴＣＯは、上記各開口ＯＰに対応した領域にスリットＳＬが設けられている。スリットＳＬは湾曲した形状（縦に長いＳ字形状）を有している。スリットＳＬの先端は、当該先端の延伸方向に直交する幅が小さくなる形状を有している。また、スリットＳＬの一方の先端は開口ＰＣＯＮ内で共通補助電極ＣＭＴＬと重畳し、かつ、画素電極ＰＴＣＯと重畳している。また、スリットＳＬの他方の先端は、開口ＯＰ内に位置するものの、画素電極ＰＴＣＯとは重畳していない。 As shown in FIG. 16, the common electrode CTCO is provided in common for a plurality of pixels at least within the image display area without being divided. The common electrode CTCO overlaps with the pixel electrode PTCO. The common electrode CTCO is provided with slits SL in regions corresponding to the openings OP. The slit SL has a curved shape (vertically long S shape). The tip of the slit SL has a shape in which the width perpendicular to the extending direction of the tip becomes smaller. One end of the slit SL overlaps the common auxiliary electrode CMTL and the pixel electrode PTCO within the opening PCON. Also, the other end of the slit SL is positioned within the opening OP, but does not overlap the pixel electrode PTCO.
［８．表示装置１０の各部材の材質］
基板ＳＵＢとして、ガラス基板、石英基板、またはサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、基板ＳＵＢが可撓性を有する必要がある場合は、基板ＳＵＢとしてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。基板ＳＵＢの耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。
[8. Material of Each Member of Display Device 10]
As the substrate SUB, a rigid substrate having translucency and no flexibility, such as a glass substrate, a quartz substrate, or a sapphire substrate, can be used. On the other hand, when the substrate SUB needs to be flexible, a flexible substrate containing a resin such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluorine resin substrate can be used as the substrate SUB. . Impurities may be introduced into the above resin in order to improve the heat resistance of the substrate SUB.
ゲート電極ＧＬ１、ＧＬ２、配線Ｗ１、Ｗ２、遮光層ＬＳ、および共通補助電極ＣＭＴＬとして、金属材料を用いることができる。例えば、金属材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、もしくは銀（Ａｇ）、またはこれらの合金もしくは化合物が用いられる。上記の電極等の部材として、上記の金属材料が単層で用いられてもよく、積層で用いられてもよい。 A metal material can be used for the gate electrodes GL1 and GL2, the wirings W1 and W2, the light shielding layer LS, and the common auxiliary electrode CMTL. For example, metal materials include aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), and tungsten (W). , bismuth (Bi), or silver (Ag), or alloys or compounds thereof are used. As the members such as the electrodes, the above metal materials may be used in a single layer or in a laminate.
例えば、ゲート電極ＧＬ１として、Ｔｉ／Ａｌ／Ｔｉの積層構造が用いられる。本実施形態において、上記の積層構造を有するゲート電極ＧＬ１のパターン端部の断面形状は順テーパ形状である。 For example, a stacked structure of Ti/Al/Ti is used as the gate electrode GL1. In this embodiment, the cross-sectional shape of the pattern end portion of the gate electrode GL1 having the above-described laminated structure is a forward tapered shape.
ゲート絶縁層ＧＩ１、ＧＩ２および絶縁層ＩＬ１～ＩＬ５として、一般的な絶縁性材料を用いることができる。例えば、絶縁層ＩＬ１～ＩＬ３、ＩＬ５として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、または窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。絶縁層ＩＬ４として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、またはシロキサン樹脂などの有機絶縁材料を用いることができる。ゲート絶縁層ＧＩ１、ＧＩ２および絶縁層ＩＬ１～ＩＬ３、ＩＬ５として、上記の有機絶縁材料が用いられてもよい。上記の絶縁層等の部材として、上記の絶縁性材料が単層で用いられてもよく、積層で用いられてもよい。 General insulating materials can be used for the gate insulating layers GI1 and GI2 and the insulating layers IL1 to IL5. For example, the insulating layers IL1 to IL3 and IL5 include silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), silicon nitride (SiN x ), silicon nitride oxide (SiN x O y ), aluminum oxide (AlO x ), aluminum oxynitride (AlO x N y ), aluminum oxynitride (AlN x O y ), or aluminum nitride (AlN x ) can be used. An insulating layer with few defects can be used as these insulating layers. As the insulating layer IL4, an organic insulating material such as polyimide resin, acrylic resin, epoxy resin, silicone resin, fluororesin, or siloxane resin can be used. The above organic insulating materials may be used as the gate insulating layers GI1 and GI2 and the insulating layers IL1 to IL3 and IL5. As a member such as the insulating layer, the insulating material may be used as a single layer or as a laminated layer.
上記の絶縁層の一例として、ゲート絶縁層ＧＩ１として厚さが１００ｎｍのＳｉＯｘが用いられる。絶縁層ＩＬ１として総厚さが６００ｎｍ～７００ｎｍのＳｉＯｘ／ＳｉＮｘ／ＳｉＯｘが用いられる。ゲート絶縁層ＧＩ２として総厚さが６０～１００ｎｍのＳｉＯｘ／ＳｉＮｘが用いられる。絶縁層ＩＬ２として総厚さが３００ｎｍ～５００ｎｍのＳｉＯｘ／ＳｉＮｘ／ＳｉＯｘが用いられる。絶縁層ＩＬ３として総厚さが２００ｎｍ～５００ｎｍのＳｉＯｘ（単層）、ＳｉＮｘ（単層）、またはこれらの積層が用いられる。絶縁層ＩＬ４として厚さが２μｍ～４μｍの有機層が用いられる。絶縁層ＩＬ５として厚さが５０ｎｍ～１５０ｎｍのＳｉＮｘ（単層）が用いられる。 As an example of the insulating layer, SiO x having a thickness of 100 nm is used as the gate insulating layer GI1. SiO x /SiN x /SiO x with a total thickness of 600 nm to 700 nm is used as the insulating layer IL1. SiO x /SiN x with a total thickness of 60 to 100 nm is used as the gate insulating layer GI2. SiO x /SiN x /SiO x with a total thickness of 300 nm to 500 nm is used as the insulating layer IL2. As the insulating layer IL3, SiO x (single layer), SiN x (single layer), or a lamination thereof with a total thickness of 200 nm to 500 nm is used. An organic layer having a thickness of 2 μm to 4 μm is used as the insulating layer IL4. SiN x (single layer) with a thickness of 50 nm to 150 nm is used as the insulating layer IL5.
上記のＳｉＯｘＮｙおよびＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。ＳｉＮｘＯｙおよびＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物およびアルミニウム化合物である。 The above SiO x N y and AlO x N y are silicon compounds and aluminum compounds containing a smaller proportion (x>y) of nitrogen (N) than oxygen (O). SiN x O y and AlN x O y are silicon and aluminum compounds containing a smaller proportion of oxygen than nitrogen (x>y).
酸化物半導体層ＯＳとして、半導体の特性を有する酸化物半導体を用いることができる。酸化物半導体層ＯＳは透光性を有する。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。 An oxide semiconductor having semiconductor characteristics can be used for the oxide semiconductor layer OS. The oxide semiconductor layer OS has a light-transmitting property. For example, an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) can be used. In particular, an oxide semiconductor having a composition ratio of In:Ga:Zn:O=1:1:1:4 can be used. However, the oxide semiconductor containing In, Ga, Zn, and O used in this embodiment is not limited to the above composition, and an oxide semiconductor having a composition different from the above can also be used. For example, the ratio of In may be increased to improve mobility. In addition, the ratio of Ga may be made larger than the above in order to increase the bandgap and reduce the influence of light irradiation.
Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体に他の元素が添加されていてもよい。例えば、当該酸化物半導体にＡｌまたはＳｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎおよびＧａを含む酸化物半導体（ＩＧＯ）、ＩｎおよびＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ、およびＺｎを含む酸化物半導体（ＩＴＺＯ）、またはＩｎおよびＷを含む酸化物半導体などが酸化物半導体層ＯＳとして用いられてもよい。酸化物半導体層ＯＳはアモルファスであってもよく、結晶性であってもよい。酸化物半導体層ＯＳはアモルファスと結晶の混相であってもよい。 Another element may be added to the oxide semiconductor containing In, Ga, Zn, and O. For example, a metal element such as Al or Sn may be added to the oxide semiconductor. In addition to the above oxide semiconductors, an oxide semiconductor containing In and Ga (IGO), an oxide semiconductor containing In and Zn (IZO), an oxide semiconductor containing In, Sn, and Zn (ITZO), or In and An oxide semiconductor containing W or the like may be used for the oxide semiconductor layer OS. The oxide semiconductor layer OS may be amorphous or crystalline. The oxide semiconductor layer OS may be a mixed phase of amorphous and crystal.
接続電極ＺＴＣＯ、画素電極ＰＴＣＯ、および共通電極ＣＴＣＯとして、透明導電層が用いられる。当該透明導電層として、酸化インジウムおよび酸化スズの混合物（ＩＴＯ）または酸化インジウムおよび酸化亜鉛の混合物（ＩＺＯ）などを用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。 A transparent conductive layer is used as the connection electrode ZTCO, the pixel electrode PTCO, and the common electrode CTCO. A mixture of indium oxide and tin oxide (ITO), a mixture of indium oxide and zinc oxide (IZO), or the like can be used as the transparent conductive layer. Materials other than those described above may be used as the transparent conductive layer.
［９．各層における第２方向Ｄ２の幅］
図１７は、本発明の一実施形態に係る表示装置において、各層における第２方向Ｄ２の幅を説明する平面図である。以下では、遮光層ＬＳ、開口ＰＣＯＮ、および共通補助電極ＣＭＴＬにおける第２方向Ｄ２の幅について説明するため、図１７には、遮光層ＬＳ、開口ＰＣＯＮ、および共通補助電極ＣＭＴＬの各レイアウトが重畳された平面図が示されている。
[9. Width in second direction D2 in each layer]
FIG. 17 is a plan view illustrating the width of each layer in the second direction D2 in the display device according to one embodiment of the present invention. In order to describe the widths of the light shielding layer LS, the opening PCON, and the common auxiliary electrode CMTL in the second direction D2, FIG. A plan view is shown.
第１方向Ｄ１に延在している遮光層ＬＳは、第２方向Ｄ２において、幅ｗＬＳを有している。また、ゲート電極ＧＬ１と重畳する開口ＰＣＯＮは、第２方向Ｄ２において、幅ｗＰＣＯＮを有している。共通補助電極ＣＭＴＬは格子状に設けられているが、共通補助電極ＣＭＴＬは、第１方向Ｄ１および第２方向Ｄ２のそれぞれに直線状に延在して格子状に形成されていると考えることができる。換言すると、共通補助電極ＣＭＴＬは、第１方向Ｄ１に沿って延在し、第１方向Ｄ１に配置された画素に共通して設けられる複数の横格子部ＣＭＴＬ＿ｈと、２つの隣接する画素の間において、第２方向Ｄ２に沿って延在し、互いに隣接する複数の横格子部ＣＭＴＬ＿ｈをつなぐ複数の縦格子部ＣＭＴＬ＿ｖと、を備えている。このように考えると、共通補助電極ＣＭＴＬの横格子部ＣＭＴＬ＿ｈは、第２方向Ｄ２において、幅ｗｈ ＣＭＴＬを有している。換言すると、幅ｗｈ ＣＭＴＬは、第２方向に並んで形成される２つの開口ＯＰ間の距離である。 The light shielding layer LS extending in the first direction D1 has a width wLS in the second direction D2. Also, the opening PCON overlapping with the gate electrode GL1 has a width w PCON in the second direction D2. Although the common auxiliary electrode CMTL is provided in a grid pattern, it can be considered that the common auxiliary electrode CMTL is formed in a grid pattern extending linearly in each of the first direction D1 and the second direction D2. can. In other words, the common auxiliary electrode CMTL extends along the first direction D1 and extends between a plurality of horizontal grid portions CMTL_h provided in common to the pixels arranged in the first direction D1 and between two adjacent pixels. , a plurality of vertical lattice portions CMTL_v extending along the second direction D2 and connecting a plurality of adjacent horizontal lattice portions CMTL_h. Considering this way, the horizontal lattice portion CMTL_h of the common auxiliary electrode CMTL has a width w h CMTL in the second direction D2. In other words, the width w h CMTL is the distance between two openings OP formed side by side in the second direction.
平面視において、遮光層ＬＳは、開口ＰＣＯＮの全体と重畳している。そのため、幅ｗＬＳは、幅ｗＰＣＯＮよりも大きい。また、共通補助電極ＣＭＴＬの横格子部ＣＭＴＬ＿ｈの第２方向における両端縁は、開口ＰＣＯＮ内に位置している。そのため、幅ｗｈ ＣＭＴＬは、幅ｗＰＣＯＮよりも小さい（図４も参照）。すなわち、遮光層ＬＳ、開口ＰＣＯＮ、および共通補助電極ＣＭＴＬは、この順に第２方向Ｄ２の幅が小さくなる。 In plan view, the light shielding layer LS overlaps the entire opening PCON. Therefore, the width w LS is greater than the width w PCON . Both edges in the second direction of the horizontal grid portion CMTL_h of the common auxiliary electrode CMTL are positioned within the opening PCON. Therefore, the width w h CMTL is smaller than the width w PCON (see also FIG. 4). That is, the width of the light shielding layer LS, the opening PCON, and the common auxiliary electrode CMTL in the second direction D2 decreases in this order.
また、平面視において、共通補助電極ＣＭＴＬの縦格子部ＣＭＴＬ＿ｖの第１方向における幅ｗｖ ＣＭＴＬは、信号線である第１配線Ｗ１－１または第２配線Ｗ１－２の幅Ｗｗ１よりも大きい。 Further, in plan view, the width w v CMTL in the first direction of the vertical lattice portion CMTL_v of the common auxiliary electrode CMTL is larger than the width W w1 of the first wiring W1-1 or the second wiring W1-2, which is the signal line. .
上述したように、共通補助電極ＣＭＴＬの電気抵抗は共通電極ＣＴＣＯの電気抵抗よりも低抵抗である。そのため、共通補助電極ＣＭＴＬが接する共通電極ＣＴＣＯでは、時定数が低減される。また、補助電極ＣＴＭＬは、遮光機能を有する。そのため、遮光層ＬＳと共通補助電極ＣＭＴＬとで酸化物半導体層ＯＳを挟み、酸化物半導体層ＯＳのチャネルへの光照射を抑制することができる。したがって、そのような共通補助電極ＣＭＴＬを含む表示装置１０では、トランジスタＴｒ１の特性が安定し、信頼性が向上する。
As described above, the electrical resistance of the common auxiliary electrode CMTL is lower than that of the common electrode CTCO. Therefore, the time constant is reduced at the common electrode CTCO with which the common auxiliary electrode CMTL is in contact. Further, the auxiliary electrode CTML has a light shielding function. Therefore, the light irradiation to the channel of the oxide semiconductor layer OS can be suppressed by sandwiching the oxide semiconductor layer OS between the light shielding layer LS and the common auxiliary electrode CMTL. Therefore, in the
また、図１７に示すように、ＴＦＴ基板における各画素の表示領域（透光領域）は、第１方向においては遮光層ＬＳの縁部によって、第２方向においては共通補助電極ＣＭＴＬの縁部によって規定されている。これら遮光層ＬＳおよび共通補助電極ＣＭＴＬは、金属層をエッチングすることにより形成され、当該縁部の寸法精度は極めて高い。このため、たとえ表示装置１０を高精細化するために画素領域を小さく形成したとしても、画素の表示領域を精度よく形成することができ、表示領域の画素間のばらつきは抑制される。なお、このような構成においても、カラーフィルタが設けられる対向基板側に各画素を区画するブラックマトリクスを設ける構成を適用しても構わない。この構成により、画素間の混色が抑制される。
Further, as shown in FIG. 17, the display area (translucent area) of each pixel on the TFT substrate is defined by the edge of the light shielding layer LS in the first direction and by the edge of the common auxiliary electrode CMTL in the second direction. stipulated. These light shielding layer LS and common auxiliary electrode CMTL are formed by etching a metal layer, and the dimensional accuracy of the edges is extremely high. Therefore, even if the pixel area is formed small in order to increase the definition of the
［変形例１］
図１８を参照して、本発明の一実施形態に係る表示装置１０の変形例について説明する。図１８は、本発明の一実施形態に係る表示装置１０おいて、変形された共通補助電極ＣＭＴＬのレイアウトを説明する平面図である。図１８に示すように、変形例１に係る共通補助電極ＣＭＴＬは、画像表示領域内にて互いに離間した複数の線状または帯状に形成され、各画素の開口ＰＣＯＮと重畳し、第１方向Ｄ１にのみ延在して設けられている。
[Modification 1]
A modification of the
変形例１に係る共通補助電極ＣＭＴＬも共通電極ＣＴＣＯと接し、共通電極ＣＴＣＯの時定数を低減することができる。また、遮光層ＬＳと変形例１に係る共通補助電極ＣＭＴＬとで酸化物半導体層ＯＳを挟み、酸化物半導体層ＯＳのチャネルへの光照射を抑制することができる。
The common auxiliary electrode CMTL according to
［変形例２］
図１９、図２０Ａ、および図２０Ｂを参照して、本発明の一実施形態に係る表示装置１０の別の変形例について説明する。図１９は、本発明の一実施形態に係る表示装置１０において、変形された共通補助電極ＣＭＴＬのレイアウトを説明する平面図である。また、図２０Ａおよび図２０Ｂは、本発明の一実施形態に係る表示装置１０において、各層における第１方向Ｄ１および第２方向Ｄ２の幅を説明する
平面図である。
[Modification 2]
Another modification of the
図１９に示すように、変形例２に係る共通補助電極ＣＭＴＬは、複数の画素の各々の画素電極ＰＴＣＯの一部と重畳し、格子状に設けられている。具体的には、変形例２に係る共通補助電極ＣＭＴＬは、画素の開口ＰＣＯＮと重畳し、複数の画素に対して共通に設けられている。また、換言すると、変形例２に係る共通補助電極ＣＭＴＬは、開口ＺＣＯＮを含む画素電極ＰＴＣＯが露出されるように開口されている。すなわち、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）が表示領域に含まれている。 As shown in FIG. 19, the common auxiliary electrode CMTL according to Modification 2 overlaps part of the pixel electrode PTCO of each of the plurality of pixels and is provided in a grid pattern. Specifically, the common auxiliary electrode CMTL according to Modification 2 overlaps with the aperture PCON of the pixel and is provided in common for a plurality of pixels. In other words, the common auxiliary electrode CMTL according to Modification 2 is opened so that the pixel electrode PTCO including the opening ZCON is exposed. That is, the opening ZCON (first contact region CON1) is included in the display region.
図２０Ａには、遮光層ＬＳ、開口ＰＣＯＮ、および変形例２に係る共通補助電極ＣＭＴＬの各レイアウトが重畳された平面図が示されている。変形例２に係る共通補助電極ＣＭＴＬは格子状に設けられているが、変形例２に係る共通補助電極ＣＭＴＬは、第１方向Ｄ１および第２方向Ｄ２のそれぞれに直線状に延在して格子状に形成されていると考えることができる。このように考えると、共通補助電極ＣＭＴＬは、第２方向Ｄ２において、幅ｗＣＭＴＬ’を有している。換言すると、幅ｗＣＭＴＬ’は、第２方向における開口ＯＰ間の距離である。 FIG. 20A shows a plan view in which each layout of the light shielding layer LS, the opening PCON, and the common auxiliary electrode CMTL according to Modification 2 is superimposed. The common auxiliary electrode CMTL according to Modification 2 is provided in a lattice shape, and the common auxiliary electrode CMTL according to Modification 2 extends linearly in each of the first direction D1 and the second direction D2 to form a lattice. can be considered to be formed in the shape of Considering this way, the common auxiliary electrode CMTL has a width w CMTL ' in the second direction D2. In other words, the width w CMTL ' is the distance between the openings OP in the second direction.
平面視において、遮光層ＬＳは、開口ＰＣＯＮの全体と重畳している。そのため、幅ｗＬＳは、幅ｗＰＣＯＮよりも大きい。また、変形例２に係る共通補助電極ＣＭＴＬは、開口ＰＣＯＮを覆うように設けられている。より具体的には、平面視で開口ＰＣＯＮの最外周縁の全周縁が共通補助電極ＣＭＴＬと重畳している。そのため、幅ｗＣＭＴＬ’は、幅ｗＰＣＯＮよりも大きい。但し、幅ｗＣＭＴＬ’は、幅ｗＬＳよりも小さい。したがって、遮光層ＬＳ、変形例２に係る共通補助電極ＣＭＴＬ、および開口ＰＣＯＮは、この順に第２方向Ｄ２の幅が小さくなる。 In plan view, the light shielding layer LS overlaps the entire opening PCON. Therefore, the width w LS is greater than the width w PCON . Further, the common auxiliary electrode CMTL according to Modification 2 is provided so as to cover the opening PCON. More specifically, the entire periphery of the outermost periphery of the opening PCON overlaps with the common auxiliary electrode CMTL in plan view. Therefore, width w CMTL ' is greater than width w PCON . However, the width w CMTL ' is smaller than the width w LS . Therefore, the light shielding layer LS, the common auxiliary electrode CMTL according to Modification 2, and the opening PCON have smaller widths in the second direction D2 in this order.
変形例２に係る共通補助電極ＣＭＴＬも共通電極ＣＴＣＯと接し、共通電極ＣＴＣＯの時定数を低減することができる。また、遮光層ＬＳと変形例２に係る共通補助電極ＣＭＴＬとで酸化物半導体層ＯＳを挟み、酸化物半導体層ＯＳのチャネルへの光照射を抑制することができる。 The common auxiliary electrode CMTL according to Modification 2 is also in contact with the common electrode CTCO, and the time constant of the common electrode CTCO can be reduced. Further, by sandwiching the oxide semiconductor layer OS between the light shielding layer LS and the common auxiliary electrode CMTL according to Modification 2, light irradiation to the channel of the oxide semiconductor layer OS can be suppressed.
また、表示装置１０では、共通補助電極ＣＭＴＬの第２方向Ｄ２の幅を変えることによって、画素３１０の開口率を調整することができる。赤色画素Ｒ、緑色画素Ｇ、および青色画素Ｂは、それぞれ、共通補助電極ＣＭＴＬの第２方向Ｄ２の幅が異なっていてもよい。例えば、図２０Ｂに示すように、青色画素Ｂの共通補助電極ＣＭＴＬの第２方向Ｄ２の幅ｗＢ
ＣＭＴＬ’を、赤色画素Ｒおよび緑色画素Ｇの共通補助電極ＣＭＴＬの第２方向Ｄ２の幅ｗＲ
ＣＭＴＬ’およびｗＧ
ＣＭＴＬ’よりも小さくすることができる。すなわち、図２０Ｂに示すように、赤色画素Ｒおよび緑色画素Ｇの共通補助電極ＣＭＴＬの第２方向Ｄ２の幅ｗＲ
ＣＭＴＬ’およびｗＧ
ＣＭＴＬ’を、青色画素Ｂの共通補助電極ＣＭＴＬの第２方向Ｄ２の幅ｗＢ
ＣＭＴＬ’よりも小さくしてそれぞれの開口ＯＰの大きさに差をつけることができる。さらには、緑色画素Ｇの共通補助電極ＣＭＴＬの第２方向Ｄ２の幅ｗＧ
ＣＭＴＬ’を、赤色画素Ｒの共通補助電極ＣＭＴＬの第２方向Ｄ２の幅ｗＲ
ＣＭＴＬ’よりも小さくすることができる。これらの幅ｗＲ
ＣＭＴＬ’、ｗＧ
ＣＭＴＬ’、およびｗＢ
ＣＭＴＬ’は下層に位置する遮光層ＬＳの幅ｗＬＳよりも小さいものの、これによって当該遮光層ＬＳを回折する光の量をさらに調節でき、結果として画素単位ごとの透過率を微調整することができるものとなる。
Further, in the
［変形例３］
図２１を参照して、本発明の一実施形態に係る表示装置１０のさらに別の変形例について説明する。図２１は、本発明の一実施形態に係る表示装置において、各層における第１方向Ｄ１の幅を説明する平面図である。図２１に示す共通補助電極ＣＭＴＬでは、縦格子部ＣＭＴＬ＿ｖのみが設けられ、横格子部ＣＭＴＬ＿ｈが設けられていない。この場合、各画素の表示領域は、Ｄ１方向に延在する遮光層ＬＳと、Ｄ２方向に延在する縦格子部ＣＭＴＬ＿ｖとによって規定される。
[Modification 3]
Still another modified example of the
以上、変形例１および変形例２を含め、本実施形態に係る表示装置１０では、開口ＰＣＯＮ内に共通補助電極ＣＭＴＬが設けられる。共通補助電極ＣＭＴＬは、共通電極ＣＴＣＯと接し、共通電極ＣＴＣＯの時定数を低減することができる。また、共通補助電極ＣＭＴＬは、遮光機能を有し、酸化物半導体層ＯＳのチャネルへの光照射を抑制することができる。したがって、そのような共通補助電極ＣＭＴＬを含む表示装置１０では、トランジスタＴｒ１の特性が安定し、信頼性が向上する。
As described above, in the
また、表示装置１０では、トランジスタＴｒ１の酸化物半導体層ＯＳと接続電極ＺＴＣＯとを直接接触させることで両者間の導通を確保することができる。したがって、酸化物半導体層ＯＳと接続電極ＺＴＣＯとの間に金属層を設ける必要がない。よって、開口ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）において遮光されないため、開口率の低下を抑制することができる。また、酸化物半導体層は透光性を有しているため、本実施形態においては画素における開口領域に酸化物半導体層が露出するものの、バックライトからの光が当該酸化物半導体層を通過する。このため、酸化物半導体層の開口領域への露出による当該開口領域の透過率の低下は可及的低減される。また、表示領域に露出される層は、透光性を有し、シリコン層のような透過光のムラが生じにくい酸化物半導体層ＯＳなので、表示ムラの発生を抑制することができる。
In addition, in the
［第２実施形態］
図２２を参照して、本発明の一実施形態に係る表示装置１０Ａの構成について説明する。図２２は、本発明の一実施形態に係る表示装置１０Ａの構成を示す断面図である。図２２の断面図は、表示装置１０Ａの層構造を説明するための断面図であり、周辺回路と画素回路が隣接して示されているが、実際には画素回路は画像表示領域内に、周辺回路は画像表示領域外の額縁領域に設けられており、これらの回路同士が離間して設けられていることは言うまでもない。また、特に、図２２の中の画素回路においては、画素領域中のコンタクトホール周辺部を中心に示されており、表示に寄与する透過領域（開口領域）については一部のみが示されている。なお、表示装置１０Ａの構成が表示装置１０の構成と同様であるとき、その説明を省略する場合がある。
[Second embodiment]
A configuration of a
表示装置１０Ａでは、絶縁層ＩＬ４の上に共通電極ＣＴＣＯ１が設けられている。図２２では、駆動回路に共通電極ＣＴＣＯ１が設けられている構成を図示するが、共通電極ＣＴＣＯ１は、画素にも設けられている。共通電極ＣＴＣＯ１の上に、絶縁層ＩＬ５が設けられている。絶縁層ＩＬ５の上に画素電極ＰＴＣＯが設けられている。図中では省略されているが、共通電極ＣＴＣＯ１は絶縁層ＩＬ５を介して画素電極ＰＴＣＯと重畳しており、これによって、共通電極ＣＴＣＯ１と絶縁層ＩＬ５と画素電極ＰＴＣＯとにより保持容量を構成している。画素電極ＰＴＣＯは絶縁層ＩＬ５に設けられた開口ＡＣＯＮ、絶縁層ＩＬ４に設けられた開口ＰＣＯＮを介して接続電極ＺＴＣＯに接続されている。接続電極ＺＴＣＯと画素電極ＰＴＣＯとが接する領域を第２コンタクト領域ＣＯＮ２という。第２コンタクト領域ＣＯＮ２は、開口ＰＣＯＮと開口ＡＣＯＮとが重なる領域に設けられる。平面視で第２コンタクト領域ＣＯＮ２はゲート電極ＧＬ１と重なる。画素電極ＰＴＣＯは、透明導電層である。画素電極ＰＴＣＯの上に、絶縁層ＩＬ６が設けられている。ここで、絶縁層ＩＬ６の膜厚は、絶縁層ＩＬ５の膜厚よりも小さい。なお、絶縁層ＩＬ６の膜厚が絶縁層ＩＬ５の膜厚と略同一であってもよい。
In the
絶縁層ＩＬ６の上に共通補助電極ＣＭＴＬおよび共通電極ＣＴＣＯ２が設けられている。詳細は後述するが、共通補助電極ＣＭＴＬと共通電極ＣＴＣＯ２とは異なる平面パターンを有する。共通補助電極ＣＭＴＬは金属層である。共通電極ＣＴＣＯ２は透明導電層である。共通電極ＣＴＣＯ２および共通補助電極ＣＭＴＬは、絶縁層ＩＬ６を介して画素電極ＰＴＣＯと重畳している。より具体的には、共通電極ＣＴＣＯ２および共通補助電極ＣＭＴＬは、開口領域（開口ＰＣＯＮおよび開口ＡＣＯＮ）の底部、すなわち、共通電極ＣＴＣＯ１よりも第２コンタクト領域ＣＯＮ２に近接した位置で画素電極ＰＴＣＯと重畳しており、かつ、図中では省略されているが、共通電極ＣＴＣＯ２は、表示領域（透光領域）内でも画素電極ＰＴＣＯおよび共通電極ＣＴＣＯ１と重畳している。これによって、共通電極ＣＴＣＯ２および共通補助電極ＣＭＴＬと絶縁層ＩＬ６と画素電極ＰＴＣＯとにより保持容量が形成される。共通補助電極ＣＭＴＬの電気抵抗は共通電極ＣＴＣＯ２の電気抵抗よりも低抵抗である。また、共通補助電極ＣＭＴＬは遮光層としても機能し、例えば、隣接する画素からの光を遮光することで、混色の発生を抑制することができる。また、共通電極ＣＴＣＯ２は、周辺領域において、共通電極ＣＴＣＯ１と電気的に接続されている。共通電極ＣＴＣＯ２の上にスペーサＳＰが設けられている。スペーサＳＰは、少なくとも第２コンタクト領域ＣＯＮ２と重畳し、当該第２コンタクト領域ＣＯＮ２を埋めている。スペーサＳＰは、ゲート電極ＧＬ１および画素電極ＰＴＣＯと重畳していてもよい。 A common auxiliary electrode CMTL and a common electrode CTCO2 are provided on the insulating layer IL6. Although details will be described later, the common auxiliary electrode CMTL and the common electrode CTCO2 have different planar patterns. The common auxiliary electrode CMTL is a metal layer. The common electrode CTCO2 is a transparent conductive layer. The common electrode CTCO2 and the common auxiliary electrode CMTL overlap the pixel electrode PTCO via the insulating layer IL6. More specifically, the common electrode CTCO2 and the common auxiliary electrode CMTL overlap the pixel electrode PTCO at the bottom of the opening regions (opening PCON and opening ACON), that is, at a position closer to the second contact region CON2 than the common electrode CTCO1. In addition, although omitted in the drawing, the common electrode CTCO2 overlaps the pixel electrode PTCO and the common electrode CTCO1 even within the display area (light-transmitting area). As a result, the common electrode CTCO2, the common auxiliary electrode CMTL, the insulating layer IL6, and the pixel electrode PTCO form a storage capacitor. The electrical resistance of the common auxiliary electrode CMTL is lower than that of the common electrode CTCO2. The common auxiliary electrode CMTL also functions as a light shielding layer, and for example, by shielding light from adjacent pixels, it is possible to suppress the occurrence of color mixture. Also, the common electrode CTCO2 is electrically connected to the common electrode CTCO1 in the peripheral region. A spacer SP is provided on the common electrode CTCO2. The spacer SP overlaps at least the second contact region CON2 and fills the second contact region CON2. The spacer SP may overlap the gate electrode GL1 and the pixel electrode PTCO.
本実施形態に係る表示装置１０Ａも、開口ＰＣＯＮ内に共通補助電極ＣＭＴＬが設けられる。共通補助電極ＣＭＴＬは、共通電極ＣＴＣＯと接し、共通電極ＣＴＣＯの時定数を低減することができる。また、共通補助電極ＣＭＴＬは、遮光機能を有し、酸化物半導体層ＯＳのチャネルへの光照射を抑制することができる。したがって、そのような共通補助電極ＣＭＴＬを含む表示装置１０では、トランジスタＴｒ１の特性が安定し、信頼性が向上する。
The
また、表示装置１０Ａでは、画素３１０の表示領域おいて、画素電極ＰＴＣＯと絶縁層ＩＬ６と共通電極ＣＴＣＯ２（および共通補助電極ＣＭＴＬ）とによる保持容量に、画素電極ＰＴＣＯと絶縁層ＩＬ５と共通電極ＣＴＣＯ１とによる保持容量を加えることができる。これにより、保持容量を大きくすることができるため、容量カップリングによる電位の影響を小さくすることができる。このように、表示装置１０では、縮小化された画素において、容量カップリングによる電位の影響を低減することができるため、クロストークを低減することができる。
Further, in the
また、表示装置１０Ａでは、周辺回路の上方にも共通電極ＣＴＣＯ１が形成されており、これによって、周辺回路への外部ノイズの侵入が抑制される。
In addition, in the
［第３実施形態］
図２３を参照して、本発明の一実施形態に係る表示装置１０Ｂの構成について説明する。図２３は、本発明の一実施形態に係る表示装置１０Ｂの構成を示す断面図である。なお、表示装置１０Ｂの構成が表示装置１０Ａの構成と同様であるとき、表示装置１０Ｂの構成の説明を省略する場合がある。
[Third embodiment]
A configuration of a
表示装置１０Ｂでは、画素電極ＰＴＣＯが、絶縁層ＩＬ５を介して、画素回路内に設けられた共通電極ＣＴＣＯ１と重畳して設けられている。また、画素電極ＰＴＣＯは、絶縁層ＩＬ６を介して、共通電極ＣＴＣＯ２と重畳して設けられている。
In the
表示装置１０Ｂでは、共通電極ＣＴＣＯ１が、周辺回路内に設けられていてもよく、設けられていなくてもよい。すなわち、共通電極ＣＴＣＯ１は、少なくとも画素回路内において設けられていればよい。また、共通電極ＣＴＣＯ１が周辺回路内に設けられる場合であっても、周辺回路内に設けられた共通電極ＣＴＣＯ１と画素回路内に設けられたＣＴＣＯ１とは分離されている。そのため、周辺回路内に設けられた共通電極ＣＴＣＯ１には、画素回路内に設けられた共通電極ＣＴＣＯ１に供給される電位とは異なる電位（例えば、ＧＮＤなど）が供給されてもよい。これにより、外部ノイズの周辺回路への侵入が抑制される。
In the
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。 Each of the embodiments described above as embodiments of the present invention can be implemented in combination as appropriate as long as they do not contradict each other. In addition, based on the display device of each embodiment, a person skilled in the art may add, delete, or change the design of components as appropriate, or add, omit, or change the conditions of a process. As long as it has the gist, it is included in the scope of the present invention.
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。 Even if there are other effects different from the effects brought about by the aspects of each embodiment described above, those that are obvious from the description of this specification or those that can be easily predicted by those skilled in the art are of course It is understood that it is provided by the present invention.
１０：表示装置、 ２２：液晶領域、 ２４：シール領域、 ２６：端子領域、 ３００：アレイ基板、 ３１０：画素、 ３２０：ソースドライバ回路、 ３２１：ソース配線、 ３３０：ゲートドライバ回路、 ３３１：ゲート配線、 ３３３：端子部、 ３４１：接続配線、 ４００：シール部、 ４１０：液晶素子、 ５００：対向基板、 ６００：フレキシブルプリント回路基板、 ７００：チップ、 ８００：トランジスタ、 ８１０：第１ゲート電極、 ８３０：第１ソース電極、 ８４０：第１ドレイン電極、 ８９０：保持容量、 ＣＭＴＬ：共通補助電極、 ＣＯＮ１：第１コンタクト領域、 ＣＯＮ２：第２コンタクト領域、 ＣＴＣＯ、ＣＴＣＯ１、ＣＴＣＯ２：共通電極、 ＧＩ１、ＧＩ２：ゲート絶縁層、 ＧＬ１、ＧＬ２：ゲート電極、 ＩＬ１～ＩＬ６：絶縁層、 ＬＳ：遮光層、 ＯＰ：開口、 ＯＳ：酸化物半導体層、 ＡＣＯＮ、ＰＣＯＮ、ＷＣＯＮ、ＺＣＯＮ：開口、 ＰＪＴ：突出部、 ＰＴＣＯ：画素電極、 Ｓ：半導体層、 ＳＬ：スリット、 ＳＰ：スペーサ、 ＳＵＢ：基板、 Ｔｒ１、Ｔｒ２：トランジスタ、 Ｗ：配線、 ＺＴＣＯ：接続電極 10: Display Device 22: Liquid Crystal Area 24: Seal Area 26: Terminal Area 300: Array Substrate 310: Pixel 320: Source Driver Circuit 321: Source Wiring 330: Gate Driver Circuit 331: Gate Wiring 333: Terminal portion 341: Connection wiring 400: Seal portion 410: Liquid crystal element 500: Counter substrate 600: Flexible printed circuit board 700: Chip 800: Transistor 810: First gate electrode 830: First source electrode 840: First drain electrode 890: Storage capacitor CMTL: Common auxiliary electrode CON1: First contact region CON2: Second contact region CTCO, CTCO1, CTCO2: Common electrode GI1, GI2: Gate insulating layer GL1, GL2: gate electrode IL1 to IL6: insulating layer LS: light shielding layer OP: opening OS: oxide semiconductor layer ACON, PCON, WCON, ZCON: opening PJT: protrusion PTCO : pixel electrode S: semiconductor layer SL: slit SP: spacer SUB: substrate Tr1, Tr2: transistor W: wiring ZTCO: connection electrode
Claims (12)
前記複数の画素の各々は、
トランジスタと、
前記トランジスタよりも上層に設けられ、前記トランジスタと電気的に接続される第１透明電極と、
前記第１透明電極よりも上層に設けられ、開口を介して前記第１透明電極と電気的に接続される第２透明電極と、
前記第２透明電極よりも上層に設けられる絶縁層と、
前記絶縁層よりも上層に設けられる第３透明電極と、
前記第３透明電極と接する金属層と、を含み、
前記開口は、前記トランジスタのゲート電極と重畳し、
前記金属層の少なくとも一部は、前記開口内に設けられて前記ゲート電極と重畳し、
前記金属層は、前記第１方向に沿って延在し、前記第１方向に配置された前記画素に共通して設けられている、表示装置。 a plurality of pixels arranged in a matrix on a substrate along a first direction and a second direction intersecting the first direction;
each of the plurality of pixels,
a transistor;
a first transparent electrode provided above the transistor and electrically connected to the transistor;
a second transparent electrode provided above the first transparent electrode and electrically connected to the first transparent electrode through an opening;
an insulating layer provided above the second transparent electrode;
a third transparent electrode provided above the insulating layer;
a metal layer in contact with the third transparent electrode,
the opening overlaps with the gate electrode of the transistor;
at least part of the metal layer is provided in the opening and overlaps the gate electrode;
The display device, wherein the metal layer extends along the first direction and is provided in common to the pixels arranged in the first direction.
前記金属層の少なくとも一部は、前記遮光層と重畳する、請求項１または請求項２に記載の表示装置。 each of the plurality of pixels further includes a light shielding layer below the transistor;
3. The display device according to claim 1, wherein at least part of said metal layer overlaps with said light shielding layer.
前記赤色画素、前記緑色画素、および前記青色画素ごとに前記第２方向における前記金属層の幅が異なる、請求項１に記載の表示装置。 the plurality of pixels includes a red pixel, a green pixel, and a blue pixel;
2. The display device according to claim 1, wherein the width of the metal layer in the second direction is different for each of the red pixel, the green pixel and the blue pixel.
前記複数の画素回路の各々は、
トランジスタと、
前記トランジスタよりも上層に設けられ、前記トランジスタと電気的に接続される第１透明電極と、
前記第１透明電極よりも上層に設けられ、開口を介して前記第１透明電極と電気的に接続される第２透明電極と、
前記第２透明電極よりも上層に設けられる絶縁層と、
前記絶縁層よりも上層に設けられる第３透明電極と、
前記第３透明電極と接する金属層と、を含み、
前記金属層は、平面視で前記第１方向に沿って延在し、隣り合う前記画素回路の開口上を通過する、表示装置のアレイ基板。
Having a plurality of pixel circuits arranged in a first direction on a substrate,
each of the plurality of pixel circuits,
a transistor;
a first transparent electrode provided above the transistor and electrically connected to the transistor;
a second transparent electrode provided above the first transparent electrode and electrically connected to the first transparent electrode through an opening;
an insulating layer provided above the second transparent electrode;
a third transparent electrode provided above the insulating layer;
a metal layer in contact with the third transparent electrode,
The array substrate of the display device, wherein the metal layer extends along the first direction in plan view and passes over the openings of the adjacent pixel circuits.
Priority Applications (3)
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|---|---|---|---|
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| US18/215,958 US20230341735A1 (en) | 2021-03-29 | 2023-06-29 | Display device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2021056030 | 2021-03-29 |
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Family Applications (1)
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|---|---|---|---|
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2022
- 2022-02-09 JP JP2022018752A patent/JP2022153275A/en active Pending
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