JP2022143762A - メモリシステム、制御方法およびメモリコントローラ - Google Patents

Abstract

【課題】キャッシュメモリへのデータの格納を好適に制御するメモリシステム、制御方法及びメモリコントローラを提供する。【解決手段】メモリシステムにおいて、第１メモリ２００は、論理アドレス空間内の複数の位置を示す複数の論理アドレス夫々を、第１メモリの物理アドレスの何れかに対応付ける第１情報２０１を格納する。第２メモリ１３０は、複数の論理アドレスに関する第１情報の一部である第２情報が格納されるキャッシュの領域を含む。コントローラ１００は、第１メモリに対する第１情報のアクセスを制御する制御装置及び第２メモリに対するアクセスを制御する回路を含み、キャッシュミスであった場合、第２情報のキャッシュエントリを準備するための要求を制御装置に送信し、制御装置からキャッシュエントリの準備完了を示す通知を受領したことに応じて、回路に対してキャッシュエントリに関するリクエストを提供する処理を実行する。【選択図】図１

Description

本発明の実施形態は、メモリシステム、制御方法およびメモリコントローラに関する。

従来、不揮発性メモリを備えるメモリシステムが知られている。不揮発性メモリは、一例では、ＮＡＮＤ型のフラッシュメモリである。

メモリシステムは、複数のアドレスに関するアドレス変換情報（Address Translation Information）をＬＵＴ（Lookup Table）として不揮発性メモリ内に保持する。アドレス変換情報は、論理アドレス空間内の位置を示す論理アドレスを不揮発性メモリ内の位置を示す物理アドレスに対応付ける情報である。

上述したように、メモリシステムは、ある論理アドレスを物理アドレスに変換する際などに、当該論理アドレスを物理アドレスに対応付けるアドレス変換情報を必要とする。しかしながら、不揮発性メモリに対するアクセススピードはあまり速くないため、不揮発性メモリからアドレス変換情報を取得しようとすると、アドレス変換処理に要する時間が増大する。そこで、アドレス変換情報をより高速に取得できるように、メモリシステムには、不揮発性メモリより高速にアクセス可能なキャッシュメモリが設けられる。メモリシステムの動作中、アドレス変換情報の群の一部が、キャッシュデータとしてキャッシュメモリに格納される。

メモリシステムにおいて、キャッシュメモリに格納するアドレス変換情報の一部を好適に制御することが求められる。

米国特許第１０，７０５，９９４号明細書

本発明の一実施形態では、メモリシステム、制御方法およびメモリコントローラにおいて、キャッシュメモリへのデータの格納を好適に制御することを達成する。

実施形態のメモリシステムは、データを記憶可能なメモリシステムであって、データを不揮発に記憶する不揮発性の第１メモリと、第２メモリと、コントローラと、を備える。第１メモリは、メモリシステムの論理アドレス空間内の複数の位置を示す複数の論理アドレスそれぞれを第１メモリの物理的な位置を示す物理アドレスの何れかに対応付ける第１情報を格納する。第２メモリは、複数の論理アドレスに関する前記第１情報の一部である第２情報が格納されるセットアソシアティブ方式のキャッシュの領域を含む。コントローラは、第１メモリに対する第１情報のアクセスを制御する制御装置および第２メモリに対するアクセスを制御する回路を含む。コントローラは、第２情報を格納したキャッシュの領域に対する第１の論理アドレスの検索結果がキャッシュミスであった場合、第２情報のキャッシュエントリを準備するための要求を制御装置に送信する第１処理と、制御装置からキャッシュエントリの準備完了を示す通知を受領したことに応じて回路に対してキャッシュエントリに関するリクエストを提供する第２処理と、を含む第３処理を実行する。

図１は、本発明の第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図２は、本発明の第１の実施形態にかかるＲＡＭが備えるキャッシュメモリにおけるウェイの一例を示す模式的な図である。 図３は、本発明の第１の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作を模式的に示す図である。 図４は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の機能構成を模式的に示す図である。 図５－１は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の一部を模式的に示す図である。 図５－２は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の他の一部を模式的に示す図である。 図５－３は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の更に他の一部を模式的に示す図である。 図５－４は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の更に他の一部を模式的に示す図である。 図５－５は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の更に他の一部を模式的に示す図である。 図５－６は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の更に他の一部を模式的に示す図である。 図５－７は、本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュールによるリフィル処理の動作の更に他の一部を模式的に示す図である。

以下に添付図面を参照して、メモリシステム、制御方法およびメモリコントローラの実施の形態を詳細に説明する。

（第１の実施の形態）
［メモリシステムの構成］
図１は、本発明の第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。図１に示すように、メモリシステム１は、ホスト２と接続される。メモリシステム１とホスト２との間の接続の規格は、特定の規格に限定されない。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、車載端末またはサーバなどである。

ホスト２は、メモリシステム１にアクセスする際に、メモリシステム１にアクセスコマンド（例えばリードコマンドまたはライトコマンド）を送信する。各アクセスコマンドは、論理アドレスを伴う。論理アドレスは、メモリシステム１がホスト２に提供する論理アドレス空間内の位置を示す情報である。

なお、ホスト２は、ライトコマンドとともに書き込み対象のデータを送信する。ライトコマンドとともに送信される書き込み対象のデータおよびメモリシステム１に記憶された書き込み対象のデータを、ともにユーザデータと表記する。

メモリシステム１は、メモリコントローラ１００と、不揮発性メモリ２００と、を備える。不揮発性メモリ２００は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２００としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２００として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistive Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、相変化型メモリ（Phase Change Memory：ＰＣＭ）、磁気抵抗メモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ）等のＮＡＮＤメモリ以外の記憶装置を用いることも可能である。また、不揮発性メモリ２００が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。

メモリシステム１は、ＳＳＤ（Solid State Drive）、ＵＦＳ（Universal Flash Storage）デバイス、メモリカード等、不揮発性メモリ２００を備える種々のメモリシステムであってよい。

不揮発性メモリ２００は、第１メモリの一例である。不揮発性メモリ２００は、後述するＬＵＴ（Lookup Table）２０１が格納される。

不揮発性メモリ２００がＮＡＮＤメモリである場合、不揮発性メモリ２００は、複数のブロックを有するメモリセルアレイを備える。各ブロックに格納されているデータは、一括してイレースされる。各ブロックは、複数のページを備える。メモリセルアレイへのデータの書き込みおよびメモリセルアレイからのデータの読み出しは、ページ単位で実行される。

不揮発性メモリ２００には、ＬＵＴ２０１と、ユーザデータ２０２と、が格納される。

ＬＵＴ２０１は、複数の論理アドレスそれぞれを不揮発性メモリ２００内の位置を示す物理アドレスの何れかに対応づけるアドレス変換情報（Address Translation Information）である。ＬＵＴ２０１は、論理アドレスをエントリとし、各論理アドレスに対応する物理アドレスを論理アドレスの順で配列したデータ構造を有する。なお、アドレス変換情報群のデータ構造はこれに限定されない。

メモリコントローラ１００は、ホストインタフェース１１０、メモリインタフェース１２０、ＲＡＭ（Random Access Memory）１３０、制御装置１４０、ＬＵＴキャッシュ管理モジュール１５０、ＬＵＴキャッシュアクセス回路１６０を備える。

メモリコントローラ１００が備える各構成要素のうちの一部は、コンピュータプログラムに基づいて動作することで実現される回路によって構成されてもよい。また、メモリコントローラ１００が備える各構成要素のうちの一部または全部は、例えばＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）などの、ハードウェア回路によって構成されてもよい。これらのような回路の一例は、例えばＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processor Unit）などのプロセッサである。つまり、メモリコントローラ１００は、ハードウェア、ソフトウェア、またはこれらの組み合わせによって構成され得る。なお、メモリコントローラ１００は、例えばＳｏＣ（System-On-a-Chip）などの半導体装置として構成され得る。メモリコントローラ１００は、複数のチップによって構成されてもよい。

本実施形態にかかるメモリコントローラ１００で実行されるプログラムは、不揮発性メモリ２００や不図示のＲＯＭ等に予め格納されて提供される。

本実施形態にかかるメモリコントローラ１００で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ（Compact Disc Read Only Memory）、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ（Compact Disc Recordable）、ＤＶＤ（Digital Versatile Disc）等のコンピュータで読み取り可能な記録媒体に記録してコンピュータプログラムプロダクトとして提供されるように構成してもよい。

さらに、本実施形態にかかるメモリコントローラ１００で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納され、ネットワーク経由でダウンロードされることにより提供されるように構成してもよい。

ホストインタフェース１１０は、ホスト２とメモリコントローラ１００の間でコマンドやユーザデータ２０２の送受信を実行するためのインタフェース装置である。メモリインタフェース１２０は、不揮発性メモリ２００に対するアクセスを実行するためのインタフェース装置である。

ＲＡＭ１３０は、不揮発性メモリ２００よりも高速なアクセスが可能な種類のメモリによって構成される。ＲＡＭ１３０は、揮発性のメモリであってもよいし、不揮発性のメモリであってもよい。ＲＡＭ１３０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）によって構成される。なお、ＲＡＭ１３０を構成するメモリの種類は、上記の種類のメモリに限定されない。ＲＡＭ１３０は、メモリコントローラ１００の外部に設けられてもよい。

ＲＡＭ１３０は、複数のウェイ１７０を有するセットアソシアティブ方式のキャッシュメモリとして利用される記憶領域を備える。ＲＡＭ１３０のキャッシュメモリは、複数のウェイ１７０を含む。各ウェイ１７０は、複数のＬＵＴセグメント１３１を記憶する。複数のＬＵＴセグメント１３１には、それぞれを識別するインデックス番号が付されている。ＲＡＭ１３０は、第２メモリの一例である。

ここで図２を用いて、ウェイ１７０について説明する。図２は、ＲＡＭ１３０が備えるキャッシュメモリにおけるウェイの一例を示す模式的な図である。図２に示す例では、ウェイ１７０は、ｍ個のキャッシュライン１７１を備える。ｍは正の整数である。

ｍ個のキャッシュライン１７１のそれぞれには、インデックスと称されるシリアル番号が与えられている。先頭のキャッシュライン１７１には、インデックスとして０番が与えられている。ｍが２以上の場合には、先頭のキャッシュライン１７１以外のキャッシュライン１７１のそれぞれのインデックスには、先頭のキャッシュライン１７１からの相対位置を示す、１から（ｍ－１）までの範囲の何れかの値が与えられている。

各キャッシュライン１７１は、フラグ部１７２、タグ部１７３、およびデータ部１７４を備える。なお、フラグ部１７２およびタグ部１７３は、データ部１７４と１対１に対応付けられていればよい。例えば、フラグ部１７２およびタグ部１７３と、データ部１７４とは、ＲＡＭ１３０内のそれぞれ異なる位置に格納されてもよい。フラグ部１７２およびタグ部１７３は、ＲＡＭ１３０外に格納されてもよい。フラグ部１７２およびタグ部１７３は、管理情報と表記される場合がある。

データ部１７４には、キャッシュメモリに格納されるデータとしてのＬＵＴセグメント１３１が格納される。ＬＵＴセグメント１３１は、ＬＵＴ２０１の一部を複製して生成されたデータ（第１情報）である。ＬＵＴセグメント１３１は、連続した所定個の論理アドレスのそれぞれにかかるアドレス変換情報を含んでいる。つまり、ＬＵＴセグメント１３１は、連続した所定個の論理アドレスのそれぞれに対応した物理アドレスが、論理アドレス順に配列されたデータ構造を有している。

タグ部１７３には、タグと称される情報が格納される。フラグ部１７２には、キャッシュライン１７１の制御に使用される１以上のフラグ情報が格納される。

フラグ情報は、例えば、後述するキャッシュヒットまたはキャッシュミスを示す情報、などを含む。なお、フラグ情報の例はこれらに限定されない。

ＲＡＭ１３０が備えるキャッシュメモリにおける複数のウェイ１７０のそれぞれは、図２に示されたウェイ１７０と同様の構成を有する。

図１に説明を戻す。

制御装置１４０は、コンピュータプログラムの一例であるファームウェア（ＦＷ）に従ってメモリコントローラ１００の動作を統括的に制御する装置である。制御装置１４０は、特に、ホスト２からのコマンドを、ホストインタフェース１１０を介して受信して、受信したコマンドを解析する。そして、制御装置１４０は、メモリインタフェース１２０に、解析の結果に応じた不揮発性メモリ２００への動作を指示する。例えば、制御装置１４０は、ホスト２からアクセスコマンドを受信した場合、受信したアクセスコマンドに対応したアクセスを不揮発性メモリ２００に対して実行するよう、メモリインタフェース１２０に指示する。

制御装置１４０は、ホスト２から受信したアクセスコマンドがライトコマンドの場合、不揮発性メモリ２００へのユーザデータ２０２の書き込みを制御し、当該ユーザデータ２０２にかかるアドレス変換情報を更新する。

制御装置１４０は、ホスト２から受信したアクセスコマンドがリードコマンドの場合、リードコマンドによって指定された論理アドレスにかかるアドレス変換情報を参照することによって、当該論理アドレスを物理アドレスに変換する。また、制御装置１４０は、不揮発性メモリ２００からのユーザデータ２０２の読み出しを制御する。

制御装置１４０は、論理アドレスをＬＵＴキャッシュ管理モジュール１５０に送信することによって、更新または参照の対象のアドレス変換情報を含むＬＵＴセグメント１３１を使用することができる。

ＬＵＴキャッシュ管理モジュール１５０は、ＲＡＭ１３０上のＬＵＴセグメント１３１へのＬＵＴ２０１の一部の格納位置を管理するモジュールである。なお、ＬＵＴキャッシュ管理モジュール１５０は、ウェイ１７０のデータ部１７４にはアクセスしない。

ところで、ＬＵＴ２０１のキャッシュメモリへの格納が出来ず、キャッシュエントリの入れ替えを行うリフィル処理が必要になることがある。この場合、ＬＵＴ２０１のキャッシュメモリへの格納を管理するＬＵＴキャッシュ管理モジュール１５０は、実行準備ができていないＬＵＴアクセス（参照リクエスト、更新リクエスト）を、制御装置１４０のファームウェア（ＦＷ）に通知する。ＬＵＴアクセスを受け取ったファームウェアは、キャッシュエントリを入れ替えるリフィル処理を実行する。すなわち、ＬＵＴ２０１がキャッシュメモリへ格納されていない場合、ＬＵＴキャッシュ管理モジュール１５０は、キャッシュエントリを入れ替えるリフィル処理が完了するまで、そのＬＵＴ２０１へのＬＵＴアクセス処理を待たせることになる。

加えて、従来の制御装置は、キャッシュエントリを入れ替えるリフィル処理に加えて、ＬＵＴアクセス（リクエスト）を待ちキューに入れた後、待ちキュー内のリクエストを再提供する処理も行っている。

そこで、ＬＵＴキャッシュ管理モジュール１５０は、リフィル処理を管理する機能を実現する機能部としてキャッシュタグチェック部１５１と、出力待機バッファ１５２と、Lookupリクエストキュー１５３と、Updateリクエストキュー１５４と、を備える。

Lookupリクエストキュー１５３は、対象のアドレス変換情報の参照を要求する参照リクエストであるLookupリクエストを入れるキューである。Updateリクエストキュー１５４は、対象のアドレス変換情報の更新を要求する更新リクエストであるUpdateリクエストを入れるキューである。

キャッシュタグチェック部１５１は、Lookupリクエストキュー１５３やUpdateリクエストキュー１５４に入れたリクエスト（Lookupリクエスト、Updateリクエスト）にかかる論理アドレスを制御装置１４０から受信した場合、まず、ＲＡＭ１３０に対する検索を実施する。キャッシュタグチェック部１５１は、検索の結果がキャッシュヒットであるかキャッシュミスであるかを判定する。キャッシュタグチェック部１５１は、検索の結果がキャッシュミスである場合、リフィル要求を制御装置１４０に送る。

出力待機バッファ１５２は、バッファ領域の終端の次が先頭になるRing Bufferである。

ＬＵＴキャッシュアクセス回路１６０は、ＲＡＭ１３０（特にキャッシュメモリ）上のＬＵＴセグメント１３１に対するアクセス（参照や更新など）を実行するための回路である。ＬＵＴキャッシュアクセス回路１６０は、アクセスエンジンとも称される。ＬＵＴキャッシュアクセス回路１６０は、入力に対して、ＬＵＴセグメント１３１をアクセスした結果（参照データ）を付加して出力する。具体的には、Read（参照）／Write（更新）要求は、制御装置１４０からＬＵＴキャッシュ管理モジュール１５０を経由して、ＬＵＴキャッシュアクセス回路１６０に送られる。ＬＵＴキャッシュアクセス回路１６０は、ＲＡＭ１３０上のＬＵＴセグメント１３１にアクセスした結果を、ＬＵＴキャッシュ管理モジュール１５０を経由して、制御装置１４０に出力する。制御装置１４０は、Read時においてはその結果に基づいて、不揮発性メモリ２００にReadを発行する。すなわち、ＬＵＴキャッシュアクセス回路１６０は、ＬＵＴキャッシュ管理モジュール１５０が指示するＲＡＭ１３０上のＬＵＴセグメント１３１の格納位置に基づいて、ＲＡＭ１３０上のＬＵＴセグメント１３１を参照・更新する。

以下において、キャッシュタグチェック部１５１について詳述する。

具体的には、キャッシュタグチェック部１５１は、まず、制御装置１４０から受信した論理アドレスのビット列から、タグおよびインデックスを取得する。キャッシュタグチェック部１５１は、キャッシュメモリにおける各ウェイ１７０について、取得したインデックスが示すキャッシュライン１７１のタグ部１７３から、タグを読み出す。そして、キャッシュタグチェック部１５１は、各ウェイ１７０から読み出されたタグと、論理アドレスから取得されたタグと、を比較し、比較結果がキャッシュヒットであるかキャッシュミスであるかを判定する。

各ウェイ１７０から読み出されたタグのうちの何れかが、論理アドレスから取得されたタグと一致した場合、即ち検索の結果がキャッシュヒットである場合、キャッシュタグチェック部１５１は、論理アドレスから取得されたタグと一致したタグが読み出されたキャッシュライン１７１の、データ部１７４に格納されているＬＵＴセグメント１３１をＬＵＴキャッシュアクセス回路１６０に使用させる。

各ウェイ１７０から読み出されたタグのうちに、論理アドレスから取得されたタグと一致するタグが存在しなかった場合、即ち検索の結果がキャッシュミスである場合、キャッシュタグチェック部１５１は、リフィル処理（第３処理）を実施する。

リフィル処理は、不揮発性メモリ２００に格納されたＬＵＴ２０１から、対象の論理アドレスを物理アドレスに対応付けるアドレス変換情報を含むＬＵＴセグメント１３１を読み出して、読み出されたＬＵＴセグメント１３１を何れかのウェイ１７０に格納する処理である。

ところで、比較例のＬＵＴキャッシュ管理モジュールは、キャッシュヒットまたはキャッシュミスの判定と、ＬＵＴの一部を複製して生成されるＬＵＴセグメント（キャッシュエントリとも称する）の状態遷移と、を行うものであった。このため、制御装置（ファームウェア）の処理負担が大きくなっている。

具体的には、制御装置は、キャッシュミスなどのために、待たされたリクエストを入れるための待ちキューを選択する処理、待たされたリクエストをこの待ちキューに入れる処理、キャッシュエントリのリフィル完了後に待ちキューからリクエストを取り出してＬＵＴキャッシュ管理モジュールへ再提供する処理などを実行する。これらの処理それぞれは、単純な処理ではあるが、制御装置の処理負担が大きいものである。制御装置のこのような大きな処理負担は、キャッシュミスが発生した場合、アドレス変換情報の参照や更新の処理のボトルネックとなる。

そこで、本実施の形態においては、リフィル処理の際（キャッシュミスの際）に、ＬＵＴキャッシュ管理モジュール１５０は、ＬＵＴ２０１の一部を複製して生成されたＬＵＴセグメント１３１（キャッシュエントリとも称する）を準備する（すなわちリフィル要求を送信する）処理（第１処理）と、キャッシュエントリの準備完了を待ってＬＵＴキャッシュアクセス回路１６０へリクエストを提供する処理（第２処理）と、を実行する。ＬＵＴキャッシュ管理モジュール１５０は、この２つの処理を２段の処理ステージのパイプライン処理で実行することにより、ＬＵＴ２０１の一部をキャッシュメモリにキャッシュするＬＵＴキャッシュを実行する。以下において、詳述する。

［ＬＵＴキャッシュ管理モジュール１５０のリフィル処理の際の機能構成］
ここで、図３はＬＵＴキャッシュ管理モジュール１５０によるリフィル処理の動作を模式的に示す図である。なお、図３においては、便宜上、出力待機バッファ１５２を１つのみ示したが、実際には複数用意されている。

キャッシュタグチェック部１５１は、キャッシュヒットまたはキャッシュミスに関わらず、Lookupリクエストキュー１５３やUpdateリクエストキュー１５４に入れたリクエスト（Lookupリクエスト、Updateリクエスト）を、出力待機バッファ１５２に入れる。キャッシュタグチェック部１５１は、出力待機バッファ１５２にリクエストを入れるときに、そのリクエストにキャッシュヒットまたはキャッシュミスを示すフラグを付ける。

出力待機バッファ１５２は、LookupリクエストやUpdateリクエストを入ってきた順に一列に並べ、先に入れたLookupリクエストやUpdateリクエストから順に取り出すという規則で出し入れを行う待ちキューとして機能する。出力待機バッファ１５２は、リプレイ範囲を示すポインタＰ１，Ｐ２と、出力待機バッファ１５２の待ちキューの先頭を示すポインタＰ３と、出力待機バッファ１５２の待ちキューの末尾を示すポインタＰ４と、により管理される。

キャッシュタグチェック部１５１は、キャッシュミスしたＬＵＴセグメント１３１のリフィル処理の際に、対象のＬＵＴセグメント１３１のリフィル用のバッファをＲＡＭ１３０に確保する。確保されたバッファは、キャッシュミスしたキャッシュエントリ（ＬＵＴセグメント１３１）の格納に用いられる。

図３は、出力待機バッファ１５２上のエントリ番号（Entry Index）が‘０’と‘６’のＬＵＴセグメント１３１が、キャッシュミスしたＬＵＴセグメント１３１であることを例示している。

また、ＬＵＴキャッシュ管理モジュール１５０のキャッシュタグチェック部１５１は、リフィル処理の際に、制御装置１４０に、対象のＬＵＴセグメント１３１のリフィル処理を要求する。キャッシュタグチェック部１５１は、リフィル要求として、キャッシュミスしたＬＵＴセグメント１３１のインデックス番号、確保したバッファのアドレス、キャッシュミスしたリクエストを格納した出力待機バッファ１５２のエントリ番号を、制御装置１４０に送信する。図３に示す例では、キャッシュミスしたリクエストを格納した出力待機バッファ１５２のエントリ番号‘６’が、リフィル要求に含まれる。

制御装置１４０は、キャッシュタグチェック部１５１から送信されたリフィル要求に従い、対象のＬＵＴセグメント１３１のリフィル処理を行う。

制御装置１４０は、不揮発性メモリ２００に格納されたＬＵＴ２０１から、リフィル要求により特定される対象の論理アドレスを物理アドレスに対応付けるアドレス変換情報を含むＬＵＴセグメント１３１を読み出す。制御装置１４０は、読み出されたＬＵＴセグメント１３１を、ＲＡＭ１３０に確保したリフィル用のバッファに格納する。

そして、制御装置１４０は、リフィル処理の完了を示す通知として、送信されたリフィル要求に含まれる出力待機バッファ１５２のエントリ番号（図３に示す例では‘６’）をＬＵＴキャッシュ管理モジュール１５０に通知する。

したがって、制御装置１４０は、リフィル処理として、リフィル要求の対象のＬＵＴセグメント１３１をＬＵＴ２０１から読み出してリフィル用のバッファに格納する処理と、ＬＵＴセグメント１３１の読み出しが完了したことをＬＵＴキャッシュ管理モジュール１５０へ通知する処理と、を実行する。これにより、制御装置１４０の処理の簡略化を達成することができる。

ＬＵＴキャッシュ管理モジュール１５０は、出力待機バッファ１５２上のリクエストを格納順にＬＵＴキャッシュアクセス回路１６０に提供する。その際、ＬＵＴキャッシュ管理モジュール１５０は、一つの出力待機バッファ１５２上のリクエスト間の追い越しはしない。ＬＵＴキャッシュ管理モジュール１５０は、キャッシュヒットしたエントリ、およびキャッシュミスしたがリフィル処理が完了しているエントリをＬＵＴキャッシュアクセス回路１６０に提供する。

しかし、ＬＵＴキャッシュ管理モジュール１５０は、リフィル処理が未完了のキャッシュミスしたエントリをＬＵＴキャッシュアクセス回路１６０に提供しない。従って、ＬＵＴキャッシュ管理モジュール１５０は、リフィル処理が未完了のキャッシュミスしたエントリがある場合、出力待機バッファ１５２上のそのエントリ以降のエントリはＬＵＴキャッシュアクセス回路１６０に提供しない。

［第１の実施の形態の効果］
このように本実施の形態によれば、キャッシュミスしたキャッシュエントリをＬＵＴ２０１から準備する処理（リフィル処理）と、キャッシュエントリの準備完了を待ってＬＵＴキャッシュアクセス回路１６０へリクエストを提供する処理の、２段の処理ステージのパイプラインでＬＵＴキャッシュを構成する。これにより、キャッシュミス時の性能劣化を抑えつつ、ハードウェア構成の単純化、制御装置１４０の処理の簡略化を達成することができる。より詳細には、本実施の形態によれば、制御装置１４０が実行する処理は、ＬＵＴセグメント１３１の準備（リフィル）と、その準備の完了をＬＵＴキャッシュ管理モジュール１５０に通知するだけで済むことにより、制御装置１４０の処理の簡略化を達成することができる。

また、例えばメモリシステム１としてＳＳＤを適用した場合において、ＳＳＤに搭載するＲＡＭ１３０（作業用メモリ）が、ＬＵＴ２０１を全て格納可能なサイズを持たない場合であっても、ＬＵＴ２０１のキャッシュ管理を効率よく実現することができる。

なお、本実施の形態によれば、ＬＵＴキャッシュ管理モジュール１５０は、ＬＵＴセグメント１３１のリフィル用のフリーなバッファを用意しておき、キャッシュミス時には用意したバッファをリフィル処理に用いる。フルアソシアティブキャッシュ方式の場合、フリーなバッファの生成のために、事前にキャッシュ上のクリーンなエントリを無効にしておくことにより、フリーなバッファを確保してもよい。この場合、ＬＵＴキャッシュアクセス回路１６０は、出力待機バッファ１５２経由で、先行する他のリクエストを追い越さずにキャッシュの無効要求を処理し、キャッシュの無効の完了通知（対象のバッファへのリクエストが全て無くなったことを示す通知）をＬＵＴキャッシュ管理モジュール１５０に返すようにしてもよい。

また、Ｎ ｗａｙキャッシュ方式（ＬＵＴセグメント１３１の格納用のバッファがキャッシュのIndex，Wayで固定）の場合、キャッシュミスしたリクエストの出力待機バッファ１５２のエントリの直前にコピーリクエストを挿入しておき、リフィル完了時に、ＬＵＴキャッシュ管理モジュール１５０が持っている一時バッファからIndex，Wayで指定されるキャッシュエントリのバッファにＬＵＴセグメント１３１をコピーするようにしてもよい。

（第２の実施の形態）
次に、第２の実施の形態について説明する。第１の実施の形態では、キャッシュミスの場合にパイプラインで処理する構成としたが、第２の実施の形態では、キャッシュミスの場合に待ちキューからのリプレイで処理する構成とした点が、第１の実施の形態と異なる。以下、第２の実施の形態の説明では、第１の実施の形態と同一部分の説明については省略または簡略化し、第１の実施の形態と異なる箇所について説明する。

［ＬＵＴキャッシュ管理モジュール１５０のリフィル処理の際の機能構成］
ここで、図４は本発明の第２の実施形態にかかるＬＵＴキャッシュ管理モジュール１５０によるリフィル処理の機能構成を模式的に示す図である。図４において、キャッシュタグチェック部１５１は、制御装置１４０からLookupリクエストキュー１５３やUpdateリクエストキュー１５４に入れたリクエスト（Lookupリクエスト、Updateリクエスト）にかかる論理アドレスを受信した場合、まず、ＲＡＭ１３０に対する検索を実施する。キャッシュタグチェック部１５１は、検索の結果がキャッシュヒットである場合、キャッシュヒットしたリクエストをＬＵＴキャッシュアクセス回路１６０に提供する。また、キャッシュタグチェック部１５１は、検索の結果がキャッシュミスである場合、キャッシュミスしたリクエストを、出力待機バッファ１５２ａに入れる。出力待機バッファ１５２ａは、キャッシュミスのため直ちにＬＵＴキャッシュアクセス回路１６０に提供できないリクエストを格納しておくための待ちキューとして機能する。キャッシュタグチェック部１５１は、出力待機バッファ１５２ａにリクエストを入れるときに、出力待機バッファ１５２ａ内の各リクエストのリフィル発生有無を、ＬＵＴキャッシュ管理モジュール１５０の内部に記憶しておく。

ＬＵＴキャッシュ管理モジュール１５０は、リフィル処理の際に、ＬＵＴセグメント１３１のリフィル用のバッファをＲＡＭ１３０に確保する。確保されたバッファは、キャッシュミスしたキャッシュエントリ（ＬＵＴセグメント１３１）の格納に用いられる。

また、キャッシュタグチェック部１５１は、リフィル処理の際に、制御装置１４０に、対象のＬＵＴセグメント１３１のリフィル処理を要求する。キャッシュタグチェック部１５１は、リフィル要求として、キャッシュミスしたＬＵＴセグメント１３１のインデックス番号、確保したバッファのアドレス、キャッシュミスしたリクエストを格納した出力待機バッファ１５２ａのエントリ番号を、制御装置１４０に送信する。

キャッシュタグチェック部１５１は、出力待機バッファ１５２ａ上のリクエスト（Lookupリクエスト、Updateリクエスト）を、出力待機バッファ１５２ａへの格納順にリプレイ（再提供）する。その際、キャッシュタグチェック部１５１は、キャッシュミスしたがリフィル処理が完了しているエントリ、またはリフィル処理中のキャッシュにヒットしたエントリをリプレイする。なお、追い越しはしないので、キャッシュミスしたが、リフィル処理が未完了のエントリがあれば、それ以降のエントリはリプレイ対象にならない。

キャッシュタグチェック部１５１は、Updateリクエストキュー１５４から１つのUpdateリクエストを出力待機バッファ１５２ａに入れるごとに、出力待機バッファ１５２ａに入れたUpdateリクエストの数をカウントする。このカウンタが非ゼロの場合、キャッシュタグチェック部１５１は、後続の新規のUpdateリクエストを全て一旦出力待機バッファ１５２ａに入れる。これにより、ＬＵＴキャッシュ管理モジュール１５０は、UpdateリクエストのＬＵＴキャッシュアクセス回路１６０への提供順序を保証する。つまり、ＬＵＴキャッシュ管理モジュール１５０は、キャッシュミスしたリクエストの追い越しを防ぐ。

図４に示す処理状態では、出力待機バッファ１５２ａは空である。出力待機バッファ１５２ａには、リプレイ範囲を示すポインタＰ１，Ｐ２と、出力待機バッファ１５２ａの待ちキューの先頭を示すポインタＰ３と、出力待機バッファ１５２ａの待ちキューの末尾を示すポインタＰ４と、がある。

また、図４に示すように、キャッシュタグチェック部１５１は、出力待機バッファ１５２ａに入っているUpdateリクエストの数をカウントするカウンタ１５５を有する。

図５－１～図５－７は、ＬＵＴキャッシュ管理モジュール１５０によるリフィル処理の動作を模式的に示す図である。

図５－１に示すように、キャッシュタグチェック部１５１は、キャッシュタグをチェックして、キャッシュミスしたリクエストおよびリフィル中でＬＵＴキャッシュアクセス回路１６０に提供できないリクエストを待ちキューである出力待機バッファ１５２ａに入れる。図５－１に示す例は、キャッシュミスしたリクエスト番号が‘０’‘３’であることを示している。リクエスト番号が‘１’‘２’は‘０’と同じＬＵＴセグメント１３１に対するリクエスト、リクエスト番号が‘４’は‘３’と同じＬＵＴセグメント１３１に対するリクエストで、対象のＬＵＴセグメント１３１がリフィル中であるためＬＵＴキャッシュアクセス回路１６０に提供できない状態であることを示す。

なお、図５－１に示すように、出力待機バッファ１５２ａに入っているリクエスト番号‘０’‘１’‘２’‘３’‘４’はLookupリクエストであるので、カウンタ１５５によって示される出力待機バッファ１５２ａに入っているUpdateリクエストの数はゼロである。

図５－１に示すように、キャッシュミスしてリフィル処理が必要になった場合、キャッシュタグチェック部１５１は、制御装置１４０にＬＵＴ２０１からのリフィル処理を要求する。この場合、リフィル対象は、‘０’および‘３’である。

一方、図５－２に示すように、キャッシュタグチェック部１５１は、キャッシュヒットしたリクエストを、ＬＵＴキャッシュアクセス回路１６０に提供する。図５－２に示す例は、まず、キャッシュヒットしたリクエスト番号‘５’がＬＵＴキャッシュアクセス回路１６０に提供されている。

次に、出力待機バッファ１５２ａに待機中のUpdateリクエストが入っていなければ、キャッシュタグチェック部１５１は、キャッシュヒットした新規のUpdateリクエストを直接ＬＵＴキャッシュアクセス回路１６０に提供する。図５－２に示す例は、キャッシュヒットした新規のUpdateリクエスト番号‘９’がＬＵＴキャッシュアクセス回路１６０に提供されている。キャッシュタグチェック部１５１は、Lookupリクエストについては、出力待機バッファ１５２ａの状態に関わらず、キャッシュヒットしたリクエストをＬＵＴキャッシュアクセス回路１６０に提供する。

なお、図５－２に示すように、出力待機バッファ１５２ａに入っているリクエスト番号‘０’‘１’‘２’‘３’‘４’はLookupリクエストであるので、カウンタ１５５にカウントされる出力待機バッファ１５２ａに入っているUpdateリクエストの数は０である。

図５－２に示すように、制御装置１４０は、リフィル処理を完了すると、ＬＵＴキャッシュ管理モジュール１５０にリフィル完了を通知する。

上述したように、キャッシュタグチェック部１５１は、リプレイ中もキャッシュヒットしたLookupリクエスト（処理順序を守る必要がないリクエスト）を、直接ＬＵＴキャッシュアクセス回路１６０に提供可能である。しかし、コマンドの処理のレイテンシーを考慮すると、基本的には、出力待機バッファ１５２ａからのリプレイを優先することが好ましい。

図５－３～図５－５に示すように、リフィル処理が完了した場合、キャッシュタグチェック部１５１は、出力待機バッファ１５２ａ内のリクエストをリプレイする。

具体的には、図５－３に示すように、リクエスト番号‘０’のリフィル処理が完了した場合、リクエスト番号‘０’に続きキャッシュミスでないが出力待機バッファ１５２ａで待っていたリクエスト番号‘１’‘２’がＬＵＴキャッシュアクセス回路１６０に提供される。また、キャッシュヒットしたLookupリクエストのリクエスト番号‘６’‘７’もＬＵＴキャッシュアクセス回路１６０に提供される。一方、キャッシュミスしたUpdateリクエストのリクエスト番号‘ａ’は、キャッシュミスしてリフィル処理が必要になったため、新たに出力待機バッファ１５２ａに入れられる。更に、キャッシュミスしたUpdateリクエストのリクエスト番号‘ａ’に続くUpdateリクエストのリクエスト番号‘ｂ’も出力待機バッファ１５２ａに入れられる。

図５－３に示すように、キャッシュミスしてリフィル処理が必要になった場合、キャッシュタグチェック部１５１は、制御装置１４０にＬＵＴ２０１からのリフィル処理を要求する。この場合、リフィル対象は、‘３’および‘ａ’である。

図５－３に示すように、出力待機バッファ１５２ａに入っているリクエスト番号‘３’‘４’‘ａ’‘ｂ’のうち、リクエスト番号‘ａ’‘ｂ’はUpdateリクエストであるので、カウンタ１５５にカウントされる出力待機バッファ１５２ａに入っているUpdateリクエストの数は２である。

このように出力待機バッファ１５２ａにUpdateリクエスト（処理順序を守る必要があるリクエスト）がある場合、キャッシュタグチェック部１５１は、新規のUpdateリクエストを直接ＬＵＴキャッシュアクセス回路１６０に提供することはない。

続いて、図５－４に示すように、リクエスト番号‘３’‘ａ’のリフィル処理が完了していない場合において、キャッシュヒットしたLookupリクエストのリクエスト番号‘８’はＬＵＴキャッシュアクセス回路１６０に提供される。一方、Updateリクエストのリクエスト番号‘ｃ’は、出力待機バッファ１５２ａにUpdateリクエスト‘ａ’‘ｂ’があるため、出力待機バッファ１５２ａに入れられる。

図５－４に示すように、出力待機バッファ１５２ａに入っているリクエスト番号‘３’‘４’‘ａ’‘ｂ’‘ｃ’のうち、リクエスト番号‘ａ’‘ｂ’‘ｃ’はUpdateリクエストであるので、カウンタ１５５にカウントされる出力待機バッファ１５２ａに入っているUpdateリクエストの数は３である。

すなわち、図５－３および図５－４に示すように、キャッシュタグチェック部１５１は、キャッシュヒットした新規のUpdateリクエストも、出力待機バッファ１５２ａにUpdateリクエストがある場合には、処理順序を守る必要があるため、一旦出力待機バッファ１５２ａに入れる。

続いて、図５－５に示すように、リクエスト番号‘３’のリフィル処理が完了した場合、リクエスト番号‘３’に続きキャッシュミスでないが出力待機バッファ１５２ａで待っていたリクエスト番号‘４’がＬＵＴキャッシュアクセス回路１６０に提供される。

図５－５に示すように、出力待機バッファ１５２ａに入っているリクエスト番号‘ａ’‘ｂ’‘ｃ’はUpdateリクエストであるので、カウンタ１５５にカウントされる出力待機バッファ１５２ａに入っているUpdateリクエストの数は３である。

続いて、図５－６に示すように、リクエスト番号‘ａ’のリフィル処理が完了した場合、リクエスト番号‘ａ’に続きキャッシュミスでないが出力待機バッファ１５２ａで待っていたリクエスト番号‘ｂ’‘ｃ’がＬＵＴキャッシュアクセス回路１６０に提供される。

図５－６に示すように、出力待機バッファ１５２ａにはUpdateリクエストが入っていないので、カウンタ１５５にカウントされる出力待機バッファ１５２ａに入っているUpdateリクエストの数は０である。

図５－６～図５－７に示すように、出力待機バッファ１５２ａに入っているUpdateリクエストの数がカウンタ１５５において０になった場合、キャッシュタグチェック部１５１は、キャッシュヒットした新規のUpdateリクエストを、再度直接ＬＵＴキャッシュアクセス回路１６０に提供可能になる。なお、新規のリクエスト処理とリプレイ処理では、リプレイ処理の優先度を高くする。

具体的には、図５－６～図５－７に示すように、カウンタ１５５にカウントされる出力待機バッファ１５２ａに入っているUpdateリクエストの数は０であるので、キャッシュヒットした新規のUpdateリクエスト番号‘ｄ’がＬＵＴキャッシュアクセス回路１６０に提供される。

［第２の実施の形態の効果］
このように本実施の形態によれば、キャッシュミスなどのためにＬＵＴキャッシュアクセス回路１６０へリクエストを提供できないときに、それらの提供できないリクエストを一時的に溜めておく出力待機バッファ１５２ａをＬＵＴキャッシュ管理モジュール１５０で管理する。リプレイ時は、ＬＵＴキャッシュ管理モジュール１５０が自ら出力待機バッファ１５２ａ内のリクエストをフェッチしてＬＵＴキャッシュ管理モジュール１５０に再提供することで、制御装置１４０の処理負担を減らすことができる。

また、ＬＵＴキャッシュアクセス回路１６０へのリクエスト提供順序を保証する機構を、ＬＵＴキャッシュ管理モジュール１５０自身が備えることにより、制御装置１４０で順序保証を管理する必要が無くなる。より詳細には、順序保証が必要ないリクエストは、先行するリクエストを追い越せるようにしているため、順序保証に伴う性能への影響が軽減される。

また、例えばメモリシステム１としてＳＳＤを適用した場合において、ＳＳＤに搭載するＲＡＭ１３０（作業用メモリ）が、ＬＵＴ２０１を全て格納可能なサイズを持たない場合であっても、ＬＵＴ２０１のキャッシュ管理を効率よく実現することができる。

なお、本実施の形態によれば、ＬＵＴキャッシュ管理モジュール１５０は、ＬＵＴセグメント１３１のリフィル用のフリーなバッファを用意しておき、キャッシュミス時にそこからバッファを割り当てる。フルアソシアティブキャッシュ方式の場合、フリーなバッファの生成にキャッシュ上のクリーンなエントリを無効にして、事前にフリーなバッファを確保しておく。そのために、キャッシュの無効要求は出力待機バッファ１５２ａを経由して、ＬＵＴキャッシュアクセス回路１６０で先行する他のリクエストを追い越さずに処理し、キャッシュの無効の完了通知（対象のバッファへのリクエストが全て無くなったことを示す通知）をＬＵＴキャッシュアクセス回路１６０からＬＵＴキャッシュ管理モジュール１５０に返すようにしてもよい。

また、Ｎ ｗａｙキャッシュ方式（ＬＵＴセグメント１３１の格納用のバッファがキャッシュのIndex，Wayで固定）の場合、キャッシュミスしたリクエストの出力待機バッファ１５２ａのエントリの直前にコピーリクエストを挿入しておき、リフィル完了時に、ＬＵＴキャッシュ管理モジュール１５０が持っている一時バッファからIndex，Wayで指定されるキャッシュエントリのバッファにＬＵＴセグメント１３１をコピーするようにしてもよい。

なお、各実施形態のメモリコントローラ１００は、ＳＳＤ等の不揮発性メモリ２００を備えるメモリシステム内のコントローラを想定したが、これに限るものではなく、第１メモリである不揮発性メモリ２００および第２メモリであるＲＡＭ１３０とは別デバイスとして構成されたコントローラ装置であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム
２ ホスト
１００ メモリコントローラ
１３０ 第２メモリ
１４０ 制御装置
１５１ リフィル手段
１５２、１５２ａ 出力待機バッファ
１６０ ＬＵＴキャッシュアクセス回路
２００ 第１メモリ

Claims (11)

1. データを記憶可能なメモリシステムであって、
   前記データを不揮発に記憶する不揮発性の第１メモリと、前記第１メモリは、前記メモリシステムの論理アドレス空間内の複数の位置を示す複数の論理アドレスそれぞれを前記第１メモリの物理的な位置を示す物理アドレスの何れかに対応付ける第１情報を格納し、
   前記複数の論理アドレスに関する前記第１情報の一部である第２情報が格納されるセットアソシアティブ方式のキャッシュの領域を含む第２メモリと、
   前記第１メモリに対する前記第１情報のアクセスを制御する制御装置および前記第２メモリに対するアクセスを制御する回路を含み、前記第２情報を格納した前記キャッシュの領域に対する第１の論理アドレスの検索結果がキャッシュミスであった場合、前記第２情報のキャッシュエントリを準備するための要求を前記制御装置に送信する第１処理と、前記制御装置から前記キャッシュエントリの準備完了を示す通知を受領したことに応じて前記回路に対して前記キャッシュエントリに関するリクエストを提供する第２処理と、を含む第３処理を実行するコントローラと、
   を備えるメモリシステム。
2. 前記コントローラは、前記第２情報の前記キャッシュエントリを記憶するバッファを前記第２メモリに確保する、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、前記要求として、前記キャッシュミスした前記第１の論理アドレスに関する番号、確保した前記バッファのアドレス、前記キャッシュミスしていたバッファ内の番号を、前記制御装置に送信する。
   請求項２に記載のメモリシステム。
4. 前記コントローラは、キャッシュヒットした第２の論理アドレスに関するキャッシュエントリに関するリクエスト、または前記キャッシュミスしたが前記第３処理が完了している第３の論理アドレスに関するキャッシュエントリに関するリクエストまでを前記回路に提供する、
   請求項１に記載のメモリシステム。
5. 前記コントローラは、前記回路への提供順序の保証が必要ないリクエストについては、先行するリクエストを追い越して前記回路に提供する、
   請求項１に記載のメモリシステム。
6. 前記コントローラは、前記キャッシュミスしたリクエストを格納するバッファを管理し、前記リクエストと、前記リクエストが前記第３処理が必要であることを示す情報と、を記憶する、
   請求項５に記載のメモリシステム。
7. 前記コントローラは、キャッシュミスしたが前記第３処理が完了しているエントリ、または前記第３処理中であってキャッシュにヒットしたエントリを前記回路へ提供する、
   請求項５に記載のメモリシステム。
8. 前記コントローラは、前記第１情報の更新が必要なリクエストの前記回路への提供順序を保証する、
   請求項５に記載のメモリシステム。
9. 前記第１処理と前記第２処理とは、パイプライン処理である、
   請求項１に記載のメモリシステム。
10. 第１メモリと第２メモリとを備えるメモリシステムの制御方法であって、
    前記メモリシステムの論理アドレス空間内の複数の位置を示す複数の論理アドレスそれぞれを第１メモリの物理的な位置を示す物理アドレスの何れかに対応付ける第１情報を、前記第１メモリに格納することと、
    前記複数の論理アドレスに関する前記第１情報の一部である第２情報を前記第２メモリが備えるセットアソシアティブ方式のキャッシュの領域に格納することと、
    前記第２情報を格納した前記キャッシュの領域から第１の論理アドレスを検索した結果がキャッシュミスであった場合、前記第２情報のキャッシュエントリを準備するための要求を送信する第１処理と、前記キャッシュエントリの準備完了を示す通知を受領したことに応じて前記キャッシュエントリに関するリクエストを提供する第２処理と、を含む第３処理を実行することと、
    を含む制御方法。
11. データを不揮発に記憶する不揮発性の第１メモリと第２メモリとを制御可能なメモリコントローラであって、
    前記第１メモリは、前記第１メモリによって提供されるメモリシステムの論理アドレス空間内の複数の位置を示す複数の論理アドレスそれぞれを当該第１メモリの物理的な位置を示す物理アドレスの何れかに対応付ける第１情報が格納され、
    前記第２メモリは、前記複数の論理アドレスに関する前記第１情報の一部である第２情報が格納されるセットアソシアティブ方式のキャッシュの領域を含み、
    前記第１メモリに対する前記第１情報のアクセスを制御する制御装置と、
    前記第２メモリに対するアクセスを制御する回路と、
    前記第２情報を格納した前記キャッシュの領域に対する第１の論理アドレスの検索結果がキャッシュミスであった場合、前記第２情報のキャッシュエントリを準備するための要求を前記制御装置に送信する第１処理と、前記制御装置から前記キャッシュエントリの準備完了を示す通知を受領したことに応じて前記回路に対して前記キャッシュエントリに関するリクエストを提供する第２処理と、を含む第３処理を実行する手段と、
    を備えるメモリコントローラ。

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