JP2022138853A - 半導体集積回路 - Google Patents

Abstract

【課題】波形が遅延した電圧を外部端子で受信する場合、電圧の波形の遅延を改善する。【解決手段】半導体集積回路は、外部端子で受ける電圧の立ち下がりまたは立ち上がりの変化を検出する電圧検出部と、前記電圧検出部による前記電圧の変化の検出に応答してパルス信号を生成するパルス生成部と、前記パルス信号に応答して、前記外部端子を介して受けた前記電圧の変化を加速させる電圧変化加速部と、を有する。【選択図】図１

Description

本発明は、半導体集積回路に関する。

感知器回線を介して相互に接続される火災感知器および火災受信機を有する自動火災通報システムにおいて、通信信号の波形の鈍りの程度を判断することで、電線の経年劣化等を検出する手法が提案されている（例えば、特許文献１参照）。

また、自動火災報知システムの子機において、親機から信号を受信する受信部に動作電力を与えるか否かにより、受信部を受信動作状態または受信停止状態に切り替えることで、消費電力を低減する手法が提案されている（例えば、特許文献２参照）。

特開２０１７－１３００４８号公報 特開２０１７－３７４３３号公報

例えば、伝送線に供給される電圧の変化により情報を伝送するシステムでは、電圧を受信する受信部が持つ寄生容量等により電圧の立ち下がり波形または立ち上がり波形が遅延する場合がある。電圧波形が遅延すると、電圧波形の変化が後段の回路に伝達されるまでの時間が長くなり、電圧の変化に対する後段の回路の応答が遅れてしまう。

開示の技術は、波形が遅延した電圧を外部端子で受信する場合、電圧の波形の遅延を改善することを目的とする。

上記技術的課題を解決するため、本発明の一形態の半導体集積回路は、外部端子で受ける電圧の立ち下がりまたは立ち上がりの変化を検出する電圧検出部と、前記電圧検出部による前記電圧の変化の検出に応答してパルス信号を生成するパルス生成部と、前記パルス信号に応答して、前記外部端子を介して受けた前記電圧の変化を加速させる電圧変化加速部と、を有する。

波形が遅延した電圧を外部端子で受信する場合、電圧の波形の遅延を改善することができる。

本発明の半導体集積回路の第１の実施形態を示す回路図である。 図１の半導体集積回路の動作の一例を示す波形図である。 他の半導体集積回路の一例を示す回路図である。 他の半導体集積回路の別の例を示す回路図である。 本発明の半導体集積回路の第２の実施形態を示す回路図である。 図５の半導体集積回路の動作の一例を示す波形図である。

以下、図面を参照して実施の形態の説明を行う。以下では、電圧が伝達される電圧線、端子およびノードには、電圧名と同じ符号を使用し、信号が伝達される信号線、端子およびノードには、信号名と同じ符号を使用する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

（第１の実施形態）
図１は、本発明の半導体集積回路の第１の実施形態を示す回路図である。図１に示す半導体集積回路１００は、外部端子Ｒｘを介して受信する電圧Ｒｘを後段の回路に伝達する場合に、電圧の立ち下がり波形の遅延を改善する機能を有する。半導体集積回路１００は、電圧Ｒｘの立ち下がりの変化を検出する電圧検出部１０と、パルス生成部２０と、電圧変化加速部３０とを有する。例えば、半導体集積回路１００は、通信システムの受信機に搭載され、通信システムの送信機から送信される電圧信号を受信する機能を有する。

電圧検出部１０は、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、容量素子Ｃ１１およびコンパレータＣＭＰ１１を有する。抵抗素子Ｒ１１、Ｒ１２は、外部端子Ｒｘと接地端子ＧＮＤとの間に、コンパレータＣＭＰ１１の負側の入力端子ＩＮ－への接続ノードを介して直列に接続される。以下では、外部端子Ｒｘに接続される電圧線を電圧線Ｒｘとも称する。抵抗素子Ｒ１３、Ｒ１４は、電圧線Ｒｘと接地線ＧＮＤとの間に、コンパレータＣＭＰ１１の正側の入力端子ＩＮ＋への接続ノードを介して直列に接続される。容量素子Ｃ１１は、入力端子ＩＮ－と接地線ＧＮＤとの間に接続される。

抵抗素子Ｒ１１、Ｒ１２は、抵抗素子Ｒ１１、Ｒ１２の接続ノードに第１分圧電圧を生成し、生成した第１分圧電圧を入力端子ＩＮ－に供給する第１分圧回路の一例である。抵抗素子Ｒ１３、Ｒ１４は、抵抗素子Ｒ１３、Ｒ１４の接続ノードに第２分圧電圧を生成し、生成した第２分圧電圧を入力端子ＩＮ＋に供給する第２分圧回路の一例である。抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４の抵抗値は、電圧Ｒｘが一定に維持されているとき、入力端子ＩＮ＋の電圧（第２分圧電圧）が、入力端子ＩＮ－の電圧（第１分圧電圧）より高くなるように設定される。

図１の電圧検出部１０では、入力端子ＩＮ－に負荷（容量素子Ｃ１１）が接続されるため、電圧Ｒｘが低下するときに、電圧ＩＮ－の低下速度を電圧ＩＮ＋の低下速度より遅くすることができる。これにより、電圧Ｒｘの立ち下がり時に、電圧ＩＮ＋を一時的に電圧ＩＮ－より低くすることができ、後述するように、コンパレータＣＭＰ１１からロウレベルのパルス信号（ＣＯＵＴ）を出力することができる。

電圧Ｒｘの立ち下がりにおいて、電圧ＩＮ＋が電圧ＩＮ－より低くなるときの電圧Ｒｘのハイレベル値からの低下率は、ハイレベル値にかかわらずほぼ同じになる。このため、例えば、電圧Ｒのハイレベル値の仕様にかかわらず、電圧Ｒｘがハイレベル値の一定比率（例えば、７０％）まで低下したときに電圧Ｒｘの低下を加速させることができる。ここで、一定比率は、電圧Ｒｘのハイレベル値とロウレベル値との差を１００％としたときの電圧Ｒｘの比率である。したがって、電圧Ｒｘのハイレベル値の電気的仕様が、半導体集積回路１００が搭載されるシステム毎に異なる場合にも、電圧Ｒｘが一定の比率まで低下したときに、後述する電圧変化加速部３０のｎチャネルトランジスタＮＭをオンさせることができる。得意限定されないが、例えば、電圧Ｒｘのハイレベル値は、３４Ｖ、２４Ｖまたは１０Ｖなどあり、電圧Ｒｘのロウレベル値は、８Ｖ、６Ｖ、２Ｖである。

コンパレータＣＭＰ１１は、入力端子ＩＮ＋で受ける電圧が入力端子ＩＮ－で受ける電圧より大きいときに、ハイレベルの出力信号ＣＯＵＴを出力する。コンパレータＣＭＰ１１は、入力端子ＩＮ＋で受ける電圧が入力端子ＩＮ－で受ける電圧より小さいときに、ロウレベルの出力信号ＣＯＵＴを出力する。特に限定されないが、コンパレータＣＭＰ１１は、ヒステリシスコンパレータである。出力信号ＣＯＵＴは、比較結果信号の一例である。

パルス生成部２０は、インバータＩＶ１１、ＩＶ１２、抵抗素子Ｒ１５、容量素子Ｃ１２およびオアゲートＯＲを有する。インバータＩＶ１１および抵抗素子Ｒ１５は、コンパレータＣＭＰ１１の出力ノードＣＯＵＴとオアゲートＯＲの一方の入力との間に直列に接続される。容量素子Ｃ１２の一端は、抵抗素子Ｒ１５とオアゲートＯＲの一方の入力との間に接続され、容量素子Ｃ１２の他端は、接地線ＧＮＤに接続される。抵抗素子Ｒ１５および容量素子Ｃ１２は、インバータＩＶ１１からの出力信号を所定時間遅延させる時定数回路（遅延回路）として機能する。時定数回路により遅延させる所定時間は、後述するパルス信号ＰＬＳのパルス幅に必要量に応じて決められる。

オアゲートＯＲは、出力信号ＣＯＵＴと、出力信号ＣＯＵＴをインバータＩＶ１１で反転した信号を所定時間遅らせた信号とを受信する。そして、オアゲートＯＲは、出力信号ＣＯＵＴの立ち下がりエッジに同期してロウレベルのパルス信号ＰＬＳ０を出力する。インバータＩＶ１２は、ロウレベルのパルス信号ＰＬＳ０の論理を反転させ、ハイレベルのパルス信号ＰＬＳを出力する。このため、半導体集積回路１００は、電圧Ｒｘの立ち下がりの検出に応答してハイレベルのパルス信号ＰＬＳを立ち下がり検出信号として出力する。

電圧変化加速部３０は、パルス信号ＰＬＳをゲート（制御端子）で受け、ドレインが電圧線Ｒｘに接続され、ソースが接地線ＧＮＤに接続されたｎチャネルトランジスタＮＭを有する。例えば、ｎチャネルトランジスタＮＭは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるが、ＭＯＳＦＥＴに限定されず、ＮＰＮバイポーラトランジスタ等の制御端子を持つスイッチ素子でもよい。ｎチャネルトランジスタＮＭは、パルス信号ＰＬＳのハイレベルへの遷移に応答して、ドレイン、ソース間を導通させ（オン）、ハイレベルの期間に電圧線Ｒｘから電荷を引き抜く。このように、ｎチャネルトランジスタＮＭは、ディスチャージ素子として機能する。これにより、電圧Ｒｘの立ち下がり時に、立ち下がり速度を速くすることができ、外部端子Ｒｘを介して供給される電圧Ｒｘの立ち下がり波形の遅延を改善することができる。

なお、後述するように、電圧Ｒｘの立ち下がり時、コンパレータＣＭＰ１１は、ロウレベルのパルス信号を出力する。このため、パルス信号ＰＬＳのパルス幅の精度が不要な場合、パルス生成部２０を設けずに、コンパレータＣＭＰ１１の出力をインバータＩＶ１２のみを介してｎチャネルトランジスタＮＭのゲートに接続してもよい。

図２は、図１の半導体集積回路１００の動作の一例を示す波形図である。例えば、外部端子Ｒｘで受ける電圧Ｒｘがハイレベル値またはロウレベル値に維持されている場合、入力端子ＩＮ＋に供給される電圧ＩＮ＋は、入力端子ＩＮ－に供給される入力電圧ＩＮ－より高くなる。このため、コンパレータＣＭＰ１１は、ハイレベルの出力信号ＣＯＵＴを出力する。なお、電圧Ｒｘのロウレベル値は、半導体集積回路１００の電気的仕様で決められた所定の電圧であり、接地電圧ＧＮＤより高い。

図２に示す例では、電圧Ｒｘがロウレベル値に変化するとき、外部端子Ｒｘに接続される回路の寄生容量等により、立ち下がり波形が遅延する。例えば、外部端子Ｒｘにダイオードブリッジが接続され、ダイオードブリッジから電圧Ｒｘが外部端子Ｒｘに供給され、または、外部端子Ｒｘにサージアブソーバが接続されるとする。この場合、ダイオードブリッジまたはサージアブソーバの寄生容量により、電圧Ｒｘの変化時の波形が遅延してしまう。

図２では、電圧Ｒｘの低下とともに、電圧ＩＮ＋、ＩＮ－が低下する。この際、容量素子Ｃ１１による負荷が接続された入力端子ＩＮ－の電圧ＩＮ－の立ち下がり速度は、電圧ＩＮ＋の立ち下がり速度より遅くなる。すなわち、電圧ＩＮ－は、容量素子Ｃ１１の影響により、電圧ＩＮ＋より遅れて下降する。

このため、電圧ＩＮ＋が電圧ＩＮ－より低くなり、コンパレータＣＭＰ１１は、出力信号ＣＯＵＴをハイレベルからロウレベルに変化させる。そして、パルス生成部２０は、出力信号ＣＯＵＴの立ち下がりエッジに応答してハイレベルのパルス信号ＰＬＳを出力する。ｎチャネルトランジスタＮＭは、パルス信号ＰＬＳがハイレベルの期間にオンし、電圧線Ｒｘから電荷を引き抜き、電圧Ｒｘの立ち下がり速度を加速させる。

パルス信号ＰＬＳのハイレベル期間は、抵抗素子Ｒ１５と容量素子Ｃ１２とによる時定数回路により設定される。このため、適切な時定数回路により、電圧Ｒｘを所定のロウレベル値に迅速に設定しつつ、電圧Ｒｘがロウレベル値以下まで低下することを抑止することができる。なお、電圧Ｒｘの波形に示す破線は、半導体集積回路１００が電圧検出部１０、パルス生成部２０および電圧変化加速部３０を持たないときの波形である。

以上、第１の実施形態では、外部端子Ｒｘで受ける電圧Ｒｘの立ち下がり時の立ち下がり速度を速くすることができ、電圧Ｒｘの立ち下がり波形の遅延を改善することができる。これにより、電圧Ｒｘの立ち下がりを受けて動作する後段の回路の処理を早く開始することができ、半導体集積回路１００の性能または半導体集積回路１００を含むシステムの性能を向上することができる。あるいは、後段の回路の誤動作を防止することができ、半導体集積回路１００の信頼性または半導体集積回路１００を含むシステムの信頼性を向上することができる。

抵抗分割によりそれぞれ生成する２つの分圧電圧をコンパレータＣＭＰ１１の入力端子ＩＮ＋、ＩＮ－にそれぞれ供給することで、電圧Ｒｘが一定に維持されているとき、電圧ＩＮ＋を電圧ＩＮ－より高くすることができる。また、入力端子ＩＮ－に負荷（容量素子Ｃ１１）が接続されるため、電圧Ｒｘが低下するときに、電圧ＩＮ－の低下速度を電圧ＩＮ＋の低下速度より遅くすることができる。これにより、電圧Ｒｘの立ち下がり時に、電圧ＩＮ＋を一時的に電圧ＩＮ－より低くすることができ、コンパレータＣＭＰ１１からロウレベルのパルス信号（ＣＯＵＴ）を出力することができる。

また、パルス生成部２０を設けることで、ｎチャネルトランジスタＮＭのオン期間を時定数回路により任意の期間に設定することができる。また、ｎチャネルトランジスタＮＭにより電圧線Ｒｘから電荷を引き抜くことで、簡易なディスチャージ素子により、電圧Ｒｘの立ち下がり波形の遅延を改善することができる。

電圧Ｒｘの立ち下がりにおいて、電圧ＩＮ＋が電圧ＩＮ－より低くなるときの電圧Ｒｘのハイレベル値からの低下率は、ハイレベル値にかかわらずほぼ同じになる。したがって、電圧Ｒｘのハイレベル値の電気的仕様が、半導体集積回路１００が搭載されるシステム毎に異なる場合にも、電圧Ｒｘが一定の比率まで低下したときに、ｎチャネルトランジスタＮＭをオンさせることができる。

なお、第１の実施形態では、抵抗分割により、電圧Ｒｘが一定に維持されているときに入力端子ＩＮ＋の電圧が、入力端子ＩＮ－の電圧より高くなるように設定し、入力端子ＩＮ－に容量素子Ｃ１１を接続する例を述べた。しかしながら、抵抗分割により、電圧Ｒｘが一定に維持されているときに入力端子ＩＮ－の電圧が、入力端子ＩＮ＋の電圧より高くなるように設定し、入力端子ＩＮ＋に容量素子Ｃ１１を接続してもよい。

この場合、コンパレータＣＭＰ１１は、電圧Ｒｘの低下を検出したときに、一時的にハイレベルの出力信号ＣＯＵＴを出力する。出力信号ＣＯＵＴの立ち上がりエッジに応答してハイレベルのパルス信号ＰＬＳを出力するために、パルス生成部２０は、例えば、図１のオアゲートＯＲとインバータＩＶ１２の代わりにアンドゲートを有する。

図３は、他の半導体集積回路の一例（比較例）を示す回路図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図３に示す半導体集積回路１０２は、電圧検出部１２、パルス生成部２２および電圧変化加速部３０を有する。例えば、半導体集積回路１０２は、通信システムの受信機に搭載され、通信システムの送信機から送信される電圧信号を受信する機能を有する。

電圧検出部１２は、抵抗素子Ｒ２１、Ｒ２２を含む分圧回路と、基準電圧生成回路１８およびコンパレータＣＭＰ１１を有する。例えば、分圧回路により生成される分圧電圧は、コンパレータＣＭＰ１１の入力端子ＩＮ－に供給される。基準電圧生成回路１８は、基準電圧ＶＲＥＦを生成し、生成した基準電圧ＶＲＥＦをコンパレータＣＭＰ１１の入力端子ＩＮ＋に供給する。

コンパレータＣＭＰ１１は、分圧電圧が基準電圧ＶＲＥＦより低い場合、ハイレベルの出力信号ＣＯＵＴを出力する。コンパレータＣＭＰ１１は、分圧電圧が基準電圧ＶＲＥＦより高い場合、ロウレベルの出力信号ＣＯＵＴを出力する。

パルス生成部２２は、インバータＩＶ１１、抵抗素子Ｒ１５、容量素子Ｃ１２およびアンドゲートＡＮＤを有する。パルス生成部２２は、オアゲートＯＲおよびインバータＩＶ１２の代わりにアンドゲートＡＮＤを有することを除き、図１のパルス生成部２０と同様の構成である。パルス生成部２２は、コンパレータＣＭＰ１１からの出力信号ＣＯＵＴの立ち上がりエッジに同期して、ハイレベルのパルス信号ＰＬＳを出力する。そして、ハイレベルのパルス信号ＰＬＳによりオンするｎチャネルトランジスタＮＭにより、電圧Ｒｘの立ち下がりが加速される。

図３に示す電圧検出部１２では、コンパレータＣＭＰ１１は、電圧値が固定の基準電圧ＶＲＥＦを比較する。このため、電圧Ｒｘの立ち下がり時、電圧Ｒｘが基準電圧ＶＲＥＦより低くなったときに、パルス信号ＰＬＳが生成される。換言すれば、電圧Ｒｘのハイレベル値の電気的仕様が高い場合と低い場合とで、ｎチャネルトランジスタＮＭがオンするまでの電圧Ｒｘの低下量が異なる。このため、半導体集積回路１０２が搭載される複数種のシステムの電気的仕様に基づいて、例えば、電圧Ｒｘのハイレベル値の７０％まで低下したときに電圧Ｒｘの低下を加速させる必要がある場合、半導体集積回路１０２を採用することができない。

図４は、他の半導体集積回路の別の例（比較例）を示す回路図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図４に示す半導体集積回路１０４は、電圧検出部１４および電圧変化加速部３０を有する。例えば、半導体集積回路１０４は、通信システムの受信機に搭載され、通信システムの送信機から送信される電圧信号を受信する機能を有する。

電圧検出部１４は、抵抗素子Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４、容量素子Ｃ４１、ｎチャネルトランジスタＮＭ４１およびバッファ回路ＢＵＦを有する。抵抗素子Ｒ４１は、外部端子Ｒｘと容量素子Ｃ４１の一端との間に接続される。抵抗素子Ｒ４２、Ｒ４３は、電源線ＶＤＤと接地線ＧＮＤとの間に、容量素子Ｃ４１の他端を介して直列に接続される。

抵抗素子Ｒ４４およびｎチャネルトランジスタＮＭは、電源線ＶＤＤと接地線ＧＮＤとの間に直列に接続される。ｎチャネルトランジスタＮＭ４１のゲートは、容量素子Ｃ４１の他端に接続される。ｎチャネルトランジスタＮＭ４１のドレインは、抵抗素子Ｒ４４とバッファ回路ＢＵＦの入力端子とに接続される。

バッファ回路ＢＵＦは、電源電圧ＶＤＤにより動作する。バッファ回路ＢＵＦは、ｎチャネルトランジスタＮＭのドレイン電圧が論理閾値電圧より高いときにハイレベルを出力し、ｎチャネルトランジスタＮＭのドレイン電圧が論理閾値電圧より低いときにロウレベルを出力する。そして、ｎチャネルトランジスタＮＭは、バッファ回路ＢＵＦがハイレベルを出力する期間にオンし、電圧線Ｒｘから電荷を引き抜く。

図４に示す半導体集積回路１００では、電圧Ｒｘが低下した場合、容量素子Ｃ４１のＡＣカップリングにより、ｎチャネルトランジスタＮＭ４１のゲート電圧が一時的に低下する。これにより、ｎチャネルトランジスタＮＭ４１のドレイン、ソース間抵抗が下がり、バッファ回路ＢＵＦの入力電圧が論理閾値電圧以上になったとき、バッファ回路ＢＵＦは、ハイレベルを出力する。そして、ｎチャネルトランジスタＮＭがオンする。

しかしながら、図４では、容量素子Ｃ４１のＡＣカップリングを利用して、電圧Ｒｘの低下を検出するため、比較的大きな容量素子Ｃ４１が必要になり、半導体集積回路１０４の回路サイズが増加してしまう。また、容量素子Ｃ４１および抵抗素子Ｒ４２、Ｒ４３により決定される周波数帯域から外れた帯域で電圧Ｒｘが低下する場合、電圧線Ｒｘから電荷を引き抜くことができない。これに対して、図１に示した半導体集積回路１００では、電圧Ｒｘが低下するときの周波数帯域に限定されることなく、電圧線Ｒｘから電荷を引き抜くことができる。

（第２の実施形態）
図５は、本発明の半導体集積回路の第２の実施形態を示す回路図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図５に示す半導体集積回路１０６は、外部端子Ｒｘを介して受信する電圧Ｒｘを後段の回路に伝達する場合に、電圧の立ち上がり波形の遅延を改善する機能を有する。半導体集積回路１０６は、電圧Ｒｘの立ち上がりの変化を検出する電圧検出部１６と、パルス生成部２６と、電圧変化加速部３６とを有する。例えば、半導体集積回路１０６は、通信システムの受信機に搭載され、通信システムの送信機から送信される電圧信号を受信する機能を有する。

電圧検出部１６は、容量素子Ｃ１１がコンパレータＣＭＰ１１の入力端子ＩＮ＋に接続されることを除き、図１の電圧検出部１０と同様の構成である。電圧検出部１６は、図１の電圧検出部１０と同様に、電圧Ｒｘが一定に維持されているとき、入力端子ＩＮ＋の電圧が入力端子ＩＮ－の電圧より高くなるように設定される。そして、電圧Ｒｘの立ち上がり時に、電圧ＩＮ＋は、一時的に電圧ＩＮ－より低くなる。これにより、コンパレータＣＭＰ１１は、電圧ＩＮ＋が一時的に電圧ＩＮ－より低い期間に、ロウレベルのパルス信号（ＣＯＵＴ）を出力する。

パルス生成部２６は、図１のパルス生成部２０からインバータＩＶ１２を削除した構成と同様である。すなわち、パルス生成部２６は、オアゲートＯＲからパルス信号ＰＬＳを出力する。パルス生成部２６は、コンパレータＣＭＰ１１からロウレベルのパルス信号（ＣＯＵＴ）を受けたときに、ロウレベルのパルス信号ＰＬＳを立ち上がり検出信号として出力する。

電圧変化加速部３６は、パルス信号ＰＬＳをゲート（制御端子）で受け、ドレインが外部端子Ｒｘに接続され、ソースが電源線ＶＤＤに接続されたｐチャネルトランジスタＰＭを有する。例えば、ｐチャネルトランジスタＰＭは、ＭＯＳＦＥＴであるが、ＭＯＳＦＥＴに限定されず、ＰＮＰバイポーラトランジスタ等の制御端子を持つスイッチ素子でもよい。ｐチャネルトランジスタＰＭは、パルス信号ＰＬＳがロウレベルの期間にドレイン、ソース間を導通させ（オン）、電源線ＶＤＤから電圧線Ｒｘに電荷を供給する。このように、ｐチャネルトランジスタＰＭは、チャージ素子として機能する。これにより、電圧Ｒｘの立ち上がり時に、立ち上がり速度を速くすることができ、電圧Ｒｘの立ち上がり波形の遅延を改善することができる。

なお、後述するように、電圧Ｒｘの立ち上がり時、コンパレータＣＭＰ１１は、ロウレベルのパルス信号を出力する。このため、パルス幅の精度が不要な場合、パルス生成部２６を設けずに、コンパレータＣＭＰ１１の出力をｐチャネルトランジスタＰＭのゲートに直接接続してもよい。また、電圧変化加速部３６は、ｐチャネルトランジスタＰＭに加えて、ゲートでパルス信号ＰＬＳを受け、ソースが電圧線Ｒｘに接続され、ドレインが電源線ＶＤＤに接続されたｎチャネルトランジスタを有してもよい。すなわち、電圧変化加速部３６は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランスミッションゲートを有してもよい。

電圧検出部１６においても、図１の電圧検出部１０と同様に、電圧Ｒｘが一定に維持されているとき、電圧ＩＮ＋を電圧ＩＮ－より高くすることができる。これにより、電圧Ｒｘの立ち上がり時に、電圧ＩＮ＋を一時的に電圧ＩＮ－より低くすることができ、コンパレータＣＭＰ１１からロウレベルのパルス信号を出力することができる。

また、電圧Ｒｘの立ち上がりにおいて、電圧ＩＮ＋が電圧ＩＮ－より低くなるときの電圧Ｒｘのロウレベル値からの上昇率は、ロウレベル値にかかわらずほぼ同じになる。このため、例えば、電圧Ｒｘがロウレベル値に対して一定比率（例えば、３０％）まで上昇したときに電圧Ｒｘの上昇を加速させることができる。ここで、一定比率は、電圧Ｒｘのハイレベル値とロウレベル値との差を１００％としたときの電圧Ｒｘの比率である。したがって、電圧Ｒｘのロウレベル値の電気的仕様が、半導体集積回路１０６が搭載されるシステム毎に異なる場合にも、電圧Ｒｘが一定の比率まで上昇したときに、ｐチャネルトランジスタＰＭをオンさせることができる。

図６は、図５の半導体集積回路１０６の動作の一例を示す波形図である。図２と同様の動作については、詳細な説明は省略する。なお、電圧Ｒｘのロウレベル値は、半導体集積回路１０６の電気的仕様で決められた所定の電圧であり、接地電圧ＧＮＤより高い。

図６に示す例では、電圧Ｒｘがハイレベルに変化するとき、外部端子Ｒｘに接続されるダイオードブリッジまたはサージアブソーバ等の寄生容量により、立ち上がり波形が遅延する。図６では、電圧Ｒｘの上昇とともに、電圧ＩＮ＋、ＩＮ－が上昇する。電圧ＩＮ＋は、容量素子Ｃ１１の影響により、電圧ＩＮ－より遅れて上昇する。

そして、電圧ＩＮ＋が一時的に電圧ＩＮ－より低くなる期間、コンパレータＣＭＰ１１は、出力信号ＣＯＵＴをハイレベルからロウレベルに変化させる。パルス生成部２６は、出力信号ＣＯＵＴの立ち下がりエッジに同期してロウレベルのパルス信号ＰＬＳを出力する。ｐチャネルトランジスタＰＭは、パルス信号ＰＬＳがロウレベルの期間にオンし、電圧線Ｒｘに電荷を供給し、電圧Ｒｘの立ち上がり速度を加速させる。なお、電圧Ｒｘの波形に示す破線は、半導体集積回路１０６が電圧検出部１６、パルス生成部２６および電圧変化加速部３６を持たないときの波形である。

以上、第２の実施形態では、外部端子Ｒｘで受ける電圧Ｒｘの立ち上がり時の立ち上がり速度を速くすることができ、電圧Ｒｘの立ち上がり波形の遅延を改善することができる。これにより、電圧Ｒｘの立ち上がりを受けて動作する後段の回路の処理を早く開始することができ、半導体集積回路１０６の性能または半導体集積回路１０６を含むシステムの性能を向上することができる。あるいは、後段の回路の誤動作を防止することができ、半導体集積回路１０６の信頼性または半導体集積回路１０６を含むシステムの信頼性を向上することができる。

抵抗分割によりそれぞれ生成する２つの分圧電圧をコンパレータＣＭＰ１１の入力端子ＩＮ＋、ＩＮ－にそれぞれ供給することで、電圧Ｒｘが一定に維持されているとき、電圧ＩＮ＋を電圧ＩＮ－より高くすることができる。また、入力端子ＩＮ＋に負荷（容量素子Ｃ１１）が接続されるため、電圧Ｒｘが低下するときに、電圧ＩＮ＋の低下速度を電圧ＩＮ－の低下速度より遅くすることができる。これにより、電圧Ｒｘの立ち上がり時に、電圧ＩＮ＋を一時的に電圧ＩＮ－より低くすることができ、コンパレータＣＭＰ１１からロウレベルのパルス信号（ＣＯＵＴ）を出力することができる。

電圧検出部１６は、電圧Ｒｘの低下時にロウレベルのパルス信号（ＣＯＵＴ）を出力する。このため、例えば、パルス生成部２６を設けずに、出力信号ＣＯＵＴをｐチャネルトランジスタＰＭのゲートに直接出力することでも、電圧Ｒｘの立ち上がり時の立ち上がり速度を速くすることができ、電圧Ｒｘの立ち上がり波形の遅延を改善することができる。さらに、パルス生成部２６を設けることで、ｐチャネルトランジスタＰＭのオン期間を時定数回路により任意の期間に設定することができる。また、ｐチャネルトランジスタＰＭにより電圧線Ｒｘに電荷を供給することで、簡易なチャージ素子により、電圧Ｒｘの立ち上がり波形の遅延を改善することができる。

電圧Ｒｘの立ち上がりにおいて、電圧ＩＮ＋が電圧ＩＮ－より低くなるときの電圧Ｒｘのロウレベル値からの上昇率は、ロウレベル値にかかわらずほぼ同じになる。したがって、電圧Ｒｘのロウレベル値の電気的仕様が、半導体集積回路１０６が搭載されるシステム毎に異なる場合にも、電圧Ｒｘが一定の比率まで上昇したときに、ｐチャネルトランジスタＰＭをオンさせることができる。

なお、第２の実施形態では、抵抗分割により、電圧Ｒｘが一定に維持されているときに入力端子ＩＮ＋の電圧が、入力端子ＩＮ－の電圧より高くなるように設定し、入力端子ＩＮ＋に容量素子Ｃ１１を接続する例を述べた。しかしながら、抵抗分割により、電圧Ｒｘが一定に維持されているときに入力端子ＩＮ－の電圧が、入力端子ＩＮ＋の電圧より高くなるように設定し、入力端子ＩＮ－に容量素子Ｃ１１を接続してもよい。

この場合、コンパレータＣＭＰ１１は、電圧Ｒｘの上昇を検出したときに、一時的にハイレベルの出力信号ＣＯＵＴを出力する。このため、パルス生成部２０は、出力信号ＣＯＵＴの立ち上がりエッジに応答してロウレベルのパルス信号ＰＬＳを出力するために、例えば、図５のオアゲートＯＲの代わりにナンドゲート（アンドゲート＋インバータ）を有する。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０、１２、１４、１６ 電圧検出部
１８ 基準電圧生成回路
２０、２２、２６ パルス生成部
３０、３６ 電圧変化加速部
１００、１０２、１０４、１０６ 半導体集積回路
ＢＵＦ バッファ回路
Ｃ１１、Ｃ１２、Ｃ４１ 容量素子
ＣＭＰ１１ コンパレータ
ＣＯＵＴ 出力信号
ＧＮＤ 接地線
ＩＮ＋、ＩＮ－ 入力端子
ＩＶ１１、ＩＶ１２ インバータ
ＮＭ、ＮＭ４１ ｎチャネルトランジスタ
ＰＬＳ０、ＰＬＳ パルス信号
ＰＭ ｐチャネルトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５ 抵抗素子
Ｒ２１、Ｒ２２ 抵抗素子
Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４ 抵抗素子
Ｒｘ 外部端子
ＶＤＤ 電源線
ＶＲＥＦ 基準電圧

Claims (11)

1. 外部端子で受ける電圧の立ち下がりまたは立ち上がりの変化を検出する電圧検出部と、
   前記電圧検出部による前記電圧の変化の検出に応答してパルス信号を生成するパルス生成部と、
   前記パルス信号に応答して、前記外部端子を介して受けた前記電圧の変化を加速させる電圧変化加速部と、
   を有することを特徴とする半導体集積回路。
2. 前記電圧検出部は、
   前記外部端子で受ける前記電圧を分圧して第１分圧電圧を生成する第１分圧回路と、
   前記外部端子で受ける前記電圧を分圧して、前記第１分圧電圧より高い第２分圧電圧を生成する第２分圧回路と、
   前記第１分圧電圧を受ける第１入力端子と、前記第２分圧電圧を受ける第２入力端子とを有し、前記第１分圧電圧と前記第２分圧電圧とを比較するコンパレータと、
   前記第１入力端子または前記第２入力端子のいずれかに接続された負荷と、を有し、
   前記パルス生成部は、前記電圧の立ち下がりの変化に応じて前記コンパレータから出力される比較結果信号に応答してパルス信号を生成すること
   を特徴とする請求項１に記載の半導体集積回路。
3. 前記電圧が低下した場合、前記負荷に接続された前記第１入力端子または前記第２入力端子の一方に入力される電圧の低下が、前記第１入力端子または前記第２入力端子の他方に入力される電圧の低下より遅延すること
   を特徴とする請求項２に記載の半導体集積回路。
4. 前記電圧が一定に維持されているときに、前記第１分圧電圧および前記第２分圧電圧は互いに異なり、
   前記電圧が一定に維持されているときに、前記第１入力端子および第２入力端子のうち低い分圧電圧を受ける入力端子に、前記負荷が接続されること
   を特徴とする請求項２または請求項３に記載の半導体集積回路。
5. 前記パルス生成部は、前記電圧検出部による前記電圧の立ち下がりの検出に応答して立ち下がり検出信号を生成すること
   を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体集積回路。
6. 前記電圧変化加速部は、前記立ち下がり検出信号を制御端子で受け、一方の端子が前記外部端子に接続され、もう一方の端子が接地線に接続されたスイッチを有すること
   を特徴とする請求項５に記載の半導体集積回路。
7. 前記パルス生成部は、抵抗素子と容量素子とを含む遅延回路を有し、前記遅延回路の時定数に応じて前記制御端子に出力する前記パルス信号の波形を変化させること
   を特徴とする請求項６に記載の半導体集積回路。
8. 前記電圧検出部は、
   前記外部端子で受ける前記電圧を分圧して第１分圧電圧を生成する第１分圧回路と、
   前記外部端子で受ける前記電圧を分圧して、前記第１分圧電圧より高い第２分圧電圧を生成する第２分圧回路と、
   前記第１分圧電圧を受ける第１入力端子と、前記第２分圧電圧を受ける第２入力端子とを有し、前記第１分圧電圧と前記第２分圧電圧とを比較するコンパレータと、
   前記第１入力端子または前記第２入力端子のいずれかに接続された負荷と、を有し、
   前記パルス生成部は、前記電圧の立ち上がりの変化に応じて前記コンパレータから出力される比較結果信号に応答してパルス信号を生成すること
   を特徴とする請求項１に記載の半導体集積回路。
9. 前記電圧が一定に維持されているときに、前記第１分圧電圧および前記第２分圧電圧は互いに異なり、
   前記電圧が一定に維持されているときに、前記第１入力端子および第２入力端子のうち高い分圧電圧を受ける入力端子に、前記負荷が接続されること
   を特徴とする請求項８に記載の半導体集積回路。
10. 前記パルス生成部は、前記電圧検出部による前記電圧の立ち上がりの検出に応答して立ち上がり検出信号を生成すること
    を特徴とする請求項１、請求項８または請求項９に記載の半導体集積回路。
11. 前記電圧変化加速部は、前記立ち上がり検出信号を制御端子で受け、一方の端子が前記外部端子に接続され、もう一方の端子が電源線に接続されたスイッチを有すること
    を特徴とする請求項１０に記載の半導体集積回路。

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