JP2022138116A - 管理バスのための通信プロトコルの選択 - Google Patents

管理バスのための通信プロトコルの選択 Download PDF

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Abstract

【課題】管理バスのための通信プロトコルの選択の装置等を提供する。【解決手段】装置は、システム管理バス用のコントローラを含み得る。コントローラは、システムバスに関連したトリガイベントを検出し、トリガイベントの検出に応答して、システム管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信し、送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、システム管理バスでの伝送のために第２通信プロトコルを使用し得る。他の実施形態も記載及び請求される。【選択図】図３０

Description

実施形態は、概して、コンピューティングデバイスに関係がある。より具体的には、実施形態は、管理バスのために通信プロトコルを選択することに関係がある。
いくつかのコンピューティングシステムは、システムコンポーネント間のデータ通信を提供するバスを含むことがある。例えば、プロセッサは、内部データバスを用いて、メモリデバイス、ストレージデバイス、ネットワークデバイス、などのような他のシステムコンポーネントと通信し得る。
本発明の実施形態に従うシステムの一部のブロック図である。 本発明の実施形態に従うプロセッサのブロック図である。 本発明の他の実施形態に従うマルチドメインプロセッサのブロック図である。 複数のコアを含むプロセッサの実施形態である。 本発明の一実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図である。 他の実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図である。 更なる他の実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図である。 別の更なる実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図である。 本発明の他の実施形態に従うプロセッサのブロック図である。 本発明の実施形態に従う代表的なＳｏＣのブロック図である。 本発明の実施形態に従う他の例となるＳｏＣのブロック図である。 実施形態が使用され得るシステムの例のブロック図である。 実施形態が使用され得るシステムの他の例のブロック図である。 代表的なコンピュータシステムのブロック図である。 本発明の実施形態に従うシステムのブロック図である。 本発明の実施形態に従うシステムのブロック図である。 実施形態に従う動作を実行する集積回路を製造するために使用されるＩＰコア開発システムを表すブロック図である。 本発明の実施形態に従う汎用ベクトルフレンドリ命令フォーマット及びその命令テンプレートを表すブロック図である。 本発明の実施形態に従う汎用ベクトルフレンドリ命令フォーマット及びその命令テンプレートを表すブロック図である。 本発明の実施形態に従う例示的な固有ベクトルフレンドリ命令フォーマットを表すブロック図である。 本発明の実施形態に従う例示的な固有ベクトルフレンドリ命令フォーマットを表すブロック図である。 本発明の実施形態に従う例示的な固有ベクトルフレンドリ命令フォーマットを表すブロック図である。 本発明の実施形態に従う例示的な固有ベクトルフレンドリ命令フォーマットを表すブロック図である。 本発明の一実施形態に従うレジスタアーキテクチャのブロック図である。 本発明の実施形態に従う例示的なイン・オーダーパイプライン及び例示的なレジスタリネーミング、アウト・オブ・オーダー発行／実行パイプラインの両方を表すブロック図である。 本発明の実施形態に従うプロセッサに含まれるイン・オーダーアーキテクチャコア及び例示的なレジスタリネーミング、アウト・オブ・オーダー発行／実行アーキテクチャコアの両方を表すブロック図である。 コアがチップ内のいくつかのロジックブロック（同じタイプ及び／又は異なるタイプの他のコアを含む）のうちの１つである、より具体的な、例示的なイン・オーダーコアアーキテクチャのブロック図を表す。 コアがチップ内のいくつかのロジックブロック（同じタイプ及び／又は異なるタイプの他のコアを含む）のうちの１つである、より具体的な、例示的なイン・オーダーコアアーキテクチャのブロック図を表す。 本発明の実施形態に従って、１よりも多いコアを有し、集積メモリコントローラを有し、集積グラフィクスを有し得るプロセッサのブロック図である。 例示的なコンピュータアーキテクチャのブロック図である。 例示的なコンピュータアーキテクチャのブロック図である。 本発明の実施形態に従って、ソース命令セット内のバイナリ命令をターゲット命令セット内のバイナリ命令に変換するソフトウェア命令コンバータの使用を対比するブロック図である。 １つ以上の実施形態に従うシステムの例の図である。 １つ以上の実施形態に従うシステムの例の図である。 １つ以上の実施形態に従う方法の例のフロー図である。 １つ以上の実施形態に従う方法の例のフロー図である。 １つ以上の実施形態に従う方法の例のフロー図である。 １つ以上の実施形態に従う記憶媒体の例の図である。
いくつかのコンピューティングシステムは、システムコンポーネントの管理に使用される専用のバスを含むことがある。例えば、システム管理バス（System Management Bus）（“ＳＭＢｕｓ”）は、システムコンポーネント（本明細書では「サーバント」デバイスとも呼ばれる。）と通信するためにコントローラ（例えば、プロセッサ）によって使用されるシングルエンドの２ワイヤバスである。そのようなサーバントデバイスは、電源モジュール、拡張カード、冷却ファン、温度センサ、などを含むことがある。いくつかの例で、管理バスは、コンピューティングシステムのメインデータバス（「イン・バンド」パスとも呼ばれる。）とは別個のパス（「アウト・オブ・バンド」パスとも呼ばれる。）を形成し得る。
いくつかのコンピューティングシステムでは、システム管理バスは、１つ以上の通信プロトコルと互換性を有することがある。例えば、システム管理バスによって使用される１つの通信プロコトルは、Ｉ２Ｃ（Inter-Integrated Circuit）プロトコルである。他の例では、ＭＩＰＩ Ｉ３Ｃは、Ｉ２Ｃプロトコルの上に構築される、より新しい通信プロトコルであり、Ｉ２Ｃプロトコルと比較して、より高いバンド幅、イン・バンド割り込み、及び他の利点を提供する。Ｉ３Ｃのいくつかの側面は、Ｉ２Ｃプロトコルと類似しておりかつ後方互換性があるが、異なるいくつかの側面が、これらのプロトコル間に非互換性を生じさせることがある。例えば、Ｉ２Ｃデバイスは、それらがクロックストレッチを使用する場合に、又はそれらが特定の周波数でメッセージにフィルタをかけるスパイクフィルタを欠いている場合に、Ｉ３Ｃプロトコルバスで作動しないことがある。そのため、Ｉ３Ｃプロトコルを用いて従来のバスへ接続されているＩ２Ｃデバイスは、不具合又はエラーに苦しむ可能性がある。
本明細書で記載されている実施形態は、バスへ結合されるデバイスのために通信プロトコルを選択する装置、システム、技術、又はプロセスを含み得る。本明細書で記載されているいくつかの実施形態で、コントローラデバイスは、サーバントデバイスがシステム管理バスへ接続されるべきであることを示すイベント（「トリガイベント」とも呼ばれる。）を検出することができ、これに応答して、サーバントデバイスへの接続のために第１通信プロトコルと第２通信プロトコルとの間で選択を行う選択プロセスを実行することができる。この選択プロセスは、システム管理バスでのブロードキャストアドレスの１つ以上の伝送を送信することと、サーバントデバイスからの確認応答をリッスンすることとを含んでもよい。いくつかの実施形態で、ブロードキャストアドレスは、第１プロトコルで使用されず、第２プロトコルで使用される。従って、確認応答の受信は、サーバントデバイスが第２プロトコルと互換性があることを示し得る。然るに、コントローラは、確認応答を受信することに応答して第２プロトコルを選択してもよく、あるいは、適切な確認応答が受信されない場合には第１プロトコルを選択してもよい。このようにして、いくつかの実施形態は、機能性を損なわずに、異なるプロトコルを使用するデバイスとの自動検出及び互換性を提供し得る。いくつかの実施形態の様々な詳細は、図２６～３１を参照して以下で更に説明される。更に、例示的なシステム及びアーキテクチャは、図１～２５を参照して以下で説明される。
［例示的なシステム及びアーキテクチャ］
以下の実施形態は特定の実施形態を参照して記載されているが、実施形態はこれに関連して限定されない。特に、本明細書で記載されている実施形態の類似した技術及び教示は、他のタイプの回路、半導体デバイス、プロセッサ、システム、などに適用されてもよい。例えば、開示されている実施形態は、サーバコンピュータ（例えば、タワー、ラック、ブレード、マイクロサーバ、など）、通信システム、ストレージシステム、任意の構成のデスクトップコンピュータ、ラップトップ、ノートブック、及びタブレットコンピュータ（２：１タブレット、ファブレット、などを含む）を含む、任意のタイプのコンピュータシステムで実装されてもよい。
更に、開示されている実施形態は、携帯型デバイス、システム・オン・チップ（ＳｏＣ）、及び埋め込みアプリケーションなどの他のデバイスでも使用可能である。携帯型デバイスのいくつかの例には、スマートフォンなどのセルラー電話機、インターネットプロトコルデバイス、デジタルカメラ、パーソナル・デジタル・アシスタント（ＰＤＡ）、携帯型ＰＣがある。埋め込みアプリケーションには、通常は、マイクロコントローラ、デジタル・シグナル・プロセッサ（ＤＳＰ）、ネットワークコンピュータ（ＮｅｔＰＣ）、セットトップボックス、ネットワークハブ、ワイド・エリア・ネットワーク（ＷＡＮ）スイッチ、ウェアラブルデバイス、又は以下で教示されている機能及び動作を実行することができるあらゆる他のシステムが含まれる。更に、実施形態は、携帯電話機、スマートフォン、及びファブレットなどの、標準のボイス機能を備えたモバイル端末で、及び／又は多くのウェアラブル、タブレット、ノートブック、デスクトップ、マイクロサーバ、サーバなどのような、標準の無線ボイス機能通信能力のない非モバイル端末で実装されてもよい。
これより図１を参照すると、本発明の実施形態に従うシステムの一部のブロック図が示されている。図１に示されるように、システム１００は、図示されるようにマルチコアプロセッサであるプロセッサ１１０を含む様々なコンポーネントを含み得る。プロセッサ１１０は、外部電圧レギュレータ１６０を介して電源１５０へ結合され得る。外部電圧レギュレータ１６０は、一次調整電圧Ｖｒｅｇをプロセッサ１１０へ供給するよう第１電圧変換を実行し得る。
明らかなように、プロセッサ１１０は、複数のコア１２０ａ～１２０ｎを含む単一ダイプロセッサであってよい。更に、各コアは、集積電圧レギュレータ（Integrated Voltage Regulator，ＩＶＲ）１２５ａ～１２５ｎと関連付けられてもよく、ＩＶＲは、一次調整電圧を受けて、そのＩＶＲに関連したプロセッサの１つ以上のエージェントへ供給される動作電圧を生成する。従って、ＩＶＲ実装は、電圧、ひいては、各個別的なコアの電力及びパフォーマンスのきめ細かい制御を可能にするよう設けられ得る。従って、各コアは、独立した電圧及び周波数で動作可能であり、高い柔軟性を可能にするとともに、電力消費とパフォーマンスとのバランスをとる幅広い機会を得る。いくつかの実施形態で、複数のＩＶＲの仕様は、別々の電力プレーンへのコンポーネントのグルーピングを可能にし、それにより、電力は、ＩＶＲによって調整されて、グループ内のコンポーネントにのみ供給される。電力管理中、１つのＩＶＲの所与の電力プレーンは、プロセッサがある低電力状態におかれる場合にはパワーダウン又はオフされてもよく、一方、他のＩＶＲの他の電力プレーンはアクティブなままであるか、又は完全に給電されている。同様に、コア１２０は、各コア１２０の動作周波数を独立して制御するよう１つ以上の位相ロックループ（Phase lock loops，ＰＬＬ）などの独立クロック生成回路を含むか、又はそれと関連付けられてもよい。
依然として図１を参照して、入出力インターフェース（ＩＦ）１３２、他のインターフェース１３４、及び集積メモリコントローラ（ＩＭＣ）１３６を含む追加のコンポーネントが、プロセッサ内に存在してもよい。明らかなように、これらのコンポーネントの夫々は、他の集積電圧レギュレータ１２５ｘによって給電され得る。一実施形態では、インターフェース１３２は、物理レイヤ、リンクレイヤ、及びプロトコルレイヤを含む複数のレイヤを含むキャッシュコヒーレントプロトコルでポイント・ツー・ポイント（ＰｔＰ）リンクを提供するＩｎｔｅｌ（登録商標） Ｑｕｉｃｋ Ｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＱＰＩ）インターコネクトの動作を可能にし得る。次いで、インターフェース１３４は、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）プロトコルにより通信し得る。
また、電力制御ユニット（ＰＣＵ）１３８も示されており、これは、プロセッサ１１０に関して電力管理動作を実行するためのハードウェア、ソフトウェア、及び／又はファームウェアを含む回路を含み得る。明らかなように、ＰＣＵ１３８は、デジタルインターフェース１６２を介して外部電圧レギュレータ１６０へ制御情報を供給して、電圧レギュレータに適切な調整電圧を生成させる。ＰＣＵ１３８はまた、他のデジタルインターフェース１６３を介してＩＶＲ１２５へ制御情報を供給して、生成される動作電圧を制御する（あるいは、対応するＩＶＲを低電力モードで無効にさせる）。様々な実施形態で、ＰＣＵ１３８は、ハードウェアに基づいた電力管理を実行するよう様々な電力管理ロジックユニットを含んでもよい。そのような電力管理は、完全にプロセッサ制御されてもよく（例えば、作業負荷及び／又は電力、熱的若しくは他のプロセッサ制約によってトリガされ得る様々なプロセッサハードウェアによる）、かつ／あるいは、電力管理は、外部ソース（例えば、プラットフォーム又は電力管理ソース若しくはシステムソフトウェア）に応答して実行されてもよい。
図１で、ＰＣＵ１３８は、プロセッサの別個のロジックとして存在するものとして表されている。他の場合には、ＰＣＵ１３８は、コア１２０の所与の１つ以上で実行されてもよい。いくつかの場合に、ＰＣＵ１３８は、時々Ｐコードと呼ばれるそれ自体の専用の電力管理コードを実行するよう構成されたマイクロコントローラ（専用若しくは汎用）又は他の制御ロジックとして実装されてもよい。更なる他の実施形態では、ＰＣＵ１３８によって実行される電力管理動作は、プロセッサの外部で、例えば、別個の電力管理集積回路（ＰＭＩＣ）又はプロセッサの外にある他のコンポーネントによって、実装されてもよい。更なる他の実施形態では、ＰＣＵ１３８によって実行される電力管理動作は、ＢＩＯＳ又は他のシステムソフトウェア内で実装されてもよい。
実施形態は、複数のコアの夫々が独立した電圧及び周波数点で動作することができるマルチコアプロセッサに特に適し得る。本明細書で使用されるように、「ドメイン」との用語は、同じ電圧及び周波数点で動作するハードウェア及び／又はロジックの集合を意味するために使用される。更に、マルチコアプロセッサは、固定機能ユニット、グラフィクスエンジン、などのような他の非コアプロセッシングエンジンを更に含むことができる。そのようなプロセッサは、グラフィクスエンジンに関連した１つ以上のドメイン（本明細書では、グラフィクスドメインと呼ばれる。）、及び非コア回路に関連した１つ以上のドメイン（本明細書では、システムエージェントと呼ばれる。）のような、コア以外の独立したドメインを含むことができる。マルチドメインプロセッサの多くの実施は単一の半導体で形成され得るが、他の実施は、異なるドメインが単一パッケージの異なる半導体ダイに存在することができるマルチチップパッケージによって実現され得る。
説明を簡単にするために示されていないが、非コアロジックなどの追加のコンポーネントや、内部メモリ、例えば、キャッシュメモリヒエラルキの１つ以上のレベルなどの他のコンポーネントが、プロセッサ１１０内に存在してもよいことを理解されたい。更に、集積電圧レギュレータにより図１の実施では示されているが、実施形態はそのように制限されない。例えば、他の調整電圧が、外部電圧レギュレータ１６０又は調整電圧の１つ以上の追加の外部源からオンチップのリソースへ供給されてもよい。
本明細書で記載されている電力管理技術は、オペレーティングシステム（ＯＳ）に基づいた電力管理（ＯＳＰＭ）メカニズムから独立しておりかつそれと相互補完的であってよいことに留意されたい。一例となるＯＳＰＭ技術に従って、プロセッサは、Ｐ状態と呼ばれる様々なパフォーマンス状態又はレベル、すなわち、Ｐ０からＰＮまでで、動作することができる。一般に、Ｐ１パフォーマンス状態は、ＯＳによって要求され得る最高の保証されたパフォーマンス状態に対応し得る。このＰ１状態に加えて、ＯＳは、より高いパフォーマンス状態、つまり、Ｐ０状態を更に要求することができる。このＰ０状態は、よって、電力及び／又はサーマルバジェットが利用可能であるときに、プロセッサハードウェアが保証周波数より高い周波数で動作するようプロセッサ又はその少なくとも部分を構成することができる日和見的、オーバクロック、又はターボモード状態であり得る。多くの実施で、プロセッサは、製造中にプロセッサに融合されるか又は別なふうに書き込まれる、特定のプロセッサの最大ピーク周波数を超える、Ｐ１保証最大周波数を上回る複数のいわゆるビン周波数を含むことができる。更に、１つのＯＳＰＭメカニズムに従って、プロセッサは、様々な電力状態又はレベルで動作することができる。電力状態に関して、ＯＳＰＭメカニズムは、一般的にＣ状態、Ｃ０、Ｃ１乃至Ｃｎ状態と呼ばれる異なった電力消費状態を指定し得る。コアがアクティブであるとき、それはＣ０状態で作動し、コアがアイドル状態であるとき、それは、非ゼロのＣ状態（例えば、Ｃ１～Ｃ６状態）とも呼ばれるコア低電力状態に置かれ得る。非ゼロの各Ｃ状態はより低い電力消費レベルにある（Ｃ６は、Ｃ１よりも深い低電力状態にある、など）。
多種多様なタイプの電力管理技術が異なる実施形態では個別的に又は組み合わせて使用されてもよいことを理解されたい。代表的な例として、電力コントローラは、１つ以上のコア又は他のプロセッサロジックの動作電圧及び／又は動作周波数がある状況で電力消費量を低減させるよう動的に制御され得る何らかの形態の動的電圧周波数スケーリング（ＤＶＦＳ）によって電力管理されるようプロセッサを制御してもよい。例において、ＤＶＦＳは、最も低い電力消費レベルで最適なパフォーマンスを提供するよう、カリフォルニア州サンタクララにあるインテル コーポレイションから入手可能なＥｎｈａｎｃｅｄ Ｉｎｔｅｌ ＳｐｅｅｄＳｔｅｐ技術を用いて、実行されてもよい。他の例では、ＤＶＦＳは、条件（例えば、作業負荷及び利用可能性）に基づいて保証動作周波数よりも高い周波数で動作することを１つ以上のコア又は他の計算エンジンに可能にするために、Ｉｎｔｅｌ ＴｕｒｂｏＢｏｏｓｔ技術を用いて、実行されてもよい。
特定の例で使用され得る他の電力管理技術は、異なる計算エンジン間の作業負荷の動的な交換である。例えば、プロセッサは、電力や制限された状況で、１以上の作業負荷が、より低電力のコア又は他の計算エンジンで実行されるよう動的に切り替えられ得るように、異なる電力消費レベルで動作する非対称なコア又は他のプロセッシングエンジンを含んでもよい。他の例示的な電力管理技術は、コア及び／又は他の計算エンジンをデューティサイクルに従って周期的に有効及び無効にさせるハードウェア・デューティ・サイクリング（Hardware Duty Cycling，ＨＤＣ）であり、それにより、１つ以上のコアは、デューティサイクルの非アクティブ周期中には非アクティブにされ、デューティサイクルのアクティブ周期中にはアクティブにされ得る。
電力管理技術はまた、制約が動作環境で存在する場合に使用されてもよい。例えば、電力及び／又は熱的制約に遭遇する場合に、電力は、動作周波数及び／又は電圧を低減させることによって低減され得る。他の電力管理技術は、命令実行レートのスロットリング又は命令のスケジューリングの制限を含む。また更に、所与の命令セットアーキテクチャの命令は電力管理動作に関して明示的又は暗黙的な指示を含むことが可能である。これらの特定の例により記載されてきたが、多くの他の電力管理技術が特定の実施形態で使用されてもよいことを理解されたい。
実施形態は、サーバプロセッサ、デスクトッププロセッサ、モバイルプロセッサなどを含む、様々な市場のためのプロセッサで実装され得る。これより図２を参照すると、本発明の実施形態に従うプロセッサのブロック図が示されている。図２に示されるように、プロセッサ２００は、複数のコア２１０ａ～２１０ｎを含むマルチコアプロセッサであってよい。一実施形態で、夫々のそのようなコアは、独立した電力ドメインを有してもよく、作業負荷に基づいてアクティブ状態及び／又は最大パフォーマンス状態から出入りするよう構成され得る。１つ以上のコア２１０は、他のコアに対して異種であってもよく、例えば、異なるマイクロアーキテクチャ、命令セットアーキテクチャ、パイプラインデプス、電力及びパフォーマンス性能を有している。様々なコアが、様々なコンポーネントを含むシステムエージェント２２０へインターコネクト２１５を介して結合され得る。明らかなように、システムエージェント２２０は、ラストレベルキャッシュであってもよい共有キャッシュ２３０を含んでもよい。更に、システムエージェントは、例えば、メモリバスを介して、システムメモリ（図２に図示せず。）と通信する集積メモリコントローラ２４０を含んでもよい。システムエージェント２２０はまた、様々なインターフェース２５０及び電力制御ユニット２５５を含み、これらは、本明細書で記載されている電力管理技術を実行するロジックを含み得る。
更に、インターフェース２５０ａ～２５０ｎによって、周辺機器、大容量記憶装置などのような様々なオフチップコンポーネントに対して接続が行われ得る。図２の実施形態ではこの特定の実施により示されているが、本発明の範囲はこれに関して制限されない。
これより図３を参照すると、本発明の他の実施形態に従うマルチドメインプロセッサのブロック図が示されている。図３の実施形態で示されているように、プロセッサ３００は複数のドメインを含む。具体的に、コアドメイン３１０は複数のコア３１０ａ～３１０ｎを含むことができ、グラフィクスドメイン３２０は１つ以上のグラフィクスエンジンを含むことができ、システムエージェントドメイン３５０が更に存在してもよい。いくつかの実施形態で、システムエージェントドメイン３５０は、コアドメインから独立した周波数で実行されてもよく、ドメイン３１０及び３２０が高電力状態及び低電力状態に動的に出たり入ったりするよう制御され得るように、電力制御イベント及び電力管理を扱うべく常にオンされたままであってよい。ドメイン３１０及び３２０の夫々は、異なる電圧及び／又は電力で動作してもよい。３つのドメインしか示されていないが、本発明の範囲はこれに関して制限されず、追加のドメインが他の実施形態では存在する可能性があることを理解されたい。例えば、複数のコアドメインは、少なくとも１つのコアを夫々が含みながら存在してもよい。
一般に、コア３１０ａ～３１０ｎの夫々は、様々な実行ユニット及び追加のプロセッシング要素に加えて低レベルキャッシュを更に含んでもよい。次いで、様々なコアは、互いに、及びラストレベルキャッシュ（ＬＬＣ）３４０ａ～３４０ｎの複数のユニットから成る共有キャッシュメモリに結合されてもよい。様々な実施形態で、ＬＬＣ３４０は、コア及びグラフィクスエンジン、更には様々なメディア処理回路の間で、共有されてもよい。明らかなように、リングインターコネクト３３０は、このようにしてコアを連結し、コア、グラフィクスエンジン３２０，及びシステムエージェントドメイン３５０の間の相互接続を提供する。一実施形態で、インターコネクト３３０はコアドメインの部分であることができる。しかし、他の実施形態では、リングインターコネクト３３０は、それ自体のドメインであることができる。
更に明らかなように、システムエージェントドメイン３５０は、関連するディスプレイの制御及びそれへのインターフェースを提供し得るディスプレイコントローラ３５２を含んでもよい。更に明らかなように、システムエージェントドメイン３５０は、本明細書で記載されている電力管理技術を実行するロジックを含むことができる電力制御ユニット３５５を含んでもよい。
更に図３で明らかなように、プロセッサ３００は、動的ランダム・アクセス・メモリ（ＤＲＡＭ）などのシステムメモリへのインターフェースを提供することができる集積メモリコントローラ（ＩＭＣ）３７０を更に含むことができる。複数のインターフェース３８０ａ～３８０ｎは、プロセッサと他の回路との間の相互接続を可能にするよう存在してもよい。例えば、一実施形態で、少なくとも１つのダイレクト・メディア・インターフェース（ＤＭＩ）インターフェースは、１つ以上のＰＣＩｅインターフェースとともに設けられてもよい。また更に、追加のプロセッサ又は他の回路などの他のエージェント間の通信を提供するよう、１つ以上のＱＰＩインターフェースも設けられてもよい。図３の実施形態ではこのような高レベルで示されているが、本発明の範囲はこれに関して制限されないことを理解されたい。
図４を参照すると、複数のコアを含むプロセッサの実施形態が表されている。プロセッサ４００は、マイクロプロセッサ、埋め込みプロセッサ、デジタル・シグナル・プロセッサ（ＤＳＰ）、ネットワークプロセッサ、ハンドヘルドプロセッサ、アプリケーションプロセッサ、コプロセッサ、システム・オン・チップ（ＳｏＣ）、又はコードを実行する他のデバイスのような、あらゆるプロセッサ又はプロセッシングデバイスも含む。プロセッサ４００は、一実施形態で、少なくとも２つのコア、コア４０１及びコア４０２を含み、非対称コア又は対称コア（図示されている実施形態）を含んでもよい。なお、プロセッサ４００は、対称又は非対称であってよいプロセッシング要素をいくつでも含んでもよい。
一実施形態で、プロセッシング要素は、ソフトウェアスレッドをサポートするハードウェア又はロジックを指す。ハードウェアプロセッシング要素の例には、実行状態又はアーキテクチャ状態などの、プロセッサの状態を保持することができるスレッドユニット、スレッドスロット、スレッド、プロセスユニット、コンテキスト、コンテキストユニット、論理プロセッサ、ハードウェアスレッド、コア、及び／又はあらゆる他の要素が含まれる。すなわち、プロセッシング要素は、一実施形態では、ソフトウェアスレッド、オペレーティングシステム、アプリケーション、又は他のコードなどのコードと独立して関連付けられ得る如何なるハードウェアも指す。物理プロセッサは、通常は、コア又はハードウェアスレッドなどの他のプロセッシング要素を潜在的にいくつでも含む集積回路を指す。
コアは、しばしば、独立したアーキテクチャ状態を保持することができる集積回路に置かれたロジックを指し、各独立して保持されたアーキテクチャ状態は、少なくともいくつかの専用の実行リソースと関連付けられる。コアとは対照的に、ハードウェアスレッドは、通常は、独立したアーキテクチャ状態を保持することができる集積回路に置かれた如何なるロジックも指し、独立して保持されたアーキテクチャ状態は、実行リソースへのアクセスを共有する。明らかなように、特定のリソースが共有され、他がアーキテクチャ状態に専用である場合に、ハードウェアスレッドの命名法とコアとの間のラインは重なり合う。しかし、多くの場合に、コア及びハードウェアスレッドは、個別的な論理プロセッサとしてオペレーティングシステムによって見なされ、オペレーティングシステムは、各論理プロセッサで動作を個別的にスケジューリングすることができる。
物理プロセッサ４００は、図４に表されるように、２つのコア、コア４０１及びコア４０２を含む。ここで、コア４０１及びコア４０２は、対称コア、つまり、同じ構成、機能ユニット、及び／又はロジックを備えたコアと見なされる。他の実施形態では、コア４０１は、アウト・オブ・オーダーのプロセッサコアを含み、コア４０２は、イン・オーダーのプロセッサコアを含む。しかし、コア４０１及びコア４０２は、ネイティブコア、ソフトウェア管理コア、ネイティブ命令セットアーキテクチャ（ＩＳＡ）を実行するよう適応されたコア、変換されたＩＳＡを実行するよう適応されたコア、コデザインコア、又は他の既知のコアのような、あらゆるタイプのコアから個別的に選択されてもよい。更に議論を進めるために、コア４０１に表されている機能ユニットは、コア４０２内のユニットが同様に動作するものとして、以下で更に詳細に説明される。
表されているように、コア４０１は、２つのハードウェアスレッド（ハードウェアスレッドスロットとも呼ばれる。）と関連し得る２つのアーキテクチャ状態レジスタ４０１ａ及び４０１ｂを含む。従って、オペレーティングシステムなどのソフトウェアエンティティは、一実施形態では、潜在的に、プロセッサ４００を４つの別個のプロセッサ、つまり、４つのソフトウェアスレッドを同時に実行可能な４つの論理プロセッサ又はプロセッシング要素と見なす。上記で暗に示されたように、第１スレッドはアーキテクチャ状態レジスタ４０１ａに関連し、第２スレッドはアーキテクチャ状態レジスタ４０１ｂに関連し、第３スレッドはアーキテクチャ状態レジスタ４０２ａに関連してもよく、第４スレッドはアーキテクチャ状態レジスタ４０２ｂに関連してもよい。ここで、アーキテクチャ状態レジスタ（４０１ａ、４０１ｂ、４０２ａ、及び４０２ｂ）は、上述されたように、プロセッシング要素、スレッドスロット、又はスレッドユニットに関連してもよい。表されているように、アーキテクチャ状態レジスタ４０１ａは、アーキテクチャ状態レジスタ４０１ｂで複製されるので、個々のアーキテクチャ状態／コンテキストは、論理プロセッサ４０１ａ及び論理プロセッサ４０１ｂのために記憶可能である。コア４０１において、他のより小さいリソース、例えば、アロケータ及びリネーマブロック４３０の命令ポインタ及びリネーミングロジックも、スレッド４０１ａ及び４０１ｂのために複製されてもよい。リオーダ／リタイアメントユニット４３５のリオーダバッファ、ブランチ・ターゲット・バッファ及び命令トランスレーション・ルックアサイド・バッファ（ＢＴＢ及びＩ－ＴＬＢ）４２０、ロード／ストアバッファ、及びキューのようないくつかのリソースは、パーティショニングを通じて共有されてもよい。汎用の内部レジスタ、ページ・テーブル・ベース・レジスタ、ローレベル・データキャッシュ及びデータＴＬＢ４５０、実行ユニット４４０、及びリーダー／リタイアメントユニット４３５の部分のような他のリソースは、潜在的に完全に共有される。
プロセッサ４００は、他のリソースをしばしば含み、それらは、完全に共有されても、パーティショニングを通じて共有されても、又はプロセッシング要素によって／それに専用であってもよい。図４で、プロセッサの例となる論理ユニット／リソースを含む純粋に例示的なプロセッサが表されている。プロセッサは、これらの機能ユニットのいずれも含んでも又は省略してもよく、また、表されていない他の既知の機能ユニット、ロジック、又はファームウェアを含んでもよいことに留意されたい。表されているように、コア４０１は、単純化された代表的なアウト・オブ・オーダー（ＯＯＯ）プロセッサコアを含む。しかし、イン・オーダープロセッサが、異なる実施形態では利用されてもよい。
コア４０１は、フェッチされた要素をデコードするようフェッチユニットへ結合されたデコードモジュール４２５を更に含む。フェッチロジックは、一実施形態で、スレッドスロット４０１ａ、４０１ｂに夫々関連した個別的なシーケンスを含む。通常、コア４０１は、プロセッサ４００で実行可能な命令を定義／指定する第１ＩＳＡに関連する。しばしば、第１ＩＳＡの部分である機械コード命令は、実行される命令又は動作を参照／指定する命令の部分（オペコードと呼ばれる。）を含む。デコードモジュール４２５は、オペコードから命令を認識し、第１ＩＳＡによって定義されるように処理するために、デコードされた命令をパイプラインで渡す回路を含む。例えば、デコーダモジュール４２５は、一実施形態で、トランザクション命令のような特定の命令を認識するよう設計又は適応されたロジックを含む。デコーダモジュール４２５による認識の結果として、アーキテクチャ又はコア４０１は、適切な命令に関連したタスクを実行するよう特定の予め定義されたアクションを行う。留意されるべきは、本明細書で記載されているタスク、ブロック、動作、及び方法のいずれもが、単一又は複数の命令に応答して実行されてもよい点であり、命令のいくつかは、新しい又は古い命令であってよい。
一例で、アロケータ及びリネーマブロック４３０は、命令処理結果を記憶するレジスタファイルなどのリソースをリザーブするアロケータを含む。なお、スレッド４０１ａ及び４０１ｂは、潜在的に、アウト・オブ・オーダー実行が可能であり、アロケータ及びリネーマブロック４３０は、命令結果を追跡するリオーダバッファなどの他のリソースもリザーブする。リネーマブロック４３０はまた、プロセッサ４００の内部にある他のレジスタにプログラム／命令参照レジスタをリネームするレジスタリネーマを含んでもよい。リオーダ／リタイアメントユニット４３５は、アウト・オブ・オーダー実行及びアウト・オブ・オーダーで実行された命令のその後のイン・オーダーリタイアメントをサポートするために、上記のリオーダバッファ、ロードバッファ、及びストアバッファなどのコンポーネントを含む。
スケジューラ及び実行ユニットブロック４４０は、一実施形態で、命令／動作を実行ユニットでスケジューリングするスケジューラユニットを含む。例えば、浮動小数点命令は、利用可能な浮動小数点実行ユニットを有している実行ユニットの部分でスケジューリングされる。実行ユニットに関連したレジスタファイルがまた、情報命令処理結果を記憶するよう含まれる。例となる実行ユニットは、浮動小数点実行ユニット、整数実行ユニット、ジャンプ実行ユニット、ロード実行ユニット、ストア実行ユニット、及び他の既知の実行ユニットを含む。
より低いレベルのデータキャッシュ及びデータ／トランスレーション・ルックアサイド・バッファ（Ｄ－ＴＬＢ）４５０が、実行ユニット４４０へ結合される。データキャッシュは、メモリコヒーレンシ状態で潜在的に保持される、データオペランドなどの、最近使用／操作された要素を格納するためのものである。Ｄ－ＴＬＢは、最近の仮想／線形アドレスか物理アドレスへの変換を格納するためのものである。具体例として、プロセッサは、物理メモリを複数の仮想ページに分割するためのページテーブル構造を含んでもよい。
ここで、コア４０１及びコア４０２は、最近フェッチされた要素をキャッシュするためのより高いレベルの又はより遠いキャッシュ４１０へのアクセスを共有する。より高いレベル又はより遠いとは、キャッシュレベルが増大すること、又は実行ユニットから遠ざかることを指すことに留意されたい。一実施形態で、より高いレベルのキャッシュ４１０は、ラストレベルデータキャッシュ、つまり、プロセッサ４００でのメモリ階層内で最後のキャッシュ、例えば、第２又は第３レベルデータキャッシュである。しかし、より高いレベルのキャッシュ４１０は、それが命令キャッシュにと関連付けられてもよく又はそれを含むということで、そのように限定されない。命令キャッシュの一種であるトレースキャッシュが代わりに、最近デコードされたトレースを格納するようデコーダモジュール４２５の後に結合されてもよい。
表されている構成では、プロセッサ４００はまた、バスインターフェース４０５及び電力制御ユニット４６０を含み、これらは、本発明の実施形態に従って電力管理を実行してもよい。このシナリオでは、バスインターフェース４０５は、システムメモリ及び他のコンポーネントなどの、プロセッサ４００の外部にあるデバイスと通信するためのものである。
メモリコントローラ４７０は、１つ又は多数のメモリのような他のデバイスとインターフェース接続し得る。例において、バスインターフェース４０５は、メモリとインターフェース接続するためのメモリコントローラと、グラフィクスプロセッサとインターフェース接続するためのグラフィクスコントローラとを備えたリングインターコネクトを含む。ＳｏＣ環境では、ネットワークインターフェース、コプロセッサ、メモリ、グラフィクスプロセッサ、及びあらゆる他の既知のコンピュータデバイス／インターフェースなどの、より多くのデバイスが、高い機能性及び低い電力消費とともにスモール・フォーム・ファクタを提供するよう単一のダイ又は集積回路に集積されてもよい。
これより図５を参照すると、本発明の一実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図が示されている。図５に示されるように、プロセッサコア５００は、多段パイプライン化されたアウト・オブ・オーダープロセッサであってよい。コア５００は、内蔵電圧レギュレータ又は外部電圧レギュレータから受け取られ得る受電動作電圧に基づき様々な電圧で動作し得る。
図５から明らかなように、コア５００は、実行される命令をフェッチして、それらをプロセッサパイプラインでの後の使用のために準備するために使用され得るフロントエンドユニット５１０を含む。例えば、フロントエンドユニット５１０は、フェッチユニット５０１、命令キャッシュ５０３、及び命令デコーダ５０５を含み得る。いくつかの実施で、フロントエンドユニット５１０は、マイクロコードストレージ及びマイクロオペレーションストレージとともに、トレースキャッシュを更に含んでもよい。フェッチユニット５０１は、例えば、メモリ又は命令キャッシュ５０３から、マクロ命令をフェッチし、それらをプリミティブ、すなわち、プロセッサによって実行されるマイクロオペレーションにデコードするようそれらのマクロ命令を命令デコーダ５０５へフィードし得る。
フロントエンドユニット５１０と実行ユニット５２０との間には、マイクロ命令を受け取って、それらを実行のために準備するために使用され得るアウト・オブ・オーダー（ＯＯＯ）エンジン５１５が結合されている。より具体的には、ＯＯＯエンジン５１５は、マイクロ命令フローを並べ直して、実行に必要な様々なリソースを割り当てるために、更には、レジスタファイル５３０及び拡張レジスタファイル５３５などの様々なレジスタファイル内の記憶位置への論理レジスタのリネーミングを提供するために、様々なバッファを含み得る。レジスタファイル５３０は、整数演算及び浮動小数点演算のための別個のレジスタファイルを含んでもよい。構成、制御、及び追加の動作のために、機械固有レジスタ（ＭＳＲ）の組５３８も存在して、コア５００内（及びコアの外部）の様々なロジックにアクセス可能であってよい。
例えば、他の特殊なハードウェアの中でも、様々な整数、浮動小数点、及び単一命令複数データ（ＳＩＭＤ）論理ユニットを含む、様々なリソースを含め、様々なリソースが、実行ユニット５２０に存在してもよい。例えば、そのような実行ユニットは、そのような実行ユニットの中でも特に、１つ以上の算術ロジックユニット（ＡＬＵ）５２２及び１つ以上のベクトル実行ユニット５２４を含み得る。
実行ユニットからの結果は、リタイアメントロジック、つまり、リオーダバッファ（ＲＯＢ）５４０へ供給され得る。より具体的には、ＲＯＢ５４０は、実行される命令に関連した情報を受け取るよう様々なアレイ及びロジックを含んでよい。この情報は、次いで、命令が有効にリタイアされ、プロセッサのアーキテクチャ状態にコミットされたデータをもたらし得るかどうか、又は命令の適切なリタイアメントを妨げる１つ以上の例外（exceptions）が起きたかどうかを決定するために、ＲＯＢ５４０によって検査される。当然、ＲＯＢ５４０は、リタイアメントに関連した他の動作を扱ってもよい。
図５に示されるように、ＲＯＢ５４０はキャッシュ５５０へ結合される。キャッシュ５５０は、一実施形態では、ローレベルキャッシュ（例えば、Ｌ１キャッシュ）であってよいが、本発明の範囲は、これに関して制限されない。また、実行ユニット５２０は、キャッシュ５５０へ直接に結合され得る。キャッシュ５５０から、データ通信は、より高いレベルのキャッシュ、システムメモリ、などと起こり得る。図５の実施形態ではこのような高レベルで示されているが、本発明の範囲はこれに関して制限されないことを理解されたい。例えば、図５の実施は、Ｉｎｔｅｌ ｘ８６命令セットアーキテクチャ（ＩＳＡ）のようなアウト・オブ・オーダーマシンに関連するが、本発明の範囲はこれに関して制限されない。つまり、他の実施形態は、イン・オーダープロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ（例えば、ＡＲＭベースのプロセッサ）、又はエミュレーションエンジン及び関連するロジック回路を介して異なるＩＳＡの命令及び動作をエミュレートすることができる他のタイプのＩＳＡのプロセッサで、実装されてもよい。
これより図６を参照すると、他の実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図が示されている。図６の実施形態では、コア６００は、電力消費を低減するよう設計された比較的に限られたパイプラインデプスを有しているＩｎｔｅｌ Ａｔｏｍベースプロセッサなどの、異なるマイクロアーキテクチャの低電力コアであってよい。明らかなように、コア６００は、命令を命令デコーダ６１５へ供給するよう結合された命令キャッシュ６１０を含む。分岐予測器６０５が命令キャッシュ６１０へ結合されてもよい。命令キャッシュ６１０は、Ｌ２キャッシュ（図６では、説明を簡単にするために、図示せず。）などの他のレベルのキャッシュメモリへ更に結合されてもよいことに留意されたい。次いで、命令デコーダ６１５は、デコードされた命令を、記憶及び所与の実行パイプラインへの供給のために発行キュー（issue queue，ＩＱ）６２０へ供給する。マイクロコードＲＯＭ６１８が命令デコーダ６１５へ結合される。
浮動小数点パイプライン６３０は、浮動小数点（floating point，ＦＰ）レジスタファイル６３２を含む。ＦＰレジスタファイル６３２は、１２８、２５６、又は５１２ビットなどの所与のビット幅の複数のアーキテクチャレジスタを含み得る。パイプライン６３０は、パイプラインの複数の実行ユニットのうちの１つでの実行のために命令をスケジューリングする浮動小数点スケジューラ６３４を含む。示されている実施形態では、そのような実行ユニットは、算術ロジックユニット（ＡＬＵ）６３５、シャッフルユニット６３６、及び浮動小数点（ＦＰ）加算器６３８を含む。次いで、これらの実行ユニットで生成された結果は、レジスタファイル６３２のバッファ及び／又はレジスタに返され得る。当然、これらの数例の実行ユニットを用いて示される一方で、追加の又は異なる浮動小数点実行ユニットが他の実施形態では存在してもよいことを理解されたい。
整数パイプライン６４０も設けられ得る。示されている実施形態では、パイプライン６４０は整数（ＩＮＴ）レジスタファイル６４２を含む。ＩＮＴレジスタファイル６４２は、１２８又は２５６ビットなどの所与のビット幅の複数のアーキテクチャレジスタを含み得る。パイプライン６４０は、パイプラインの複数の実行ユニットのうちの１つでの実行のために命令をスケジューリングする整数実行（integer execution，ＩＥ）スケジューラ６４４を含む。示されている実施形態では、そのような実行ユニットは、ＡＬＵ６４５、シフタユニット６４６、及びジャンプ実行ユニット（jump execution unit，ＪＥＵ）６４８を含む。次いで、これらの実行ユニットで生成された結果は、レジスタファイル６４２のバッファ及び／又はレジスタに返され得る。当然、これらの数例の実行ユニットを用いて示される一方で、追加の又は異なる整数実行ユニットが他の実施形態では存在してもよいことを理解されたい。
メモリ実行（memory execution，ＭＥ）スケジューラ６５０は、ＴＬＢ６５４へも結合されているアドレス生成ユニット（address generation unit，ＡＧＵ）６５２での実行のためにメモリ動作をスケジューリングし得る。明らかなように、このような構造はデータキャッシュ６６０へ結合してもよく、データキャッシュ６６０は、Ｌ０及び／又はＬ１データキャッシュであってもよく、次いで、Ｌ２キャッシュを含む更なるレベルのキャッシュメモリヒエラルキへ結合する。
アウト・オブ・オーダー実行のためのサポートを提供するために、アロケータ／リネーマ６７０が、アウト・オブ・オーダーで実行された命令をリタイアメントのために順番に並べ直すよう構成されるリオーダバッファ６８０に加えて、設けられてもよい。図６の例示ではこの特定のパイプラインアーキテクチャを用いて示されているが、多くの変更及び代替が可能であることを理解されたい。
非対称コアを備えたプロセッサでは、例えば、図５及び図６のマイクロアーキテクチャによれば、作業負荷は、電力管理上の理由によりコア間で動的に交換され得ることに留意されたい。これは、これらのコアが、たとえ異なるパイプライン設計及びデプスを有しているとしても、同じ又は関連するＩＳＡのコアであり得るからである。そのような動的なコア交換は、ユーザアプリケーション（及び場合によってはカーネルも）にとってトランスペアレントな方法で実行され得る。
図７を参照すると、更なる他の実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図が示されている。図７に表されているように、コア７００は、非常に低い電力消費レベルで実行される多段階のイン・オーダーパイプラインを含み得る。１つのそのような例として、コア７００は、カリフォルニア州サニーベールにあるＡＲＭホールディングス，ＬＴＤ．から入手可能なＡＲＭ Ｃｏｒｔｅｘ Ａ５３設計に従うマイクロアーキテクチャを有してもよい。実施において、８段パイプラインが設けられてもよく、これは、３２ビット及び６４ビットの両方のコードを実行するよう構成される。コア７００は、命令をフェッチして、それらをデコードユニット７１５へ供給するよう構成されるフェッチユニット７１０を含む。デコードユニット７１５は、命令、例えば、ＡＲＭｖ８ ＩＳＡのような所与のＩＳＡのマクロ命令をデコードし得る。キュー７３０が、デコードされた命令を記憶するようデコードユニット７１５へ結合してもよいことに更に留意されたい。デコードされた命令は、発行ロジック７２５へ供給され、発行ロジック７２５で、デコードされた命令は、複数の実行ユニットのうちの所与の１つに発行され得る。
更に図７を参照して、発行ロジック７２５は、複数の実行ユニットのうちの１つへ命令を発行してもよい。示されている実施形態では、これらの実行ユニットは、整数ユニット７３５、乗算ユニット７４０、浮動小数点／ベクトルユニット７５０、デュアル発行ユニット７６０、及びロード／ストアユニット７７０を含む。これらの異なる実行ユニットの結果は、ライトバック（writeback，ＷＢ）ユニット７８０へ供給されてもよい。説明を簡単にするために１つのライトバックユニットしか示されていないが、いくつかの実施では、別個のライトバックユニットは、実行ユニットの夫々と関連付けられてもよいことを理解されたい。更には、図７に示されているユニット及びロジックの夫々は、高レベルで表現されているが、特定の実施は、より多くの又は異なった構造を含んでもよいことを理解されたい。図７で見られるようなパイプラインを備えている１つ以上のコアを用いて設計されたプロセッサは、モバイルデバイスからサーバシステムに及ぶ多種多様なエンド製品で実装されてもよい。
図８を参照すると、更に別の実施形態に従うプロセッサコアのマイクロアーキテクチャのブロック図が示されている。図８に表されているように、コア８００は、非常に高い性能レベルで実行される多段階のマルチ発行アウト・オブ・オーダーパイプラインを含み得る（図７のコア７００よりも高い電力量レベルで存在してもよい）。１つのそのような例として、プロセッサ８００は、ＡＲＭ Ｃｏｒｔｅｘ Ａ５７設計に従うマイクロアーキテクチャを有してもよい。実施において、１５段（又はそれよりも多い段）のパイプラインが設けられてもよく、３２ビット及び６４ビットの両方のコードを実行するよう構成される。加えて、パイプラインは、３（又はそれよりも大きい）ワイド及び３（又はそれよりも多い）発行動作を提供し得る。コア８００は、命令をフェッチして、それらを、キャッシュ８２０へ結合されているデコーダ／リネーマ／ディスパッチャユニット８１５へ供給するよう構成されるフェッチユニット８１０を含む。ユニット８１５は、命令、例えば、ＡＲＭｖ８命令セットアーキテクチャのマクロ命令をデコードし、命令内のレジスタ参照をリネームし、（最終的に）選択された実行ユニットへ命令をディスパッチし得る。デコードされた命令は、キュー８２５に格納されてもよい。説明を簡単にするために１つのキュー構造しか図８には示されていないが、別個のキューが多種多様な実行ユニットの夫々のために設けられてもよいことを理解されたい。
また、図８には、発行ロジック８３０が示されており、発行ロジック８３０から、キュー８２５に格納されているデコードされた命令が、選択された実行ユニットへ発行され得る。発行ロジック８３０はまた、発行ロジック８３０が結合する多種多様なタイプの実行ユニットの夫々のための別個の発行ロジックで、特定の実施形態では実装されてもよい。
デコードされた命令は、複数の実行ユニットのうちの所与の１つへ発行されてもよい。示されている実施形態では、これらの実行ユニットは、１つ以上の整数ユニット８３５、乗算ユニット８４０、浮動小数点／ベクトルユニット８５０、分岐ユニット８６０、及びロード／ストアユニット８７０を含む。実施形態において、浮動小数点／ベクトルユニット８５０は、１２８又は２５６ビットのＳＩＭＤ又はベクトルデータを扱うよう構成され得る。また更に、浮動小数点／ベクトルユニット８５０は、ＩＥＥＥ－７５４倍精度浮動小数点演算を実行してもよい。これらの異なる実行ユニットの結果は、ライトバックユニット８８０へ供給されてもよい。いくつかの実施で、別個のライトバックユニットは、実行ユニットの夫々と関連付けられてもよい。更には、図８に示されているユニット及びロジックの夫々が高レベルで表現されているが、特定の実施は、より多くの又は異なる構造を含んでもよい。
非対称コアを備えたプロセッサでは、例えば、図７及び図８のマイクロアーキテクチャによれば、作業負荷は、電力管理上の理由により動的に交換され得ることに留意されたい。これは、これらのコアが、たとえ異なるパイプライン設計及びデプスを有しているとしても、同じ又は関連するＩＳＡのコアであり得るからである。そのような動的なコア交換は、ユーザアプリケーション（及び場合によってはカーネルも）にとってトランスペアレントな方法で実行され得る。
図５～８のうちのいずれか１つで見られるようなパイプラインを備えている１つ以上のコアを使用して設計されたプロセッサは、モバイルデバイスからサーバシステムに及ぶ多種多様なエンド製品で実装されてもよい。これより図９を参照すると、本発明の他の実施形態に従うプロセッサのブロック図が示されている。図９の実施形態では、プロセッサ９００は、複数のドメインを含むＳｏＣであってよく、各ドメインは、独立した動作電圧及び動作周波数で動作するよう制御され得る。具体的な実例として、プロセッサ９００は、インテル コーポレイションから入手可能なｉ３、ｉ５、ｉ７、又は他のそのようなプロセッサのような、Ｉｎｔｅｌ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｃｏｒｅベースのプロセッサであってもよい。しかし、カリフォルニア州サニーベールにあるＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ，Ｉｎｃ．（ＡＲＭ）から入手可能なもののような他の低電力プロセッサ、ＡＲＭ Ｈｏｌｄｉｎｇｓ，Ｌｔｄ．又はそのライセンシーからのＡＲＭベース設計、あるいは、カリフォルニア州サニーベールにあるＡＲＭホールディングスＭＩＰＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．又はそのライセンシー若しくは採用者からのＭＩＰＳベース設計が、代わりに、Ａｐｐｌｅ Ａ７プロセッサ、Ｑｕａｌｃｏｍｍ Ｓｎａｐｄｒａｇｏｎプロセッサ、又はＴｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ ＯＭＡＰプロセッサなどのような他の実施形態で存在してもよい。そのようなＳｏＣは、異種システムアーキテクチャに基づいたプロセッサ設計を有している異種システムアーキテクチャを組み込み得るスマートフォン、タブレットコンピュータ、ファブレットコンピュータ、Ｕｌｔｒａｂｏｏｋコンピュータ、又は他のポータブル型コンピューティングデバイスなどの低電力システムで使用されてもよい。
図９に示されている高レベルビューで、プロセッサ９００は、複数のコアユニット９１０ａ～９１０ｎを含む。各コアユニットは、１つ以上のプロセッサコア、１つ以上のキャッシュメモリ、及び他の回路を含んでもよい。各コアユニット９１０は、１つ以上の命令セット（例えば、ｘ８６命令セット（より新しいバージョンで加えられているいくつかの拡張を含む）；ＭＩＰＳ命令セット；ＡＲＭ命令セット（ＮＥＯＮなどの任意の追加拡張を含む））若しくは他の命令セット又はそれらの組み合わせをサポートしてもよい。コアユニットのいくつかは、（例えば、異なる設計の）異種リソースであってもよいことに留意されたい。更には、そのようなコアの夫々は、キャッシュメモリ（図示せず。）へ結合されてもよく、キャッシュメモリは、実施形態において、共有レベル２（Ｌ２）キャッシュメモリであってよい。不揮発性ストレージ９３０は、様々なプログラム及び他のデータを記憶するために使用されてもよい。例えば、このストレージは、マイクロコード、ブート情報（例えば、ＢＩＯＳ）、他のシステムソフトウェアなどの少なくとも部分を記憶するために使用されてもよい。
各コアユニット９１０はまた、プロセッサの付加的な回路への相互接続を可能にするようバスインターフェースユニットなどのインターフェースを含んでもよい。実施形態で、各コアユニット９１０は、一次キャッシュコヒーレントオンダイインターコネクトとして動作し得るコヒーレントファブリックへ結合し、次いで、コヒーレントファブリックは、メモリコントローラ９３５へ結合する。次いで、メモリコントローラ９３５は、ＤＲＡＭなどのメモリ（図９の例示を簡単にするために図示せず。）との通信を制御する。
コアユニットに加えて、グラフィクス処理を実行するとともに、場合によりグラフィクスプロセッサでの汎用動作（いわゆる、ＧＰＧＰＵ動作）を実行する１つ以上のグラフィクス・プロセッシング・ユニット（ＧＰＵ）を含み得る少なくとも１つのグラフィクスユニット９２０を含め、付加的なプロセッシングエンジンが、プロセッサ内に存在する。加えて、少なくとも１つの画像信号プロセッサ９２５が存在してもよい。信号プロセッサ９２５は、ＳｏＣの内部にあるか又はオフチップである１つ以上の捕捉デバイスから受け取られた入来画像データを処理するよう構成され得る。
他のアクセラレータも存在してもよい。図９の実例では、ビデオコーダ９５０は、ビデオ情報の符号化及び復号化を含むコーディング動作、例えば高精細ビデオコンテンツのためのハードウェア加速サポートを提供すること、を実行してもよい。ディスプレイコントローラ９５５は、システムの内部及び外部ディスプレイのためのサポートを提供することを含む表示動作を加速させるよう更に設けられてもよい。加えて、セキュリティプロセッサ９４５は、セキュアブート動作、様々な暗号化動作、などのようなセキュリティ動作を実行するために存在してもよい。
ユニットの夫々は、各自の電力消費を電力マネージャ９４０により制御され得る。電力マネージャ９４０は、本明細書で記載されている様々な電力管理技術を実行する制御ロジックを含み得る。
いくつかの実施形態で、プロセッサ９００は、様々な周辺機器が結合し得るコヒーレントファブリックへ結合されている非コヒーレントファブリックを更に含んでもよい。１つ以上のインターフェース９６０ａ～９６０ｄは、１つ以上のオフチップデバイスとの通信を可能にする。そのような通信は、数ある通信プロトコルのタイプの中でも、ＰＣＩｅ、ＧＰＩＯ、ＵＳＢ、Ｉ２Ｃ、ＵＡＲＴ、ＭＩＰＩ、ＳＤＩＯ、ＤＤＲ、ＳＰＩ、ＨＤＭＩ（登録商標）などの様々な通信プロトコルを経由してもよい。図９の実施形態ではこのような高レベルで示されているが、本発明の範囲はこれに関して制限されないことを理解されたい。
これより図１０を参照すると、代表的なＳｏＣのブロック図が示されている。示されている実施形態では、ＳｏＣ１０００は、スマートフォン、又はタブレットコンピュータ若しくは他のポータブルコンピューティングデバイスなどの他の低電力デバイスへの組み込みのために最適化されるよう低電力動作のために構成されたマルチコアＳｏＣであってよい。例として、ＳｏＣ１０００は、より高い電力及び／又は低電力のコア、例えば、アウト・オブ・オーダーコア及びイン・オーダーコア、の組み合わせのような、非対称な又は異なるタイプのコアを用いて実装されてもよい。種々の実施形態で、これらのコアは、Ｉｎｔｅｌ Ａｒｃｈｉｔｅｃｔｕｒｅコア設計又はＡＲＭアーキテクチャ設計に基づいてもよい。更なる他の実施形態では、ＩｎｔｅｌコアとＡＲＭコアとの混合が、所与のＳｏＣで実装されてもよい。
図１０から明らかなように、ＳｏＣ１０００は、複数の第１コア１０１２ａ～１０１２ｄを有している第１コアドメイン１０１０を含む。例において、これらのコアは、イン・オーダーコアのような低電力コアであってよい。一実施形態で、これらの第１コアは、ＡＲＭ Ｃｏｒｔｅｘ Ａ５３コアとして実装されてもよい。次いで、これらのコアは、コアドメイン１０１０のキャッシュメモリ１０１５へ結合する。加えて、ＳｏＣ１０００は、第２コアドメイン１０２０を含む。図１０の実例では、第２コアドメイン１０２０は、複数の第２コア１０２２ａ～１０２２ｄを有している。例において、これらのコアは、第１コア１０１２よりも消費電力が高いコアであってよい。実施形態で、第２コアは、ＡＲＭ Ｃｏｒｔｅｘ Ａ５７コアとして実装され得るアウト・オブ・オーダーコアであってよい。次いで、これらのコアは、コアドメイン１０２０のキャッシュメモリ１０２５へ結合する。図１０に示されている例は、各ドメインで４つのコアを含むが、より多い又はより少ないコアが他の例では所与のコアで存在してもよいことに留意されたい。
更に図１０を参照して、グラフィクスドメイン１０３０も設けられている。グラフィクスドメイン１０３０は、グラフィクス作業負荷（例えば、コアドメイン１０１０及び１０２０の１つ以上のコアによって与えられる。）を独立して実行するよう構成された１つ以上のグラフィクス・プロセッシング・ユニット（ＧＰＵ）を含んでもよい。例として、ＧＰＵドメイン１０３０は、グラフィクス及び表示レンダリング動作を提供することに加えて、様々なスクリーンサイズのための表示サポートを提供するために使用されてもよい。
明らかなように、様々なドメインがコヒーレントインターコネクト１０４０へ結合する。コヒーレントインターコネクト１０４０は、実施形態で、キャッシュコヒーレントインターコネクトファブリックであってもよく、キャッシュコヒーレントインターコネクトファブリックは次いで、内蔵メモリコントローラ１０５０へ結合する。コヒーレントインターコネクト１０４０は、いくつかの例では、Ｌ３キャッシュなどの共有キャッシュメモリを含んでもよい。実施形態で、メモリコントローラ１０５０は、ＤＲＡＭ（図１０では例示を簡単にするために図示せず。）の複数のチャネルなどの、オフチップメモリとの通信の複数のチャネルを提供する直接メモリコントローラであってよい。
種々の例で、コアドメインの数は様々であってよい。例えば、モバイルコンピューティングデバイスへの組み込みに適した低電力ＳｏＣについては、図１０に示されているように、存在することができるコアドメインの数は限られていることがある。また更に、そのような低電力ＳｏＣでは、より高電力のコアを含むコアドメイン１０２０は、含まれるコアの数がより少ないことがある。例えば、１つの実施において、２つのコア１０２２が、提言された電力消費レベルでの動作を可能にするよう設けられ得る。加えて、異なるコアドメインはまた、異なるドメイン間の作業負荷の動的な交換を可能にするよう割り込みコントローラへ結合されてもよい。
更なる他の実施形態では、付加的な任意のＩＰロジックとともに、より多くのコアドメインが存在してもよく、ＳｏＣは、デスクトップ、サーバ、高性能コンピューティングシステム、基地局などのような他のコンピューティングデバイスへの組み込みのために、より高いパフォーマンス（電力）レベルへスケーリングされ得る。１つのそのような例として、所与の数のアウト・オブ・オーダーコアを夫々が有している４つのコアドメインが設けられてもよい。また更に、任意のＧＰＵサポート（例として、ＧＰＧＰＵの形をとってもよい。）に加えて、特定の機能（例えば、ウェブサービング、ネットワークプロセッシング、スイッチング、など）のための最適化されたハードウェアサポートを提供する１つ以上のアクセラレータも設けられてもよい。加えて、入出力インターフェースが、そのようなアクセラレータをオフチップのコンポーネントへ結合するために存在してもよい。
これより図１１を参照すると、他の例となるＳｏＣのブロック図が示されている。図１１の実施形態で、ＳｏＣ１１００は、マルチメディアアプリケーション、通信及び他の機能のための高いパフォーマンスを可能にする様々な回路を含んでもよい。従って、ＳｏＣ１１００は、スマートフォン、タブレットコンピュータ、スマートＴＶ、などのような、広範なポータブル及び他のデバイスへの組み込み適している。示されている例では、ＳｏＣ１１００ は、中央演算処理装置（ＣＰＵ）ドメイン１１１０を含む。実施形態で、複数の個別的なプロセッサコアがＣＰＵドメイン１１１０に存在してもよい。一例として、ＣＰＵドメイン１１１０は、４つのマルチスレッドコアを備えているクアッドコアプロセッサであってよい。そのようなプロセッサは、同種又は異種プロセッサ、例えば、低電力及び高電力プロセッサコアの混合、であってよい。
次いで、ＧＰＵドメイン１１２０は、グラフィクス及びコンピュートＡＰＩを扱うよう１つ以上のＧＰＵで高度なグラフィクス処理を実行するために設けられている。ＤＳＰユニット１１３０は、マルチメディア命令の実行中に起こり得る高度な計算に加えて、音楽の再生、オーディオ／ビデオ、などのような低電力マルチメディアアプリケーションを扱う１つ以上の低電力ＤＳＰを提供し得る。次いで、通信ユニット１１４０は、セルラー通信（３Ｇ／４Ｇ ＬＴＥを含む）、無線ローカルエリアプロトコル（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））、ＩＥＥＥ８０２．１１などのような様々な無線プロトコルを介して接続性を提供する様々なコンポーネントを含んでもよい。
また更に、マルチメディアプロセッサ１１５０は、ユーザジェスチャの処理を含め、高精細のビデオ及びオーディオコンテンツの捕捉及び再生を実行するために使用されてもよい。センサユニット１１６０は、所与のプラットフォームに存在する様々なオフチップセンサへインターフェース接続するよう複数のセンサ及び／又はセンサコントローラを含んでもよい。イメージ・シグナル・プロセッサ（ＩＳＰ）１１７０は、静止カメラ及びビデオカメラを含む、プラットフォームの１つ以上のカメラからの捕捉コンテンツに関して画像処理を実行してもよい。
ディスプレイプロセッサ１１８０は、ディスプレイで再生されるコンテンツを無線により通信する能力を含め、所与のピクセル密度の高精細ディスプレイへの接続のためのサポートを提供し得る。また更に、ロケーションユニット１１９０は、複数のＧＰＵコンスタレーションがＧＰＵレシーバなどを用いて取得された非常に正確な位置情報をアプリケーションに供給するためのサポートを備えたグローバル・ポジショニング・システム（ＧＰＵ）レシーバを含んでもよい。図１１の例ではこのような特定のコンポーネントの組で示されているが、多数の変形及び代替が可能であることを理解されたい。
これより図１２を参照すると、実施形態が使用され得るシステムの例のブロック図が示されている。明らかなように、システム１２００は、スマートフォン又は他の無線通信機であってよい。ベースバンドプロセッサ１２０５は、システムから送信されるか又はシステムによって受信される通信信号に関して様々な信号処理を実行するよう構成される。次いで、ベースバンドプロセッサ１２０５は、アプリケーションプロセッサ１２１０へ結合され、アプリケーションプロセッサ１２１０は、多数のよく知られていたソーシャルメディア及びマルチメディアアプリケーションなどのユーザアプリケーションに加えて、ＯＳ及び他のシステムソフトウェアを実行するためのシステムのメインＣＰＵであってよい。アプリケーションプロセッサ１２１０は、デバイスの様々な他の計算動作を実行するよう更に構成されてもよい。
次いで、アプリケーションプロセッサ１２１０は、ユーザインターフェース／ディスプレイ１２２０、例えば、タッチスクリーンディスプレイへ結合することができる。加えて、アプリケーションプロセッサ１２１０は、不揮発性メモリ、つまり、フラッシュメモリ１２３０、及びシステムメモリ、つまり、動的ランダム・アクセス・メモリ（ＤＲＡＭ）１２３５を含むメモリシステムへ結合してもよい。更に明らかなように、アプリケーションプロセッサ１２１０は、ビデオ及び／又は静止画像を記録することができる１つ以上の画像捕捉デバイスなどの捕捉デバイス１２４１へ更に結合する。
更に図１２を参照すると、加入者識別モジュールと、場合により、セキュアストレージ及び暗号プロセッサとを有するユニバーサル集積回路カード（universal integrated circuit card，ＵＩＣＣ）１２４６も、アプリケーションプロセッサ１２１０へ結合される。システム１２００は、アプリケーションプロセッサ１２１０へ結合し得るセキュリティプロセッサ１２５０を更に含んでもよい。複数のセンサ１２２５が、加速度計及び他の環境情報などの様々な検知情報の入力を可能にするようアプリケーションプロセッサ１２１０へ結合してもよい。オーディオ出力デバイス１２９５は、例えば、ボイス通信、再生又はストリーミングオーディオデータ、などの形で、音響を出力するインターフェースを提供し得る。
更に表されているように、近距離通信（near field communication，ＮＦＣ）非接触インターフェース１２６０が設けられており、これは、ＮＦＣアンテナ１２６５を介してＮＦＣ近接場で通信する。別個のアンテナが図１２では示されているが、いくつかの実施形態では、１つのアンテナ又は異なるアンテナの組が、様々な無線機能を可能にするよう設けられてもよい。
電力管理集積回路（ＰＭＩＣ）１２１５は、プラットフォームレベルの電力管理を実行するようアプリケーションプロセッサ１２１０へ結合する。これを達成するために、ＰＭＩＣ１２１５は、望まれるように特定の低電力状態に入るようアプリケーションプロセッサ１２１０へ電力管理リクエストを発行し得る。更には、プラットフォーム制約に基づいて、ＰＭＩＣ１２１５はまた、システム１２００の他のコンポーネントの電力レベルを制御してもよい。
送信及び受信される通信を可能にするために、様々な回路が、ベースバンドプロセッサ１２０５とアンテナ１２９０との間に結合され得る。具体的に、無線周波数（ＲＦ）トランシーバ１２７０及び無線ローカル・エリア・ネットワーク（ＷＬＡＮ）トランシーバ１２７５が存在してもよい。一般に、ＲＦトランシーバ１２７０は、３Ｇ又は４Ｇ無線通信プロトコルなどの所与の無線通信プロトコルに従って、例えば、符号分割多重アクセス（ＣＤＭＡ）、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ）、ロング・ターム・エボリューション（ＬＴＥ）又は他のプロトコルに従って、無線データ及びコールを受信及び送信するために使用され得る。加えて、ＧＰＳセンサ１２８０が存在してもよい。無線信号、例えば、ＡＭ／ＦＭ及び他の信号の受信又は送信などの他の無線通信も提供され得る。加えて、ＷＬＡＮトランシーバ１２７５を介して、局所無線通信も実現可能である。
これより図１３を参照すると、実施形態が使用され得るシステムの他の例のブロック図が示されている。図１３の実例では、システム１３００は、タブレットコンピュータ、２：１タブレット、ファブレット又は他のコンバーチブル型若しくはスタンドアロン型のタブレットシステムのようなモバイル低電力システムであってよい。表されているように、ＳｏＣ１３１０が存在し、デバイスのためのアプリケーションプロセッサとして動作するよう構成され得る。
様々なデバイスがＳｏＣ１３１０へ結合し得る。示されている実例では、メモリサブシステムは、ＳｏＣ１３１０へ結合されたフラッシュメモリ１３４０及びＤＲＡＭ１３４５を含む。加えて、タッチパネル１３２０が、タッチパネル１３２０のディスプレイでの仮想キーボードの提供を含め、表示機能及びタッチを介したユーザ入力をもたらすようＳｏＣ１３１０へ結合されている。有線ネットワーク接続を提供するために、ＳｏＣ１３１０は、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェース１３３０へ結合する。ペリフェラルハブ１３２５は、様々なポート又は他のコネクタのいずれかによってシステム１３００へ結合され得るように、様々な周辺機器とのインターフェース接続を可能にするようＳｏＣ１３１０へ結合されている。
ＳｏＣ１３１０内の内部電力管理回路及び機能に加えて、ＰＭＩＣ１３８０は、例えば、システムがバッテリ１３９０によって又はＡＣアダプタ１３９５を介してＡＣ電源によって給電されるかどうかに基づいて、プラットフォームベースの電力管理を提供するようＳｏＣ１３１０へ結合されている。この電源ベースの電力管理に加えて、ＰＭＩＣ１３８０は、環境及び使用条件に基づきプラットフォーム電力管理動作を更に実行してもよい。また更に、ＰＭＩＣ１３８０は、ＳｏＣ１３１０内で様々な電力管理動作を引き起こすようＳｏＣ１３１０へ制御及びステータス情報を送ってもよい。
更に図１３を参照すると、無線機能を提供するために、ＷＬＡＮユニット１３５０が、ＳｏＣ１３１０へ、それからアンテナ１３５５へ結合されている。様々な実施で、ＷＬＡＮユニット１３５０は、１つ以上の無線プロトコルに従った通信を提供し得る。
更に表されているように、複数のセンサ１３６０がＳｏＣ１３１０へ結合してもよい。これらのセンサは、様々な加速度計、環境及び他のセンサ（ジェスチャセンサを含む。）を含んでもよい。最後に、オーディオコーデック１３６５が、オーディオ出力デバイス１３７０へのインターフェースを提供するようＳｏＣ１３１０へ結合されている。当然、図１３ではこの特定の実施を用いて示されているが、多くの変形及び代替が可能であることを理解されたい。
これより図１４を参照すると、ノートブック、Ｕｌｔｒａｂｏｏｋ又は他のスモールフォームファクタ（small form factor）システムのような代表的なコンピュータシステム１４００のブロック図が示されている。プロセッサ１４１０は、一実施形態で、マイクロプロセッサ、マルチコアプロセッサ、マルチスレッドプロセッサ、超低電圧プロセッサ、埋め込みプロセッサ、又は他の既知のプロセッシング要素を含む。表されている実施では、プロセッサ１４１０は、システム１４００の様々なコンポーネントの多くと通信するメインプロセッシングユニット及びセントラルハブとして動作し、本明細書で記載される電力管理回路を含んでもよい。一例として、プロセッサ１４１０はＳｏＣとして実装される。
プロセッサ１４１０は、一実施形態で、システムメモリ１４１５と通信する。実例として、システムメモリ１４１５は、所与の量のシステムメモリを提供するよう複数のメモリデバイス又はモジュールを介して実装される。
データ、アプリケーション、１つ以上のオペレーティングシステム、などのような情報の恒久的な記憶を提供するために、大容量ストレージ１４２０もプロセッサ１４１０へ結合し得る。様々な実施形態で、より薄くかつより軽いシステム設計を可能にするために、更には、システム応答性を改善するために、この大容量ストレージは、ＳＡＤを介して実装されてもよく、あるいは、大容量ストレージは、高速な起動がシステム活動の再開始時に起こり得るように、パワーダウンイベント中にコンテキスト状態及び他のそのような情報の不揮発性記憶を可能にするＳＡＤキャッシュとして動作するよう、より少量のＳＡＤストレージとともにハードディスクドライブ（ＨＤＤ）を用いて主として実装されてもよい。また図１４に示されるように、フラッシュデバイス１４２２が、例えば、シリアル・ペリフェラル・インターフェース（ＳＰＩ）を介して、プロセッサ１４１０へ結合されてもよい。このフラッシュデバイスは、基本入出力ソフトウェア（ＢＩＯＳ）及びシステムの他のファームウェアを含むシステムソフトウェアの不揮発性記憶を提供し得る。
様々な入出力（Ｉ／Ｏ）デバイスがシステム１４００内に存在してもよい。具体的に、図１４の実施形態では、タッチスクリーン１４２５を更に提供する高精細ＬＣＤ又はＬＥＤパネルであることができるディスプレイ１４２４が示されている。一実施形態で、ディスプレイ１４２４は、高性能グラフィクスインターコネクトとして実装され得るディスプレイインターコネクトを介して、プロセッサ１４１０へ結合され得る。タッチスクリーン１４２５は、実施形態においてＩ２Ｃインターコネクトであることができる他のインターコネクトを介して、プロセッサ１４１０へ結合され得る。更に図１４に示されるように、タッチスクリーン１４２５に加えて、タッチによるユーザ入力は、タッチパッド１４３０を介しても行われ得る。タッチパッド１４３０は、筐体内に構成されてもよく、また、タッチスクリーン１４２５と同じＩ２Ｃインターコネクトへ結合されてもよい。
知覚コンピューティング及び他の目的のために、様々なセンサがシステム内に存在してもよく、種々の方法でプロセッサ１４１０へ結合され得る。ある慣性及び環境センサは、センサハブ１４４０を通じて、例えば、Ｉ２Ｃインターコネクトを介して、プロセッサ１４１０へ結合してもよい。図１４に示される実施形態では、これらのセンサには、加速度計１４４１、周囲光センサ（ＡＬＳ）１４４２、コンパス１４４３、及びジャイロスコープ１４４４が含まれ得る。他の環境センサには、１つ以上の熱センサ１４４６が含まれてもよく、熱センサ１４４６は、いくつかの実施形態で、システム管理バス（ＳＭＢｕｓ）バスを介してプロセッサ１４１０へ結合する。
また図１４から明らかなように、様々な周辺機器が、ロー・ピン・カウント（low pin count，ＬＰＣ）インターコネクトを介してプロセッサ１４１０へ結合してもよい。示されている実施形態では、様々なコンポーネントが、埋め込みコントローラ１４３５を通じて結合され得る。そのようなコンポーネントは、キーボード１４３６（例えば、ＰＳ２インターフェースを介して結合される。）、ファン１４３７、及び熱センサ１４３９を含むことができる。いくつかの実施形態では、タッチパッド１４３０も、ＰＳ２インターフェースを介してＥＣ１４３５へ結合し得る。加えて、信頼プラットフォームモジュール（trusted platform module，ＴＰＭ）１４３８のようなセキュリティプロセッサも、このＬＰＣインターコネクトを介してプロセッサ１４１０へ結合し得る。
システム１４００は、無線を含む様々な方法で外部デバイスと通信することができる。図１４に示される実施形態では、様々な無線モジュールが存在し、それらの夫々が、特定の無線通信プロトコルのために構成された電波（radio）に対応することができる。近接場（near field）のような短距離での無線通信のための１つの方法は、ＮＦＣユニット１４４５を介してもよい。ＮＦＣユニット１４４５は、一実施形態で、ＳＭＢｕｓを介してプロセッサ１４１０と通信し得る。このＮＦＣユニット１４４５を介して、互いに近接近しているデバイスは通信可能であることに留意されたい。
図１４において更に明らかなように、追加の無線ユニットとして、ＷＬＡＮユニット１４５０及びＢｌｕｅｔｏｏｔｈユニット１４５２を含む他の短距離無線エンジンを含むことができる。ＷＬＡＮユニット１４５０を用いて、Ｗｉ－Ｆｉ通信が実現可能であり、一方、Ｂｌｕｅｔｏｏｔｈユニット１４５２を介して、短距離Ｂｌｕｅｔｏｏｔｈ通信が行われ得る。これらのユニットは、所与のリンクを介してプロセッサ１４１０と通信し得る。
加えて、無線広域通信（例えば、セルラー又は無線広域プロトコルに従う。）がＷＷＡＮユニット１４５６により行われ得る。ＷＷＡＮユニット１４５６は、次いで、加入者識別モジュール（ＳＩＭ）１４５７へ結合し得る。加えて、位置情報の受信及び使用を可能にするために、ＧＰＳモジュール１４５５も存在してもよい。図１４に示される実施形態では、ＷＷＡＮユニット１４５６と、カメラモジュール１４５４のような内蔵捕捉デバイスとは、所与のリンクを介して通信してもよいことに留意されたい。
オーディオ入力及び出力を提供するために、オーディオプロセッサがデジタル・シグナル・プロセッサ（ＤＳＰ）１４６０を介して実装され得る。ＤＳＰ１４６０は、高精細オーディオ（ＨＤＡ）リンクを介してプロセッサ１４１０へ結合し得る。同様に、ＤＳＰ１４６０は、内蔵コーダ／デコーダ（ＣＯＤＥＣ）及び増幅器１４６２と通信してもよく、ＣＯＤＥＣ及び増幅器１４６２は、次いで、筐体内に実装され得る出力スピーカ１４６３へ結合し得る。同様に、ＣＯＤＥＣ及び増幅器１４６２は、マイクロホン１４６５からオーディオ入力を受け取るよう結合され得る。マイクロホン１４６５は、実施形態で、システム内の様々な動作の音声作動制御を可能にするよう高品位オーディオ入力を提供するためにデュアルアレイマイクロホン（例えば、デジタルマイクロホンアレイ）を介して実装され得る。また、オーディオ出力が、増幅器／ＣＯＤＥＣ１４６２からヘッドホンジャック１４６４へ供給可能であることにも留意されたい。図１４の実施形態ではこれらの特定のコンポーネントを用いて示されているが、本発明の範囲がこれに関して制限されないことを理解されたい。
実施形態は、多種多様なシステムタイプで実装されてもよい。これより図１５Ａを参照すると、本発明の実施形態に従うシステムのブロック図が示されている。図１５Ａに示されるように、マイクロプロセッサシステム１５００は、ポイント・ツー・ポイントのインターコネクトシステムであり、ポイント・ツー・ポイントインターコネクト１５５０を介して結合されている第１プロセッサ１５７０及び第２プロセッサ１５８０を含む。図１５Ａに示されるように、プロセッサ１５７０及び１５８０の夫々は、第１プロセッサコア及び第２プロセッサコア（すなわち、プロセッサコア１５７４ａと１５７４ｂ、及びプロセッサコア１５８４ａと１５８４ｂ）を含むマルチコアプロセッサであってよい。なお、場合により、多数の更なるコアがプロセッサに存在してもよい。プロセッサの夫々は、本明細書で記載されるプロセッサベースの電力管理を実行するようＰＣＵ又は他の電力管理ロジックを含むことができる。
更に図１５Ａを参照すると、第１プロセッサ１５７０は、内蔵メモリコントローラ（ＩＭＣ）１５７２と、ポイント・ツー・ポイント（Ｐ－Ｐ）インターフェース１５７６及び１５７８とを更に含む。同様に、第２プロセッサ１５８０は、ＩＭＣ１５８２と、Ｐ－Ｐインターフェース１５８６及び１５８８とを含む。図１５Ａに示されるように、ＩＭＣ１５７２及び１５８２は、プロセッサを各々のメモリ、つまり、メモリ１５３２及びメモリ１５３４へ結合する。メモリ１５３２及びメモリ１５３４は、各々のプロセッサへ局所的に取り付けられたシステムメモリ（例えば、ＤＲＡＭ）の部分であってよい。第１プロセッサ１５７０及び第２プロセッサ１５８０は、夫々、Ｐ－Ｐインターコネクト１５６２及び１５６４を介してチップセット１５９０へ結合され得る。図１５Ａに示されるように、チップセット１５９０は、Ｐ－Ｐインターフェース１５９４及び１５９８を含む。
更には、チップセット１５９０は、チップセット１５９０をＰ－Ｐインターコネクト１５３９によって高性能グラフィクスエンジン１５３８と結合するインターフェース１５９２を含む。次いで、チップセット１５９０は、インターフェース１５９６を介して第１バス１５１６へ結合されてもよい。図１５Ａに示されるように、様々な入出力（Ｉ／Ｏ）デバイス１５１４が、第１バス１５１６を第２バス１５２０へ結合するバスブリッジとともに、第１バス１５１６結合されてもよい。例えば、キーボード／マウス１５２２、通信デバイス１５２６、及びデータ記憶ユニット１５２８（例えば、一実施形態でコード１５３０を含むディスクドライブ又は他の大容量記憶デバイス）を含む、様々なデバイスが、第２バス１５２０へ結合され得る。更に、オーディオＩ／Ｏ１５２４が第２バス１５２０へ結合されてもよい。実施形態は、スマートセルラー電話機、タブレットコンピュータ、ネットブック、Ｕｌｔｒａｂｏｏｋ、などのようなモバイルデバイスを含む他のタイプのシステムに組み込まれ得る。
これより図１５Ｂを参照すると、本発明の実施形態に従う第２の、より具体的な、例示的なシステム１５０１のブロック図が示されている。図１５Ａ及び図１５Ｂの同じ要素は、同じ参照番号を付されており、図１５Ａの特定の側面は、図１５Ｂの他の側面を不明りょうしないように、図１５Ｂから省略されている。
図１５Ｂは、プロセッサ１５７０、１５８０が、夫々、内蔵メモリ及びＩ／Ｏ制御ロジック（“ＣＬ”）１５７１及び１５８１を含み得ることを表す。よって、制御ロジック１５７１及び１５８１は、内蔵メモリコントローラユニットを含み、かつ、Ｉ／Ｏ制御ロジックを含む。図１５Ｂは、制御ロジック１５７１及び１５８１へ結合されているメモリ１５３２、１５３４だけではなく、Ｉ／Ｏデバイス１５１３も制御ロジック１５７１及び１５８１へ結合されていることも表している。レガシーＩ／Ｏデバイス１５１５がチップセット１５９０へ結合されている。
少なくとも１つの実施形態の１つ以上の態様は、プロセッサなどの集積回路内のロジックを表現及び／又は定義する、機械可読媒体に記憶された代表コードによって実装されてもよい。例えば、機械可読媒体は、プロセッサ内の様々なロジックを表す命令を含んでもよい。機械によって読み出される場合に、命令は、機械に、本明細書で記載されている技術を実行するようロジックを製造させ得る。そのような表現は、「ＩＰコア」として知られており、集積回路の構造を記述するハードウェアモデルとして有形な機械可読媒体に記憶され得る集積回路用のロジックの再利用可能なユニットである。ハードウェアモデルは、様々なカスタマ又は製造設備へ供給されてもよく、カスタマ又は製造設備は、集積回路を製造する製造機械にハードウェアモデルをロードする。集積回路は、回路が、本明細書で記載されている実施形態のいずれかに従って、記載されている動作を実行するように、製造され得る。
図１６は、実施形態に従って動作を実行するよう集積回路を製造するために使用され得るＩＰコア開発システム１６００を表すブロック図である。ＩＰコア開発システム１６００は、より大きい設計に組み込まれ得るモジュール式の再利用可能な設計を生成するために使用されるか、あるいは、集積回路全体（例えば、ＳｏＣ集積回路）を構成するために使用され得る。設計設備１６３０は、高水準プログラミング言語（例えば、Ｃ／Ｃ＋＋）でＩＰコア設計のソフトウェアシミュレーション１６１０を生成することができる。ソフトウェアシミュレーション１６１０は、ＩＰコアの挙動を設計、試験、及び検証するために使用され得る。レジスタ転送レベル（register transfer level，ＲＴＬ）設計は、その場合に、シミュレーションモデルから作成又は合成され得る。ＲＴＬ設計１６１５は、モデル化されたデジタル信号を用いて実行される関連ロジックを含む、ハードウェアレジスタ間のデジタル信号のフローをモデル化する集積回路の挙動の抽象化である。ＲＴＬ設計１６１５に加えて、ロジックレベル又はトランジスタレベルでのより低いレベルの設計も、作成、設計、又は合成されてもよい。よって、内部設計及びシミュレーションの特定の詳細は様々であり得る。
ＲＴＬ設計１６１５又は同等物は、設計設備によってハードウェアモデル１６２０に更に合成されてもよい。ハードウェアモデル１６２０は、ハードウェア記述言語（ＨＤＬ）又は物理設計データの何らかの他の表現にあってよい。ＨＤＬは、ＩＰコア設計を検証するよう更にシミュレーション又は試験されてもよい。ＩＰコア設計は、不揮発性メモリ１６４０（例えば、ハードディスク、フラッシュメモリ、又は任意の不揮発性記憶媒体）を用いてサードパーティの製造設備１６６５への配信のために記憶され得る。代替的に、ＩＰコア設計は、有線接続１６５０又は無線接続１６６０を介して（例えば、インターネットを経由して）送信されてもよい。製造設備１６６５は、次いで、ＩＰコア設計に少なくとも部分的に基づく集積回路を製造し得る。製造された集積回路は、本明細書で記載されているコンポーネント及び／又はプロセスに従う動作を実行するよう構成され得る。
図１７Ａ～２５は、以下で、本明細書で記載されているコンポーネント及び／又はプロセスの実施形態を実装するための例示的なアーキテクチャ及びシステムの詳細に記載する。いくつかの実施形態で、本明細書で記載されている１つ以上のハードウェアコンポーネント及び／又は命令は、以下で詳述されるようにエミュレートされ、あるいは、ソフトウェアモジュールとして実装される。
上記で詳述された命令の実施形態は、以下で詳述される「汎用ベクトルフレンドリ命令フォーマット」（generic vector friendly instruction format）で具現され得る。他の実施形態では、そのようなフォーマットは利用されず、他の命令フォーマットが使用されるが、ライトマスク（writemask）レジスタ、様々なデータ変換（スウィズル（swizzle）、ブロードキャスト、など）、アドレッシング、などの以下の記載は、一般的に、上記の命令の実施形態の記載に適用可能である。更に、例示的なシステム、アーキテクチャ、及びパイプラインが以下で詳述される。上記の命令の実施形態は、そのようなシステム、アーキテクチャ、及びパイプラインで実行され得るが、詳述されているものに限られない。
命令セットは１つ以上の命令フォーマットを含むことがある。所与の命令フォーマットは、とりわけ、実行されるべき動作（例えば、オペコード）と、その動作が実行されるべきであるオペランド及び／又は他のデータフィールド（例えば、マスク）とを指定するよう様々なフィールド（例えば、ビットの数、ビットの位置）を定義し得る。いくつかの命令フォーマットは、命令テンプレート（又はサブフォーマット）の定義によって更に細かく分類される。例えば、所与の命令フォーマットの命令テンプレートは、命令フォーマットのフィールドの異なるサブセットを持つように定義されても（含まれているフィールドは、通常は、同じ順序にあるが、少なくとも一部は、含まれているフィールドが少ないために、異なったビット位置を有している。）、かつ／あるいは、所与の命令が異なるように解釈されたように定義されてもよい。よって、ＩＳＡの各命令は、所与の命令フォーマットを用いて（望まれる場合には、その命令フォーマットの命令テンプレートの所与の１つで）表現され、オペコード及びオペランドを指定するフィールドを含む。例えば、例示的なＡＤＤ命令は、特定のオペコードと、そのオペコードを指定するオペコードフィールド及びオペランド（ソース１／あて先及びソース２）を選択するオペランドフィールドを含む命令フォーマットとを有しており、命令ストリーム内のこのＡＤＤ命令の出現は、特定のオペランドを指定するオペランドフィールドで特定のコンテンツを有することになる。Ａｄｖａｎｃｅｄ Ｖｅｃｔｏｒ Ｅｘｔｅｎｓｉｏｎｓ（ＡＶＸ）（ＡＶＸ１及びＡＶＸ２）と呼ばれ、Ｖｅｃｔｏｒ Ｅｘｔｅｎｓｉｏｎｓ（ＶＥＸ）コーディングスキームを使用するＳＩＭＤ拡張の組がリリース及び／又は公開されている（例えば、Ｉｎｔｅｌ ６４及びＩＡ－３２アーキテクチャソフトウェア開発者のマニュアル、２０１４年９月を参照；Ｉｎｔｅｌ Ａｄｖａｎｃｅｄ Ｖｅｃｔｏｒ Ｅｘｔｅｎｓｉｏｎｓ Ｐｒｏｇｒａｍｍｉｎｇ Ｒｅｆｅｒｅｎｃｅ、２０１４年１０月を参照）。
［例となる命令フォーマット］
本明細書で記載されている命令の実施形態は、種々のフォーマットで具現され得る。更に、例示的なシステム、アーキテクチャ、及びパイプラインは、以下で詳述される。命令の実施形態は、そのようなシステム、アーキテクチャ、及びパイプラインで実行され得るが、詳述されているものに限られない。
［汎用ベクトルフレンドリ命令フォーマット］
ベクトルフレンドリ命令フォーマットは、ベクトル命令に適している命令フォーマットである（例えば、ベクトル演算に特有の特定のフィールドが存在する。）。ベクトル演算及びスカラー演算の両方がベクトルフレンドリ命令フォーマットを通じてサポートされる実施形態が記載されるが、代替の実施形態は、ベクトル演算にのみベクトルフレンドリ命令フォーマットを使用する。
図１７Ａ～１７Ｂは、本発明の実施形態に従う汎用ベクトルフレンドリ命令フォーマット及びその命令テンプレートを表すブロック図である。図１７Ａは、本発明の実施形態に従う汎用ベクトルフレンドリ命令フォーマット及びそのクラスＡ命令テンプレートを表すブロック図であり、一方、図１７Ｂは、本発明に従う汎用ベクトルフレンドリ命令フォーマット及びそのクラスＢ命令テンプレートを表すブロック図である。具体的に、汎用ベクトルフレンドリ命令フォーマット１７００は、それに対してクラスＡ及びクラスＢの命令テンプレートが定義されており、それらの両方が、非メモリアクセス１７０５の命令テンプレート及びメモリアクセス１７２０の命令テンプレートを含む。ベクトルフレンドリ命令フォーマットの文脈中の「汎用」（generic）との用語は、如何なる特定の命令セットにも縛られていない命令フォーマットを指す。
本発明の実施形態は、ベクトルフレンドリ命令フォーマットが次の、３２ビット（４バイト）又は６４ビット（８バイト）データ要素幅（又はサイズ）を有する６４バイトベクトルオペランド長さ（又はサイズ）（よって、６４バイトベクトルは、１６のダブルワードサイズ要素、又は代替的に、８のクワッドワードサイズ要素のどちらかから成る）；１６ビット（２バイト）又は８ビット（１バイト）データ要素幅（又はサイズ）を有する６４バイトベクトルオペランド長さ（又はサイズ）；３２ビット（４バイト）、６４ビット（８バイト）、１６ビット（２バイト）、又は８ビット（１バイト）データ要素幅（又はサイズ）を有する３２バイトベクトルオペランド長さ（又はサイズ）；及び３２ビット（４バイト）、６４ビット（８バイト）、１６ビット（２バイト）、又は８ビット（１バイト）データ要素幅（又はサイズ）を有する１６バイトベクトルオペランド長さ（又はサイズ）、をサポートするものが記載される一方で、代替の実施形態は、より大きい、より小さい、又は異なったデータ要素幅（例えば、１２８ビット（１６バイト）データ要素幅）を有するより大きい、より小さい、及び／又は異なったベクトルオペランドサイズ（例えば、２５６バイトベクトルオペランド）をサポートしてもよい。
図１７ＡのクラスＡ命令テンプレートは、１）非メモリアクセス１７０５の命令テンプレート内に、非メモリアクセス、フルラウンド制御タイプ演算１７１０の命令テンプレート、及び非メモリアクセス、データ変換タイプ演算１７１５の命令テンプレートが示されており、２）メモリアクセス１７２０の命令テンプレート内に、メモリアクセス、一時１７２５の命令テンプレート、及びメモリアクセス、非一時１７３０の命令テンプレートが示されている、ことを含む。図１７ＢのクラスＢ命令テンプレートは、１）非メモリアクセス１７０５の命令テンプレート内に、非メモリアクセス、ライトマスク制御、部分ラウンド制御タイプ演算１７１２の命令テンプレート、及び非メモリアクセス、ライトマスク制御、ｖｓｉｚｅタイプ演算１７１７の命令テンプレートが示されており、２）メモリアクセス１７２０の命令テンプレート内には、メモリアクセス、ライトマスク制御１７２７の命令テンプレートが示されている、ことを含む。
汎用ベクトルフレンドリ命令フォーマット１７００は、図１７Ａ～１７Ｂに表されている順序で以下にリストアップされている次のフィールドを含む。
フォーマットフィールド１７４０－このフィールド内の特定の値（命令フォーマット識別子値）は、ベクトルフレンドリ命令フォーマット、よって、命令ストリームにおけるベクトルフレンドリ命令フォーマットでの命令の出現、を一意に識別する。従って、このフィールドは、汎用ベクトルフレンドリ命令フォーマットしか有さない命令セットには不要であるという意味で、任意的である。
基本演算フィールド１７４２－その内容は異なる基本演算を区別する。
レジスタインデックスフィールド１７４４－その内容は、直接に、又はアドレス生成を通じて、ソース又はあて先オペランドの位置を、それらがレジスタにあろうとメモリにあろうと、指定する。これらは、Ｐ×Ｑ（例えば、３２×５１２、１６×１２８、３２×１０２４、６４×１０２４）レジスタファイルからＮ個のレジスタを選択するのに十分な数のビットを含む。一実施形態では、Ｎは、最大で３つのソース及び１つのあて先レジスタであってよく、一方、代替の実施形態は、より多くの又はより少ないソース及びあて先レジスタをサポートしてもよい（例えば、これらのソースの１つがあて先としても動作する場合には、最大２つのソースをサポートしてもよく、これらのソースの１つがあて先として動作する場合には、最大３つのソースをサポートしてもよく、最大で２つのソース及び１つのあて先をサポートしてもよい）。
修飾子（modifier）フィールド１７４６－その内容は、メモリアクセスを指定する汎用ベクトル命令フォーマットでの命令の出現を、そうしない命令と、つまり、非メモリアクセス１７０５の命令テンプレートとメモリアクセス１７２０の命令テンプレートとを、区別する。メモリアクセス動作は、メモリヒエラルキに対して読み出し及び／又は書き込みを行い（いくつかの場合に、レジスタ内の値を用いてソース及び／又はあて先アドレスを指定する）、一方、非メモリアクセス動作はそうしない（例えば、ソース及びあて先がレジスタである）。一実施形態で、このフィールドはまた、メモリアドレス計算を実行するために３つの異なる方法の間で選択を行い、一方で、代替の実施形態は、メモリアドレス計算を実行するためにより多い、より少ない、又は異なった方法をサポートしてもよい。
オーギュメンテーション（augmentation）演算フィールド１７５０－その内容は、基本演算に加えて様々な異なる演算のうちのどの１つが実行されるべきかを区別する。このフィールドはコンテキスト特有である。本発明の一実施形態で、このフィールドは、クラスフィールド１７６８、アルファフィールド１７５２、及びベータフィールド１７５４に分けられる。オーギュメンテーション演算フィールド１７５０は、演算の共通グループが２、３、又は４つの命令よりもむしろ１つの命令で実行されることを可能にする。
スケールフィールド１７６０－その内容は、メモリアドレス生成のためのインデックスフィールドの内容のスケーリングを可能にする（例えば、２ｓｃａｌｅ＊ｉｎｄｅｘ＋ｂａｓｅを使用するアドレス生成のため）。
変位（displacement）フィールド１７６２Ａ－その内容は、メモリアドレス生成の部分として使用される（例えば、２ｓｃａｌｅ＊ｉｎｄｅｘ＋ｂａｓｅ＋ｄｉｓｐｌａｃｅｍｅｎｔを使用するアドレス生成のため）。
変位係数フィールド１７６２Ｂ（変位係数フィールド１７６２Ｂの前に変位フィールド１７６２Ａを並置することは、どちらか一方が使用されることを示す）－その内容は、アドレス生成の部分として使用される。それは、メモリアクセスのサイズ（Ｎ）によってスケーリングされる変位係数を指定する。ここで、Ｎは、メモリアクセスにおけるバイトの数である（例えば、２ｓｃａｌｅ＊ｉｎｄｅｘ＋ｂａｓｅ＋ｓｃａｌｅｄ ｄｉｓｐｌａｃｅｍｅｎｔを使用するアドレス生成のため）。冗長な下位ビットは無視されるので、変位係数フィールドの内容は、有効なアドレスを計算する際に使用される最終的な変位を生成するために、メモリオペランドの合計サイズ（Ｎ）を乗じられる。Ｎの値は、完全オペコードフィールド１７７４（後述される。）及びデータ操作フィールド１７５４Ｃに基づき実行時にプロセッサハードウェアによって決定される。変位フィールド１７６２Ａ及び変位係数フィールド１７６２Ｂは、それらが非メモリアクセス１７０５の命令テンプレートのために使用されないという意味で任意的であり、かつ／あるいは、異なる実施形態は、２つのうちの一方しか又はどちらも実装しなくてもよい。
データ要素幅フィールド１７６４－その内容は、（いくつかの実施形態では、全ての命令について、他の実施形態では、命令のごく一部について）多数のデータ要素幅のうちのどの１つが使用されるべきかを区別する。このフィールドは、ただ１つのデータ要素幅しかサポートされない場合、及び／又はデータ要素幅が他のオペコードの一部の側面を用いてサポートされる場合には不要であるという意味で、任意的である。
ライトマスク（write mask）フィールド１７７０－その内容は、データ要素位置ごとに、あて先ベクトルオペランドにおけるそのデータ要素位置が基本演算及びオーギュメンテーション演算の結果を反映するかどうかを制御する。クラスＡ命令テンプレートはマージング－ライトマスキング（writemasking）をサポートし、一方、クラスＢ命令テンプレートは、マージング－及びゼロイング（zeroing）－ライトマスキングの両方をサポートする。マージング時、ベクトルマスクは、あて先の要素の如何なる組も、任意の演算（基本演算及びオーギュメンテーション演算によって指定される）の実行中に更新から保護されることを可能にし、他の一実施形態では、対応するマスクビットが０を有している場合に、あて先の各要素の古い値を保持する。対照的に、ゼロイング時、ベクトルマスクは、あて先の要素の如何なる組も、任意の演算（基本演算及びオーギュメンテーション演算によって指定される）の実行中にゼロ化されることを可能にし、一実施形態では、あて先の要素は、対応するマスクビットが０値を有している場合に、０にセットされる。この機能のサブセットは、実行されている演算のベクトル長さ（つまり、最初から最後までの、変更される要素のスパン）を制御する能力である。しかし、変更される要素が連続している必要はない。よって、ライトマスクフィールド１７７０は、ロード、ストア、算術、論理、などを含む部分ベクトル演算を可能にする。本発明の実施形態は、ライトマスクフィールド１７７０の内容が、使用されるライトマスクを含む多数のライトマスクレジスタのうちの１つ選択する（よって、ライトマスクフィールド１７７０の内容は、実行されるマスキングを間接的に識別する）ものについて記載される一方で、代替の実施形態は、代わりに、又は追加的に、ライトマスクフィールド１７７０の内容が、実行されるマスキングを直接的に指定することを可能にする。
即値（immediate）フィールド１７７２－その内容は即値の指定を可能にする。このフィールドは、即値をサポートしない汎用ベクトルフレンドリ命令フォーマットの実施にはそれが存在せず、かつ、即値を使用しない命令にはそれが存在しないという意味で、任意的である。
クラスフィールド１７６８－その内容は、命令の異なるクラスを区別する。図１７Ａ～Ｂを参照して、このフィールドの内容は、クラスＡ命令とクラスＢ命令との間の選択を行う。図１７Ａ～Ｂで、丸みを帯びた角の四角形は、特定の値がフィールド内に存在することを示すために使用される（例えば、図１７Ａ～Ｂで夫々クラスフィールド１７６８のためのクラスＡ １７６８Ａ及びクラスＢ １７６８Ｂ）。
［クラスＡの命令テンプレート］
クラスＡの非メモリアクセス１７０５の命令テンプレートの場合に、アルファフィールド１７５２は、ＲＳフィールド１７５２Ａとして解釈され、その内容は、異なるオーギュメンテーション演算タイプのうちのどの１つが実行されるべきかを区別し（例えば、ラウンド１７５２Ａ．１及びデータ変換１７５２Ａ．２は夫々、非メモリアクセス、ラウンドタイプ演算１７１０、及び非メモリアクセス、データ変換タイプ演算１７１５の命令テンプレートに対して指定される。）、一方、ベータフィールド１７５４は、指定されているタイプの演算のうちのどれが実行されるべきかを区別する。非メモリアクセス１７０５の命令テンプレートでは、スケールフィールド１７６０、変位フィールド１７６２Ａ、及び変位スケールフィールド１７６２Ｂは存在しない。
［非メモリアクセス命令テンプレート－フルラウンド制御タイプ演算］
非メモリアクセスフルラウンド制御タイプ演算１７１０の命令テンプレートでは、ベータフィールド１７５４は、ラウンド制御フィールド１７５４Ａとして解釈され、その内容は静的丸め（static rounding）を提供する。本発明の記載されている実施形態では、ラウンド制御フィールド１７５４Ａは、全浮動小数点例外抑制（suppress all floating point exceptions，ＳＡＥ）フィールド１７５６及び丸め演算制御フィールド１７５８を含み、一方で、代替の実施形態は、これら両方の概念を同じフィールドにエンコードしても、あるいは、これらの概念／フィールドのどちらか一方しか有さなくてもよい（例えば、丸め演算制御フィールド１７５８しか有さなくてもよい）。
ＳＡＥフィールド１７５６－その内容は、例外イベント報告を無効にすべきかどうかを区別する。ＳＡＥフィールド１７５６の内容により、抑制が有効にされることが示される場合に、所与の命令は、如何なる種類の浮動小数点例外フラグも報告せず、如何なる浮動小数点例外ハンドラも発生（raise）しない。
丸め演算制御フィールド１７５８－その内容は、丸め演算のグループの中のどの１つを実行すべきかを区別する（例えば、端数切り上げ、端数切り下げ、０に丸め、及び最近接丸め）。よって、丸め演算制御フィールド１７５８は、命令ごとに丸めモードの変更を可能にする。本発明の一実施形態で、プロセッサが、丸めモードを指定する制御レジスタを含む場合に、丸め演算制御フィールド１７５８の内容は、そのレジスタ値を無効に（override）する。
［非メモリアクセス命令テンプレート－データ変換タイプ演算］
非メモリアクセスデータ変換タイプ演算１７１５の命令テンプレートでは、ベータフィールド１７５４は、データ変換フィールド１７５４Ｂとして解釈され、その内容は、多数のデータ変換のうちのどの１つが実行されるべきかを区別する（例えば、非データ変換、スウィズル、ブロードキャスト）。
クラスＡのメモリアクセス１７２０の命令テンプレートの場合に、アルファフィールド１７５２は、エビクションヒント（eviction hint）フィールド１７５２Ｂとして解釈され、その内容は、エビクションヒントのうちのどの１つが使用されるべきかを区別し（図１７Ａでは、一時１７５２Ｂ．１及び非一時１７５２Ｂ．２は夫々、メモリアクセス、一時１７２５の命令テンプレートと、メモリアクセス、非一時１７３０の命令テンプレートとのために指定される。）、一方で、ベータフィールド１７５４は、データ操作フィールド１７５４Ｃとして解釈され、その内容は、多数のデータ操作演算（プリミティブとしても知られる）のうちのどの１つが実行されるべきかを区別する（例えば、非操作、ブロードキャスト、ソースのアップコンバージョン、及びあて先のダウンコンバージョン）。メモリアクセス１７２０の命令テンプレートは、スケールフィールド１７６０を含み、任意に、変位フィールド１７６２Ａ又は変位スケールフィールド１７６２Ｂを含む。
ベクトルメモリ命令は、変換をサポートして、メモリからのベクトルロード及びメモリへのベクトルストアを実行する。通常のベクトル命令と同様に、ベクトルメモリ命令は、データ要素ごとにメモリから／メモリへデータを転送し、実際に転送される要素は、ライトマスクとして選択されるベクトルマスクの内容によって決定される。
［メモリアクセス命令テンプレート－一時］
一時データは、キャッシングの恩恵を受けるのに十分早く再利用される可能性が高いデータである。これは、しかしながら、ヒントであり、異なるプロセッサは、ヒントを完全に無視することを含む異なる方法でそれを実装してもよい。
［メモリアクセス命令テンプレート－非一時］
非一時データは、第１レベルのキャッシュでのキャッシングから恩恵を受けるのに十分に早く再利用される可能性が低いデータであり、エビクションのために優先されるべきである。これは、しかしながら、ヒントであり、異なるプロセッサは、ヒントを完全に無視することを含むことなる方法でそれを実装してもよい。
［クラスＢの命令テンプレート］
クラスＢの命令テンプレートの場合に、アルファフィールド１７５２は、ライトマスク制御（Ｚ）フィールド１７５２Ｃとして解釈され、その内容は、ライトマスクフィールド１７７０によって制御されるライトマスキングがマージング又はゼロイングであるべきかどうかを区別する。
クラスＢの非メモリアクセス１７０５の命令テンプレートの場合に、ベータフィールド１７５４の部分は、ＲＬフィールド１７５７Ａとして解釈され、その内容は、異なるオーギュメンテーション演算タイプのうちのどの１つが実行されるべきかを区別し（例えば、ラウンド１７５７Ａ．１及びベクトル長さ（ＶＳＩＺＥ）１７５７Ａ．２は夫々、非メモリアクセス、ライトマスク制御、部分丸め制御タイプ演算１７１２の命令テンプレートと、非メモリアクセス、ライトマスク制御、ＶＳＩＺＥタイプ演算１７１７の命令テンプレートとのために指定される。）、一方、ベータフィールド１７５４の残りは、指定されているタイプの演算のうちのどれが実行されるべきであるかを区別する。非メモリアクセス１７０５の命令テンプレートでは、スケールフィールド１７６０、変位フィールド１７６２Ａ、及び変位スケールフィールド１７６２Ｂは存在しない。
非メモリアクセス、ライトマスク制御、部分丸め制御タイプ演算１７１２の命令テンプレートでは、ベータフィールド１７５４の残りは、丸め演算フィールド１７５９Ａとして解釈され、例外イベント報告は無効にされる（所与の命令は、如何なる種類の浮動小数点例外フラグも報告せず、如何なる浮動小数点例外ハンドラも発生しない。）。
丸め演算制御フィールド１７５９Ａ－丸め演算制御フィールド１７５８と同様に、その内容は、丸め演算のグループの中のどの１つを実行すべきかを区別する（例えば、端数切り上げ、端数切り下げ、０に丸め、及び最近接丸め）。よって、丸め演算制御フィールド１７５９Ａは、命令ごとに丸めモードの変更を可能にする。本発明の一実施形態で、プロセッサが、丸めモードを指定する制御レジスタを含む場合に、丸め演算制御フィールド１７５９Ａの内容は、そのレジスタ値を無効に（override）する。
非メモリアクセス、ライトマスク制御、ＶＳＩＺＥタイプ演算１７１７の命令テンプレートでは、ベータフィールド１７５４の残りは、ベクトル長さフィールド１７５９Ｂとして解釈され、その内容は、多数のデータベクトル長さのうちのどの１つが実行されるべきかを区別する（例えば、１２８、２５６、又は５１２バイト）。
クラスＢのメモリアクセス１７２０の命令テンプレートの場合に、ベータフィールド１７５４の部分は、ブロードキャストフィールド１７５７Ｂとして解釈され、その内容は、ブロードキャストタイプデータ操作演算が実行されるべきか否かを区別し、一方、ベータフィールド１７５４の残りは、ベクトル長さフィールド１７５９Ｂとして解釈される。メモリアクセス１７２０の命令テンプレートは、スケールフィールド１７６０を含み、任意に、変位フィールド１７６２Ａ又は変位スケールフィールド１７６２Ｂを含む。
汎用ベクトルフレンドリ命令フォーマット１７００に関して、完全オペコードフィールド１７７４は、フォーマットフィールド１７４０、基本演算フィールド１７４２、及びデータ要素幅フィールド１７６４を含むものとして示されている。一実施形態は、完全オペコードフィールド１７７４がこれらのフィールドの全てを含む場合が示されているが、完全オペコードフィールド１７７４は、それらの全てをサポートするわけではない実施形態では、これらのフィールドの全てよりも少ないフィールドを含む。完全オペコードフィールド１７７４は、演算コード（オペコード）を提供する。
オーギュメンテーション演算フィールド１７５０、データ要素幅フィールド１７６４、及びライトマスクフィールド１７７０は、これらの特徴が汎用ベクトルフレンドリ命令フォーマットで命令ごとに指定されることを可能にする。
ライトマスクフィールドとデータ要素幅フィールドとの組み合わせは、異なるデータ要素幅に基づいてマスクが適用されることを可能にするという点で、型付き命令（typed instructions）をもたらす。
クラスＡ及びクラスＢで見受けられる様々な命令テンプレートは、異なる状況において有益である。本発明のいくつかの実施形態で、異なるプロセッサ又はプロセッサ内の異なるコアは、クラスＡのみ、クラスＢのみ、又は両方のクラスをサポートし得る。例えば、汎用のコンピューティングを対象とした高性能汎用アウト・オブ・オーダーコアは、クラスＢしかサポートしなくてもよく、グラフィクス及び／又は科学技術（スループット）コンピューティングを主に対象としたコアは、クラスＡしかサポートしなくてもよく、両方を対象としたコアは両方をサポートし得る（当然、両方のクラスからのテンプレート及び命令がいくらか混在しているが、両方のクラスからの全てのテンプレート及び命令が含まれているわけではないコアは、本発明の範囲内にある）。また、単一のプロセッサは複数のコアを含んでもよく、全てのコアが同じクラスをサポートするか、あるいは、異なるコアは異なるクラスをサポートする。例えば、別々のグラフィクスコア及び汎用コアを備えたプロセッサで、グラフィクス及び／又は科学技術コンピューティングを主に対象としたグラフィクスコアの１つはクラスＡしかサポートしなくてもよく、一方、汎用コアの１つ以上は、クラスＢのみをサポートする汎用コンピューティングを対象としたアウト・オブ・オーダー実行及びレジスタリネーミングを備えた高性能汎用コアであってよい。別個のグラフィクスコアを有さない他のプロセッサは、クラスＡ及びクラスＢの両方をサポートする１つ以上の汎用イン・オーダー又はアウト・オブ・オーダーコアを含んでもよい。当然、１つのクラスからの特徴は、本発明の異なる実施形態では、他のクラスでも実装されてもよい。高水準言語で書かれたプログラムは、１）実行のためにターゲットプロセッサによってサポートされているクラスの命令のみを有している形式、又は２）全てクラスの命令の異なる組み合わせを用いて書かれた代替ルーチンを有し、かつ、コードを現在実行中であるプロセッサによってサポートされている命令に基づき実行すべきルーチンを選択する制御フローコードを有している形式、を含む様々な異なる実行可能な形式に置かれることになる（例えば、ジャスト・イン・タイム（ＪＩＴ）コンパイル又は静的コンパイルされる）。
［例となる具体的なベクトルフレンドリ命令フォーマット］
図１８Ａ～１８Ｃは、本発明の実施形態に従って、例となる具体的なベクトルフレンドリ命令フォーマットを表すブロック図である。図１８Ａは、フィールドの位置サイズ、解釈、及び順序並びにそれらのフィールドの一部の値を指定するという意味で固有である固有ベクトルフレンドリ命令フォーマット１８００を示す。固有ベクトルフレンドリ命令フォーマット１８００は、ｘ８６命令セットを拡張するために使用され得るので、フィールドの一部は、既存のｘ８６命令セット及びその拡張（例えば、ＡＶＸ）で使用されるものと類似又は同じである。このフォーマットは、プリフィックス符号化フィールド、実オペコードバイトフィールド、ＭＯＤ Ｒ／Ｍフィールド、ＳＩＢフィールド、変位フィールド、及び拡張機能を備えた既存のｘ８６命令セットの即値フィールドと一貫性を保つ。図１８Ａ～１８Ｃからのフィールドがマッピングする図１７Ａ～１７Ｂからのフィールドが表されている。
本発明の実施形態は、例示を目的として、汎用ベクトルフレンドリ命令フォーマット１７００との関連で、固有ベクトルフレンドリ命令フォーマット１８００を参照して記載されているが、本発明は、請求されている場合を除いて、固有ベクトルフレンドリ命令フォーマット１８００に限定されないことが理解されるべきである。例えば、汎用ベクトルフレンドリ命令フォーマット１７００は、様々なフィールドに対して様々な可能なサイズを想定しているが、固有ベクトルフレンドリ命令フォーマット１８００は、特定のサイズのフィールドを有するものとして示されている。具体例として、データ要素幅フィールド１７６４は、固有ベクトルフレンドリ命令フォーマット１８００で１ビットフィールドとして表され、一方、本発明はそのように限定されない（すなわち、汎用ベクトルフレンドリ命令フォーマット１７００は、データ要素幅フィールド１７６４の他のサイズを企図する）。
汎用ベクトルフレンドリ命令フォーマット１７００は、図１８Ａに示される順序で以下にリストアップされている次のフィールドを含む。
ＥＶＥＸプリフィックス（バイト０～３）１８０２は、４バイト形式で符号化される。
フォーマットフィールド１７４０（ＥＶＥＸバイト０，ビット［７：０］）－最初のバイト（ＥＶＥＸバイト０）がフォーマットフィールド１７４０であり、それは０ｘ６２（本発明の一実施形態では、ベクトルフレンドリ命令フォーマットを識別するために使用される一意の値）を含む。
第２乃至第４のバイト（ＥＶＥＸバイト１～３）は、特定の機能を提供する複数のビットフィールドを含む。
ＲＥＸフィールド１８０５（ＥＶＥＸバイト１、ビット［７－５］）は、ＥＶＥＸ．Ｒビットフィールド（ＥＶＥＸバイト１，ビット［７］－Ｒ）、ＥＶＥＸ．Ｘビットフィールド（ＥＶＥＸバイト１，ビット［６］－Ｘ）、及びＥＶＥＸ．Ｂビットフィールド（ＥＶＥＸバイト１，ビット［５］－Ｂ）から成る。ＥＶＥＸ．Ｒ、ＥＶＥＸ．Ｘ、及びＥＶＥＸ．Ｂビットフィールドは、対応するＶＥＸビットフィールドと同じ機能を提供し、１ｓ補数形式を用いて符号化される。つまり、ＺＭＭ０は１１１１Ｂとして符号化され、ＺＭＭ１５は０００Ｂとして符号化される。命令の他のフィールドは、当該技術で知られているようにレジスタインデックスの下位３ビット（ｒｒｒ、ｘｘｘ、及びｂｂｂ）を符号化し、それにより、Ｒｒｒｒ、Ｘｘｘｘ、及びＢｂｂｂが、ＥＶＥＸ．Ｒ、ＥＶＥＸ．Ｘ、及びＥＶＥＸ．Ｂを加えることによって形成され得る。
ＲＥＸ’フィールド１８１０－これは、ＲＥＸ’フィールド１８１０の最初の部分であり、拡張された３２レジスタセットの上位１６レジスタ又は下位１６レジスタのどちらかを符号化するために使用されるＥＶＥＸ．Ｒ’ビットフィールド（ＥＶＥＸバイト１，ビット［４］－Ｒ’）である。本発明の一実施形態で、このビットは、以下で示される他とともに、実オペコードバイトが６２であるＢＯＵＮＤ命令と区別するためのビット反転形式で（よく知られたｘ８６ ３２ビットモードで）記憶されるが、ＭＯＤフィールド内の１１の値をＭＯＤ Ｒ／Ｍフィールドで受け入れない（後述される）。本発明の代替の実施形態は、このビット及び以下で示される他のビットを反転形式で記憶しない。１の値が、下位１６のレジスタを符号化するために使用される。つまり、Ｒ’Ｒｒｒｒは、ＥＶＥＸ．Ｒ’、ＥＶＥＸ．Ｒ、及び他のフィールドからの他のＲＲＲを組み合わせることによって、形成される。
オペコードマップフィールド１８１５（ＥＶＥＸバイト１，ビット［３：０］－ｍｍｍｍ）－その内容は、暗黙の先行オペコード（０Ｆ、０Ｆ３８、又は０Ｆ３）を符号化する。
データ要素幅フィールド１７６４（ＥＶＥＸバイト２，ビット［７］－Ｗ）は、表記法ＥＶＥＸ．Ｗによって表される。ＥＶＥＸ．Ｗは、データタイプの粒度（サイズ）を定義するために使用される（３２ビットデータ要素又は６４ビットデータ要素のどちらか）。
ＥＶＥＸ．ｖｖｖｖ１８２０（ＥＶＥＸバイト２，ビット［６：３］－ｖｖｖｖ）－ＥＶＥＸ．ｖｖｖｖの役割は、次を含み得る：１）ＥＶＥＸ．ｖｖｖｖは、反転（１ｓ補数）形式で指定されている最初のソースレジスタオペランドを符号化し、２以上のソースオペランドを持つ命令に有効である；２）ＥＶＥＸ．ｖｖｖｖは、特定のベクトルシフトのために１ｓ補数形式で指定されているあて先レジスタオペランドを符号化する；又は３）ＥＶＥＸ．ｖｖｖｖは、如何なるオペランドも符号化せず、フィールドはリザーブされ、１１１１ｂを含むべきである。よって、ＥＶＥＸ．ｖｖｖｖフィールド１８２０は、反転（１ｓ補数）形式で記憶されている最初のソースレジスタ指示子の４つの下位ビットを符号化する。命令に応じて、余分の異なったＥＶＥＸビットフィールドが、指定子サイズを３２レジスタに拡張するために使用される。
ＥＶＥＸ．Ｕ１７６８クラスフィールド（ＥＶＥＸバイト２，ビット［２］－Ｕ）－ＥＶＥＸ．Ｕ＝０である場合に、それはクラスＡ又はＥＶＥＸ．Ｕ０を示し、ＥＶＥＸ．Ｕ＝１である場合に、それはクラスＢ又はＥＶＥＸ．Ｕ１を示す。
プリフィックス符号化フィールド１８２５（ＥＶＥＸバイト２，ビット［１：０］－ｐｐ）は、基本演算フィールドのための追加のビットを提供する。ＥＶＥＸプリフィックスフォーマットでレガシーＳＳＥ命令のサポートを提供することに加えて、これはまた、ＳＩＭＤプリフィックスを圧縮するという利点を有している（ＳＩＭＤプリフィックスを表現するためにバイトを必要とすることよりもむしろ、ＥＶＥＸプリフィックスは２ビットしか必要としない。）。一実施形態で、レガシーフォーマット及びＥＶＥＸプリフィックスフォーマットの両方でＳＩＭＤプリフィックス（６６Ｈ、Ｆ２Ｈ、Ｆ３Ｈ）を使用するレガシーＳＳＥ命令をサポートするために、これらのレガシーＳＩＭＤプリフィックスは、ＳＩＭＤプリフィックス符号化フィールドに符号化され、実行時に、デコーダのＰＬＡへ供給される前に、レガシーＳＩＭＤプリフィックスに拡張される（故に、ＰＬＡは、変更なしでこれらのレガシー命令のレガシー及びＥＶＥＸフォーマットの両方を実行することができる。）。より新しい命令は、ＥＶＥＸプリフィックス符号化フィールドの内容をオペコード拡張として直接に使用することができるが、特定の実施形態は、一貫性を保つために同様にして拡張しながら、異なる意味がそれらのレガシーＳＩＭＤプリフィックスによって指定されることを可能にする。代替の実施形態は、２ビットのＳＩＭＤプリフィックス符号化をサポートするようＰＬＡを再設計するので、拡張を必要としない。
アルファフィールド１７５２（ＥＶＥＸバイト３，ビット［７］－ＥＨ；ＥＶＥＸ．ＥＨ、ＥＶＥＸ．ｒｓ、ＥＶＥＸ．ＲＬ、ＥＶＥＸ．ｗｒｉｔｅ ｍａｓｋ ｃｏｎｔｒｏｌ及びＥＶＥＸ．Ｎとしても知られており、アルファによっても表される）－上述されたように、このフィールドは、コンテキスト特有である。
ベータフィールド１７５４（ＥＶＥＸバイト３，ビット［６：４］－ＳＳＳ；ＥＶＥＸ．ｓ２－０、ＥＶＥＸ．ｒ２－０、ＥＶＥＸ．ｒｒ１、ＥＶＥＸ．ＬＬ０、ＥＶＥＸ．ＬＬＢとしても知られており、βββによっても表される）－上述されたように、このフィールドは、コンテキスト特有である。
ＲＥＸ’フィールド１８１０－これは、ＲＥＸ’フィールドの残りであり、拡張された３２レジスタセットの上位１６レジスタ又は下位１６レジスタのどちらかを符号化するために使用され得るＥＶＥＸ．Ｖ’ビットフィールド（ＥＶＥＸバイト３，ビット［３］－Ｖ’）である。このビットは、ビット反転形式で記憶される。１の値は、下位１６のレジスタを符号化するために使用される。つまり、Ｖ’ＶＶＶＶは、ＥＶＥＸ．Ｖ’、ＥＶＥＸ．ｖｖｖｖを組み合わせることによって、形成される。
ライトマスクフィールド１７７０（ＥＶＥＸバイト３，ビット［２：０］－ｋｋｋ）－その内容は、上述されたように、ライトマスクレジスタ内のレジスタのインデックスを指定する。本発明の一実施形態で、特定の値ＥＶＥＸ．ｋｋｋ＝０００は、特定の命令のためにライトマスクが使用されないことを暗示する特別な動作である（これは、全てのものに配線されたライトマスクの使用や、マスキングハードウェアをバイパスするハードウェアの使用など、さまざまな方法で実装され得る。）。
実オペコードフィールド１８３０（バイト４）は、オペコードバイトとしても知られている。オペコードの部分は、このフィールドで指定される。
ＭＯＤ Ｒ／Ｍフィールド１８４０（バイト５）は、ＭＯＤフィールド１８４２、Ｒｅｇフィールド１８４４、及びＲ／Ｍフィールド１８４６を含む。上述されたように、ＭＯＤフィールド１８４２の内容は、メモリアクセス動作と非メモリアクセス動作とを区別する。Ｒｅｇフィールド１８４４の役割は、２つの状況、つまり、あて先レジスタオペランド又はソースレジスタオペランドのどちらかを符号化すること、あるいは、オペコード拡張として扱われ、如何なる命令オペコードも符号化するために使用されないこと、に要約される。Ｒ／Ｍフィールド１８４６の役割は、次の、メモリアドレスを参照する命令オペランドを符号化すること、あるいは、あて先レジスタオペランド又はソースレジスタオペランドのどちらかを符号化すること、を含み得る。
スケール、インデックス、ベース（Scale, Index, Base，ＳＩＢ）バイト（バイト６）－上述されたように、スケールフィールド１８５０の内容は、メモリアドレス生成のために使用される。ＳＩＢ．ｘｘｘ１８５４及びＳＩＢ．ｂｂｂ１８５６－これらのフィールドの内容は、レジスタインデックスＸｘｘｘ及びＢｂｂｂに関して以前に参照されている。
変位フィールド１７６２Ａ（バイト７～１０）－ＭＯＤフィールド１８４２が１０を含む場合に、バイト７～１０は変位フィールド１７６２Ａであり、それは、レガシー３２ビット変位（ｄｉｓｐ３２）と同じように機能し、バイト粒度で機能する。
変位係数フィールド１７６２Ｂ（バイト７）－ＭＯＤフィールド１８４２が０１を含む場合に、バイト７は変位係数フィールド１７６２Ｂである。このフィールドの位置は、バイト粒度で機能するレガシーｘ８６命令セットの８ビット変位（ｄｉｓｐ８）のそれと同じである。ｄｉｓｐ８は符号拡張されているので、それは、－１２８～１２７バイトのオフセットのみをアドレス指定することができる。６４バイトのキャッシュラインに関しては、ｄｉｓｐ８は、４つの本当に有用な値－１２８、－６４、０及び６４にのみ設定され得る８ビットを使用する。より広い範囲がしばしば必要とされるので、ｄｉｓｐ３２が使用されるが、ｄｉｓｐ３２は４バイトを必要とする。ｄｉｓｐ８及びｄｉｓｐ３２とは対照的に、変位係数フィールド１７６２Ｂは、ｄｉｓｐ８の再解釈（reinterpretation）である。変位係数フィールド１７６２Ｂを使用する場合に、実際の変位は、変位係数フィールドの内容にメモリオペランドアクセスのサイズ（Ｎ）を乗じたものよって決定される。このような変位は、ｄｉｓｐ８＊Ｎと呼ばれる。これは、平均命令長さを低減させる（変位に使用されるのは１バイトであるが、範囲ははるかに広くなる。）。そのような圧縮された変位は、有効の変位がメモリアクセスの粒度の倍数であるという前提に基づいているので、アドレスオフセットの冗長な下位ビットは符号化される必要がない。すなわち、変位係数フィールド１７６２Ｂは、レガシーｘ８６命令セットの８ビット変位を置換する。よって、変位係数フィールド１７６２Ｂは、ｄｉｓｐ８ｄｉｓｐ８＊Ｎにオーバーロードされることを除いて、ｘ８６命令セットの８ビット変位と同じ方法で符号化される（故に、Ｍｏｄ ＲＭ／ＳＩＢ符号化規則は変更されない。）。すなわち、符号化規則又は符号化長さに変更はないが、ハードウェアによる変位値の解釈にのみ変更がある（バイト単位のアドレスオフセットを取得するには、メモリオペランドのサイズで変位をスケーリングする必要がある。）。即値フィールド１７７２は、上述されたように動作する。
［完全オペコードフィールド］
図１８Ｂは、本発明の一実施形態に従って、完全オペコードフィールド１７７４を構成する固有ベクトルフレンドリ命令フォーマット１８００のフィールドを表すブロック図である。具体的に、完全オペコードフィールド１７７４は、フォーマットフィールド１７４０、基本演算フィールド１７４２、及びデータ要素幅（Ｗ）フィールド１７６４を含む。基本演算フィールド１７４２は、プリフィックス符号化フィールド１８２５、オペコードマップフィールド１８１５、及び実オペコードフィールド１８３０を含む。
［レジスタインデックスフィールド］
図１８Ｃは、本発明の一実施形態に従って、レジスタインデックスフィールド１７４４を構成する固有ベクトルフレンドリ命令フォーマット１８００のフィールドを表すブロック図である。具体的に、レジスタインデックスフィールド１７４４は、ＲＥＸフィールド１８０５、ＲＥＸ’フィールド１８１０、ＭＯＤ Ｒ／Ｍ．ｒｅｇフィールド１８４４、ＭＯＤ Ｒ／Ｍ．ｒ／ｍフィールド１８４６、ＶＶＶＶフィールド１８２０、ｘｘｘフィールド１８５４、及びｂｂｂフィールド１８５６を含む。
図１８Ｄは、本発明の一実施形態に従って、オーギュメンテーション演算フィールド１７５０を構成する固有ベクトルフレンドリ命令フォーマット１８００のフィールドを表すブロック図である。クラス（Ｕ）フィールド１７６８が０を含む場合に、それはＥＶＥＸ．Ｕ０（クラスＡ １７６８Ａ）を意味し、それが１を含む場合に、それはＥＶＥＸ．Ｕ１（クラスＢ １７６８Ｂ）を意味する。Ｕ＝０でありかつＭＯＤフィールド１８４２が１１を含む（非メモリアクセス動作を意味する）場合に、アルファフィールド１７５２（ＥＶＥＸバイト３，ビット［７］－ＥＨ）は、ｒｓフィールド１７５２Ａとして解釈される。ｒｓフィールド１７５２Ａが１（ラウンド１７５２Ａ．１）を含む場合に、ベータフィールド１７５４（ＥＶＥＸバイト３，ビット［６：４］－ＳＳＳ）は、丸め制御フィールド１７５４Ａとして解釈される。丸め制御フィールド１７５４Ａは、１ビットのＳＡＥフィールド１７５６と、２ビットの丸め演算制御フィールド１７５８とを含む。ｒｓフィールド１７５２Ａが０（データ変換１７５２Ａ．２）を含む場合に、ベータフィールド１７５４（ＥＶＥＸバイト３，ビット［６：４］－ＳＳＳ）は、３ビットのデータ変換フィールド１７５４Ｂとして解釈される。Ｕ＝０でありかつＭＯＤフィールド１８４２が００、０１、又は１０を含む（メモリアクセス動作を意味する）場合に、アルファフィールド１７５２（ＥＶＥＸバイト３，ビット［７］－ＥＨ）は、エビクションヒント（ＥＨ）フィールド１７５２Ｂとして解釈され、ベータフィールド１７５４（ＥＶＥＸバイト３，ビット［６：４］－ＳＳＳ）は、３ビットのデータ操作フィールド１７５４Ｃとして解釈される。
Ｕ＝１である場合に、アルファフィールド１７５２（ＥＶＥＸバイト３，ビット［７］－ＥＨ）は、ライトマスク制御（Ｚ）フィールド１７５２Ｃとして解釈される。Ｕ＝１でありかつＭＯＤフィールド１８４２が１１を含む（非メモリアクセス動作を意味する）場合に、ベータフィールド１７５４の部分（ＥＶＥＸバイト３，ビット［４］－Ｓ０）は、ＲＬフィールド１７５７Ａとして解釈され、それが１（ラウンド１７５７Ａ．１）を含む場合に、ベータフィールド１７５４の残り（ＥＶＥＸバイト３，ビット［６－５］－Ｓ２－１）は、丸め演算制御フィールド１７５９Ａとして解釈され、一方、ＲＬフィールド１７５７Ａが０（ＶＳＩＺＥ １７５７．Ａ２）を含む場合に、ベータフィールド１７５４残り（ＥＶＥＸバイト３，ビット［６－５］－Ｓ２－１）は、ベクトル長さフィールド１７５９Ｂ（ＥＶＥＸバイト３，ビット［６－５］－Ｌ１－０）として解釈される。Ｕ＝１でありかつＭＯＤフィールド１８４２が００、０１、又は１０を含む（メモリアクセス動作を意味する）場合に、ベータフィールド１７５４（ＥＶＥＸバイト３，ビット［６：４］－ＳＳＳ）は、ベクトル長さフィールド１７５９Ｂ（ＥＶＥＸバイト３，ビット［６－５］－Ｌ１－０）及びブロードキャストフィールド１７５７Ｂ（ＥＶＥＸバイト３，ビット［４］－Ｂ）として解釈される。
［例となるレジスタアーキテクチャ］
図１９は、本発明の一実施形態に従うレジスタアーキテクチャ１９００のブロック図である。表されている実施形態では、５１２ビット幅である３２個のベクトルレジスタ１９１０が存在し、これらのレジスタは、ｚｍｍ０からｚｍｍ３１として参照される。下位１６個のｚｍｍレジスタの下位２５６ビットは、レジスタｙｍｍ０～１５にオーバーレイされる。下位１６個のｚｍｍレジスタの下位１２８ビット（ｙｍｍレジスタの下位１２８ビット）は、レジスタｘｍｍ０～１５にオーバーレイされる。固有ベクトルフレンドリ命令フォーマット１８００は、以下の表で表されているように、これらのオーバーレイされたレジスタファイルで動作する。
Figure 2022138116000002
すなわち、ベクトル長さフィールド１７５９Ｂは、最大長さと１つ以上の他のより短い長さとの間の選択を行う。そのようなより短い長さの夫々は、前の長さの半分の長さである。ベクトル長さフィールド１７５９Ｂがない命令テンプレートは、最大ベクトル長さで動作する。更に、一実施形態で、固有ベクトルフレンドリ命令フォーマット１８００のクラスＢ命令テンプレートは、パックド又はスカラー単精度／倍精度浮動小数点データ及びパックド又はスカラー整数データで動作する。スカラー演算は、ｚｍｍ／ｙｍｍ／ｘｍｍレジスタ内の最下位データ要素位置に対して実行される演算であり、より高次のデータ要素位置は、それらが命令の前にあったのと同じままであるか、あるいは、実施形態においてゼロ化される。
ライトマスクレジスタ１９１５－表されている実施形態では、８つのライトマスクレジスタ（ｋ０からｋ７）が存在し、夫々サイズが６４ビットである。代替の実施形態では、ライトマスクレジスタ１９１５は、サイズが１６ビットである。上述されたように、本発明の一実施形態で、ベクトルマスクレジスタｋ０は、ライトマスクとして使用され得ない。通常ｋ０を示す符号化がライトマスクに使用される場合に、それは、０ｘＦＦＦＦのハードワイヤードのライトマスクを選択し、その命令に対するライトマスキングを有効に無効化する。
汎用レジスタ１９２５－表されている実施形態では、メモリオペランドをアドレッシングするために既存のｘ８６アドレッシングモードとともに使用される１６個の６４ビット汎用レジスタが存在する。これらのレジスタは、ＲＡＸ、ＲＢＸ、ＲＣＸ、ＲＤＸ、ＲＢＰ、ＲＳＩ、ＲＤＩ、ＲＳＰ、及びＲ８からＲ１５の名前で参照される。
ＭＭＸパックド整数フラットレジスタファイル１９５０がエイリアシングされているスカラー浮動小数点スタックレジスタファイル（ｘ８７スタック）１９４５－表されている実施形態では、ｘ８７スタックは、ｘ８７命令セット拡張を用いて３２／６４／８０ビット浮動小数点データに対してスカラー浮動小数点演算を実行するために使用される８要素スタックである。一方で、ＭＭＸレジスタは、６４ビットパックド整数データに対して演算を実行するために、更には、ＭＭＸ及びＸＭＭレジスタ間で実行されるいくつかの演算のためにオペランドを保持するために、使用される。
本発明の代替の実施形態は、より広い又はより狭いレジスタを使用してもよい。更には、本発明の代替の実施形態は、より多い、より少ない、又は異なるレジスタファイル及びレジスタを使用してもよい。
［例となるコアアーキテクチャ、プロセッサ、及びコンピュータアーキテクチャ］
プロセッサコアは、異なる方法で、異なる目的のために、及び異なるプロセッサで実装されてもよい。例えば、そのようなコアの実装には、１）汎用コンピューティングを対象とした汎用イン・オーダーコア、２）汎用コンピューティングを対象とした高性能汎用アウト・オブ・オーダーコア、３）グラフィクス及び／又は科学技術（スループット）コンピューティングを主に対象とした特別目的のコアが含まれ得る。異なるプロセッサの実装には、１）汎用コンピューティングを対象とした１つ以上の汎用イン・オーダーコア、及び／又は汎用コンピューティングを対象とした１つ以上の汎用アウト・オブ・オーダーコアを含むＣＰＵ、並びに２）グラフィクス及び／又は科学技術（スループット）コンピューティングを主に対象とした１つ以上の特別目的のコアを含むコプロセッサが含まれ得る。そのような異なるプロセッサは、異なるコンピュータシステムアーキテクチャをもたらし、これには、１）ＣＰＵとは別のチップ上のコプロセッサ、２）ＣＰＵと同じパッケージ内の別個のダイ上のコプロセッサ、３）ＣＰＵと同じダイ上のコプロセッサ（その場合に、そのようなコプロセッサは、集積グラフィクス及び／又は科学技術（スループット）ロジックなどの特別目的のロジックと時々呼ばれる。）、並びに４）記載されているＣＰＵ（時々、アプリケーションコア又はアプリケーションプロセッサと呼ばれる。）、上記のコプロセッサ、及び追加の機能を同じダイ上に含み得るチップ上のシステムが含まれ得る。例となるコアアーキテクチャが次に記載され、その後に、例となるプロセッサ及びコンピュータアーキテクチャが続く。
［例となるコアアーキテクチャ］
［イン・オーダー及びアウト・オブ・オーダーコアブロック図］
図２０Ａは、本発明の実施形態に従って、例示的なイン・オーダーパイプライン及び例示的なレジスタリネーミング、アウト・オブ・オーダー発行／実行パイプラインの両方を表すブロック図である。図２０Ｂは、本発明の実施形態に従って、プロセッサに含まれるイン・オーダーアーキテクチャコア及び例示的なレジスタリネーミング、アウト・オブ・オーダー発行／実行アーキテクチャコアの両方を表すブロック図である。図２０Ａ～Ｂの実線ボックスは、イン・オーダーパイプライン及びイン・オーダーコアを表し、一方、破線ボックスの任意の追加は、レジスタリネーミング、アウト・オブ・オーダー発行／実行パイプライン及びコアを表す。イン・オーダー態様はアウト・オブ・オーダー態様のサブセットであることを鑑みて、アウト・オブ・オーダー態様が記載される。
図２０Ａで、プロセッサパイプライン２０００は、フェッチ段２００２、長さデコード段２００４、デコード段２００６、割り当て段２００８、リネーミング段２０１０、スケジューリング（ディスパッチ又は発行としても知られる。）段２０１２、レジスタリード／メモリリード段２０１４、実行段２０１６、ライトバック／メモリライト段２０１８、例外処理段２０２２、及びコミット段２０２４を含む。
図２０Ｂは、実行エンジンユニット２０５０へ結合されているフロントエンドユニット２０３０を含み、両方がメモリユニット２０７０へ結合されているプロセッサコア２０９０を示す。コア２０９０は、縮小命令セットコンピューティング（ＲＩＳＣ）コア、複数命令セットコンピューティング（ＣＩＳＣ）コア、超長命令語（ＶＬＩＷ）コア、又は複合的な若しくは代替のコアタイプであってよい。更なる他のオプションとして、コア２０９０は、例えば、ネットワーク又は通信コア、圧縮エンジン、コプロセッサコア、汎用コンピューティンググラフィクス処理ユニット（ＧＰＧＰＵ）コア、グラフィクスコア、などのような、特別目的のコアであってもよい。
フロントエンドユニット２０３０は、命令キャッシュユニット２０３４へ結合されている分岐予測ユニット２０３２を含む。命令キャッシュユニット２０３４は、命令トランスレーション・ルックアサイド・バッファ（ＴＬＢ）２０３６へ結合されており、ＴＬＢ２０３６は、命令フェッチユニット２０３８へ結合されており、命令フェッチユニット２０３８は、デコードユニット２０４０へ結合されている。デコードユニット２０４０（又はデコーダ）は、命令をデコードし、出力として１つ以上のマイクロオペレーション、マイクロコードエントリポイント、マイクロ命令、他の命令、又は他の制御信号を生成する。それらは、元の命令からデコードされるか、あるいは、別なふうに元の命令を反映するか、あるいは、元の命令から導出される。デコードユニット２０４０は、様々な異なるメカニズムを用いて実装されてもよい。適切なメカニズムの例には、ルックアップテーブル、ハードウェア実装、プログラム可能ロジックアレイ（ＰＬＡ）、マイクロコードリード・オンリー・メモリ（ＲＯＭ）などがあるが、これらに限られない。一実施形態で、コア２０２９０は、特定のマクロ命令のためのマクロコードを記憶するマクロコードＲＯＭ又は他の媒体を含む（例えば、デコードユニット２０４０において又はさもなければフロントエンドユニット２０３０内で）。デコードユニット２０４０は、実行エンジンユニット２０５０内のリネーム／アロケータユニット２０５２へ結合されている。
実行エンジンユニット２０５０は、リタイアメントユニット２０５４及び１つ以上のスケジューラユニット２０５６の組へ結合されているリネーム／アロケータユニット２０５２を含む。スケジューラユニット２０５６は、リザベーションステーション、中央命令ウィンドウ、などを含む任意の数の異なるスケジューラを表す。スケジューラユニット２０５６は、物理レジスタファイルユニット２０５８へ結合されている。物理レジスタファイルユニット２０５８の夫々は、１つ以上の物理レジスタファイルを表し、その異なるファイルには、スカラー整数、スカラー浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点、ステータス（例えば、実行される次の命令のアドレスである命令ポインタ）などのような、１つ以上の異なるデータタイプが格納される。一実施形態で、物理レジスタファイルユニット２０５８は、ベクトルレジスタユニット、ライトマスクレジスタユニット、及びスカラーレジスタユニットを有する。これらのレジスタユニットは、アーキテクチャベクトルレジスタ、ベクトルマスクレジスタ、及び汎用レジスタを提供し得る。物理レジスタファイルユニット２０５８は、レジスタリネーミング及びアウト・オブ・オーダー実行が実装され得る様々な方法（例えば、リオーダバッファ及びリタイアメントレジスタファイルを使用すること；フィーチャー（future）ファイル、ヒストリ（history）バッファ、及びリタイアメントレジスタファイルを使用すること；レジスタマップ及びレジスタのプールを使用すること、など）を表すようリタイアメントユニット２０５４によってオーバーラップされる。リタイアメントユニット２０５４及び物理レジスタファイルユニット２０５８は、実行クラスタ２０６０へ結合されている。実行クラスタ２０６０は、１つ以上の実行ユニット２０６２の組及び１つ以上のメモリアクセスユニット２０６４の組を含む。実行ユニット２０６２は、様々な演算（例えば、シフト、加算、減算、乗算）を様々なタイプのデータ（例えば、スカラー浮動小数点、パックド整数、パックド浮動小数点、ベクトル整数、ベクトル浮動小数点）に実行してもよい。いくつかの実施形態は、特定の関数又は関数の組に専用の多数の実行ユニットを含む一方で、他の実施形態は、全ての機能を完全に実行するただ１つの実行又は複数の実行ユニットを含んでもよい。スケジューラユニット２０５６、物理レジスタファイルユニット２０５８、及び実行クラスタ２０６０は、特定の実施形態が特定のタイプのデータ／演算のための別個のパイプラインを構成するので、場合により複数であるものとして示されている（例えば、夫々が各自のスケジューラユニット、物理レジスタファイルユニット、及び／又は実行ユニットを有しているスカラー整数パイプライン、スカラー浮動小数点／パックド整数／パックド浮動小数点／ベクトル整数／ベクトル浮動小数点パイプライン、及び／又はメモリアクセスパイプラインであり、別個のメモリアクセスパイプラインの場合に、特定の実施形態は、このパイプラインの実行クラスタのみがメモリアクセスユニット２０６４を有しているものとして実装される。）。また、別個のパイプラインが使用される場合に、これらのパイプラインの１つ以上はアウト・オブ・オーダー発行／実行であってよく、残りはイン・オーダーであってよいことが理解されるべきである。
メモリアクセスユニット２０６４の組は、データＴＬＢユニット２０７２を含むメモリユニット２０７０へ結合されている。データＴＬＢユニット２０７２は、データキャッシュユニット２０７４へ結合されており、データキャッシュユニット２０７４は、レベル２（Ｌ２）キャッシュユニット２０７６へ結合されている。１つの例となる実施形態では、メモリアクセスユニット２０６４は、ロードユニット、ストアアドレスユニット、及びストアデータユニットを含んでもよく、これらの夫々は、メモリユニット２０７０内のデータＴＬＢユニット２０７２へ結合されている。命令キャッシュユニット２０３４が更にメモリユニット２０７０内のレベル２（Ｌ２）キャッシュユニット２０７６へ結合されている。Ｌ２キャッシュユニット２０７６は、１つ以上の他のレベルのキャッシュへ、また同様に、メインメモリへ結合される。
例として、例示的なレジスタリネーミング、アウト・オブ・オーダー発行／実行コアアーキテクチャは、次のようにパイプライン２０００を実装してもよい：１）命令フェッチユニット２０３８は、フェッチ及び長さ復号化段２００２及び２００４を実行し、２）デコードユニット２０４０は、デコード段２００６を実行し、３）リネーム／アロケータユニット２０５２は、割り当て段２００８及びリネーミング段２０１０を実行し、４）スケジューラユニット２０５６は、スケジュール段２０１２を実行し、５）物理レジスタファイルユニット２０５８及びメモリユニット２０７０は、レジスタリード／メモリリード段２０１４を実行し、実行クラスタ２０６０は、実行段２０１６を実行し、６）メモリユニット２０７０及び物理レジスタファイルユニット２０５８は、ライトバック／メモリライト段２０１８を実行し、７）様々なユニットが実行処理段２０２２に関与してもよく、８）リタイアメントユニット２０５４及び物理レジスタファイルユニット２０５８は、コミット段２０２４を実行する。
コア２０９０は、本明細書で記載されている命令を含む１つ以上の命令セット（例えば、ｘ８６命令セット（より新しいバージョンで追加されているいくつかの拡張を含む）、カリフォルニア州サニーベールのＭＩＰＳテクノロジのＭＩＰＳ命令セット、カリフォルニア州サニーベールのＡＲＭホールディングスのＡＲＭ命令セット（ＮＥＯＮなどの任意の追加の拡張を含む））をサポートし得る。一実施形態で、コア２０９０は、パックドデータ命令セット実行（例えば、ＡＶＸ１、ＡＶＸ２）をサポートするロジックを含み、それによって、多くのマルチメディアアプリケーションによって使用される演算がパックドデータを用いて実行されることを可能にする。
コアは、マルチスレッディングをサポートしてもよく、タイムスライスされたマルチスレッディング、同時のマルチスレッディング（単一の物理コアは、物理コアが同時にマルチスレッド化されているスレッドごとに論理コアを提供する。）、又はそれらの組み合わせ（例えば、タイムスライスされたフェッチング及びデコーディング並びにその後の、Ｉｎｔｅｌ Ｈｙｐｅｒｔｈｒｅｄｉｎｇ技術のような、同時のマルチスレッディング）を含む様々な方法でそれを行ってもよい。
レジスタリネーミングが、アウト・オブ・オーダー実行との関連で記載されているが、レジスタリネーミングは、イン・オーダーアーキテクチャで使用されてもよいことが理解されるべきである。プロセッサの表されている実施形態はまた、別個の命令及びデータキャッシュユニット２０３４／２０７４並びに共有Ｌ２キャッシュユニット２０７６を含むが、代替の実施形態は、例えば、レベル１（Ｌ１）内部キャッシュ、又は複数のレベルの内部キャッシュのような、命令及びデータの両方のための単一の内部キャッシュを有してもよい。いくつかの実施形態で、システムは、内部キャッシュと、コア及び／又はプロセッサの外にある外部キャッシュとの組み合わせを含んでもよい。代替的に、全てのキャッシュがコア及び／又はプロセッサの外にあってもよい。
［イン・オーダーコアアーキテクチャの具体例］
図２１Ａ～Ｂは、より具体的な例となるイン・オーダーコアアーキテクチャのブロック図を表し、コアは、チップ内のいくつかのロジックブロック（同じタイプ及び／又は異なるタイプの他のコアを含む。）の１つである。ロジックブロックは、アプリケーションに応じて、高帯域幅インターコネクトネットワーク（例えば、リングネットワーク）を通じていくつかの固定機能ロジック、メモリＩ／Ｏインターフェース、及び他の必要なＩ／Ｏロジックと通信する。
図２１Ａは、本発明の実施形態に従って、単一のプロセッサコアを、オンダイのインターコネクトネットワーク２１０２へのその接続、及びレベル２（Ｌ２）キャッシュ２１０４のその局所サブセットとともに表すブロック図である。一実施形態で、命令デコーダ２１００は、パックドデータ命令セット拡張を備えたｘ８６命令セットをサポートする。Ｌ１キャッシュ２１０６は、低レイテンシアクセスがメモリをスカラー及びベクトルユニットにキャッシングすることを可能にする。一実施形態で（設計を簡単にするために）、スカラーユニット２１０８及びベクトルユニット２１１０は別個のレジスタセット（夫々、スカラーレジスタ２１１２及びベクトルレジスタ２１１４）を使用し、それらの間で転送されるデータは、メモリに書き込まれ、次いで、レベル１（Ｌ１）キャッシュ２１０６から読み戻され、一方、本発明の代替の実施形態は、異なるアプローチを使用してもよい（例えば、単一のレジスタセットを使用するか、あるいは、データが書き込み及び読み戻しされることなく２つのレジスタファイル間で転送されることを可能にする通信パスを含む）。
Ｌ２キャッシュ２１０４の局所サブセットは、プロセッサコアごとに１つである別個の局所サブセットに分割される大域的Ｌ２キャッシュの部分である。各プロセッサコアは、Ｌ２キャッシュ２１０４のそれ自身の局所サブセットへの直接的なアクセスパスを有している。プロセッサコアによって読み出されたデータは、そのＬ２キャッシュサブセット２１０４に格納され、他のプロセッサコアがそれら自身の局所Ｌ２キャッシュサブセットにアクセスすることと並行して、即座にアクセスされ得る。プロセッサコアによって書き込まれたデータは、それ自身のＬ２キャッシュサブセット２１０４に格納され、必要に応じて、他のサブセットからフラッシングされる。リングネットワークは、共有データのコヒーレンシを確かにする。リングネットワークは、プロセッサコア、Ｌ２キャッシュ及び他の論理ブロックなどのエージェントがチップ内で互いに通信することを可能にするよう双方向である。各リングデータパスは、方向ごとに１０２０ビット幅である。
図２１Ｂは、本発明の実施形態に従う図２１Ａのプロセッサコアの部分の拡大図である。図２１Ｂは、ベクトルユニット２１１０及びベクトルレジスタ２１１４に関する更なる詳細とともに、Ｌ１キャッシュ２１０４のＬ１データキャッシュ２１０６Ａ部分を含む。具体的に、ベクトルユニット２１１０は、整数、単精度浮動、及び倍精度浮動命令のうちの１つ以上を実行する１６幅のベクトル処理ユニット（ＶＰＵ）（１６幅のＡＬＵ２１２８ を参照）である。ＶＰＵは、スウィズルユニット２１２０によりレジスタ入力をスウィズルすること、数値変換ユニット２１１１Ａ～Ｂによる数値変換、及びメモリ入力に対する複製ユニット２１２４による複製、をサポートする。ライトマスクレジスタ２１２６は、結果として生じるベクトルライトを予測することを可能にする。
図２２は、本発明の実施形態に従って、１よりも多いコアを有し、集積メモリコントローラを有し、集積グラフィクスを有し得るプロセッサ２２００のブロック図である。図２２の実線ボックスは、単一コア２２０２Ａ、システムエージェント２２１０、１つ以上のバスコントローラユニット２２１６の組を備えたプロセッサ２２００を表し、一方、破線ボックスの任意の追加は、複数のコア２２０２Ａ～Ｎ、システムエージェント２２１０内の１つ以上の集積メモリコントローラユニット２２１４の組、及び特別目的のロジック２２０８を備えた代替のプロセッサ２２００を表す。
よって、プロセッサ２２００の異なる実施は、１）集積グラフィクス及び／又は科学技術（スループット）ロジック（１つ以上のコアを含んでもよい。）である特別目的のロジック２２０８と、１つ以上の汎用コア（例えば、汎用イン・オーダーコア、汎用アウト・オブ・オーダーコア、２つの組み合わせ）であるコア２２０２Ａ～Ｎとを備えたＣＰＵ、２）グラフィクス及び／又は科学技術（スループット）コンピューティングを主に対象とした多数の特別目的のコアである２２０２Ａ～Ｎを備えたコプロセッサ、並びに３）多数の汎用イン・オーダーコアであるコア２２０２Ａ～Ｎを備えたコプロセッサを含んでもよい。よって、プロセッサ２２００は、汎用プロセッサ、コプロセッサ、又は、例えば、ネットワーク若しくは通信プロセッサ、圧縮エンジン、グラフィクスプロセッサ、ＧＰＧＰＵ（general purpose graphics processing unit）、高スループットＭＩＣ（many integrated core）コプロセッサ（３０以上のコアを含む。）、埋め込みプロセッサ、などのような特別目的のプロセッサであってもよい。プロセッサは、１つ以上のチップ上で実装されてもよい。プロセッサ２２００は、例えば、ＢｉＣＭＯＳ、ＣＭＯＳ、又はＮＭＯＳなどの多数のプロセス技術のいずれかを使用した１つ以上の基板の一部であっても、かつ／あるいは、それら１つ以上の基板上に実装されてもよい。
メモリヒエラルキは、コア内の１つ以上のレベルのキャッシュ、１つ以上の共有キャッシュユニット２２０６の組、及び集積メモリコントローラユニット２２１４の組へ結合されている外部メモリ（図示せず。）を含む。共有キャッシュユニット２２０６の組は、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、又は他のレベルのキャッシュ、ラストレベルキャッシュ（ＬＬＣ）、及び／又はそれらの組み合わせのような１つ以上のミッドレベルキャッシュを含んでもよい。一実施形態で、リングベースのインターコネクトユニット２２１２は、集積グラフィクスロジック２２０８、共有キャッシュユニット２２０６の組、及びシステムエージェントユニット２２１０／集積メモリコントローラユニット２２１４を相互接続し、一方で、代替案は、そのようなユニットを相互接続するためのよく知られた技術をいくつでも使用してもよい。一実施形態で、コヒーレンシは、１つ以上のキャッシュユニット２２０６とコア２２０２Ａ～Ｎとの間で保たれる。
いくつかの実施形態で、コア２２０２Ａ～Ｎの１つ以上は、マルチスレッディング可能である。システムエージェント２２１０は、コア２２０２Ａ～Ｎを調整及び動作させるコンポーネントを含む。システムエージェントユニット２２１０は、例えば、電力制御ユニット（ＰＣＵ）及びディスプレイユニットを含み得る。ＰＣＵは、コア２２０２Ａ～Ｎ及び集積グラフィクスロジック２２０８の電力状態を調整するために必要なロジック及びコンポーネントであってもよく、あるいは、それらを含んでもよい。ディスプレイユニットは、１つ以上の外部接続されたディスプレイを駆動するためのものである。
コア２２０２Ａ～Ｎは、アーキテクチャ命令セットに関して同種又は異種であってよく、つまり、コア２２０２Ａ～Ｎの２つ以上は同じ命令セットを実行可能であり、一方、他のコアは、その命令セットのサブセット又は異なる命令セットを実行可能である。
［例となるコンピュータアーキテクチャ］
図２３及び図２４は、例となるコンピュータアーキテクチャのブロック図である。ラップトップ、デスクトップ、ハンドヘルド型ＰＣ、パーソナル・デジタル・アシスタント、エンジニアリング・ワークステーション、サーバ、ネットワークデバイス、ネットワークハブ、スイッチ、埋め込みプロセッサ、デジタル・シグナル・プロセッサ（ＤＳＰ）、グラフィクスデバイス、ビデオゲーム機、セットトップボックス、マイクロコントローラ、携帯電話機、ポータブルメディアプレイヤー、ハンドヘルド型デバイス、及び様々な多の電子機器のための当該技術で知られている他のシステム設計及び構成も、適切である。一般に、本明細書で開示されているようにプロセッサ及び／又は他の実行ロジックを組み込むことができる多種多様なシステム又は電子機器が、概して適切である。
これより図２３を参照すると、本発明の一実施形態に従うシステム２３００のブロック図が示されている。システム２３００は、コントローラハブ２３２０へ結合されている１つ以上のプロセッサ２３１０、２３１５を含み得る。一実施形態で、コントローラハブ２３２０は、グラフィクス・メモリ・コントローラ・ハブ（ＧＭＣＨ）２３９０、及び入出力ハブ（ＩＯＨ）２３５０（別のチップ上にあってもよい。）を含み、ＧＭＣＨ２３９０は、メモリ２３４０及びコプロセッサ２３４５が結合されているメモリ及びグラフィクスコントローラを含み、ＩＯＨ２３５０は、入出力（Ｉ／Ｏ）デバイス２３６０をＧＭＣＨ２３９０へ結合する。代替的にメモリ及びグラフィクスコントローラの一方又は両方は、（本明細書で記載される）プロセッサ内に集積され、メモリ２３４０及びコプロセッサ２３４５は、プロセッサ２３１０、及びＩＯＨ２３５０を備えた単一チップ内のコントローラハブ２３２０へ直接に結合される。
追加のプロセッサ２３１５の任意の性質は、破線により図２３で表されている。各プロセッサ２３１０、２３１５は、本明細書で記載されているプロセッシングコアの１つ以上を含んでもよく、プロセッサ２２００の何らかのバージョンであってもよい。
メモリ２３４０は、例えば、動的ランダム・アクセス・メモリ（ＤＲＡＭ）、相変化メモリ（ＰＣＭ）、又は２つの組み合わせであってもよい。少なくとも１つの実施形態について、コントローラハブ２３２０は、フロントサイドバス（ＦＳＢ）、ＱｕｉｃｋＰａｔｈなどのポイント・ツー・ポイントインターフェース、又は同様の接続２３９５のようなマルチドロップパスを介してプロセッサ２３１０、２３１５と通信する。
一実施形態で、コプロセッサ２３４５は、例えば、高スループットＭＩＣプロセッサ、ネットワーク又は通信プロセッサ、圧縮エンジン、グラフィクスプロセッサ、ＧＰＧＰＵ、埋め込みプロセッサ、などのような特別目的のプロセッサである。一実施形態で、コントローラハブ２３２０は、集積グラフィクスアクセラレータを含んでもよい。
アーキテクチャ的、マイクロアーキテクチャ的、熱的、電力消費特性、などを含むメリットの測定基準のスペクトルに関して、物理リソース２３１０、２３１５の間には様々な違いがあり得る。
一実施形態で、プロセッサ２３１０は、一般的なタイプのデータ処理動作を制御する命令を実行する。命令内に埋め込まれているのは、コプロセッサ命令であってよい。プロセッサ２３１０は、これらのコプロセッサ命令を、付属のコプロセッサ２３４５によって実行されるべきであるタイプのものとして認識する。従って、プロセッサ２３１０は、これらのコプロセッサ命令（又はコプロセッサ命令を表す制御信号）をコプロセッサバス又は他のインターコネクトでコプロセッサ２３４５に発行する。コプロセッサ２３４５は、受け取られたコプロセッサ命令を受け入れて実行する。
これより図２４を参照すると、本発明の実施形態に従うＳｏＣ２４００のブロック図が示されている。図２２と類似した要素は、同じ参照番号を有している。また、破線ボックスは、より高度なＳｏＣ上の任意の特徴である。図２４で、インターコネクトユニット２４０２は、１つ以上のコア２２０２Ａ～Ｎの組及び共有キャッシュユニット２２０６を含むアプリケーションプロセッサ２４１０と、システムエージェント２２１０と、バスコントローラユニット２２１６と、集積メモリコントローラユニット２２１４と、集積グラフィクスロジック、画像プロセッサ、オーディオプロセッサ、及びビデオプロセッサを含み得る１つ以上のコプロセッサ２４２０の組と、静的ランダム・アクセス・メモリ（ＳＲＡＭ）ユニット２４３０と、直接メモリアクセス（ＤＭＡ）ユニット２４３２と、１つ以上の外部ディスプレイへ結合するディスプレイユニット２４４０とへ結合されている。一実施形態で、コプロセッサ２４２０は、例えば、ネットワーク又は通信プロセッサ、圧縮エンジン、ＧＰＧＰＵ、高スループットＭＩＣプロセッサ、埋め込みプロセッサ、などのような特別目的のプロセッサを含む。
本明細書で開示されているメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェア、又はそのような実装アプローチの組み合わせで実装されてもよい。本発明の実施形態は、少なくとも１つのプロセッサ、記憶システム（揮発性及び不揮発性メモリ及び／又は記憶要素を含む。）、少なくとも１つの入力デバイス、及び少なくとも１つの出力デバイスを有するプログラム可能なシステムで実行されるコンピュータプログラム又はプログラムコードとして実装されてもよい。
プログラムコードは、本明細書で記載されている機能を実行して出力情報を生成するよう入力命令に適用されてもよい。出力情報は、知られている方法で、１つ以上の出力デバイスに適用されてもよい。本願のために、プロセッシングシステムは、例えば、デジタル・シグナル・プロセッサ（ＤＳＰ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、又はマイクロプロセッサなどのプロセッサを備えている如何なるシステムも含む。
プログラムコードは、プロセッシングシステムと通信するよう高水準手続き型又はオブジェクト指向型プログラミング言語で実装されてもよい。プログラムコードはまた、望まれる場合には、アセンブリ又は機械言語で実装されてもよい。実際に、本明細書で記載されているメカニズムは、如何なる特定のプログラミング言語にも範囲において限定されない。如何なる場合にも、言語は、コンパイル済み又は解釈済み言語であってもよい。
少なくとも１つの実施形態の１つ以上の態様は、プロセッサ内の様々なロジックを表す、機械読み出し可能な媒体に記憶されている代表的命令によって実装されてもよい。命令は、機械によって読み出される場合に、機械に、本明細書で記載されている技術を実行するようロジックを製造させる。そのような表現は、「ＩＰコア」としても知られており、有形な機械可読媒体に記憶され、実際にロジック又はプロセッサを作る製造機械にロードするために様々なカスタマ又は製造設備に供給されてもよい。
そのような機械可読記憶媒体は、制限なしに、ハードディスク；フロッピー（登録商標）ディスク、光ディスク、コンパクトディスク型リード・オンリー・メモリ（ＣＤ－ＲＯＭ）、コンパクトディスク・リライタブル（ＣＤ－ＲＷ）、及び光学磁気ディスクを含むあらゆる他のタイプのディスク；リード・オンリー・メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、例えば、動的ＲＡＭ（ＤＲＡＭ）、静的ＲＡＭ（ＳＲＡＭ）、消去可能なプログラム可能リード・オンリー・メモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能なプログラム可能リード・オンリー・メモリ（ＥＥＰＲＯＭ）のような半導体デバイス；相変化メモリ（ＰＣＭ）；磁気若しくは光学カード；又は電子命令を記憶するのに適したあらゆる他のタイプの媒体などの記憶媒体を含む、機械又はデバイスによって製造又は形成された物の非一時的な有形な配置を含んでもよい。
従って、本発明の実施形態はまた、本明細書で記載されている構造、回路、装置、プロセッサ及び／又はシステム特徴を定義するハードウェア記述言語（ＨＤＬ）などの設計データを含むか又は命令を含む非一時的な有形な機械可読媒体も含む。そのような実施形態はプログラム製品とも呼ばれ得る。
［管理バスのための通信プロトコル選択］
１つ以上の実施形態で、コントローラデバイスは、管理バスに関連したトリガイベント（例えば、サーバントデバイスが管理バスへ接続されること）を検出し得る。トリガイベントに応答して、コントローラは、管理バスでブロードキャストアドレスの１つ以上の伝送を送信してもよく、そして、サーバントデバイスから確認応答をリッスンしてもよい。いくつかの実施形態で、ブロードキャストアドレスは、第１プロトコルでは使用されず、第２プロトコルで使用される。ブロードキャストアドレスの１つ以上の確認応答を受信すると、コントローラは、サーバントデバイスとの通信のために第２プロトコルを選択し得る。しかし、ブロードキャストアドレスが適切に受信確認されない場合には、コントローラは、第１プロトコルを用いて接続を確立しようと試み得る。このようにして、いくつかの実施形態は、機能性を損なわずに、異なるプロトコルを使用するデバイスとの自動検出及び互換性を提供し得る。
更に、いくつかの実施形態は、管理バスのために第１プロトコルと第２プロトコルとの間で選択を行うロジックを含むマルチプロトコルサーバントデバイスを提供し得る。サーバントデバイスは、第２プロトコルに従っ加入（join）メッセージを送信することができ、確認応答が加入メッセージに応答して受信されるかどうかを決定することができる。確認応答が受信される場合に、サーバントデバイスは、内部スパイクフィルタを無効にしてもよく、そして、管理バスのために第２プロトコルを選択してもよい。しかし、確認応答が受信されない場合には、サーバントデバイスは、第１プロトコル及び第２プロトコルの両方でバストラフィックをリッスンしてもよく、そして、検出されるトラフィックのタイプに基づきプロトコルを選択してもよい。このようにして、サーバントデバイスのバススロットは、特定のプロトコルのために事前設定される必要がない。更に、事前の同期化は、コントローラデバイスとサーバントデバイスとの間で不要である。更には、この技術は、プロトコルネゴシエーションが完了した後でコントローラデバイス及び／又はサーバントデバイスがリセットされる場合にバス動作をトランスペアレントに回復し得る。いくつかの実施形態の様々な詳細は、図２６～３１を参照して以下で更に記載される。
図２６－例となるシステム
これより図２６を参照すると、１つ以上の実施形態に従うシステム２６００のブロック図が示されている。いくつかの実施形態で、システム２６００は、コンピューティングデバイスの全部又は一部であってよい。例えば、システム２６００は、携帯電話機、コンピュータ、サーバ、ネットワークデバイス、システム・オン・チップ（ＳｏＣ）、コントローラ、分散システム、などであってよい。
図２６に示されるように、システム２６００は、バスリンク２６３０Ａ～２６３０Ｎ（「バスリンク２６３０」とも呼ばれる。）を介して任意の数のサーバントデバイス２６２０Ａ～２６２０Ｎ（「サーバントデバイス２６２０」とも呼ばれる。）へ結合されているコントローラデバイス２６１０を含んでもよい。いくつかの実施形態で、コントローラデバイス２６１０は、バスリンク２６３０から形成されたシステム管理バスのマスタコントローラであってよく、夫々のサーバントデバイス２６２０との通信を関連するバスリンク２６３０を介して確立及び実行してもよい。いくつかの実施形態で、コントローラデバイス２６１０は、夫々のバスリンク２６３０で使用するために複数の通信プロトコルのうちの１つを選択し得る。例えば、コントローラデバイス２６１０は、Ｉ２Ｃプロトコル及びＩ３Ｃプロトコルの両方と互換性があり得る。夫々のサーバントデバイス２６２０は、Ｉ３Ｃプロトコルを使用してもよく（「Ｉ３Ｃデバイス」と呼ばれる。）、あるいは、Ｉ２Ｃプロトコルを使用してもよい（「Ｉ２Ｃデバイス」と呼ばれる。）。更に、コントローラデバイス２６１０は、Ｉ２Ｃデバイス又はＩ３Ｃデバイスと通信するために夫々Ｉ２Ｃプロトコル又はＩ３Ｃプロトコルを選択することができる。
いくつかの実施形態で、コントローラデバイス２６１０、サーバントデバイス２６２０、及びバスリンク２６３０は、ハードウェアで実装され得る。例えば、コントローラデバイス２６１０は、中央演算処理装置（ＣＰＵ）、システム・オン・チップ（ＳｏＣ）、ベースボード管理コントローラ（ＢＭＣ）、などであってよい。更に、サーバントデバイス２６２０は、電源モジュール、拡張カード、冷却ファン、温度センサ、などを含み得る。いくつかの実施形態で、夫々のバスリンク２６３０は、シングルエンドの２ワイヤシステム管理バスであってよい。いくつかの例で、バスリンク２６３０は、システム２６００のマザーボードに実装されるか、又はそれに含まれ得る。
更に図２６に示されるように、コントローラデバイス２６１０は、夫々のバスリンク２６３０で使用される通信プロトコルを選択するプロトコルロジック２６１５を含み得る。１つ以上の実施形態で、プロトコルロジック２６１５は、特定のバスリンク２６３０に関連したトリガイベントを検出し得る。例えば、プロトコルロジック２６１５は、新しいサーバントデバイス２６２０がバスリンク２６３０へ接続されたこと、前に接続されたサーバントデバイス２６２０がリセット又は起動されたこと、バスリンク２６３０を確立又はリセットするコマンドが受け取られたこと、コントローラデバイス２６１０が起動又は再起動されること、コントローラデバイス２６１０が特定の電力状態に入ったか又は出たこと、コントローラデバイス２６１０が実行中にホットプラグ（hot-plugged）されていること、などを検出し得る。いくつかの例で、トリガイベントは、サーバントデバイス２６２０がシステム２６００に加えられたことを示す存在検出割り込み（Presence Detect Interrupt）によって検出され得る。
トリガイベントに応答して、プロトコルロジック２６１５は、コントローラデバイス２６１０に、管理バスでブロードキャストアドレスを送信させ得る。いくつかの実施形態で、ブロードキャストアドレスは、複数の通信プロトコルのうちの中でより新しいプロトコルによってのみ使用される予約済み（reserved）アドレスであってよい。例えば、ブロードキャストアドレス“０ｘ７ｅ”は、Ｉ３Ｃプロトコルではブロードキャスト通知として使用され得るが、Ｉ２Ｃプロトコルでは使用されない。従って、Ｉ３Ｃデバイスは、ブロードキャストアドレス“０ｘ７ｅ”の伝送を受信する場合に確認応答を送信し、一方、Ｉ２Ｃデバイスは、ブロードキャストアドレス“０ｘ７ｅ”を無視する（すなわち、受信確認しない）。従って、プロトコルロジック２６１５は、サーバントデバイス２６２０から確認応答を受信することに少なくとも部分的に基づき、Ｉ３Ｃプロトコルを選択し得る。しかし、ブロードキャストアドレスが受信確認されない場合には、コントローラデバイス２６１０は、サーバントデバイス２６２０がＩ２Ｃプロトコルの下で通信することができるかどうかを決定するためにデバイスアドレスを送信してもよい。
いくつかの実施形態で、プロトコルロジック２６１５は、第１確認応答カウンタ２６１７及び第２確認応答カウンタ２６１９を含み得る（又は別なふうに提供する）。第１確認応答カウンタ２６１７は、（例えば、Ｉ３Ｃプロトコルの下で）送信されたブロードキャストアドレスに応答してコントローラデバイス２６１０によって受信された確認応答の第１カウントを記憶し得る。更に、第２確認応答カウンタ２６１９は、（例えば、Ｉ２Ｃプロトコルの下で）送信されたデバイスアドレスに応答してコントローラデバイス２６１０によって受信された確認応答の第２カウントを記憶し得る。
いくつかの実施形態で、コントローラデバイス２６１０は、ブロードキャストアドレスの複数の伝送を送信してもよく、そして、受信された確認応答の数（例えば、第１確認応答カウンタ２６１７に記憶されている。）が第１閾レベルを超える場合にのみＩ３Ｃプロトコルを選択し得る。第１閾レベル及び／又は伝送の数は、バスリンク２６３０での期待されたエラーレートに基づき選択され得る。このようにして、プロトコル選択は、バスでのノイズ及び／又は歪みにより誤って解釈されるか又は破損する単一メッセージの受信に基づき実行されない。従って、いくつかの実施形態は、管理バスでのデータエラーによって引き起こされる不適切なプロトコル選択を低減又は排除し得る。コントローラデバイス２６１０のプロトコルロジック２６１５によって実行され得るプロトコル選択プロセスの例は、図２８を参照して以下で記載される。
いくつかの実施形態で、特定の通信プロトコルを選択することは、管理バスの様々なパラメータ又は設定を構成することを含んでもよい。例えば、異なる通信プロトコルを選択することは、信号電圧レベル、クロック周波数、コマンド、メッセージフォーマット及び応答、などの異なる設定を使用することを含んでもよい。更に、特定のプロトコルを選択することは、異なるプロトコルの下では使用不可能である特徴（例えば、クロックストレッチング）の許可された使用を含んでもよい。
いくつかの実施形態で、サーバントデバイスは、複数の通信プロトコルと互換性があり得る（本明細書では「マルチプロトコルデバイス」と呼ばれる。）。例えば、図２６を参照すると、サーバントデバイス２６２０Ｎは、Ｉ２Ｃプロトコル及びＩ３Ｃプロトコルの両方と互換性があるマルチプロトコルデバイスである。更に、いくつかの実施形態で、サーバントデバイス２６２０Ｎは、バスリンク２６３０を確立するときにＩ２ＣプロトコルとＩ３Ｃプロトコルとの間で選択を行う検出ロジック２６２５を含み得る。通信プロトコルを選択するためにサーバントデバイス２６２０の検出ロジック２６２５によって実行され得るプロトコル選択プロセスの例は、図２９を参照して以下で記載される。
図２７－例となるコンピューティングシステム
これより図２７を参照すると、１つ以上の実施形態に従うコンピューティングシステム２７００のブロック図が示されている。いくつかの実施形態で、コンピューティングシステム２７００は、システム２６００（図２６に図示）の実施例に概して対応し得る。
示されるように、コンピューティングシステム２７００は、プロセッサ２７１０、メモリ２７２０、ベースボード管理コントローラ（ＢＭＣ２７３０）、及び任意の数のサーバントデバイス２７４０Ａ～２７４０Ｎ（「サーバントデバイス２７４０」とも呼ばれる。）を含み得る。プロセッサ２７１０は、ハードウェアプロセッシングデバイス（例えば、中央演算処理装置（ＣＰＵ）、システム・オン・チップ（ＳｏＣ）、など）であってよい。メモリ２７２０は、動的ＲＡＭ（ＤＲＡＭ）、同期型動的ＲＡＭ（ＳＤＲＡＭ）、などのような如何なるタイプの揮発性メモリも含み得る。ＢＭＣ２７３０は、コンピューティングシステム２７００の一次プロセッシングパスとは分離しており、コンピューティングシステム２７００を遠隔で管理するために使用され得るハードウェアコントローラであってよい。例えば、遠隔のユーザは、システム２７００の状態をモニタするために、システム２７００の電源のオン又はオフを引き起こすために、など、ＢＭＣ２７３０へ接続してもよい。
いくつかの実施形態で、プロセッサ２７１０及び夫々のサーバントデバイス２７４０は、データバスリンク２７１５（例えば、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ））へ結合され得る。データバスリンク２７１５は、プロセッサ２７１０とサーバントデバイス２７４０との間の一次データパスウェイ（「イン・バンド」パスとも呼ばれる。）であってよい。
いくつかの実施形態で、ＢＭＣ２７３０及び夫々のサーバントデバイス２７４０は、管理バスリンク２７３５へ結合され得る。管理バスリンク２７３５は、データバスリンク２７１５とは分離している「アウト・オブ・バンド」パスであるシステム管理バスを形成し得る。いくつかの実施形態で、ＢＭＣ２７３０は、サーバントデバイス２７４０へ接続されているシステム管理バスのためのコントローラデバイスであり得る。例えば、ＢＭＣ２７３０及びサーバントデバイス２７４０は、夫々、図２６に示されているコントローラデバイス２６１０及びサーバントデバイス２６２０の実施例に対応してもよい。従って、ＢＭＣ２７３０は、夫々の管理バスリンク２７３５で使用される通信プロトコルを選択するプロトコルロジック（例えば、図２６に示されるプロトコルロジック２６１５）を含んでもよい。ＢＭＣ２７３０によって実行され得るプロトコル選択プロセスの例は、図２８を参照して以下で記載される。
いくつかの実施形態で、１つ以上のサーバントデバイス２７４０は、Ｉ２Ｃプロトコル及びＩ３Ｃプロトコルの両方と互換性があるマルチプロトコルデバイスであってよい。従って、マルチプロトコルサーバントデバイス２７４０は、管理バスリンク２７３５を確立するときにＩ２ＣプロトコルとＩ３Ｃプロトコルとの間で選択を行う検出ロジック（例えば、図２６に示される検出ロジック２６２５）を含んでもよい。サーバントデバイス２７４０によって実行され得るプロトコル選択プロセスは、図２９を参照して以下で記載される。
図２７は、管理バスコントローラがＢＭＣ２７３０で実装される例を示すが、一方で、実施形態は、これに関して限定されないことに留意されたい。例えば、システム管理バスのコントローラデバイス（「マスターデバイス」とも呼ばれる。）は、コンピューティングシステム２７００の内部又は外部にある任意の他のデバイス又はコンポーネント（例えば、プロセッサ２７１０、バスコントローラ、拡張カード、リモードデバイス、など）で実装されてもよいことが企図される。
図２８－コントローラデバイスによってプロトコルを選択する方法
これより図２８を参照すると、１つ以上の実施形態に従う、通信プロトコルを選択する方法２８００のフロー図が示されている。様々な実施形態で、方法２８００は、ハードウェア（例えば、プロセッシングデバイス、回路、専用のロジック、プログラム可能なロジック、マイクロコード、など）、ソフトウェア（例えば、プロセッシングデバイスで実行される命令）、又はそれらの組み合わせによって実行され得る。ファームウェア又はソフトウェアの実施形態で、方法２８００は、光学、半導体、又は磁気記憶デバイスなどの非一時的な機械可読媒体に記憶されているコンピュータ実行命令によって実装されてもよい。機械可読媒体はデータを記憶することができ、データは、少なくとも１つの機械によって使用される場合に、少なくとも１つの機械に、方法を実行するための少なくとも１つの集積回路を製造させる。例示のために、方法２８００に含まれる動作は、１つ以上の実施形態に従う例を示す図２６及び図２７を参照して、以下で記載され得る。しかし、本明細書で論じられている様々な実施形態の範囲は、これに関して限定されない。
いくつかの実施形態で、方法２８００は、システム管理バスのコントローラデバイスによって、複数の通信プロトコルのうちの１つを選択するために実行され得る。例えば、方法２８００は、コントローラデバイス２６１０（図２６に図示）、ＢＭＣ２７３０（図２７に図示）、などによって実行されてもよい。いくつかの実施形態で、方法２８００は、コントローラデバイスによって、Ｉ２ＣプロトコルとＩ３Ｃプロトコルとの間で選択を行い、選択されたプロトコルをコンピューティングデバイスのシステム管理バスで使用するために実行され得る。しかし、実施形態は、Ｉ２Ｃプロトコル及びＩ３Ｃプロトコルに限られず、同様にして他のプロトコルに適用されてもよい。
ブロック２８１０は、管理バスに関連したトリガイベントを検出することを含み得る。例えば、図２６を参照すると、プロトコルロジック２６１５は、特定のバスリンク２６３０に関連したトリガイベント（例えば、新しいサーバントデバイス２６２０がバスリンク２６３０に接続されたこと、前に接続されたサーバントデバイス２６２０がリセット又は起動されたこと、バスリンク２６３０を確立又はリセットするコマンドが受け取られたこと、コントローラデバイス２６１０が起動又は再起動されること、コントローラデバイス２６１０が特定の電力状態に入ったか又は出たこと、コントローラデバイス２６１０が実行中にホットプラグされていること、など）を検出し得る。
ブロック２８２０は、管理バスを、第１プロトコルに関連した第１電圧レベルにセットすることを含み得る。ブロック２８３０は、第１確認応答カウンタ及び第２確認応答カウンタをゼロ値にセットすることを含み得る。例えば、図２６を参照すると、検出されたトリガイベントに応答して、コントローラデバイス２６１０は、最初に、Ｉ２Ｃプロトコルに関連した第１電圧レベル（例えば、３．２ボルト）を管理バスで使用し得る。更に、コントローラデバイス２６１０は、第１確認応答カウンタ２６１７及び第２確認応答カウンタ２６１９をゼロ値にセットし得る。
ブロック２８４０は、ブロードキャストアドレスを管理バスで送信することを含み得る。決定ブロック２８５０は、送信されたブロードキャストアドレスに応答して確認応答（“ＡＣＫ”）が受信されたかどうかを決定することを含み得る。例えば、図２６を参照すると、コントローラデバイス２６１０は、サーバントデバイス２６２０Ｎへ結合されているバスリンク２６３０Ｎでブロードキャストアドレスの最初の伝送を送信することができ、そして、サーバントデバイス２６２０Ｎが伝送されたブロードキャストアドレスの確認応答を送信したかどうかを決定することができる。いくつかの実施形態で、伝送されたブロードキャストアドレスは、複数の通信プロトコルの中のより新しいプロトコルによってのみ使用され得る。例えば、ブロードキャストアドレス“０ｘ７ｅ”は、Ｉ３Ｃプロトコルを使用するサーバントデバイスによって受信確認され得るが、Ｉ２Ｃプロトコルを使用するサーバントデバイスによっては受信確認されない。
確認応答がブロードキャストアドレスの最初の伝送に応答して受信されたことが決定ブロック２８５０で決定される場合に（“ＹＥＳ”）、方法２８００は、ブロードキャストアドレスのＮ回の伝送を送信することを含むブロック２２８０に続くことができる。決定ブロック２８８５は、ブロードキャストアドレスのＮ回の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定することを含み得る。例えば、図２６を参照すると、プロトコルロジック２６１５は、コントローラデバイス２６１０に、ブロードキャストアドレスのＮ回の伝送をバスリンク２６３０で送信させ得る。ここで、Ｎは、プロトコルロジック２６１５によって記憶又は指定される整数である。更に、第１確認応答カウンタ２６１７は、ブロードキャストアドレスのＮ回の伝送に対する受信された確認応答の数を示すようインクリメントされ得る。コントローラデバイス２６１０は、第１確認応答カウンタ２６１７のカウントが第１閾値（例えば、プロトコルロジック２６１５によって記憶又は指定されている閾値）を超えるかどうかを決定し得る。
ブロードキャストアドレスのＮ回の伝送について受信された確認応答の第１カウントが第１閾値を超えないことが決定ブロック２８８５で決定される場合に（“ＮＯ”）、方法２８００はブロック２８４０に戻り得る（つまり、ブロードキャストアドレスを再び送信する）。しかし、ブロードキャストアドレスのＮ回の伝送について受信された確認応答の第１カウントが第１閾値を超えることが決定ブロック２８８５で決定される場合に（“ＹＥＳ”）、方法２８００は、管理バスを第２プロトコルに関連した第２電圧レベルにセットすることを含むブロック２８９０に続くことができる。ブロック２８９５は、管理バスのために第２プロトコルを選択することを含み得る。例えば、図２６を参照すると、第１確認応答カウンタ２６１７の値が第１閾値を超えるとの決定に応答して、コントローラデバイス２６１０は、Ｉ３Ｃプロトコルに関連した第２電圧レベル（例えば、１．８ボルト）を使用して、対応するバスリンク２６３０でサーバントデバイス２６２０と通信し得る。更に、コントローラデバイス２６１０は、バスリンク２６３０を介したサーバントデバイス２６２０とのその後の通信のためにＩ３Ｃプロトコルを選択し得る。いくつかの実施形態で、第２電圧レベル（例えば、Ｉ３Ｃプロトコルに関連する）は、第１電圧レベル（例えば、Ｉ２Ｃプロトコルに関連する）よりも低くてもよい。ブロック２８９５の後、方法２８００は完了し得る。
決定ブロック２８５０に戻ると、ブロードキャストアドレスの最初の伝送に応答して確認応答が受信されなかったことが決定される場合に（“ＮＯ”）、方法２８００は、管理バスでデバイスアドレスの連続を送信することを含むブロック２８６０に続くことができる。決定ブロック２８６５は、伝送されたデバイスアドレスのうちの特定の１つに応答して確認応答が受信されたかどうかを決定することを含み得る。例えば、図２６を参照すると、コントローラデバイス２６１０は、サーバントデバイス２６２０Ｎへ結合されているバスリンク２６３０Ｎでデバイスアドレスの連続を送信することができ、そして、サーバントデバイス２６２０Ｎが伝送されたデバイスアドレスのうちの特定の１つに対して確認応答を送信したかどうかを決定することができる。いくつかの実施形態で、伝送されたデバイスアドレスの連続は、夫々のサーバントデバイス２６２０の可能なデバイスアドレスを含み得る。更に、Ｉ２Ｃプロトコルの下で、サーバントデバイス２６２０は、その割り当てられたデバイスアドレス（例えば、デバイスの製造の時点で割り当てられる一意の識別子）を含むメッセージに受信確認すべきである。従って、サーバントデバイス２６２０Ｎが、伝送されたデバイスアドレスの連続を受信し、特定のデバイスアドレスに受信確認する場合に、これがサーバントデバイスを識別するデバイスアドレスであることが決定され得る。
デバイスアドレスの連続のいずれかに応答して確認応答が受信されなかったことが決定ブロック２８６５で決定される場合に（“ＮＯ”）、方法２８００はブロック２８３０に戻り得る（すなわち、第１及び第２確認応答カウンタをゼロ値にリセットし、ブロック２８４０で再びブロードキャストアドレスを送信する）。しかし、確認応答が特定のデバイスアドレスの伝送に応答して受信されたことが決定ブロック２８６５で決定される場合に（“ＹＥＳ”）、方法２８００は、受信確認された特定のデバイスアドレスのＭ回の伝送を含むブロック２８７０に続くことができる。決定ブロック２８７５は、特定のデバイスアドレスのＭ回の伝送について受信された確認応答の第２カウントが第２閾値を超えるかどうかを決定することを含み得る。例えば、図２６を参照すると、制御ロジック２６１５は、コントローラデバイス２６１０に、特定のデバイスアドレスのＭ回の伝送をバスリンク２６３０で送信させ得る。ここで、Ｍは、プロトコルロジック２６１５によって記憶又は指定される整数である。更に、第２確認応答カウンタ２６１９は、特定のデバイスアドレスのＭ回の伝送に対する受信された確認応答の数を示すようインクリメントされ得る。コントローラデバイス２６１０は、第２確認応答カウンタ２６１９のカウントが第２閾値（例えば、プロトコルロジック２６１５によって記憶又は指定されている閾値）を超えるかどうかを決定し得る。
特定のデバイスアドレスのＭ回の伝送について受信された確認応答の第２カウントが第２閾値を超えないことが決定ブロック２８７５で決定される場合に（“ＮＯ”）、方法２８００はブロック２８８０に戻り得る（すなわち、ブロードキャストアドレスを再び送信する）。しかし、特定のデバイスアドレスのＭ回の伝送について受信された確認応答の第２カウントが第２閾値を超えることが決定ブロック２８７５で決定される場合に（“ＹＥＳ”）、方法２８００は、管理バスのために第１プロトコルを選択することを含むブロック２８７８に続くことができる。例えば、図２６を参照すると、第２確認応答カウンタ２６１９の値が第２閾値を超えるとの決定に応答して、コントローラデバイス２６１０は、バスリンク２６３０を介したサーバントデバイス２６２０とのその後の通信のためにＩ２Ｃプロトコルを選択し得る。ブロック２８７８の後、方法２８００は完了し得る。
いくつかの実施形態で、ブロック２８７５及び２８８５で比較される値（すなわち、第１閾レベル、数Ｎ、第２閾値、及び数Ｍ）は、１つ以上のパラメータに基づき、予め定義されても、かつ／あるいは、動的に調整されてもよい。例えば、バスリンク２６３０が比較的に高いエラーレート（例えば、環境条件、他のデバイスからの干渉、などに起因する）に苦しむと予期される場合に、第１閾値又は第２閾値は、比較的に高いレベルにセットされ得る。他の例では、比較される値は、特定のバスリンク２６３０での測定されたエラーレートに基づき、又は方法２８００が、前の閾値及び伝送値を用いて最終的な結果に達することができない場合（例えば、ブロック２８３０～２８９５がプロトコルを選択せずに複数回実行される場合）に、動的に調整され得る。
図２９－サーバントデバイスによってプロトコルを選択する方法。
これより図２９を参照すると、１つ以上の実施形態に従う、通信プロトコルを選択する方法２９００のフロー図が示されている。様々な実施形態で、方法２９００は、ハードウェア（例えば、プロセッシングデバイス、回路、専用のロジック、プログラム可能なロジック、マイクロコード、など）、ソフトウェア（例えば、プロセッシングデバイスで実行される命令）、又はそれらの組み合わせによって実行され得る。ファームウェア又はソフトウェアの実施形態で、方法２９００は、光学、半導体、又は磁気記憶デバイスなどの非一時的な機械可読媒体に記憶されているコンピュータ実行命令によって実装されてもよい。機械可読媒体はデータを記憶することができ、データは、少なくとも１つの機械によって使用される場合に、少なくとも１つの機械に、方法を実行するための少なくとも１つの集積回路を製造させる。例示のために、方法２９００に含まれる動作は、１つ以上の実施形態に従う例を示す図２６及び図２７を参照して、以下で記載され得る。しかし、本明細書で論じられている様々な実施形態の範囲は、これに関して限定されない。
いくつかの実施形態で、方法２９００は、マルチプロトコルサーバントデバイス（例えば、図２６に示されるサーバントデバイス２６２０Ｎ）によって、第１プロトコルと第２プロトコルと（例えば、Ｉ２ＣプロトコルとＩ３Ｃプロトコルと）の間で選択を行って、選択されたプロトコルをシステム管理バスで使用するために実行され得る。ブロック２９１０は、第２プロトコルに従って加入メッセージを送信することを含み得る。決定ブロック２９２０は、送信された加入メッセージに応答して確認応答（“ＡＣＫ”）が受信されたかどうかを決定することを含み得る。例えば、図２６を参照すると、サーバントデバイス２６２０Ｎは、Ｉ３Ｃで定義されているＨｏｔ Ｊｏｉｎイン・バンド割り込み（in band interrupt，ＩＢＩ）に従ってバスリンク２６３０Ｎでその存在をアナウンスすることができ、そして、加入メッセージの確認応答が（例えば、コントローラデバイス２６１０から）受信されるかどうかを決定することができる。いくつかの実施形態で、サーバントデバイス２６２０Ｎは、加入メッセージを複数回（例えば、３回）送信することができ、そして、受信された確認応答の数が予め定義された閾値を超える場合に、加入メッセージが適切に受信確認されたことを決定し得る。
加入メッセージに応答して適切な確認応答が受信されたことが決定ブロック２９２０で決定される場合に（“ＹＥＳ”）、方法２９００は、サーバントデバイスのスパイクフィルタを無効にすることを含むブロック２９３０に続くことができる。ブロック２９４０は、管理バスのために第２プロトコルを使用することを含み得る。例えば、図２６を参照すると、加入メッセージが適切に受信確認されたとの決定に応答して、サーバントデバイス２６２０Ｎは、内部スパイクフィルタを無効にすることができ、そして、バスリンク２６３０Ｎでの通信のためにＩ３Ｃプロトコルを使用することができる。いくつかの実施形態で、スパイクフィルタは、Ｉ３Ｃプロトコルによって使用される周波数範囲での着信バストラフィックをブロックするサーバントデバイス２６２０Ｎのコンポーネントであってよい。従って、スパイクフィルタを無効にすることは、サーバントデバイス２６２０Ｎが、バスリンク２６３０Ｎを介してＩ３Ｃメッセージを受信し応答することを可能にし得る。ブロック２９４０の後、方法２９００は完了し得る。
決定ブロック２９２０に戻ると、加入メッセージに応答して適切な確認応答が受信されなかったことが決定ブロック２９２０で決定される場合に（“ＮＯ”）、方法２９００は、第１プロトコル及び第２プロトコルの両方を用いてバストラフィックをリッスンすることを含むブロック２９５０に続くことができる。例えば、図２６を参照すると、サーバントデバイス２６２０Ｎは、Ｉ２Ｃプロトコル及びＩ３Ｃプロトコルの両方を用いてバスリンク２６３０Ｎ上のトラフィックをリッスンし得る。いくつかの実施形態で、サーバントデバイス２６２０Ｎは、バスリンク２６３０Ｎでのトラフィックを独立してリッスンするＩ２Ｃリスニング回路及びＩ３Ｃリスニング回路を含んでもよい。
決定ブロック２９６０は、ブロードキャストアドレスがバスリンクで受信されたかどうかを決定することを含み得る。例えば、図２６を参照すると、サーバントデバイス２６２０Ｎは、Ｉ３Ｃブロードキャストアドレス（例えば、“０ｘ７ｅ”）がバスリンク２６３０Ｎで受信されたかどうかを決定し得る。
ブロードキャストアドレスがバスリンクで受信されたことが決定ブロック２９６０で決定される場合に、方法２９００は、ブロック２９３０及び２９４０（上述された。）に続くことができる。しかし、ブロードキャストアドレスが受信されなかったことが決定ブロック２９６０で決定される場合には、方法２９００は、デバイスアドレスがバスリンクで受信されたかどうかを決定することを含む決定ブロック２９７０に続くことができる。例えば、図２６を参照すると、サーバントデバイス２６２０Ｎは、Ｉ３Ｃブロードキャストアドレスが受信されたと決定する可能性があり、これに応答して、スパイクフィルタを無効にし、Ｉ３Ｃプロトコルを使用してバスリンク２６３０Ｎを介して通信し得る。代替的に、サーバントデバイス２６２０Ｎは、Ｉ３Ｃブロードキャストアドレスが受信されていないと決定する可能性があり、これに応答して、Ｉ２Ｃデバイスアドレスがバスリンク２６３０Ｎ受信されたかどうかを決定し得る。
デバイスアドレスがバスリンクで受信されたことが決定ブロック２９７０で決定される場合に、方法２９００は、管理バスのために第１プロトコルを使用することを含むブロック２９８０に続くことができる。例えば、図２６を参照すると、サーバントデバイス２６２０Ｎは、その割り当てられているデバイスアドレスが受信されたと決定する可能性があり、これに応答して、Ｉ２Ｃプロトコルを使用してバスリンク２６３０Ｎを介して通信し得る。ブロック２９８０の後、方法２９００は完了し得る。
図３０－プロトコルを選択する方法
これより図３０を参照すると、１つ以上の実施形態に従う、通信プロトコルを選択する方法３０００のフロー図が示されている。様々な実施形態で、方法３０００は、ハードウェア（例えば、プロセッシングデバイス、回路、専用のロジック、プログラム可能なロジック、マイクロコード、など）、ソフトウェア（例えば、プロセッシングデバイスで実行される命令）、又はそれらの組み合わせによって実行され得る。ファームウェア又はソフトウェアの実施形態で、方法３０００は、光学、半導体、又は磁気記憶デバイスなどの非一時的な機械可読媒体に記憶されているコンピュータ実行命令によって実装されてもよい。機械可読媒体はデータを記憶することができ、データは、少なくとも１つの機械によって使用される場合に、少なくとも１つの機械に、方法を実行するための少なくとも１つの集積回路を製造させる。例示のために、方法３０００に含まれる動作は、１つ以上の実施形態に従う例を示す図２６及び図２７を参照して、以下で記載され得る。しかし、本明細書で論じられている様々な実施形態の範囲は、これに関して限定されない。
いくつかの実施形態で、方法３０００は、システム管理バスのコントローラデバイスによって、複数の通信プロトコルのうちの１つを選択するために実行され得る。例えば、方法３０００は、コントローラデバイス２６１０（図２６に図示）、ＢＭＣ２７３０（図２７に図示）、などによって実行されてもよい。いくつかの実施形態で、方法３０００は、コントローラデバイスによって、Ｉ２ＣプロトコルとＩ３Ｃプロトコルとの間で選択を行い、選択されたプロトコルをコンピューティングデバイスのシステム管理バスで使用するために実行され得る。しかし、実施形態は、Ｉ２Ｃプロトコル及びＩ３Ｃプロトコルに限られず、同様にして他のプロトコルに適用されてもよい。
ブロック３０１０は、コントローラデバイスによって、シングルエンドの２ワイヤバスである管理バスに関連したトリガイベントを検出することを含み得る。例えば、図２６を参照すると、プロトコルロジック２６１５は、特定のバスリンク２６３０に関連したトリガイベントを検出し得る。
ブロック３０２０は、トリガイベントの検出に応答して、コントローラデバイスが管理バスでブロードキャストアドレスを送信することを含み得る。ブロードキャストアドレスは、第１通信プロトコルでは使用されない。例えば、図２６を参照すると、コントローラデバイス２６１０は、サーバントデバイス２６２０Ｎへ結合されているバスリンク２６３０ＮでＩ３Ｃブロードキャストアドレス“０ｘ７ｅ”の１つ以上の伝送を送信し得る。
ブロック３０３０は、コントローラデバイスによって、送信されたブロードキャストアドレスが受信確認されたかどうかを決定することを含み得る。例えば、図２６を参照すると、コントローラデバイス２６１０は、サーバントデバイス２６２０Ｎが、バスリンク２６３０Ｎを介して、送信されたＩ３Ｃブロードキャストアドレス“０ｘ７ｅ”の１つ以上の確認応答を送ったかどうかを決定し得る。
ブロック３０４０は、送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、コントローラデバイスが管理バスでの伝送のために第２通信プロコトルを使用することを含み得る。例えば、図２６を参照すると、コントローラデバイス２６１０は、送信されたい３Ｃブロードキャストアドレスに対する受信された確認応答の数を示すよう第１確認応答カウンタ２６１７を調整し得る。コントローラデバイス２６１０は、第１確認応答カウンタ２６１７のカウントが第１閾値を超えることを決定することができ、これに応答して、バスリンク２６３０ＮのためにＩ３Ｃプロトコルを選択及び使用し得る。いくつかの実施形態で、コントローラデバイス２６１０はまた、バスリンク２６３０Ｎを介してサーバントデバイス２６２０Ｎと通信するために、Ｉ３Ｃプロトコルに関連した電圧レベル（例えば、１．８ボルト）を使用してもよい。ブロック３０４０の後、方法３０００は完了され得る。
図３１－例となる記憶媒体
これより図３１を参照すると、実行可能命令３１１０を記憶している記憶媒体３１００が示されている。いくつかの実施形態で、記憶媒体３１００は、光学媒体、半導体、磁気記憶デバイス、などのような、非一時的な機械可読媒体であってよい。実行可能命令３１１０は、図２８～３０に示されている方法を実行するようプロセッシングデバイスによって実行可能であってよい。更に、実行可能命令３１１０は、図２８～３０で示されている方法を実行するよう少なくとも１つの集積回路を製造するために少なくとも１つの機械によって使用されてもよい。
以下の箇条書き及び／又は例は、更なる実施形態に関係がある。
例１で、通信プロトコルを選択する装置は、システム管理バス用のコントローラを含み得る。コントローラは、システム管理バスに関連したトリガイベントを検出し、トリガイベントの検出に応答して、システム管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信し、送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、システム管理バスでの伝送のために第２通信プロトコルを使用し得る。
例２で、例１の対象は、第１通信プロトコルがＩ２Ｃ通信プロトコルであり、第２通信プロトコルがＩ３Ｃ通信プロトコルである、ことを任意に含んでもよい。
例３で、例１～２の対象は、コントローラが、ブロードキャストアドレスの第１伝送においてブロードキャストアドレスを送信し、ブロードキャストアドレスの第１伝送が受信確認されたとの決定に応答して、ブロードキャストアドレスの複数の伝送を送信し、ブロードキャストアドレスの複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定し、確認応答の第１カウントが第１閾値を超えるとの決定に応答して、システム管理バスでの伝送のために第２通信プロトコルを選択する、ことを任意に含んでもよい。
例４で、例１～３の対象は、コントローラが、確認応答の第１カウントが第１閾値を超えないとの決定に応答して、ブロードキャストアドレスの少なくとも１つの追加伝送を送信する、ことを任意に含んでもよい。
例５で、例１～４の対象は、コントローラが、ブロードキャストアドレスの第１伝送を送信する前に、システム管理バスを、第１通信プロトコルに関連した第１電圧レベルにセットし、確認応答の第１カウントが第１閾値を超えるとの決定に応答して、システム管理バスを、第２通信プロトコルに関連した第２電圧レベルにセットし、第２電圧レベルは第１電圧レベルよりも低い、ことを任意に含んでもよい。
例６で、例１～５の対象は、コントローラが、ブロードキャストアドレスの第１伝送が受信確認されなかったとの決定に応答して、システム管理バスでデバイスアドレスを送信し、送信されたデバイスアドレスが受信確認されたかどうかを決定し、送信されたデバイスアドレスが受信確認されたとの決定に応答して、システム管理バスでの伝送のために第１通信プロトコルを選択する、ことを任意に含んでもよい。
例７で、例１～６の対象は、コントローラが、デバイスアドレスの第１伝送においてデバイスアドレスを送信し、デバイスアドレスの第１伝送が受信確認されたとの決定に応答して、デバイスアドレスの複数の伝送を送信し、デバイスアドレスの複数の伝送について受信された確認応答の第２カウントが第２閾値を超えるかどうかを決定し、確認応答の第２カウントが第２閾値を超えるとの決定に応答して、システム管理バスでの伝送のために第１通信プロトコルを選択する、ことを任意に含んでもよい。
例８で、例１～７の対象は、コントローラが、確認応答の第２カウントが第２閾値を超えないとの決定に応答して、デバイスアドレスの少なくとも１つの追加伝送を送信する、ことを任意に含んでもよい。
例９で、通信プロトコルを選択する方法は、コントローラデバイスによって、シングルエンドの２ワイヤバスである管理バスに関連したトリガイベントを検出することと、トリガイベントの検出に応答して、コントローラデバイスが、管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信することと、コントローラデバイスによって、送信されたブロードキャストアドレスが受信確認されたかどうかを決定することと、送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、コントローラデバイスが、管理バスでの伝送のために第２通信プロトコルを使用することとを含み得る。
例１０で、例９の対象は、第１通信プロトコルがＩ２Ｃ通信プロトコルであり、第２通信プロトコルがＩ３Ｃ通信プロトコルである、ことを任意に含んでもよい。
例１１で、例９～１０の対象は、ブロードキャストアドレスを送信することが、ブロードキャストアドレスの第１伝送を送信することを含み、方法が、ブロードキャストアドレスの第１伝送が受信確認されたとの決定に応答して、コントローラデバイスがブロードキャストアドレスの複数の伝送を送信することと、コントローラデバイスによって、ブロードキャストアドレスの複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定することと、確認応答の第１カウントが第１閾値を超えるとの決定に応答して、コントローラデバイスが管理バスでの伝送のために第２通信プロトコルを選択することとを含む、ことを任意に含んでもよい。
例１２で、例９～１１の対象は、確認応答の第１カウントが第１閾値を超えないとの決定に応答して、コントローラデバイスがブロードキャストアドレスの少なくとも１つの追加伝送を送信することを任意に含んでもよい。
例１３で、例９～１２の対象は、ブロードキャストアドレスの第１伝送を送信する前に、コントローラデバイスが、管理バスを、前記第１通信プロトコルに関連した第１電圧レベルにセットすることと、確認応答の第１カウントが第１閾値を超えるとの決定に応答して、コントローラデバイスが、管理バスを、第２通信プロトコルに関連した第２電圧レベルにセットすることとを任意に含んでもよく、第２電圧レベルは第１電圧レベルよりも低い。
例１４で、例９～１３の対象は、ブロードキャストアドレスの第１伝送が受信確認されなかったとの決定に応答して、コントローラデバイスが管理バスでデバイスアドレスを送信することと、コントローラデバイスによって、送信されたデバイスアドレスが受信確認されたかどうかを決定することと、送信されたデバイスアドレスが受信確認されたとの決定に応答して、コントローラデバイスが、管理バスでの伝送のために第１通信プロトコルを選択することとを任意に含んでもよい。
例１５で、例９～１４の対象は、デバイスアドレスを伝送することが、デバイスアドレスの第１伝送を有し、方法が、デバイスアドレスの第１伝送が受信確認されたとの決定に応答して、コントローラデバイスがデバイスアドレスの複数の伝送を送信することと、コントローラデバイスによって、デバイスアドレスの複数の伝送について受信された確認応答の第２カウントが第２閾値を超えるかどうかを決定することと、確認応答の第２カウントが第２閾値を超えるとの決定に応答して、コントローラデバイスがシステム管理バスでの伝送のために第１通信プロトコルを選択することと含む、ことを任意に含んでもよい。
例１６で、例９～１５の対象は、確認応答の第２カウントが第２閾値を超えないとの決定に応答して、コントローラデバイスがデバイスアドレスの少なくとも１つの追加伝送を送信することを任意に含んでもよい。
例１７で、コンピューティングデバイスは、１つ以上のプロセッサと、複数の命令を記憶しているメモリとを含んでもよく、命令は、１つ以上のプロセッサによって実行される場合に、コンピューティングデバイスに、例９乃至１６のうちいずれかに記載の方法を実行させる。
例１８で、少なくとも１つの機械可読媒体は、少なくとも１つの機械によって使用される場合に、少なくとも１つの機械に、例９乃至１６のうちいずれかに記載の方法を実行させるデータを記憶している。
例１９で、電子デバイスは、例９乃至１６のうちいずれかに記載の方法を実行する手段を含んでもよい。
例２０で、通信プロトコルを選択するシステムは、命令を実行するプロセッサと、システム管理バスと、システム管理バス用のコントローラとを含み得る。コントローラは、システム管理バスに関連したトリガイベントを検出し、トリガイベントの検出に応答して、システム管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信し、送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、前記システム管理バスでの伝送のために第２通信プロトコルを使用し得る。
例２１で、例２０の対象は、第１通信プロトコルがＩ２Ｃ通信プロトコルであり、第２通信プロトコルがＩ３Ｃ通信プロトコルである、ことを任意に含んでもよい。
例２２で、例２０～２１の対象は、コントローラが、ブロードキャストアドレスの第１伝送においてブロードキャストアドレスを送信し、ブロードキャストアドレスの第１伝送が受信確認されたとの決定に応答して、ブロードキャストアドレスの複数の伝送を送信し、ブロードキャストアドレスの複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定し、確認応答の第１カウントが第１閾値を超えるとの決定に応答して、システム管理バスでの伝送のために第２通信プロトコルを選択する、ことを任意に含んでもよい。
例２３で、例２０～２２の対象は、コントローラが、ブロードキャストアドレスの第１伝送が受信確認されなかったとの決定に応答して、システム管理バスでデバイスアドレスを送信し、送信されたデバイスアドレスが受信確認されたかどうかを決定し、送信されたデバイスアドレスが受信確認されたとの決定に応答して、システム管理バスでの伝送のために前記第１通信プロトコルを選択する、ことを任意に含んでもよい。
例２４で、例２０～２３の対象は、コントローラが、デバイスアドレスの第１伝送においてデバイスアドレスを送信し、デバイスアドレスの第１伝送が受信確認されたとの決定に応答して、デバイスアドレスの複数の伝送を送信し、デバイスアドレスの複数の伝送について受信された確認応答の第２カウントが第２閾値を超えるかどうかを決定し、確認応答の第２カウントが第２閾値を超えるとの決定に応答して、システム管理バスでの伝送のために第１通信プロトコルを選択する、ことを任意に含んでもよい。
例２５で、通信プロトコルを選択する装置は、シングルエンドの２ワイヤバスである管理バスに関連したトリガイベントを検出する手段と、トリガイベントの検出に応答して、管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信する手段と、送信されたブロードキャストアドレスが受信確認されたかどうかを決定する手段と、送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、管理バスでの伝送のために第２通信プロトコルを使用する手段とを含み得る。
例２６で、例２５の対象は、第１通信プロトコルがＩ２Ｃ通信プロトコルであり、第２通信プロトコルがＩ３Ｃ通信プロトコルである、ことを任意に含んでもよい。
例２７で、例２５～２６の対象は、ブロードキャストアドレスを送信することが、ブロードキャストアドレスの第１伝送を送信することを含み、装置が、ブロードキャストアドレスの第１伝送が受信確認されたとの決定に応答して、ブロードキャストアドレスの複数の伝送を送信する手段と、ブロードキャストアドレスの複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定する手段と、確認応答の第１カウントが第１閾値を超えるとの決定に応答して、管理バスでの伝送のために前記第２通信プロトコルを選択する手段とを含む、ことを任意に含んでもよい。
例２８で、例２７の対象は、確認応答の第１カウントが第１閾値を超えないとの決定に応答して、ブロードキャストアドレスの少なくとも１つの追加伝送を送信する手段を任意に含んでもよい。
例２９で、例２７～２８の対象は、ブロードキャストアドレスの第１伝送を送信する前に、管理バスを、第１通信プロトコルに関連した第１電圧レベルにセットする手段と、確認応答の第１カウントが第１閾値を超えるとの前記決定に応答して、管理バスを、第２通信プロトコルに関連した第２電圧レベルにセットする手段とを任意に含んでもよく、第２電圧レベルは第１電圧レベルよりも低い。
例３０で、例２７～２８の対象は、ブロードキャストアドレスの第１伝送が受信確認されなかったとの決定に応答して、管理バスでデバイスアドレスを送信する手段と、送信されたデバイスアドレスが受信確認されたかどうかを決定する手段と、送信されたデバイスアドレスが受信確認されたとの決定に応答して、管理バスでの伝送のために第１通信プロトコルを選択する手段とを任意に含んでもよい。
本明細書で記載されているいくつかの実施形態で、コントローラデバイスは、管理バスに関連したトリガイベントを検出することができ、これに応答して、サーバントデバイスへの接続のために第１通信プロトコルと第２通信プロトコルとの間で選択を行う選択プロセスを実行することができる。選択は、システム管理バスでのブロードキャストアドレスの１つ以上の伝送を送信することを含んでもよく、ブロードキャストアドレスは、第２プロトコルで使用されるが、第１プロトコルでは使用されない。コントローラは、確認応答を受信することに応答して第２プロトコルを選択してもよく、あるいは、適切な確認応答が受信されない場合には第１プロトコルを選択してもよい。このようにして、いくつかの実施形態は、機能性を損なわずに、異なるプロトコルを使用するデバイスとの自動検出及び互換性を提供し得る。
更に、いくつかの実施形態は、管理バスのために第１プロトコルと第２プロトコルとの間で選択を行うロジックを含むマルチプロトコルサーバントデバイスを提供し得る。サーバントデバイスは、第２プロトコルに従って加入（join）メッセージを送信することができ、確認応答が加入メッセージに応答して受信されるかどうかを決定することができる。確認応答が受信される場合に、サーバントデバイスは、内部スパイクフィルタを無効にしてもよく、そして、管理バスのために第２プロトコルを選択してもよい。しかし、確認応答が受信されない場合には、サーバントデバイスは、第１プロトコル及び第２プロトコルの両方でバストラフィックをリッスンしてもよく、そして、検出されるトラフィックのタイプに基づきプロトコルを選択してもよい。このようにして、サーバントデバイスのバススロットは、特定のプロトコルのために事前設定される必要がない。更に、事前の同期化は、コントローラデバイスとサーバントデバイスとの間で不要である。更には、この技術は、プロトコルネゴシエーションが完了した後でコントローラデバイス及び／又はサーバントデバイスがリセットされる場合にバス動作をトランスペアレントに回復し得る。
図２６～３１は、様々な実施例を表しているが、他の変形も可能であることに留意されたい。例えば、１つ以上の実施形態は、図１～２５を参照して記載されるデバイス及びシステムの例で実装されてもよいことが企図される。図１～３１に示される例は、例示のために与えられており、如何なる実施形態も制限するよう意図されないことに留意されたい。具体的に、実施形態は、明りょうさのために簡略化された形で示されることがあるが、実施形態は、如何なる数及び／又は配置のコンポーネントも含んでもよい。例えば、いくつかの実施形態は、示されているものに加えて、任意の数のコンポーネントを含んでもよく、示されているコンポーネントの別の配置が、特定の実施では現れてもよいことが企図される。更には、図１～３１に示される例における詳細は、１つ以上の実施形態でどこでも使用されてもよいことが企図される。
上記の例の様々な組み合わせが可能であることを理解されたい。実施形態は、多種多様なタイプのシステムで使用されてもよい。例えば、一実施形態では、通信デバイスは、本明細書で記載されている様々な方法及び技術を実行するよう配置可能である。当然、本発明の範囲は、通信デバイスに限られず、代わりに、他の実施形態は、命令を処理する他のタイプの装置、又はコンピューティングデバイスで実行されることに応答して、デバイスに、本明細書で記載されている方法及び技術の１つ以上を実行させる１つ以上の機械可読媒体を対象とすることができる。
本明細書の全体を通じて「一実施形態」又は「実施形態」への言及は、実施形態に関連して記載されている特定の特徴、構造、又は特性が、本発明に包含される少なくとも１つの実施に含まれていることを意味する。よって、「一実施形態」又は「実施形態において」との語句の出現は、必ずしも同じ実施形態に言及しているわけではない。更に、特定の特徴、構造、又は特性は、表されている特定の実施形態以外の他の適切な形態で設けられてもよく、全てのそのような形態は、本願の特許請求の範囲に包含され得る。
本発明は、限られた数の実施形態に関して記載されてきたが、当業者であれば、それらから多数の改良及び変形を認識するだろう。添付の特許請求の範囲は、全てのそのような改良及び変形を、本発明の真の精神及び範囲内にあるよう網羅することが意図される。
２６００ システム
２６１０ コントローラデバイス
２６１５ プロトコルロジック
２６２０，２７４０ サーバントデバイス
２６３０ バスリンク
２７００ コンピューティングシステム
２７１０ プロセッサ
２７１５ データバスリンク
２７２０ メモリ
２７３０ ベースボード管理コントローラ（ＢＭＣ）
２７３５ 管理バスリンク

Claims (25)

  1. 通信プロトコルを選択する装置であって、
    システム管理バス用のコントローラを有し、該コントローラは、
    前記システム管理バスに関連したトリガイベントを検出し、
    前記トリガイベントの検出に応答して、前記システム管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信し、
    前記送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、前記システム管理バスでの伝送のために第２通信プロトコルを使用する、
    装置。
  2. 前記第１通信プロトコルは、Ｉ２Ｃ通信プロトコルであり、
    前記第２通信プロトコルは、Ｉ３Ｃ通信プロトコルである、
    請求項１に記載の装置。
  3. 前記コントローラは、
    前記ブロードキャストアドレスの第１伝送において前記ブロードキャストアドレスを送信し、
    前記ブロードキャストアドレスの前記第１伝送が受信確認されたとの決定に応答して、前記ブロードキャストアドレスの複数の伝送を送信し、
    前記ブロードキャストアドレスの前記複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定し、
    前記確認応答の第１カウントが前記第１閾値を超えるとの決定に応答して、前記システム管理バスでの伝送のために前記第２通信プロトコルを選択する、
    請求項１に記載の装置。
  4. 前記コントローラは、
    前記確認応答の第１カウントが前記第１閾値を超えないとの決定に応答して、前記ブロードキャストアドレスの少なくとも１つの追加伝送を送信する、
    請求項３に記載の装置。
  5. 前記コントローラは、
    前記ブロードキャストアドレスの前記第１伝送を送信する前に、前記システム管理バスを、前記第１通信プロトコルに関連した第１電圧レベルにセットし、
    前記確認応答の第１カウントが前記第１閾値を超えるとの前記決定に応答して、前記システム管理バスを、前記第２通信プロトコルに関連した第２電圧レベルにセットし、
    前記第２電圧レベルは、前記第１電圧レベルよりも低い、
    請求項３に記載の装置。
  6. 前記コントローラは、
    前記ブロードキャストアドレスの前記第１伝送が受信確認されなかったとの決定に応答して、前記システム管理バスでデバイスアドレスを送信し、
    前記送信されたデバイスアドレスが受信確認されたかどうかを決定し、
    前記送信されたデバイスアドレスが受信確認されたとの決定に応答して、前記システム管理バスでの伝送のために前記第１通信プロトコルを選択する、
    請求項３に記載の装置。
  7. 前記コントローラは、
    前記デバイスアドレスの第１伝送において前記デバイスアドレスを送信し、
    前記デバイスアドレスの前記第１伝送が受信確認されたとの決定に応答して、前記デバイスアドレスの複数の伝送を送信し、
    前記デバイスアドレスの前記複数の伝送について受信された確認応答の第２カウントが第２閾値を超えるかどうかを決定し、
    前記確認応答の第２カウントが前記第２閾値を超えるとの決定に応答して、前記システム管理バスでの伝送のために前記第１通信プロトコルを選択する、
    請求項６に記載の装置。
  8. 前記コントローラは、
    前記確認応答の第２カウントが前記第２閾値を超えないとの決定に応答して、前記デバイスアドレスの少なくとも１つの追加伝送を送信する、
    請求項７に記載の装置。
  9. 通信プロトコルを選択する方法であって、
    コントローラデバイスによって、シングルエンドの２ワイヤバスである管理バスに関連したトリガイベントを検出することと、
    前記トリガイベントの検出に応答して、前記コントローラデバイスが、前記管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信することと、
    前記コントローラデバイスによって、前記送信されたブロードキャストアドレスが受信確認されたかどうかを決定することと、
    前記送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、前記コントローラデバイスが、前記管理バスでの伝送のために第２通信プロトコルを使用することと
    を有する方法。
  10. 前記第１通信プロトコルは、Ｉ２Ｃ通信プロトコルであり、
    前記第２通信プロトコルは、Ｉ３Ｃ通信プロトコルである、
    請求項９に記載の方法。
  11. 前記ブロードキャストアドレスを送信することは、前記ブロードキャストアドレスの第１伝送を送信することを含み、当該方法は、
    前記ブロードキャストアドレスの前記第１伝送が受信確認されたとの決定に応答して、前記コントローラデバイスが前記ブロードキャストアドレスの複数の伝送を送信することと、
    前記コントローラデバイスによって、前記ブロードキャストアドレスの前記複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定することと、
    前記確認応答の第１カウントが前記第１閾値を超えるとの決定に応答して、前記コントローラデバイスが前記管理バスでの伝送のために前記第２通信プロトコルを選択することと
    を有する、
    請求項９に記載の方法。
  12. 前記確認応答の第１カウントが前記第１閾値を超えないとの決定に応答して、前記コントローラデバイスが前記ブロードキャストアドレスの少なくとも１つの追加伝送を送信することを有する、
    請求項１１に記載の方法。
  13. 前記ブロードキャストアドレスの前記第１伝送を送信する前に、前記コントローラデバイスが、前記管理バスを、前記第１通信プロトコルに関連した第１電圧レベルにセットすることと、
    前記確認応答の第１カウントが前記第１閾値を超えるとの前記決定に応答して、前記コントローラデバイスが、前記管理バスを、前記第２通信プロトコルに関連した第２電圧レベルにセットすることと
    を有し、
    前記第２電圧レベルは、前記第１電圧レベルよりも低い、
    請求項１１に記載の方法。
  14. 前記ブロードキャストアドレスの前記第１伝送が受信確認されなかったとの決定に応答して、前記コントローラデバイスが前記管理バスでデバイスアドレスを送信することと、
    前記コントローラデバイスによって、前記送信されたデバイスアドレスが受信確認されたかどうかを決定することと、
    前記送信されたデバイスアドレスが受信確認されたとの決定に応答して、前記コントローラデバイスが、前記管理バスでの伝送のために前記第１通信プロトコルを選択することと
    を有する、請求項１１に記載の方法。
  15. 通信プロトコルを選択するシステムであって、
    命令を実行するプロセッサと、
    システム管理バスと、
    前記システム管理バス用のコントローラと
    を有し、前記コントローラは、
    前記システム管理バスに関連したトリガイベントを検出し、
    前記トリガイベントの検出に応答して、前記システム管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信し、
    前記送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、前記システム管理バスでの伝送のために第２通信プロトコルを使用する、
    システム。
  16. 前記第１通信プロトコルは、Ｉ２Ｃ通信プロトコルであり、
    前記第２通信プロトコルは、Ｉ３Ｃ通信プロトコルである、
    請求項１５に記載のシステム。
  17. 前記コントローラは、
    前記ブロードキャストアドレスの第１伝送において前記ブロードキャストアドレスを送信し、
    前記ブロードキャストアドレスの前記第１伝送が受信確認されたとの決定に応答して、前記ブロードキャストアドレスの複数の伝送を送信し、
    前記ブロードキャストアドレスの前記複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定し、
    前記確認応答の第１カウントが前記第１閾値を超えるとの決定に応答して、前記システム管理バスでの伝送のために前記第２通信プロトコルを選択する、
    請求項１５に記載のシステム。
  18. 前記コントローラは、
    前記ブロードキャストアドレスの前記第１伝送が受信確認されなかったとの決定に応答して、前記システム管理バスでデバイスアドレスを送信し、
    前記送信されたデバイスアドレスが受信確認されたかどうかを決定し、
    前記送信されたデバイスアドレスが受信確認されたとの決定に応答して、前記システム管理バスでの伝送のために前記第１通信プロトコルを選択する、
    請求項１７に記載のシステム。
  19. 前記コントローラは、
    前記デバイスアドレスの第１伝送において前記デバイスアドレスを送信し、
    前記デバイスアドレスの前記第１伝送が受信確認されたとの決定に応答して、前記デバイスアドレスの複数の伝送を送信し、
    前記デバイスアドレスの前記複数の伝送について受信された確認応答の第２カウントが第２閾値を超えるかどうかを決定し、
    前記確認応答の第２カウントが前記第２閾値を超えるとの決定に応答して、前記システム管理バスでの伝送のために前記第１通信プロトコルを選択する、
    請求項１８に記載のシステム。
  20. 通信プロトコルを選択する装置であって、
    シングルエンドの２ワイヤバスである管理バスに関連したトリガイベントを検出する手段と、
    前記トリガイベントの検出に応答して、前記管理バスで、第１通信プロトコルでは使用されないブロードキャストアドレスを送信する手段と、
    前記送信されたブロードキャストアドレスが受信確認されたかどうかを決定する手段と、
    前記送信されたブロードキャストアドレスが受信確認されたとの決定に応答して、前記管理バスでの伝送のために第２通信プロトコルを使用する手段と
    を有する装置。
  21. 前記第１通信プロトコルは、Ｉ２Ｃ通信プロトコルであり、
    前記第２通信プロトコルは、Ｉ３Ｃ通信プロトコルである、
    請求項２０に記載の装置。
  22. 前記ブロードキャストアドレスを送信することは、前記ブロードキャストアドレスの第１伝送を送信することを含み、当該装置は、
    前記ブロードキャストアドレスの前記第１伝送が受信確認されたとの決定に応答して、前記ブロードキャストアドレスの複数の伝送を送信する手段と、
    前記ブロードキャストアドレスの前記複数の伝送について受信された確認応答の第１カウントが第１閾値を超えるかどうかを決定する手段と、
    前記確認応答の第１カウントが前記第１閾値を超えるとの決定に応答して、前記管理バスでの伝送のために前記第２通信プロトコルを選択する手段と
    を有する、
    請求項２０に記載の装置。
  23. 前記確認応答の第１カウントが前記第１閾値を超えないとの決定に応答して、前記ブロードキャストアドレスの少なくとも１つの追加伝送を送信する手段を有する、
    請求項２２に記載の装置。
  24. 前記ブロードキャストアドレスの前記第１伝送を送信する前に、前記管理バスを、前記第１通信プロトコルに関連した第１電圧レベルにセットする手段と、
    前記確認応答の第１カウントが前記第１閾値を超えるとの前記決定に応答して、前記管理バスを、前記第２通信プロトコルに関連した第２電圧レベルにセットする手段と
    を有し、
    前記第２電圧レベルは、前記第１電圧レベルよりも低い、
    請求項２２に記載の装置。
  25. 前記ブロードキャストアドレスの前記第１伝送が受信確認されなかったとの決定に応答して、前記管理バスでデバイスアドレスを送信する手段と、
    前記送信されたデバイスアドレスが受信確認されたかどうかを決定する手段と、
    前記送信されたデバイスアドレスが受信確認されたとの決定に応答して、前記管理バスでの伝送のために前記第１通信プロトコルを選択する手段と
    を有する、請求項２２に記載の装置。
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* Cited by examiner, † Cited by third party
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