JP2022138010A - Power conversion device - Google Patents
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Abstract
Description
本発明は、電力変換装置に関する。 The present invention relates to power converters.
従来から、1次側巻線及び2次側巻線を有するトランスを備えた電力変換装置が知られている(例えば特許文献1参照)。特許文献1に記載の電力変換装置は、複数の1次側スイッチング素子を有する1次側フルブリッジ回路と、複数の2次側スイッチング素子を有する2次側フルブリッジ回路と、各スイッチング素子を制御する制御回路と、を備えている。
2. Description of the Related Art Conventionally, a power conversion device including a transformer having primary windings and secondary windings is known (see, for example, Patent Document 1). The power conversion device described in
ここで、例えば電力変換装置が適用される対象や状況に応じて、1次側フルブリッジ回路に入力される入力電圧と、2次側フルブリッジ回路から出力される出力電圧との大小関係が変化する場合がある。この場合、上記大小関係に応じて、各スイッチング素子を制御する制御モードを変更すると、制御が複雑になるおそれがある。 Here, for example, the magnitude relationship between the input voltage input to the primary side full bridge circuit and the output voltage output from the secondary side full bridge circuit changes depending on the target or situation to which the power converter is applied. sometimes. In this case, if the control mode for controlling each switching element is changed according to the magnitude relationship, the control may become complicated.
上記課題を解決する電力変換装置は、1次側巻線及び2次側巻線を有するトランスと、前記1次側巻線に接続された回路であって、複数の1次側スイッチング素子を有する1次側フルブリッジ回路と、前記2次側巻線に接続された回路であって、複数の2次側スイッチング素子を有する2次側フルブリッジ回路と、前記複数の1次側スイッチング素子及び前記複数の2次側スイッチング素子を制御することにより、前記1次側フルブリッジ回路に入力される入力電圧を前記2次側フルブリッジ回路から出力される出力電圧に変換する制御回路と、を備え、前記制御回路は、前記複数の1次側スイッチング素子及び前記複数の2次側スイッチング素子を周期的に制御する制御モードとして、前記1次側巻線に入力される1次側電圧が正、負又はゼロに切り替わり、且つ、前記2次側巻線に入力される2次側電圧が正、負、又はゼロに切り替わる両側PWM制御モードを備え、前記両側PWM制御モードは、前記1次側電圧と前記2次側電圧との極性が反転している反転期間と、伝送期間とにより構成され、前記伝送期間は、前記2次側電圧が正又は負である出力期間を含み、前記制御回路は、前記両側PWM制御モードである場合、目標電流に基づいて前記反転期間及び前記出力期間を導出する導出部を備え、当該導出部によって導出された前記反転期間及び前記出力期間となるように前記複数の1次側スイッチング素子及び前記複数の2次側スイッチング素子を制御するものであり、前記導出部は、前記反転期間を前記出力期間の1次関数とみなして、前記反転期間及び前記伝送期間を導出する。 A power conversion device for solving the above problems includes a transformer having a primary winding and a secondary winding, and a circuit connected to the primary winding, having a plurality of primary switching elements. a primary side full bridge circuit, a secondary side full bridge circuit connected to the secondary winding and having a plurality of secondary side switching elements, the plurality of primary side switching elements and the a control circuit that converts an input voltage input to the primary side full bridge circuit into an output voltage output from the secondary side full bridge circuit by controlling a plurality of secondary side switching elements; The control circuit controls the primary side voltage input to the primary winding in a control mode for periodically controlling the plurality of primary side switching elements and the plurality of secondary side switching elements. or zero, and a two-sided PWM control mode in which the secondary voltage input to the secondary winding switches to positive, negative, or zero, wherein the two-sided PWM control mode switches between the primary voltage and The control circuit comprises an inversion period in which the polarity of the secondary voltage is reversed and a transmission period, the transmission period including an output period in which the secondary voltage is positive or negative. In the case of the double-sided PWM control mode, a derivation unit for deriving the inversion period and the output period based on the target current is provided, and the plurality of The derivation unit derives the inversion period and the transmission period by regarding the inversion period as a linear function of the output period. do.
これによれば、制御モードとして両側PWM制御モードを採用することにより、入力電圧と出力電圧との大小関係に関わらず、電圧変換を行うことができる。これにより、入力電圧と出力電圧との大小関係に応じて異なる制御モードを切り替える必要がないため、入力電圧と出力電圧との大小関係の変化に伴う制御の複雑さを低減できる。また、目標電流に基づいて導出された反転期間及び出力期間となるように1次側スイッチング素子及び2次側スイッチング素子を制御することにより、目標電流を出力することができる。特に、本構成によれば、反転期間を出力期間の1次関数とみなすことにより、反転期間及び出力期間の導出に係る負担を軽減することができる。これにより、制御の簡素化を図ることができる。 According to this, voltage conversion can be performed regardless of the magnitude relationship between the input voltage and the output voltage by adopting the double-sided PWM control mode as the control mode. This eliminates the need to switch between different control modes according to the magnitude relationship between the input voltage and the output voltage, thereby reducing the complexity of control associated with changes in the magnitude relationship between the input voltage and the output voltage. Also, the target current can be output by controlling the primary side switching element and the secondary side switching element so that the inversion period and the output period are derived based on the target current. In particular, according to this configuration, by regarding the inversion period as a linear function of the output period, it is possible to reduce the burden of deriving the inversion period and the output period. Thereby, simplification of control can be achieved.
上記電力変換装置について、前記導出部は、前記入力電圧と前記出力電圧とに基づいて前記1次関数の1次係数を決定する決定部を備える、ものであってもよい。
これによれば、入力電圧と出力電圧とに対応した1次係数にすることができるため、反転期間を出力期間の1次関数とみなした構成において、反転期間を入力電圧と出力電圧との変化に追従させることができる。したがって、入力電圧と出力電圧とが変化する場合であっても、出力電流を目標電流に近づけることができる。
In the above power converter, the derivation unit may include a determination unit that determines a linear coefficient of the linear function based on the input voltage and the output voltage.
According to this, since a linear coefficient corresponding to the input voltage and the output voltage can be obtained, in a configuration in which the inversion period is regarded as a linear function of the output period, the inversion period is the change between the input voltage and the output voltage. can be followed. Therefore, even when the input voltage and the output voltage change, the output current can be brought closer to the target current.
上記電力変換装置について、前記入力電圧をVinとし、前記出力電圧をVoutとし、前記入力電圧及び前記出力電圧に依存しない定数をaとした場合、前記1次係数は、a×Vin/(Vin+Vout)である、ものであってもよい。 In the above power conversion device, when the input voltage is Vin, the output voltage is Vout, and a constant that does not depend on the input voltage and the output voltage is a, the linear coefficient is a×Vin/(Vin+Vout). It may be.
これによれば、入力電圧及び出力電圧に基づき、適宜1次係数を調整することで、入力電圧と出力電圧の大小関係が反転しても両側PWM制御モードで制御することができる。したがって、制御を簡易にすることができる。 According to this, by appropriately adjusting the primary coefficient based on the input voltage and the output voltage, it is possible to perform control in the double-sided PWM control mode even if the magnitude relationship between the input voltage and the output voltage is reversed. Therefore, control can be simplified.
上記電力変換装置について、前記決定部は、前記入力電圧と前記出力電圧とに加えて、前記目標電流に基づいて前記1次関数の1次係数を決定する、ものであってもよい。
これによれば、入力電圧及び出力電圧に加え、さらに目標電流に基づいて1次係数が決定されるため、目標電流に応じて適切な1次係数を設定することができる。したがって、電力変換効率の向上を図ることができる。
In the above power converter, the determination unit may determine a linear coefficient of the linear function based on the target current in addition to the input voltage and the output voltage.
According to this, since the primary coefficient is determined based on the target current in addition to the input voltage and the output voltage, an appropriate primary coefficient can be set according to the target current. Therefore, it is possible to improve the power conversion efficiency.
上記電力変換装置について、前記決定部は、前記目標電流の増加に伴い前記1次係数を増加させる、ものであってもよい。
これによれば、目標電流が大きくなるに従って、1次係数が大きくなる。これにより、反転期間が長くなり易い。したがって、大きな目標電流に対応できる。一方、目標電流が小さくなるに従って1次係数は小さくなる。これにより、反転期間が短くなりやすい。したがって、反転期間に起因する出力電流のリップル電流を低減できる。なお、この場合であっても、出力期間を制御することにより出力電流を目標電流に近づけることができる。したがって、目標電流が小さい状況において、目標電流の出力を実現しつつ、反転期間に起因する出力電流のリップル電流を低減できる。
In the above power conversion device, the determining unit may increase the first-order coefficient as the target current increases.
According to this, the primary coefficient increases as the target current increases. This tends to lengthen the inversion period. Therefore, a large target current can be handled. On the other hand, the smaller the target current, the smaller the primary coefficient. This tends to shorten the inversion period. Therefore, the ripple current of the output current caused by the inversion period can be reduced. Even in this case, the output current can be brought closer to the target current by controlling the output period. Therefore, in a situation where the target current is small, it is possible to reduce the ripple current of the output current caused by the inversion period while realizing the output of the target current.
この発明によれば、入力電圧と出力電圧との大小関係の変化に伴う制御の複雑さを低減することができる。 According to the present invention, it is possible to reduce the complexity of control associated with changes in the magnitude relationship between the input voltage and the output voltage.
<第1実施形態について>
以下、電力変換装置の第1実施形態について図面を参照しつつ説明する。
図1に示すように、電源システム100は、直流電源110と、負荷120と、電力変換装置10と、を備える。直流電源110は、直流電圧を出力する電圧源である。負荷120は、例えば、直流電力を充放電可能な蓄電装置であり、一例としては二次電池である。二次電池とは、例えば、リチウムイオン蓄電池や鉛蓄電池である。
<Regarding the first embodiment>
A first embodiment of a power conversion device will be described below with reference to the drawings.
As shown in FIG. 1 , the
電力変換装置10は、いわゆるデュアルアクティブブリッジ方式のDC/DCコンバータである。電力変換装置10は、直流電源110と負荷120との間に設けられている。電力変換装置10は、直流電源110の電力を変換して負荷120に出力可能である。また、電力変換装置10は、負荷120の電力を変換して直流電源110に出力可能である。以下の説明では、1次側を入力、2次側を出力として取り扱う。すなわち、電力変換装置10は、直流電源110から入力された直流電圧を変換して負荷120に出力するものとする。電力変換装置10は、トランス20と、1次側フルブリッジ回路30と、2次側フルブリッジ回路40と、制御回路50と、を備える。
The
トランス20は、磁性体のコア21と、コア21に巻きつけられた1次側巻線22及び2次側巻線23と、を有する。すなわち、トランス20は、所謂絶縁型である。トランス20は、リアクトルLを有する。リアクトルLは、チョークコイルなどの素子であってもよいし、1次側巻線22及び2次側巻線23の漏れインダクタンスであってもよい。
The
1次側フルブリッジ回路30は、複数の1次側スイッチング素子として、第1スイッチング素子Q1と、第2スイッチング素子Q2と、第3スイッチング素子Q3と、第4スイッチング素子Q4と、を有する。また、1次側フルブリッジ回路30は、複数の1次側ダイオードD1~D4と、複数の1次側コンデンサC1~C4と、を有する。
The primary side
本実施形態では、1次側スイッチング素子Q1~Q4としてn型のMOSFET:Metal Oxide Semiconductor Field Effect Transistorが用いられているが、p型のMOSFETやIGBT:Insulated Gate Bipolar Transistor等の他のスイッチング素子を用いてもよい。4つの1次側スイッチング素子Q1~Q4は、第1レグ31と、第2レグ32とを構成する。第1レグ31は、第1スイッチング素子Q1のソースと第2スイッチング素子Q2のドレインとを第1接続線33で接続した直列接続体である。第2レグ32は、第3スイッチング素子Q3のソースと第4スイッチング素子Q4のドレインとを第2接続線34で接続した直列接続体である。第1レグ31及び第2レグ32は、互いに並列に接続されるように1次側端子35,36に接続されている。このとき、第1スイッチング素子Q1及び第3スイッチング素子Q3が上アームを構成し、第2スイッチング素子Q2及び第4スイッチング素子Q4が下アームを構成する。すなわち、1次側フルブリッジ回路30は、1次側端子35,36に接続されていると言える。
In this embodiment, n-type MOSFETs: Metal Oxide Semiconductor Field Effect Transistors are used as the primary side switching elements Q1 to Q4, but other switching elements such as p-type MOSFETs and IGBTs: Insulated Gate Bipolar Transistors are used. may be used. The four primary side switching elements Q1-Q4 constitute a
1次側ダイオードD1~D4及び1次側コンデンサC1~C4は、それぞれ1次側スイッチング素子Q1~Q4に並列接続されている。1次側ダイオードD1~D4は、寄生ダイオードであってもよいし、素子であってもよい。1次側ダイオードD1~D4は、1次側スイッチング素子Q1~Q4に対して逆接続されている。1次側コンデンサC1~C4は、寄生容量、素子、あるいは寄生容量と素子の組み合わせであってもよい。 Primary-side diodes D1-D4 and primary-side capacitors C1-C4 are connected in parallel to primary-side switching elements Q1-Q4, respectively. The primary side diodes D1 to D4 may be parasitic diodes or elements. Primary-side diodes D1-D4 are reverse-connected to primary-side switching elements Q1-Q4. The primary capacitors C1-C4 may be parasitic capacitances, elements, or a combination of parasitic capacitances and elements.
1次側フルブリッジ回路30の第1接続線33及び第2接続線34は、それぞれ1次側巻線22に接続されている。そのため、1次側巻線22には、第2接続線34と第1接続線33との電位差と等しい電圧V1が印加される。以下の説明では、1次側巻線22に印加される電圧V1を「1次側電圧V1」と称することがある。なお、1次側電圧V1は、第1接続線33の電位が第2接続線34の電位より高い場合を正とする。
A
なお、直流電源110は、1次側端子35,36に接続されている。したがって、1次側フルブリッジ回路30は、1次側端子35,36を介して直流電源110に接続される。
In addition, the
1次側電圧センサ37は、1次側フルブリッジ回路30に入力される入力電圧Vinを測定するための電圧計である。1次側電圧センサ37は、1次側フルブリッジ回路30に対して並列となるように1次側端子35,36に接続されている。入力電圧Vinの値は任意であるが、例えば、250~450[V]である。
The primary
1次側電流センサ38は、直流電源110から1次側フルブリッジ回路30への入力電流Iinを測定するための電流計である。1次側電流センサ38としては、シャント抵抗、ホール素子など任意の形態を採用することができる。
Primary side
2次側フルブリッジ回路40は、複数の2次側スイッチング素子として、第5スイッチング素子Q5と、第6スイッチング素子Q6と、第7スイッチング素子Q7と、第8スイッチング素子Q8と、を有する。また、2次側フルブリッジ回路40は、複数の2次側ダイオードD5~D8と、複数の2次側コンデンサC5~C8と、を有する。
The secondary side
本実施形態では、2次側スイッチング素子Q5~Q8としてn型のMOSFETが用いられているが、p型のMOSFETやIGBT等の他のスイッチング素子を用いてもよい。4つの2次側スイッチング素子Q5~Q8は、第3レグ41と、第4レグ42とを構成する。第3レグ41は、第5スイッチング素子Q5のソースと第6スイッチング素子Q6のドレインとを第3接続線43で接続した直列接続体である。第4レグ42は、第7スイッチング素子Q7のソースと第8スイッチング素子Q8のドレインとを第4接続線44で接続した直列接続体である。第3レグ41及び第4レグ42は、互いに並列に接続されるように2次側端子45,46に接続されている。このとき、第5スイッチング素子Q5及び第7スイッチング素子Q7が上アームを構成し、第6スイッチング素子Q6及び第8スイッチング素子Q8が下アームを構成する。すなわち、2次側フルブリッジ回路40は、2次側端子45,46に接続されていると言える。
Although n-type MOSFETs are used as the secondary side switching elements Q5 to Q8 in this embodiment, other switching elements such as p-type MOSFETs and IGBTs may be used. Four secondary side switching elements Q5 to Q8 constitute a
2次側ダイオードD5~D8及び2次側コンデンサC5~C8は、それぞれ2次側スイッチング素子Q5~Q8に並列接続されている。2次側ダイオードD5~D8は、寄生ダイオードであってもよいし、素子であってもよい。2次側ダイオードD5~D8は、2次側スイッチング素子Q5~Q8に対して逆接続されている。2次側コンデンサC5~C8は、寄生容量、素子、あるいは寄生容量と素子の組み合わせであってもよい。したがって、複数のコンデンサC1~C8は、それぞれ、複数の1次側スイッチング素子Q1~Q4及び複数の2次側スイッチング素子Q5~Q8に対して並列に接続されている。 Secondary diodes D5 to D8 and secondary capacitors C5 to C8 are connected in parallel to secondary switching elements Q5 to Q8, respectively. The secondary diodes D5 to D8 may be parasitic diodes or elements. Secondary diodes D5-D8 are reversely connected to secondary switching elements Q5-Q8. Secondary capacitors C5-C8 may be parasitic capacitances, elements, or a combination of parasitic capacitances and elements. Therefore, the plurality of capacitors C1-C8 are connected in parallel to the plurality of primary side switching elements Q1-Q4 and the plurality of secondary side switching elements Q5-Q8, respectively.
2次側フルブリッジ回路40の第3接続線43及び第4接続線44は、それぞれ2次側巻線23に接続されている。そのため、2次側巻線23には、第3接続線43と第4接続線44との電位差と等しい電圧V2が印加される。以下の説明では、2次側巻線23に印加される電圧V2を「2次側電圧V2」と称することがある。なお、2次側電圧V2は、第3接続線43の電位が第4接続線44の電位より高い場合を正とする。なお、負荷120は、2次側端子45,46に接続されている。したがって、2次側フルブリッジ回路40は、2次側端子45,46を介して負荷120に接続される。
A
2次側電圧センサ47は、2次側フルブリッジ回路40から出力される出力電圧Voutを測定するための電圧計である。2次側電圧センサ47は、2次側フルブリッジ回路40に対して並列となるように2次側端子45,46に接続されている。出力電圧Voutの値は任意であるが、例えば、250~450[V]である。
The secondary
なお、負荷120が蓄電装置である場合、負荷120が2次側端子45,46に接続されると、2次側電圧センサ47によって、出力電圧Voutとしての負荷120の電圧が検出される。
When
2次側電流センサ48は、2次側フルブリッジ回路40から出力される出力電流Ioutを測定するための電流計である。2次側電流センサ48としては、シャント抵抗、ホール素子など任意の形態を採用することができる。
The secondary
制御回路50は、両電圧センサ37,47と接続されているとともに、両電流センサ38,48と接続されている。制御回路50は、1次側電圧センサ37から入力電圧Vinを、2次側電圧センサ47から出力電圧Voutを、それぞれ取得する。制御回路50は、1次側電流センサ38から入力電流Iinを、2次側電流センサ48から出力電流Ioutを、それぞれ取得する。
制御回路50は、複数の1次側スイッチング素子Q1~Q4及び複数の2次側スイッチング素子Q5~Q8を周期的に制御することにより、入力電圧Vinを出力電圧Voutに変換するものである。本実施形態では、1次側スイッチング素子Q1~Q4及び2次側スイッチング素子Q5~Q8は、ともに所定の周期Tでスイッチング制御される。
The
なお、制御回路50の具体的なハードウェア構成は任意である。例えば、制御回路50は、電圧の取得及びスイッチング制御を行うための専用のハードェア回路を有する構成でもよいし、電圧の取得及びスイッチング制御を行うための制御プログラムや必要な情報が記憶されたメモリと、制御プログラムに基づいて電圧の取得及びスイッチング制御を行うCPUとを有する構成でもよい。
Note that the specific hardware configuration of the
<制御モードについて>
次に、1次側スイッチング素子Q1~Q4及び2次側スイッチング素子Q5~Q8を制御する制御モードについて説明する。以下の説明では、各ダイオードD1~D8をそれぞれ「第nダイオードDn」と、各コンデンサC1~C8をそれぞれ「第nコンデンサCn」と称することがある。なお、nは1~8の自然数である。
<About control mode>
Next, a control mode for controlling the primary side switching elements Q1-Q4 and the secondary side switching elements Q5-Q8 will be described. In the following description, each diode D1-D8 may be called "nth diode Dn", and each capacitor C1-C8 may be called "nth capacitor Cn". Note that n is a natural number from 1 to 8.
制御回路50は、複数の1次側スイッチング素子Q1~Q4及び複数の2次側スイッチング素子Q5~Q8を周期的に制御する制御モードとして、両側PWM制御モードを備える。
The
図2(a)及び図2(b)に示すように、両側PWM制御モードは、1次側電圧V1が正、負又はゼロに切り替わり、且つ、2次側電圧V2が正、負、又はゼロに切り替わる制御モードである。なお、2次側電圧V2がゼロである場合、出力電流Ioutがゼロとなる。したがって、両側PWM制御モードは、1周期内において出力電流Ioutがゼロとなる期間を有する制御モードの一種であるとも言える。 As shown in FIGS. 2(a) and 2(b), the two-sided PWM control mode switches the primary voltage V1 to positive, negative or zero, and the secondary voltage V2 to positive, negative or zero. This is the control mode that switches to Note that when the secondary voltage V2 is zero, the output current Iout is zero. Therefore, it can be said that the double-sided PWM control mode is a type of control mode having a period during which the output current Iout is zero within one cycle.
図3に示すように、両側PWM制御モードでは、各スイッチング素子Q1~Q8のスイッチングパターンとして、例えば、第1パターンP1、第2パターンP2、第3パターンP3、第4パターンP4、第5パターンP5、第6パターンP6、第7パターンP7、第8パターンP8が設定されている。なお、以下の説明では、各スイッチング素子Q1~Q8のスイッチングパターンを単に「スイッチングパターン」と称することがある。 As shown in FIG. 3, in the both-side PWM control mode, the switching patterns of the switching elements Q1 to Q8 include, for example, a first pattern P1, a second pattern P2, a third pattern P3, a fourth pattern P4, and a fifth pattern P5. , a sixth pattern P6, a seventh pattern P7, and an eighth pattern P8 are set. In the following description, the switching pattern of each switching element Q1-Q8 may be simply referred to as "switching pattern".
図3に示すように、第1パターンP1は、スイッチング素子Q1,Q4,Q6,Q7がON状態であり、スイッチング素子Q2,Q3,Q5,Q8がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1が正となり、2次側電圧V2が負となる。 As shown in FIG. 3, the first pattern P1 is a switching pattern in which the switching elements Q1, Q4, Q6 and Q7 are ON and the switching elements Q2, Q3, Q5 and Q8 are OFF. In this case, as shown in FIG. 2, the primary side voltage V1 becomes positive and the secondary side voltage V2 becomes negative.
図3に示すように、第2パターンP2は、スイッチング素子Q1,Q4,Q6,Q8がON状態であり、スイッチング素子Q2,Q3,Q5,Q7がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1が正となり、2次側電圧V2がゼロとなる。 As shown in FIG. 3, the second pattern P2 is a switching pattern in which the switching elements Q1, Q4, Q6 and Q8 are in the ON state and the switching elements Q2, Q3, Q5 and Q7 are in the OFF state. In this case, as shown in FIG. 2, the primary side voltage V1 becomes positive and the secondary side voltage V2 becomes zero.
図3に示すように、第3パターンP3は、スイッチング素子Q1,Q4,Q5,Q8がON状態であり、スイッチング素子Q2,Q3,Q6,Q7がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1が正となり、2次側電圧V2が正となる。 As shown in FIG. 3, the third pattern P3 is a switching pattern in which the switching elements Q1, Q4, Q5 and Q8 are in the ON state and the switching elements Q2, Q3, Q6 and Q7 are in the OFF state. In this case, as shown in FIG. 2, the primary side voltage V1 becomes positive and the secondary side voltage V2 becomes positive.
図3に示すように、第4パターンP4は、スイッチング素子Q1,Q3,Q5,Q8がON状態であり、スイッチング素子Q2,Q4,Q6,Q7がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1がゼロとなり、2次側電圧V2が負となる。 As shown in FIG. 3, the fourth pattern P4 is a switching pattern in which the switching elements Q1, Q3, Q5 and Q8 are in the ON state and the switching elements Q2, Q4, Q6 and Q7 are in the OFF state. In this case, as shown in FIG. 2, the primary side voltage V1 becomes zero and the secondary side voltage V2 becomes negative.
図3に示すように、第5パターンP5は、スイッチング素子Q2,Q3,Q5,Q8がON状態であり、スイッチング素子Q1,Q4,Q6,Q7がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1が負となり、2次側電圧V2が正となる。 As shown in FIG. 3, the fifth pattern P5 is a switching pattern in which the switching elements Q2, Q3, Q5 and Q8 are ON and the switching elements Q1, Q4, Q6 and Q7 are OFF. In this case, as shown in FIG. 2, the primary side voltage V1 becomes negative and the secondary side voltage V2 becomes positive.
図3に示すように、第6パターンP6は、スイッチング素子Q2,Q3,Q5,Q7がON状態であり、スイッチング素子Q1,Q4,Q6,Q8がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1が負となり、2次側電圧V2がゼロとなる。 As shown in FIG. 3, the sixth pattern P6 is a switching pattern in which the switching elements Q2, Q3, Q5 and Q7 are in the ON state and the switching elements Q1, Q4, Q6 and Q8 are in the OFF state. In this case, as shown in FIG. 2, the primary side voltage V1 becomes negative and the secondary side voltage V2 becomes zero.
図3に示すように、第7パターンP7は、スイッチング素子Q2,Q3,Q6,Q7がON状態であり、スイッチング素子Q1,Q4,Q5,Q8がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1が負となり、2次側電圧V2が負となる。 As shown in FIG. 3, the seventh pattern P7 is a switching pattern in which the switching elements Q2, Q3, Q6 and Q7 are in the ON state and the switching elements Q1, Q4, Q5 and Q8 are in the OFF state. In this case, as shown in FIG. 2, the primary side voltage V1 becomes negative and the secondary side voltage V2 becomes negative.
図3に示すように、第8パターンP8は、スイッチング素子Q2,Q4,Q6,Q7がON状態であり、スイッチング素子Q1,Q3,Q5,Q8がOFF状態のスイッチングパターンである。この場合、図2に示すように、1次側電圧V1がゼロとなり、2次側電圧V2が負となる。 As shown in FIG. 3, the eighth pattern P8 is a switching pattern in which the switching elements Q2, Q4, Q6 and Q7 are in the ON state and the switching elements Q1, Q3, Q5 and Q8 are in the OFF state. In this case, as shown in FIG. 2, the primary side voltage V1 becomes zero and the secondary side voltage V2 becomes negative.
本実施形態では、1次側電圧V1が正又は負の場合、1次側電圧V1の大きさは入力電圧Vinの大きさと等しいものとする。同様に、2次側電圧V2が正又は負の場合、2次側電圧V2の大きさは出力電圧Voutの大きさと等しいものとする。 In this embodiment, if the primary side voltage V1 is positive or negative, the magnitude of the primary side voltage V1 is equal to the magnitude of the input voltage Vin. Similarly, if the secondary voltage V2 is positive or negative, the magnitude of the secondary voltage V2 is assumed to be equal to the magnitude of the output voltage Vout.
制御回路50は、両側PWM制御モードにおいて、スイッチングパターンを、P1→P2→P3→P4→P5→P6→P7→P8の順に順次切り替える動作を1単位として、その単位動作を周期Tで繰り返し実行する。これにより、1次側電圧V1と2次側電圧V2とが所定の位相差で順次変化し、電圧変換(換言すれば電力変換)が行われる。この場合、制御回路50は、位相差を設けた状態で1次側フルブリッジ回路30と2次側フルブリッジ回路40とを制御するものと言える。
In the double-side PWM control mode, the
特に、両側PWM制御モードでは、各スイッチング素子Q1~Q8を制御することにより、入力電圧Vinと出力電圧Voutとの大小関係に関わらず、電圧変換を行うことができる。すなわち、両側PWM制御モードは、昇降圧が可能な制御モードである。 In particular, in the double-sided PWM control mode, voltage conversion can be performed regardless of the magnitude relationship between the input voltage Vin and the output voltage Vout by controlling the switching elements Q1 to Q8. That is, the double-sided PWM control mode is a control mode in which step-up and step-down are possible.
ここで、両側PWM制御モードでは、パターンP1~P4までが半周期(T/2)であり、第5パターンP5~P8までが半周期(T/2)である。そして、パターンP1~P4とパターンP5~P8とは、極性が反転している点を除いて同一態様となっている。このため、以下では、パターンP1~P4について詳細に説明し、パターンP5~P8の具体的な制御態様については説明を省略する。 Here, in the double-sided PWM control mode, the patterns P1 to P4 are half cycles (T/2), and the fifth patterns P5 to P8 are half cycles (T/2). The patterns P1 to P4 and the patterns P5 to P8 have the same aspect except that the polarities are reversed. Therefore, the patterns P1 to P4 will be described in detail below, and the specific control modes of the patterns P5 to P8 will be omitted.
図2に示すように、両側PWM制御モードは、反転期間Φと、伝送期間Wとにより構成されている。
反転期間Φは、半周期における1次側電圧V1と2次側電圧V2との極性が反転している期間である。伝送期間Wは、半周期における反転期間Φ以外の期間である。本実施形態では、反転期間Φは、第1パターンP1が設定されている期間であり、伝送期間Wは、パターンP2~P4が設定されている期間である。
As shown in FIG. 2, the two-sided PWM control mode is composed of an inversion period Φ and a transmission period W. As shown in FIG.
The inversion period Φ is a period in which the polarities of the primary side voltage V1 and the secondary side voltage V2 are inverted in a half cycle. The transmission period W is a period other than the inversion period Φ in the half cycle. In this embodiment, the inversion period Φ is the period in which the first pattern P1 is set, and the transmission period W is the period in which the patterns P2 to P4 are set.
伝送期間Wは、入力期間T1と、出力期間T2と、を含む。
入力期間T1は、1次側電圧V1が正となっている期間である。本実施形態では、入力期間T1は、パターンP2,P3が設定されている期間である。
The transmission period W includes an input period T1 and an output period T2.
The input period T1 is a period during which the primary voltage V1 is positive. In this embodiment, the input period T1 is the period in which the patterns P2 and P3 are set.
出力期間T2は、2次側電圧V2が正となっている期間である。本実施形態では、出力期間T2は、パターンP3,P4が設定されている期間である。つまり、第3パターンP3が設定されている期間は、入力期間T1及び出力期間T2の双方に含まれる。すなわち、第3パターンP3が設定されている期間は、1次側電圧V1及び2次側電圧V2がともに正となっている期間である。以下の説明では、第3パターンP3が設定されている期間を、「重複期間X」と称することがある。 The output period T2 is a period during which the secondary voltage V2 is positive. In this embodiment, the output period T2 is the period in which the patterns P3 and P4 are set. That is, the period in which the third pattern P3 is set is included in both the input period T1 and the output period T2. That is, the period in which the third pattern P3 is set is the period in which both the primary side voltage V1 and the secondary side voltage V2 are positive. In the following description, the period in which the third pattern P3 is set may be referred to as "overlapping period X".
なお、念のために説明すると、上述した通り、パターンP1~P4とパターンP5~P8とは、極性が反転している。このため、パターンP5~P8の期間における入力期間T1は、1次側電圧V1が負となっている期間であり、出力期間T2は、2次側電圧V2が負となっている期間であり、重複期間Xは、1次側電圧V1及び2次側電圧V2がともに負となっている期間である。 To make sure, the polarities of the patterns P1 to P4 and the patterns P5 to P8 are reversed as described above. Therefore, the input period T1 in the period of patterns P5 to P8 is a period during which the primary voltage V1 is negative, and the output period T2 is a period during which the secondary voltage V2 is negative. The overlapping period X is a period during which both the primary side voltage V1 and the secondary side voltage V2 are negative.
両側PWM制御モードにおいて、出力電流Ioutは、反転期間Φと両期間T1,T2とに依存する。詳細には、出力電流Ioutは、以下の式(1)で表される。 In the two-sided PWM control mode, the output current Iout depends on the inversion period Φ and both periods T1, T2. Specifically, the output current Iout is represented by the following equation (1).
特に、伝送期間Wの開始タイミングの2次側電流ISと終了タイミングの2次側電流ISとが一致する場合、入力期間T1及び出力期間T2は、以下の式(2)を満たす。 In particular, when the secondary current IS at the start timing of the transmission period W matches the secondary current IS at the end timing, the input period T1 and the output period T2 satisfy the following equation (2).
制御回路50は、両側PWM制御モードである場合、反転期間Φを出力期間T2の1次関数fとみなすことで、反転期間Φと出力期間T2との対応関係をとる。本実施形態の1次関数fは、例えば、1次係数Kを用いて以下の式(3)で表される。
In the double-sided PWM control mode, the
入力期間T1及び出力期間T2は、反転期間Φを決定することにより式(2)及び式(3)から一意に決まる。反転期間Φ及び両期間T1,T2は、例えば、1次側フルブリッジ回路30及び2次側フルブリッジ回路40の位相差(換言すれば、1次側電圧V1と2次側電圧V2との位相差)、1次側スイッチング素子Q1~Q4のデューティ比、又は2次側スイッチング素子Q5~Q8のデューティ比に依存する。したがって、制御回路50は、例えば、上記パラメータに基づいて反転期間Φ及び両期間T1,T2を制御することによって、出力電流Ioutを制御してもよい。なお、反転期間Φ及び両期間T1,T2を制御するパラメータは、上記に限られず、例えば、第1レグ31及び第2レグ32間の位相差、又は第3レグ41及び第4レグ42間の位相差でもよい。
The input period T1 and the output period T2 are uniquely determined from equations (2) and (3) by determining the inversion period Φ. The inversion period Φ and both periods T1 and T2 are, for example, the phase difference between the primary side
なお、パターンP5~P8における反転期間Φは、第5パターンP5が設定されている期間であり、伝送期間Wは、パターンP6~P8が設定されている期間である。そして、パターンP1~P4とパターンP5~P8とは極性が反転しているため、パターンP5~P8において、入力期間T1は、1次側電圧V1が負となっている期間であり、出力期間T2は、2次側電圧V2が負となっている期間である。制御回路50は、ソフトスイッチング条件を満たす反転期間Φ及び両期間T1,T2となるように、パターンP1~P8を順次切り替える。
In the patterns P5 to P8, the inversion period Φ is the period in which the fifth pattern P5 is set, and the transmission period W is the period in which the patterns P6 to P8 are set. Since the polarities of the patterns P1 to P4 and the patterns P5 to P8 are reversed, in the patterns P5 to P8, the input period T1 is a period in which the primary side voltage V1 is negative, and the output period T2 is a period during which the secondary voltage V2 is negative. The
ここで、図4を用いてソフトスイッチング条件について説明する。図4(a)は1次側電圧V1の波形を示し、図4(b)は2次側電圧V2の波形を示し、図4(c)は1次側電流IL及び2次側電流ISの波形を示し、図4(d)は出力電流Ioutの波形を示す。1次側電流ILは1次側巻線22に流れる電流であり、2次側電流ISは2次側巻線23に流れる電流である。本実施形態では、説明の便宜上、1次側電流ILと2次側電流ISが同一であるとする。 Here, soft switching conditions will be described with reference to FIG. 4(a) shows the waveform of the primary side voltage V1, FIG. 4(b) shows the waveform of the secondary side voltage V2, and FIG. 4(c) shows the primary side current IL and the secondary side current IS. 4(d) shows the waveform of the output current Iout. A primary current IL is a current flowing through the primary winding 22 and a secondary current IS is a current flowing through the secondary winding 23 . In this embodiment, for convenience of explanation, it is assumed that the primary side current IL and the secondary side current IS are the same.
図4に示すように、両側PWM制御モードにおけるソフトスイッチング条件は、(A)反転期間Φの開始タイミングにおいて1次側電流ILの大きさが1次側閾値ILmin以上となることを含む。換言すれば、ソフトスイッチング条件は、1次側電流ILの大きさが1次側閾値ILmin以上となっている状態で、スイッチングパターンが第8パターンP8から第1パターンP1に切り替わることを含む。1次側閾値ILminは、例えば、1次側電流ILを用いて1次側コンデンサC1~C4の充放電を行うために必要な電流の大きさである。1次側閾値ILminは、例えば、1次側コンデンサC1~C4の容量に基づいて設定される。なお、反転期間Φの開始タイミングにおいて1次側電流ILは負であるため、(A)の条件は、1次側電流ILが-ILmin以下となることである。 As shown in FIG. 4, the soft switching condition in the both-side PWM control mode includes (A) the magnitude of the primary-side current IL becoming equal to or greater than the primary-side threshold value ILmin at the start timing of the inversion period Φ. In other words, the soft switching condition includes switching the switching pattern from the eighth pattern P8 to the first pattern P1 while the magnitude of the primary current IL is equal to or greater than the primary threshold ILmin. The primary side threshold ILmin is, for example, the magnitude of the current required to charge and discharge the primary side capacitors C1 to C4 using the primary side current IL. The primary side threshold ILmin is set, for example, based on the capacities of the primary side capacitors C1 to C4. Since the primary side current IL is negative at the start timing of the inversion period Φ, the condition (A) is that the primary side current IL is -ILmin or less.
両側PWM制御モードにおけるソフトスイッチング条件は、(B)反転期間Φの終了タイミングにおいて2次側電流ISの大きさが2次側閾値ISmin以上となることを含む。換言すれば、ソフトスイッチング条件は、2次側電流ISの大きさが2次側閾値ISmin以上となっている状態で、スイッチングパターンが第1パターンP1から第2パターンP2に切り替わることを含む。2次側閾値ISminは、例えば、2次側電流ISを用いて2次側コンデンサC5~C8の充放電を行うために必要な電流の大きさである。2次側閾値ISminは、例えば、2次側コンデンサC5~C8の容量に基づいて設定される。なお、反転期間Φの開始タイミングにおいて2次側電流ISは正であるため、(B)の条件は、2次側電流ISが2次側閾値ISmin以上となることである。以下の説明では、1次側閾値ILminと2次側閾値ISminとは等しいものとする。1次側閾値ILminと2次側閾値ISminが等しい場合とは、例えば、1次側コンデンサC1~C4の容量と2次側コンデンサC5~C8の容量とが等しい場合である。 The soft switching condition in the both-side PWM control mode includes (B) that the magnitude of the secondary-side current IS becomes equal to or greater than the secondary-side threshold value ISmin at the end timing of the inversion period Φ. In other words, the soft switching condition includes switching the switching pattern from the first pattern P1 to the second pattern P2 while the magnitude of the secondary current IS is greater than or equal to the secondary threshold ISmin. The secondary side threshold value ISmin is, for example, the magnitude of the current required to charge and discharge the secondary side capacitors C5 to C8 using the secondary side current IS. The secondary side threshold ISmin is set, for example, based on the capacitance of the secondary side capacitors C5 to C8. Since the secondary current IS is positive at the start timing of the inversion period Φ, the condition (B) is that the secondary current IS is equal to or greater than the secondary threshold ISmin. In the following explanation, it is assumed that the primary side threshold ILmin and the secondary side threshold ISmin are equal. The case where the primary side threshold ILmin and the secondary side threshold ISmin are equal is, for example, the case where the capacitance of the primary side capacitors C1 to C4 and the capacitance of the secondary side capacitors C5 to C8 are equal.
図4(d)に示すように、出力電流Ioutは、出力期間T2の終了タイミングにおいて所定のオフセット電流Ioffとなる。オフセット電流Ioffが大きいほど、出力電流Ioutのリップル電流が大きくなる。オフセット電流Ioffは、反転期間Φが長くなるほど大きくなる。 As shown in FIG. 4(d), the output current Iout becomes a predetermined offset current Ioff at the end timing of the output period T2. As the offset current Ioff increases, the ripple current of the output current Iout increases. The offset current Ioff increases as the inversion period Φ lengthens.
制御回路50は、負荷120を制御する負荷制御装置121と通信可能に構成されている。制御回路50は、負荷制御装置121から要求電力Prを受信した場合に、両側PWM制御モードにおいて要求電力Prを負荷120に供給できるように両側PWM制御モード処理を実行する。
The
<両側PWM制御モード処理について>
次に、図5を用いて両側PWM制御モード処理について説明する。
図5に示すように、制御回路50は、ステップS100にて、1次側電圧センサ37から入力電圧Vinを、2次側電圧センサ47から出力電圧Voutを、負荷制御装置121から要求電力Prをそれぞれ取得する。
<Regarding both sides PWM control mode processing>
Next, the double-sided PWM control mode processing will be described with reference to FIG.
As shown in FIG. 5, in step S100, the
その後、制御回路50は、ステップS101に進み、出力電圧Vout及び要求電力Prに基づいて、目標電流Itを導出する。
その後、制御回路50は、ステップS102に進み、出力電流Ioutが目標電流Itとなる反転期間Φ、入力期間T1及び出力期間T2を導出する導出処理を実行する。つまり、制御回路50は、両側PWM制御モードである場合、目標電流Itに基づいて、反転期間Φ及び出力期間T2を導出する。本実施形態では、ステップS102の導出処理を実行する制御回路50が導出部に対応する。導出処理の詳細については後述する。
After that, the
After that, the
その後、制御回路50は、ステップS103に進み、ステップS102で導出された反転期間Φが所定の閾値Φ0より大きいか否かを判定する。判定結果が否定の場合、制御回路50は、ステップS104に進む。一方、判定結果が肯定の場合、制御回路50は、ステップS105に進む。
After that, the
ステップS104において、制御回路50は、ステップS102で導出された反転期間Φを、閾値Φ0に変更する。すなわち、制御回路50は、導出部によって導出された反転期間Φが所定の閾値Φ0未満の場合に、当該反転期間Φを閾値Φ0に変更する。本実施形態では、ステップS104の処理を実行する制御回路50が変更部に対応する。閾値Φ0は、任意に定めることができるが、例えば、上記ソフトスイッチング条件(A)及び(B)を満たす最小の反転期間Φである。
In step S104, the
なお、制御回路50は、ステップS104で反転期間Φの変更が行われた場合、ステップS102で導出された入力期間T1及び出力期間T2を変更後の反転期間Φに対応するものに変更する。
When the inversion period Φ is changed in step S104, the
その後、制御回路50は、ステップS105に進み、ステップS102又はステップS104にて導出された反転期間Φ及び両期間T1,T2に基づいて、各スイッチング素子Q1~Q8のスイッチング態様を決定する。詳細には、制御回路50は、ステップS102又はステップS104にて導出された反転期間Φ及び両期間T1,T2となるように、両フルブリッジ回路30,40間の位相差と、両スイッチング素子Q1~Q4,Q5~Q8のデューティ比とを決定する。制御回路50は、ステップS102にて導出された反転期間Φ及び両期間T1,T2となるように各スイッチングパターンP1~P8の設定期間を決定しているとも言える。
After that, the
その後、制御回路50は、ステップS106に進み、ステップS105で決定されたスイッチング態様で各スイッチング素子Q1~Q8のスイッチング制御を行う。したがって、制御回路50は、ステップS102又はステップS104にて導出された反転期間Φ及び出力期間T2となるように複数の1次側スイッチング素子Q1~Q4及び複数の2次側スイッチング素子Q5~Q8を制御すると言える。
After that, the
<導出処理の詳細について>
以下、図6を用いて、ステップS102における導出処理の詳細について説明する。
図6に示すように、制御回路50は、ステップS110において、入力電圧Vinと出力電圧Voutとに基づき、1次係数Kを決定する。したがって、本実施形態では、ステップS110の処理を実行する制御回路50が決定部に対応する。本実施形態の1次係数Kは、以下の式(4)である。
<Details of derivation processing>
Details of the derivation process in step S102 will be described below with reference to FIG.
As shown in FIG. 6, in step S110, the
その後、制御回路50は、ステップS111に進み、入力電圧Vin、出力電圧Vout、及び目標電流Itに基づき、反転期間Φを導出する。反転期間Φの導出方法は任意であるが、例えば、制御回路50は、式(1)の左辺(出力電流Iout)を目標電流Itと置き換えることで、目標電流Itに対応する反転期間Φを導出してもよい。なお、式(1)の右辺は、式(1)の右辺に式(2)及び式(3)を適用することにより、反転期間Φで表すことができる。
After that, the
その後、制御回路50は、ステップS112に進み、ステップS110にて導出された反転期間Φに基づき、式(3)から出力期間T2を導出する。なお、式(3)の1次係数Kには、ステップS110にて導出されたものが用いられる。
After that, the
その後、制御回路50は、ステップS113に進み、ステップS112にて導出された出力期間T2に基づき、式(2)から入力期間T1を導出する。
このようにして、制御回路50は、導出処理において、反転期間Φ、入力期間T1、及び出力期間T2を導出する。
After that, the
In this manner, the
<第1実施形態の作用及び効果>
次に、第1実施形態の作用及び効果について説明する。
(1-1)電力変換装置10は、1次側巻線22及び2次側巻線23を有するトランス20と、1次側フルブリッジ回路30と、2次側フルブリッジ回路40と、制御回路50と、を備えている。
<Action and effect of the first embodiment>
Next, the operation and effects of the first embodiment will be described.
(1-1) The
1次側フルブリッジ回路30は、1次側巻線22に接続されている。1次側フルブリッジ回路30は、複数の1次側スイッチング素子Q1~Q4を備えている。
2次側フルブリッジ回路40は、2次側巻線23に接続されている。2次側フルブリッジ回路40は、複数の2次側スイッチング素子Q5~Q8を備えている。
The primary side
The secondary side
制御回路50は、各スイッチング素子Q1~Q8を周期的に制御する制御モードとして両側PWM制御モードを備えている。両側PWM制御モードは、1次側巻線22に入力される1次側電圧V1が正、負、又はゼロに切り替わり、且つ、2次側巻線23に入力される2次側電圧V2が正、負、又はゼロに切り替わるモードである。両側PWM制御モードは、1次側電圧V1と2次側電圧V2との極性が反転している反転期間Φと、伝送期間Wとにより構成されている。
The
伝送期間Wは、2次側電圧V2が正又は負である出力期間T2を含む。
制御回路50は、両側PWM制御モードである場合、目標電流Itに基づいて反転期間Φ及び出力期間T2を導出する導出処理を行い、当該導出処理によって導出された反転期間Φ及び出力期間T2となるように各スイッチング素子Q1~Q8を制御するものである。
The transmission period W includes an output period T2 during which the secondary voltage V2 is positive or negative.
In the double-sided PWM control mode, the
そして、制御回路50は、導出処理において、反転期間Φを出力期間T2の1次関数fとみなして、反転期間Φ及び出力期間T2を導出するステップS111及びステップS112の処理を行う。
In the derivation process, the
かかる構成によれば、制御モードとして両側PWM制御モードを採用することにより、入力電圧Vinと出力電圧Voutとが大小関係に関わらず、電圧変換を行うことができる。これにより、入力電圧Vinと出力電圧Voutとの大小関係に応じて異なる制御モードを切り替える必要がないため、入力電圧Vinと出力電圧Voutとの大小関係の変化に伴う制御の複雑さを低減できる。 According to this configuration, voltage conversion can be performed regardless of the magnitude relationship between the input voltage Vin and the output voltage Vout by adopting the double-sided PWM control mode as the control mode. This eliminates the need to switch between different control modes according to the magnitude relationship between the input voltage Vin and the output voltage Vout, thereby reducing the complexity of control associated with changes in the magnitude relationship between the input voltage Vin and the output voltage Vout.
また、目標電流Itに基づいて導出された反転期間Φ及び出力期間T2となるように1次側スイッチング素子Q1~Q4及び2次側スイッチング素子Q5~Q8を制御することにより、目標電流Itを出力することができる。 Further, by controlling the primary side switching elements Q1 to Q4 and the secondary side switching elements Q5 to Q8 so that the inversion period Φ and the output period T2 derived based on the target current It, the target current It is output. can do.
特に、本構成によれば、反転期間Φを出力期間T2の1次関数fとみなすことにより、反転期間Φ及び出力期間T2の導出に係る負担を軽減することができる。これにより、制御の簡素化を図ることができる。 In particular, according to this configuration, by regarding the inversion period Φ as a linear function f of the output period T2, it is possible to reduce the burden of deriving the inversion period Φ and the output period T2. Thereby, simplification of control can be achieved.
(1-2)制御回路50は、導出処理において、入力電圧Vinと出力電圧Voutとに基づいて1次関数fの1次係数Kを決定するステップS110の処理を実行する。
かかる構成によれば、入力電圧Vinと出力電圧Voutとに対応した1次係数Kを用いて、反転期間Φを出力期間T2の1次関数fとみなすことができる。そのため、当該1次係数Kを通じて、反転期間Φを入力電圧Vinと出力電圧Voutに追従させることができる。したがって、入力電圧Vinと出力電圧Voutとが変化する場合であっても、出力電流Ioutを目標電流Itに近づけることができる。
(1-2) In the derivation process, the
According to such a configuration, the inversion period Φ can be regarded as a linear function f of the output period T2 using the linear coefficient K corresponding to the input voltage Vin and the output voltage Vout. Therefore, through the primary coefficient K, the inversion period Φ can follow the input voltage Vin and the output voltage Vout. Therefore, even if the input voltage Vin and the output voltage Vout change, the output current Iout can be brought closer to the target current It.
(1-3)制御回路50は、式(3)に基づいて1次係数Kを決定するステップS110の処理を実行する。
これによれば、入力電圧Vinと出力電圧Voutの大小関係が変化した場合でも、同じ式(3)に基づいて1次係数Kを決定することができる。したがって、入力電圧Vinと出力電圧Voutとの大小関係が変化する場合であっても、同一の関係式に基づく簡易な制御を行うことができる。
(1-3) The
According to this, even when the magnitude relationship between the input voltage Vin and the output voltage Vout changes, the primary coefficient K can be determined based on the same equation (3). Therefore, even when the magnitude relationship between the input voltage Vin and the output voltage Vout changes, simple control based on the same relational expression can be performed.
(1-4)電力変換装置10は、複数の1次側スイッチング素子Q1~Q4及び複数の2次側スイッチング素子Q5~Q8に対して並列に接続された複数のコンデンサC1~C8を備える。
(1-4) The
かかる構成によれば、スイッチングパターンの切り替わりに伴ってコンデンサC1~C8の充放電が行われることにより、各スイッチング素子Q1~Q8がソフトスイッチングを行う際のスイッチング損失を低減することができる。 According to such a configuration, the capacitors C1 to C8 are charged and discharged in accordance with the switching of the switching pattern, thereby reducing the switching loss when the switching elements Q1 to Q8 perform soft switching.
<第2実施形態について>
以下、電力変換装置の第2実施形態について図面を参照しつつ説明する。なお、上述した第1実施形態と同様の構成については、同一の部材番号を用い、説明を省略する。
<Regarding the second embodiment>
A second embodiment of the power converter will be described below with reference to the drawings. In addition, about the structure similar to 1st Embodiment mentioned above, the same member number is used and description is abbreviate|omitted.
第2実施形態は、第1実施形態と、ステップS102における導出処理の具体的態様が異なる。以下、第2実施形態の導出処理について詳細に説明する。
図7に示すように、まず、制御回路50は、ステップS210において、入力電圧Vin及び出力電圧Voutに加え、さらに出力電流Ioutに基づき、1次係数Kを決定する。第2実施形態における1次係数Kは、例えば、修正項gを用いて、式(5)のように表される。
The second embodiment differs from the first embodiment in the specific aspect of the derivation process in step S102. The derivation process of the second embodiment will be described in detail below.
As shown in FIG. 7, first, in step S210, the
その後、制御回路50は、ステップS211に進み、入力電圧Vin、出力電圧Vout、及び目標電流Itに基づき、出力期間T2を導出する。出力期間T2の導出方法は任意であるが、例えば、制御回路50は、式(1)の左辺(出力電流Iout)を目標電流Itと置き換えることで、出力期間T2を導出してもよい。なお、式(1)の右辺は、式(1)の右辺に式(2)及び式(3)を適用することにより、出力期間T2で表すことができる。このとき、1次係数Kとして、ステップS210にて導出されたものが用いられる。
After that, the
その後、制御回路50は、ステップS212に進み、ステップS210にて導出された1次係数Kが正であるか否かを判定する。
ステップS212の判定結果が否定の場合、すなわち、1次係数Kがゼロ以下の場合、制御回路50は、ステップS213に進み、1次係数Kをゼロに変更し、ステップS214に進む。一方、ステップS212の判定結果が肯定の場合、制御回路50はステップS214に進む。
After that, the
If the determination result in step S212 is negative, that is, if the primary coefficient K is less than or equal to zero, the
ステップS214において、制御回路50は、ステップS211で導出された出力期間T2に基づき、式(3)から反転期間Φを導出する。なお、式(3)の1次係数Kは、ステップS213で変更された場合は変更後のものを、そうでない場合にはステップS210で導出したものが用いられる。したがって、ステップS214にて1次係数Kの変更が行われた場合には1次係数Kがゼロとなるため、ステップS213で導出される反転期間Φは、出力期間T2に関わらずゼロとなる。
In step S214, the
ここで、修正項gは、目標電流Itが小さいとき、負となり、目標電流Itの増加によって正となる。したがって、1次係数Kは、目標電流Itが所定の値以下のときにゼロ以下の値となる。1次係数Kがゼロ以下である場合、1次係数KはステップS213においてゼロに変更されるため、導出される反転期間Φは、出力期間T2の値に関わらずゼロとなる。すなわち、ある反転期間Φに対して出力期間T2が一意に定まらないため、出力期間T2の値を出力電流Ioutに応じて任意に選択することができる。なお、導出される反転期間Φがゼロとなった場合、ステップS104において反転期間Φは閾値Φ0に変更される。したがって、目標電流Itが所定の値以下の領域において、制御回路50は、反転期間Φを閾値Φ0に保ったまま出力期間T2を制御する。
Here, the correction term g becomes negative when the target current It is small, and becomes positive as the target current It increases. Therefore, the primary coefficient K becomes zero or less when the target current It is less than or equal to a predetermined value. If the primary coefficient K is less than or equal to zero, the primary coefficient K is changed to zero in step S213, so the derived inversion period Φ is zero regardless of the value of the output period T2. That is, since the output period T2 is not uniquely determined for a given inversion period Φ, the value of the output period T2 can be arbitrarily selected according to the output current Iout. When the derived inversion period Φ becomes zero, the inversion period Φ is changed to the threshold Φ0 in step S104. Therefore, in a region where the target current It is equal to or less than a predetermined value, the
一方、目標電流Itが所定の値より大きいとき、1次係数Kは正となる。この場合、1次係数KはステップS213においてゼロに変更されない。そのため、反転期間Φは、出力期間T2に基づき式(5)から一意に導出することができる。これは、制御回路50が反転期間Φを閾値Φ0に固定した状態で目標電流Itに対応する出力電流Ioutを出力できない場合、制御回路50が反転期間Φを閾値Φ0から変化させることに相当する。したがって、目標電流Itが所定の値より大きい領域において、制御回路50は、反転期間Φ及び出力期間T2を式(5)に基づいて制御する。
On the other hand, when the target current It is greater than the predetermined value, the primary coefficient K is positive. In this case, the primary coefficient K is not changed to zero in step S213. Therefore, the inversion period Φ can be uniquely derived from Equation (5) based on the output period T2. This corresponds to changing the inversion period Φ from the threshold Φ0 when the
その後、制御回路50は、第1実施形態と同様に、ステップS113に進み、ステップS214で導出された反転期間Φに基づき、式(2)から入力期間T1を導出する。
このようにして、制御回路50は、導出処理において、反転期間Φ、入力期間T1、及び出力期間T2を導出する。
After that, the
In this manner, the
<第2実施形態の作用>
次に、第2実施形態の作用について説明する。
図8(a)は、比較例としての第1実施形態における1次側電流IL及び2次側電流ISの波形を示す。図8(b)は、比較例としての第1実施形態における出力電流Ioutの波形を示す。図8(c)は、第2実施形態における1次側電流IL及び2次側電流ISの波形を示す。図8(d)は、第2実施形態における出力電流Ioutの波形を示す。なお、以下の説明では、図8(b)に示す第1実施形態と図8(d)に示す第2実施形態の出力電流Ioutとは、同一の目標電流Itに対応するものとする。
<Action of Second Embodiment>
Next, operation of the second embodiment will be described.
FIG. 8(a) shows waveforms of the primary side current IL and the secondary side current IS in the first embodiment as a comparative example. FIG. 8(b) shows the waveform of the output current Iout in the first embodiment as a comparative example. FIG. 8(c) shows waveforms of the primary side current IL and the secondary side current IS in the second embodiment. FIG. 8(d) shows the waveform of the output current Iout in the second embodiment. In the following description, the output current Iout of the first embodiment shown in FIG. 8(b) and the output current Iout of the second embodiment shown in FIG. 8(d) correspond to the same target current It.
第1実施形態では、1次係数Kは、入力電圧Vin及び出力電圧Voutには依存するが、目標電流Itには依存しない。そのため、目標電流Itの変化によって反転期間Φが短くなると、出力期間T2も連動して短くなる。出力期間T2が短くなることに伴い、出力電流Ioutがゼロとなる期間が長くなる。したがって、目標電流Itが小さい場合には、短い出力期間T2で所望の出力電流Ioutを出力するために、オフセット電流Ioffが大きくなる。 In the first embodiment, the linear coefficient K depends on the input voltage Vin and the output voltage Vout, but does not depend on the target current It. Therefore, when the inversion period Φ is shortened due to a change in the target current It, the output period T2 is also shortened accordingly. As the output period T2 becomes shorter, the period during which the output current Iout becomes zero becomes longer. Therefore, when the target current It is small, the offset current Ioff becomes large in order to output the desired output current Iout in the short output period T2.
一方、第2実施形態では、目標電流Itに依存する修正項gが1次係数Kに加わる。これにより、目標電流Itの変化によって1次係数Kが小さくなると、同一の出力期間T2に対して反転期間Φが短くなる。そのため、所望の出力電流Ioutを出力するために反転期間Φが減少する場合であっても、反転期間Φの減少に伴う出力期間T2の減少が抑制される。 On the other hand, in the second embodiment, a correction term g that depends on the target current It is added to the primary coefficient K. Accordingly, when the primary coefficient K becomes smaller due to a change in the target current It, the inversion period Φ becomes shorter with respect to the same output period T2. Therefore, even if the inversion period Φ is reduced in order to output the desired output current Iout, the reduction in the output period T2 due to the reduction in the inversion period Φ is suppressed.
これにより、図8に示すように、第2実施形態では、第1実施形態の反転期間Φより短い反転期間Φで所望の出力電流Ioutが出力されるため、第1実施形態の場合に比べてオフセット電流Ioffが小さくなる。 Accordingly, as shown in FIG. 8, in the second embodiment, the desired output current Iout is output in the inversion period Φ shorter than the inversion period Φ of the first embodiment. The offset current Ioff becomes smaller.
<第2実施形態の効果>
次に、第2実施形態の効果について説明する。
(2-1)制御回路50は、導出処理において、目標電流Itに基づいて1次関数fの1次係数Kを決定するステップS210の処理を実行する。
<Effects of Second Embodiment>
Next, effects of the second embodiment will be described.
(2-1) In the derivation process, the
かかる構成によれば、入力電圧Vin及び出力電圧Voutに加え、さらに出力電流Ioutに基づいて1次係数Kが決定されるため、出力電流Ioutに応じて適切な1次係数Kを設定することができる。したがって、電力変換効率の向上を図ることができる。 According to this configuration, since the primary coefficient K is determined based on the output current Iout in addition to the input voltage Vin and the output voltage Vout, it is possible to set an appropriate primary coefficient K according to the output current Iout. can. Therefore, it is possible to improve the power conversion efficiency.
(2-2)制御回路50は、ステップS210の処理において、目標電流Itの増加に伴い1次係数Kを増加させる。
かかる構成によれば、目標電流Itが大きくなるに従って、1次係数Kが大きくなる。これにより、反転期間Φが大きくなりやすい。したがって、大きな目標電流Itに対応できる。
(2-2) In the process of step S210, the
According to such a configuration, the primary coefficient K increases as the target current It increases. This tends to increase the inversion period Φ. Therefore, a large target current It can be handled.
一方、目標電流Itが小さくなるに従って、1次係数Kは小さくなる。これにより、反転期間Φが短くなりやすい。そのため、反転期間Φに起因するオフセット電流Ioffが小さくなりやすい。したがって、出力電流Ioutのリップル電流を低減できる。なお、この場合であっても、出力期間T2を制御することにより出力電流Ioutを目標電流Itに近づけることができる。したがって、目標電流Itが小さい状況において、目標電流Itの出力を実現しつつ、反転期間Φに起因する出力電流Ioutのリップル電流を低減できる。 On the other hand, as the target current It becomes smaller, the primary coefficient K becomes smaller. As a result, the inversion period Φ tends to be shortened. Therefore, the offset current Ioff caused by the inversion period Φ tends to be small. Therefore, the ripple current of the output current Iout can be reduced. Even in this case, the output current Iout can be brought closer to the target current It by controlling the output period T2. Therefore, in a situation where the target current It is small, the ripple current of the output current Iout caused by the inversion period Φ can be reduced while realizing the output of the target current It.
<変形例>
第1実施形態及び第2実施形態は、以下のように変更して実施することができる。各実施形態及び以下の変形例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
<Modification>
1st Embodiment and 2nd Embodiment can be changed and implemented as follows. Each embodiment and the following modifications can be implemented in combination with each other within a technically consistent range.
○各実施形態における制御シーケンスはあくまで例示であり、各実施形態のものに限られない。例えば、制御回路50は、目標電流Itを要求電力Prから導出せず、負荷制御装置121から直接目標電流Itを取得してもよい。また、制御回路50の制御シーケンスは、ステップS210とステップS211とを入れ替えたものでもよいし、それぞれを並列に行ってもよい。
○ The control sequence in each embodiment is merely an example, and is not limited to that in each embodiment. For example, the
○制御回路50は、反転期間Φが所定の下限値のときに出力期間T2がゼロとなる定数項を1次関数fに加える定数調整部を備えていてもよい。具体的には、制御回路50は、1次関数fとして、式(3)に代えて、式(6)を用いてもよい。
The
このとき、ステップS103及びステップS104の処理に代えて、1次係数Kとして式(6)を用いることにより、反転期間Φと出力期間T2とを関係づけてもよい。
これにより、ステップS103のような判定を行うことなく、線形な関係に基づいて反転期間Φを閾値Φ0以上に保つことができる。したがって、簡易な制御を実現することができる。
At this time, instead of the processing of steps S103 and S104, the inversion period Φ and the output period T2 may be related by using the equation (6) as the primary coefficient K.
As a result, the reversal period Φ can be maintained at the threshold Φ0 or more based on the linear relationship without performing determination such as step S103. Therefore, simple control can be realized.
○制御回路50は、変更部を備えていなくてもよい。詳細には、両側PWM制御モード処理において、制御回路50は、ステップS103及びステップS104を省略してもよい。
(circle) the
○目標電流Itから反転期間Φを導出する方法は任意である。例えば、制御回路50は、目標電流Itと反転期間Φとが対応付けられた対応テーブルを備えていてもよい。この場合、制御回路50は、上記対応テーブルを参照することで、目標電流Itに対応する反転期間Φを導出してもよい。
Any method can be used to derive the inversion period Φ from the target current It. For example, the
○1次係数Kは、式(4)の形に限られない。例えば、1次係数Kは、入力電圧Vinと出力電圧Voutとの電圧比Vout/Vinの変数で表されていてもよい。
○第2実施形態において、修正項gは、目標電流Itの増加に伴い増加する関数でなくてもよい。例えば、修正項gは、目標電流Itの増加に対して減少する極小値を有する関数であってもよい。
○ The first-order coefficient K is not limited to the form of Equation (4). For example, the primary coefficient K may be represented by a variable of the voltage ratio Vout/Vin between the input voltage Vin and the output voltage Vout.
o In the second embodiment, the correction term g may not be a function that increases as the target current It increases. For example, the correction term g may be a function having a local minimum value that decreases with increasing target current It.
○1次側フルブリッジ回路30及び2次側フルブリッジ回路40は、それぞれコンデンサC1~C8を有していなくてもよい。また、各コンデンサC1~C8の容量は、異なっていてもよい。
○ The primary side
○電力変換装置10は、双方向の電圧変換を行ってもよい。この場合、2次側フルブリッジ回路40に入力される電圧を入力電圧Vin、1次側フルブリッジ回路30から出力される電圧を出力電圧Voutとしてもよい。このとき、例えば、スイッチングパターンP1~P8として、1次側スイッチング素子Q1~Q4と2次側スイッチング素子Q5~Q8とを入れ替えたものを用いればよい。
(circle) the
○負荷120は、蓄電装置に限られず任意であり、例えば目標電圧で駆動する駆動装置でもよい。この場合、負荷制御装置121は、要求電流と要求電圧とを制御回路50に送信する。制御回路50は、出力電圧Voutが要求電圧となり且つ出力電流Ioutが要求電流となる範囲内でソフトスイッチング条件を満たすように各スイッチング素子Q1~Q8を制御するとよい。
○ The
<付記>
上記各実施形態及び別例から把握できる技術的思想について説明する。
(付記1)複数の1次側スイッチング素子に対して並列接続されている複数の1次側コンデンサと、複数の2次側スイッチング素子に対して並列に接続されている複数の2次側コンデンサと、を備え、制御回路は、導出部によって導出された反転期間が所定の閾値未満の場合に、当該反転期間を閾値に変更する変更部を備えるとよい。
<Appendix>
Technical ideas that can be grasped from the above embodiments and other examples will be described.
(Appendix 1) A plurality of primary-side capacitors connected in parallel to a plurality of primary-side switching elements, and a plurality of secondary-side capacitors connected in parallel to a plurality of secondary-side switching elements. , and the control circuit preferably includes a changing unit that changes the inversion period derived by the derivation unit to a threshold value when the inversion period is less than a predetermined threshold value.
これによれば、反転期間が閾値未満の場合に当該反転期間を当該閾値に変更することで、反転期間を閾値以上に保つことができる。これにより、反転期間内に両巻線に流れる電流の極性を反転させることができるため、例えば目標電流が小さい状況下のような反転期間が閾値未満となるような状況下であってもソフトスイッチングを行うことができる。 According to this, by changing the inversion period to the threshold when the inversion period is less than the threshold, the inversion period can be maintained at the threshold or more. As a result, the polarities of the currents flowing through both windings can be reversed within the reversal period, so even under conditions where the reversal period is less than the threshold, such as when the target current is small, soft switching can be achieved. It can be performed.
(付記2)複数の1次側スイッチング素子に対して並列接続されている複数の1次側コンデンサと、複数の2次側スイッチング素子に対して並列に接続されている複数の2次側コンデンサと、を備え、決定部は、反転期間が所定の下限値のときに出力期間がゼロとなる定数項を1次関数に加える定数調整部を備えるとよい。 (Appendix 2) A plurality of primary-side capacitors connected in parallel to a plurality of primary-side switching elements, and a plurality of secondary-side capacitors connected in parallel to a plurality of secondary-side switching elements. , and the determination unit preferably includes a constant adjustment unit that adds a constant term that makes the output period zero when the inversion period is at a predetermined lower limit value to the linear function.
これによれば、反転期間が閾値未満の場合に当該反転期間を当該閾値に変更することで、反転期間を閾値以上に保つことができる。これにより、反転期間内に両巻線に流れる電流の極性を反転させることができるため、例えば目標電流が小さい状況下のような反転期間が閾値未満となるような状況下であってもソフトスイッチングを行うことができる。 According to this, by changing the inversion period to the threshold when the inversion period is less than the threshold, the inversion period can be maintained at the threshold or more. As a result, the polarities of the currents flowing through both windings can be reversed within the reversal period, so even under conditions where the reversal period is less than the threshold, such as when the target current is small, soft switching can be achieved. It can be performed.
10…電力変換装置、20…トランス、22…1次側巻線、23…2次側巻線、30…1次側フルブリッジ回路、40…2次側フルブリッジ回路、50…制御回路、f…1次関数、IL…1次側電流、Iout…出力電流、It…目標電流、K…1次係数、Q1~Q4…1次側スイッチング素子、Q5~Q8…2次側スイッチング素子、T2…出力期間、V1…1次側電圧、V2…2次側電圧、Vin…入力電圧、Vout…出力電圧、W…伝送期間、Φ…反転期間、Φ0…閾値。
DESCRIPTION OF
Claims (5)
前記1次側巻線に接続された回路であって、複数の1次側スイッチング素子を有する1次側フルブリッジ回路と、
前記2次側巻線に接続された回路であって、複数の2次側スイッチング素子を有する2次側フルブリッジ回路と、
前記複数の1次側スイッチング素子及び前記複数の2次側スイッチング素子を制御することにより、前記1次側フルブリッジ回路に入力される入力電圧を前記2次側フルブリッジ回路から出力される出力電圧に変換する制御回路と、を備え、
前記制御回路は、
前記複数の1次側スイッチング素子及び前記複数の2次側スイッチング素子を周期的に制御する制御モードとして、前記1次側巻線に入力される1次側電圧が正、負又はゼロに切り替わり、且つ、前記2次側巻線に入力される2次側電圧が正、負、又はゼロに切り替わる両側PWM制御モードを備え、
前記両側PWM制御モードは、前記1次側電圧と前記2次側電圧との極性が反転している反転期間と、伝送期間とにより構成され、
前記伝送期間は、前記2次側電圧が正又は負である出力期間を含み、
前記制御回路は、前記両側PWM制御モードである場合、
目標電流に基づいて前記反転期間及び前記出力期間を導出する導出部を備え、
当該導出部によって導出された前記反転期間及び前記出力期間となるように前記複数の1次側スイッチング素子及び前記複数の2次側スイッチング素子を制御するものであり、
前記導出部は、前記反転期間を前記出力期間の1次関数とみなして、前記反転期間及び前記伝送期間を導出する、電力変換装置。 a transformer having a primary winding and a secondary winding;
a primary side full bridge circuit connected to the primary side winding and having a plurality of primary side switching elements;
a secondary side full bridge circuit connected to the secondary side winding and having a plurality of secondary side switching elements;
By controlling the plurality of primary side switching elements and the plurality of secondary side switching elements, an input voltage input to the primary side full bridge circuit is an output voltage output from the secondary side full bridge circuit. a control circuit that converts to
The control circuit is
As a control mode for periodically controlling the plurality of primary side switching elements and the plurality of secondary side switching elements, the primary side voltage input to the primary side winding is switched to positive, negative or zero, and a double-sided PWM control mode in which the secondary voltage input to the secondary winding is switched to positive, negative, or zero,
The double-sided PWM control mode is composed of an inversion period in which the polarities of the primary side voltage and the secondary side voltage are inverted, and a transmission period,
the transmission period includes an output period in which the secondary voltage is positive or negative;
When the control circuit is in the double-sided PWM control mode,
A derivation unit that derives the inversion period and the output period based on the target current,
controlling the plurality of primary side switching elements and the plurality of secondary side switching elements so as to achieve the inversion period and the output period derived by the deriving unit;
The power conversion device, wherein the derivation unit derives the inversion period and the transmission period by regarding the inversion period as a linear function of the output period.
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