JP2022106333A - 光検出装置および電子機器 - Google Patents

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Kazuyoshi Yamashita
一宏 五井
Kazuhiro Goi
晋一郎 納土
Shinichiro Noudo
知洋 山崎
Tomohiro Yamazaki
淳 戸田
Atsushi Toda
隆行 小笠原
Takayuki Ogasawara
晃次 宮田
Koji Miyata
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Abstract

【課題】特定画素の高感度化を実現できるようにする。【解決手段】光検出装置は、フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素とを含む複数の画素が規則的に配列された画素アレイ部を備え、第１の画素内の画素トランジスタは、第１の画素と第２の画素とで共有される。本技術は、例えば、イメージセンサ等に適用できる。【選択図】図３

Description

本技術は、光検出装置および電子機器に関し、特に、特定画素の高感度化を実現できるようにした光検出装置および電子機器に関する。
CMOSイメージセンサの感度を向上させる様々な構造が提案されている。例えば、特許文献１には、R(Red)画素、G(Green) 画素、B(Blue)画素のなかのいずれかの画素のフォトダイオードサイズを他の画素より大きくすることにより、特定画素の感度を向上させる技術が開示されている。
米国特許出願公開第２０１２／００１３７７７号明細書
しかしながら、特許文献１には、実際にイメージセンサを製造する場合に必要となる画素トランジスタの配置などについては開示されていない。実際に製造する際、全画素でフォトダイオードサイズが同じサイズの場合と同様に画素トランジスタ等の素子を配置すると、飽和信号量や感度が低下する画素が発生し得るため、何らかの工夫が必要と考えられる。
本技術は、このような状況に鑑みてなされたものであり、特定画素の高感度化を実現できるようにするものである。
本技術の第１の側面の光検出装置は、フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素とを含む複数の画素が規則的に配列された画素アレイ部を備え、前記第１の画素内の画素トランジスタは、前記第１の画素と前記第２の画素とで共有される。
本技術の第２の側面の電子機器は、フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素とを含む複数の画素が規則的に配列された画素アレイ部を備え、前記第１の画素内の画素トランジスタは、前記第１の画素と前記第２の画素とで共有される光検出装置を備える。
本技術の第１および第２の側面においては、フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素とを含む複数の画素が規則的に配列された画素アレイ部が設けられ、前記第１の画素内の画素トランジスタが、前記第１の画素と前記第２の画素とで共有される。
光検出装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本技術を適用した固体撮像装置の概略構成を示す図である。 ２画素共有の画素ユニットの回路構成例を示す図である。 ２画素共有の画素ユニットの第１の回路配置例を示す平面図である。 ２画素共有の画素ユニットの第２の回路配置例を示す平面図である。 第２の回路配置例の変形例を示す平面図である。 ４画素共有の画素ユニットの回路構成例を示す図である。 ４画素共有の画素ユニットの第１の回路配置例を示す平面図である。 ４画素共有の画素ユニットの第２の回路配置例を示す平面図である。 カラーフィルタ層の構成例を示す平面図である。 カラーフィルタ層とオンチップレンズの変形サイズ配置例を示す図である。 平面形状を長方形とした場合のカラーフィルタ層の構成例を示す平面図である。 RGBWフィルタの配置例を示す平面図である。 図１０のカラーフィルタ層およびオンチップレンズを２ｘ２の４画素単位で配列した例を示す平面図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 イメージセンサの使用例を説明する図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．２画素共有の画素ユニットの回路構成例
３．２画素共有の画素ユニットの第１の回路配置例
４．２画素共有の画素ユニットの第２の回路配置例
５．４画素共有の画素ユニットの回路構成例
６．４画素共有の画素ユニットの第１の回路配置例
７．４画素共有の画素ユニットの第２の回路配置例
８．カラーフィルタ層の配置例
９．カラーフィルタ層とオンチップレンズの変形サイズ配置例
１０．サイズの異なるPDとの組合せ
１１．電子機器への適用例
なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．固体撮像装置の概略構成例＞
図１は、本技術を適用した固体撮像装置の概略構成を示している。
図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１２に、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
画素アレイ部３に配列された各画素２は、光電変換素子としてフォトダイオード（以下、PDと称する。)を備え、PDで生成された信号電荷を読み出す読み出し回路を複数画素で共有する共有画素構造とされている。各画素２の詳細は、図２以降を参照して後述するが、複数画素で共有される回路は、例えば、FD(フローティングディフージョン)、増幅トランジスタ、リセットトランジスタ、および、選択トランジスタで構成される。
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、所定の画素駆動配線１０を選択し、選択された画素駆動配線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給させる。
カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
以上のように構成される固体撮像装置１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
固体撮像装置１は、画素トランジスタが形成される半導体基板１２のおもて面側と反対側の裏面側から光が入射される裏面照射型のMOS型固体撮像装置とすることができるが、表面照射型であってもよい。
＜２．２画素共有の画素ユニットの回路構成例＞
画素アレイ部３において規則的に配列された各画素２は、PDで生成された信号電荷を読み出す読み出し回路の少なくとも一部を複数画素で共有する共有画素構造とされている。
初めに、読み出し回路の少なくとも一部が２画素で共有される場合について説明する。
図２は、２画素で読み出し回路を共有する場合の共有単位である画素ユニットの回路構成例を示している。
図２の画素ユニット３１は、PD４０Aおよび４０B、転送トランジスタ４１Aおよび４１B、FD４２、切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLを有する。転送トランジスタ４１Aおよび４１B、切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、並びに、選択トランジスタ４６の各画素トランジスタは、いずれも、N型のMOSトランジスタで構成される。
図２の２画素を共有単位とする画素ユニット３１は、PD４０と転送トランジスタ４１のみを画素ごとに個別に保有し、FD４２、切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLを２画素で共有している。画素ユニット３１を構成する２画素を、画素２Aおよび画素２Bと区別すると、画素２AがPD４０Aと転送トランジスタ４１Aを有し、画素２BがPD４０Bと転送トランジスタ４１Bを有する。共有されるFD４２、切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLは、読み出し回路を構成する。
PD４０は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。PD４０は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ４１を介して、FD４２に接続されている。
転送トランジスタ４１は、転送信号TGによりオンされたとき、PD４０で生成された電荷を読み出し、FD４２に転送する。画素２AのPD４０Aは、転送トランジスタ４１Aを制御する転送信号TG Aによりオンされたとき、PD４０Aで生成された電荷を読み出し、FD４２に転送する。画素２BのPD４０Bは、転送トランジスタ４１Bを制御する転送信号TG Bによりオンされたとき、PD４０Bで生成された電荷を読み出し、FD４２に転送する。
FD４２は、PD４０Aまたは４０Bの少なくとも１つから読み出された電荷を保持する。
切替トランジスタ４３は、容量切替信号FDGにしたがい、FD４２と付加容量FDLとの接続を切り替え、変換効率を切り替える。具体的には、垂直駆動回路４は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ４３をオンさせ、FD４２と付加容量FDLを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。一方、入射光の光量が少ない低照度のときには、垂直駆動回路４は、切替トランジスタ４３をオフして、付加容量FDLをFD４２から切り離す。これにより、変換効率を上げることができる。なお、切替トランジスタ４３および付加容量FDLは省略してもよい。
リセットトランジスタ４４は、リセット信号RSTによりオンされたとき、FD４２に蓄積されている電荷がドレイン（定電圧源VDD）に排出されることで、FD４２の電位をリセットする。なお、リセットトランジスタ４４がオンされるとき、切替トランジスタ４３も同時にオンすることで、付加容量FDLもリセットすることができる。
増幅トランジスタ４５は、FD４２の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ４５は、垂直信号線９を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、FD４２に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ４５から選択トランジスタ４６を介してカラム信号処理回路５（図１）に出力される。
選択トランジスタ４６は、選択信号SELにより画素ユニット３１が選択されたときオンされ、画素ユニット３１で生成された画素信号を、垂直信号線９を介してカラム信号処理回路５に出力する。転送信号TG、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図１の画素駆動配線１０に対応する。
画素ユニット３１において、垂直駆動回路４が、画素２Aおよび画素２Bの転送トランジスタ４１Aおよび４１Bを時分割で別々にオンさせ、PD４０AおよびPD４０Bそれぞれに蓄積された電荷を順次FD４２に転送した場合には、画素単位の画素信号がカラム信号処理回路５に出力される。
一方、垂直駆動回路４が、画素２Aおよび画素２Bの転送トランジスタ４１Aおよび４１Bを同時にオンさせ、PD４０AおよびPD４０Bそれぞれに蓄積された電荷をFD４２に同時転送した場合には、FD４２は加算部として機能し、画素ユニット３１内の２画素の画素信号を加算した加算信号がカラム信号処理回路５に出力される。
従って、画素ユニット３１内の複数の画素２は、垂直駆動回路４からの駆動信号に応じて、１画素単位で画素信号を出力することもできるし、画素ユニット３１内の複数の画素２の画素信号を同時出力することもできる。
＜３．２画素共有の画素ユニットの第１の回路配置例＞
図３は、２画素共有の画素ユニット３１の第１の回路配置例を示す平面図である。
図３のAは、第１の回路配置例における１つの画素ユニット３１の平面図である。
画素ユニット３１は、縦方向に並んで配置された画素２Aおよび画素２Bにより構成される。ここで、縦方向は、画素アレイ部３内の垂直信号線９と平行な方向とし、横方向は、画素駆動配線１０と平行な方向とする。
画素２Aの画素領域内には、PD４０Aと転送トランジスタ４１Aが形成され、画素２Bの画素領域内には、PD４０Bと転送トランジスタ４１Bが形成されている。矩形の破線で示される画素２Aと画素２Bの画素領域は、同一サイズとされている。また、画素２Aと画素２Bの画素領域の境界部であり、かつ、転送トランジスタ４１Aと転送トランジスタ４１Bとの間に、FD４２が形成されている。
画素２AのPD４０Aのフォトダイオードサイズは、画素２BのPD４０Bのフォトダイオードサイズよりも大きく形成されている。フォトダイオードサイズが画素２Aよりも小さく形成された画素２Bの画素領域には、画素トランジスタ領域５１１ないし５１３が形成されている。上述した切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLは、この画素トランジスタ領域５１１ないし５１３に分散して配置される。
画素トランジスタ領域５１１ないし５１３と、PD４０Bとの間には、素子分離部５２が形成されている。素子分離部５２は、例えば、STI(shallow trench isolation)やP型の不純物領域で形成することができる。画素トランジスタ領域５１１ないし５１３を画素２Bの１つの画素領域に集中配置することにより、素子分離部５２の面積も小さくすることができ、素子分離部５２の形成による結晶欠陥から発生する暗電流を抑制することができる。
また、画素２Bの画素領域の所定の箇所には、各画素トランジスタが形成される半導体基板（Pウェル）１２に所定の電圧（例えばGND）を印加するウェルコンタクト部５３が配置されている。図３のAでは、画素２Bの矩形の画素領域の四隅の角部の１つであって、画素領域の内側方向が画素トランジスタ領域５１１および５１２で囲まれた場所に配置されている。ウェルコンタクト部５３は、低抵抗とするため高濃度のP型不純物領域で形成されるが、結晶欠陥による暗電流の発生が懸念される。このように、ウェルコンタクト部５３の周辺を画素トランジスタ領域５１とし、ウェルコンタクト部５３とPD４０Bが隣接しないように配置することで、PD４０Bに対する暗電流の影響を抑制することができる。ただし、ウェルコンタクト部５３は、例えば、画素２Aと画素２Bの画素領域の境界部に配置したり、画素２Aの画素領域内に配置してもよい。
図３のBは、図３のAに示した画素ユニット３１が規則的に複数配列された画素アレイ部３内の平面図である。なお、図３のBでは、画素２Aと画素２B以外の符号は省略されている。
図３の画素ユニット３１の第１の回路配置例によれば、大きいフォトダイオードサイズのPD４０Aを有する画素２Aと、それよりも小さいフォトダイオードサイズのPD４０Bを有する画素２Bとが縦方向に隣接して配置される。画素２Aと画素２Bとで共有される全ての画素トランジスタは、小さいフォトダイオードサイズのPD４０Bを有する画素２Bの画素トランジスタ領域５１１ないし５１３に分散して配置される。これにより、画素２AのPD４０Aのフォトダイオードサイズをできるだけ大きくすることができ、PD４０Aを高感度化することができる。言い換えれば、画素２Aの画素信号のSN比を向上させることができる。また、PD４０Aの飽和信号量が増えることにより、ダイナミックレンジを向上させることができる。
なお、図３で示した第１の回路配置例では、画素ユニット３１を構成する画素２Aと画素２Bを縦方向に隣接して配置した構成としたが、横方向に隣接して配置した構成としてもよい。
＜４．２画素共有の画素ユニットの第２の回路配置例＞
図４は、２画素共有の画素ユニット３１の第２の回路配置例を示す平面図である。
図４において、第１の回路配置例として示した図３と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図４のAは、第２の回路配置例における１つの画素ユニット３１の平面図である。
図３に示した第１の回路配置例では、画素２Aと画素２Bの画素領域の境界部に１つのFD４２が形成され、その１つのFD４２を挟むように転送トランジスタ４１Aと転送トランジスタ４１Bが形成されていた。
これに対して、図４のAの第２の回路配置例では、画素２Aと画素２Bの画素領域のそれぞれにFD４２が設けられている。画素２Aに設けられたFD４２がFD４２Aとされ、画素２Bに設けられたFD４２がFD４２Bとされている。FD４２AとFD４２Bは、半導体基板１２の上部の配線層内のメタル配線５４により電気的に接続されている。画素２AのFD４２Aと画素２BのFD４２Bは、同一画素領域内のPD４０に対して、図中、右上の角部となる同じ位置に配置されており、矩形のPD４０の四隅の一つの角部であって、FD４２が配置された角部に対応する位置に、転送トランジスタ４１Aまたは４１Bが形成されている。
また、図３のAに示した第１の回路配置例では、共有される画素トランジスタが配置される画素トランジスタ領域５１１ないし５１３が、小さいフォトダイオードサイズのPD４０Bを有する画素２Bの画素領域内に形成されていた。
これに対して、図４のAの第２の回路配置例では、画素トランジスタ領域５１１および５１２は、小さいフォトダイオードサイズのPD４０Bを有する画素２Bの画素領域内に形成されているが、画素トランジスタ領域５１３は、大きいフォトダイオードサイズのPD４０Aを有する画素２Aの画素領域内に形成されている。このように、画素トランジスタの少なくとも１つは、大きいフォトダイオードサイズのPD４０Aを有する画素２Aの画素領域内に配置してもよい。
また、素子分離部５２については、画素トランジスタ領域５１１ないし５１３の形成位置に対応して、素子分離部５２１ないし５２３の３つに分けて配置されている。素子分離部５２１は、PD４０Bとの画素トランジスタ領域５１１とを分離する。素子分離部５２２は、PD４０Bとの画素トランジスタ領域５１２とを分離する。素子分離部５２３は、PD４０Aとの画素トランジスタ領域５１３とを分離する。
図４のBは、図４に示したAの画素ユニット３１が規則的に複数配列された画素アレイ部３内の平面図である。なお、図４のBにおいても、画素２Aと画素２B以外の符号は省略されている。
図４の画素ユニット３１の第２の回路配置例によれば、大きいフォトダイオードサイズのPD４０Aを有する画素２Aと、それよりも小さいフォトダイオードサイズのPD４０Bを有する画素２Bとが縦方向に隣接して配置される。画素２Aと画素２Bとで共有される画素トランジスタは、小さいフォトダイオードサイズのPD４０Bを有する画素２Bの画素トランジスタ領域５１１および５１２と、大きいフォトダイオードサイズのPD４０Aを有する画素２Aの画素トランジスタ領域５１３とに分散して配置される。これにより、画素２AのPD４０Aのフォトダイオードサイズをできるだけ大きくすることができ、PD４０Aを高感度化することができる。言い換えれば、画素２Aの画素信号のSN比を向上させることができる。また、PD４０Aの飽和信号量が増えることにより、ダイナミックレンジを向上させることができる。
また、第１の回路配置例と同様に、素子分離部５２（５２１ないし５２３）の集中配置、および、素子分離部５２によるウェルコンタクト部５３の隔離により、暗電流を抑制することができる。
第２の回路配置例においても、画素ユニット３１を構成する画素２Aと画素２Bを横方向に隣接して配置した構成としてもよい点は、第１の回路配置例と同様である。
＜第２の回路配置例の変形例＞
図５のAないしCは、画素ユニット３１の第２の回路配置例の変形例を示す平面図である。
図５のAに示される第1変形例は、図４のAにおいて２つに分かれて形成されていた画素トランジスタ領域５１１および５１３が、１つの画素トランジスタ領域５１４に変更されている点が異なり、その他の点は第２の回路配置例と共通する。
図５のBに示される第２変形例は、図５のAの第１変形例のウェルコンタクト部５３と画素トランジスタ領域５１２の配置を入れ替えた点が異なり、その他の点は第1変形例と共通する。
第２変形例では、画素トランジスタ領域５１２と５１４との間にウェルコンタクト部５３がなく、画素トランジスタ領域５１２と５１４が隣接するため、画素トランジスタ領域５１２と５１４のそれぞれに形成される画素トランジスタのソースまたはドレイン間を繋ぐ配線を減らすことができる。これにより、配線間のカップリングを減らし、ノイズを低減することができる。ノイズ低減により画素信号のSN比を向上させることができる。また、配線本数が減ることにより、配線のオープンまたはショート等の不良も減らすことができ、歩留まりを向上させることができる。画素トランジスタ領域５１２と５１４とを接続し、一続きの領域で形成してもよい。
図５のCに示される第３変形例は、図５のAの第１変形例と比較して、転送トランジスタ４１Aおよび４１BとFD４２の配置が異なり、その他の点は共通する。第１変形例では、画素２Aと画素２BのそれぞれにFD４２（FD４２A，FD４２B）が設けられ、２つのFD４２がメタル配線５４により電気的に接続されていた。第３変形例では、第１の回路配置例と同様に、画素２Aと画素２Bの画素領域の境界部に１つのFD４２が形成され、その１つのFD４２を挟むように転送トランジスタ４１Aと転送トランジスタ４１Bが形成されている。
画素２Aと画素２BのそれぞれにFD４２を設け、２つのFD４２をメタル配線５４により接続する構造と、画素境界に１つのFD４２を配置し、そのFD４２を挟むように転送トランジスタ４１Aと４１Bを配置する構造では、FD４２を１つとする方が、メタル配線５４が不要となるので、配線間のカップリングを減らし、ノイズを低減することができる。これにより、画素信号のSN比を向上させることができる。
図示は省略するが、第１変形例ないし第３変形例の一部どうしを任意に組み合わせた構成も可能である。例えば、図５のCの第３変形例の転送トランジスタ４１Aおよび４１BとFD４２の配置と、図５のBの第２変形例の画素トランジスタ領域５１２とウェルコンタクト部５３の配置とを組み合わせた構成を採用することができる。
上述した画素トランジスタ領域５１１ないし５１４やウェルコンタクト部５３の配置は、上述した例に限定されず、左右対称や上下対称に任意に入れ替えた配置も可能であることは言うまでもない。
＜５．４画素共有の画素ユニットの回路構成例＞
次に、読み出し回路の少なくとも一部が４画素で共有される場合について説明する。
なお、以下で説明する４画素で共有する構成の図面においても、上述した２画素で共有する画素ユニットと対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図６は、４画素で読み出し回路を共有する場合の共有単位である画素ユニットの回路構成例を示している。
図６の画素ユニット８１は、PD４０Aないし４０D、転送トランジスタ４１Aないし４１D、FD４２、切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLを有する。
図６の４画素を共有単位とする画素ユニット８１は、PD４０と転送トランジスタ４１のみを画素ごとに個別に保有し、FD４２、切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLを４画素で共有している。画素ユニット８１を構成する４画素を、画素２A、２B、２C、および２Dと区別すると、画素２AがPD４０Aと転送トランジスタ４１Aを有し、画素２BがPD４０Bと転送トランジスタ４１Bを有する。画素２CがPD４０Cと転送トランジスタ４１Cを有し、画素２DがPD４０Dと転送トランジスタ４１Dを有する。
図６の画素ユニット８１のその他の構成および動作は、図３で説明した２画素共有の場合と同様である。
垂直駆動回路４が、画素２Aないし２Dの転送トランジスタ４１Aないし４１Dを別々にオンさせ、PD４０AないしPD４０Dそれぞれに蓄積された電荷を順次FD４２に転送した場合には、画素単位の画素信号がカラム信号処理回路５に出力される。
一方、垂直駆動回路４が、画素２Aないし２Dの転送トランジスタ４１Aないし４１Dを同時にオンさせ、PD４０AないしPD４０Dそれぞれに蓄積された電荷をFD４２に同時転送した場合には、FD４２は加算部として機能し、画素ユニット８１内の４画素の画素信号を加算した加算信号がカラム信号処理回路５に出力される。
従って、画素ユニット８１内の複数の画素２は、垂直駆動回路４からの駆動信号に応じて、１画素単位で画素信号を出力することもできるし、画素ユニット８１内の複数の画素２の画素信号を同時出力することもできる。
＜６．４画素共有の画素ユニットの第１の回路配置例＞
図７は、４画素共有の画素ユニット８１の第１の回路配置例を示す平面図である。
図７のAは、第１の回路配置例における１つの画素ユニット８１の平面図である。
画素ユニット８１は、画素２Aないし２Dを、２ｘ２の４画素領域に配置して構成される。具体的には、２ｘ２の左上の画素領域に画素２Aが配置され、左下の画素領域に画素２Bが配置され、右下の画素領域に画素２Cが配置され、右上の画素領域に画素２Dが配置されている。矩形の破線で示される各画素２の画素領域は、同一サイズである。
画素ユニット８１の中心部であって、２ｘ２の４画素領域の境界部に、FD４２が形成されている。画素２Aないし２Dの転送トランジスタ４１Aないし４１Dは、それぞれの画素領域内のFD４２近傍に形成されている。
画素２Aないし２Dの各PD４０のフォトダイオードサイズは、PD４０AないしPD４０Cが同一サイズで、PD４０Dのフォトダイオードサイズが、PD４０AないしPD４０Cよりも小さく形成されている（PD４０A＝PD４０B＝PD４０C ＞ PD４０D）。フォトダイオードサイズが他の３画素よりも小さく形成された画素２Dの画素領域には、画素トランジスタ領域６１１および６１２が形成されている。４画素で共有される切替トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、選択トランジスタ４６、並びに、付加容量FDLは、この画素トランジスタ領域６１１および６１２に分散して配置される。
画素トランジスタ領域６１１および６１２と、PD４０Dとの間には、素子分離部６２が形成されている。素子分離部６２は、例えば、STIやP型の不純物領域で形成することができる。画素トランジスタ領域６１１および６１２を画素２Dの１つの画素領域に集中配置することにより、素子分離部６２の面積も小さくすることができ、素子分離部６２の形成による結晶欠陥から発生する暗電流を抑制することができる。
また、画素２Dの画素領域の所定の箇所には、ウェルコンタクト部５３が配置されている。図７のAでは、画素Dの矩形の画素領域の四隅の角部の１つであって、画素領域の内側方向が画素トランジスタ領域６１１および６１２で囲まれた場所に配置されている。このように、ウェルコンタクト部５３の周辺を画素トランジスタ領域６１とし、ウェルコンタクト部５３とPD４０Dが隣接しないように配置することで、PD４０Dに対する暗電流の影響を抑制することができる。ただし、ウェルコンタクト部５３は、例えば、画素２Aないし２Dの画素領域の境界部に配置したり、画素２Aないし２Cの画素領域内に配置してもよい。
図７のBは、図７のAに示した画素ユニット８１が規則的に複数配列された画素アレイ部３内の平面図である。なお、図７のBでは、画素２Aないし２D以外の符号は省略されている。
図７の画素ユニット８１の第１の回路配置例によれば、同一のフォトダイオードサイズのPD４０AないしPD４０Cを有する画素２Aないし２Cと、それよりも小さいフォトダイオードサイズのPD４０Dを有する画素２Dとが２ｘ２の４画素領域に配置される。画素２Aないし２Dで共有される全ての画素トランジスタは、小さいフォトダイオードサイズのPD４０Dを有する画素２Dの画素トランジスタ領域６１１および６１２に分散して配置される。これにより、画素２Aないし２CのPD４０AないしPD４０Cのフォトダイオードサイズをできるだけ大きくすることができ、PD４０AないしPD４０Cを高感度化することができる。言い換えれば、画素２Aないし２Cの画素信号のSN比を向上させることができる。また、PD４０AないしPD４０Cの飽和信号量が増えることにより、ダイナミックレンジを向上させることができる。
＜７．４画素共有の画素ユニットの第２の回路配置例＞
図８は、４画素共有の画素ユニット８１の第２の回路配置例を示す平面図である。
図８において、第１の回路配置例として示した図７と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図８のAに示される第２の回路配置例は、画素２Aないし２DのPD４０AないしPD４０Dそれぞれのフォトダイオードサイズの大小関係が、図７に示した第１の回路配置例と異なる。具体的には、第１の回路配置例では、PD４０AないしPD４０Cが同一のフォトダイオードサイズで形成され、PD４０Dのフォトダイオードサイズが、PD４０AないしPD４０Cよりも小さく形成されていた（PD４０A＝PD４０B＝PD４０C ＞ PD４０D）。
これに対して、第２の回路配置例では、PD４０Bのフォトダイオードサイズが最も大きく、次に、PD４０AとPD４０Cが同一のフォトダイオードサイズで大きく、PD４０Dのフォトダイオードサイズが最も小さく形成されている。
また、フォトダイオードサイズが最も大きいPD４０Bと、２番目に大きいPD４０AおよびPD４０Cとは、２ｘ２の４画素領域を縦方向および横方向に等分割した画素領域からはみ出し、隣の画素領域にも形成されている。画素２BのPD４０Bは、画素２A、２C、および２Dの画素領域へはみ出して形成されている。画素２AのPD４０Aは、画素２Dの画素領域へはみ出して形成されている。画素２CのPD４０Cは、画素２Dの画素領域へはみ出して形成されている。
FD４２とその近傍に形成される転送トランジスタ４１Aないし４１Dの配置も、PD４０AないしPD４０Cの配置のずれに応じて、画素ユニット８１の中心部から画素２Dの画素領域内へずれて配置されている。
画素トランジスタ領域６１１および６１２と素子分離部６２の配置関係は、図７に示した第１の回路配置例と同様である。画素トランジスタ領域６１１および６１２と素子分離部６２の形成位置やサイズの変更はあってもよい。
図８のBは、図８のAに示した画素ユニット８１が規則的に複数配列された画素アレイ部３内の平面図である。なお、図８のBでは、画素２Aないし２D以外の符号は省略されている。
図８に示した第２の回路配置例のように、画素２Aないし２DそれぞれのPD４０AないしPD４０Dが、等分割した画素領域からはみ出すように形成されてもよい。図８の画素ユニット８１第２の回路配置例における作用効果は、上述した第１の回路配置例における作用効果と同様である。
図７の第１の回路配置例は、フォトダイオードサイズの種類を２種類とした例であり、図８の第２の回路配置例は、フォトダイオードサイズの種類を３種類とした例である。その他、画素２Aないし２DそれぞれのPD４０AないしPD４０Dのフォトダイオードサイズを異ならせ、フォトダイオードサイズの種類を４種類としてもよい。
また、上述した画素ユニット３１は、２画素で読み出し回路を共有する構成であり、上述した画素ユニット８１は、４画素で読み出し回路を共有する構成である。２画素または４画素以外の複数画素で読み出し回路を共有する画素ユニットとしてもよい。例えば、８画素で読み出し回路を共有する構成としてもよい。
上述した画素ユニット８１では、２ｘ２の４画素のうち、画素トランジスタ領域５１１ないし５１４やウェルコンタクト部５３を右上の画素２に配置したが、これらを配置する画素２は、右上の画素２に限らず、他の画素２に配置してもよい。
＜８．カラーフィルタ層の配置例＞
図９は、PD４０が形成された半導体基板１２の光入射面側（例えば、裏面）に形成されるカラーフィルタ層の構成例を示す平面図である。
カラーフィルタ層１０１は、例えば、図９のAに示されるように、等間隔に分割された画素領域に対して、R(Red)の波長を透過させるRフィルタ１１１R、G(Green)の波長を透過させるGフィルタ１１１G、B(Blue)の波長を透過させるBフィルタ１１１Bを、ベイヤ配列等の所定の配列で画素毎に配置した構成とすることができる。Rフィルタ１１１R、Gフィルタ１１１G、および、Bフィルタ１１１Bの平面サイズは同一で、平面形状は正方形である。
あるいはまた、図９のBに示されるように、Rフィルタ１１１R、Gフィルタ１１１G、および、Bフィルタ１１１Bに、Wフィルタ１１１Wを加えた４種類のフィルタを、２ｘ２の４画素単位で規則的に配置した構成とすることができる。Wフィルタ１１１Wは、R(Red)、G(Green)、およびB(Blue)と、IR（赤外光）とを含む全波長を透過させるフィルタである。Rフィルタ１１１R、Gフィルタ１１１G、Bフィルタ１１１Bに、および、Wフィルタ１１１Wの平面サイズは同一で、平面形状は正方形ある。Wフィルタ１１１Wに代えて、IRのみを透過させるIRフィルタを配置してもよい。
また、カラーフィルタ層１０１は、R,G,Bのフィルタではなく、シアン、マゼンタ、イエローの補色のフィルタを採用してもよい。
カラーフィルタ層１０１さらに上側（光入射面側）には、同一サイズのオンチップレンズ（不図示）が画素ごとに配置される。
＜９．カラーフィルタ層とオンチップレンズの変形サイズ配置例＞
上述した実施の形態では、等間隔に分割された画素領域に形成されるPD４０のフォトダイオードサイズを画素によって異ならせる例について説明したが、半導体基板１２の光入射面側上部に形成されるカラーフィルタ層やオンチップレンズについては、各画素で同一サイズであることとした。
次に、カラーフィルタ層やオンチップレンズのサイズを画素に応じて異ならせる例について説明する。なお、以下では、フォトダイオードサイズについては各画素で同一サイズとして説明する。
図１０のAは、画素アレイ部３において縦方向または横方向に並ぶ複数画素の断面図である。
半導体基板１２には、等間隔に分割された画素領域に、PD１５０が同一のフォトダイオードサイズで形成されている。図中の上側となる半導体基板１２の光入射面側には、平坦化層１５１、カラーフィルタ層１５２、および、オンチップレンズ１５３が形成されている。
平坦化層１５１は、屈折率の異なる２つの平坦化膜１６１および１６２で構成されている。例えば、第１の屈折率を有する平坦化膜１６１がPD１５０の上側に形成され、第１の屈折率よりも屈折率の大きい第２の屈折率を有する平坦化膜１６２が隣接画素の境界部に形成される。平坦化膜１６１および１６２は、いずれも入射光を透過する材料で形成されるが、屈折率を変えることで、隣接画素へ入射しようとする光を平坦化膜１６２で反射させることができ、混色を抑制することができる。平坦化膜１６１および１６２の材料は、例えば、酸化膜（SiO2）、窒化膜（SiN）、酸窒化膜（SiON）、炭化珪素（SiC）等を採用することができる。
カラーフィルタ層１５２には、画素領域より小さい平面サイズのRフィルタ１６３Rと、画素領域より大きい平面サイズのGフィルタ１６３Gが交互に配列されている。Gフィルタ１６３Gの上には、そのフィルタサイズに合わせた画素領域より大きい平面サイズのオンチップレンズ１５３Lが形成されている。Rフィルタ１６３Rの上には、そのフィルタサイズに合わせた画素領域より小さい平面サイズのオンチップレンズ１５３Sが形成されている。
図１０のBは、図１０のAのPD１５０の平面図と、カラーフィルタ層１５２およびオンチップレンズ１５３の平面図を示している。
各画素２のPD１５０は、等間隔に区切られた各画素領域内に、全画素同一サイズで形成されている。
カラーフィルタ層１５２には、Rフィルタ１６３R、Gフィルタ１６３G、およびBフィルタ１６３Bが、ベイヤ配列で配置されている。Gフィルタ１６３GとBフィルタ１６３Bが並ぶ画素では、Bフィルタ１６３Bの平面サイズが、Rフィルタ１６３Rと同様に、画素領域より小さい平面サイズで形成され、Gフィルタ１６３Gは、画素領域より大きい平面サイズで形成されている。大きい平面サイズで形成されたGフィルタ１６３Gの上には、大きい平面サイズのオンチップレンズ１５３Lが形成され、小さい平面サイズで形成されたRフィルタ１６３RおよびBフィルタ１６３Bの上には、小さい平面サイズのオンチップレンズ１５３Sが形成されている。
以上のように、各画素２のPD１５０については全画素同一サイズで形成し、その上部、すなわち光入射面側のカラーフィルタ層１５２とオンチップレンズ１５３を、受光する色に応じて画素サイズを異ならせることで、所望の画素の感度を向上させることができる。PD１５０のサイズは全画素で同一とすることで、飽和信号量や暗電流などのノイズ成分が全画素で同じとなるので、画素毎の特性ばらつきを減らすことができる。
このような構造の固体撮像装置１は、半導体基板１２の上層に形成するカラーフィルタ層１５２とオンチップレンズ１５３のサイズ変更のみ行えばよいので、製造工程の変更がカラーフィルタ層１５２とオンチップレンズ１５３のマスク変更のみで済み、特性のコントロールも容易である。したがって、低コストで所望の特性を得ることができる。
なお、図１０の例では、Rフィルタ１６２R、Gフィルタ１６２G、およびBフィルタ１６２Bの平面形状を、縦方向および横方向のサイズが同一の正方形としているが、縦方向と横方向の長さが異なる長方形としてもよい。
図１１は、Rフィルタ１６３R、Gフィルタ１６３G、およびBフィルタ１６３Bの平面形状を長方形とした場合の例を示す平面図である。
図１１のカラーフィルタ層１５２では、画素領域より大きい平面サイズのGフィルタ１６３Gは、横長の長方形で形成され、画素領域より小さい平面サイズのRフィルタ１６３RおよびBフィルタ１６３Bは、縦長の長方形で形成されている。なお、平面形状は、正方形または長方形に限らず、その他の形状、例えば六角形や八角形等でもよい。
図１０および図１１は、Rフィルタ１６３R、Gフィルタ１６３G、およびBフィルタ１６３Bのうち、Gフィルタ１６３Gを画素領域より大きい平面サイズとし、Rフィルタ１６３RおよびBフィルタ１６３Bを画素領域より小さい平面サイズとした例であるが、どの色のフィルタを画素領域より大きい平面サイズ、または、画素領域より小さい平面サイズとするかは、任意に決定することができる。
また、Rフィルタ１６３R、Gフィルタ１６３G、およびBフィルタ１６３Bの配列も、ベイヤ配列に限らず、その他の配列であってもよい。カラーフィルタ層１５２を構成する色の種類も、R,G,Bの組合せではなく、シアン、マゼンタ、イエローの補色の組合せとしてもよい。
図１２のAおよびBは、Rフィルタ１６３R、Gフィルタ１６３G、およびBフィルタ１６３Bに、Wフィルタ１６３Wを加えた場合のカラーフィルタ層１５２の配置例を示している。
図１２のAに示される、Wフィルタ１６３Wを備えた第１の配置例では、Wフィルタ１６３Wが画素領域より小さい長方形（縦長）の平面サイズで形成され、Gフィルタ１６３Gが画素領域より大きい長方形（横長）の平面サイズで形成されている。Rフィルタ１６３RおよびBフィルタ１６３Bは、等間隔に分割された画素領域と同じ正方形の平面サイズで形成されている。
例えば、画素サイズを１μｍ角とした場合、Wフィルタ１６３Wが縦×横＝０．８μｍ×１．０μｍのサイズ、Gフィルタ１６３Gが縦×横＝１．０μｍ×１．２μｍのサイズで形成されている。Rフィルタ１６３RおよびBフィルタ１６３Bは、それぞれ、縦×横＝１．０μｍ×１．０μｍのサイズで形成されている。
図１２のBに示される、Wフィルタ１６３Wを備えた第２の配置例では、Wフィルタ１６３Wが画素領域より小さい正方形の平面サイズで形成され、Gフィルタ１６３GとRフィルタ１６３Rが画素領域より大きい長方形の平面サイズで形成されている。Bフィルタ１６３Bは、等間隔に分割された画素領域と同じ正方形の平面サイズで形成されている。
例えば、画素サイズを１μｍとした場合、Wフィルタ１６３Wが縦×横＝０．８μｍ×０．８μｍのサイズ、Gフィルタ１６３Gが縦×横＝１．０μｍ×１．２μｍのサイズで形成されている。Rフィルタ１６３Rは、縦×横＝１．２μｍ×１．０μｍのサイズ、Bフィルタ１６３Bは、縦×横＝１．０μｍ×１．０μｍのサイズで形成されている。
Wフィルタ１６３Wを備えた画素２では、Wフィルタ１６３Wが可視光を吸収しないため感度が高く、PD１５０が飽和して、蓄積しきれない電荷が隣接画素に流入するブルーミングと呼ばれる現象が発生しやすくなり、画質劣化を起こしやすい。そのため、Wフィルタ１６３Wの平面サイズを小さくすることで、感度を下げることが可能となるため、すぐに飽和することを防止でき、強い光量下でもブルーミングのような画質劣化を抑制することができる。
また、Gフィルタ１６３Gの平面サイズを大きくすることで、緑の波長を受光する画素２の感度が向上し、SN比を向上させることができる。特に、緑色の多い風景画などにおいては効果が大きい。
図１２のWフィルタ１６３Wの代わりに、IR（赤外光）のみを透過させるIRフィルタとしてもよい。カラーフィルタ層１５２を構成する色の種類も、R,G,Bの組合せではなく、シアン、マゼンタ、イエローの補色の組合せを採用してもよい。
図１０ないし図１２で説明した例は、いずれも、R,G,B,W等の透過波長の異なるフィルタを１画素単位で配列した例であるが、複数画素単位で配列することも可能である。
図１３は、２ｘ２の４画素単位でR,G,Bのフィルタをベイヤ配列で配置し、かつ、フィルタサイズとオンチップレンズのサイズを変えた平面図である。
図１３は、図１０に示したカラーフィルタ層１５２およびオンチップレンズ１５３を、２ｘ２の４画素単位で配列した場合に相当する。
＜１０．サイズの異なるPDとの組合せ＞
図１０ないし図１３で説明したカラーフィルタ層１５２やオンチップレンズ１５３の平面サイズを画素２に応じて異ならせた構造と、図２ないし図８で説明したフォトダイオードサイズを画素２によって異ならせた構造とを組み合わせた画素構造を採用することができる。例えば、フォトダイオードサイズが大きいPD４０Aを有する画素２Aに対して画素領域より大きい平面サイズのGフィルタ１６２Gを配置し、フォトダイオードサイズが小さいPD４０Bを有する画素２Bに対して画素領域より小さい平面サイズのBフィルタ１６２BまたはRフィルタ１６２Rを配置した画素構造とすることができる。オンチップレンズ１５３Sおよび１５３Lについても同様である。
＜１１．電子機器への適用例＞
本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図１４は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図１４の撮像装置３００は、レンズ群などからなる光学部３０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）３０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像装置３０２の撮像面上に結像する。固体撮像装置３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置３０２として、図１の固体撮像装置１、即ち、異なるフォトダイオードサイズを有する画素２を２次元アレイ状に配列された固体撮像装置や、カラーフィルタ層１５２およびオンチップレンズ１５３を画素２に応じて異なるサイズに形成した固体撮像装置などを用いることができる。
表示部３０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像装置３０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置３０２として、上述した実施の形態を適用した固体撮像装置１を用いることで、特定画素の高感度化を実現し、SN比を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
＜イメージセンサの使用例＞
図１５は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
上述の固体撮像装置１を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素２の構造を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は、以下の構成を取ることができる。
（１）
フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、
前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素と
を含む複数の画素が規則的に配列された画素アレイ部を備え、
前記第１の画素内の画素トランジスタは、前記第１の画素と前記第２の画素とで共有される
光検出装置。
（２）
前記第２の画素は、少なくとも１つの画素トランジスタをさらに有し、
前記第２の画素内の画素トランジスタも、前記第１の画素と前記第２の画素とで共有される
前記（１）に記載の光検出装置。
（３）
前記第１の画素の画素トランジスタとフォトダイオードとの間に素子分離部をさらに有する
前記（１）または（２）に記載の光検出装置。
（４）
前記第１の画素は、ウェルに所定の電圧を印加するウェルコンタクト部をさらに有する
前記（１）ないし（３）のいずれかに記載の光検出装置。
（５）
前記第１の画素内の画素トランジスタは、前記第１の画素と、複数の前記第２の画素とで共有される
前記（１）ないし（４）のいずれかに記載の光検出装置。
（６）
前記第１の画素と、３つの前記第２の画素とが、２ｘ２の４画素領域に配置される
前記（５）に記載の光検出装置。
（７）
前記画素アレイ部は、
前記第２の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第３の画素をさらに含み、
前記第１の画素内の画素トランジスタは、前記第１の画素、２つの前記第２の画素、および前記第３の画素で共有される
前記（１）に記載の光検出装置。
（８）
前記第１の画素、２つの前記第２の画素、および前記第３の画素は、２ｘ２の４画素領域に配置され、
２つの前記第２の画素および前記第３の画素の各フォトダイオードは、前記２ｘ２の４画素領域を縦方向および横方向に等分割した画素領域からはみ出し、隣りの画素領域にも形成されている
前記（７）に記載の光検出装置。
（９）
前記画素アレイ部は、前記画素のフォトダイオードの上側に、R,G,またはBのフィルタを含むカラーフィルタ層と、オンチップレンズとをさらに備える
前記（１）ないし（８）のいずれかに記載の光検出装置。
（１０）
前記R、G、またはBのフィルタおよび前記オンチップレンズの平面サイズは同一である
前記（９）に記載の光検出装置。
（１１）
前記RまたはBのフィルタおよび前記オンチップレンズの平面サイズは、
前記Gのフィルタおよび前記オンチップレンズの平面サイズよりも小さいサイズである
前記（９）に記載の光検出装置。
（１２）
前記R,G,またはBの各フィルタの平面形状は正方形である
前記（１１）に記載の光検出装置。
（１３）
前記R,G,またはBの各フィルタの平面形状は長方形である
前記（１１）に記載の光検出装置。
（１４）
前記カラーフィルタ層は、WまたはIRのフィルタをさらに含む
前記（９）ないし（１１）のいずれかに記載の光検出装置。
（１５）
前記WまたはIRの各フィルタの平面形状は正方形である
前記（１４）に記載の光検出装置。
（１６）
前記R,G,およびBの各フィルタの平面形状は正方形である
前記（１４）または（１５）に記載の光検出装置。
（１７）
前記WまたはIRの各フィルタの平面形状は長方形である
前記（１４）に記載の光検出装置。
（１８）
前記画素アレイ部は、前記画素のフォトダイオードの上側に、R,G,またはBのフィルタを含むカラーフィルタ層とオンチップレンズを有し、
前記R,G,またはBの同色のフィルタが複数画素単位に配列されている
前記（１）ないし（１７）のいずれかに記載の光検出装置。
（１９）
フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、
前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素と
を含む複数の画素が規則的に配列された画素アレイ部を備え、
前記第１の画素内の画素トランジスタは、前記第１の画素と前記第２の画素とで共有される
光検出装置
を備える電子機器。
（２０）
同一サイズのフォトダイオードを含む複数の画素が規則的に配列された画素アレイ部を備え、
前記画素アレイ部は、前記フォトダイオードの上側に、異なるサイズのカラーフィルタ層とオンチップレンズを有する
光検出装置。
１ 固体撮像装置， ２，２Aないし２D 画素， ３ 画素アレイ部， １２ 半導体基板， ３１ 画素ユニット， ４０，４０Aないし４０D PD， ４１，４１Aないし４１D 転送トランジスタ， ４２ FD， ４３ 切替トランジスタ， FDL 付加容量， ４４ リセットトランジスタ， ４５ 増幅トランジスタ， ４６ 選択トランジスタ， ５１，５１１ないし５１４ 画素トランジスタ領域， ５２，５２１ないし５２３ 素子分離部， ５３ ウェルコンタクト部， ５４ メタル配線， ６１，６１１，６１２ 画素トランジスタ領域， ６２ 素子分離部， ８１ 画素ユニット， １０１ カラーフィルタ層， １１１B Bフィルタ， １１１G Gフィルタ， １１１R Rフィルタ， １１１W Wフィルタ， １２６W Wフィルタ， １５０ PD， １５１ 平坦化層， １５２ カラーフィルタ層， １５３，１５３L，１５３S オンチップレンズ， １６１，１６２ 平坦化膜， １６３B Bフィルタ， １６３G Gフィルタ， １６３R Rフィルタ， ３００ 撮像装置， ３０２ 固体撮像装置

Claims (20)

  1. フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、
    前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素と
    を含む複数の画素が規則的に配列された画素アレイ部を備え、
    前記第１の画素内の画素トランジスタは、前記第１の画素と前記第２の画素とで共有される
    光検出装置。
  2. 前記第２の画素は、少なくとも１つの画素トランジスタをさらに有し、
    前記第２の画素内の画素トランジスタも、前記第１の画素と前記第２の画素とで共有される
    請求項１に記載の光検出装置。
  3. 前記第１の画素の画素トランジスタとフォトダイオードとの間に素子分離部をさらに有する
    請求項１に記載の光検出装置。
  4. 前記第１の画素は、ウェルに所定の電圧を印加するウェルコンタクト部をさらに有する
    請求項１に記載の光検出装置。
  5. 前記第１の画素内の画素トランジスタは、前記第１の画素と、複数の前記第２の画素とで共有される
    請求項１に記載の光検出装置。
  6. 前記第１の画素と、３つの前記第２の画素とが、２ｘ２の４画素領域に配置される
    請求項５に記載の光検出装置。
  7. 前記画素アレイ部は、
    前記第２の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第３の画素をさらに含み、
    前記第１の画素内の画素トランジスタは、前記第１の画素、２つの前記第２の画素、および前記第３の画素で共有される
    請求項１に記載の光検出装置。
  8. 前記第１の画素、２つの前記第２の画素、および前記第３の画素は、２ｘ２の４画素領域に配置され、
    ２つの前記第２の画素および前記第３の画素の各フォトダイオードは、前記２ｘ２の４画素領域を縦方向および横方向に等分割した画素領域からはみ出し、隣りの画素領域にも形成されている
    請求項７に記載の光検出装置。
  9. 前記画素アレイ部は、前記画素のフォトダイオードの上側に、R,G,またはBのフィルタを含むカラーフィルタ層と、オンチップレンズとをさらに備える
    請求項１に記載の光検出装置。
  10. 前記R、G、またはBのフィルタおよび前記オンチップレンズの平面サイズは同一である
    請求項９に記載の光検出装置。
  11. 前記RまたはBのフィルタおよび前記オンチップレンズの平面サイズは、
    前記Gのフィルタおよび前記オンチップレンズの平面サイズよりも小さいサイズである
    請求項９に記載の光検出装置。
  12. 前記R,G,またはBの各フィルタの平面形状は正方形である
    請求項１１に記載の光検出装置。
  13. 前記R,G,またはBの各フィルタの平面形状は長方形である
    請求項１１に記載の光検出装置。
  14. 前記カラーフィルタ層は、WまたはIRのフィルタをさらに含む
    請求項９に記載の光検出装置。
  15. 前記WまたはIRの各フィルタの平面形状は正方形である
    請求項１４に記載の光検出装置。
  16. 前記R,G,およびBの各フィルタの平面形状は正方形である
    請求項１４に記載の光検出装置。
  17. 前記WまたはIRの各フィルタの平面形状は長方形である
    請求項１４に記載の光検出装置。
  18. 前記画素アレイ部は、前記画素のフォトダイオードの上側に、R,G,またはBのフィルタを含むカラーフィルタ層とオンチップレンズを有し、
    前記R,G,またはBの同色のフィルタが複数画素単位に配列されている
    請求項１に記載の光検出装置。
  19. フォトダイオードと１以上の画素トランジスタを少なくとも有する第１の画素と、
    前記第１の画素のフォトダイオードサイズよりも大きいサイズのフォトダイオードを少なくとも有する第２の画素と
    を含む複数の画素が規則的に配列された画素アレイ部を備え、
    前記第１の画素内の画素トランジスタは、前記第１の画素と前記第２の画素とで共有される
    光検出装置
    を備える電子機器。
  20. 同一サイズのフォトダイオードを含む複数の画素が規則的に配列された画素アレイ部を備え、
    前記画素アレイ部は、前記フォトダイオードの上側に、異なるサイズのカラーフィルタ層とオンチップレンズを有する
    光検出装置。
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JP5091964B2 (ja) * 2010-03-05 2012-12-05 株式会社東芝 固体撮像装置
JP2014107287A (ja) * 2012-11-22 2014-06-09 Nikon Corp 撮像素子および撮像装置
JP2017163010A (ja) * 2016-03-10 2017-09-14 ソニー株式会社 撮像装置、電子機器
US9955090B2 (en) * 2016-07-20 2018-04-24 Omnivision Technologies, Inc. High dynamic range image sensor with virtual high-low sensitivity pixels
WO2018155297A1 (ja) * 2017-02-27 2018-08-30 パナソニックＩｐマネジメント株式会社 固体撮像装置

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