JP2022089289A - Optical node device - Google Patents
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Abstract
Description
本発明は、光ノード装置に関する。 The present invention relates to an optical node device.
光ネットワークは、高速大容量の電気通信についての現代の需要をサポートするために使用される。これらのネットワークは、一般に、光波長分割多重方式(WDM)として知られている技術を使用して、できる限り多くの光スペクトルを利用する。 Optical networks are used to support modern demand for high-speed, high-capacity telecommunications. These networks utilize as much optical spectrum as possible, commonly using a technique known as wavelength division multiplexing (WDM).
多くの光ネットワークでは、光ネットワークの分岐点に対応する光ノード装置が使用される。しばしば、光ノード装置において、再構成可能なアド/ドロップ機能を有する再構成可能な光アド/ドロップマルチプレクサ(ROADM)デバイスを使用することが、望ましい。 In many optical networks, optical node devices corresponding to the branch points of the optical network are used. It is often desirable to use reconfigurable optical add-drop multiplexer (ROADM) devices with reconfigurable add / drop capabilities in optical node appliances.
ROADMシステムを実現するために、波長選択スイッチ(WSS)が、任意の波長チャネルのルーティングのために使用されても良い。WSSでは、空間光変調器等の光ビーム偏向デバイスが使用されて、所望の出力ポートへの偏向のために波長を選択してもよい。反射型の空間光変調器を使用するWSSが、現在使用されている。 To implement a ROADM system, a wavelength selection switch (WSS) may be used for routing any wavelength channel. In WSS, a light beam deflection device such as a spatial light modulator may be used to select the wavelength for deflection to the desired output port. WSS, which uses a reflective spatial light modulator, is currently in use.
上記した、反射型の空間光変調器では、信頼性を高くするために、焼き付きを抑制できることが望ましい。 In the above-mentioned reflection type spatial light modulator, it is desirable that seizure can be suppressed in order to improve reliability.
本発明は、上記課題を鑑み、信頼性を高くすることができる光ノード装置を提供することを目的とする。 In view of the above problems, it is an object of the present invention to provide an optical node device capable of increasing reliability.
本発明の一態様にかかる光ノード装置は、入射光を入射する入力ポートと、前記入射光に含まれる各波長に応じた出射光を出射する出力ポートと、を有する入出力部と、前記入射光に含まれる各波長の光を各波長に応じて空間的に分散させ、前記出射光を前記入出力部の側へ出射する波長分散器と、前記波長分散器によって分散された各波長の光を各波長毎に2次元平面に集光し、反射された各波長の光を前記波長分散器の側へ出射する光学結合器と、前記2次元平面の位置に配置され、複数の画素を有し、前記複数の画素により階調を表すことにより、前記光学結合器によって集光された各波長の光を、各波長毎にルーティングによって決められた方向に反射する空間光変調器と、前記空間光変調器の前記複数の画素を駆動する空間光変調器駆動部と、を備える。前記階調は、前記空間光変調器駆動部により前記複数の画素の各々に、1つのフレーム期間を分割した複数のサブフレーム期間の内の1つのサブフレーム期間に正転階調データが入力され、前記複数のサブフレーム期間の他の1つのサブフレーム期間に反転階調データが入力されることにより形成される。前記複数の画素の各々は、前記正転階調データ又は前記反転階調データをデータ線からサンプリングする第1スイッチング回路と、前記第1スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを保持する第1信号保持回路と、前記第1信号保持回路に保持された前記正転階調データ又は前記反転階調データを、前記複数の画素の全部に共通のタイミングでサンプリングする第2スイッチング回路と、前記第2スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを、1サブフレーム期間保持するとともに、液晶表示素子の反射電極に印加する及び第2信号保持回路と、を備える。前記空間光変調器駆動部は、前記タイミングで前記液晶表示素子の共通電極の電圧を反転することにより正負極性の交流電圧を前記液晶表示素子の液晶に印加し、前記正転階調データと前記反転階調データとの間の振幅とは異なる振幅の電圧を、前記共通電極に供給する。前記第1スイッチング回路及び前記第1信号保持回路は、第1スタティックランダムアクセスメモリを構成する。前記第2スイッチング回路及び前記第2信号保持回路は、第1ダイナミックランダムアクセスメモリを構成する。前記第2信号保持回路は、容量で構成されている。 The optical node device according to one aspect of the present invention has an input / output unit having an input port for incident light and an output port for emitting emitted light corresponding to each wavelength included in the incident light, and the input / output unit. A wavelength disperser that spatially disperses the light of each wavelength contained in the emitted light according to each wavelength and emits the emitted light to the input / output unit side, and the light of each wavelength dispersed by the wavelength disperser. Is focused on a two-dimensional plane for each wavelength and emits the reflected light of each wavelength to the side of the wavelength disperser, and is arranged at the position of the two-dimensional plane and has a plurality of pixels. A spatial optical modulator that reflects the light of each wavelength focused by the optical coupler in a direction determined by routing for each wavelength by expressing the gradation by the plurality of pixels, and the space. It includes a spatial optical modulator driving unit that drives the plurality of pixels of the optical modulator. For the gradation, forward rotation gradation data is input to each of the plurality of pixels by the spatial light modulator drive unit in one subframe period of the plurality of subframe periods in which one frame period is divided. , Is formed by inputting inverted gradation data in the other one subframe period of the plurality of subframe periods. Each of the plurality of pixels has a first switching circuit that samples the normal rotation gradation data or the inversion gradation data from a data line, and the forward rotation gradation data or the inversion sampled by the first switching circuit. The first signal holding circuit for holding the gradation data and the normal rotation gradation data or the inverted gradation data held in the first signal holding circuit are sampled at a timing common to all of the plurality of pixels. The second switching circuit and the forward rotation gradation data or the inversion gradation data sampled by the second switching circuit are held for one subframe period, and are applied to the reflection electrode of the liquid crystal display element and the second signal. It is equipped with a holding circuit. The spatial light modulator drive unit applies a positive / negative AC voltage to the liquid crystal of the liquid crystal display element by inverting the voltage of the common electrode of the liquid crystal display element at the timing, and the forward rotation gradation data and the said. A voltage having an amplitude different from that of the inverted gradation data is supplied to the common electrode. The first switching circuit and the first signal holding circuit constitute a first static random access memory. The second switching circuit and the second signal holding circuit constitute a first dynamic random access memory. The second signal holding circuit is composed of a capacitance.
本発明によれば、信頼性を高くすることが可能となる。 According to the present invention, it is possible to increase the reliability.
以下に、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下に説明する実施形態により本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The present invention is not limited to the embodiments described below. In addition, the components in the following embodiments include those that can be easily replaced by those skilled in the art, or those that are substantially the same.
<第1の実施の形態>
図1及び図2は、第1の実施の形態に係る波長選択スイッチ(WSS)アレイの構成を示す図である。図1は、WSSアレイ10を、x軸方向と逆向きの方向に見た図である。図2は、WSSアレイ10を、y軸方向と逆向きの方向に見た図である。
<First Embodiment>
1 and 2 are diagrams showing the configuration of a wavelength selection switch (WSS) array according to the first embodiment. FIG. 1 is a view of the
WSSアレイ10が、本開示の「光ノード装置」の一例に相当する。
The
本開示のWSSアレイ10は、単一パッケージ内で少なくとも2つのWSSを使用する。本開示のWSSアレイ10は、専用の光学素子を必要とすることなく、WSSアレイ10内でそれぞれのWSSの独立した動作を可能にする。それどころかむしろ、光学素子の多くは、個々のWSSデバイス間で共有されることが可能であり、したがって、コスト低減及び小型化が可能である。こうしたデバイスは、例えば、再構成可能な光アド/ドロップマルチプレクサ(ROADM)として現代の通信ネットワークで使用するのに理想的に適している。更に、1つ又は複数の、結合された2つのWSSを有するアレイは、ルート及びセレクト(RS)アーキテクチャを使用する分岐ノード内の構成要素として理想的に適し得る。
The WSS
図1を参照すると、WSSアレイ10は、それぞれが独立したWSSデバイスとして動作し得る2つの独立したWSSデバイスWSS1及びWSS2を含む。本開示において、「独立した」という用語は、WSSデバイスWSS2とは無関係に1つ又は複数のWDM信号を独立して処理するWSSデバイスWSS1の機能を指し、また、その逆も同様である。本開示において、「処理」という用語は広義に使用され、例えば、それぞれのWDM信号を構成する個々の波長チャネルを変調させること、減衰させること、ブロックすること、方向転換させること、及び/又は、スイッチングすることを含む。
Referring to FIG. 1, the
WSSアレイ10は、入出力部11と、光学系12と、を含む。光学系12は、それぞれのWDM信号ビームをビーム整形するように構成される。また、光学系12は、それぞれのWDM信号を、それらを構成する波長チャネル(又は波長チャネルのグループ)にスペクトル分散(多重分離)させるように構成される。更に、光学系12は、分散済み波長チャネル(又は波長チャネルのグループ)を1つ又は複数のWDM信号にスペクトル結合(多重化)するように構成される。更に、WSSアレイ10は、反射型液晶表示装置13を含む。反射型液晶表示装置13は、例えば個々の波長チャネルをWSSアレイ10内の所定の経路に沿って方向転換させるために、分散済み波長チャネルを光学的に処理するように構成される。
The
反射型液晶表示装置13が、本開示の「空間光変調器」の一例に相当する。反射型液晶表示装置13については、第2の実施の形態以降で詳しく説明する。
The reflective liquid
WSSアレイ10は、対称軸14に関して対称のアーキテクチャを使用することにより、単一の光学系12及び反射型液晶表示装置13が、WSSアレイ10の幾つかのWSSデバイス、この例ではWSSデバイスWSS1及びWSS2の間で共有可能にする。しかしながら、WSSデバイスWSS1及びWSS2が同じ光学部品の多くを共有し得る一方で、第1の実施の形態のアーキテクチャは、WSSアレイ10のWSSデバイスWSS1及びWSS2が独立して制御可能なデバイスであることを可能にする。そのため、第1の実施の形態のWSSアレイ10は、小型化され、光学的複雑さが軽減される。加えて、WSSアレイ10は、より大型でコストがかかるデバイスに固有の独立した処理能力を保持するマルチWSSデバイスを提供する。
The
本開示では、入出力部11は、1つ又は複数の光WDM信号を伝達するための幾つかの入力ポート及び出力ポートを含み得る。例えば、デバイスは、幾つかの光ファイバー、平面導波路等を含み得るが、そのいずれもが入力ポート又は出力ポートとして割当てられ得る。以下で述べる第1の実施の形態では、入力ポート又は出力ポートは、光ファイバー15として実装される。しかしながら、本発明の範囲から逸脱することなく、任意の他の種類のポートを使用することができる。
In the present disclosure, the input /
入出力部11は、WSSデバイスWSS1用の入出力部11-1を含む。入出力部11-1は、入力ファイバー1及び幾つかの出力ファイバー1a、1b、・・・、1nを含む。ここで、nは自然数である。入出力部11は、WSSデバイスWSS2用の入出力部11-2を更に含む。入出力部11-2は、入力ファイバー2及び幾つかの出力ファイバー2a、2b、・・・、2nを含む。ここで、nは自然数である。したがって、図1は、WSSデバイスWSS1及びWSS2を含む2つの1×N WSSデバイスのアレイを例として示している。換言すると、WSSアレイ10の入出力部11は、y軸方向に沿って配置される光ファイバースタックを形成する入力ファイバー1、出力ファイバー1a、1b、・・・、1n、入力ファイバー2、出力ファイバー2a、2b、・・・、2nのアレイを含む。
The input /
入出力部11は、マイクロレンズアレイの形態をとるコリメートレンズ16のアレイを更に含む。コリメートレンズ16のアレイは、対応する光パワー素子のアレイ、例えば、それぞれが光ファイバーの出力部及び/又は入力部の前方(z方向)に配置される。本開示では、コリメートレンズ16は、光ビームの方向を誘導及び/又は変更する、及び/又は、一組の光線を集光する能力を有する任意の光学素子を含む。入力ファイバー1、出力ファイバー1a、1b、・・・、1nを含む第1のグループは、対になるコリメートレンズ16の第1のグループと組み合わされて、WSSデバイスWSS1の入出力部11-1を形成する。入力ファイバー2、出力ファイバー2a、2b、・・・、2nを含む第2のグループは、対になるコリメートレンズ16の第2のグループと組み合わされて、WSSデバイスWSS2の入出力部11-2を形成する。図1では、マイクロレンズアレイとして実装されるWSSアレイ10を示すが、本発明の範囲から逸脱することなく、他のタイプのWSSアレイも使用することができる。
The input /
本開示では、例えば、第1のグループの光ファイバーの光軸は、第1のグループのコリメートレンズ16の光軸に対して変位される。入力ポート及び出力ポートのアレイとコリメートレンズ16のアレイとの間のこの相対的な位置のずれにより、第1のグループの入力ビーム及び出力ビームは、対称軸14に対して角度θ1をなして光学系12に入る(又は光学系12から出る)ように送出される。これにより、WSSデバイスWSS1からの入力ビーム及び出力ビームのグループが、全体として下降する方向(y軸方向と逆方向)の角度θ1に沿って送出されることになる。
In the present disclosure, for example, the optical axis of the optical fiber of the first group is displaced with respect to the optical axis of the collimating
同様に、第2のグループのファイバーの光軸は、第2のグループのコリメートレンズ16の光軸に対して変位される。第2のグループの入力ビーム及び出力ビームは、対称軸14に対して角度θ2をなして光学系12に入る(又は光学系12から出る)ように送出されることになる。これにより、WSSデバイスWSS2からの入力ビーム及び出力ビームのグループが、全体として上昇する方向(y軸方向)の角度θ2に沿って送出されることになる。
Similarly, the optical axis of the second group of fibers is displaced with respect to the optical axis of the second group of
先に言及したように、図1に示す例示的な例は、2つの1×N WSS、即ちWSSデバイスWSS1及びWSS2を使用するWSSアレイ10である。そのため、図1に示す例では、WSSデバイスWSS1は、WDM信号ビーム31をデバイスに入射させる1つの入力ファイバー1を含み、また、WDM信号ビーム32をデバイスに入射させる1つの入力ファイバー2を含む。ここで示す入力ファイバー/出力ファイバー構成は、例示する目的で示されるものにすぎず、本発明の範囲を限定することを意図するものではない。むしろ、任意の有用な入力ポート/出力ポートの組合せを、本発明の範囲から逸脱することなく用いることが可能である。
As mentioned earlier, an exemplary example shown in FIG. 1 is a
WDM信号ビーム31は、入力ファイバー1からデバイスへ送出され、コリメートレンズ16を通過した後、角度θ1にてy-z平面内で光学系12を通って進む。WDM信号ビーム31は、その後、WDM信号ビーム31をx方向に整形するためのレンズ21に入射する。一例では、レンズ21は、円柱軸がy方向に沿って延びるシリンドリカルレンズであっても良い。そのため、レンズ21は、図1に示すような視点から見るときに、WDM信号ビーム31に影響を及ぼさない。
The
WDM信号ビーム31は、レンズ21を通過した後、レンズ22に入射する。図1に示す例では、レンズ22は、円柱軸がx方向に沿って延びるシリンドリカルレンズであっても良い。レンズ22の作用は、レンズ22の焦点面に位置決めされる反射型液晶表示装置13に依存する。更に、レンズ22は、その中心(円柱軸)が対称軸14上にある。反射型液晶表示装置13がレンズ22の焦点面に位置決めされるので、レンズ22に入る平行光線の任意の組は、反射型液晶表示装置13上の同じ高さに集光されることになる。逆に、反射型液晶表示装置13上の同じ高さから始まる光線の任意の組は、一組の平行光線としてレンズ22から出ることになる。
The
例えば、図1に示すように、角度θ1に沿って進む任意の入射ビーム(例えば、WDM信号ビーム31)は、レンズ22によって、反射型液晶表示装置13上のy軸方向の位置LC1に向かうように方向付けられる。逆に、反射型液晶表示装置13上の位置LC1から始まる光線41の群は、図1に示すように同じ角度θ1をなして進む平行光線としてレンズ22を出る。同様に、角度θ2に沿って進む任意の入射ビーム(例えば、WDM信号ビーム32)は、レンズ22によって、反射型液晶表示装置13上のy軸方向の位置LC2に向かうように方向付けられる。逆に、反射型液晶表示装置13上の位置LC2から始まる光線42の群は、図1に示すように同じ角度θ2をなして進む平行光線としてレンズ22を出る。
For example, as shown in FIG. 1, any incident beam (for example, WDM signal beam 31) traveling along the angle θ1 is directed by the
光学系12を通るWDM信号ビーム31の伝搬に話を戻すと、レンズ22を通過した後、WDM信号ビーム31は、図1及び図2に示すように、WDM信号ビーム31の波長チャネルを角度分散させる分散素子24を通過する。本開示では、分散素子24は、回折格子、プリズム、などの透過型光学部品であっても良い。
Returning to the propagation of the
分散素子24が、本開示の「波長分散器」の一例に相当する。
The
分散された波長チャネルは、分散素子24を通過した後、図1及び図2に示すように、分散された波長チャネルを波長チャネル毎に反射型液晶表示装置13の表面上に集光するレンズ23を通過する。本開示では、レンズ23は、シリンドリカルレンズであっても良い。
The dispersed wavelength channels pass through the
レンズ23が、本開示の「光学結合器」の一例に相当する。
The
反射型液晶表示装置13は、2次元ピクセル化光学素子、例えばピクセル化空間光変調器である。2次元ピクセル化光学素子は、以下でより詳細に述べるように、分散された波長チャネルの1つ又は複数が出力ファイバーの任意の1つにルーティングされるように、分散された波長チャネルの1つ又は複数を反射し得るか、あるいは方向転換させ得る。
The reflective liquid
WSSデバイスWSS1に関して、本開示によれば、レンズ22があるので、反射型液晶表示装置13上の位置LC1から始まる光線の全ては、図1に示すように、角度θ1に沿ってレンズ22から出力される。但し、反射型液晶表示装置13上の位置LC1から始まる光線の全ては、反射型液晶表示装置13からの偏向角度に応じた量だけ互いに対して変位することになる。従って、偏向角度が適切に設定される場合、反射される出力光線は、出力ファイバー1a、1b、・・・、1nのうち任意の出力ファイバーにルーティングされ得る。ここで、反射される出力光線は、例えば、それぞれがWDM信号ビーム31の波長チャネルの1つ又は複数を含み得る光線41の群に対応する、反射される出力光線である。更に、本開示では、コリメートレンズ16の各々が、その対応する出力ファイバーに対して同じ量だけ変位されているので、個々の出力ビームは、効率が改善された状態で、それぞれの出力ファイバーに再結合されることが可能である。
Regarding the WSS device WSS1, according to the present disclosure, since there is a
同様に、WSSデバイスWSS2に関して、本開示によれば、レンズ22があるので、反射型液晶表示装置13上の位置LC2から始まる光線の全ては、図1に示すように角度θ2に沿ってレンズ22から出力される。但し、反射型液晶表示装置13上の位置LC2から始まる光線の全ては、反射型液晶表示装置13からの偏向角度に応じた量だけ互いに対して変位することになる。従って、偏向角度が適切に設定される場合、反射される出力光線は、出力ファイバー2a、2b、・・・、2nのうち任意の出力ファイバーにルーティングされ得る。ここで、反射される出力光線は、例えば、それぞれがWDM信号ビーム32の波長チャネルの1つ又は複数を含み得る光線42の群に対応する、反射される出力光線である。更に、本開示では、コリメートレンズ16の各々が、その対応する出力ファイバーに対して同じ量だけ変位されているので、個々の出力ビームは、効率が改善された状態で、それぞれの出力ファイバーに再結合されることが可能である。
Similarly, with respect to the WSS device WSS2, according to the present disclosure, since there is a
そのため、入出力部11及びレンズ22の組合せは、所与の角度(例えば、WSSデバイスWSS1の場合、角度θ1、WSSデバイスWSS2の場合、角度θ2)に沿って所与の組のビームを送出する。その後、入出力部11及びレンズ22の組合せは、これらのビームを、入力角度にのみ依存する反射型液晶表示装置13上の位置(位置LC1及び位置LC2)に向かうように方向付ける、WSSアレイデバイスをもたらす。よって、WSSアレイ10は、WSSデバイスWSS1及びWSS2からのWDM信号ビーム31及び32、又は、WSSデバイスWSS1及びWSS2への光線41及び42の2つの組が同一の光学系12及び反射型液晶表示装置13を共有することを可能にする。その一方で、WSSアレイ10は、同時に、個々の波長チャネルを別々に処理するWSSアレイの能力を保持する。
Therefore, the combination of the input /
図2を参照すると、入出力部11を構成するファイバー及びマイクロレンズのスタックは、ファイバースタックの上部から観察され、したがって、入力ファイバー1だけが、その対応するコリメートレンズ16と共に見えている。以下の説明はWSSデバイスWSS1に的を絞るが、システムの対称性により、全く同じ説明がWSSデバイスWSS2について当てはまることになる。
Referring to FIG. 2, the stack of fibers and microlenses constituting the input /
上述したように、WSSデバイスWSS1の場合、WDM信号ビーム31は、入力ファイバー1を介してシステムへ入射される。図2では、角度θ1は、紙面の奥側に入り込む方向であるため、見えない。本開示では、WDM信号ビーム31は、幾つかの波長チャネルを含み、該チャネルは、最長の波長λ1から最短の波長λnまでの波長範囲を有する。幾つかの例では、波長チャネルの数は多くても良く、例えば固定格子上に50GHz又は100GHzの間隔を有する96の波長チャネルであっても良い。他の例では、デバイスは、例えば12.5GHzの周波数間隔を使用することができ、97以上の波長チャネル、例えば130以上の波長チャネルを有する、適応性のある格子システムで使用され得る。
As mentioned above, in the case of the WSS device WSS1, the
WDM信号ビーム31は、レンズ21に最初に入射する。レンズ21は、分散素子24上で所望のビームサイズを達成するのに適した径にビームを拡張するように、機能する。例えば、コリメートレンズ16及びレンズ21は、ビーム拡張テレスコープとして機能しても良い。本開示では、分散素子24は、図2に示すように、WDM信号ビーム31の波長チャネルをx軸方向に角度分散させるように機能する。波長チャネル51から5nまでの各々は、分散素子24によってx軸方向に角度分散された後に、レンズ23によって反射型液晶表示装置13の表面上に集光される。それにより、波長チャネル51から5nまでは、波長に応じて、反射型液晶表示装置13上で波長分散方向(x軸方向)に空間的に分散される。
The
図3は、第1の実施の形態のWSSアレイの反射型液晶表示装置を示す図である。図3は、反射型液晶表示装置13を、z軸方向から見た図である。
FIG. 3 is a diagram showing a reflective liquid crystal display device of the WSS array according to the first embodiment. FIG. 3 is a view of the reflective liquid
反射型液晶表示装置13の表面上における波長チャネルの分布の一例が、図3においてより明瞭に示される。より一般的には、波長チャネルは、長尺ストリップ又は楕円形スポットとして、反射型液晶表示装置13の2次元表面上に配列され得る。簡潔に言えば、波長チャネルは、反射型液晶表示装置13によって独立して作用され得る、離散的な波長信号として処理される。しかしながら、本開示では、反射型液晶表示装置13は、波長チャネルの個々に対して作用することに限定される必要はなく、波長チャネルのグループに対して作用してもよい。更に、図3に示すように、波長チャネル又は波長チャネルのグループは、それ自体が固定帯域幅を有している必要はない。なぜならば、反射型液晶表示装置13は、動的に完全に再構成可能である空間光変調器として実装され得るからである。したがって、本開示は、目下の固定格子アーキテクチャにおいて、及び/又は、目下の又は将来開発される適応性の高い格子アーキテクチャにおいて実装され得る。
An example of the distribution of wavelength channels on the surface of the reflective liquid
再び図2を参照すると、反射型液晶表示装置13は、波長チャネル51から5nまでの1つ又は複数を或る方向に選択的に方向転換させる。そして、反射型液晶表示装置13は、選択された1つ又は複数の波長チャネル51から5nまでを、1つ又は複数の出力ポート(例えば、図2の紙面奥側にある1つ又は複数の出力ファイバー(図1参照))へ最終的に向かうように方向転換させ得る。図2に示す場合、反射型液晶表示装置13によって達成される方向転換は、紙面に直交する平面(y-z平面)内に位置する角度に沿って行われる。波長チャネル51から5nまでは、例えば、図1を参照して先に更に詳細に示され、述べられたように、方向転換される。方向転換された波長チャネル51から5nまでは、反射型液晶表示装置13によって反射された後、レンズ23に再び入射し、分散素子24に到るよう更に方向転換され、分散素子24において再結合される。例えば、同じ角度に沿って方向転換されるそれらの波長チャネル51から5nまでは、再結合されて単一ビームとなり、該単一ビームはその後、出力ポートの1つにおいて処理済み信号の出力を可能にし得る方向に沿って方向転換される。
Referring to FIG. 2 again, the reflective liquid
例えば、波長λ1、λ2及びλ3並びにチャネル帯域幅δλ1、δλ2及びδλ3をそれぞれ有する3つのWDMチャネルを含むWDM信号ビーム31について検討する。図1に示す例では、WDM信号ビーム31は、角度θ1にてシステムに入る。更に、角度θ1で進むWDM信号ビーム31は、レンズ22の中心を通過し、角度θ1からずれて偏向されない。WDM信号ビーム31の3つの波長チャネルは、分散素子24を通過した後、直交する平面(x-z平面)内で角度分散される一方で、角度分散されたチャネルの全ては、角度θ1にて依然として進む。これらの3つの分散済み波長チャネルは、その後、図3に示すように、反射型液晶表示装置13上の異なる位置にレンズ23によって集光される。
For example, consider a
デバイスのルーティング機能に関して、幾つかの異なるルーティングの組合せがここでは可能である。例えば、3つ全ての波長チャネルが、図1に示す出力ファイバー1nにルーティングされることを所望される場合を検討する。反射型液晶表示装置13の対応する部分は、波長λ1、λ2及びλ3の波長チャネルそれぞれが図1に示す光線41の内の1つに沿って戻るように、波長λ1、λ2及びλ3の波長チャネルそれぞれを偏向させる。これらの波長チャネルについての戻り経路に対する分散素子24の作用は、現在伝搬している同一のビームとなるように波長チャネルのそれぞれを再結合(多重化)することである。この結合済みビームは、その後、レンズ22によって方向転換されて角度θ1を有し、WDM信号ビーム31から今や変位した出力ビーム31cに沿って伝搬する。コリメートレンズ16の作用は、再結合済みでかつ方向転換済みの出力ビーム31cを出力ファイバー1nに結合することである。こうして、この動作モードでは、WSSデバイスWSS1の作用は、入力ファイバー1から出力ファイバー1nへWDM信号ビーム31の3つ全ての波長チャネルを通過させることである。
With respect to the routing capabilities of the device, several different routing combinations are possible here. For example, consider the case where all three wavelength channels are desired to be routed to the
別の例では、場合によっては、波長チャネルの幾つかを異なる出力ファイバーへと別々にルーティングすることが所望されるであろう。例えば、場合によっては、反射型液晶表示装置13は、出力ビーム31aに沿って波長λ1の波長チャネルを偏向させ、出力ビーム31bに沿って波長λ2の波長チャネルを偏向させ、出力ビーム31cに沿って波長λ3の波長チャネルを偏向させる。ここでも、分散素子24の作用は、これらの出力ビームのそれぞれを方向転換させることである。但し、この場合、分散素子24は、出力ビームを単一ビームになるよう再結合させるのではなく、扇状に広がって進む3つの出力ビームを生成する。更に、これらの出力ビームのそれぞれが反射型液晶表示装置13上の同じy軸方向の位置LC1から始まっているので、これらの出力ビームは、元々のWDM信号ビーム31と同じ角度θ1に沿って伝搬する一組の平行光線としてレンズ22から出射される。しかしながら、各出力ビームが異なる高さ(y軸方向の異なる位置)でレンズ22に入射するので、出力ビームは、互いから変位することになる。それにより、例えば、波長λ1の波長チャネルは、出力ビーム31aに沿って伝搬し、波長λ2の波長チャネルは、出力ビーム31bに沿って伝搬し、波長λ3の波長チャネルは、出力ビーム31cに沿って伝搬することになる。従って、この構成では、WSSデバイスWSS1の作用は、波長λ1の波長チャネルを入力ファイバー1から出力ファイバー1aまでルーティングすることである。また、WSSデバイスWSS1の作用は、波長λ2の波長チャネルを入力ファイバー1から出力ファイバー1bまでルーティングすることである。また、WSSデバイスWSS1の作用は、波長λ3の波長チャネルを入力ファイバー1から出力ファイバー1nまでルーティングすることである。
In another example, it may be desirable to route some of the wavelength channels separately to different output fibers. For example, in some cases, the reflective liquid
上記を考慮すると、本開示のWSSアレイ10は、WDM信号ビームの任意の波長チャネルが、必要に応じて出力ファイバーのうちの任意の出力ファイバーにルーティングされ得ることが明らかである。更に、図1に示すシステムの対称性により、上記説明は、WSSデバイスWSS2を使用してWDM信号ビーム32をルーティングすることにも同様に当てはまる。これは、図3に示すように、WSSデバイスWSS1及びWSS2の分散済み波長チャネルが最終的に反射型液晶表示装置13の異なる部分上にそれぞれ集光されるからである。更に、図1から図3に示す例では、1つの入力ポート及びn個の出力ポートを使用しているが、出力ポートが入力ポートとして再構成され得ること、また、その逆も同様であることが理解されよう。更に、本発明の範囲から逸脱することなく、任意の個数の入力ポート及び出力ポートを使用することができる。同様に、図1から図3に明示的に示す例は、2つのWSSデバイスWSS1及びWSS2を使用するWSSアレイ10であるが、本発明の範囲から逸脱することなく、任意の個数のWSSデバイスを使用することができる。例えば、入出力部11が4つの別個の送出角度を使用するように設計される場合、WSSアレイ10は、4つの独立したWSSデバイスを提供してもよい。
Considering the above, it is clear that the
<第2の実施の形態>
図4は、第2の実施の形態の反射型液晶表示装置の構成を示す図である。
<Second embodiment>
FIG. 4 is a diagram showing a configuration of a reflective liquid crystal display device according to a second embodiment.
反射型液晶表示装置13は、中間調表示方式として、サブフレーム駆動方式を用いる。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間(例えば、動画の場合には1画像の表示単位である1フレーム期間)を複数のサブフレーム期間に分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって決まる。
The reflective liquid
反射型液晶表示装置13は、複数の画素Pixが規則的に配置された画像表示部61と、タイミングジェネレータ62と、垂直シフトレジスタ63と、データラッチ回路64と、水平ドライバ65と、を含む。水平ドライバ65は、水平シフトレジスタ65aと、ラッチ回路65bと、レベルシフタ/画素ドライバ65cと、を含む。
The reflective liquid
タイミングジェネレータ62、垂直シフトレジスタ63、データラッチ回路64及び水平ドライバ65が、本開示の「空間光変調器駆動部」の一例に相当する。
The
m本(mは2以上の自然数)の行走査線g1からgmまでは、行方向(x方向)に延在し、夫々の一端が垂直シフトレジスタ63に接続されている。なお、行走査線g1からgmに加えて、反転行走査線gb1からgbmまでが設けられる場合もあり得る。n本(nは2以上の自然数)の列データ線d1からdnまでは、列方向(y方向)に延在し、夫々の一端がレベルシフタ/画素ドライバ65cに接続されている。なお、列データ線d1からdnまでに加えて、反転列データ線db1からdbnまでが設けられる場合もあり得る。
The row scanning lines g1 to gm of m lines (m is a natural number of 2 or more) extend in the row direction (x direction), and one end of each is connected to the
画像表示部61は、行走査線g1からgmまでと、列データ線d1からdnまでと、が交差する各交差部に設けられた、複数の画素Pixを有する。つまり、複数の画素Pixは、二次元マトリクス状に配置されている。 The image display unit 61 has a plurality of pixels Pix provided at each intersection where the row scanning lines g1 to gm and the column data lines d1 to dn intersect. That is, the plurality of pixels Pix are arranged in a two-dimensional matrix.
画像表示部61内の全ての画素Pixは、一端がタイミングジェネレータ62に接続されたトリガ線trigに、共通接続されている。なお、トリガ線trigに加えて、反転トリガ線trigbを備える場合もあり得る。
All the pixels Pix in the image display unit 61 are commonly connected to the trigger line trig whose one end is connected to the
行走査線g1からgmまでが伝送する正転(非反転)行走査パルスと、反転行走査線gb1からgbmまでが伝送する反転行走査パルスとは、常に逆論理値の関係(相補的な関係)にある。 The forward (non-inverting) row scanning pulse transmitted from the row scanning lines g1 to gm and the inverted row scanning pulse transmitted from the inverted row scanning lines gb1 to gbm always have an inverse logic value relationship (complementary relationship). )It is in.
また、列データ線d1からdnまでが伝送する正転(非反転)データと、反転列データ線db1からdbnまでが伝送する反転データとは、常に逆論理値の関係(相補的な関係)にある。 Further, the forward rotation (non-inverted) data transmitted from the column data lines d1 to dn and the inverted data transmitted from the inverted column data lines db1 to dbn always have an inverse logic value relationship (complementary relationship). be.
また、トリガ線trigが伝送する正転トリガパルスTRIGと、反転トリガ線trigbが伝送する反転トリガパルスTRIGBとは、常に逆論理値の関係(相補的な関係)にある。 Further, the forward rotation trigger pulse TRIG transmitted by the trigger line trig and the reverse rotation trigger pulse TRIGB transmitted by the reverse trigger line trigb are always in an inverse logic value relationship (complementary relationship).
タイミングジェネレータ62は、上位装置71から垂直同期信号Vst、水平同期信号Hst、基本クロック信号CLKといった外部信号を入力信号として受ける。タイミングジェネレータ62は、外部信号に基づいて、交流化信号FR、垂直スタートパルスVST、水平スタートパルスHST、クロック信号VCK及びHCK、ラッチパルスLT、正転トリガパルスTRIG、反転トリガパルスTRIGB等の内部信号を生成する。
The
交流化信号FRは、1サブフレーム毎に極性反転する信号であり、画像表示部61を構成する画素Pix内の液晶素子の共通電極に、後述する共通電極電圧Vcomとして供給される。垂直スタートパルスVSTは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、この垂直スタートパルスVSTによって、サブフレームの切り替わりが制御される。水平スタートパルスHSTは、水平シフトレジスタ65aに入力する開始タイミングに出力されるパルス信号である。クロック信号VCKは、垂直シフトレジスタ63における1水平走査期間(1H)を規定するシフトクロックであり、クロック信号VCKのタイミングで垂直シフトレジスタ63がシフト動作を行う。クロック信号HCKは、水平シフトレジスタ65aにおけるシフトクロックであり、32ビット幅でデータをシフトしていくための信号である。
The AC signal FR is a signal whose polarity is inverted for each subframe, and is supplied to the common electrode of the liquid crystal element in the pixel Pix constituting the image display unit 61 as a common electrode voltage Vcom described later. The vertical start pulse VST is a pulse signal output at the start timing of each subframe described later, and the switching of subframes is controlled by the vertical start pulse VST. The horizontal start pulse HST is a pulse signal output at the start timing input to the
ラッチパルスLTは、水平シフトレジスタ65aが水平方向の1行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。タイミングジェネレータ62は、正転トリガパルスTRIGをトリガ線trigを通して、反転トリガパルスTRIGBを反転トリガ線trigbを通して、画像表示部61内の全ての画素Pixに供給する。正転トリガパルスTRIG及び反転トリガパルスTRIGBは、サブフレーム期間内で画像表示部61内の各画素Pix内の第1信号保持回路(後述)に順次データを書き込み終わった直後に出力される。正転トリガパルスTRIG及び反転トリガパルスTRIGBは、出力されたサブフレーム期間内で画像表示部61内の全ての画素Pixの第1信号保持回路(後述)のデータを同じ画素Pix内の第2信号保持回路(後述)に一度に転送するための信号である。
The latch pulse LT is a pulse signal output at the timing when the
垂直シフトレジスタ63は、それぞれのサブフレームの最初に供給される垂直スタートパルスVSTを、クロック信号VCKに従って転送する。また、垂直シフトレジスタ63は、行走査線g1からgmまでに対して正転行走査パルスを、反転行走査線gb1からgbmまでに対して反転行走査パルスを、1H単位で順次排他的に供給する。垂直シフトレジスタ63は、1フレーム期間では、全ての行走査線g1からgmまでに正転行走査パルスを供給し、全ての反転行走査線gb1からgbmに反転行走査パルスを供給する。これにより、1フレーム期間において、画像表示部61において最も上にある行走査線g1及び反転行走査線gb1から最も下にある行走査線gm及び反転行走査線gbmまで、行走査線g及び反転行走査線gbがそれぞれ1本ずつ順次1H単位で選択されていく。
The
データラッチ回路64は、図示しない外部回路から供給される、1サブフレーム毎に分割された32ビット幅のデータを、上位装置71からの基本クロック信号CLKに基づいてラッチする。その後、データラッチ回路64は、ラッチしたデータを、基本クロック信号CLKに同期して水平シフトレジスタ65aへ出力する。ここで、第2の実施の形態では、反射型液晶表示装置13は、映像信号の1フレームを、その映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームに分割して、サブフレームの組み合わせによって階調表示を行う。従って、上記の外部回路は、映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の1ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける32画素分の上記サブフレームデータをまとめて上記32ビット幅のデータとして、データラッチ回路64に供給する。
The
水平シフトレジスタ65aは、1ビットシリアルデータの処理系でみた場合、タイミングジェネレータ62から1Hの最初に供給される水平スタートパルスHSTによりシフトを開始する。そして、水平シフトレジスタ65aは、データラッチ回路64から供給される32ビット幅のデータをクロック信号HCKに同期してシフトする。ラッチパルスLTは、水平シフトレジスタ65aが画像表示部61の1行分の画素数nと同じnビット分のデータをシフトし終わった時点で、タイミングジェネレータ62から供給される。ラッチ回路65bは、ラッチパルスLTに従って、水平シフトレジスタ65aから並列に供給されるnビット分のデータ(即ち、同じ行のn画素分のサブフレームデータ)をラッチし、レベルシフタ/画素ドライバ65cのレベルシフタへ出力する。ラッチ回路65bへのデータ転送が終了すると、タイミングジェネレータ62から水平スタートパルスHSTが再び出力され、水平シフトレジスタ65aはクロック信号HCKに従ってデータラッチ回路64からの32ビット幅のデータのシフトを再開する。
When viewed in a 1-bit serial data processing system, the
レベルシフタ/画素ドライバ65c内のレベルシフタは、ラッチ回路65bによりラッチされて供給される1行のn画素に対応したn個のサブフレームデータの信号レベルを、液晶駆動電圧振幅までレベルシフトする。レベルシフタ/画素ドライバ65c内の画素ドライバは、レベルシフト後の、1行のn画素に対応したn個のサブフレームデータを、n本の列データ線d1からdnまでに、並列に出力する。
The level shifter in the level shifter /
水平ドライバ65は、1H内において、今回データを書き込む画素行に対するデータの出力と、次の1H内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた1行分のn個のサブフレームデータが、データ信号としてそれぞれn本の列データ線d1からdnまでに、並列に且つ一斉に出力される。 The horizontal driver 65 performs the output of data for the pixel row in which the data is written this time and the shift of the data regarding the pixel row in which the data is written in the next 1H in parallel in 1H. In a certain horizontal scanning period, n subframe data for one latched row are output in parallel and all at once from n column data lines d1 to dn as data signals.
垂直シフトレジスタ63からの正転行走査パルスによって選択された1つの行のn個の画素Pixは、レベルシフタ/画素ドライバ65cから一斉に出力された1行分のn個のサブフレームデータを、n本の列データ線d1からdnまでを介してサンプリングする。そして、1つの行のn個の画素Pixは、サンプリングした1行分のn個のサブフレームデータを、各画素Pix内の第1信号保持回路(後述)に夫々書き込む。
The n pixel Pix in one row selected by the normal rotation scan pulse from the
図5は、第2の実施の形態の反射型液晶表示装置の画素の構成を示す図である。 FIG. 5 is a diagram showing a pixel configuration of the reflective liquid crystal display device according to the second embodiment.
画素Pixは、行走査線gと、列データ線dと、の交差部に、配置されている。画素Pixは、1ビットの階調データ(画素データ)を夫々記憶する、第1メモリ81及び第2メモリ82を含む。第1メモリ81は、スイッチ81aと、第1信号保持回路81bと、を含む。第2メモリ82は、スイッチ82aと、第2信号保持回路82bと、を含む。
The pixel Pix is arranged at the intersection of the row scanning line g and the column data line d. The pixel Pix includes a
画素Pixは、液晶表示素子LCを含む。液晶表示素子LCは、互いに対向して配置された反射電極PEと共通電極CEとの間に液晶LCMが挟持されている。共通電極CEは、反射型液晶表示装置13の対向基板に形成されることが例示されるが、本開示はこれに限定されない。
The pixel Pix includes a liquid crystal display element LC. In the liquid crystal display element LC, a liquid crystal LCM is sandwiched between the reflective electrodes PE and the common electrode CE arranged so as to face each other. It is exemplified that the common electrode CE is formed on the facing substrate of the reflective liquid
列データ線dは、水平ドライバ65(図4参照)に接続されている。水平ドライバ65は、駆動タイミングを変えて特定の列データ線dを駆動する。行走査線gは、垂直シフトレジスタ63(図4参照)に接続されている。垂直シフトレジスタ63は、駆動タイミングを変えて特定の行走査線gを駆動する。
The column data line d is connected to the horizontal driver 65 (see FIG. 4). The horizontal driver 65 drives a specific column data line d by changing the drive timing. The row scan line g is connected to the vertical shift register 63 (see FIG. 4). The
スイッチ81aは、行走査線gに正転行走査パルスが供給されると、オン状態になる。このとき、列データ線dから供給される階調データが、スイッチ81aを経由して、第1信号保持回路81bに書き込まれる。スイッチ82aは、トリガ線trigに正転トリガパルスTRIGが供給されると、オン状態になる。このとき、第1信号保持回路81bに保持されている階調データが、スイッチ82aを経由して、第2信号保持回路82bに転送される。第2信号保持回路82bに転送された階調データは、液晶表示素子LCの反射電極PEに供給される。
The
列データ線dと行走査線gとによって特定の交差部の画素Pixが選択されると、画素Pix内の第1メモリ81に、1ビットの階調データが書き込まれる。これを全部の画素Pixに対してタイミングをずらして繰り返すことによって、全部の画素Pixに1ビットの階調データが書き込まれる。その後、全部の画素Pixに共通に接続されたトリガ線trigに正転トリガパルスTRIGが供給されることによって、全部の画素Pixにおいて、第1メモリ81に保持された階調データが、第2メモリ82に転送される。第2メモリ82には反射電極PEが接続されており、第2メモリ82に保持されている階調データは、液晶表示素子LCに印加されることになる。
When the pixel Pix at a specific intersection is selected by the column data line d and the row scanning line g, 1-bit gradation data is written in the
第1メモリ81から第2メモリ82への階調データの転送が終わったところで正転トリガパルスTRIGの供給が終了することによって、第1メモリ81と第2メモリ82との間が非導通となる。そして、再び、全部の画素Pixの第1メモリ81に、1ビットの階調データが書き込まれる。第1メモリ81に階調データが書き込まれている最中は、第2メモリ82に保持されている階調データが、液晶表示素子LCに印加され続ける。
When the transfer of the gradation data from the
階調データについて、説明する。まず、正転サブフレーム階調データが、全部の画素Pixに書き込まれ、液晶表示素子LCは、正転サブフレーム階調データに基づいて表示を行う。次に、反転階調データが、全部の画素Pixの第1メモリ81に書き込まれる。反転階調データの第1メモリ81への書き込みが終わったところで正転トリガパルスTRIGが供給され、反転階調データが全部の画素Pixの第2メモリ82に一度に転送される。そして、液晶表示素子LCは、反転階調データに基づいて表示を行う。このタイミングにおいて、液晶表示素子LCの共通電極CEに供給される共通電極電圧Vcomが、反転される。反転階調データと共通電極電圧Vcomとの電圧の関係は、正転サブフレーム階調データを液晶表示素子LCに印加した場合と比較して、逆側の電圧となる。つまり、正転サブフレーム階調データ及び反転階調データが画素Pixに順次入力されることにより、液晶表示素子LCは、正負の交流駆動を行うことができる。これにより、液晶表示素子LCが焼き付くことなく、信頼性の高い反射型液晶表示装置13が実現できる。
The gradation data will be described. First, the normal rotation subframe gradation data is written in all the pixels Pix, and the liquid crystal display element LC displays the normal rotation subframe gradation data based on the normal rotation subframe gradation data. Next, the inverted gradation data is written to the
画素Pixの構成によれば、画素Pixの第1メモリ81への階調データ書き込み時間と、液晶表示素子LCの反射電極PEへの階調データ印加時間と、を分けることができる。つまり、階調データ書き込み時間に第1メモリ81に書き込まれる階調データは、第1メモリ81に書き込まれた時点では、液晶表示素子LCに印加されることがない。従って、第1メモリ81への階調データの書き込みの途中で、反射電極PEの電圧と共通電極電圧Vcomとの電圧関係が崩れることがない。そのため、従来のように、階調データ書き込み時間において、反射電極PEと共通電極CEとを同電位にして液晶表示素子LCをオフ状態にする必要がない。このように、階調データ書き込み時間における液晶表示素子LCの表示ロス時間を無くすことができるので、階調が良い高性能な反射型液晶表示装置13を提供することができる。また、階調データ書き込み時間中に液晶表示素子LCが表示を行うことができないという制約がなくなる。従って、FHD(1920×1080)や4K2Kなどの画素数の多いものについても、階調を犠牲にすることなく、性能の良い反射型液晶表示装置13を実現することが可能である。
According to the configuration of the pixel Pix, the time for writing the gradation data to the
<第3の実施の形態>
図6は、第3の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。
<Third embodiment>
FIG. 6 is a diagram showing a circuit configuration of pixels of the reflective liquid crystal display device according to the third embodiment.
列データ線d及び反転列データ線dbは、レベルシフタ/画素ドライバ65c(図4参照)に一端が夫々接続されて列方向(y方向)に延在する。列データ線d及び反転列データ線dbは、正転サブフレーム階調データ用の列データ線djと反転階調データ用の反転列データ線dbjとを1対とする、全部でn対の列データ線のうちの、任意の1対である。画素Pix1は、任意の1対の列データ線d及び反転列データ線dbと、任意の1本の行走査線gと、の交差部に設けられている。
One end of each of the column data line d and the inverted column data line db is connected to the level shifter /
画素Pix1は、第1メモリ91及び第2メモリ92と、液晶表示素子LCと、を含む。第1メモリ91は、スイッチSW11a及びSW11bと、第1信号保持回路SM11と、を含む。第2メモリ92は、スイッチSW12a及びSW12bと、第2信号保持回路SM12と、を含む。
Pixel Pix1 includes a
画素Pix1では、第1メモリ91及び第2メモリ92の各々が、スタティックランダムアクセスメモリ(Static Random Access Memory:SRAM)で構成されている。
In the
スイッチSW11a及びSW11bが、本開示の「第1スイッチング回路」の一例に相当する。第1信号保持回路SM11が、本開示の「第1信号保持回路」の一例に相当する。第1メモリ91が、本開示の「第1スタティックランダムアクセスメモリ」の一例に相当する。スイッチSW12a及びSW12bが、本開示の「第2スイッチング回路」の一例に相当する。第2信号保持回路SM12が、本開示の「第2信号保持回路」の一例に相当する。第2メモリ92が、本開示の「第2スタティックランダムアクセスメモリ」の一例に相当する。
The switches SW11a and SW11b correspond to an example of the "first switching circuit" of the present disclosure. The first signal holding circuit SM11 corresponds to an example of the "first signal holding circuit" of the present disclosure. The
スイッチSW11aは、ゲートが行走査線gに接続され、ドレインが列データ線dに接続され、ソースが第1信号保持回路SM11の一方の入力端子に接続されている、Nチャネル型のMOS(Metal Oxide Semiconductor:金属酸化物半導体)(以下、NMOS)トランジスタで構成されている。スイッチSW11bは、ゲートが行走査線gに接続され、ドレインが反転列データ線dbに接続され、ソースが第1信号保持回路SM11の他方の入力端子に接続されている、NMOSトランジスタで構成されている。 The switch SW11a is an N-channel type MOS (Metal) in which the gate is connected to the row scanning line g, the drain is connected to the column data line d, and the source is connected to one input terminal of the first signal holding circuit SM11. Oxide Semiconductor: It is composed of (NMOS) transistors. The switch SW11b is composed of an NaCl transistor in which the gate is connected to the row scan line g, the drain is connected to the inverted column data line db, and the source is connected to the other input terminal of the first signal holding circuit SM11. There is.
第1信号保持回路SM11は、一方の出力端子が他方の入力端子に接続された2つのインバータINV1及びINV2で構成される、自己保持型メモリである。インバータINV1の入力端子は、インバータINV2の出力端子と、スイッチSW11aを構成するNMOSトランジスタのソースと、スイッチSW12aと、に接続されている。インバータINV2の入力端子は、インバータINV1の出力端子と、スイッチSW11bを構成するNMOSトランジスタのソースと、スイッチSW12bと、に接続されている。 The first signal holding circuit SM11 is a self-holding memory composed of two inverters INV1 and INV2 in which one output terminal is connected to the other input terminal. The input terminal of the inverter INV1 is connected to the output terminal of the inverter INV2, the source of the MIMO transistor constituting the switch SW11a, and the switch SW12a. The input terminal of the inverter INV2 is connected to the output terminal of the inverter INV1, the source of the nanotube transistor constituting the switch SW11b, and the switch SW12b.
スイッチSW12aは、ゲートがトリガ線trigに接続され、ドレインが第1信号保持回路SM11とスイッチSW11aとの接続点に接続され、ソースが第2信号保持回路SM12の一方の入力端子に接続されている、NMOSトランジスタで構成されている。スイッチSW12bは、ゲートがトリガ線trigに接続され、ドレインが第1信号保持回路SM11とスイッチSW11bとの接続点に接続され、ソースが第2信号保持回路SM12の他方の入力端子に接続されている、NMOSトランジスタで構成されている。 In the switch SW12a, the gate is connected to the trigger line transistor, the drain is connected to the connection point between the first signal holding circuit SM11 and the switch SW11a, and the source is connected to one input terminal of the second signal holding circuit SM12. , NMOS is composed of transistors. The switch SW12b has a gate connected to the trigger line transistor, a drain connected to the connection point between the first signal holding circuit SM11 and the switch SW11b, and a source connected to the other input terminal of the second signal holding circuit SM12. , NMOS is composed of transistors.
第2信号保持回路SM12は、一方の出力端子が他方の入力端子に接続された2つのインバータINV3及びINV4で構成される、自己保持型メモリである。インバータINV3の入力端子は、インバータINV4の出力端子と、スイッチSW12aを構成するNMOSトランジスタのソースと、反射電極PEと、に接続されている。インバータINV4の入力端子は、インバータINV3の出力端子と、スイッチSW12bを構成するNMOSトランジスタのソースと、に接続されている。 The second signal holding circuit SM12 is a self-holding memory composed of two inverters INV3 and INV4 in which one output terminal is connected to the other input terminal. The input terminal of the inverter INV3 is connected to the output terminal of the inverter INV4, the source of the NOTE transistor constituting the switch SW12a, and the reflection electrode PE. The input terminal of the inverter INV4 is connected to the output terminal of the inverter INV3 and the source of the NOTE transistor constituting the switch SW12b.
インバータINV1、INV2、INV3及びINV4の各々は、CMOS(Complementary Metal Oxide Semiconductor)インバータの構成が例示される。 Each of the inverters INV1, INV2, INV3 and INV4 is exemplified by the configuration of a CMOS (Complementary Metal Oxide Semiconductor) inverter.
図7は、CMOSインバータの回路構成を示す図である。PMOSトランジスタPtrのソースは、電源電圧VDDに接続されている。PMOSトランジスタPtrのドレインは、NMOSトランジスタNtrのドレインに接続されている。NMOSトランジスタNtrのソースは、基準電圧GNDに接続されている。PMOSトランジスタPtrのゲートとNMOSトランジスタNtrのゲートとは接続されており、CMOSインバータの入力端子INである。PMOSトランジスタPtrのドレインとNMOSトランジスタNtrのドレインとは接続されており、CMOSインバータの出力端子OUTである。 FIG. 7 is a diagram showing a circuit configuration of a CMOS inverter. The source of the polyclonal transistor Ptr is connected to the power supply voltage VDD. The drain of the polyclonal transistor Ptr is connected to the drain of the nanotube transistor Ntr. The source of the IGMP transistor Ntr is connected to the reference voltage GND. The gate of the ProLiant transistor Ptr and the gate of the MIMO transistor Ntr are connected to each other and are input terminals IN of the CMOS inverter. The drain of the FIGURE transistor Ptr and the drain of the Now's transistor Ntr are connected to each other and are the output terminals OUT of the CMOS inverter.
再び図6を参照すると、第1メモリ91への階調データ書き込みは、正転行走査パルスによって動作する2つのスイッチSW11a及びSW11bを経由して行われる。列データ線dと反転列データ線dbとには、互いに逆極性の階調データが供給される。2つのスイッチSW11a及びSW11bは、NMOSトランジスタで構成されている。スイッチSW11a及びSW11bのうち、一方のスイッチのNMOSトランジスタのドレインには電源電圧VDDが供給され、他方のスイッチのNMOSトランジスタのドレインには基準電圧GNDが供給される。一方のNMOSトランジスタのドレインに電源電圧VDDが供給される場合、NMOSトランジスタのソースからは、電源電圧VDDからNMOSトランジスタの閾値電圧Vth分だけ低い電圧しか、出力されない。しかも、この電圧では、NMOSトランジスタを閾値電圧Vth近辺で駆動することになるので、電流がほとんど流れなくなる。このため、他方の基準電圧GNDが供給されるNMOSトランジスタによって、第1メモリ91に階調データが書き込まれる。
Referring to FIG. 6 again, the gradation data is written to the
第2メモリ92への階調データ書き込みは、正転トリガパルスTRIGによって動作する2つのスイッチSW12a及びSW12bを経由して行われる。インバータINV2の出力端子とスイッチSW12aとの間の配線mと、インバータINV1の出力端子とスイッチSW12bとの間の配線mbと、には、互いに逆極性の階調データが供給される。2つのスイッチSW12a及びSW12bは、NMOSトランジスタで構成されている。スイッチSW12a及びSW12bのうち、一方のスイッチのNMOSトランジスタのドレインには電源電圧VDDが供給され、他方のスイッチのNMOSトランジスタのドレインには基準電圧GNDが供給される。一方のNMOSトランジスタのドレインに電源電圧VDDが供給される場合、NMOSトランジスタのソースからは、電源電圧VDDからNMOSトランジスタの閾値電圧Vth分だけ低い電圧しか、出力されない。しかも、この電圧では、NMOSトランジスタを閾値電圧Vth近辺で駆動することになるので、電流がほとんど流れなくなる。このため、他方の基準電圧GNDが供給されるNMOSトランジスタによって、第2メモリ92に階調データが書き込まれる。
The gradation data is written to the
正転トリガパルスTRIGが供給された場合に、第2メモリ92の階調データを第1メモリ91の階調データによって書き換える必要がある。つまり、第2メモリ92の階調データによって第1メモリ91の階調データが書き換わってはならない。このため、第2メモリ92を構成するインバータINV3及びINV4の駆動力は、第1メモリ91を構成するインバータINV1及びINV2の駆動力よりも、小さくする必要がある。つまり、第1メモリ91と第2メモリ92の階調データが異なっていた場合、正転トリガパルスTRIGが供給されたときに、インバータINV1の出力とインバータINV3の出力とが競合することになる。インバータINV4の階調データをインバータINV1の階調データによって確実に書き換えることができるように、インバータINV1の駆動力は、インバータINV3の駆動力よりも大きくする必要がある。
When the forward rotation trigger pulse TRIG is supplied, it is necessary to rewrite the gradation data of the
同様に、インバータINV2とインバータINV4との競合では、インバータINV3の階調データをインバータINV2の階調データによって確実に書き換えることができる必要がある。従って、インバータINV2の駆動力は、インバータINV4の駆動力よりも大きくする必要がある。 Similarly, in the competition between the inverter INV2 and the inverter INV4, it is necessary that the gradation data of the inverter INV3 can be reliably rewritten by the gradation data of the inverter INV2. Therefore, the driving force of the inverter INV2 needs to be larger than the driving force of the inverter INV4.
図8は、インバータ間の駆動力の大小関係を説明する図である。 FIG. 8 is a diagram illustrating the magnitude relationship of the driving force between the inverters.
インバータINV1とインバータINV3との関係を簡単に説明すると、配線mbにおける第1メモリ91の階調データが“H”レベルの場合、インバータINV1のPMOSトランジスタPT1がオンしている状態である。それに対し、第2メモリ92のmb側の階調データが既に“L”レベルであった場合、インバータINV3のNMOSトランジスタNT2がオンしている状態である。
Briefly explaining the relationship between the inverter INV1 and the inverter INV3, when the gradation data of the
正転トリガパルスTRIGの“H”レベルによって、スイッチSW12bを構成するNMOSトランジスタがオンし、インバータINV1とインバータINV3との出力同士が導通した場合を検討する。電流は、電源電圧VDDからインバータINV1のPMOSトランジスタPT1及びインバータINV3のNMOSトランジスタNT2を経由して基準電圧GNDへ流れる。このとき、配線mbの電圧は、インバータINV1のPMOSトランジスタPT1及びインバータINV3のNMOSトランジスタNT2のオン抵抗の比によって、決まる。 Consider the case where the nanotube transistor constituting the switch SW12b is turned on by the “H” level of the forward rotation trigger pulse TRIG, and the outputs of the inverter INV1 and the inverter INV3 are electrically connected to each other. The current flows from the power supply voltage VDD to the reference voltage GND via the polyclonal transistor PT1 of the inverter INV1 and the nanotube transistor NT2 of the inverter INV3. At this time, the voltage of the wiring mb is determined by the ratio of the on-resistance of the polyclonal transistor PT1 of the inverter INV1 and the nanotube transistor NT2 of the inverter INV3.
逆に、配線mbにおける第1メモリ91の階調データが“L”レベルの場合、インバータINV1のNMOSトランジスタNT1がオンしている状態である。それに対し、第2メモリ92のmb側の階調データが既に“H”レベルであった場合、インバータINV3のPMOSトランジスタPT2がオンしている状態である。
On the contrary, when the gradation data of the
正転トリガパルスTRIGの“H”レベルによって、スイッチSW12bを構成するNMOSトランジスタがオンし、インバータINV1とインバータINV3との出力同士が導通した場合を検討する。電流は、電源電圧VDDからインバータINV3のPMOSトランジスタPT2及びインバータINV1のNMOSトランジスタNT1を経由して基準電圧GNDへ流れる。このとき、配線mbの電圧は、インバータINV3のPMOSトランジスタPT2及びインバータINV1のNMOSトランジスタNT1のオン抵抗の比によって、決まる。 Consider the case where the nanotube transistor constituting the switch SW12b is turned on by the “H” level of the forward rotation trigger pulse TRIG, and the outputs of the inverter INV1 and the inverter INV3 are electrically connected to each other. The current flows from the power supply voltage VDD to the reference voltage GND via the polyclonal transistor PT2 of the inverter INV3 and the nanotube transistor NT1 of the inverter INV1. At this time, the voltage of the wiring mb is determined by the ratio of the on-resistance of the polyclonal transistor PT2 of the inverter INV3 and the IGMP transistor NT1 of the inverter INV1.
また、配線mbには、インバータINV4(図6参照)の入力ゲートが接続されている。インバータINV4は、配線mbの電圧レベルの入力によって、出力データが“L”レベル又は“H”レベルに確定される。つまり、第2メモリ92の出力データは、配線mbの電圧レベルによって決定される。従って、第1メモリ91の階調データによって第2メモリ92の階調データを書き換えるためには、インバータINV1及びINV2のトランジスタのオン抵抗が、インバータINV3及びINV4のトランジスタのオン抵抗よりも低い必要がある。インバータINV1及びINV2のトランジスタのオン抵抗がインバータINV3及びINV4のトランジスタのオン抵抗よりも低いことにより、第1メモリ91の階調データは、第2メモリ92の階調データレベルによらず、第2メモリ92に確実に書き込まれる。
Further, an input gate of the inverter INV4 (see FIG. 6) is connected to the wiring mb. In the inverter INV4, the output data is fixed to the "L" level or the "H" level by the input of the voltage level of the wiring mb. That is, the output data of the
オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。 The use of a transistor with a low on-resistance can be realized by using a transistor with a high driving force, and can be realized by reducing the gate length or increasing the gate width.
再び図6を参照すると、全部の画素Pix1の第2メモリ92に第1メモリ91に記憶されていた階調データが一斉に転送されると、正転トリガパルスTRIGが“L”レベルとなり、スイッチSW12a及びSW12bがオフ状態になる。このため、第2メモリ92は、転送された階調データを保持し、任意の時間(ここでは、1サブフレーム期間)、反射電極PEの電位を、階調データに応じた電位に固定することができる。
Referring to FIG. 6 again, when the gradation data stored in the
なお、スイッチSW11a、SW11b、SW12a及びSW12bは、PMOSトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。 The switches SW11a, SW11b, SW12a and SW12b may be configured by a polyclonal transistor. In that case, since it may be considered as having the opposite polarity to the above description, the illustration and description will be omitted.
また、スイッチSW11a、SW11b、SW12a及びSW12bは、PMOSトランジスタとNMOSトランジスタとで構成されるトランスミッションゲートであっても良い。 Further, the switches SW11a, SW11b, SW12a and SW12b may be a transmission gate composed of a polyclonal transistor and an IGMP transistor.
図9は、第3の実施の形態の反射型液晶表示装置の動作を示すタイミング図である。 FIG. 9 is a timing diagram showing the operation of the reflective liquid crystal display device according to the third embodiment.
前述したように、反射型液晶表示装置13(図4参照)において、垂直シフトレジスタ63から出力される正転行走査パルスによって、行走査線g1から行走査線gmへ向って、行走査線gが1本ずつ順次1H単位で選択されていく。これにより、画像表示部61を構成する複数の画素Pix1は、選択された行走査線gに共通に接続された1行のn個の画素Pix1単位で階調データの書き込みが行われる。そして、画像表示部61を構成する複数の画素Pix1の全部への書き込みが終わった後、正転トリガパルスTRIGによって、全部の画素Pix1の第1メモリ91から第2メモリ92への転送が一斉に行われる。
As described above, in the reflective liquid crystal display device 13 (see FIG. 4), the row scan line g is directed from the row scan line g1 to the row scan line gm by the normal rotation scan pulse output from the
図9(A)は、水平ドライバ65から列データ線d1からdnまでに出力される1ビットのサブフレーム階調データの一画素の書き込み期間及び読み出し期間を模式的に示す。右下がりの斜線が書き込み期間を示す。なお、図9(A)中、ビットB0b、B1b及びB2bは、ビットB0、B1及びB2の階調データの反転データである。 FIG. 9A schematically shows a write period and a read period of one pixel of 1-bit subframe gradation data output from the horizontal driver 65 from the column data lines d1 to dn. The downward slash indicates the writing period. In FIG. 9A, the bits B0b, B1b and B2b are inverted data of the gradation data of the bits B0, B1 and B2.
図9(B)は、タイミングジェネレータ62からトリガ線trigに出力される正転トリガパルスTRIGを示す。正転トリガパルスTRIGは、1サブフレーム毎に出力される。
FIG. 9B shows a forward rotation trigger pulse TRIG output from the
図9(C)は、反射電極PEに印加されるサブフレーム階調データのビットを模式的に示す。図9(D)は、共通電極電圧Vcomを示す。図9(E)は、液晶LCMに印加される電圧を示す。 FIG. 9C schematically shows the bits of the subframe gradation data applied to the reflective electrode PE. FIG. 9D shows a common electrode voltage Vcom. FIG. 9E shows the voltage applied to the liquid crystal LCM.
まず、タイミングジェネレータ62から出力される正転行走査パルスによって選択された1行の複数の画素Pix1は、正転行走査パルスによって、スイッチSW11a及びSW11bがオン状態になる。そのとき、列データ線dに出力されるビットB0(図9(A))の正転サブフレーム階調データが、スイッチSW11aによってサンプリングされ、第1信号保持回路SM11に書き込まれる。以下、同様にして、画像表示部61を構成する全ての画素Pix1の第1信号保持回路SM11にビットB0の正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングT1において、“H”レベルの正転トリガパルスTRIG(図9(B))が、画像表示部61を構成する全ての画素Pix1に同時に供給される。
First, the switches SW11a and SW11b of the plurality of pixels Pix1 in one row selected by the forward rotation scan pulse output from the
これにより、全ての画素Pix1のスイッチSW12a及びSW12bがオン状態となる。従って、第1信号保持回路SM11に記憶されているビットB0の正転サブフレーム階調データが、スイッチSW12a及びSW12bを経由して、第2信号保持回路SM12に一斉に転送されて保持される。それと共に、ビットB0の正転サブフレーム階調データが反射電極PEに印加される。第2信号保持回路SM12によるビットB0の正転サブフレーム階調データの保持期間は、タイミングT1から、次の“H”レベルの正転トリガパルスTRIGが入力されるタイミングT2まで、の1サブフレーム期間である。 As a result, the switches SW12a and SW12b of all the pixels Pix1 are turned on. Therefore, the normal rotation subframe gradation data of the bit B0 stored in the first signal holding circuit SM11 is collectively transferred to and held in the second signal holding circuit SM12 via the switches SW12a and SW12b. At the same time, the normal rotation subframe gradation data of the bit B0 is applied to the reflection electrode PE. The retention period of the normal rotation subframe gradation data of the bit B0 by the second signal holding circuit SM12 is one subframe from the timing T1 to the timing T2 at which the next “H” level forward rotation trigger pulse TRIG is input. It is a period.
ここで、サブフレーム階調データのビット値が「1」即ち“H”レベルの場合、反射電極PEには、電源電圧VDD(例えば、3.3V)が印加される。サブフレーム階調データのビット値が「0」即ち“L”レベルの場合、反射電極PEには、基準電圧GND(例えば、0V)が印加される。一方、共通電極CEには、基準電圧GND、電源電圧VDDに制限されることなく、自由な電圧が共通電極電圧Vcomとして印加できるようになっている。共通電極電圧Vcomは、“H”レベルの正転トリガパルスTRIGが供給される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Vcomは、正転サブフレーム階調データが反射電極PEに印加されるサブフレーム期間(例えば、タイミングT1からタイミングT2まで)は、図9(D)に示すように、0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。 Here, when the bit value of the subframe gradation data is “1”, that is, “H” level, the power supply voltage VDD (for example, 3.3 V) is applied to the reflective electrode PE. When the bit value of the subframe gradation data is “0”, that is, “L” level, a reference voltage GND (for example, 0V) is applied to the reflective electrode PE. On the other hand, a free voltage can be applied to the common electrode CE as the common electrode voltage Vcom without being limited by the reference voltage GND and the power supply voltage VDD. The common electrode voltage Vcom is set to switch to a specified voltage at the same timing as when the "H" level normal rotation trigger pulse TRIG is supplied. Here, the common electrode voltage Vcom is 0 V for the subframe period (for example, from timing T1 to timing T2) in which the normal rotation subframe gradation data is applied to the reflective electrode PE, as shown in FIG. 9 (D). The voltage is set to be lower than the threshold voltage Vtt of the liquid crystal display.
液晶表示素子LCは、反射電極PEの印加電圧と共通電極電圧Vcomとの差電圧の絶対値である、液晶LCMの印加電圧に応じた階調表示を行う。タイミングT1からタイミングT2までの1サブフレーム期間では、ビットB0の正転サブフレーム階調データが反射電極PEに印加される。従って、液晶LCMの印加電圧は、図9(E)に示すように、サブフレーム階調データのビット値が「1」の場合は3.3V+Vtt(=3.3V-(-Vtt))となる。一方、液晶LCMの印加電圧は、サブフレーム階調データのビット値が「0」の場合は+Vtt(=0V-(-Vtt))となる。 The liquid crystal display element LC performs gradation display according to the applied voltage of the liquid crystal LCM, which is an absolute value of the difference voltage between the applied voltage of the reflecting electrode PE and the common electrode voltage Vcom. In one subframe period from the timing T1 to the timing T2, the normal rotation subframe gradation data of the bit B0 is applied to the reflection electrode PE. Therefore, as shown in FIG. 9E, the applied voltage of the liquid crystal LCM is 3.3V + Vtt (= 3.3V− (−Vtt)) when the bit value of the subframe gradation data is “1”. .. On the other hand, the applied voltage of the liquid crystal LCM is + Vtt (= 0V− (−Vtt)) when the bit value of the subframe gradation data is “0”.
図10は、液晶の印加電圧(RMS(実効)電圧)とグレースケール値との関係を示す図である。 FIG. 10 is a diagram showing the relationship between the applied voltage (RMS (effective) voltage) of the liquid crystal display and the gray scale value.
図10に示すように、グレースケール値曲線101は、高い電圧側にシフトされる。具体的には、黒のグレースケール値が液晶LCMの閾値電圧VttのRMS電圧に対応し、白のグレースケール値が液晶LCMの飽和電圧Vsat(=3.3V+Vtt)のRMS電圧に対応する。グレースケール値をグレースケール値曲線101の有効部分に一致させることが可能である。従って、液晶表示素子LCは、上記のように液晶LCMの印加電圧が(3.3V+Vtt)のときは白を表示し、+Vttのときは黒を表示する。
As shown in FIG. 10, the
再び図9を参照すると、ビットB0の正転サブフレーム階調データを表示しているサブフレーム期間内において、ビットB0b(図9(A)参照)の反転サブフレーム階調データの、画素Pix1の第1信号保持回路SM11への書き込みが順番に開始される。そして、画像表示部61の全部の画素Pix1の第1信号保持回路SM11にビットB0bの反転サブフレーム階調データが書き込まれる。その書き込み終了後のタイミングT2において、“H”レベルの正転トリガパルスTRIGが画像表示部61を構成する全ての画素Pix1に同時に供給される。 Referring to FIG. 9 again, within the subframe period displaying the normal rotation subframe gradation data of bit B0, the inverted subframe gradation data of bit B0b (see FIG. 9A) of the pixel Pix1. Writing to the first signal holding circuit SM11 is started in order. Then, the inverted subframe gradation data of the bit B0b is written in the first signal holding circuit SM11 of all the pixels Pix1 of the image display unit 61. At the timing T2 after the writing is completed, the “H” level forward rotation trigger pulse TRIG is simultaneously supplied to all the pixels Pix1 constituting the image display unit 61.
これにより、全ての画素Pix1のスイッチSW12a及びSW12bがオン状態になる。従って、第1信号保持回路SM11に記憶されているビットB0bの反転サブフレーム階調データが、スイッチSW12a及びSW21bを経由して、第2信号保持回路SM
12に転送されて保持される。それと共に、ビットB0bの反転サブフレーム階調データが反射電極PEに印加される。第2信号保持回路SM12によるビットB0bの反転サブフレーム階調データの保持期間は、タイミングT2から、次の“H”レベルの正転トリガパルスTRIGが供給されるタイミングT3まで、の1サブフレーム期間である。ここで、ビットB0bの反転サブフレーム階調データは、ビットB0の正転サブフレーム階調データと常に逆論理値の関係にある。従って、ビットB0bの反転サブフレーム階調データは、ビットB0の正転サブフレーム階調データが「1」の場合は「0」であり、ビットB0の正転サブフレーム階調データが「0」の場合は「1」である。
As a result, the switches SW12a and SW12b of all the pixels Pix1 are turned on. Therefore, the inverted subframe gradation data of the bit B0b stored in the first signal holding circuit SM11 passes through the switches SW12a and SW21b, and the second signal holding circuit SM.
Transferred to 12 and retained. At the same time, the inverted subframe gradation data of the bit B0b is applied to the reflection electrode PE. The retention period of the inverted subframe gradation data of the bit B0b by the second signal retention circuit SM12 is one subframe period from the timing T2 to the timing T3 when the next “H” level forward rotation trigger pulse TRIG is supplied. Is. Here, the inverted subframe gradation data of the bit B0b always has an inverse logic value relationship with the normal rotation subframe gradation data of the bit B0. Therefore, the inverted subframe gradation data of the bit B0b is "0" when the normal rotation subframe gradation data of the bit B0 is "1", and the normal rotation subframe gradation data of the bit B0 is "0". In the case of, it is "1".
一方、共通電極電圧Vcomは、反転サブフレーム階調データが反射電極PEに印加されるタイミングT2からタイミングT3までの1サブフレーム期間は、図9(D)に示すように、3.3Vよりも液晶LCMの閾値電圧Vttだけ高い電圧に設定される。従って、タイミングT2からタイミングT3までの1サブフレーム期間では、液晶LCMの印加電圧は、図9(E)に示すように、サブフレーム階調データのビット値が「1」の場合は-Vtt(=3.3V-(3.3V+Vtt))となる。一方、液晶LCMの印加電圧は、サブフレーム階調データのビット値が「0」の場合は、-3.3V-Vtt(=0V-(3.3V+Vtt))となる。 On the other hand, the common electrode voltage Vcom has a one subframe period from the timing T2 to the timing T3 when the inverted subframe gradation data is applied to the reflective electrode PE, as shown in FIG. 9D, more than 3.3V. The voltage is set higher by the threshold voltage Vtt of the liquid crystal LCM. Therefore, in one subframe period from timing T2 to timing T3, the applied voltage of the liquid crystal LCM is −Vtt (as shown in FIG. 9E) when the bit value of the subframe gradation data is “1”. = 3.3V- (3.3V + Vtt)). On the other hand, the applied voltage of the liquid crystal LCM is -3.3V-Vtt (= 0V- (3.3V + Vtt)) when the bit value of the subframe gradation data is "0".
ビットB0の正転サブフレーム階調データのビット値が「1」であった場合は、続いて入力されるビットB0bの反転サブフレーム階調データのビット値は「0」である。そのため、液晶LCMの印加電圧は、-(3.3V+Vtt)となり、液晶LCMに印加される電位の方向は、ビットB0の正転サブフレーム階調データの時とは逆となるが絶対値が同じである。従って、画素Pix1は、ビットB0の正転サブフレーム階調データ表示の時と同様に、白を表示する。同様に、ビットB0の正転サブフレーム階調データのビット値が「0」であった場合は、続いて入力されるビットB0bの反転サブフレーム階調データのビット値は「1」である。そのため、液晶LCMの印加電圧は、-Vttとなり、液晶LCMに印加される電位の方向はビットB0の正転サブフレーム階調データの時とは逆となるが絶対値が同じである。従って、画素Pix1は、ビットB0の正転サブフレーム階調データ表示の時と同様に、黒を表示する。 When the bit value of the forward rotation subframe gradation data of the bit B0 is "1", the bit value of the inverted subframe gradation data of the bit B0b subsequently input is "0". Therefore, the applied voltage of the liquid crystal LCM becomes − (3.3V + Vtt), and the direction of the potential applied to the liquid crystal LCM is opposite to that of the normal rotation subframe gradation data of bit B0, but the absolute value is the same. Is. Therefore, the pixel Pix1 displays white as in the case of displaying the normal rotation subframe gradation data of the bit B0. Similarly, when the bit value of the forward rotation subframe gradation data of the bit B0 is "0", the bit value of the inverted subframe gradation data of the bit B0b subsequently input is "1". Therefore, the applied voltage of the liquid crystal LCM is −Vtt, and the direction of the potential applied to the liquid crystal LCM is opposite to that of the normal rotation subframe gradation data of the bit B0, but the absolute value is the same. Therefore, the pixel Pix1 displays black as in the case of displaying the normal rotation subframe gradation data of the bit B0.
従って、画素Pix1は、図9(E)に示すように、タイミングT1からT3までの2サブフレーム期間は、ビットB0と、ビットB0の相補ビットであるビットB0bと、で同じ階調を表示する。それと共に、画素Pix1は、液晶LCMの電位方向がサブフレーム毎に反転する交流駆動を行う。これにより、画素Pix1は、液晶LCMの焼き付きを防止することができる。 Therefore, as shown in FIG. 9E, the pixel Pix1 displays the same gradation in the bit B0 and the bit B0b which is a complementary bit of the bit B0 during the two subframe periods from the timing T1 to the T3. .. At the same time, the pixel Pix1 performs an AC drive in which the potential direction of the liquid crystal LCM is inverted for each subframe. Thereby, the pixel Pix1 can prevent the burn-in of the liquid crystal LCM.
続いて、ビットB0bの反転サブフレーム階調データを表示しているサブフレーム期間内において、ビットB1(図9(A)参照)の正転サブフレーム階調データの画素Pix1の第1信号保持回路SM11への書き込みが順番に開始される。そして、画像表示部61の全部の画素Pix1の第1信号保持回路SM11にビットB1の正転サブフレーム階調データが書き込まれる。その書き込み終了後のタイミングT3において、“H”レベルの正転トリガパルスTRIGが画像表示部61を構成する全ての画素Pix1に同時に供給される。 Subsequently, within the subframe period displaying the inverted subframe gradation data of the bit B0b, the first signal holding circuit of the pixel Pix1 of the normal rotation subframe gradation data of the bit B1 (see FIG. 9A). Writing to SM11 is started in order. Then, the forward rotation subframe gradation data of the bit B1 is written to the first signal holding circuit SM11 of all the pixels Pix1 of the image display unit 61. At the timing T3 after the writing is completed, the “H” level forward rotation trigger pulse TRIG is simultaneously supplied to all the pixels Pix1 constituting the image display unit 61.
これにより、全ての画素Pix1のスイッチSW12a及びSW12bがオン状態になる。従って、第1信号保持回路SM11に記憶されているビットB1の正転サブフレーム階調データが、スイッチSW12a及びSW12bを経由して、第2信号保持回路SM12に転送されて保持される。それと共に、ビットB1の正転サブフレーム階調データが反射電極PEに印加される。第2メモリ92によるビットB1の正転サブフレーム階調データの保持期間は、タイミングT3から、次の“H”レベルの正転トリガパルスTRIGが供給されるタイミングT4まで、の1サブフレーム期間である。
As a result, the switches SW12a and SW12b of all the pixels Pix1 are turned on. Therefore, the forward rotation subframe gradation data of the bit B1 stored in the first signal holding circuit SM11 is transferred to and held in the second signal holding circuit SM12 via the switches SW12a and SW12b. At the same time, the normal rotation subframe gradation data of the bit B1 is applied to the reflection electrode PE. The retention period of the normal rotation subframe gradation data of the bit B1 by the
一方、共通電極電圧Vcomは、正転サブフレーム階調データが反射電極PEに印加されるサブフレーム期間は、図9(D)に示すように、0Vよりも液晶LCMの閾値電圧Vttだけ低い電圧に設定される。タイミングT3からタイミングT4までの1サブフレーム期間では、ビットB1の正転サブフレーム階調データが反射電極PEに印加される。従って、液晶LCMの印加電圧は、図9(E)に示すように、サブフレーム階調データのビット値が「1」の場合は3.3V+Vtt(=3.3V-(-Vtt))となる。一方、液晶LCMの印加電圧は、サブフレーム階調データのビット値が「0」の場合は、+Vtt(=0V-(-Vtt))となる。 On the other hand, the common electrode voltage Vcom is a voltage in which the subframe period in which the normal rotation subframe gradation data is applied to the reflective electrode PE is lower than 0V by the threshold voltage Vtt of the liquid crystal LCM, as shown in FIG. 9D. Is set to. In one subframe period from the timing T3 to the timing T4, the normal rotation subframe gradation data of the bit B1 is applied to the reflection electrode PE. Therefore, as shown in FIG. 9E, the applied voltage of the liquid crystal LCM is 3.3V + Vtt (= 3.3V− (−Vtt)) when the bit value of the subframe gradation data is “1”. .. On the other hand, the applied voltage of the liquid crystal LCM is + Vtt (= 0V− (−Vtt)) when the bit value of the subframe gradation data is “0”.
続いて、ビットB1の正転サブフレーム階調データを表示しているサブフレーム期間内において、ビットB1b(図9(A)参照)の反転サブフレーム階調データの画素Pix1の第1信号保持回路SM11への書き込みが順番に開始される。そして、画像表示部61の全部の画素Pix1の第1信号保持回路SM11にビットB1bの反転サブフレーム階調データが書き込まれる。その書き込み終了後のタイミングT4において、“H”レベルの正転トリガパルスTRIGが画像表示部61を構成する全ての画素Pix1に同時に供給される。 Subsequently, within the subframe period displaying the normal rotation subframe gradation data of the bit B1, the first signal holding circuit of the pixel Pix1 of the inverted subframe gradation data of the bit B1b (see FIG. 9A). Writing to SM11 is started in order. Then, the inverted subframe gradation data of the bit B1b is written in the first signal holding circuit SM11 of all the pixels Pix1 of the image display unit 61. At the timing T4 after the writing is completed, the “H” level forward rotation trigger pulse TRIG is simultaneously supplied to all the pixels Pix1 constituting the image display unit 61.
これにより、全ての画素Pix1のスイッチSW12a及びSW12bがオン状態になる。従って、第1信号保持回路SM11に記憶されているビットB1bの反転サブフレーム階調データが、スイッチSW12a及びSW12bを経由して、第2信号保持回路SM12に転送されて保持される。それと共に、ビットB1bの反転サブフレーム階調データが反射電極PEに印加される。第2信号保持回路SM12によるビットB1bの反転サブフレーム階調データの保持期間は、タイミングT4から、次の“H”レベルの正転トリガパルスTRIGが供給されるタイミングT5まで、の1サブフレーム期間である。ここで、ビットB1bの反転サブフレーム階調データは、ビットB1の正転サブフレーム階調データと常に逆論理値の関係にある。 As a result, the switches SW12a and SW12b of all the pixels Pix1 are turned on. Therefore, the inverted subframe gradation data of the bit B1b stored in the first signal holding circuit SM11 is transferred to and held in the second signal holding circuit SM12 via the switches SW12a and SW12b. At the same time, the inverted subframe gradation data of the bit B1b is applied to the reflection electrode PE. The retention period of the inverted subframe gradation data of the bit B1b by the second signal retention circuit SM12 is one subframe period from the timing T4 to the timing T5 when the next “H” level forward rotation trigger pulse TRIG is supplied. Is. Here, the inverted subframe gradation data of the bit B1b always has an inverse logic value relationship with the normal rotation subframe gradation data of the bit B1.
一方、共通電極電圧Vcomは、反転サブフレーム階調データが反射電極PEに印加されるサブフレーム期間は、図9(D)に示すように、3.3Vよりも液晶LCMの閾値電圧Vttだけ高い電圧に設定される。タイミングT4からタイミングT5までの1サブフレーム期間では、ビットB1bの反転サブフレーム階調データが反射電極PEに印加される。従って、液晶LCMの印加電圧は、図9(E)に示すように、サブフレーム階調データのビット値が「1」の場合は、-Vtt(=3.3V-(3.3V+Vtt))となる。一方、液晶LCMの印加電圧は、サブフレーム階調データのビット値が「0」の場合は、-3.3V-Vtt(=0V-(3.3V+Vtt))となる。 On the other hand, in the common electrode voltage Vcom, the subframe period in which the inverted subframe gradation data is applied to the reflective electrode PE is higher than 3.3V by the threshold voltage Vtt of the liquid crystal LCM as shown in FIG. 9 (D). Set to voltage. In the one subframe period from the timing T4 to the timing T5, the inverted subframe gradation data of the bit B1b is applied to the reflection electrode PE. Therefore, as shown in FIG. 9E, the applied voltage of the liquid crystal LCM is −Vtt (= 3.3V- (3.3V + Vtt)) when the bit value of the subframe gradation data is “1”. Become. On the other hand, the applied voltage of the liquid crystal LCM is -3.3V-Vtt (= 0V- (3.3V + Vtt)) when the bit value of the subframe gradation data is "0".
従って、画素Pix1は、図9(E)に示すように、タイミングT3からT5までの2サブフレーム期間は、ビットB1と、ビットB1の相補ビットであるビットB1bと、で同じ階調を表示する。それと共に、画素Pix1は、液晶LCMの電位方向がサブフレーム毎に反転する交流駆動を行う。これにより、画素Pix1は、液晶LCMの焼き付きを防止することができる。 Therefore, as shown in FIG. 9E, the pixel Pix1 displays the same gradation in the bit B1 and the bit B1b which is a complementary bit of the bit B1 during the two subframe periods from the timing T3 to the T5. .. At the same time, the pixel Pix1 performs an AC drive in which the potential direction of the liquid crystal LCM is inverted for each subframe. Thereby, the pixel Pix1 can prevent the burn-in of the liquid crystal LCM.
以降、上記と同様の動作が繰り返され、画素Pix1を含む反射型液晶表示装置13によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
After that, the same operation as described above is repeated, and according to the reflective liquid
なお、ビットB0の表示期間長と、相補ビットであるビットB0bの表示期間長と、は同じ第1のサブフレーム期間長である。また、ビットB1の表示期間長と、相補ビットであるビットB1bの表示期間長と、は同じ第2のサブフレーム期間長である。但し、第1のサブフレーム期間長と第2のサブフレーム期間長とは、同一であるとは限らない。ここでは、一例として第2のサブフレーム期間長は、第1のサブフレーム期間長の2倍に設定されている。また、ビットB2の表示期間長と、相補ビットであるビットB2bの表示期間長と、である第3のサブフレーム期間長は、第2のサブフレーム期間長の2倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間長が所定の長さに決められ、またサブフレーム数も任意の数に決定される。 The display period length of bit B0 and the display period length of bit B0b, which is a complementary bit, are the same first subframe period length. Further, the display period length of the bit B1 and the display period length of the complementary bit B1b are the same second subframe period length. However, the first subframe period length and the second subframe period length are not always the same. Here, as an example, the second subframe period length is set to twice the first subframe period length. Further, the display period length of the bit B2, the display period length of the complementary bit B2b, and the third subframe period length are set to be twice the second subframe period length. The same applies to the other subframe periods, each subframe period length is determined to be a predetermined length according to the system, and the number of subframes is also determined to be an arbitrary number.
(まとめ)
第2メモリ92に書き込まれる階調データは、1サブフレーム毎に切り替わる正転サブフレーム階調データ及び反転サブフレーム階調データである。一方、共通電極電圧Vcomは、書き込みと同期して1サブフレーム毎に所定電位に交互に切り替わる。これにより、画素Pix1は、液晶表示素子LCの正負の交流駆動を行うことができる。従って、反射型液晶表示装置13は、液晶表示素子LCが焼き付くことを抑制できるので、信頼性を高めることができる。
(summary)
The gradation data written in the
また、画素Pix1は、階調データ書き込み時間において、反射電極PEと共通電極CEとを同電位にして液晶表示素子LCをオフ状態にする必要がない。従って、反射型液晶表示装置13は、階調データ書き込み時間における液晶表示素子LCの表示ロス時間を無くすことができるので、階調を良くすることができる。また、反射型液晶表示装置13は、階調データ書き込み時間中に液晶表示素子LCが表示を行うことができないという制約がなくなるので、FHDや4K2Kなどの画素数の多いものについても、階調を犠牲にすることがない。
Further, the pixel Pix1 does not need to turn off the liquid crystal display element LC by setting the reflective electrode PE and the common electrode CE to the same potential during the gradation data writing time. Therefore, the reflective liquid
また、画素Pix1は、インバータINV1及びINV2の駆動力をインバータINV3及びINV4の駆動力よりも大きく設定したので、安定且つ正確な階調表示ができる。 Further, since the pixel Pix1 sets the driving force of the inverters INV1 and INV2 to be larger than the driving force of the inverters INV3 and INV4, stable and accurate gradation display can be performed.
また、画素Pix1は、液晶表示素子LCの印加電圧を高く設定することができ、ダイナミックレンジを広くすることができる。これにより、反射型液晶表示装置13は、コントラストの低下を抑制でき、明るさの低下を抑制できる。また、反射型液晶表示装置13は、反射光の反射角度を大きくすることができる。
Further, the pixel Pix1 can set a high voltage applied to the liquid crystal display element LC, and can widen the dynamic range. As a result, the reflective liquid
コントラストの低下を抑制でき、明るさの低下を抑制できる第3の実施の形態の反射型液晶表示装置13をWSSアレイ10に適用すると、出力ビーム31aから31cまで(図1参照)のコントラストの低下を抑制でき、明るさの低下を抑制できる。これにより、WSSアレイ10は、波長チャネルのS/N(signal/noise)比を向上させることができる。
When the reflective liquid
また、反射光の反射角度を大きくすることができる第3の実施の形態の反射型液晶表示装置を第1の実施の形態のWSSアレイ10に適用すると、出力ビーム31aから31cまで(図1参照)の空間的な間隔を広くすることができる。これにより、WSSアレイ10は、波長チャネルのS/N比を向上させることができる。或いは、WSSアレイ10は、出力ビーム31aから31cまでの空間的な間隔を維持したまま、新たな出力ビームを出力することが可能になる。これにより、WSSアレイ10は、波長チャネルを増加させることができる。
Further, when the reflective liquid crystal display device of the third embodiment capable of increasing the reflection angle of the reflected light is applied to the
また、画素Pix1は、第1信号保持回路SM11及び第2信号保持回路SM12がスタティックランダムアクセスメモリである。従って、画素Pix1は、ノイズ耐性を高めることができる。 Further, in the pixel Pix1, the first signal holding circuit SM11 and the second signal holding circuit SM12 are static random access memories. Therefore, the pixel Pix1 can increase the noise immunity.
<第4の実施の形態>
図11は、第4の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。
<Fourth Embodiment>
FIG. 11 is a diagram showing a circuit configuration of pixels of the reflective liquid crystal display device according to the fourth embodiment.
第4の実施の形態の反射型液晶表示装置の画素Pix2の構成要素のうち、第3の実施の形態の画素Pix1と同一の構成要素については、同一の参照符号を付して、説明を省略する。 Among the components of the pixel Pix2 of the reflective liquid crystal display device of the fourth embodiment, the same components as the pixel Pix1 of the third embodiment are designated by the same reference numerals and the description thereof is omitted. do.
画素Pix2は、任意の1本の列データ線dと、任意の1本の行走査線gと、の交差部に設けられている。 The pixel Pix2 is provided at the intersection of an arbitrary one column data line d and an arbitrary one row scanning line g.
画素Pix2は、第1メモリ111及び第2メモリ112と、液晶表示素子LCと、を含む。第1メモリ111は、スイッチSW13と、第1信号保持回路SM13と、を含む。第2メモリ112は、スイッチSW14と、第2信号保持回路SM14と、を含む。
The pixel Pix2 includes a
画素Pix2では、第1メモリ111及び第2メモリ112の各々が、SRAMで構成されている。
In the pixel Pix2, each of the
スイッチSW13が、本開示の「第1スイッチング回路」の一例に相当する。第1信号保持回路SM13が、本開示の「第1信号保持回路」の一例に相当する。第1メモリ111が、本開示の「第1スタティックランダムアクセスメモリ」の一例に相当する。スイッチSW14が、本開示の「第2スイッチング回路」の一例に相当する。第2信号保持回路SM14が、本開示の「第2信号保持回路」の一例に相当する。第2メモリ112が、本開示の「第2スタティックランダムアクセスメモリ」の一例に相当する。
The switch SW13 corresponds to an example of the "first switching circuit" of the present disclosure. The first signal holding circuit SM13 corresponds to an example of the "first signal holding circuit" of the present disclosure. The
画素Pix2は、画素Pix1(図6参照)と同様に、SRAM2段で構成しているが、第1信号保持回路SM13及び第2信号保持回路SM14への書き込みは、スイッチSW13及びSW14を経由して行われる点に特徴がある。 Pixel Pix2 is composed of two SRAM stages as in pixel Pix1 (see FIG. 6), but writing to the first signal holding circuit SM13 and the second signal holding circuit SM14 is performed via switches SW13 and SW14. It is characteristic in that it is done.
スイッチSW13は、ゲートが行走査線gに接続され、ドレインが列データ線dに接続され、ソースが第1信号保持回路SM13の一方の入力端子に接続されている、NMOSトランジスタで構成されている。 The switch SW13 is composed of an NaCl transistor in which the gate is connected to the row scan line g, the drain is connected to the column data line d, and the source is connected to one input terminal of the first signal holding circuit SM13. ..
第1信号保持回路SM13は、一方の出力端子が他方の入力端子に接続された2つのインバータINV11及びINV12で構成される、自己保持型メモリである。インバータINV11の入力端子は、インバータINV12の出力端子と、スイッチSW13を構成するNMOSトランジスタのソースと、に接続されている。インバータINV12の入力端子は、インバータINV11の出力端子と、スイッチSW14を構成するNMOSトランジスタのドレインと、に接続されている。 The first signal holding circuit SM13 is a self-holding memory composed of two inverters INV11 and INV12 in which one output terminal is connected to the other input terminal. The input terminal of the inverter INV11 is connected to the output terminal of the inverter INV12 and the source of the NOTE transistor constituting the switch SW13. The input terminal of the inverter INV12 is connected to the output terminal of the inverter INV11 and the drain of the NOTE transistor constituting the switch SW14.
スイッチSW14は、ゲートがトリガ線trigに接続され、ドレインが第1信号保持回路SM13の出力端子に接続され、ソースが第2信号保持回路SM14の入力端子に接続されている、NMOSトランジスタで構成されている。 The switch SW14 is composed of an NaCl transistor in which the gate is connected to the trigger line rig, the drain is connected to the output terminal of the first signal holding circuit SM13, and the source is connected to the input terminal of the second signal holding circuit SM14. ing.
第2信号保持回路SM14は、一方の出力端子が他方の入力端子に接続された2つのインバータINV13及びINV14で構成される、自己保持型メモリである。インバータINV13の入力端子は、インバータINV14の出力端子と、反射電極PEと、に接続されている。インバータINV14の入力端子は、インバータINV13の出力端子と、スイッチSW14を構成するNMOSトランジスタのソースと、に接続されている。 The second signal holding circuit SM14 is a self-holding memory composed of two inverters INV13 and INV14 in which one output terminal is connected to the other input terminal. The input terminal of the inverter INV13 is connected to the output terminal of the inverter INV14 and the reflection electrode PE. The input terminal of the inverter INV14 is connected to the output terminal of the inverter INV13 and the source of the NOTE transistor constituting the switch SW14.
インバータINV11、INV12、INV13及びINV14の各々は、CMOSインバータ(図7参照)の構成が例示される。 Each of the inverters INV11, INV12, INV13 and INV14 is exemplified by the configuration of a CMOS inverter (see FIG. 7).
画素Pix2は、第3の実施の形態で図9のタイミング図と共に説明した動作と同様の動作を行う。 The pixel Pix2 performs the same operation as described with the timing diagram of FIG. 9 in the third embodiment.
まず、タイミングジェネレータ62から出力される正転行走査パルスによって選択された1行の複数の画素Pix2は、正転行走査パルスによって、スイッチSW13がオン状態になる。そのとき、列データ線dに出力される正転サブフレーム階調データが、スイッチSW13によってサンプリングされ、第1信号保持回路SM13に書き込まれる。以下、同様にして、画像表示部61を構成する全ての画素Pix2の第1信号保持回路SM13に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“H”レベルの正転トリガパルスTRIGが、画像表示部61を構成する全ての画素Pix2に同時に供給される。
First, the switch SW13 of the plurality of pixels Pix2 in one row selected by the normal rotation scanning pulse output from the
これにより、全ての画素Pix2のスイッチSW14がオン状態となる。従って、第1信号保持回路SM13に記憶されている正転サブフレーム階調データが、スイッチSW14を経由して、第2信号保持回路SM14に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路SM14による正転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIGが入力されるまでの1サブフレーム期間である。 As a result, the switches SW14 of all the pixels Pix2 are turned on. Therefore, the forward rotation subframe gradation data stored in the first signal holding circuit SM13 is collectively transferred to and held in the second signal holding circuit SM14 via the switch SW14. At the same time, the normal rotation subframe gradation data is applied to the reflection electrode PE. The holding period of the normal rotation subframe gradation data by the second signal holding circuit SM14 is one subframe period until the next “H” level normal rotation trigger pulse TRIG is input.
続いて、画像表示部61内の各画素Pix2は、上記と同様にして正転行走査パルスによって、行単位で選択され、各画素Pix2に直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第1信号保持回路SM13に書き込まれる。画像表示部61を構成する全ての画素Pix2の第1信号保持回路SM13への反転サブフレーム階調データの書き込みが終了すると、“H”レベルの正転トリガパルスTRIGが画像表示部61を構成する全ての画素Pix2に同時に供給される。 Subsequently, each pixel Pix2 in the image display unit 61 is selected in line units by the normal rotation scanning pulse in the same manner as described above, and each pixel Pix2 has the inverse logic value of the immediately preceding normal rotation subframe gradation data. Inverted subframe gradation data is written to the first signal holding circuit SM13. When the writing of the inverted subframe gradation data to the first signal holding circuit SM13 of all the pixels Pix2 constituting the image display unit 61 is completed, the “H” level forward rotation trigger pulse TRIG constitutes the image display unit 61. It is supplied to all pixels Pix2 at the same time.
これにより、全ての画素Pix2のスイッチSW14がオン状態になる。従って、第1信号保持回路SM13に記憶されている反転サブフレーム階調データが、スイッチSW14を経由して、第2信号保持回路SM14に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路SM14による反転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIGが供給されるまでの1サブフレーム期間である。 As a result, the switches SW14 of all the pixels Pix2 are turned on. Therefore, the inverted subframe gradation data stored in the first signal holding circuit SM13 is collectively transferred to and held in the second signal holding circuit SM14 via the switch SW14. At the same time, the inverted subframe gradation data is applied to the reflection electrode PE. The retention period of the inverted subframe gradation data by the second signal retention circuit SM14 is one subframe period until the next “H” level forward rotation trigger pulse TRIG is supplied.
第1信号保持回路SM13へのデータ書き込みは、上記のように1個のスイッチSW13を経由して行われる。この場合、スイッチSW13から見て入力側のインバータINV11内のトランジスタは、スイッチSW13から見て出力側のインバータINV12内のトランジスタと比較して、駆動力が大きいトランジスタを用いている。更に、スイッチSW13を構成しているNMOSトランジスタは、インバータINV12を構成しているトランジスタよりも駆動力が大きいトランジスタを用いている。 Data writing to the first signal holding circuit SM13 is performed via one switch SW13 as described above. In this case, the transistor in the inverter INV11 on the input side when viewed from the switch SW13 uses a transistor having a larger driving force than the transistor in the inverter INV12 on the output side when viewed from the switch SW13. Further, as the µtransistor constituting the switch SW13, a transistor having a larger driving force than the transistor constituting the inverter INV12 is used.
これは、第1信号保持回路SM13の階調データを書き換える場合に関係する。特に、第1信号保持回路SM13のスイッチSW13側の電圧aが“L”レベルであり、且つ、列データ線dのデータが“H”レベルである場合に、インバータINV11が反転する入力電圧(閾値電圧)よりも、電圧aを高くする必要があるからである。
This is related to the case of rewriting the gradation data of the first signal holding circuit SM13. In particular, when the voltage a on the switch SW13 side of the first signal holding circuit SM13 is at the “L” level and the data on the column data line d is at the “H” level, the input voltage (threshold voltage) that the
即ち、“H”レベルの場合の電圧aは、インバータINV12を構成するNMOSトランジスタの電流とスイッチSW13を構成するNMOSトランジスタの電流との比によって決まる。スイッチSW13は、NMOSトランジスタである。従って、スイッチSW13がオン状態の場合に、“H”レベルの電源電圧VDDが列データ線dからドレインに入力されても、ソースから出力される電圧は、電源電圧VDDよりもNMOSトランジスタの閾値電圧Vthだけ低くなる。つまり、電圧aの“H”レベルの電圧は、電源電圧VDDから閾値電圧Vthだけ低い電圧になる。しかも、この電圧では、スイッチSW13のNMOSトランジスタは、閾値電圧Vth近辺で動作することになるので、電流が殆ど流れなくなる。つまり、スイッチSW13を導通する電圧aが高くなるほど、スイッチSW13で流す電流は少なくなる。 That is, the voltage a in the case of the “H” level is determined by the ratio of the current of the NOTE transistor constituting the inverter INV12 to the current of the Now NO transistor constituting the switch SW13. The switch SW13 is an µtransistor. Therefore, when the switch SW13 is in the ON state, even if the “H” level power supply voltage VDD is input to the drain from the column data line d, the voltage output from the source is the threshold voltage of the MIMO transistor rather than the power supply voltage VDD. It is lowered by Vth. That is, the “H” level voltage of the voltage a becomes a voltage lower than the power supply voltage VDD by the threshold voltage Vth. Moreover, at this voltage, the NOTE transistor of the switch SW13 operates in the vicinity of the threshold voltage Vth, so that almost no current flows. That is, the higher the voltage a that conducts the switch SW13, the smaller the current that flows through the switch SW13.
つまり、電圧aが“H”レベルの場合に、電圧aがインバータINV11のNMOSトランジスタが反転する電圧以上に達するためには、スイッチSW13に流れる電流が、インバータINV12のNMOSトランジスタを流れる電流よりも、大きい必要がある。従って、スイッチSW13を構成しているNMOSトランジスタは、駆動力がインバータINV12を構成しているNMOSトランジスタよりも大きいトランジスタを用いる。この駆動力の大小関係を考慮して、スイッチSW13を構成しているNMOSトランジスタのトランジスタサイズと、インバータINV12を構成しているNMOSトランジスタのトランジスタサイズと、を決める必要がある。 That is, when the voltage a is at the “H” level, in order for the voltage a to reach a voltage equal to or higher than the voltage at which the IGMP transistor of the inverter INV11 is inverted, the current flowing through the switch SW13 is larger than the current flowing through the IGMP transistor of the inverter INV12. It needs to be big. Therefore, as the HCl transistor constituting the switch SW13, a transistor having a driving force larger than that of the IGMP transistor constituting the inverter INV12 is used. In consideration of the magnitude relationship of the driving force, it is necessary to determine the transistor size of the IGMP transistor constituting the switch SW13 and the transistor size of the nanotube transistor constituting the inverter INV12.
また、第2信号保持回路SM14へのデータ書き込みは、1個のスイッチSW14を経由して行われる。この場合、スイッチSW14から見て入力側のインバータINV14内のトランジスタは、スイッチSW14から見て出力側のインバータINV13内のトランジスタと比較して、駆動力が大きいトランジスタを用いている。 Further, data writing to the second signal holding circuit SM14 is performed via one switch SW14. In this case, the transistor in the inverter INV14 on the input side when viewed from the switch SW14 uses a transistor having a larger driving force than the transistor in the inverter INV13 on the output side when viewed from the switch SW14.
正転トリガパルスTRIGが“H”レベルとなってスイッチSW14がオン状態になった場合について、検討する。第1信号保持回路SM13が保持している階調データと第2信号保持回路SM14が保持している階調データとが異なる場合、インバータINV11の出力とインバータINV13の出力とが競合することになる。しかしながら、インバータINV11の駆動力はインバータINV13の駆動力よりも大きい。従って、第1信号保持回路SM13の階調データが第2信号保持回路SM14の階調データによって書き換わることなく、第2信号保持回路SM14の階調データが第1信号保持回路SM13の階調データによって書き換わる。 The case where the forward rotation trigger pulse TRIG becomes “H” level and the switch SW14 is turned on will be examined. When the gradation data held by the first signal holding circuit SM13 and the gradation data held by the second signal holding circuit SM14 are different, the output of the inverter INV11 and the output of the inverter INV13 compete with each other. .. However, the driving force of the inverter INV11 is larger than the driving force of the inverter INV13. Therefore, the gradation data of the first signal holding circuit SM13 is not rewritten by the gradation data of the second signal holding circuit SM14, and the gradation data of the second signal holding circuit SM14 is the gradation data of the first signal holding circuit SM13. Rewritten by.
更に、スイッチSW14を構成しているNMOSトランジスタは、インバータINV13を構成しているNMOSトランジスタと比較して、駆動力が大きいトランジスタを用いている。 Further, as the µtransistor constituting the switch SW14, a transistor having a larger driving force as compared with the µtransistor constituting the inverter INV13 is used.
これは、第2信号保持回路SM14の階調データを書き換える場合に関係する。特に、第2信号保持回路SM14のスイッチSW14側の電圧bが“L”レベルであり、且つ、第1信号保持回路SM13の階調データが“H”レベルである場合に、インバータINV14が反転する閾値電圧よりも、電圧bを高くする必要があるからである。 This is related to the case of rewriting the gradation data of the second signal holding circuit SM14. In particular, when the voltage b on the switch SW14 side of the second signal holding circuit SM14 is at the “L” level and the gradation data of the first signal holding circuit SM13 is at the “H” level, the inverter INV14 is inverted. This is because the voltage b needs to be higher than the threshold voltage.
即ち、“H”レベルの場合の電圧bは、インバータINV13を構成するNMOSトランジスタの電流とスイッチSW14を構成するNMOSトランジスタの電流との比によって決まる。スイッチSW14は、NMOSトランジスタである。従って、スイッチSW14がオン状態の場合に、“H”レベルの電源電圧VDDが第1信号保持回路SM13からドレインに入力されても、ソースから出力される電圧は、電源電圧VDDよりもNMOSトランジスタの閾値電圧Vthだけ低い電圧になる。つまり、電圧bの“H”レベルの電圧は、電源電圧VDDから閾値電圧Vthだけ低い電圧になる。しかも、この電圧では、スイッチSW14のNMOSトランジスタは、閾値電圧Vth近辺で動作することになるので、電流が殆ど流れなくなる。つまり、スイッチSW14を導通する電圧bが高くなるほど、スイッチSW14で流す電流は少なくなる。 That is, the voltage b in the case of the "H" level is determined by the ratio of the current of the nanotube transistor constituting the inverter INV13 and the current of the Now NO transistor constituting the switch SW14. The switch SW14 is an IGMP transistor. Therefore, when the switch SW14 is in the ON state, even if the “H” level power supply voltage VDD is input to the drain from the first signal holding circuit SM13, the voltage output from the source is the DCM transistor rather than the power supply voltage VDD. The voltage becomes lower by the threshold voltage Vth. That is, the “H” level voltage of the voltage b becomes a voltage lower than the power supply voltage VDD by the threshold voltage Vth. Moreover, at this voltage, the NOTE transistor of the switch SW14 operates in the vicinity of the threshold voltage Vth, so that almost no current flows. That is, the higher the voltage b that conducts the switch SW14, the smaller the current that flows through the switch SW14.
つまり、電圧bが“H”レベルの場合に、電圧bがインバータINV14のNMOSトランジスタが反転する電圧以上に達するためには、スイッチSW14に流れる電流が、インバータINV13のNMOSトランジスタを流れる電流よりも、大きい必要がある。従って、スイッチSW14を構成しているNMOSトランジスタは、駆動力がインバータINV13を構成しているNMOSトランジスタよりも大きいトランジスタを用いる。この駆動力の大小関係を考慮して、スイッチSW14を構成しているNMOSトランジスタのトランジスタサイズと、インバータINV13を構成するNMOSトランジスタのトランジスタサイズと、を決める必要がある。 That is, when the voltage b is at the “H” level, in order for the voltage b to reach a voltage equal to or higher than the voltage at which the IGMP transistor of the inverter INV14 is inverted, the current flowing through the switch SW14 is larger than the current flowing through the IGMP transistor of the inverter INV13. It needs to be big. Therefore, as the HCl transistor constituting the switch SW14, a transistor having a driving force larger than that of the IGMP transistor constituting the inverter INV13 is used. In consideration of the magnitude relationship of the driving force, it is necessary to determine the transistor size of the IGMP transistor constituting the switch SW14 and the transistor size of the nanotube transistor constituting the inverter INV13.
全部の画素Pix2の第2メモリ112に第1メモリ111に保持されていた階調データが一斉に転送されると、正転トリガパルスTRIGが“L”レベルとなり、スイッチSW14がオフ状態になる。このため、第2メモリ112は、転送された階調データを保持し、任意の時間(ここでは、1サブフレーム期間)、反射電極PEの電位を、階調データに応じた電位に固定することができる。
When the gradation data held in the
なお、スイッチSW13及びSW14は、PMOSトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。 The switches SW13 and SW14 may be configured by a polyclonal transistor. In that case, since it may be considered as having the opposite polarity to the above description, the illustration and description will be omitted.
また、スイッチSW13及びSW14は、PMOSトランジスタとNMOSトランジスタとで構成されるトランスミッションゲートであっても良い。 Further, the switches SW13 and SW14 may be transmission gates composed of a polyclonal transistor and an NaCl transistor.
(まとめ)
画素Pix2は、第3の実施の形態の画素Pix1と同様の効果を奏する。
(summary)
The pixel Pix2 has the same effect as the pixel Pix1 of the third embodiment.
加えて、画素Pix2は、小型化が可能であるという効果を奏する。その理由は、次の通りである。インバータINV11からインバータINV14までの各々は、2個のトランジスタで構成される。従って、画素Pix2は、計10個のトランジスタで構成され、画素Pix1(計12個のトランジスタ)よりも少ない数の素子で構成できる。 In addition, the pixel Pix2 has the effect of being able to be miniaturized. The reason is as follows. Each of the inverter INV11 to the inverter INV14 is composed of two transistors. Therefore, the pixel Pix2 is composed of a total of 10 transistors, and can be composed of a smaller number of elements than the pixel Pix1 (a total of 12 transistors).
<第5の実施の形態>
第3の実施の形態の画素Pix1は、計12個のトランジスタを必要とする。第4の実施の形態の画素Pix2は、計10個のトランジスタを必要とする。
<Fifth Embodiment>
The pixel Pix1 of the third embodiment requires a total of 12 transistors. The pixel Pix2 of the fourth embodiment requires a total of 10 transistors.
また、液晶表示素子LCは、3Vから5Vで駆動することが求められており、トランジスタは、3.3V又は5V駆動が必要である。従って、高耐圧で大きなサイズのトランジスタを使用する必要がある。 Further, the liquid crystal display element LC is required to be driven by 3V to 5V, and the transistor needs to be driven by 3.3V or 5V. Therefore, it is necessary to use a transistor having a high withstand voltage and a large size.
更に、2個のSRAMを使用している画素Pix1及びPix2では、確実にデータを書き換えるために、各スイッチとSRAMのトランジスタサイズを考慮して設計する必要がある。駆動力を大きくする必要があるトランジスタは、サイズを大きくする必要がある。 Further, in the pixels Pix1 and Pix2 using two SRAMs, it is necessary to design in consideration of the transistor size of each switch and the SRAM in order to surely rewrite the data. Transistors that need to have a large driving force need to have a large size.
一方で、反射型液晶表示装置は年々高画素化しており、画素小型化の要求が強く、小さい画素ピッチにおいて、少ないトランジスタ数で、図5に示したような2段メモリを構成する必要がある。 On the other hand, the number of pixels of the reflective liquid crystal display device is increasing year by year, and there is a strong demand for pixel miniaturization. Therefore, it is necessary to configure a two-stage memory as shown in FIG. 5 with a small number of transistors in a small pixel pitch. ..
第5の実施の形態の画素Pix3は、上記のような要請に応えることができる。 The pixel Pix3 of the fifth embodiment can meet the above-mentioned request.
図12は、第5の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。 FIG. 12 is a diagram showing a circuit configuration of pixels of the reflective liquid crystal display device according to the fifth embodiment.
第5の実施の形態の反射型液晶表示装置の画素Pix3の構成要素のうち、第3の実施の形態の画素Pix1又は第4の実施の形態の画素Pix2と同一の構成要素については、同一の参照符号を付して、説明を省略する。 Among the components of the pixel Pix3 of the reflective liquid crystal display device of the fifth embodiment, the same components as the pixel Pix1 of the third embodiment or the pixel Pix2 of the fourth embodiment are the same. Reference numerals are added, and the description thereof will be omitted.
画素Pix3は、任意の1本の列データ線dと、任意の1本の行走査線gと、の交差部に設けられている。 The pixel Pix3 is provided at the intersection of an arbitrary one column data line d and an arbitrary one row scanning line g.
画素Pix3は、第1メモリ111及び第2メモリ121と、液晶表示素子LCと、を含む。第2メモリ121は、スイッチSW21と、第2信号保持回路DM21と、を含む。
The pixel Pix3 includes a
画素Pix3では、第1メモリ111がSRAMで構成されており、第2メモリ121が、ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory:DRAM)で構成されている。
In the pixel Pix3, the
スイッチSW13が、本開示の「第1スイッチング回路」の一例に相当する。第1信号保持回路SM13が、本開示の「第1信号保持回路」の一例に相当する。第1メモリ111が、本開示の「第1スタティックランダムアクセスメモリ」の一例に相当する。スイッチSW21が、本開示の「第2スイッチング回路」の一例に相当する。第2信号保持回路DM21が、本開示の「第2信号保持回路」の一例に相当する。第2メモリ121が、本開示の「第1ダイナミックランダムアクセスメモリ」の一例に相当する。
The switch SW13 corresponds to an example of the "first switching circuit" of the present disclosure. The first signal holding circuit SM13 corresponds to an example of the "first signal holding circuit" of the present disclosure. The
スイッチSW21は、互いのドレイン同士が接続され、且つ、互いのソース同士が接続されたNMOSトランジスタTr1とPMOSトランジスタTr2とで構成される、公知のトランスミッションゲートである。NMOSトランジスタTr1のゲートは、トリガ線trigに接続され、PMOSトランジスタTr2のゲートは、反転トリガ線trigbに接続されている。 The switch SW21 is a known transmission gate composed of an IMS transistor Tr1 and a polyclonal transistor Tr2 in which drains of each other are connected to each other and sources of each other are connected to each other. The gate of the IGMP transistor Tr1 is connected to the trigger line trig, and the gate of the polyclonal transistor Tr2 is connected to the inverting trigger line trigb.
また、スイッチSW21は、一方の端子が第1信号保持回路SM13に接続され、他方の端子が第2信号保持回路DM21及び反射電極PEに接続されている。従って、スイッチSW21は、正転トリガパルスTRIGが“H”レベルの場合(この場合は、反転トリガパルスTRIGBは“L”レベル)は、オン状態になる。従って、スイッチSW21は、第1信号保持回路SM13の階調データを読み出して第2信号保持回路DM21及び反射電極PEへ転送する。また、スイッチSW21は、正転トリガパルスTRIGが“L”レベルの場合(この場合は、反転トリガパルスTRIGBは“H”レベル)は、オフ状態になり、第1信号保持回路SM13の階調データの読み出しを行わない。 Further, in the switch SW21, one terminal is connected to the first signal holding circuit SM13, and the other terminal is connected to the second signal holding circuit DM21 and the reflection electrode PE. Therefore, the switch SW21 is turned on when the forward rotation trigger pulse TRIG is at the “H” level (in this case, the reverse rotation trigger pulse TRIGB is at the “L” level). Therefore, the switch SW21 reads out the gradation data of the first signal holding circuit SM13 and transfers it to the second signal holding circuit DM21 and the reflection electrode PE. Further, the switch SW21 is turned off when the forward rotation trigger pulse TRIG is at the “L” level (in this case, the reverse rotation trigger pulse TRIGB is at the “H” level), and the gradation data of the first signal holding circuit SM13 is turned off. Is not read.
スイッチSW21は、NMOSトランジスタTr1とPMOSトランジスタTr2とで構成される公知のトランスミッションゲートであるので、基準電圧GNDから電源電圧VDDまでの範囲の電圧をオン、オフすることができる。つまり、NMOSトランジスタTr1及びPMOSトランジスタTr2のゲートに印加される信号が基準電圧GND側の電圧(“L”レベル)の場合は、PMOSトランジスタTr2が導通することができない。その代わりに、NMOSトランジスタTr1が低抵抗で導通することができる。一方、NMOSトランジスタTr1及びPMOSトランジスタTr2のゲートに印加される信号が電源電圧VDD側の電圧(“H”レベル)の場合は、NMOSトランジスタTr1が導通することができない。その代わりに、PMOSトランジスタTr2が低抵抗で導通することができる。従って、正転トリガパルスTRIGと、反転トリガパルスTRIGBと、により、スイッチSW21を構成するトランスミッションゲートをオン/オフ制御する。この制御によって、スイッチSW21は、基準電圧GNDから電源電圧VDDまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。 Since the switch SW21 is a known transmission gate composed of the MIMO transistor Tr1 and the polyclonal transistor Tr2, it is possible to turn on / off a voltage in the range from the reference voltage GND to the power supply voltage VDD. That is, when the signal applied to the gates of the nanotube transistor Tr1 and the polyclonal transistor Tr2 is the voltage (“L” level) on the reference voltage GND side, the polyclonal transistor Tr2 cannot be conducted. Instead, the IGMP transistor Tr1 can conduct with low resistance. On the other hand, when the signal applied to the gates of the nanotube transistor Tr1 and the polyclonal transistor Tr2 is the voltage on the power supply voltage VDD side (“H” level), the norx transistor Tr1 cannot be conducted. Instead, the polyclonal transistor Tr2 can conduct with low resistance. Therefore, the transmission gate constituting the switch SW21 is controlled to be turned on / off by the forward rotation trigger pulse TRIG and the reverse rotation trigger pulse TRIGB. By this control, the switch SW21 can switch the voltage range from the reference voltage GND to the power supply voltage VDD with low resistance and high resistance.
第2信号保持回路DM21は、容量C1で構成されている。ここで、第1信号保持回路SM13の階調データと第2信号保持回路DM21の階調データとが異なっていた場合を検討する。スイッチSW21がオン状態にされ、第1信号保持回路SM13の階調データが第2信号保持回路DM21へ転送されたときに、第2信号保持回路DM21の階調データを第1信号保持回路SM13の階調データで書き換える必要がある。 The second signal holding circuit DM21 is composed of the capacitance C1. Here, a case where the gradation data of the first signal holding circuit SM13 and the gradation data of the second signal holding circuit DM21 are different will be examined. When the switch SW21 is turned on and the gradation data of the first signal holding circuit SM13 is transferred to the second signal holding circuit DM21, the gradation data of the second signal holding circuit DM21 is transferred to the first signal holding circuit SM13. It is necessary to rewrite with gradation data.
第2信号保持回路DM21を構成する容量C1の階調データが書き換わる場合、その階調データは、充電又は放電によって変化する。容量C1の充放電は、インバータINV11の出力信号によって駆動される。 When the gradation data of the capacitance C1 constituting the second signal holding circuit DM21 is rewritten, the gradation data changes by charging or discharging. The charge / discharge of the capacitance C1 is driven by the output signal of the inverter INV11.
容量C1の階調データを充電によって“L”レベルから“H”レベルに書き換える場合、インバータINV11の出力信号は“H”である。このとき、インバータINV11を構成するPMOSトランジスタ(図7のPMOSトランジスタPtr参照)がオン状態であり、NMOSトランジスタ(図7のNMOSトランジスタNtr参照)がオフ状態である。従って、インバータINV11のPMOSトランジスタのソースに接続されている電源電圧VDDによって、容量C1が充電される。 When the gradation data of the capacitance C1 is rewritten from the "L" level to the "H" level by charging, the output signal of the inverter INV11 is "H". At this time, the polyclonal transistor (see the polyclonal transistor Ptr in FIG. 7) constituting the inverter INV11 is in the on state, and the nanotube transistor (see the HCl transistor Ntr in FIG. 7) is in the off state. Therefore, the capacitance C1 is charged by the power supply voltage VDD connected to the source of the polyclonal transistor of the inverter INV11.
一方、容量C1の階調データを放電によって“H”レベルから“L”レベルに書き換える場合、インバータINV11の出力信号は“L”レベルである。このとき、インバータINV11を構成するNMOSトランジスタ(図7のNMOSトランジスタNtr参照)がオン状態であり、PMOSトランジスタ(図7のPMOSトランジスタPtr参照)がオフ状態である。従って、容量C1の電荷が、インバータINV11のNMOSトランジスタを経由して基準電圧GNDへ放電される。スイッチSW21は、トランスミッションゲートを用いたアナログスイッチの構成であるので、容量C1の高速な充放電が可能になる。 On the other hand, when the gradation data of the capacitance C1 is rewritten from the "H" level to the "L" level by discharging, the output signal of the inverter INV11 is the "L" level. At this time, the MIMO transistor constituting the inverter INV11 (see the NaCl transistor Ntr in FIG. 7) is in the ON state, and the polyclonal transistor (see the polyclonal transistor Ptr in FIG. 7) is in the off state. Therefore, the charge of the capacitance C1 is discharged to the reference voltage GND via the nanotube transistor of the inverter INV11. Since the switch SW21 is configured as an analog switch using a transmission gate, high-speed charging / discharging of the capacitance C1 becomes possible.
更に、インバータINV11の駆動力は、インバータINV12の駆動力よりも大きく設定されている。従って、インバータINV11は、第2信号保持回路DM21を構成する容量C1を、高速に充放電することが可能である。
Further, the driving force of the
なお、スイッチSW21がオン状態になると、容量C1に蓄えられた電荷は、インバータINV12の入力ゲートにも影響を与え得る。しかしながら、インバータINV11の駆動力をインバータINV12よりも大きく設定しているので、インバータINV12のデータ反転よりも、インバータINV11による容量C1の充放電が優先される。従って、第1信号保持回路SM13の階調データが第2信号保持回路DM21の階調データによって書き換えられてしまうことはない。 When the switch SW21 is turned on, the electric charge stored in the capacitance C1 may also affect the input gate of the inverter INV12. However, since the driving force of the inverter INV11 is set to be larger than that of the inverter INV12, the charging / discharging of the capacitance C1 by the inverter INV11 is prioritized over the data inversion of the inverter INV12. Therefore, the gradation data of the first signal holding circuit SM13 is not rewritten by the gradation data of the second signal holding circuit DM21.
画素Pix3は、基準電圧GNDと電源電圧VDDとの振幅で、1ビット階調データを第1信号保持回路SM13から第2信号保持回路DM21へ転送することができる。従って、画素Pix3は、同じ電源電圧VDDで駆動した場合、液晶表示素子LCの印加電圧を高く設定することができるようになり、ダイナミックレンジを広くすることが可能になる。 The pixel Pix3 can transfer 1-bit gradation data from the first signal holding circuit SM13 to the second signal holding circuit DM21 with the amplitude of the reference voltage GND and the power supply voltage VDD. Therefore, when the pixel Pix3 is driven by the same power supply voltage VDD, the applied voltage of the liquid crystal display element LC can be set high, and the dynamic range can be widened.
加えて、画素Pix3は、小型化が可能であるという効果を奏する。その第1の理由は、次の通りである。インバータINV11及びINV12の各々は、2個のトランジスタで構成される。従って、画素Pix3は、計7個のトランジスタと1個の容量C1とで構成され、画素Pix1(計12個のトランジスタ)、画素Pix2(計10個のトランジスタ)よりも少ない数の素子で構成できる。第2の理由は、以下に説明するように、第1信号保持回路SM13と第2信号保持回路DM21と反射電極PEとを、素子の高さ方向に有効に配置することができるからである。 In addition, the pixel Pix3 has the effect of being able to be miniaturized. The first reason is as follows. Each of the inverters INV11 and INV12 is composed of two transistors. Therefore, the pixel Pix3 is composed of a total of seven transistors and one capacitance C1, and can be composed of a smaller number of elements than the pixel Pix1 (a total of 12 transistors) and the pixel Pix2 (a total of 10 transistors). .. The second reason is that, as described below, the first signal holding circuit SM13, the second signal holding circuit DM21, and the reflective electrode PE can be effectively arranged in the height direction of the element.
図13は、第5の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。 FIG. 13 is a diagram showing a cross-sectional configuration of pixels of the reflective liquid crystal display device according to the fifth embodiment.
容量C1には、配線間で容量を形成するMIM(Metal-Insulator-Metal)容量、基板-ポリシリコン間で容量を形成するDiffusion容量、2層ポリシリコン間で容量を形成するPIP(Poly-Insulator-Poly)容量等を用いることができる。図13は、このうちMIMで容量C1を構成した場合の反射型液晶表示装置の断面構成を示す。 The capacity C1 includes a MIM (Metal-Insulator-Metal) capacity that forms a capacity between wirings, a Diffusion capacity that forms a capacity between a substrate and polysilicon, and a PIP (Poly-Insulator) that forms a capacity between two layers of polysilicon. -Poly) Capacity, etc. can be used. FIG. 13 shows a cross-sectional configuration of a reflective liquid crystal display device in the case where the capacitance C1 is configured by MIM.
図13において、シリコン基板200に形成されたNウェル201上に、拡散層を共通化することでドレイン同士が接続されたインバータINV11のPMOSトランジスタPTr11と、スイッチSW21のPMOSトランジスタTr2と、が形成されている。また、シリコン基板200に形成されたPウェル202上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV11のNMOSトランジスタNTr11と、スイッチSW21のNMOSトランジスタTr1と、が形成されている。なお、図13には、インバータINV12を構成するNMOSトランジスタ及びPMOSトランジスタは、図示されていない。
In FIG. 13, on the N-well 201 formed on the
また、PMOSトランジスタPTr11及びTr2、並びに、NMOSトランジスタTr1及びNTr12の上方には、層間絶縁膜205をメタル間に介在させて、第1メタル206、第2メタル208、第3メタル210、電極212、第4メタル214及び第5メタル216が積層されている。第5メタル216は、画素毎に形成される反射電極PEを構成している。スイッチSW21を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2のソースを夫々構成する2つの拡散層は、2つのコンタクト218によって第1メタル206に夫々電気的に接続されている。更に、2つの拡散層は、スルーホール219a、219b、219c及び219eを介して、第2メタル208、第3メタル210、第4メタル214及び第5メタル216に電気的に接続されている。即ち、スイッチSW21を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各々のソースは、反射電極PEに電気的に接続されている。
Further, an
更に、反射電極PE(第5メタル216)上には、保護膜としてパッシベーション膜(PSV)217が形成され、透明電極である共通電極CEに離間対向配置されている。それら反射電極PEと共通電極CEとの間に、液晶LCMが充填封止されて、液晶表示素子LCが構成されている。 Further, a passivation film (PSV) 217 is formed as a protective film on the reflective electrode PE (fifth metal 216), and is arranged so as to be separated from the common electrode CE which is a transparent electrode. A liquid crystal LCM is filled and sealed between the reflective electrode PE and the common electrode CE to form a liquid crystal display element LC.
ここで、第3メタル210上には、層間絶縁膜205を介して電極212が形成されている。この電極212と、第3メタル210と、電極212と第3メタル210との間の層間絶縁膜205と、は、容量C1を構成している。
Here, the
MIMによって容量C1を構成すると、第1信号保持回路SM13、スイッチSW13及びスイッチSW12は、シリコン基板200上のトランジスタと、第1メタル206及び第2メタル208の1,2層配線と、で構成することができる。また、第2信号保持回路DM21は、トランジスタ上部の第3メタル210を利用したMIM配線で構成することができる。
When the capacitance C1 is configured by MIM, the first signal holding circuit SM13, the switch SW13 and the switch SW12 are composed of a transistor on the
電極212は、スルーホール219dを介して第4メタル214に電気的に接続されている。更に、第4メタル214は、スルーホール219eを介して、反射電極PEに電気的に接続されている。従って、容量C1は、反射電極PEに電気的に接続されている。
The
図示しない光源からの光は、共通電極CE及び液晶LCMを透過して反射電極PE(第5メタル216)に入射して反射され、元の入射経路を逆進し、共通電極CEを通過して出射される。 Light from a light source (not shown) passes through the common electrode CE and the liquid crystal LCM, is incident on the reflective electrode PE (fifth metal 216), is reflected, travels backward in the original incident path, and passes through the common electrode CE. It is emitted.
画素Pix3は、図13に示すように、第5メタル216を反射電極PEに割り当てることにより、第1信号保持回路SM13と、第2信号保持回路DM21と、反射電極PEと、を高さ方向に有効に配置することが可能になる。従って、画素Pix3は、画素小型化を実現できる。これにより、画素Pix3は、例えば3μm以下のピッチの画素を、電源電圧3.3Vのトランジスタで構成できる。この3μmピッチの画素は、対角の長さ0.55インチ、横方向4000画素、縦方向2000画素の液晶表示パネルを実現できる。
As shown in FIG. 13, the pixel Pix3 allocates the
画素Pix3は、第3の実施の形態で図9のタイミング図と共に説明した動作と同様の動作を行う。 The pixel Pix3 performs the same operation as described with the timing diagram of FIG. 9 in the third embodiment.
まず、タイミングジェネレータ62から出力される正転行走査パルスによって選択された1行の複数の画素Pix3は、正転行走査パルスによって、スイッチSW13がオン状態になる。そのとき、列データ線dに出力される正転サブフレーム階調データが、スイッチSW13によってサンプリングされ、第1信号保持回路SM13に書き込まれる。以下、同様にして、画像表示部61を構成する全ての画素Pix3の第1信号保持回路SM13に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが、画像表示部61を構成する全ての画素Pix3に同時に供給される。
First, the switch SW13 of the plurality of pixels Pix3 in one row selected by the normal rotation scanning pulse output from the
これにより、全ての画素Pix3のスイッチSW21がオン状態となる。従って、第1信号保持回路SM13に記憶されている正転サブフレーム階調データが、スイッチSW21を経由して、第2信号保持回路DM21に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路DM21による正転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが入力されるまでの1サブフレーム期間である。 As a result, the switches SW21 of all the pixels Pix3 are turned on. Therefore, the forward rotation subframe gradation data stored in the first signal holding circuit SM13 is collectively transferred to and held in the second signal holding circuit DM21 via the switch SW21. At the same time, the normal rotation subframe gradation data is applied to the reflection electrode PE. The retention period of the normal rotation subframe gradation data by the second signal holding circuit DM21 is one subframe until the next "H" level forward rotation trigger pulse TRIG and "L" level reverse rotation trigger pulse TRIGB are input. It is a period.
続いて、画像表示部61内の各画素Pix3は、上記と同様にして正転行走査パルスによって、行単位で選択され、各画素Pix3に直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第1信号保持回路SM13に書き込まれる。画像表示部61の全ての画素Pix3の第1信号保持回路SM13への反転サブフレーム階調データの書き込みが終了すると、“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが全ての画素Pix3に同時に供給される。 Subsequently, each pixel Pix3 in the image display unit 61 is selected in row units by the normal rotation scanning pulse in the same manner as described above, and each pixel Pix3 has the inverse logic value of the immediately preceding normal rotation subframe gradation data. Inverted subframe gradation data is written to the first signal holding circuit SM13. When the writing of the inverted subframe gradation data to the first signal holding circuit SM13 of all the pixels Pix3 of the image display unit 61 is completed, the “H” level forward rotation trigger pulse TRIG and the “L” level inverted trigger pulse TRIGB Is supplied to all pixels Pix3 at the same time.
これにより、全ての画素Pix3のスイッチSW21がオン状態になる。従って、第1信号保持回路SM13に記憶されている反転サブフレーム階調データが、スイッチSW21を経由して、第2信号保持回路DM21に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路DM21による反転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが供給されるまでの1サブフレーム期間である。 As a result, the switches SW21 of all the pixels Pix3 are turned on. Therefore, the inverted subframe gradation data stored in the first signal holding circuit SM13 is collectively transferred to and held in the second signal holding circuit DM21 via the switch SW21. At the same time, the inverted subframe gradation data is applied to the reflection electrode PE. The retention period of the inverted subframe gradation data by the second signal holding circuit DM21 is one subframe period until the next “H” level forward rotation trigger pulse TRIG and “L” level inverted trigger pulse TRIGB are supplied. Is.
なお、スイッチSW13は、PMOSトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。 The switch SW13 may be composed of a polyclonal transistor. In that case, since it may be considered as having the opposite polarity to the above description, the illustration and description will be omitted.
また、スイッチSW13は、PMOSトランジスタとNMOSトランジスタとで構成されるトランスミッションゲートであっても良い。 Further, the switch SW13 may be a transmission gate composed of a polyclonal transistor and an nanotube transistor.
また、スイッチSW21は、PMOSトランジスタ又はNMOSトランジスタで構成しても良い。 Further, the switch SW21 may be composed of a polyclonal transistor or an nanotube transistor.
(まとめ)
画素Pix3は、第3及び第4の実施の形態の画素Pix1及びPix2と同様の効果を奏する。
(summary)
The pixel Pix3 has the same effect as the pixels Pix1 and Pix2 of the third and fourth embodiments.
加えて、画素Pix3は、小型化が可能であるという効果を奏する。 In addition, the pixel Pix3 has the effect of being able to be miniaturized.
<第6の実施の形態>
図14は、第6の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。
<Sixth Embodiment>
FIG. 14 is a diagram showing a circuit configuration of pixels of the reflective liquid crystal display device according to the sixth embodiment.
第6の実施の形態の反射型液晶表示装置の画素Pix4の構成要素のうち、第3から第5の実施の形態の画素Pix1からPix3までと同一の構成要素については、同一の参照符号を付して、説明を省略する。 Among the components of the pixel Pix4 of the reflective liquid crystal display device of the sixth embodiment, the same components as the pixels Pix1 to Pix3 of the third to fifth embodiments are designated by the same reference numerals. Therefore, the description is omitted.
画素Pix4は、任意の1本の列データ線dと、任意の1対の行走査線g及び反転行走査線gbと、の交差部に設けられている。 The pixel Pix4 is provided at the intersection of an arbitrary single column data line d, and an arbitrary pair of row scanning lines g and an inverted row scanning line gb.
画素Pix4は、第1メモリ131及び第2メモリ132と、液晶表示素子LCと、を含む。第1メモリ131は、スイッチSW31と、第1信号保持回路DM31と、を含む。第2メモリ132は、スイッチSW32と、第2信号保持回路SM32と、を含む。
The pixel Pix4 includes a
画素Pix4では、第1メモリ131がDRAMで構成されており、第2メモリ132が、SRAMで構成されている。
In the pixel Pix4, the
スイッチSW31が、本開示の「第1スイッチング回路」の一例に相当する。第1信号保持回路DM31が、本開示の「第1信号保持回路」の一例に相当する。第1メモリ131が、本開示の「第1ダイナミックランダムアクセスメモリ」の一例に相当する。スイッチSW32が、本開示の「第2スイッチング回路」の一例に相当する。第2信号保持回路SM32が、本開示の「第2信号保持回路」の一例に相当する。第2メモリ132が、本開示の「第1スタティックランダムアクセスメモリ」の一例に相当する。
The switch SW31 corresponds to an example of the "first switching circuit" of the present disclosure. The first signal holding circuit DM31 corresponds to an example of the "first signal holding circuit" of the present disclosure. The
スイッチSW31は、互いのドレイン同士が接続され、且つ、互いのソース同士が接続されたNMOSトランジスタTr31とPMOSトランジスタTr32とで構成される、公知のトランスミッションゲートである。NMOSトランジスタTr31のゲートは、行走査線gに接続され、PMOSトランジスタTr32のゲートは、反転行走査線gbに接続されている。 The switch SW31 is a known transmission gate composed of an IGMP transistor Tr31 and a polyclonal transistor Tr32 in which drains of each other are connected to each other and sources of each other are connected to each other. The gate of the MIMO transistor Tr31 is connected to the row scan line g, and the gate of the polyclonal transistor Tr32 is connected to the inverted row scan line gb.
また、スイッチSW31は、一方の端子が列データ線dに接続され、他方の端子が第1信号保持回路DM31に接続されている。従って、スイッチSW31は、正転行走査パルスが“H”レベルの場合(この場合は、反転行走査パルスは“L”レベル)は、オン状態になり、列データ線dの階調データを読み出して第1信号保持回路DM31へ転送する。また、スイッチSW31は、正転行走査パルスが“L”レベルの場合(この場合は、反転行走査パルスは“H”レベル)は、オフ状態になり、列データ線dの階調データの読み出しを行わない。 Further, in the switch SW31, one terminal is connected to the column data line d, and the other terminal is connected to the first signal holding circuit DM31. Therefore, the switch SW31 is turned on when the forward scan pulse is at the “H” level (in this case, the reverse scan pulse is at the “L” level), and reads out the gradation data of the column data line d. Is transferred to the first signal holding circuit DM31. Further, the switch SW31 is turned off when the forward scan pulse is at the “L” level (in this case, the reverse scan pulse is at the “H” level), and the gradation data of the column data line d is read out. Do not do.
スイッチSW31は、NMOSトランジスタTr31とPMOSトランジスタTr32とで構成される公知のトランスミッションゲートであるので、基準電圧GNDから電源電圧VDDまでの範囲の電圧をオン、オフすることができる。つまり、NMOSトランジスタTr31及びPMOSトランジスタTr32のゲートに印加される信号が基準電圧GND側の電圧(“L”レベル)の場合は、PMOSトランジスタTr32が導通することができない。その代わりに、NMOSトランジスタTr31が低抵抗で導通することができる。一方、NMOSトランジスタTr31及びPMOSトランジスタTr32のゲートに印加される信号が電源電圧VDD側の電圧(“H”レベル)の場合は、NMOSトランジスタTr31が導通することができない。その代わりに、PMOSトランジスタTr32が低抵抗で導通することができる。従って、正転行走査パルスと、反転行走査パルスと、により、スイッチSW31を構成するトランスミッションゲートをオン/オフ制御することによって、基準電圧GNDから電源電圧VDDまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。 Since the switch SW31 is a known transmission gate composed of the IGMP transistor Tr31 and the polyclonal transistor Tr32, it is possible to turn on / off a voltage in the range from the reference voltage GND to the power supply voltage VDD. That is, when the signal applied to the gates of the MIMO transistor Tr31 and the polyclonal transistor Tr32 is the voltage (“L” level) on the reference voltage GND side, the polyclonal transistor Tr32 cannot conduct. Instead, the IGMP transistor Tr31 can conduct with low resistance. On the other hand, when the signal applied to the gates of the nanotube transistor Tr31 and the polyclonal transistor Tr32 is the voltage on the power supply voltage VDD side (“H” level), the norx transistor Tr31 cannot conduct. Instead, the polyclonal transistor Tr32 can conduct with low resistance. Therefore, the voltage range from the reference voltage GND to the power supply voltage VDD is set to low resistance and high resistance by controlling the transmission gate constituting the switch SW31 on / off by the forward rotation scan pulse and the reverse rotation scan pulse. Can be switched with.
第1信号保持回路DM31は、容量C2で構成されている。ここで、列データ線dの階調データと第1信号保持回路DM31の階調データとが異なっていた場合を検討する。スイッチSW31がオン状態にされ、列データ線dの階調データが第1信号保持回路DM31へ転送された場合に、第1信号保持回路DM31の階調データを列データ線dの階調データで書き換える必要がある。 The first signal holding circuit DM31 is composed of the capacitance C2. Here, a case where the gradation data of the column data line d and the gradation data of the first signal holding circuit DM31 are different will be examined. When the switch SW31 is turned on and the gradation data of the column data line d is transferred to the first signal holding circuit DM31, the gradation data of the first signal holding circuit DM31 is the gradation data of the column data line d. Needs to be rewritten.
第1信号保持回路DM31を構成する容量C2の階調データが書き換わる場合、その階調データは、充電又は放電によって変化する。列データ線dの階調データが容量C2へ転送される場合には、列データ線dのデータ線容量と容量C2との間の電荷転送により階調データが書き込まれる。通常、列データ線dのデータ線容量と、容量C2と、の容量比は、1000:1程度と大きい。従って、画素Pix4は、容量C2の階調データを確実に書き換えることが出来る。 When the gradation data of the capacitance C2 constituting the first signal holding circuit DM31 is rewritten, the gradation data changes by charging or discharging. When the gradation data of the column data line d is transferred to the capacitance C2, the gradation data is written by the charge transfer between the data line capacitance of the column data line d and the capacitance C2. Usually, the capacity ratio of the data line capacity of the column data line d and the capacity C2 is as large as about 1000: 1. Therefore, the pixel Pix4 can surely rewrite the gradation data of the capacitance C2.
スイッチSW32は、互いのドレイン同士が接続され、且つ、互いのソース同士が接続されたNMOSトランジスタTr33とPMOSトランジスタTr34とで構成される、公知のトランスミッションゲートである。NMOSトランジスタTr33のゲートは、トリガ線trigに接続され、PMOSトランジスタTr34のゲートは、反転トリガ線trigbに接続されている。 The switch SW32 is a known transmission gate composed of an IGMP transistor Tr33 and a polyclonal transistor Tr34 in which drains of each other are connected to each other and sources of each other are connected to each other. The gate of the IGMP transistor Tr33 is connected to the trigger line trig, and the gate of the polyclonal transistor Tr34 is connected to the inverting trigger line trigb.
また、スイッチSW32は、一方の端子が第1信号保持回路DM31に接続され、他方の端子が第2信号保持回路SM32に接続されている。従って、スイッチSW32は、正転トリガパルスTRIGが“H”レベルの場合(この場合は、反転トリガパルスTRIGBは“L”レベル)は、オン状態になり、第1信号保持回路DM31の階調データを読み出して第2信号保持回路SM32へ転送する。また、スイッチSW32は、正転トリガパルスTRIGが“L”レベルの場合(この場合は、反転トリガパルスTRIGBは“H”レベル)は、オフ状態になり、第1信号保持回路DM31の階調データの読み出しを行わない。 Further, in the switch SW32, one terminal is connected to the first signal holding circuit DM31 and the other terminal is connected to the second signal holding circuit SM32. Therefore, the switch SW32 is turned on when the forward rotation trigger pulse TRIG is at the “H” level (in this case, the reverse rotation trigger pulse TRIGB is at the “L” level), and the gradation data of the first signal holding circuit DM31 is turned on. Is read and transferred to the second signal holding circuit SM32. Further, the switch SW32 is turned off when the forward rotation trigger pulse TRIG is at the “L” level (in this case, the reverse rotation trigger pulse TRIGB is at the “H” level), and the gradation data of the first signal holding circuit DM31 is turned on. Is not read.
第2信号保持回路SM32は、一方の出力端子が他方の入力端子に接続された2つのインバータINV33及びINV34で構成される、自己保持型メモリである。インバータINV33の入力端子は、インバータINV34の出力端子と、反射電極PEと、に接続されている。インバータINV34の入力端子は、インバータINV33の出力端子と、スイッチSW32と、に接続されている。 The second signal holding circuit SM32 is a self-holding memory composed of two inverters INV33 and INV34 in which one output terminal is connected to the other input terminal. The input terminal of the inverter INV33 is connected to the output terminal of the inverter INV34 and the reflection electrode PE. The input terminal of the inverter INV34 is connected to the output terminal of the inverter INV33 and the switch SW32.
インバータINV33及びINV34の各々は、CMOSインバータ(図7参照)の構成が例示される。 For each of the inverters INV33 and INV34, the configuration of a CMOS inverter (see FIG. 7) is exemplified.
第2信号保持回路SM32へのデータ書き込みは、上記のように1個のスイッチSW32を経由して行われる。この場合、スイッチSW32から見て入力側のインバータINV34内のトランジスタは、スイッチSW32から見て出力側のインバータINV33内のトランジスタと比較して、駆動力が大きいトランジスタを用いている。更に、スイッチSW32を構成しているトランジスタは、インバータINV33を構成しているトランジスタよりも駆動力が大きいトランジスタを用いている。これにより、第2信号保持回路SM32は、容量C2からはデータが入力され易く、液晶表示素子LCからはデータが入力され難くなる。 Data writing to the second signal holding circuit SM32 is performed via one switch SW32 as described above. In this case, the transistor in the inverter INV34 on the input side when viewed from the switch SW32 uses a transistor having a larger driving force than the transistor in the inverter INV33 on the output side when viewed from the switch SW32. Further, as the transistor constituting the switch SW32, a transistor having a larger driving force than the transistor constituting the inverter INV33 is used. As a result, in the second signal holding circuit SM32, data is easily input from the capacitance C2, and data is difficult to be input from the liquid crystal display element LC.
スイッチSW32がオン状態になると、容量C2に蓄えられた電荷は、インバータINV34の入力ゲートを駆動し、第2信号保持回路SM32の階調データを書き換える。なお、スイッチSW32がオン状態になると、インバータINV33の出力は、容量C2に影響を与え得る。しかしながら、インバータINV33の入力側の容量は、インバータINV33を構成するゲート容量及び液晶表示素子LCの液晶容量しかなく、インバータINV34の入力を構成するゲート容量及び容量C2と比較して、格段に容量が少ない。また、インバータINV34は、インバータINV33と比較して、駆動力が大きく設定されている。従って、インバータINV33の出力よりも容量C2によるインバータINV34の駆動が優先され、容量C2の階調データが第2信号保持回路SM33の階調データによって書き換えられてしまうことはない。 When the switch SW32 is turned on, the electric charge stored in the capacitance C2 drives the input gate of the inverter INV34 and rewrites the gradation data of the second signal holding circuit SM32. When the switch SW32 is turned on, the output of the inverter INV33 may affect the capacitance C2. However, the capacity on the input side of the inverter INV33 is only the gate capacity constituting the inverter INV33 and the liquid crystal capacity of the liquid crystal display element LC, and the capacity is significantly larger than the gate capacity and capacity C2 constituting the input of the inverter INV34. Few. Further, the driving force of the inverter INV34 is set to be larger than that of the inverter INV33. Therefore, the drive of the inverter INV34 by the capacitance C2 is prioritized over the output of the inverter INV33, and the gradation data of the capacitance C2 is not rewritten by the gradation data of the second signal holding circuit SM33.
また、容量C2の階調データは、列データ線dからの電荷転送である。また、スイッチSW31を構成するNMOSトランジスタ及びPMOSトランジスタがオフになるタイミングで発生するゲートフィードスルーなどの影響が発生する。そのため、容量C2は、電位変動を伴って電位が確定し、基準電圧GNDや電源電圧VDDとはダイナミックレンジが少なくなる方向にずれた電圧になる。しかし、反射電極PEに最終的に印加される電圧は、第2信号保持回路SM33により整形され、正確な基準電圧GNDや電源電圧VDDの電圧が印加されるようになる。従って、画素Pix4は、ダイナミックレンジを広くすることができる。 Further, the gradation data of the capacitance C2 is a charge transfer from the column data line d. In addition, the influence of gate feedthrough and the like that occur at the timing when the IGMP transistor and the polyclonal transistor constituting the switch SW31 are turned off occurs. Therefore, the potential of the capacitance C2 is fixed with the potential fluctuation, and the voltage deviates from the reference voltage GND and the power supply voltage VDD in the direction of reducing the dynamic range. However, the voltage finally applied to the reflective electrode PE is shaped by the second signal holding circuit SM33, and an accurate reference voltage GND or a power supply voltage VDD is applied. Therefore, the pixel Pix4 can widen the dynamic range.
また、容量C2に接続されたスイッチSW31及びSW32を構成するトランジスタの拡散電極部に光が当たると、リーク電流が発生し、容量C2に保持された電荷が減少して電位変動が発生し得る。 Further, when light hits the diffusion electrode portion of the transistor constituting the switch SW31 and SW32 connected to the capacitance C2, a leak current is generated, the charge held in the capacitance C2 is reduced, and the potential fluctuation may occur.
しかし、容量C2に保持された電圧は、第2信号保持回路SM33を駆動するためのものである。従って、容量C2に保持された電圧は、多少変動したとしても、第2信号保持回路SM33が“L”レベル又は“H”レベルで階調データを保持できる閾値を超えて変動しなければ、反射電極PEの電圧には影響を与えない。このとき、液晶表示体LCMに印加される反射電極PEの電圧は、第2信号保持回路SM33から供給される。反射電極PEの電圧が“H”レベルの場合は、第2信号保持回路SM33を構成するインバータINV34内のPMOSトランジスタがオンしており、電源電圧VDDが反射電極PEに印加される。反射電極PEの電圧が“L”レベルの場合は、第2信号保持回路SM33を構成するインバータINV34内のNMOSトランジスタがオンしており、基準電圧GNDが印加される。従って、反射電極PEの電圧は、光によるリーク電流の影響を受けず、反射電極PEは、安定した電圧を液晶LCMに印加することが可能である。 However, the voltage held in the capacitance C2 is for driving the second signal holding circuit SM33. Therefore, even if the voltage held in the capacitance C2 fluctuates to some extent, it is reflected unless the second signal holding circuit SM33 fluctuates beyond the threshold value at which the gradation data can be held at the “L” level or the “H” level. It does not affect the voltage of the electrode PE. At this time, the voltage of the reflective electrode PE applied to the liquid crystal display LCM is supplied from the second signal holding circuit SM33. When the voltage of the reflective electrode PE is “H” level, the polyclonal transistor in the inverter INV34 constituting the second signal holding circuit SM33 is turned on, and the power supply voltage VDD is applied to the reflective electrode PE. When the voltage of the reflective electrode PE is at the “L” level, the IGMP transistor in the inverter INV34 constituting the second signal holding circuit SM33 is turned on, and the reference voltage GND is applied. Therefore, the voltage of the reflective electrode PE is not affected by the leakage current due to light, and the reflective electrode PE can apply a stable voltage to the liquid crystal LCM.
なお、上記に説明したように、容量C2の電圧は、電荷転送やゲートフィードスルー、光リークなどにより多少変動したとしても、第2信号保持回路SM33の階調データを書き換えることができれば、問題がない。 As described above, even if the voltage of the capacitance C2 fluctuates slightly due to charge transfer, gate feedthrough, optical leakage, etc., there is a problem if the gradation data of the second signal holding circuit SM33 can be rewritten. do not have.
このため、第1メモリ131を構成するスイッチSW31や、第2メモリ132を構成するスイッチSW32は、NMOSトランジスタとPMOSトランジスタを使用した相補型スイッチでなくてもよい。
Therefore, the switch SW31 that constitutes the
例えば、スイッチSW31やスイッチSW32がNMOSトランジスタのみで構成される場合を検討する。この場合、スイッチSW31やスイッチSW32は、入力信号の“H”レベルの電圧を、基板効果を含めたVDD-Vthまでしか通すことが出来ない。つまり、スイッチSW31がNMOSトランジスタのみで構成されている場合、列データ線dに3.3Vの電圧を供給したとしても、スイッチSW31と容量C2との接続点の電圧aは、VDD-Vth以下、例えば2.5Vとなる。従って、2.5Vの電圧が、容量C2に蓄積される。次に、スイッチSW32をオンして第2信号保持回路SM33の階調データを書き換える。スイッチSW32もNMOSトランジスタのみで構成されている場合、スイッチSW32と第2信号保持回路SM33との接続点の電圧bは、電圧aと同様に、2.5Vとなる。しかしながら、電圧bは、VDD/2の1.65V以上あれば、第2信号保持回路SM33に“H”レベルを入力すること(出力の反射電極PEには“L”レベルを印加すること)ができる。従って、第2信号保持回路SM33は、“H”レベルの階調データ、“L”レベルの階調データのいずれをも書き込むことが出来る。 For example, consider the case where the switch SW31 and the switch SW32 are composed of only an HCl transistor. In this case, the switch SW31 and the switch SW32 can pass the "H" level voltage of the input signal only up to VDD-Vth including the substrate effect. That is, when the switch SW31 is composed of only an NaCl transistor, the voltage a at the connection point between the switch SW31 and the capacitance C2 is equal to or less than VDD-Vth even if a voltage of 3.3 V is supplied to the column data line d. For example, it becomes 2.5V. Therefore, a voltage of 2.5V is stored in the capacitance C2. Next, the switch SW32 is turned on to rewrite the gradation data of the second signal holding circuit SM33. When the switch SW32 is also composed of only an NaCl transistor, the voltage b at the connection point between the switch SW32 and the second signal holding circuit SM33 is 2.5V, similarly to the voltage a. However, if the voltage b is 1.65 V or more of VDD / 2, it is possible to input an “H” level to the second signal holding circuit SM33 (apply an “L” level to the output reflecting electrode PE). can. Therefore, the second signal holding circuit SM33 can write both "H" level gradation data and "L" level gradation data.
スイッチSW31やスイッチSW32がPMOSトランジスタのみで構成される場合は、入力されない電圧範囲が上記の逆になる。 When the switch SW31 and the switch SW32 are composed of only a polyclonal transistor, the voltage range not input is the reverse of the above.
このように、スイッチSW31やスイッチSW32は、相補型スイッチではなく、1つのMOSトランジスタを使用したスイッチであっても良い。この場合、1画素を構成するトランジスタ数が少なくなるので、画素Pix4は、更なる小型化を図ることができるという効果を奏する。 As described above, the switch SW31 and the switch SW32 may be a switch using one MOS transistor instead of the complementary switch. In this case, since the number of transistors constituting one pixel is reduced, the pixel Pix4 has an effect that it can be further miniaturized.
なお、反射電極PEには、容量C2の電圧とは論理反転した電圧が印加される。そのため、画素Pix4へ書き込む階調データは、反射電極PEに印加したいデータ(電圧)の反転データを入力する必要がある。 A voltage that is logically inverted from the voltage of the capacitance C2 is applied to the reflective electrode PE. Therefore, as the gradation data to be written to the pixel Pix4, it is necessary to input the inverted data of the data (voltage) to be applied to the reflective electrode PE.
画素Pix4は、画素の小型化が可能であるという効果を奏する。その第1の理由は、次の通りである。インバータINV33及びINV34の各々は、2個のトランジスタで構成される。従って、画素Pix4は、計8個のトランジスタと1個の容量C1とで構成され、画素Pix1(計12個のトランジスタ)、画素Pix2(計10個のトランジスタ)よりも少ない数の素子で構成できるからである。更に、第1の理由に加えて、第2の理由は、以下に説明するように、第1信号保持回路DM31と第2信号保持回路SM32と反射電極PEとを、素子の高さ方向に有効に配置することができるからである。 The pixel Pix4 has the effect that the pixel can be miniaturized. The first reason is as follows. Each of the inverters INV33 and INV34 is composed of two transistors. Therefore, the pixel Pix4 is composed of a total of eight transistors and one capacitance C1, and can be composed of a smaller number of elements than the pixel Pix1 (a total of 12 transistors) and the pixel Pix2 (a total of 10 transistors). Because. Further, in addition to the first reason, the second reason is that the first signal holding circuit DM31, the second signal holding circuit SM32, and the reflective electrode PE are effective in the height direction of the element, as described below. This is because it can be placed in.
図15は、第6の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。 FIG. 15 is a diagram showing a cross-sectional configuration of pixels of the reflective liquid crystal display device according to the sixth embodiment.
容量C2には、MIM容量、Diffusion容量、PIP容量等を用いることができる。図15は、このうちMIMで容量C2を構成した場合の反射型液晶表示装置の断面構成を示す。 As the capacity C2, a MIM capacity, a diffusion capacity, a PIP capacity, or the like can be used. FIG. 15 shows a cross-sectional configuration of a reflective liquid crystal display device in the case where the capacitance C2 is configured by MIM.
図15において、シリコン基板200に形成されたNウェル201上に、拡散層を共通化することでドレイン同士が接続されたインバータINV33のPMOSトランジスタPTr11と、スイッチSW32のPMOSトランジスタTr2と、が形成されている。また、シリコン基板200に形成されたPウェル202上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV33のNMOSトランジスタNTr11と、スイッチSW32のNMOSトランジスタTr1と、が形成されている。なお、図15には、インバータINV34を構成するNMOSトランジスタ及びPMOSトランジスタは、図示されていない。
In FIG. 15, on the N-well 201 formed on the
また、PMOSトランジスタTr2及びPTr11、並びに、NMOSトランジスタNTr11及びTr1の上方には、層間絶縁膜205をメタル間に介在させて、第1メタル206、第2メタル208、第3メタル210、電極212、第4メタル214及び第5メタル216が積層されている。第5メタル216は、画素毎に形成される反射電極PEを構成している。図示しないインバータINV34を構成するNMOSトランジスタ及びPMOSトランジスタの各ドレインを構成する各拡散層と、NMOSトランジスタNTr11のゲート電極と、PMOSトランジスタPTr11のゲート電極と、は、図示しないコンタクトを経由して、第1メタル206に夫々電気的に接続されている。更に、上記拡散層及び上記ゲート電極は、スルーホール219a、219b、219c及び219eを経由して、第2メタル208、第3メタル210、第4メタル214及び第5メタル216に、電気的に接続されている。すなわち、図示しないインバータINV34を構成するNMOSトランジスタ及びPMOSトランジスタの各ドレインは、反射電極PEに電気的に接続されている。
Further, an
更に、反射電極PE(第5メタル216)上には、保護膜としてパッシベーション膜(PSV)217が形成され、透明電極である共通電極CEに離間対向配置されている。それら反射電極PEと共通電極CEとの間に、液晶LCMが充填封止されて、液晶表示素子LCが構成されている。 Further, a passivation film (PSV) 217 is formed as a protective film on the reflective electrode PE (fifth metal 216), and is arranged so as to be separated from the common electrode CE which is a transparent electrode. A liquid crystal LCM is filled and sealed between the reflective electrode PE and the common electrode CE to form a liquid crystal display element LC.
ここで、第3メタル210上には、層間絶縁膜205を介して電極212が形成されている。この電極212と、第3メタル210と、電極212と第3メタル210との間の層間絶縁膜205と、は、容量C2を構成している。
Here, the
MIMによって容量C2を構成すると、第2信号保持回路SM32、スイッチSW31及びスイッチSW32は、シリコン基板200上のトランジスタと、第1メタル206及び第2メタル208の1,2層配線と、で構成することができる。また、第1信号保持回路DM31は、トランジスタ上部の第3メタル210を利用したMIM配線で構成することができる。
When the capacitance C2 is configured by MIM, the second signal holding circuit SM32, the switch SW31 and the switch SW32 are composed of a transistor on the
電極212は、スルーホール219dを介して、第4メタル214に電気的に接続されている。更に、第4メタル214は、図示しない場所でスイッチSW31及びSW32に電気的に接続されている。
The
図示しない光源からの光は、共通電極CE及び液晶LCMを透過して反射電極PE(第5メタル216)に入射して反射され、元の入射経路を逆進し、共通電極CEを通過して出射される。 Light from a light source (not shown) passes through the common electrode CE and the liquid crystal LCM, is incident on the reflective electrode PE (fifth metal 216), is reflected, travels backward in the original incident path, and passes through the common electrode CE. It is emitted.
画素Pix4は、図15に示すように、第5メタル216を反射電極PEに割り当てることにより、第1信号保持回路DM31と、第2信号保持回路SM32と、反射電極PEと、を高さ方向に有効に配置することが可能になる。従って、画素Pix4は、画素小型化を実現できる。これにより、画素Pix4は、例えば3μm以下のピッチの画素を、電源電圧3.3Vのトランジスタで構成できる。この3μmピッチの画素は、対角の長さ0.55インチ、横方向4000画素、縦方向2000画素の液晶表示パネルを実現できる。
As shown in FIG. 15, the pixel Pix4 allocates the
画素Pix4は、第3の実施の形態で図9のタイミング図と共に説明した動作と同様の動作を行う。 The pixel Pix4 performs the same operation as described with the timing diagram of FIG. 9 in the third embodiment.
まず、タイミングジェネレータ62から出力される正転行走査パルス及び反転行走査パルスによって選択された1行の複数の画素Pix4は、正転行走査パルス及び反転行走査パルスによって、スイッチSW31がオン状態になる。そのとき、列データ線dに出力される正転サブフレーム階調データが、スイッチSW31によってサンプリングされ、第1信号保持回路DM31に書き込まれる。以下、同様にして、画像表示部61を構成する全ての画素Pix4の第1信号保持回路DM31に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが、画像表示部61を構成する全ての画素Pix4に同時に供給される。
First, in the plurality of pixels Pix4 in one row selected by the forward-transit scan pulse and the reverse-transit scan pulse output from the
これにより、全ての画素Pix4のスイッチSW32がオン状態となる。従って、第1信号保持回路DM31に記憶されている正転サブフレーム階調データが、スイッチSW32を経由して、第2信号保持回路SM32に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路SM32による正転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが入力されるまでの1サブフレーム期間である。 As a result, the switches SW32 of all the pixels Pix4 are turned on. Therefore, the forward rotation subframe gradation data stored in the first signal holding circuit DM31 is collectively transferred to and held in the second signal holding circuit SM32 via the switch SW32. At the same time, the normal rotation subframe gradation data is applied to the reflection electrode PE. The retention period of the normal rotation subframe gradation data by the second signal holding circuit SM32 is one subframe until the next "H" level forward rotation trigger pulse TRIG and "L" level reverse rotation trigger pulse TRIGB are input. It is a period.
続いて、画像表示部61内の各画素Pix4は、上記と同様にして正転行走査パルス及び反転行走査パルスによって、行単位で選択される。そして、直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第1信号保持回路DM31に書き込まれる。画像表示部61の全ての画素Pix4の第1信号保持回路DM31への反転サブフレーム階調データの書き込みが終了すると、“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが全ての画素Pix4に同時に供給される。 Subsequently, each pixel Pix4 in the image display unit 61 is selected row by row by the forward rotation scan pulse and the reverse rotation scan pulse in the same manner as described above. Then, the immediately preceding normal rotation subframe gradation data and the reverse logic value inversion subframe gradation data are written in the first signal holding circuit DM31. When the writing of the inverted subframe gradation data to the first signal holding circuit DM31 of all the pixels Pix4 of the image display unit 61 is completed, the “H” level forward rotation trigger pulse TRIG and the “L” level inverted trigger pulse TRIGB Is supplied to all pixels Pix4 at the same time.
これにより、全ての画素Pix4のスイッチSW32がオン状態になる。従って、第1信号保持回路DM31に記憶されている反転サブフレーム階調データが、スイッチSW32を経由して、第2信号保持回路SM32に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路SM32による反転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIG及び“L”レベルの反転トリガパルスTRIGBが供給されるまでの1サブフレーム期間である。 As a result, the switches SW32 of all the pixels Pix4 are turned on. Therefore, the inverted subframe gradation data stored in the first signal holding circuit DM31 is collectively transferred to and held in the second signal holding circuit SM32 via the switch SW32. At the same time, the inverted subframe gradation data is applied to the reflection electrode PE. The retention period of the inverted subframe gradation data by the second signal holding circuit SM32 is one subframe period until the next “H” level forward rotation trigger pulse TRIG and “L” level inverted trigger pulse TRIGB are supplied. Is.
(まとめ)
画素Pix4は、第3から第5までの実施の形態の画素Pix1からPix3までと同様の効果を奏する。
(summary)
The pixel Pix4 has the same effect as the pixels Pix1 to Pix3 of the third to fifth embodiments.
加えて、画素Pix4は、小型化が可能であるという効果を奏する。 In addition, the pixel Pix4 has the effect of being able to be miniaturized.
<第7の実施の形態>
図16は、第7の実施の形態の反射型液晶表示装置の画素の回路構成を示す図である。
<7th embodiment>
FIG. 16 is a diagram showing a circuit configuration of pixels of the reflective liquid crystal display device according to the seventh embodiment.
第7の実施の形態の反射型液晶表示装置の画素Pix5の構成要素のうち、第3から第6の実施の形態の画素Pix1からPix4までと同一の構成要素については、同一の参照符号を付して、説明を省略する。
Among the components of the pixel Pix 5 of the reflective liquid crystal display device of the seventh embodiment, the same components as the
画素Pix5は、任意の1本の列データ線dと、任意の1本の行走査線gと、の交差部に設けられている。 The pixel Pix5 is provided at the intersection of an arbitrary one column data line d and an arbitrary one row scanning line g.
画素Pix5は、第1メモリ141及び第2メモリ142と、液晶表示素子LCと、を含む。第1メモリ141は、スイッチSW41と、第1信号保持回路DM41と、を含む。第2メモリ142は、スイッチSW42と、第2信号保持回路DM42と、を含む。
The pixel Pix 5 includes a
画素Pix5では、第1メモリ141及び第2メモリ142がDRAMで構成されている。
In the pixel Pix5, the
スイッチSW41が、本開示の「第1スイッチング回路」の一例に相当する。第1信号保持回路DM41が、本開示の「第1信号保持回路」の一例に相当する。第1メモリ141が、本開示の「第1ダイナミックランダムアクセスメモリ」の一例に相当する。スイッチSW42が、本開示の「第2スイッチング回路」の一例に相当する。第2信号保持回路DM42が、本開示の「第2信号保持回路」の一例に相当する。第2メモリ142が、本開示の「第2ダイナミックランダムアクセスメモリ」の一例に相当する。
The switch SW41 corresponds to an example of the "first switching circuit" of the present disclosure. The first signal holding circuit DM41 corresponds to an example of the "first signal holding circuit" of the present disclosure. The
スイッチSW41は、ゲートが行走査線gに接続され、ドレインが列データ線dに接続され、ソースが第1信号保持回路DM11に接続されている、NMOSトランジスタで構成されている。 The switch SW41 is composed of an NaCl transistor in which the gate is connected to the row scan line g, the drain is connected to the column data line d, and the source is connected to the first signal holding circuit DM11.
第1信号保持回路DM41は、容量C3で構成されている。ここで、列データ線dの階調データと第1信号保持回路DM41の階調データとが異なっていた場合を検討する。スイッチSW41がオン状態にされ、列データ線dの階調データが第1信号保持回路DM41へ転送された場合に、第1信号保持回路DM41の階調データを列データ線dの階調データで書き換える必要がある。 The first signal holding circuit DM41 is composed of the capacitance C3. Here, a case where the gradation data of the column data line d and the gradation data of the first signal holding circuit DM41 are different will be examined. When the switch SW41 is turned on and the gradation data of the column data line d is transferred to the first signal holding circuit DM41, the gradation data of the first signal holding circuit DM41 is used as the gradation data of the column data line d. Needs to be rewritten.
第1信号保持回路DM41を構成する容量C3の階調データが書き換わる場合、その階調データは、充電又は放電によって変化する。列データ線dの階調データが容量C3へ転送される場合には、列データ線dのデータ線容量と容量C3との間の電荷転送により階調データが書き込まれる。通常、列データ線dのデータ線容量と、容量C3と、の容量比は、1000:1程度と大きい。従って、画素Pix5は、容量C3の階調データを確実に書き換えることが出来る。 When the gradation data of the capacitance C3 constituting the first signal holding circuit DM41 is rewritten, the gradation data changes by charging or discharging. When the gradation data of the column data line d is transferred to the capacity C3, the gradation data is written by charge transfer between the data line capacity of the column data line d and the capacity C3. Usually, the capacity ratio of the data line capacity of the column data line d and the capacity C3 is as large as about 1000: 1. Therefore, the pixel Pix5 can surely rewrite the gradation data of the capacitance C3.
スイッチSW42は、ゲートがトリガ線trigに接続され、ドレインが第1信号保持回路DM41に接続され、ソースが第2信号保持回路DM42及び反射電極PEに接続されている、NMOSトランジスタで構成されている。 The switch SW42 is composed of an NaCl transistor in which the gate is connected to the trigger line trig, the drain is connected to the first signal holding circuit DM41, and the source is connected to the second signal holding circuit DM42 and the reflecting electrode PE. ..
第2信号保持回路DM42は、容量C4で構成されている。ここで、第1信号保持回路DM41の階調データと第2信号保持回路DM42の階調データとが異なっていた場合を検討する。スイッチSW42がオン状態にされ、容量C3と容量C4とが導通した場合に、第2信号保持回路DM42の階調データを第1信号保持回路DM41の階調データで書き換える必要がある。 The second signal holding circuit DM42 is composed of the capacitance C4. Here, a case where the gradation data of the first signal holding circuit DM41 and the gradation data of the second signal holding circuit DM42 are different will be examined. When the switch SW42 is turned on and the capacitance C3 and the capacitance C4 are electrically connected, it is necessary to rewrite the gradation data of the second signal holding circuit DM42 with the gradation data of the first signal holding circuit DM41.
容量C3の電荷レベル(第1信号保持回路DM41の階調データ)と容量C4の電荷レベル(第2信号保持回路DM42の階調データ)とが異なる場合に、電荷の中和が生じる。そこで、本開示では、容量C3を容量C4よりも大きくする。つまり、C3>C4とする。例えば、容量C3に“H”レベルの階調データが保持されており、容量C4に“L”レベルの階調データが保持されている場合、電荷の中和が生じる。しかしながら、C3>C4とすることにより、電荷の中和が生じても、中和後の電圧を閾値電圧よりも高くすることができる。つまり、容量C4に“H”レベルの階調データを書き込むことができる。これにより、画素Pix5は、容量C4の階調データを容量C3の階調データで確実に書き換えることが出来る。 When the charge level of the capacitance C3 (gradation data of the first signal holding circuit DM41) and the charge level of the capacitance C4 (gradation data of the second signal holding circuit DM42) are different, the charge is neutralized. Therefore, in the present disclosure, the capacity C3 is made larger than the capacity C4. That is, C3> C4. For example, when the capacity C3 holds the “H” level gradation data and the capacity C4 holds the “L” level gradation data, charge neutralization occurs. However, by setting C3> C4, even if the charge is neutralized, the neutralized voltage can be made higher than the threshold voltage. That is, "H" level gradation data can be written in the capacitance C4. As a result, the pixel Pix5 can reliably rewrite the gradation data of the capacity C4 with the gradation data of the capacity C3.
なお、スイッチSW41及びSW42は、PMOSトランジスタで構成しても良い。その場合は、上記の説明とは逆極性として考えればよいので、図示及び説明を省略する。 The switches SW41 and SW42 may be composed of a polyclonal transistor. In that case, since it may be considered as having the opposite polarity to the above description, the illustration and description will be omitted.
また、スイッチSW41及びSW42は、PMOSトランジスタとNMOSトランジスタとで構成されるトランスミッションゲートであっても良い。 Further, the switches SW41 and SW42 may be transmission gates composed of a polyclonal transistor and an NaCl transistor.
画素Pix5は、小型化が可能であるという効果を奏する。その第1の理由は、次の通りである。画素Pix5は、計2個のトランジスタと2個の容量C3及びC4とで構成される。つまり、画素Pix5は、画素Pix1(計12個のトランジスタ)、画素Pix2(計10個のトランジスタ)、画素Pix3(計7個のトランジスと1個の容量)、画素Pix4(計8個のトランジスタと1個の容量)よりも少ない数の素子で構成できる。第2の理由は、以下に説明するように、第1信号保持回路DM41及び第2信号保持回路DM42と反射電極PEとを、素子の高さ方向に有効に配置することができるからである。 The pixel Pix5 has the effect of being able to be miniaturized. The first reason is as follows. The pixel Pix5 is composed of a total of two transistors and two capacitances C3 and C4. That is, the pixel Pix5 includes pixelPix1 (12 transistors in total), Pix2 (10 transistors in total), Pix3 (7 transistors in total and 1 capacitance), and Pix4 (8 transistors in total). It can be composed of a smaller number of elements (capacity of one). The second reason is that, as described below, the first signal holding circuit DM41, the second signal holding circuit DM42, and the reflection electrode PE can be effectively arranged in the height direction of the element.
図17は、第7の実施の形態の反射型液晶表示装置の画素の断面構成を示す図である。 FIG. 17 is a diagram showing a cross-sectional configuration of pixels of the reflective liquid crystal display device according to the seventh embodiment.
容量C3及びC4には、MIM容量、Diffusion容量、PIP容量等を用いることができる。図17は、このうちMIMで容量C3及びC4を構成した場合の反射型液晶表示装置の断面構成を示す。 As the capacities C3 and C4, MIM capacities, Diffusion capacities, PIP capacities and the like can be used. FIG. 17 shows a cross-sectional configuration of a reflective liquid crystal display device in the case where the capacitances C3 and C4 are configured by MIM.
図17において、シリコン基板200に形成されたPウェル202上に、スイッチSW41のNMOSトランジスタが形成されている。スイッチSW41のNMOSトランジスタのドレインは、コンタクト218a及び第1メタル206を介して、列データ線d(図示せず)に電気的に接続されている。
In FIG. 17, the µtransistor of the switch SW41 is formed on the P well 202 formed on the
また、シリコン基板200に形成されたPウェル203上に、スイッチSW42のNMOSトランジスタが形成されている。スイッチSW42のNMOSトランジスタのドレインは、コンタクト218b及び第1メタル206を介して、スイッチSW41のNMOSトランジスタのソースに電気的に接続されている。
Further, an µtransistor of the switch SW42 is formed on the P well 203 formed on the
また、スイッチSW41のNMOSトランジスタ及びスイッチSW42のNMOSトランジスタの上方には、層間絶縁膜205をメタル間に介在させて、第1メタル206、第2メタル208、第3メタル210、電極212、第4メタル214及び第5メタル216が積層されている。第5メタル216は、画素毎に形成される反射電極PEを構成している。
Further, an
更に、反射電極PE(第5メタル216)上には、保護膜としてパッシベーション膜(PSV)217が形成され、透明電極である共通電極CEに離間対向配置されている。それら反射電極PEと共通電極CEとの間に、液晶LCMが充填封止されて、液晶表示素子LCが構成されている。 Further, a passivation film (PSV) 217 is formed as a protective film on the reflective electrode PE (fifth metal 216), and is arranged so as to be separated from the common electrode CE which is a transparent electrode. A liquid crystal LCM is filled and sealed between the reflective electrode PE and the common electrode CE to form a liquid crystal display element LC.
ここで、第3メタル210上には、層間絶縁膜205を介して電極212a及び212bが形成されている。電極212aと、第3メタル210と、電極212aと第3メタル210との間の層間絶縁膜205と、は、容量C3を構成している。電極212bと、第3メタル210と、電極212bと第3メタル210との間の層間絶縁膜205と、は、容量C4を構成している。
Here, the
ここで、電極212aは、電極212bよりも大きい。これにより、容量C3は、容量C4よりも大きくなる。つまり、C3>C4となる。
Here, the
MIMによって容量C3及びC4を構成すると、スイッチSW41及びスイッチSW42は、シリコン基板200上のトランジスタと、第1メタル206及び第2メタル208の1,2層配線と、で構成することができる。また、第1信号保持回路DM41及び第2信号保持回路DM42は、トランジスタ上部の第3メタル210を利用したMIM配線で構成することができる。
When the capacitances C3 and C4 are configured by MIM, the switch SW41 and the switch SW42 can be configured by the transistor on the
スイッチSW41のNMOSトランジスタのソースは、コンタクト218c、スルーホール219d、219e、219f及び219gを経由して、電極212aに電気的に接続されている。電極212aに対向する第3メタル210は、スルーホール219hを経由して、基準電位(接地電位)に電気的に接続されている。
The source of the nanotube transistor of the switch SW41 is electrically connected to the
スイッチSW42のNMOSトランジスタのソースは、コンタクト218d、スルーホール219j、219k、219l及び219mを経由して、電極212bに電気的に接続されている。電極212bに対向する第3メタル210は、スルーホール219nを経由して、基準電位(接地電位)に電気的に接続されている。電極212bは、スルーホール219m及び219oを経由して、反射電極PEに電気的に接続されている。
The source of the IGMP transistor of the switch SW42 is electrically connected to the
図示しない光源からの光は、共通電極CE及び液晶LCMを透過して反射電極PE(第5メタル216)に入射して反射され、元の入射経路を逆進し、共通電極CEを通過して出射される。 Light from a light source (not shown) passes through the common electrode CE and the liquid crystal LCM, is incident on the reflective electrode PE (fifth metal 216), is reflected, travels backward in the original incident path, and passes through the common electrode CE. It is emitted.
画素Pix5は、図17に示すように、第5メタル216を反射電極PEに割り当てることにより、第1信号保持回路DM41及び第2信号保持回路DM42と、反射電極PEと、を高さ方向に有効に配置することが可能になる。従って、画素Pix5は、画素小型化を実現できる。これにより、画素Pix5は、例えば3μm以下のピッチの画素を、電源電圧3.3Vのトランジスタで構成できる。この3μmピッチの画素は、対角の長さ0.55インチ、横方向4000画素、縦方向2000画素の液晶表示パネルを実現できる。
As shown in FIG. 17, the pixel Pix5 enables the first signal holding circuit DM41, the second signal holding circuit DM42, and the reflecting electrode PE to be effective in the height direction by allocating the
画素Pix5は、第3の実施の形態で図9のタイミング図と共に説明した動作と同様の動作を行う。 The pixel Pix5 performs the same operation as described with the timing diagram of FIG. 9 in the third embodiment.
まず、タイミングジェネレータ62から出力される正転行走査パルスによって選択された1行の複数の画素Pix5は、正転行走査パルスによって、スイッチSW41がオン状態になる。そのとき、列データ線dに出力される正転サブフレーム階調データが、スイッチSW41によってサンプリングされ、第1信号保持回路DM41に書き込まれる。以下、同様にして、画像表示部61を構成する全ての画素Pix5の第1信号保持回路DM41に正転サブフレーム階調データの書き込みが行われる。その書き込み動作が終了した後のタイミングにおいて、“H”レベルの正転トリガパルスTRIGが、画像表示部61を構成する全ての画素Pix5に同時に供給される。
First, the switch SW41 of the plurality of pixels Pix5 in one row selected by the normal rotation scanning pulse output from the
これにより、全ての画素Pix5のスイッチSW42がオン状態となる。従って、第1信号保持回路DM41に記憶されている正転サブフレーム階調データが、スイッチSW4
2を経由して、第2信号保持回路DM42に一斉に転送されて保持される。それと共に、正転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路DM42による正転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIGが入力されるまでの1サブフレーム期間である。
As a result, the switches SW42 of all the pixels Pix5 are turned on. Therefore, the forward rotation subframe gradation data stored in the first signal holding circuit DM41 is the switch SW4.
It is transferred and held all at once to the second signal holding circuit DM42 via 2. At the same time, the normal rotation subframe gradation data is applied to the reflection electrode PE. The retention period of the forward rotation subframe gradation data by the second signal retention circuit DM42 is one subframe period until the next “H” level forward rotation trigger pulse TRIG is input.
続いて、画像表示部61内の各画素Pix5は、上記と同様にして正転行走査パルスによって、行単位で選択され、各画素Pix5に直前の正転サブフレーム階調データと逆論理値の反転サブフレーム階調データが、第1信号保持回路DM41に書き込まれる。画像表示部61を構成する全ての画素Pix5の第1信号保持回路DM41への反転サブフレーム階調データの書き込みが終了すると、“H”レベルの正転トリガパルスTRIGが画像表示部61を構成する全ての画素Pix5に同時に供給される。 Subsequently, each pixel Pix5 in the image display unit 61 is selected in line units by the normal rotation scanning pulse in the same manner as described above, and each pixel Pix5 has the inverse logic value of the immediately preceding forward rotation subframe gradation data. Inverted subframe gradation data is written to the first signal holding circuit DM41. When the writing of the inverted subframe gradation data to the first signal holding circuit DM41 of all the pixels Pix5 constituting the image display unit 61 is completed, the “H” level forward rotation trigger pulse TRIG constitutes the image display unit 61. It is supplied to all pixels Pix5 at the same time.
これにより、全ての画素Pix5のスイッチSW42がオン状態になる。従って、第1信号保持回路DM41に記憶されている反転サブフレーム階調データが、スイッチSW4
2を経由して、第2信号保持回路DM42に一斉に転送されて保持される。それと共に、反転サブフレーム階調データが、反射電極PEに印加される。第2信号保持回路DM42による反転サブフレーム階調データの保持期間は、次の“H”レベルの正転トリガパルスTRIGが供給されるまでの1サブフレーム期間である。
As a result, the switches SW42 of all the pixels Pix5 are turned on. Therefore, the inverted subframe gradation data stored in the first signal holding circuit DM41 is the switch SW4.
It is transferred and held all at once to the second signal holding circuit DM42 via 2. At the same time, the inverted subframe gradation data is applied to the reflection electrode PE. The retention period of the inverted subframe gradation data by the second signal retention circuit DM42 is one subframe period until the next “H” level forward rotation trigger pulse TRIG is supplied.
(まとめ)
画素Pix5は、第3から第6までの実施の形態の画素Pix1からPix4までと同様の効果を奏する。
(summary)
The pixel Pix5 has the same effect as the pixels Pix1 to Pix4 of the third to sixth embodiments.
加えて、画素Pix5は、小型化が可能であるという効果を奏する。画素Pix5は、上記した電荷の中和が生じ得たり、SRAMに比べてノイズ耐性が低いものの、画素Pix1からPix4までと比べて、更なる小型化が可能である。従って、反射型液晶表示装置13に要求される仕様(例えば、小型化優先、ノイズ耐性優先等)に応じて、画素Pix1からPix5までのいずれを採用するかを決めれば良い。 In addition, the pixel Pix5 has the effect of being able to be miniaturized. Although the pixel Pix5 may have the above-mentioned charge neutralization and has lower noise immunity than the SRAM, it can be further miniaturized as compared with the pixels Pix1 to Pix4. Therefore, it may be determined which of the pixels Pix1 to Pix5 is adopted according to the specifications required for the reflective liquid crystal display device 13 (for example, miniaturization priority, noise immunity priority, etc.).
<付記>
図3に示す反射型液晶表示装置13の、拡散された複数の波長チャネルが入射する部分13aの画素は、サブフレーム期間毎に反転させる。しかし、拡散された複数の波長チャネルが入射しない部分(額縁部)13bの画素は、サブフレーム毎に反転させる必要はない。消費電力の観点からは、反転の回数を減らすことが良い。
<Additional Notes>
In the reflective liquid
そこで、共通電極CEを、部分13aと、部分13bと、で分割し、別々に駆動して、部分13bでは反転の回数を減らすようにしてもよい。この場合、部分13aではサブフレーム毎に反転させるが、部分13bでは所定フレーム数だけ反転を行わない(換言すると、所定フレーム数毎に反転を行う)とすると良い。
Therefore, the common electrode CE may be divided into a
この場合、部分13bの画素が画素Pix3(図12参照)のような構成の場合は、容量C1の電荷のリークがあると反射電極PEの電位が下がる。従って、一定時間ごとに正転トリガパルスTRIG及び反転トリガパルスTRIGBをオンにして、容量C1への再書き込み動作を行うのが良い。あるいは、他の画素回路構成に比べて、反転までの所定フレーム数を減らすのが良い。
In this case, when the pixel of the
また、部分13bの第1メモリへの書き込みは、できるだけ反転の直前に行う方が良い。第1メモリ111と第2メモリ121の内容が反転していると、スイッチSW21を通して、リーク電流が発生し、消費電力が増えるからである。
Further, it is better to write the
なお、画素Pix1(図6参照)の構成では、第1メモリ91への書き込みが最も早く行えるので、最も直前に第1メモリ91の内容を書き換えるようにした方が良い。
In the configuration of pixel Pix1 (see FIG. 6), writing to the
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。 The technical scope of the present invention is not limited to the above-described embodiment, and changes can be made as appropriate without departing from the spirit of the present invention.
10 WSSアレイ
11 入出力部
12 光学系
13 反射型液晶表示装置
16 コリメートレンズ
21、22、23 レンズ
24 分散素子
61 画像表示部
62 タイミングジェネレータ
63 垂直シフトレジスタ
64 データラッチ回路
65 水平ドライバ
65a 水平シフトレジスタ
65b ラッチ回路
65c レベルシフタ/画素ドライバ
81、91、111、131、141 第1メモリ
81a、82a、SW11a、SW11b、SW12a、SW12b、SW13、SW14、SW21、SW31、SW32、SW41、SW42 スイッチ
81b、SM11、SM13、DM31、DM41 第1信号保持回路
82、92、112、121、132、142 第2メモリ
82b、SM12、SM14、DM21、SM32、DM42 第2信号保持回路
INV1、INV2、INV3、INV4、INV11、INV12、INV13、INV14、INV33、INV34 インバータ
Pix、Pix1、Pix2、Pix3、Pix4、Pix5 画素
PT1、PT2 PMOSトランジスタ
NT1、NT2 NMOSトランジスタ
C1、C2、C3、C4 容量
LC 液晶表示素子
LCM 液晶
PE 反射電極
CE 共通電極
10
Claims (5)
前記入射光に含まれる各波長の光を各波長に応じて空間的に分散させ、前記出射光を前記入出力部の側へ出射する波長分散器と、
前記波長分散器によって分散された各波長の光を各波長毎に2次元平面に集光し、反射された各波長の光を前記波長分散器の側へ出射する光学結合器と、
前記2次元平面の位置に配置され、複数の画素を有し、前記複数の画素により階調を表すことにより、前記光学結合器によって集光された各波長の光を、各波長毎にルーティングによって決められた方向に反射する空間光変調器と、
前記空間光変調器の前記複数の画素を駆動する空間光変調器駆動部と、
を備え、
前記階調は、前記空間光変調器駆動部により前記複数の画素の各々に、1つのフレーム期間を分割した複数のサブフレーム期間の内の1つのサブフレーム期間に正転階調データが入力され、前記複数のサブフレーム期間の他の1つのサブフレーム期間に反転階調データが入力されることにより形成され、
前記複数の画素の各々は、
前記正転階調データ又は前記反転階調データをデータ線からサンプリングする第1スイッチング回路と、
前記第1スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを保持する第1信号保持回路と、
前記第1信号保持回路に保持された前記正転階調データ又は前記反転階調データを、前記複数の画素の全部に共通のタイミングでサンプリングする第2スイッチング回路と、
前記第2スイッチング回路によってサンプリングされた前記正転階調データ又は前記反転階調データを、1サブフレーム期間保持するとともに、液晶表示素子の反射電極に印加する及び第2信号保持回路と、
を備え、
前記空間光変調器駆動部は、
前記タイミングで前記液晶表示素子の共通電極の電圧を反転することにより正負極性の交流電圧を前記液晶表示素子の液晶に印加し、
前記正転階調データと前記反転階調データとの間の振幅とは異なる振幅の電圧を、前記共通電極に供給し、
前記第1スイッチング回路及び前記第1信号保持回路は、第1スタティックランダムアクセスメモリを構成し、
前記第2スイッチング回路及び前記第2信号保持回路は、第1ダイナミックランダムアクセスメモリを構成し、
前記第2信号保持回路は、容量で構成されている、
光ノード装置。 An input / output unit having an input port for incident light and an output port for emitting emitted light corresponding to each wavelength included in the incident light.
A wavelength disperser that spatially disperses the light of each wavelength included in the incident light according to each wavelength and emits the emitted light to the input / output unit side.
An optical coupler that collects the light of each wavelength dispersed by the wavelength disperser into a two-dimensional plane for each wavelength and emits the reflected light of each wavelength to the side of the wavelength disperser.
By arranging at the position of the two-dimensional plane, having a plurality of pixels, and expressing the gradation by the plurality of pixels, the light of each wavelength collected by the optical coupler is routed for each wavelength. A spatial light modulator that reflects in a fixed direction,
A spatial light modulator driving unit that drives the plurality of pixels of the spatial light modulator,
Equipped with
For the gradation, forward rotation gradation data is input to each of the plurality of pixels by the spatial light modulator drive unit in one subframe period of the plurality of subframe periods in which one frame period is divided. , Formed by inputting inverted gradation data in the other one subframe period of the plurality of subframe periods.
Each of the plurality of pixels
A first switching circuit that samples the forward gradation data or the reverse gradation data from the data line,
A first signal holding circuit that holds the forward gradation data or the reverse gradation data sampled by the first switching circuit.
A second switching circuit that samples the forward gradation data or the reverse gradation data held in the first signal holding circuit at a timing common to all of the plurality of pixels.
The forward rotation gradation data or the inversion gradation data sampled by the second switching circuit is held for one subframe period, and is applied to the reflection electrode of the liquid crystal display element, and the second signal holding circuit and the second signal holding circuit.
Equipped with
The spatial light modulator drive unit is
By inverting the voltage of the common electrode of the liquid crystal display element at the timing, a positive / negative AC voltage is applied to the liquid crystal of the liquid crystal display element.
A voltage having an amplitude different from the amplitude between the forward gradation data and the inverted gradation data is supplied to the common electrode.
The first switching circuit and the first signal holding circuit constitute a first static random access memory.
The second switching circuit and the second signal holding circuit constitute a first dynamic random access memory.
The second signal holding circuit is composed of a capacitance.
Optical node device.
請求項1に記載の光ノード装置。 The second switching circuit is a complementary switching circuit composed of a P-channel type transistor and an N-channel type transistor.
The optical node device according to claim 1.
前記第1スイッチング回路の側から見て入力側の第1インバータを構成するトランジスタの駆動力は、前記第1スイッチング回路から見て出力側の前記第2インバータを構成するトランジスタの駆動力よりも大きい、
請求項2に記載の光ノード装置。 The first signal holding circuit is composed of a first inverter and a second inverter in which one output terminal is connected to the other input terminal.
The driving force of the transistor constituting the first inverter on the input side when viewed from the first switching circuit side is larger than the driving force of the transistor constituting the second inverter on the output side when viewed from the first switching circuit. ,
The optical node device according to claim 2.
前記第1スイッチング回路を構成するトランジスタの駆動力は、前記第2インバータを構成するトランジスタの駆動力よりも大きい、
請求項3に記載の光ノード装置。 The first switching circuit is composed of one transistor.
The driving force of the transistor constituting the first switching circuit is larger than the driving force of the transistor constituting the second inverter.
The optical node device according to claim 3.
前記空間光変調器の光が入射しない領域内の画素のフレーム数を、前記空間光変調器の光が入射する領域内の画素のフレーム数よりも、少なくする、
請求項1に記載の光ノード装置。 The spatial light modulator drive unit is
The number of frames of the pixels in the region where the light of the spatial light modulator is not incident is made smaller than the number of frames of the pixels in the region where the light of the spatial light modulator is incident.
The optical node device according to claim 1.
Priority Applications (4)
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