JP2022084538A - 電子回路、電子回路の設計方法、電子回路内のデータ処理方法 - Google Patents

Abstract

【課題】電子回路に対するサイドチャネル攻撃を防止する方法及びシステムを提供する。【解決手段】電子回路は、少なくとも２つの入力及び少なくとも１つの出力を含み、入力に応答して出力を第１の論理状態と第２の論理状態との間で切り替えるように構成される駆動ユニット、少なくとも１つの被駆動ユニットのそれぞれが、少なくとも２つの入力を含み、少なくとも２つの入力のうちの少なくとも１つが、駆動ユニットの出力によって駆動される少なくとも１つの被駆動ユニット及び駆動ユニットを被駆動ユニットに接続する信号ネットワークに設置され、信号ネットワークでの第１の容量負荷と第２の容量負荷を平衡化させる。第１の容量負荷は、第１の論理状態から第２の論理状態への遷移により生じる電流に応答し、第２の容量負荷は、第２の論理状態から第１の論理状態への遷移により生じる電流に応答する少なくとも１つのインバータを含む。【選択図】図６

Description

本発明は、電子回路のデータセキュリティに関するものであり、特に、サイドチャネル攻撃を防止するための方法およびシステムに関するものである。

サイドチャネル攻撃と呼ばれるさまざまな技術が電子機器から情報を抽出するように開発されている。サイドチャネル攻撃は通常、機器内に保存されている機密情報にアクセスするために、許可を得ていない第三者によって実行されている。一部のサイドチャネル攻撃は、電子機器が通常、論理素子の遷移時に電力を消費するという事実を利用している。この攻撃は、情報を搬送する機器に電気的に接続する必要なく、電気信号および／または機器から放射された電磁放射を非侵襲的に測定することによって情報を抽出する。

さまざまな対策がサイドチャネル攻撃から電子機器を保護するために、提案されている。例えば、「Ｈａｒｄｗａｒｅ Ｌｅｖｅｌ Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ Ａｇａｉｎｓｔ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｏｗｅｒ Ａｎａｌｙｓｉｓ」と題された２０１２年２月のＵｎｉｖｅｒｓｉｔｙ ｏｆ Ｓｏｕｔｈａｍｐｔｏｎ， Ｆａｃｕｌｔｙ ｏｆ Ｐｈｙｓｉｃａｌ ａｎｄ Ａｐｐｌｉｅｄ Ｓｃｉｅｎｃｅｓ， Ｓｃｈｏｏｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅの博士論文で、Ｂａｄｄａｍは、いくつかのタイプの対策、特にＤｕａｌ Ｒａｉｌ Ｐｒｅｃｈａｒｇｅ（ＤＲＰ）回路について説明している。

米国特許第１０，５２１，５３０号では、電力解析攻撃を軽減するために電子設計自動化システムを用いて、データ関連の遅延を有する論理回路の論理回路を設計する方法が説明されている。この論理回路は、論理入力から少なくとも１つの論理出力までの論理パス（ｌｏｇｉｃ ｐａｔｈ）を含む。この方法は、初期回路設計を取得し、初期回路設計内の複数の論理パスの対応する遅延を割り当てて、少なくとも一部の出力が一クロックサイクル中の異なる時間に、異なる論理入力の組み合わせに切り替わるようにし、指定された対応する遅延に基づいて遅延素子を初期回路設計に加えることにより、第２の回路設計を形成し、第２の回路設計は、対応する論理パス上に指定された対応する遅延を有することを含む。

本明細書に記載の本発明の実施形態は、駆動ユニット、少なくとも１つの被駆動ユニット、および少なくとも１つのインバータを含む電子回路を提供する。駆動ユニットは、少なくとも２つの入力および少なくとも１つの出力を含み、且つ少なくとも２つの入力に応答して、少なくとも１つの出力を第１の論理状態と第２の論理状態との間で切り替えるように構成される。少なくとも１つの被駆動ユニットのそれぞれは、少なくとも２つの入力を含み、少なくとも２つの入力のうちの少なくとも１つは、駆動ユニットの出力によって駆動されるように構成される。少なくとも１つのインバータは、駆動ユニットを被駆動ユニットに接続する信号ネットワークに設置され、少なくとも１つのインバータは、信号ネットワークでの第１の容量負荷と第２の容量負荷を平衡化させるように構成され、第１の容量負荷は、第１の論理状態から第２の論理状態への遷移により生じる電流に応答し、第２の容量負荷は、第２の論理状態から前記第１の論理状態への遷移により生じる電流に応答する。

通常、少なくとも１つのインバータは、第１の電流と第２の電流を平衡化させるように構成され、第１の電流は、駆動ユニットの第１の論理状態から第２の論理状態への遷移に応答して信号ネットワークで消費され、第２の電流は、駆動ユニットの第２の論理状態から第１の論理状態への遷移に応答して信号ネットワークで消費される。

いくつかの実施形態では、第１の容量負荷および第２の容量負荷の少なくとも１つは接地される。いくつかの実施形態では、第１の容量負荷および第２の容量負荷の少なくとも１つは、電子回路の供給電圧レールに接続される。

一実施形態では、少なくとも１つの被駆動ユニットは、１つの被駆動ユニットを含み、信号ネットワークは、駆動ユニットの出力と被駆動ユニットの入力の少なくとも１つの間に配線された導体を含み、且つ少なくとも１つのインバータは、導体に沿って設置される。もう１つの実施形態では、少なくとも１つの被駆動ユニットは、複数の被駆動ユニットを含み、信号ネットワークは、分岐を含み、分岐は、対応する被駆動ユニットの入力に配線された複数の導体を接続し、且つ少なくとも１つのインバータは、分岐と被駆動ユニットの入力との間に設置されたインバータを含む。

また、本発明の一実施形態によれば、電子回路を設計する方法が提供される。この方法は、駆動ユニットを指定し、駆動ユニットは、少なくとも２つの入力および少なくとも１つの出力を含み、且つ少なくとも２つの入力に応答して、少なくとも１つの出力を第１の論理状態と第２の論理状態との間で切り替えるように構成されるステップを含む。少なくとも１つの被駆動ユニットを指定し、少なくとも１つの被駆動ユニットは、少なくとも２つの入力を含み、少なくとも２つの入力のうちの少なくとも１つは、駆動ユニットの少なくとも１つの出力によって駆動される。駆動ユニットと被駆動ユニットを接続する信号ネットワークには、少なくとも１つのインバータが設置され、少なくとも１つのインバータは、信号ネットワークに設置され、第１の容量負荷と第２の容量負荷を平衡させる。第１の容量負荷は、第１の論理状態から第２の論理状態への遷移により生じる電流に応答し、第２の容量負荷は、第２の論理状態から第１の論理状態への遷移により生じる電流に応答する。

一実施形態では、少なくとも１つのインバータは、駆動ユニットと被駆動ユニットとの間の所与のパスに奇数個のインバータを追加し、駆動ユニットまたは被駆動ユニットの１つに追加のインバータを埋め込むことを含む。

また、本発明の一実施形態によれば、電子回路におけるデータ処理方法も提供される。この方法は、駆動ユニットを用い、駆動ユニットは、少なくとも２つの入力および少なくとも１つの出力を含み、且つ少なくとも２つの入力に応答して、出力を第１の論理状態と第２の論理状態との間で切り替えるように構成される。駆動ユニットの少なくとも１つの出力によって少なくとも１つの被駆動ユニットを駆動し、少なくとも１つの被駆動ユニットのそれぞれは、少なくとも２つの入力を含み、少なくとも２つの入力のうちの少なくとも１つは、駆動ユニットの少なくとも１つの出力によって駆動される。少なくとも１つのインバータを用いて、信号ネットワークでの第１の容量負荷と第２の容量負荷を平衡化させ、第１の容量負荷は、第１の論理状態から第２の論理状態への遷移により生じる電流に応答し、第２の容量負荷は、第２の論理状態から前記第１の論理状態への遷移により生じる電流に応答する。

添付の図面とともに以下の詳細な説明及び実施例を検討することで、本発明をより完全に理解できる。

図１は、本発明の一実施形態による、安全回路および非安全回路を含む集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ； ＩＣ）を示すブロック図である。 図２は、本発明のいくつかの実施形態による、平衡化された容量負荷を有する電子回路を示すブロック図である。 図３は、本発明のいくつかの実施形態による、平衡化された容量負荷を有する電子回路を示すブロック図である。 図４は、本発明のいくつかの実施形態による、平衡化された容量負荷を有する電子回路を示すブロック図である。 図５Ａは、本発明の一実施形態による、インバータの「０」から「１」、および「１」から「０」の状態遷移を示す回路図である。 図５Ｂは、本発明の一実施形態による、インバータの「０」から「１」、および「１」から「０」の状態遷移を示す回路図である。 図６は、本発明の一実施形態による、電子回路を設計する方法を示すフローチャートである。

本明細書に記載された本発明の実施形態として、サイドチャネル攻撃から電子回路を保護するための改善された方法を提供する。本開示の技術は、例えば安全な埋め込みコントローラおよびメモリデバイスなどの様々な形態のセキュリティデバイスで用いられることができる。

いくつかの実施形態では、電子回路は、複数の論理ユニットを含み、各論理ユニットは、１つ以上の入力および１つ以上の出力を含む。各出力は、回路トレースなどの導電体によって、１つ以上の他の論理ユニットの1つ以上の入力に接続される。各クロックサイクルにおいて、一部の論理ユニットは、１つの論理状態からその出力をもう１つの論理状態（「０」から「１」または「１」から「０」）に遷移し、１つ以上のその入力の遷移に応答さユニットことができる。軽減されない限り、この論理ユニットの状態遷移のシーケンスは、回路全体の消費電流の変動を生じさせる可能性があり、これは、攻撃者に測定されて攻撃者をアシストする可能性がある。

このような消費電流の変動の主な原因の１つは、状態遷移中に容量負荷が充電されることである。容量負荷は、通常、回路導体と接地間の容量、回路導体と電源電圧（Ｖｄｄ）間の容量、回路導体間の容量（他の信号線への容量）、および／または論理ユニット自体の容量を含む。

複合論理ユニット（即ち、複数の入力を有し、いくつかの論理演算を実行して出力を生成する論理ユニット）について考えると、複合論理ユニットの出力は、１つ以上の他の複合論理ユニットの入力を駆動する。前者の論理ユニットは、本明細書では「駆動ユニット」と呼ばれ、後者の論理ユニットは、「被駆動ユニット」と呼ばれる。（複合）駆動ユニットの出力は、（複合）被駆動ユニットの入力に接続するパスは、本明細書では「信号ネットワーク」と呼ばれる。

駆動ユニットを１つ以上の被駆動ユニットに接続する信号ネットワークは、接地に対して特定の容量（または、より広義には、接地に対する特定の容量と、例えば電源電圧レールまたは他の信号などの他の電圧源に対するもう１つの容量）を有する。駆動ユニットの出力が１つの論理状態からもう１つの論理状態に遷移したとき、駆動ユニットの出力の電圧遷移は電流を流動させ、上述の容量を充電する。生成された電流は、回路の瞬間的な総消費電流に寄与する。

しかしながら、一般に、駆動ユニットの出力が「０」から「１」への遷移による消費電流は、「１」から「０」への遷移による消費電流と異なる可能性がある。「０」から「１」への遷移の消費電流が「１」から「０」への遷移と異なるとき、回路の瞬間的な消費電流は、機密情報を含む内部演算を表す可能性がある。この不均衡は、電力解析攻撃によって悪用され得るセキュリティ上の脆弱性をもたらす。

本明細書に記載された本発明のいくつかの実施形態は、回路の電流消費上の状態遷移の衝撃を低減するように用いられる、回路構成および関連する設計方法を提供している。開示された実施形態では、１つ以上の追加のインバータが、駆動ユニットとその被駆動ユニットとの間の信号ネットワークに加えられる。インバータは、駆動ユニットの出力の「０」から「１」への遷移により充電された容量負荷と、出力の「１」から「０」への遷移により充電された容量負荷を平衡化させる方式で加えられる。必要に応じて、駆動ユニットおよび／または被駆動ユニットの論理を変更し、追加のインバータが回路の論理機能を変えないようにすることができる。

本開示の技術は、回路全体、または回路内の機密情報を操作する選択された部分の容量負担を平衡化させるように用いられることができる。このように、回路の瞬間的な消費電流は、処理されている機密情報と基本的に無関係であることが可能である。従って、開示された技術は、電力解析攻撃に対する回路の感度を低減させる。本明細書に開示された技術を用いたいくつかの例示的な回路構成について説明する。設計ツールがインバータを挿入することで容量負荷を平衡化させるように用いられた例示的な設計技術についても説明する。

電力解析攻撃に対する回路の感度を低減するように用いられる１つの代替の方法は、デュアルレールプリチャージロジック（Ｄｕａｌ－ｒａｉｌ Ｐｒｅ－ｃｈａｒｇｅ Ｌｏｇｉｃ； ＤＰＬ）と呼ばれる技術を適用することである。ＤＰＬでは、回路は並列に動作する相補回路によって保護される。各保護回路のネットワークは、相補回路では逆の状態遷移を経る対応するネットワークを有する。従って、各クロックサイクルでは、処理されたデータ値に関係なく、「０」から「１」への遷移の総数は、「１」から「０」への遷移の総数と同じになる。しかしながら、この結果の代償は、ハードウェアを２倍にさせ、且つこれにより、コスト、サイズ、および回路の消費電力を倍にする。ＤＰＬと比較すると、本開示を実施するための技術は、比較的単純であり、且つハードウェアを２倍にすることと比較すると、必要なハードウェアも比較的少なくなる。

いくつかの実施形態では、本開示の技術は他の電力解析攻撃を軽減する技術と組み合わせて、暗号化エンジンなど、例えば高度暗号化標準（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ； ＡＥＳ）エンジンの安全な回路を実施するように用いられることができる。例えば、例示的な技術は、「Ｃｏｕｐｌｉｎｇ ｏｆ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｐｒｏｔｅｃｔｉｏｎ ａｇａｉｎｓｔ Ｓｉｄｅ－Ｃｈａｎｎｅｌ Ａｔｔａｃｋｓ」と題された米国特許出願第１６／７４１，７９９号、および「Ｍｉｔｉｇａｔｉｏｎ ｏｆ Ｓｉｄｅ－Ｃｈａｎｎｅｌ Ａｔｔａｃｋｓ ｕｓｉｎｇ Ｓｍａｌｌ－Ｏｖｅｒｈｅａｄ Ｒａｎｄｏｍ Ｐｒｅ－Ｃｈａｒｇｉｎｇ」と題された米国特許出願第１６／１９４，３４２号に開示されている。これらの両方の特許出願は、本特許出願の譲受人に譲渡され、それらの開示内容は、参照により本明細書に組み込まれている。

システム記述
図１は、本発明の一実施形態による、安全な集積回路（ＩＣ）２０を示すブロック図である。例えば、安全なＩＣ２０は、集積された暗号化回路を有するメモリ装置、暗号化または認証回路を含む埋め込みコントローラ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ，ＥＣ）またはベースボード管理コントローラ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ，ＢＭＣ）、または任意の他の適切な安全な電子機器を含むことができる。

この例では必要ないが、ＩＣ２０は非安全回路２４と安全回路２８の両方を含んでいる。例えば、安全回路２８は、暗号化エンジンまたはサイドチャネル攻撃から保護される必要がある任意の他の回路を含むことができる。非安全回路２４は、保護がそれほど重要でない任意の回路を含むことができる。

この例では、非安全回路２４は、駆動ユニット３２および被駆動ユニット３６を含む。明確にするために、図１は、１つの駆動ユニット、１つの被駆動ユニット、および１つのそれらの間にあるネットワークのみを描いている。実際には、回路２４は、通常、乗算器、ＡＥＳ Ｓボックス（Ｓ－ｂｏｘ）、または任意の他の適切な論理機能などの論理機能を一緒に実現する多数のユニットを含む。

駆動ユニット３２と被駆動ユニット３６はどちらも複雑な論理ユニットであり、即ち、複数の入力（例えば、バッファおよびインバータと相反する）を有する。駆動ユニット３２は、複数の入力４０および出力４４を含む。被駆動ユニット３６は、複数の入力を含み、そのうちの１つの入力４８は、駆動ユニット３２の出力４４によって駆動される。駆動ユニット３２と被駆動ユニット３６の間の信号ネットワークは、回路トレースを含み、その接地への容量はＣと表される。

信号ネットワークの容量Ｃは、被駆動ユニット３２の出力４４の容量負荷となる。この例では、出力４４の「０」から「１」への遷移の期間に充電された容量と、出力４４の「１」から「０」への遷移の期間に充電された容量との間に平衡化はない。従って、出力４４の「０」から「１」への遷移と「１」から「０」への遷移の消費電流は徐々に異なる。

図１の例の安全回路２８は、駆動ユニット５２および被駆動ユニット５６を含む。ここでも明確にするために、１つの駆動ユニット、１つの被駆動ユニット、および１つのそれらの間にあるネットワークのみを描いている。実際には、安全回路２８は、通常、互いに駆動し合う多数のユニットを含む。

駆動ユニット５２は、複数の入力６０および出力６４を含む。被駆動ユニット５６は複数の入力を含み、そのうちの１つの入力６８は駆動ユニット５２の出力６４によって駆動される。容量負荷の不均衡を防ぐために、追加のインバータ７２が出力６４と入力６８間のネットワークに設置される。適切に設定されたとき、インバータ７２の前（Ｃ１で表される）の信号ネットワークの容量の部分は、インバータ７２の後（Ｃ２で表される）の信号ネットワークの容量の部分と同じである。

このようにインバータ７２を設定すると、出力６４の「０」から「１」への遷移による消費電流と、出力６４の「１」から「０」への遷移による消費電流とが平衡化する。

出力６４の「０」から「１」への遷移について考えてみる。この遷移では、出力６４の電圧は、論理「０」を表す電圧から論理「１」を表す電圧に遷移する。この電圧遷移は、特定の電流が容量Ｃ１に流れるようにする。この電流はｉ（「０」から「１」、Ｃ１）で表され、且つ「０」と「１」を表す電圧と容量Ｃ１の関数である。出力６４の「０」から「１」への遷移は、インバータ７２で逆の遷移、即ち「１」から「０」をもたらす。従って、インバータ７２の出力の電圧は、論理「１」を表す電圧から論理「０」を表す電圧に遷移する。この電圧遷移は、特定の電流を容量Ｃ２に流動させる。この電流はｉ（「０」から「１」、Ｃ２）で表され、且つ「０」と「１」を表す電圧と容量Ｃ２の関数である。

ここで、出力６４の「１」から「０」への逆の遷移について考えてみる。この遷移では、出力６４の電圧は、論理「１」を表す電圧から論理「０」を表す電圧に遷移する。この電圧遷移は、特定の電流が容量Ｃ１に流れるようにする。この電流はｉ（「１」から「０」、Ｃ１）で表され、且つ「０」と「１」を表す電圧と容量Ｃ１の関数である。出力６４の「０」から「１」への遷移は、インバータ７２で逆の遷移、即ち「０」から「１」をもたらす。従って、インバータ７２の出力の電圧は、論理「０」を表す電圧から論理「１」を表す電圧に遷移する。この電圧遷移は、特定の電流を容量Ｃ２に流動させる。この電流はｉ（「０」から「１」、Ｃ２）で表され、且つ「０」と「１」を表す電圧と容量Ｃ２の関数である。

出力６４の「０」から「１」への遷移の期間の信号ネットワークの総消費電流はｉ（「０」から「１」）＝ｉ（「０」から「１」、Ｃ１）+ｉ（「１」から「０」、Ｃ２）であると仮定し、且つ出力６４の「１」から「０」への遷移の期間の信号ネットワークの総消費電流は、ｉ（「１」から「０」）＝ｉ（「１」から「０」、Ｃ１）+ｉ（「０」から「１」、Ｃ２）であると仮定される。このように、Ｃ１＝Ｃ２であれば、ｉ（「０」から「１」）＝ｉ（「１」から「０」）であることがわかる。従って、容量負荷がインバータ７２によって平衡化されたとき、信号ネットワークでの総電流消費は、状態遷移の方向とは無関係である（即ち、出力６４の「１」から「０」への、または「０」から「１」への遷移は無関係である）。

上述の説明では、消費電流の完全な平衡化は、容量負荷の完全な平衡化によって得られることが示されている。特定の実施形態では、容量Ｃ１とＣ２間は、いくらかの残差が保持される可能性があることが理解されるであろう。それにもかかわらず、この残差は通常、十分に小さいため、安全回路２８上の電力解析攻撃を効果的に軽減させることができ、他の対策と組み合わせることもできる。本特許出願の文脈および特許請求項では、「平衡化された容量」、「平衡化された容量負荷」および「平衡化された消費電流」などは、容量、容量負荷、または消費電流の攻撃を効果的に軽減するのに十分であると考えられる所定の閾値以下であることを表している。

平衡化された容量負荷を有する代替のネットワーク設計
図２～図４は、本発明の代替の実施形態による、平衡化された容量負荷を有する電子回路を示すブロック図である。

図２では、２つのインバータ７２が、駆動ユニット５２の出力と駆動ユニット５６の入力間のネットワークに設定される。この実施形態では、駆動ユニット５２の出力状態が遷移したとき、Ｃ３およびＣ５で表される容量は一方向（「０」から「１」または「１」から「０」）に駆動され、且つＣ４で表される容量は逆の方向（それに応じて、「１」から「０」または「０」から「１」）に駆動される。従って、容量負荷において平衡化を得るために、容量はＣ４＝Ｃ３＋Ｃ５の条件を満たす必要がある。

図３は、駆動ユニット５２の出力が分岐され、２つの被駆動ユニット５６の入力を並列に駆動するように用いられる状況を示している。この例では、分岐前の信号ネットワークの容量はＣ６で表され、分岐後の２つの分岐の容量はＣ７とＣ８で表される。２つのインバータ７２が信号ネットワーク内に設置され、この分岐と被駆動ユニットの入力との間でこの分岐に隣接する。この場合、容量負荷内での平衡化を得るために、容量はＣ６＝Ｃ７＋Ｃ８の条件を満たす必要がある。一代替の実施形態では、１つのインバータが分岐の前（駆動ユニットの出力と分岐の間に、Ｃ６の後に、この分岐に隣接して）に配置され、図に示されている２つのインバータと置き換えることができる。

図４は、信号ネットワークが接地と電圧レールＶｄｄの両方に対して容量を有している場合を示している。１つのインバータ７２は信号ネットワーク内に設置される。インバータの前の部分の容量はＣ０１（接地への）とＣ１１（Ｖｄｄへの）で示される。インバータの後の部分の容量はＣ０２（接地への）とＣ１２（Ｖｄｄへの）で示される。この場合、容量負荷内の平衡化を得るために、容量はＣ１１＋Ｃ０２＝Ｃ０１＋Ｃ１２の条件を満たす必要がある。

図５Ａおよび図５Ｂは、本発明の一実施形態による、インバータ７２内の状態遷移を示す回路図である。この例では、インバータ７２は、Ｐで表されるＰ型金属酸化物半導体電界効果トランジスタ（Ｐ－ｔｙｐｅ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＰＭＯＳ ＦＥＴ）と、Ｎで表されるＮ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳ ＦＥＴ）とを含み、Ｖｄｄと接地間では、ソースからドレインの方式で接続される。インバータ７２の入力は、２つのトランジスタのゲートに印加される。インバータ７２の出力は、Ｐ型トランジスタのソースとＮ型トランジスタのドレインとの間の接続点から得られる。

図５Ａは、出力と接地間の容量負荷（Ｃ０で表される）の場合を示している。図５Ｂは、出力と供給電圧（Ｖｄｄ）間の容量負荷（Ｃ１で表される）の場合を示している。２つの図では、「０→１」と書かれた矢印は、「０」から「１」への出力の遷移の期間の電流を示しており、「１→０」と書かれた矢印は、「１」から「０」への出力の遷移の期間の電流を示している。ほとんどの実際的なシナリオでは、２つの場合の重ね合わせを含む。

図５Ａと図５Ｂに見られるように、消費電流は対称的ではない。例えば、図５Ａでは、Ｖｄｄから接地への電流は「０」から「１」への遷移の期間にのみ流れる。「１」から「０」への遷移の期間、電流はほとんど一方のコンデンサの極からもう一方の極に流れ、必ずしも接地に到達するとは限らない。上述の図４の条件を満たすように容量を設定すると、「０」から「１」への遷移と「１」から「０」への遷移の消費電流を平衡化させる。

様々な電子回路の構成が図１～図４に示され、図５Ａおよび図５Ｂは、概念を明確にするためにのみ描かれた構成例である。代替の実施形態では、任意の他の適切な回路構成を用いることができる。例えば、図１～図４の構成の任意の適切な組み合わせを用いることができる。

もう１つの例として、上述の例では、駆動ユニットおよび被駆動ユニットは、３入力ＯＲまたはＮＯＲユニットである。しかしながら、この選択は一例にすぎない。代替の実施形態では、任意の駆動ユニットおよび被駆動ユニットは、２つ以上の入力および１つ以上の出力を有する任意の他の適切な論理ユニット、例えば、様々なＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤ、およびＸＯＲゲートを含むことができる。

さらに、もう１つの例として、所与の駆動ユニットと所与の被駆動ユニットとの間に設置されるインバータ７２の数は、１つまたは２つに限定されず、任意の適切な数を含むことができる。もう１つの例として、駆動ユニットの出力は２つ以上の分岐に分岐させて、２つ以上の被駆動ユニットを駆動させることができる。一般的に、被駆動ユニットは、互いに異なる、および／または駆動ユニットと異なることができ、回路が必要な論理機能を行うように適合させることができる。

様々な実施形態では、任意の開示された回路が、任意の適切なハードウェアまたはファームウェア、例えば１つ以上のディスクリート部品、１つ以上の特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＡＳＩＣ）および／または１つ以上のフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）を用いて実施することができる。

平衡化された容量負荷を実現するための設計方法
いくつかの実施形態では、図１～図４に示される例などの本発明の実施形態による安全回路は、既存の超大規模集積回路（ｖｅｒｙ－ｌａｒｇｅ－ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ，ＶＬＳＩ）設計ツールを用いて設計および処理することができる。設計の例示的な指針は、以下の例を含むことができる：
・合成プロセスの誘導は、小さなサイズの論理ユニット、例えばＯＲユニットの代わりにＮＯＲユニットの後にインバータを用いる。
・最大遷移時間を制限して、インバータの挿入を誘導する。
・バッファの使用を避け、代わりにインバータを用いる（または既存のバッファを一対のインバータと置き換える）。
・駆動強度の低いユニットを用いて、インバータの挿入を誘導する。
・合成プロセスを誘導して、出力の段階で余分なインバータを有するユニット（ＡＮＤ、ＯＲ、バッファーなど）を用いないように回避し、代わりに、対応するより簡略化したバージョン（ＮＡＮＤ、ＭＯＲ、インバータなど）を用いる。これは、合成プロセスが外部インバータで論理を補完するように強制し、後で容量を平衡化させるように用いられることができる。
・駆動ユニットと被駆動ユニットの間にインバータがない場合、保護が必要なネットワーク上に一対の直列接続されたインバータを明示的に追加することができる。
・設計のバックエンドの段階の一部として、インバータの位置を平衡化させる。

図６は、本発明の一実施形態による、電子回路を設計する方法を示すフローチャートである。この方法は、設計者または設計ツールが駆動ユニット指定ステップ８０で駆動ユニットを指定するステップから始まる。被駆動ユニット指定ステップ８４では、設計者または設計ツールは、駆動ユニットにより駆動される１つ以上の被駆動ユニットを指定する。

本明細書に記載されるように、平衡化ステップ８８では、設計者または設計ツールは、駆動ユニットおよび被駆動ユニットの信号ネットワークに１つ以上のインバータを追加または変更する。インバータの追加または変更は、さまざまな方法で行なわれることができる。例えば、いくつかの状況では、例えば１つ以上の既存のインバータのサイズを調整、または１つ以上の既存のインバータのネットワーク内にある場所を変えるなど、既存のインバータを変更するだけで十分な場合もある。もう１つの例として、例えばＯＲゲートをＮＯＲゲートに置き換える、またはその逆、またはＡＮＤゲートをＮＡＮＤゲートに置き換える、またはその逆など、既存の論理ゲートをもう１つの論理ゲートに置き換えることによってインバータを追加することができる。また、もう１つの例として、追加のインバータが被駆動ユニットの入力に埋め込まれ、それにより、１つのインバータのみが挿入されることを保証することができる。

留意すべきことは、一般に、駆動ユニットと被駆動ユニットとの間のパスに奇数個のインバータが追加された場合、駆動ユニットまたは被駆動ユニットのいずれかが変更されて、正確な回路機能を維持する必要がある。前記変更は通常、駆動ユニットの出力に、または被駆動ユニットの入力に、追加のインバータを埋め込むことを含む。

図６のプロセスは、例えば、ＩＣまたは一部の追加の保護が必要な回路など、電子回路全体に実施することができる。

いくつかの実施形態では、図６の方法など、開示された設計技術は、汎用コンピュータにより行なわれることができ、前記汎用コンピュータは、ソフトウェアでプログラムされて、本明細書に記載の機能を行う。例えば、ソフトウェアは、ネットワークからコンピュータに電子形式でダウンロードされ得るか、あるいは代替的または追加的に、非一時的な有形媒体、例えば磁気、光学、または電子メモリに提供および／または格納され得る。

本明細書の実施形態は、主に状態遷移中での容量負荷の平衡化を解決しているが、本明細書に記載の方法およびシステムは、他のアプリケーション、例えばデータが変わらない状況（静的データ）での容量負荷の平衡化でも用いられることができる。このようなアプリケーションでは、平衡化されるパラメータは、論理「０」でのリーク電流と論理「１」でのリーク電流である。

上述の実施形態は、例として引用されており、本発明は、上述に具体的に開示および記載された内容に限定されないことに留意されたい。むしろ、本発明の範囲は、上述の様々な特徴のコンビネーションおよびサブコンビネーションの両方、ならびに前述の説明を読んで当業者が知るであろう、先行技術に開示されていないその変形および修正を含む。参照することにより本特許出願に組み込まれた文書は、組み込まれた文書の用語の定義が本明細書で明示的または暗黙的になされた定義と矛盾する場合を除いて、本出願の不可欠な部分と見なされ、本明細書の定義のみが考慮されるべきである。

２０ ＩＣ
２４ 非安全回路
２８ 安全回路
３２ 駆動ユニット
３６ 被駆動ユニット
４０ 入力
４４ 出力
４８ 入力
５２ 駆動ユニット
５６ 被駆動ユニット
６０ 入力
６４ 出力
６８ 入力
７２ インバータ
Ｃ、Ｃ１～Ｃ８ 容量
Ｃ０１、Ｃ０２、Ｃ１１、Ｃ１２ 容量
８０～８８ ステップ

Claims (19)

1. 少なくとも２つの入力および少なくとも１つの出力を含み、且つ前記少なくとも２つの入力に応答して、前記少なくとも１つの出力を第１の論理状態と第２の論理状態との間で切り替えるように構成される駆動ユニット、
   少なくとも２つの入力を含み、前記少なくとも２つの入力のうちの少なくとも１つは、前記駆動ユニットの前記出力によって駆動される少なくとも１つの被駆動ユニット、および
   前記駆動ユニットを前記被駆動ユニットに接続する信号ネットワークに設置され、前記信号ネットワークでの第１の容量負荷と第２の容量負荷を平衡化させるように構成され、前記第１の容量負荷は、前記第１の論理状態から前記第２の論理状態への遷移により生じる電流に応答し、前記第２の容量負荷は、前記第２の論理状態から前記第１の論理状態への遷移により生じる電流に応答する少なくとも１つのインバータを含む電子回路。
2. 前記少なくとも１つのインバータは、第１の電流と第２の電流を平衡化させるように構成され、前記第１の電流は、前記駆動ユニットの前記第１の論理状態から前記第２の論理状態への遷移に応答して前記信号ネットワークで消費され、前記第２の電流は、前記駆動ユニットの前記第２の論理状態から前記第１の論理状態への遷移に応答して前記信号ネットワークで消費される請求項１に記載の電子回路。
3. 前記第１の容量負荷および前記第２の容量負荷の少なくとも１つは接地される請求項１に記載の電子回路。
4. 前記第１の容量負荷および前記第２の容量負荷の少なくとも１つは、前記電子回路の供給電圧レールに接続される請求項１に記載の電子回路。
5. 前記少なくとも１つの被駆動ユニットは、単一の被駆動ユニットで構成され、前記信号ネットワークは、前記駆動ユニットの前記出力と前記単一の被駆動ユニットの前記入力の少なくとも１つの間に配線された導体を含み、且つ前記少なくとも１つのインバータは、前記導体に沿って設置される請求項１に記載の電子回路。
6. 前記少なくとも１つの被駆動ユニットは、複数の被駆動ユニットを含み、前記信号ネットワークは、分岐を含み、前記分岐は、対応する前記被駆動ユニットの前記入力に配線された複数の導体を接続し、且つ前記少なくとも１つのインバータは、前記分岐と前記被駆動ユニットの前記入力との間に設置されたインバータを含む請求項１に記載の電子回路。
7. 前記少なくとも１つの被駆動ユニットは、複数の被駆動ユニットを含み、前記信号ネットワークは、分岐を含み、前記分岐は、対応する前記被駆動ユニットの前記入力に配線された複数の導体を接続し、且つ前記少なくとも１つのインバータは、前記駆動ユニットの出力と前記分岐との間に設置されたインバータを含む請求項１に記載の電子回路。
8. 駆動ユニットを指定し、前記駆動ユニットは、少なくとも２つの入力および少なくとも１つの出力を含み、前記少なくとも２つの入力に応答して、前記少なくとも１つの出力を第１の論理状態と第２の論理状態との間で切り替えるように構成されるステップ、
   少なくとも１つの被駆動ユニットを指定し、前記少なくとも１つの被駆動ユニットは、少なくとも２つの入力を含み、前記少なくとも２つの入力のうちの少なくとも１つは、前記駆動ユニットの前記少なくとも１つの出力によって駆動されるステップ、および
   前記駆動ユニットと前記被駆動ユニットを接続する信号ネットワークには、少なくとも１つのインバータが設置され、前記少なくとも１つのインバータは、前記信号ネットワークに設置され、第１の容量負荷と第２の容量負荷を平衡させ、前記第１の容量負荷は、前記第１の論理状態から前記第２の論理状態への遷移により生じる電流に応答し、前記第２の容量負荷は、前記第２の論理状態から前記第１の論理状態への遷移により生じる電流に応答するステップを含む電子回路を設計する方法。
9. 前記少なくとも１つのインバータは、第１の電流と第２の電流を平衡化させるように構成され、前記第１の電流は、前記駆動ユニットの前記第１の論理状態から前記第２の論理状態への遷移に応答して前記信号ネットワークで消費され、前記第２の電流は、前記駆動ユニットの前記第２の論理状態から前記第１の論理状態への遷移に応答して前記信号ネットワークで消費される請求項８に記載の電子回路を設計する方法。
10. 前記第１の容量負荷および前記第２の容量負荷の少なくとも１つは接地される請求項８に記載の電子回路を設計する方法。
11. 前記第１の容量負荷および前記第２の容量負荷の少なくとも１つは、前記電子回路の供給電圧レールに接続される請求項８に記載の電子回路を設計する方法。
12. 前記少なくとも１つの被駆動ユニットは、単一の被駆動ユニットで構成され、前記信号ネットワークは、前記駆動ユニットの前記出力と前記単一の被駆動ユニットの前記入力の少なくとも１つの間に配線された導体を含み、且つ前記少なくとも１つのインバータは、前記導体に沿って設置される前記少なくとも１つのインバータを含む請求項８に記載の電子回路を設計する方法。
13. 前記少なくとも１つの被駆動ユニットは、複数の被駆動ユニットを含み、前記信号ネットワークは、分岐を含み、前記分岐は、対応する前記被駆動ユニットの前記入力に配線された複数の導体を接続し、且つ前記少なくとも１つのインバータは、前記分岐と前記被駆動ユニットの前記入力との間に設置されたインバータを含む請求項８に記載の電子回路を設計する方法。
14. 前記１つ以上の被駆動ユニットは、複数の被駆動ユニットを含み、前記信号ネットワークは、分岐を含み、前記分岐は、対応する前記被駆動ユニットの前記入力に配線された複数の導体を接続し、且つ前記少なくとも１つのインバータは、前記駆動ユニットの前記出力と前記分岐との間に設置されたインバータを含む請求項８に記載の電子回路を設計する方法。
15. 前記少なくとも１つのインバータは、前記駆動ユニットと前記被駆動ユニットとの間の所与のパスに奇数個のインバータを追加し、前記駆動ユニットまたは前記被駆動ユニットの１つに追加のインバータを埋め込むステップを含む請求項８に記載の電子回路を設計する方法。
16. 少なくとも２つの入力および少なくとも１つの出力を含み、且つ前記少なくとも２つの入力に応答して、前記出力を第１の論理状態と第２の論理状態との間で切り替えるように構成される駆動ユニットを用いるステップ、
    前記駆動ユニットの前記少なくとも１つの出力によって少なくとも１つの被駆動ユニットを駆動し、前記少なくとも１つの被駆動ユニットのそれぞれは、少なくとも２つの入力を含み、前記少なくとも２つの入力のうちの少なくとも１つは、前記駆動ユニットの前記少なくとも１つの出力によって駆動されるステップ、および
    信号ネットワークでの第１の容量負荷と第２の容量負荷を平衡化させ、前記第１の容量負荷は、前記第１の論理状態から前記第２の論理状態への遷移により生じる電流に応答し、前記第２の容量負荷は、前記第２の論理状態から前記第１の論理状態への遷移により生じる電流に応答する少なくとも１つのインバータを用いるステップを含む電子回路におけるデータ処理方法。
17. 前記容量負荷を平衡化させるステップは、第１の電流と第２の電流を平衡化させるステップを含み、前記第１の電流は、前記駆動ユニットの前記第１の論理状態から前記第２の論理状態への遷移に応答して前記信号ネットワークで消費され、前記第２の電流は、前記駆動ユニットの前記第２の論理状態から前記第１の論理状態への遷移に応答して前記信号ネットワークで消費される請求項１６に記載の電子回路におけるデータ処理方法。
18. 前記第１の容量負荷および前記第２の容量負荷の少なくとも１つは接地される請求項１６に記載の電子回路におけるデータ処理方法。
19. 前記第１の容量負荷および前記第２の容量負荷の少なくとも１つは、前記電子回路の供給電圧レールに接続される請求項１６に記載の電子回路におけるデータ処理方法。

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