JP2022080066A - Power conversion device - Google Patents
Power conversion device Download PDFInfo
- Publication number
- JP2022080066A JP2022080066A JP2020191030A JP2020191030A JP2022080066A JP 2022080066 A JP2022080066 A JP 2022080066A JP 2020191030 A JP2020191030 A JP 2020191030A JP 2020191030 A JP2020191030 A JP 2020191030A JP 2022080066 A JP2022080066 A JP 2022080066A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- value
- unit
- conversion device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/60—Arrangements for transfer of electric power between AC networks or generators via a high voltage DC link [HVCD]
Landscapes
- Inverter Devices (AREA)
Abstract
Description
本発明の実施形態は、電力変換装置に関する。 Embodiments of the present invention relate to a power conversion device.
近年、電力変換器として、モジュラー・マルチレベル変換器(以下、MMC:Modular Multilevel Converter)の実用化が進められている。MMCとは、直列に接続された複数の単位変換器を含むアームユニットを備え、各単位変換器の出力可能な電圧を加算することで高電圧、大容量に対応可能な電力変換器である。電力変換器は、例えば、交流系統と直流系統との間に接続され、電力を相互に変換する。 In recent years, as a power converter, a modular multilevel converter (hereinafter referred to as MMC: Modular Multilevel Converter) has been put into practical use. The MMC is a power converter that includes an arm unit including a plurality of unit converters connected in series, and can handle high voltage and large capacity by adding the outputsable voltage of each unit converter. The power converter is connected between, for example, an alternating current system and a direct current system, and converts electric power to each other.
電力変換器の連系する交流系統や直流系統に事故などの異常が発生した場合、連系する交流系統の電圧や周波数の安定性を損なわないように、電力変換器は運転を継続するか、もしくは異常解消後、高速に再起動することが求められる。異常発生時に電力変換器を故障から保護する手段としては、半導体素子のスイッチング制御を停止する(ゲートブロックする)方法がある。 If an abnormality such as an accident occurs in the AC system or DC system connected to the power converter, the power converter should continue to operate so as not to impair the stability of the voltage and frequency of the connected AC system. Alternatively, after the abnormality is resolved, it is required to restart at high speed. As a means for protecting the power converter from failure when an abnormality occurs, there is a method of stopping (gate blocking) the switching control of the semiconductor element.
系統事故発生からなるべく短時間のうちに、一時的なゲートブロック状態とすることで、変換器を流れる電流(変換器電流)の上昇を抑制することができるが、実際には事故検知からゲートブロックまでには、検出・演算に伴う様々な遅延時間があり、変換器電流を所定の範囲内に抑制できなくなる場合がある。変換器電流が機器耐量を超過すると、半導体素子が故障する可能性がある。また、機器耐量を超過しない場合でも過大な電流を遮断することで、そのエネルギーが単位変換器のコンデンサに蓄積され、コンデンサ電圧が上昇する可能性がある。コンデンサ電圧が上昇して過電圧保護レベルを超過すると、放電によって正常な電圧値に回復するまで長時間運転を停止する必要がある。 By temporarily setting the gate block state as soon as possible after the occurrence of a system accident, it is possible to suppress the increase in the current flowing through the converter (converter current), but in reality, the gate block is detected from the accident detection. There are various delay times associated with detection and calculation, and it may not be possible to suppress the converter current within a predetermined range. If the transducer current exceeds the equipment capacity, the semiconductor element may fail. Further, even if the capacity of the device is not exceeded, by cutting off the excessive current, the energy is stored in the capacitor of the unit converter, and the capacitor voltage may rise. When the capacitor voltage rises and exceeds the overvoltage protection level, it is necessary to stop the operation for a long time until the voltage value is restored to the normal value by the discharge.
本発明が解決しようとする課題は、運転継続性能が向上した信頼性の高い電力変換装置を提供することである。 An object to be solved by the present invention is to provide a highly reliable power conversion device having improved operation continuation performance.
実施形態の電力変換装置は、電力変換器と、変換器制御部とを持つ。電力変換装置は、交流と直流とを変換可能である。電力変換器は、交流側の交流端子電圧を切り替え可能とするスイッチング素子を含む。変換器制御部は、スイッチング素子に動作指令を与える。変換器制御部は、電流制御部を持つ。電流制御部は、交流の電圧と電力変換器に流れる交流電流との検出値に基づき、交流端子電圧の指令値を演算することで、交流電流を制御する。電流制御部は、補正部を持つ。補正部は、交流電流と、交流の電圧と電力変換器との間のインピーダンスの特性に基づき交流の外乱電圧を推定し、推定外乱電圧に基づき交流端子電圧の指令値を補正する。補正部にて推定外乱電圧を算出するための交流電流の検出は、交流の電圧の検出よりも実質的に高速に実行される。 The power converter of the embodiment includes a power converter and a converter control unit. The power converter can convert alternating current and direct current. The power converter includes a switching element that enables switching of the AC terminal voltage on the AC side. The converter control unit gives an operation command to the switching element. The converter control unit has a current control unit. The current control unit controls the alternating current by calculating the command value of the alternating current terminal voltage based on the detected values of the alternating current voltage and the alternating current flowing through the power converter. The current control unit has a correction unit. The correction unit estimates the AC disturbance voltage based on the characteristics of the AC current and the impedance between the AC voltage and the power converter, and corrects the command value of the AC terminal voltage based on the estimated disturbance voltage. The AC current detection for calculating the estimated disturbance voltage by the correction unit is executed substantially faster than the AC voltage detection.
以下、実施形態の電力変換装置10を、図面を参照して説明する。
Hereinafter, the
(第1の実施形態)
図1は、第1の実施形態の電力変換装置10の構成の一例を示す図である。電力変換装置10は、交流系統と直流系統の連系点に設けられ、交流系統が供給する交流電力と、直流系統が供給する直流電力とを変換する。交流系統は、交流電源ACVや交流負荷、直流系統は、直流電源DCVや直流負荷であってもよい。電力変換装置10は、電力変換器20と、変換器制御部100とを備える。
(First Embodiment)
FIG. 1 is a diagram showing an example of the configuration of the
電力変換器20は、変換器制御部100の制御に基づいて、交流電力と直流電力とを相互に変換する。電力変換器20は、例えば、IGBTやMOSFETなどの自己消弧型スイッチング素子を用いて構成した回路である。第1の実施形態では、電力変換器20は、モジュラー・マルチレベル変換器(以下、MMC:Modular Multilevel Converter)とする。電力変換器20と系統連系点P1との間には連系インダクタLtrが設けられる。連系インダクタLtrは、その一部または全部をリアクトルやトランスの漏れリアクタンスで代用してもよい。
The
変換器制御部100は、交流情報算出部110と、電流制御部120と、過電圧判定部150と、過電流判定部140と、ゲート指令生成部160とを備える。変換器制御部100は、例えば、CPU等のハードウェアプロセッサが記憶部(不図示)に記憶されるプログラム(ソフトウェア)を実行することにより、交流情報算出部110と、電流制御部120と、過電圧判定部150と、過電流判定部140と、ゲート指令生成部160とを機能部として実現する。また、これらの構成要素のうち一部又は全部は、LSIやASIC、FPGA、GPU等のハードウェアによって実現されてもよいし、ソフトウェアとハードウェアの協働によって実現されてもよい。
The
交流情報算出部110は、系統連系点電圧Vsr、Vss、Vstの検出値を用いて、系統電圧検出位相thetaに同期した回転座標軸上の変数Vsd、Vsqを算出する。
The AC
電流制御部120は、図示しないが、交流電流Isr、Iss、Istの検出値を用いて、系統電圧検出位相thetaに同期した回転座標軸上の変数Isd、Isqを算出する。電流制御部120は、系統連系点電圧Vsd、Vsqや交流電流Isd、Isqに一般的な比例積分制御などを施して、交流電流Isr、Iss、Istを所定の値に制御するための電圧指令値Vr*、Vs*、Vt*を出力する。電流制御部120は、さらに、交流電流Isr、Iss、Istの検出値(変数変換されたIsd、Isq)に基づき、外乱電圧を推定し、その影響を打ち消す外乱オブザーバ130を備える。
Although not shown, the
過電流判定部140は、電力変換器内部のアーム電流Ipr、Inr、Ips、Inr、Ipr、Inrや交流電流Isr、Iss、Istの検出値が電力変換器20の機器耐量を超過しないようにあらかじめ設定された閾値と、アーム電流Ipr、Inr、…や交流電流Isr、Iss、Istの例えば絶対値とを比較して、閾値超過を検知した場合は、有効な過電流検知信号OCをゲート指令生成部160に出力する。
The
過電圧判定部150は、電力変換器内部のコンデンサ電圧Vc1、…が電力変換器20の機器耐量を超過しないようにあらかじめ設定された閾値と、コンデンサ電圧Vc1、…とを比較して、閾値超過を検知した場合は、有効な過電圧検知信号OVをゲート指令生成部160に出力する。
The
ゲート指令生成部160は、交流端子電圧出力指令値として、電流制御部120の出力した電圧指令値Vr*、Vs*、Vt*と、図示しないが直流端子電圧出力指令値(定数もしくは直流電流を制御するように調整された値)を入力とし、交流端子と直流端子に疑似的に各電圧指令値が出力されるように電力変換器内部のスイッチング素子に与えるゲート指令gtp、gtn、…を演算し、出力する。ゲート指令生成部160は、さらに、有効な過電圧検出信号OVや過電流検出信号OCが入力された場合は、スイッチング制御を停止するため、すべてのゲート指令を零とする。また、以降の説明では、電圧電流値をラプラス変換し、s領域で表現したパラメータも使用する。その場合の系統連系点電圧をVs(s)、交流電流をIs(s)、変換器交流端子電圧をV(s)、変換器交流端子電圧指令値をV*(s)とする。
The gate
次に、電力変換器20の構成の一例について説明する。図2は、第1の実施形態の電力変換器20の構成の一例を示す図である。図2に示す通り、電力変換器20は、直流系統の正極(図示する端子P)と、直流系統の負極(図示する端子N)との間に複数のレグLGを備える。
Next, an example of the configuration of the
レグLGの数は、例えば、交流系統が供給する交流電力の相数に対応する。本実施形態では、交流系統は、第1相(図示するR相)、第2相(図示するS相)及び第3相(図示するT相)の3相の交流電力を供給する。このため、電力変換器20は、R相に対応するレグLGrと、S相に対応するレグLGsと、T相に対応するレグLGtとを備える。以降の説明において、レグLGrと、レグLGsと、レグLGtとを互いに区別しない場合には、総称して「レグLG」と記載する。
The number of leg LGs corresponds to, for example, the number of phases of AC power supplied by the AC system. In the present embodiment, the AC system supplies three phases of AC power: a first phase (R phase shown in the figure), a second phase (S phase shown in the figure), and a third phase (T phase shown in the figure). Therefore, the
レグLGには、交流系統が供給する交流電力の3相のうちのある相が接続される。レグLGは、必要に応じてトランスを介してある相に接続してもよい。具体的には、レグLGrには、R相が接続され、レグLGsには、S相が接続され、レグLGtには、T相が接続される。以降の説明において、レグLGrと、R相との接続点を接続点CPrと記載し、レグLGsと、S相との接続点を接続点CPsと記載し、レグLGtと、T相との接続点を接続点CPtと記載する。以降の説明において、接続点CPrと、接続点CPsと、接続点CPtとを互いに区別しない場合には、単に接続点CPと記載する。また、以降の説明において、電力変換器20が出力する直流電圧の端子Pと同電位となる部位を、レグLGの端子Pとも記載し、当該直流電圧の端子Nと同電位となる部位を、レグLGの端子Nとも記載する。各レグLGは、互いに同様の構成を備える。以降の説明において、レグLGrに係る構成には、符号の末尾に「r」を付し、レグLGsに係る構成には、符号の末尾に「s」を付し、レグLGtに係る構成には、符号の末尾に「t」を付す。また、いずれのレグLGに係る構成であるかを互いに区別しない場合には、「r」、「s」、又は「t」を省略して示す。以下、各レグLGを代表してレグLGrについて説明する。
A phase of the three phases of AC power supplied by the AC system is connected to the leg LG. The leg LG may be connected to a phase via a transformer, if desired. Specifically, the R phase is connected to the leg LGr, the S phase is connected to the leg LGs, and the T phase is connected to the leg LGt. In the following description, the connection point between the leg LGr and the R phase is described as the connection point CPr, the connection point between the leg LGs and the S phase is described as the connection point CPs, and the connection between the leg LGt and the T phase is described. The point is referred to as a connection point CPt. In the following description, when the connection point CPr, the connection point CPs, and the connection point CPt are not distinguished from each other, they are simply described as the connection point CP. Further, in the following description, the portion having the same potential as the terminal P of the DC voltage output by the
レグLGrは、n個のセルCL群(図示するセルCL1-1r~CL1-nr、及びセルCL2-1r~CL2-nr)2組と、複数のリアクトルRT(図示するリアクトルRT1r、RT2r)と、を備える。ここで、nは、自然数である。セルCLとは、例えば、ハーフブリッジ回路であるが、その構成の詳細は後述する。ここで、レグLGの端子Pから各相の接続点までの間のセルCL群を正側アームユニットとも記載する。また、各相の接続点からレグLGの端子Nまでの間のセルCL群を負側アームユニットとも記載する。 The leg LGr includes two sets of n cell CL groups (cells CL1-1r to CL1-nr shown in the figure and cells CL2-1r to CL2-nr) and a plurality of reactors RT (reactors RT1r and RT2r shown in the figure). To prepare for. Here, n is a natural number. The cell CL is, for example, a half-bridge circuit, and the details of its configuration will be described later. Here, the cell CL group from the terminal P of the leg LG to the connection point of each phase is also described as a positive arm unit. Further, the cell CL group between the connection point of each phase and the terminal N of the leg LG is also described as a negative arm unit.
レグLGrの正側アームユニットには、端子P側から接続点CPr側に向けて、セルCL1-1r~CL1-nrが記載の順に直列に接続され、これらがリアクトルRT1rを介して接続点CPrに接続される。また、レグLGrの負側アームユニットには、接続点CPr側から端子N側に向けて、セルCL2-1r~CL2-nrが記載の順に直列に接続され、これらがリアクトルRT2rを介して接続点CPrに接続される。 Cells CL1-1r to CL1-nr are connected in series to the positive arm unit of the leg LGr from the terminal P side toward the connection point CPr side in the order described, and these are connected to the connection point CPr via the reactor RT1r. Be connected. Further, cells CL2-1r to CL2-nr are connected in series to the negative arm unit of the leg LGr from the connection point CPr side toward the terminal N side in the order described, and these are connected via the reactor RT2r. Connected to CPr.
なお、レグLGrには、接続点CPから端子Pに流れる正側アーム電流(図示する、R相正側電流Ipr)を検出する電流検出器(不図示)と、端子Nから接続点CPに流れる負側アーム電流(図示する、R相負側電流Inr)を検出する電流検出器(不図示)とが設けられていてもよい。交流電流Isrは、別途交流側端子に電流検出器を設けて直接検出してもよいし、検出した正側アーム電流と負側アーム電流の差Ipr-Inrから演算して間接的に検出してもよい。 The leg LGr has a current detector (not shown) that detects a positive arm current (not shown) flowing from the connection point CP to the terminal P, and a current detector (not shown) that flows from the terminal N to the connection point CP. A current detector (not shown) for detecting the negative arm current (R-phase negative side current Inr (not shown)) may be provided. The AC current Isr may be detected directly by providing a current detector at the AC side terminal separately, or it may be indirectly detected by calculating from the difference between the detected positive arm current and the negative arm current Ipr-Inr. May be good.
図1の連系インダクタLtrとは、各相の交流電流Isr、Iss、Istに対して有効なインダクタンスを一括で表した等価連系インピーダンスであり、別途リアクトルやトランスを設けない場合は、アームごとのリアクトルRTのインダクタンス値の0.5倍となる。つまり、リアクトルRTのインダクタンス値をLとすると、Ltr=L/2[H]となる。さらに、インダクタンスL′のリアクトルやトランスを交流端子側に接続した場合は、Ltr=L′+L/2[H]となる。電力変換器20がMMCではなく、アームにリアクトルを有しない一般的な2レベル変換器のような構成の場合は、単純に交流側端子に接続したリアクトル、もしくはトランス漏れリアクタンスのインダクタンス値がLtrに一致する。
The interconnection inductor Ltr in FIG. 1 is an equivalent interconnection impedance that collectively represents the effective inductance for the AC currents Isr, Iss, and Ist of each phase. It is 0.5 times the inductance value of the reactor RT of. That is, assuming that the inductance value of the reactor RT is L, Ltr = L / 2 [H]. Further, when a reactor or a transformer having an inductance L'is connected to the AC terminal side, Ltr = L'+ L / 2 [H]. If the
次に、電力変換器20の構成の別の例について説明する。図3は、第1の実施形態の電力変換器20の構成の別の例を示す図である。図3では、図2のリアクトルRTを、リアクトルの機能を代替するだけの漏れリアクタンスを有する特殊な巻線構造のトランスに置き換えている。正側アームユニットと負側アームユニットは互いに漏れリアクタンスを有するトランスの第1と第2の巻線を介して接続され、さらに、これらの巻線とは電気的に絶縁された第3の巻線を介して交流系統などに接続される。
Next, another example of the configuration of the
図1の連系インダクタLtrに相当するインダクタンス値(等価連系インピーダンス)は、第1と第2の巻線の端子間の合計短絡インダクタンスをLとし、第3と第1の巻線の端子間の短絡インダクタンス、および、第3と第2の巻線の端子間の短絡インダクタンスをともにL′(ほぼ等しい値)とすると、Ltr=L′-L/4[H]により計算できる。 For the inductance value (equivalent interconnection impedance) corresponding to the interconnection inductor Ltr in FIG. 1, the total short-circuit inductance between the terminals of the first and second windings is L, and between the terminals of the third and first windings. If both the short-circuit inductance of the above and the short-circuit inductance between the terminals of the third and second windings are L'(almost equal values), it can be calculated by Ltr = L'-L / 4 [H].
次に、セルCLの構成について説明する。図4は、第1の実施形態のセルCLの構成の一例を示す図である。上述した通り、セルCLは、例えば、ハーフブリッジ回路である。図4に示す通り、セルCLは、例えば、複数のスイッチング素子Q(図示するスイッチング素子Q1~Q2)と、スイッチング素子Qに応じた数のダイオードD(図示するダイオードD1~D2)と、コンデンサCとを備える。スイッチング素子Qは、例えば、絶縁ゲートバイポーラトランジスタ(以下、IGBT:Insulated Gate Bipolar Transistor)である。ただし、スイッチング素子Qは、IGBTに限定されない。スイッチング素子Qは、コンバータ又はインバータの機能を実現可能な自己消弧型スイッチング素子であれば、いかなる素子でもよい。本実施形態では、スイッチング素子QがIGBTである場合について説明する。 Next, the configuration of the cell CL will be described. FIG. 4 is a diagram showing an example of the configuration of the cell CL of the first embodiment. As described above, the cell CL is, for example, a half-bridge circuit. As shown in FIG. 4, the cell CL includes, for example, a plurality of switching elements Q (switching elements Q1 to Q2 in the figure), a number of diodes D (diodes D1 to D2 in the figure) corresponding to the switching element Q, and a capacitor C. And prepare. The switching element Q is, for example, an isolated gate bipolar transistor (hereinafter referred to as an IGBT: Integrated Gate Bipolar Transistor). However, the switching element Q is not limited to the IGBT. The switching element Q may be any self-extinguishing switching element capable of realizing the function of a converter or an inverter. In this embodiment, a case where the switching element Q is an IGBT will be described.
スイッチング素子Q1と、スイッチング素子Q2とは、互いに直列に接続される。スイッチング素子Q1、及びスイッチング素子Q2と、コンデンサCとは、互いに並列に接続される。各スイッチング素子Qと、ダイオードDとは、互いに並列に接続される。具体的には、スイッチング素子Q1と、ダイオードD1とは、互いに並列に接続され、スイッチング素子Q2と、ダイオードD2とは、互いに並列に接続される。 The switching element Q1 and the switching element Q2 are connected in series with each other. The switching element Q1 and the switching element Q2 and the capacitor C are connected in parallel with each other. Each switching element Q and the diode D are connected in parallel with each other. Specifically, the switching element Q1 and the diode D1 are connected in parallel with each other, and the switching element Q2 and the diode D2 are connected in parallel with each other.
セルCLは、レグLGの端子P側に接続される正極端子と、端子N側に接続される負極端子とを備える。セルCLの正極端子は、スイッチング素子Q1と、スイッチング素子Q2との接続点に接続され、セルCLの負極端子は、スイッチング素子Q2のエミッタ端子に接続される。以降の説明において、セルCLの正極端子と負極端子との間に生じる電圧を、セル電圧Voと記載する。 The cell CL includes a positive electrode terminal connected to the terminal P side of the leg LG and a negative electrode terminal connected to the terminal N side. The positive electrode terminal of the cell CL is connected to the connection point between the switching element Q1 and the switching element Q2, and the negative electrode terminal of the cell CL is connected to the emitter terminal of the switching element Q2. In the following description, the voltage generated between the positive electrode terminal and the negative electrode terminal of the cell CL will be referred to as the cell voltage Vo.
各スイッチング素子Qには、スイッチング素子Qのオン、オフを切り替える切替端子(不図示)を備える。切替端子は、変換器制御部100と接続され、制御信号が入力される。具体的には、スイッチング素子Q1には、制御信号として第1ゲート信号gtpが入力され、スイッチング素子Q2には、制御信号として第2ゲート信号gtnが入力される。制御信号に基づいて各スイッチング素子Qがオン、又はオフに切り替えられることにより、セルCLが備えるコンデンサCは、充電又は放電される。また、セルCLには、コンデンサCの電圧であるコンデンサ電圧Vcを検出する電圧検出器(不図示)が設けられる。
Each switching element Q is provided with a switching terminal (not shown) for switching on / off of the switching element Q. The switching terminal is connected to the
スイッチング素子Qのオン状態にする制御信号を「1」と表現し、オフ状態にする制御信号を「0」と表現すると、セル電圧Voは、(gtp、gtn)=(1、0)の場合、コンデンサ電圧Vcとなり、(gtp、gtn)=(0、1)の場合、0[V]となる。このように、各レグLGが備えるスイッチング素子Qがスイッチングされることにより、マルチレベルの波形を生成することができる。 When the control signal for turning on the switching element Q is expressed as "1" and the control signal for turning off the switching element Q is expressed as "0", the cell voltage Vo is when (gtp, gtn) = (1, 0). , The capacitor voltage Vc, and when (gtp, gtn) = (0, 1), it becomes 0 [V]. By switching the switching element Q included in each leg LG in this way, a multi-level waveform can be generated.
なお、スイッチング素子Qを(gtp、gtn)=(1、1)とすることは、コンデンサCを短絡するため、禁止である。また、スイッチング時においてスイッチング素子Qの状態が過渡的に(gtp、gtn)=(1、1)となるのを防止するため、スイッチング素子Qは、通常はごく短時間、過渡的に(gtp、gtn)=(0、0)の状態(デッドタイム)に制御される。また、スイッチング素子Qのスイッチング制御を停止する場合、(gtp、gtn)=(0、0)の状態に固定することにより、実現される。電力変換器20の全スイッチング素子Qのスイッチング制御を停止することをゲートブロックと呼び、その状態をゲートブロック状態と呼ぶ。
It is prohibited to set the switching element Q to (gtp, gtn) = (1, 1) because the capacitor C is short-circuited. Further, in order to prevent the state of the switching element Q from transiently becoming (gtp, gtn) = (1, 1) at the time of switching, the switching element Q is usually transiently (gtp, gtp,) for a very short time. It is controlled to the state (dead time) of gtn) = (0,0). Further, when the switching control of the switching element Q is stopped, it is realized by fixing it in the state of (gtp, gtn) = (0,0). Stopping the switching control of all the switching elements Q of the
次に、交流情報算出部110の処理について説明する。図5は、第1の実施形態の交流情報算出部110の処理の一例を示す図である。図5に示す通り、交流情報算出部110は、変換部111と、PI演算部112と、加算部113と、発振器114とを機能部として備える。
Next, the processing of the AC
変換部111は、電圧検出器によって検出された系統連系点電圧(R相電圧Vsr、S相電圧Vss、及びT相電圧Vst)を示す情報を取得する。変換部111は、取得したR相電圧Vsr、S相電圧Vss、及びT相電圧Vstを、式(1)を用いて、交流系統有効電圧Vsd、及び交流系統無効電圧Vsqに変換(算出)する。なお、交流系統電圧位相thetaは、後述する発振器114によって出力される値であり、交流系統のある基準相(この一例では、R相)の電圧位相を示す値である。
The
PI演算部112は、変換部111によって変換された交流系統無効電圧Vsqに基づいて、電力変換器20が連系する交流系統電圧の周波数と、基準交流系統周波数fs0との周波数差(以下、周波数差Δfpll)を算出する。周波数差Δfpllは、交流系統電圧の周波数が基準交流系統周波数fs0より高い場合、プラスの値をとり、基準交流系統周波数fs0より低い場合、マイナスの値をとる。基準交流系統周波数fs0は、連系する交流系統の定格周波数であり、例えば、50[Hz]、又は60[Hz]の定数である。周波数差Δfpllは、PI演算部112に入力される交流系統無効電圧Vsqの算出値が零になるまで、増加、又は減少を続け、実際の交流系統周波数と基準交流系統周波数fs0との差の値に収束する。
The
加算部113は、PI演算部112によって算出された周波数差Δfpllを、基準交流系統周波数fs0に加算する。以降の説明において、基準交流系統周波数fs0に周波数差Δfpllを加算した周波数を、交流周波数fpllと記載する。
The
発振器114は、加算部113によって算出された交流周波数fpllの周波数に基づいて、最小値0から最大値2πまでの間を繰り返し単調増加する交流系統電圧位相thetaを出力する。なお、上述したように、交流系統電圧位相thetaは、変換部111の交流系統有効電圧Vsd、及び交流系統無効電圧Vsqの変換と、交流電流制御とに用いられる。交流電流制御では、一般的な回転座標上の変数に基づく非干渉電流制御を適用する場合には、電圧・電流値に対する回転座標変換、あるいは逆変換(固定座標変換)等に交流系統電圧位相thetaが利用される。上述の処理によって、交流情報算出部110は、変換部111における交流系統無効電圧Vsqの算出値が零になるように、交流系統電圧位相thetaの算出を繰り返すことで、交流系統電圧位相thetaを得る。
The
次に、電流制御部120の処理の一例を、s領域でのパラメータと、制御ブロックと、回路モデルとを用いて説明する。図6は、第1の実施形態の電流制御部120の処理の一例を示す図である。電流制御部120の処理は、例えば回転座標軸上の変数に変換された電圧・電流検出値および指令値に基づいて行われる。電流制御部120は、交流電流Is(s)を交流電流検出フィルタ(遅延含む)Ffb(s)を介して検出し、交流電流指令値Is*(s)との偏差を求める。次に、電流制御部120は、求めた偏差を電流制御ゲインGacr(s)に乗じることで制御操作量Vacr*(s)を得る。電流制御ゲインGacr(s)は、例えば、一般的なPI制御器の特性を有する。
Next, an example of the processing of the
電流制御部120は、さらに、系統連系点電圧Vs(s)を交流電圧検出フィルタ(遅延含む)Fff(s)を介して検出し、Fff(s)Vs(s)からVacr′*(s)を減じることで変換器交流端子電圧指令値V*(s)を得る。なお、Vacr′*(s)は、Vacr*(s)から推定外乱電圧(出力値)Edis′(s)を減算した制御操作量である。ここで、変換器交流端子電圧指令値V*(s)に算出に、系統連系点電圧Vs(s)の検出値を利用することは、系統連系点電圧の変動をフィードフォワード補償していることに相当する。V*(s)の値に応じて、変換器交流端子電圧V(s)が出力されるが、現実にはV*(s)にゲート生成部やスイッチング制御の特性Hpwm(s)が乗じられて出力される。
The
その後、系統連系点電圧Vs(s)と変換器交流端子電圧V(s)の差に、外乱電圧Vdis(s)を加算した電圧が連系インダクタLtrに印加され、その印加電圧に応じた交流電流Is(s)が流れる。 After that, a voltage obtained by adding the disturbance voltage Vdis (s) to the difference between the grid interconnection point voltage Vs (s) and the converter AC terminal voltage V (s) was applied to the interconnection inductor Ltr, and the applied voltage was adjusted. AC current Is (s) flows.
ここで、推定外乱電圧(出力値)Edis′(s)の算出について説明する。外乱オブザーバ130は、以下の式(2)を用いて推定外乱電圧(演算値)Edis(s)を得る。
Here, the calculation of the estimated disturbance voltage (output value) Edis'(s) will be described. The
ただし、Fobs(s)はオブザーバフィルタを、ltrは連系インダクタLtrのノミナルインダクタンス値を表す。オブザーバフィルタは、例えば、ノイズを除去する低域通過フィルタである。なお、推定外乱電圧(演算値)Edis(s)の算出は、式(2)および図6の構成に限らない。例えば、Fobs(s)に具体的なオブザーバフィルタの特性式を代入し、それに基づいて計算式および制御ブロックを等価変換した形としてもよい。 However, Fobs (s) represents an observer filter, and ltr represents a nominal inductance value of the interconnection inductor Ltr. The observer filter is, for example, a low frequency pass filter that removes noise. The calculation of the estimated disturbance voltage (calculated value) Edis (s) is not limited to the configuration of the equation (2) and FIG. For example, a specific observer filter characteristic formula may be substituted into Fobs (s), and the calculation formula and the control block may be equivalently converted based on the characteristic formula.
Edis(s)≒Edis′(s)、すなわち、推定外乱電圧の演算値と出力値がほぼ等しく、また、Ltr≒ltr、Ffb(s)Hpwm(s)≒1として、さらに計算すると、推定外乱電圧(演算値)Edis(s)は、以下の式(3)によって表される。 Edis (s) ≈ Edis'(s), that is, the calculated value of the estimated disturbance voltage and the output value are almost equal, and when Ltr≈ltr and Ffb (s) Hpwm (s) ≈ 1 are further calculated, the estimated disturbance is calculated. The voltage (calculated value) Edis (s) is expressed by the following equation (3).
外乱オブザーバ130は、式(3)を用いて、系統連系点電圧Vs(s)検出のFff(s)に含まれる遅延による誤差と、外乱電圧Vdis(s)を推定し、推定したEdis(s)をあらかじめ制御操作量Vacr*(s)から減算することで、これらの影響を打ち消す。しかし、この打ち消しは、推定演算に用いられる交流電流Is(s)を、系統連系点電圧Vs(s)よりも少ない遅延時間で検出し、前述の通りFfb(s)Hpwm(s)≒1とみなせる場合に式(3)が成立することで、有効に作用する。
The
系統事故によって系統連系点電圧が急激に変動した場合は、第1の実施形態のように、系統連系点電圧Vs(s)を検出し、電流制御部120にてフィードフォワード補償することで、その系統電圧急変という外乱の影響を一定程度は抑制できる。しかし、系統連系点電圧Vs(s)の検出速度が低速であると、その急激な変動を即座に反映できず、フィードフォワード補償の効果が低下する。そこで、系統連系点電圧Vs(s)よりも高速に検出された交流電流Is(s)に基づき外乱を推定することで、系統連系点電圧の変動に高速に応答し、その影響を打ち消すことができる。
When the grid interconnection point voltage fluctuates abruptly due to a grid accident, the grid interconnection point voltage Vs (s) is detected and feed-forward compensated by the
したがって、第1の実施形態のように、系統連系点電圧を検出して電流制御にフィードフォワード補償する制御構成において、交流電流検出に基づく外乱電圧推定演算を効果的に作用させるためには、交流電流検出の実質的な遅延時間を、系統連系点電圧の実質的な遅延時間よりも短時間とする、つまり、交流電流を系統連系点電圧よりも高速に検出する必要がある。実質的な遅延時間とは、検出のサンプリングや信号の通信伝送に伴うむだ時間やフィルタによる整定遅れ時間(時定数)を総合的に加算して評価した遅延時間である。検出を実質的に高速に実行することは、実質的な遅延時間を小さくするように検出系を構成することを意味する。 Therefore, in order to effectively operate the disturbance voltage estimation calculation based on the AC current detection in the control configuration in which the grid interconnection point voltage is detected and the feed forward is compensated for the current control as in the first embodiment. It is necessary to make the substantial delay time of AC current detection shorter than the substantial delay time of the grid interconnection point voltage, that is, to detect the AC current faster than the grid interconnection point voltage. The substantial delay time is a delay time evaluated by comprehensively adding the dead time associated with detection sampling and signal communication transmission and the settling delay time (time constant) by the filter. Performing detection substantially faster means configuring the detection system so as to reduce the substantial delay time.
電流制御部120は、さらに、演算した推定外乱電圧Edis(s)に不感帯とリミッタの処理を施すことによって得られた値Edis′(s)を、推定外乱演算で最終的に出力し制御操作量Vacr*(s)から減算する値とする。不感帯の処理とは、演算したEdis(s)の絶対値があらかじめ設定された閾値よりも小さい場合にEdis′(s)=0とする処理である。これによって、系統事故が発生し、系統電圧が急激に変動して推定外乱電圧Edis(s)が大きくなった場合のみ、補償を有効化する。不感帯の処理を設ける理由は、系統事故などの異常の発生していない定常的な通常運転にて、系統のインピーダンスや負荷等の状態次第では、推定外乱電圧による補償が通常運転を安定的に継続する妨げとなる場合があるためである。不感帯の処理を設けない場合、例えば、推定外乱電圧による補償制御が系統のインピーダンスやそのほかの機器の動作と干渉し、特定周波数帯の信号が増幅されて高調波が過剰に発生する場合がある。高調波は、系統に接続された機器に悪影響を及ぼすため、その発生レベル次第では電力変換装置10を停止する必要がある。あるいは、系統事故復帰直後の運転状態回復中などには交流電流が歪みやすくなるが、その際に推定外乱電圧をそのまま出力すると、その歪が過大に増幅され、やはり運転が不安定化する恐れがある。不感帯を設定し、微小な外乱電圧に対して反応しないようにすることで、このような不安定現象も防止できる。
The
また、リミッタの処理とは、演算したEdis(s)の絶対値があらかじめ設定された閾値よりも大きい場合に出力量の絶対値を閾値相当に制限する処理である。これによって、例えば、Edis′(s)を含む交流端子電圧指令値V*(s)が、電力変換器20の出力可能な最大電圧を超過するのを防止する。したがって、リミッタの絶対値閾値は、電力変換器20の出力可能最大電圧以下にし、不感帯の絶対値閾値は、さらにリミッタの絶対値閾値以下とすることが求められる。不感帯の絶対値閾値は、例えば、系統事故などの異常の発生していない定常的な通常運転時に演算される推定外乱電圧よりも大きな値である。
Further, the limiter process is a process of limiting the absolute value of the output amount to a threshold value when the calculated absolute value of Edis (s) is larger than a preset threshold value. This prevents, for example, the AC terminal voltage command value V * (s) including Edis'(s) from exceeding the maximum output voltage of the
次に、電力変換装置10の動作について説明する。図7は、第1の実施形態の電力変換装置10の動作の一例を示す図である。時刻T0にて系統事故が発生すると、系統連系点電圧が急激に低下する。交流系統有効電圧Vsdも急激に低下する。一方、図5の交流情報算出部110にて得られる交流系統有効電圧Vsdの検出値には、検出・演算処理に伴う遅延時間を経てその電圧低下が反映される。
Next, the operation of the
交流電流の最大値Ismax(絶対値)は、系統連系点電圧の低下直後から上昇する。これは、系統連系点電圧と変換器の交流端子電圧との間に大きな電位差が生じるためである。電流制御部120は、交流電流を系統連系点電圧よりも高速に検出しているため、その交流電流検出値の上昇に基づき、低下方向の推定外乱電圧Edisが即時的に得られる。交流電流が急激に変化していることから、推定外乱電圧Edisは不感帯閾値±αを超過し、その時刻T1から、有効な推定外乱電圧Edis′が出力され、交流端子電圧指令値V*を補正する。
The maximum value Ismax (absolute value) of the alternating current rises immediately after the grid interconnection point voltage drops. This is because a large potential difference occurs between the grid interconnection point voltage and the AC terminal voltage of the converter. Since the
このように、交流系統有効電圧Vsdの検出・演算処理によって系統連系点電圧の低下が制御に反映されるよりもさらに短時間で、実際の系統連系点電圧低下に追従して交流端子電圧指令値を低下させるように補正することで、系統連系点電圧と変換器の交流端子電圧との電位差を小さくし、交流電流のそれ以上の上昇を抑制することができる。 In this way, the AC terminal voltage follows the actual grid interconnection point voltage drop in a shorter time than the drop in the grid interconnection point voltage is reflected in the control by the detection and calculation processing of the AC grid active voltage Vsd. By correcting so as to lower the command value, the potential difference between the grid interconnection point voltage and the AC terminal voltage of the converter can be reduced, and a further increase in the AC current can be suppressed.
推定外乱電圧による補正を行わない場合や、交流電流の検出速度が系統連系点電圧の検出速度よりも低速な場合は、系統連系点電圧の検出遅れに相当するT0からT2の期間で、依然として交流端子電圧が系統事故発生前の状態から低下せず、交流電流は上昇を続ける。交流電流が一度増加すると、たとえその後、電力変換器20をゲートブロック状態にして、交流電流を遮断したとしても、上昇した電流エネルギーが各セルのコンデンサに充電され、過電圧検知OVによる運転停止に至るリスクが高くなる。推定外乱電圧による補正を行い、電流上昇を抑制することで、そのままスイッチング制御を継続した場合も、一時的にゲートブロック状態とした場合も、過電流や過電圧検知による運転停止を防止し、系統事故除去後の迅速な運転再開が可能となる。
If the correction by the estimated disturbance voltage is not performed, or if the AC current detection speed is slower than the grid interconnection point voltage detection speed, the period from T0 to T2, which corresponds to the detection delay of the grid interconnection point voltage, The AC terminal voltage still does not drop from the state before the system accident occurred, and the AC current continues to rise. Once the AC current increases, even if the
なお、推定外乱電圧には、さらに閾値±βのリミッタ処理が施されているため、推定外乱電圧が過大になり、交流端子電圧指令値が変換器の出力可能電圧を超過するのを防止している。また、推定外乱電圧の演算値Edisには、系統事故発生T0以前の期間においても交流電流の定常的な歪に基づく振動成分が含まれるが、系統事故発生時の外乱電圧と比較して小さく、不感帯閾値±α未満であるため、Edis′には含まれず、制御には反映されない。これによって、通常運転時に高調波が増幅されるのを防止することができる。 Since the estimated disturbance voltage is further subjected to the limiter processing of the threshold value ± β, it is prevented that the estimated disturbance voltage becomes excessive and the AC terminal voltage command value exceeds the output voltage of the converter. There is. Further, the calculated value Edis of the estimated disturbance voltage includes a vibration component based on the steady distortion of the AC current even in the period before the occurrence of the system accident T0, but it is smaller than the disturbance voltage at the time of the occurrence of the system accident. Since it is less than the dead zone threshold ± α, it is not included in Edis'and is not reflected in the control. This makes it possible to prevent the harmonics from being amplified during normal operation.
以上説明した第1の実施形態によれば、交流と直流とを変換可能な電力変換装置10は、前記交流側の交流端子電圧を切り替え可能とするスイッチング素子を含む電力変換器20と、前記スイッチング素子に動作指令を与える変換器制御部100と、を備え、前記変換器制御部100は、前記交流の電圧と前記電力変換器20に流れる交流電流との検出値に基づき、前記交流端子電圧の指令値を演算することで、前記交流電流を制御する電流制御部120を備え、前記電流制御部120は、前記交流電流と、前記交流の電圧と前記電力変換器との間のインピーダンスの特性に基づき前記交流の外乱電圧を推定し、前記推定外乱電圧に基づき前記交流端子電圧の指令値を補正する補正部を備え、前記補正部にて前記推定外乱電圧を算出するための前記交流電流の検出は、前記交流の電圧の検出よりも実質的に高速に実行される。これにより、系統連系点電圧低下による外乱を高速推定して打ち消すことで、変換器交流端子電圧の追従性が向上する。その結果、系統から変換器に流入する交流電流の増大をごく短時間で抑制し、過電流・過電圧による変換器運転停止リスクを低減できる。さらに、検出速度が高速な電流検出値に基づき推定外乱電圧を演算することで、系統連系点電圧検出による電圧変動フィードフォワード補償を適用した場合も、効果的に高速な外乱抑制補償ができる。
According to the first embodiment described above, the
(第2の実施形態)
次に、第2の実施形態の電力変換装置10の構成を説明する。図8は、第2の実施形態の電力変換装置10の構成の一例を示す図である。変換器制御部100は、機能部としてさらに系統事故検知部170を有する。系統事故検知部170は、交流系統有効電圧Vsdを用いて系統電圧の異常を検知し、事故検知信号FLTを出力する。
(Second embodiment)
Next, the configuration of the
有効な系統事故検知信号FLTを受信した電流制御部120は、図6の交流電流検出フィルタFfb(s)、または、系統連系点電圧検出フィルタFff(s)のいずれか一方、もしくは両方の特性を調整し、フィルタによる感度低減を実質的に無効化し、あるいは感度低減量を緩和する。感度低減量を緩和することは、フィルタの等価的な遅延時間を短縮し、検出を高速化することに相当する。
The
フィルタの特性は、たとえば、低域通過フィルタの特性を含み、検出ノイズ等を低減し、通常運転時の定常的な安定性を確保するように設定されている。有効な事故検知信号FLTが入力された場合は、フィルタの処理を無効にし、入力信号をそのまま出力する、もしくは低域通過フィルタのカットオフ周波数を高周波化することで、感度低減を実質的に無効化し、あるいは感度低減量を緩和する。低域通過フィルタのカットオフ周波数を高周波化すると、低周波域からフィルタの減衰率が軽減され、感度低減量が緩和される。 The characteristics of the filter include, for example, the characteristics of a low-pass filter, are set to reduce detection noise and the like, and to ensure steady stability during normal operation. When a valid accident detection signal FLT is input, the sensitivity reduction is substantially disabled by disabling the filter processing and outputting the input signal as it is, or by increasing the cutoff frequency of the low frequency pass filter. Or reduce the amount of sensitivity reduction. When the cutoff frequency of the low frequency pass filter is increased to a high frequency, the attenuation factor of the filter is reduced from the low frequency region, and the amount of sensitivity reduction is relaxed.
次に、電力変換装置10の系統事故検知部170の構成を説明する。図9は、第2の実施形態の系統事故検知部170の一例を示す図である。系統事故検知部170は、比較器171、比較器172、論理和演算部173、およびタイマ174を備える。
Next, the configuration of the system
系統電圧検出位相thetaに同期した回転座標軸上の系統連系点電圧Vsd、Vsqは、3相平衡の場合、例えば、交流系統有効電圧Vsdが交流系統電圧の振幅絶対値に一致する。交流系統に地絡事故などの異常がない通常時、Vsdの瞬時値は通常電圧変動範囲内のほぼ一定値になる。一方、例えば交流系統の3相が同時に地絡し、3相平衡事故となった場合、Vsdは電圧低下率に合わせて低下し、通常範囲から逸脱する。さらに、例えば交流系統のいずれか1相または2相が地絡し、3相平衡でなくなった場合、Vsdは振動的になり、通常範囲から逸脱する。 In the case of three-phase equilibrium, for example, the AC system effective voltage Vsd corresponds to the amplitude absolute value of the AC system voltage in the system interconnection point voltages Vsd and Vsq on the rotation coordinate axis synchronized with the system voltage detection phase theta. In the normal state where there is no abnormality such as a ground fault in the AC system, the instantaneous value of Vsd becomes a substantially constant value within the normal voltage fluctuation range. On the other hand, for example, when three phases of an AC system have a ground fault at the same time and a three-phase equilibrium accident occurs, Vsd decreases according to the voltage decrease rate and deviates from the normal range. Further, for example, when any one or two phases of the AC system have a ground fault and the three-phase equilibrium is lost, Vsd becomes oscillating and deviates from the normal range.
比較器171は、交流系統有効電圧Vsdを交流系統電圧上閾値Vth_Hと比較する。比較器171は、Vsd>Vth_Hときに有効な上限超過信号OVを出力する。比較器172は、交流系統有効電圧Vsdを交流系統電圧下閾値Vth_Lと比較する。比較器172は、Vsd<Vth_Lのときに有効な下限超過信号UVを出力する。Vth_LとVth_Hとの間の範囲は交流電圧絶対値の所定範囲の一例である。
The
論理和演算部173は、比較器171によって出力された上限超過信号OVと、比較器172によって出力された下限超過信号UVとの間の論理和を計算する。論理和演算部173は、上限超過信号OVまたは下限超過信号UVが有効なときに、有効な系統電圧異常信号ERRを出力する。すなわち、交流系統有効電圧Vsdの絶対値が所定の範囲にない場合に、有効な系統電圧異常信号ERRが出力される。
The OR
タイマ174は、論理和演算部173から有効な系統電圧異常信号ERRが入力されると、期間Ttの間、有効な事故検知信号FLTを出力する。期間Ttは、例えば、交流遮断器が事故回線を切り離して交流系統電圧が回復するまでの期間に設定する。一般的な交流系統保護システムにおいて、この期間は交流系統電圧周期の数倍程度である。
When the valid system voltage abnormality signal ERR is input from the
また、第2の実施形態では、交流系統有効電圧Vsdを閾値と比較することで系統電圧異常信号ERRを切り替えているが、例えば、式(4)に基づく交流系統有効電圧Vsdと交流系統無効電圧Vsqの合成電圧ベクトル値Vsdqを演算して閾値と比較してもよく、ほぼ同様の結果が得られる。 Further, in the second embodiment, the system voltage abnormality signal ERR is switched by comparing the AC system active voltage Vsd with the threshold value. For example, the AC system active voltage Vsd and the AC system invalid voltage based on the equation (4) are switched. The combined voltage vector value Vsdq of Vsq may be calculated and compared with the threshold value, and almost the same result can be obtained.
以上説明した第2の実施形態によれば、系統電圧異常時に検出フィルタの感度低減を実質的に無効化し、あるいは感度低減量を緩和することで、例えば、系統連系点電圧フィードフォワード補償の性能を向上できる。また、外乱電圧推定演算に、さらに高速に検出した交流電流を反映することで、推定外乱電圧による補償効果を高められる。その結果、系統電圧異常時における変換器交流端子電圧の追従性が向上、変換器に流入する交流電流の増大を抑制し、過電流・過電圧による運転継続不能リスクをさらに低減できる。 According to the second embodiment described above, by substantially disabling the sensitivity reduction of the detection filter when the system voltage is abnormal or relaxing the sensitivity reduction amount, for example, the performance of the grid interconnection point voltage feed forward compensation. Can be improved. Further, by reflecting the AC current detected at a higher speed in the disturbance voltage estimation calculation, the compensation effect by the estimated disturbance voltage can be enhanced. As a result, the followability of the AC terminal voltage of the converter when the system voltage is abnormal can be improved, the increase of the AC current flowing into the converter can be suppressed, and the risk of inability to continue operation due to overcurrent / overvoltage can be further reduced.
以上説明した少なくとも一つの実施形態によれば、運転継続性能が向上した信頼性の高い電力変換装置を提供することができる。 According to at least one embodiment described above, it is possible to provide a highly reliable power conversion device having improved operation continuation performance.
(その他の変形例)
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
(Other variants)
Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments and variations thereof are included in the scope of the invention described in the claims and the equivalent scope thereof, as are included in the scope and gist of the invention.
10 電力変換装置
20 電力変換器
100 変換器制御部
110 交流情報算出部
120 電流制御部
130 外乱オブザーバ
140 過電流判定部
150 過電圧判定部
160 ゲート指令生成部
170 系統事故検知部
10
Claims (9)
前記交流側の交流端子電圧を切り替え可能とするスイッチング素子を含む電力変換器と、
前記スイッチング素子に動作指令を与える変換器制御部と、
を備え、
前記変換器制御部は、前記交流の電圧と前記電力変換器に流れる交流電流との検出値に基づき、前記交流端子電圧の指令値を演算することで、前記交流電流を制御する電流制御部を備え、
前記電流制御部は、前記交流電流と、前記交流の電圧と前記電力変換器との間のインピーダンスの特性に基づき前記交流の外乱電圧を推定し、前記推定外乱電圧に基づき前記交流端子電圧の指令値を補正する補正部を備え、
前記補正部にて前記推定外乱電圧を算出するための前記交流電流の検出は、前記交流の電圧の検出よりも実質的に高速に実行される、
電力変換装置。 It is a power conversion device that can convert between alternating current and direct current.
A power converter including a switching element capable of switching the AC terminal voltage on the AC side, and
A converter control unit that gives an operation command to the switching element,
Equipped with
The converter control unit controls the AC current by calculating a command value of the AC terminal voltage based on the detected values of the AC voltage and the AC current flowing through the power converter. Prepare,
The current control unit estimates the AC disturbance voltage based on the characteristics of the AC current, the AC voltage, and the impedance between the power converter, and commands the AC terminal voltage based on the estimated disturbance voltage. Equipped with a correction unit that corrects the value
The detection of the alternating current for calculating the estimated disturbance voltage by the correction unit is executed substantially faster than the detection of the voltage of the alternating current.
Power converter.
請求項1に記載の電力変換装置。 The correction unit sets the impedance characteristics between the AC voltage and the power converter into a value obtained by multiplying the AC current and a value based on the difference between the AC current and the command value of the AC current. Calculate the estimated disturbance voltage based on the
The power conversion device according to claim 1.
請求項1または請求項2に記載の電力変換装置。 The correction unit includes correction value adjusting means for selectively outputting an effective correction value that is not substantially zero according to the state of the AC voltage or the AC current.
The power conversion device according to claim 1 or 2.
請求項3に記載の電力変換装置。 The correction value adjusting means sets the correction value to zero when the absolute value of the estimated disturbance voltage is less than the first threshold value, and sets the estimated disturbance voltage when the absolute value of the estimated disturbance voltage is equal to or more than the first threshold value. Executes the processing of the dead zone as the correction value,
The power conversion device according to claim 3.
請求項3または4に記載の電力変換装置。 The correction value adjusting means limits the absolute value of the correction value to the second threshold value when the absolute value of the estimated disturbance voltage exceeds the second threshold value, and the absolute value of the estimated disturbance voltage becomes the second threshold value. In the following cases, the limiter process using the estimated disturbance voltage as the correction value is executed.
The power conversion device according to claim 3 or 4.
前記感度低減部は、少なくとも前記交流の電圧の絶対値が所定の範囲にない場合に前記感度を低減させることを実質的に無効化し、あるいは感度低減量を緩和する、
請求項1から5のうちいずれか一項に記載の電力変換装置。 The current control unit includes a sensitivity reduction unit that reduces and detects the sensitivity of the AC voltage or the harmonic component of the AC current in a predetermined frequency range.
The sensitivity reducing unit substantially invalidates the reduction of the sensitivity when the absolute value of the AC voltage is not within a predetermined range, or alleviates the amount of the sensitivity reduction.
The power conversion device according to any one of claims 1 to 5.
前記感度低減部は、前記カットオフ周波数をもとの状態よりも高周波に調整することで、前記感度低減量を緩和する、
請求項6に記載の電力変換装置。 The sensitivity reducing unit executes a process including a low frequency pass filter having a cutoff frequency capable of attenuating harmonic components in a predetermined frequency range of the AC voltage or the AC current.
The sensitivity reduction unit relaxes the sensitivity reduction amount by adjusting the cutoff frequency to a higher frequency than the original state.
The power conversion device according to claim 6.
スイッチング素子によって充放電を切り替え可能とされたコンデンサを含む複数の単位変換器が直列接続された第1のアームユニットと、
複数の前記単位変換器が直列接続された第2のアームユニットと、を備え、
前記第1のアームユニットの片端もしくは前記単位変換器の間の任意の位置にさらにリアクトルが直列接続されることによって構成された第1の直列回路と、前記第2のアームユニットの片端もしくは前記単位変換器の間の任意の位置にさらにリアクトルが直列接続されることによって構成された第2の直列回路と、を互いに接続した端子を前記交流の電圧に接続する端子とし、
前記補正部は、前記リアクトルのインダクタンス値の実質的に1/2のインダクタンス値に、前記交流の電圧と前記電力変換器との間の前記2つのリアクトルを除いたインピーダンス値を加算することによって得られる、等価連系インピーダンスに相当する特性を前記交流電流に乗じた値と、前記交流電流と前記交流電流の指令値との差分に基づく値と、に基づき前記推定外乱電圧を演算する、
請求項1から7のうちいずれか一項に記載の電力変換装置。 The power converter
A first arm unit in which a plurality of unit converters including a capacitor whose charge and discharge can be switched by a switching element are connected in series, and
A second arm unit in which a plurality of the unit converters are connected in series is provided.
A first series circuit configured by further connecting a reactor in series at one end of the first arm unit or at an arbitrary position between the unit converters, and one end of the second arm unit or the unit. A second series circuit configured by further connecting a reactor in series at an arbitrary position between the converters, and a terminal connected to each other as a terminal connected to the AC voltage are used.
The correction unit is obtained by adding an inductance value of substantially 1/2 of the inductance value of the reactor to an impedance value between the AC voltage and the power converter excluding the two reactors. The estimated disturbance voltage is calculated based on the value obtained by multiplying the AC current by the characteristic corresponding to the equivalent interconnection impedance and the value based on the difference between the AC current and the command value of the AC current.
The power conversion device according to any one of claims 1 to 7.
スイッチング素子によって充放電を切り替え可能とされたコンデンサを含む複数の単位変換器が直列接続された第1のアームユニットと、
複数の前記単位変換器が直列接続された第2のアームユニットと、を備え、
前記第1のアームユニットと前記第2のアームユニットは互いに漏れリアクタンスを有するトランスの第1の巻線と第2の巻線を介して接続され、
前記第1の巻線と前記第2の巻線とは電気的に絶縁された第3の巻線を前記交流の電圧に接続し、
前記補正部は、前記第3の巻線と前記第1の巻線の端子間の短絡インダクタンス値、もしくは、前記第3の巻線と前記第2の巻線の端子間の短絡インダクタンス値から、前記第1の巻線と前記第2の巻線の端子間の短絡インダクタンス値の実質的に1/4のインダクタンス値を減算することによって得られる、等価連系インピーダンスに相当する特性を前記交流電流に乗じた値と、前記交流電流と前記交流電流の指令値との差分に基づく値と、に基づき前記推定外乱電圧を演算する、
請求項1から7のうちいずれか一項に記載の電力変換装置。 The power converter
A first arm unit in which a plurality of unit converters including a capacitor whose charge and discharge can be switched by a switching element are connected in series, and
A second arm unit in which a plurality of the unit converters are connected in series is provided.
The first arm unit and the second arm unit are connected to each other via a first winding and a second winding of a transformer having a leakage reactance to each other.
A third winding, which is electrically isolated from the first winding and the second winding, is connected to the AC voltage.
The correction unit is based on the short-circuit inductance value between the terminals of the third winding and the first winding, or the short-circuit inductance value between the terminals of the third winding and the second winding. The AC current has characteristics corresponding to the equivalent interconnection impedance obtained by subtracting an inductance value of substantially 1/4 of the short-circuit inductance value between the terminals of the first winding and the second winding. The estimated disturbance voltage is calculated based on the value multiplied by and the value based on the difference between the AC current and the command value of the AC current.
The power conversion device according to any one of claims 1 to 7.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020191030A JP7370954B2 (en) | 2020-11-17 | 2020-11-17 | power converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020191030A JP7370954B2 (en) | 2020-11-17 | 2020-11-17 | power converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022080066A true JP2022080066A (en) | 2022-05-27 |
JP7370954B2 JP7370954B2 (en) | 2023-10-30 |
Family
ID=81731544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020191030A Active JP7370954B2 (en) | 2020-11-17 | 2020-11-17 | power converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7370954B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6456195B2 (en) | 2015-03-10 | 2019-01-23 | サンケン電気株式会社 | Power fluctuation suppression device |
JP6957196B2 (en) | 2017-05-17 | 2021-11-02 | 株式会社東芝 | Power converter |
-
2020
- 2020-11-17 JP JP2020191030A patent/JP7370954B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP7370954B2 (en) | 2023-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9755542B2 (en) | Direct-current power transmission power conversion device and direct-current power transmission power conversion method | |
JP6526924B1 (en) | Power converter | |
WO2020136699A1 (en) | Power conversion device | |
US9197139B2 (en) | Rectifier charge rate controller | |
JP6253858B1 (en) | Power converter and power system | |
JPS6056388B2 (en) | Controlled current inverter device | |
JP6730946B2 (en) | Power converter controller | |
US20130057227A1 (en) | Method and apparatus for controlling a converter | |
JP6622442B1 (en) | POWER CONVERSION DEVICE, POWER CONVERSION SYSTEM, POWER CONVERSION METHOD, AND PROGRAM | |
WO2013123433A2 (en) | Negative sequence current compensation controller and method for power conversion system | |
JP7370954B2 (en) | power converter | |
JP7146074B2 (en) | POWER CONVERTER, POWER CONVERSION SYSTEM, AND PROGRAM | |
JP4034458B2 (en) | Self-excited AC / DC converter control device and circuit breaker circuit control device | |
JP6448757B2 (en) | Inverter control method | |
JP7379395B2 (en) | Power converters and DC power transmission systems | |
JP7458301B2 (en) | power converter | |
US11283346B2 (en) | System and method for dynamic over-current protection for power converters | |
JP2023067539A (en) | Power conversion device | |
JP6334366B2 (en) | DC feeding system | |
EP3584916B1 (en) | Method for controlling inverter | |
JP7143183B2 (en) | Control device and control method | |
Chen et al. | Design of control system for solid state variable capacitor with minimum DC capacitor | |
JP2019062660A (en) | Voltage adjusting device | |
US20230188030A1 (en) | Power conversion device and control device | |
JP6345311B1 (en) | Power converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230306 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230919 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230920 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231018 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7370954 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |