JP2022066040A

JP2022066040A - Oscillator circuit

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Publication number: JP2022066040A
Application number: JP2020174939A
Authority: JP
Inventors: 将信辻; Masanobu Tsuji
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2020-10-16
Filing date: 2020-10-16
Publication date: 2022-04-28
Anticipated expiration: 2040-10-16
Also published as: JP7482745B2

Abstract

To provide an oscillator circuit that suppresses reference spurious by a non-traditional approach.SOLUTION: A PLL circuit 100 includes a multiplexer 220, a compensation delay circuit 610, a phase comparison circuit 600, a loop filter 320, and a compensator 620. The multiplexer 220 selects a first input node (1) during an assert period of a first window signal, and selects a second input node (0) during a negate period. The compensation delay circuit 610 delays an internal clock and produces a delay clock. The phase comparison circuit 600 compares the phases of an oscillator clock and the delay clock. The loop filter 320 controls a ring oscillator 200 on the basis of the output of the phase comparison circuit 600 during the assertion period of the first window signal. The compensator 620 controls the delay amount of the compensation delay circuit 610 on the basis of the output of the phase comparison circuit 600 during the negate period of the first window signal.SELECTED DRAWING: Figure 5

Description

本発明は、オシレータ回路に関する。 The present invention relates to an oscillator circuit.

さまざまなＩＣ（Integrated Circuit）に、基準クロックから任意周波数のクロックを生成する周波数シンセサイザが利用される。こうした周波数シンセサイザとして、ＰＬＬ回路が広く用いられる。図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。 For various ICs (Integrated Circuits), frequency synthesizers that generate clocks of arbitrary frequencies from reference clocks are used. A PLL circuit is widely used as such a frequency synthesizer. 1 (a) to 1 (c) are block diagrams illustrating the basic architecture of the PLL circuit.

図１（ａ）には、アナログＰＬＬ回路１が示される。アナログＰＬＬ回路１は、位相比較器（ＰＦＤ：Phase Frequency Detector）１０、チャージポンプ回路１２、ローパスフィルタ１４、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１６、分周器１８を備える。ＶＣＯ１６は、アナログの制御電圧Ｖ_ＣＴＲＬに応じた周波数で発振する。ＶＣＯ１６の出力クロックＣＬＫ＿ＶＣＯは、分周器１８により１／Ｎ分周される。位相検出器１０は、分周後のクロックＣＬＫ＿ＤＩＶと基準クロックＣＬＫ＿ＲＥＦの位相差を検出し、チャージポンプ回路１２を制御する。ローパスフィルタ１４はチャージポンプ回路１２の出力電圧を平滑化するループフィルタであり、制御電圧Ｖ_ＣＴＲＬを生成する。 FIG. 1A shows an analog PLL circuit 1. The analog PLL circuit 1 includes a phase comparator (PFD: Phase Frequency Detector) 10, a charge pump circuit 12, a low-pass filter 14, a voltage controlled oscillator (VCO) 16, and a frequency divider 18. The VCO 16 oscillates at a frequency corresponding to the analog control voltage _VCTRL . The output clock CLK_VCO of the VCO 16 is divided by 1 / N by the frequency divider 18. The phase detector 10 detects the phase difference between the clock CLK_DIV and the reference clock CLK_REF after frequency division, and controls the charge pump circuit 12. The low-pass filter 14 is a loop filter that smoothes the output voltage of the charge pump circuit 12, and generates a control voltage _VCTRL .

図１（ａ）のアナログＰＬＬ回路１は古くからさまざまなアプリケーションで用いられており信頼性が高いが、ループフィルタに起因してチップサイズが大きくなるという問題がある。また、十分な性能を発揮するためには、回路設計者が回路のレイアウトを最適化する必要がある。 The analog PLL circuit 1 of FIG. 1A has been used in various applications for a long time and has high reliability, but there is a problem that the chip size becomes large due to the loop filter. In addition, the circuit designer needs to optimize the circuit layout in order to achieve sufficient performance.

図１（ｂ）には、完全デジタルＰＬＬ回路（ＡＤＰＬＬ：All Digital PLL）２が示される。ＡＤＰＬＬ回路２は、ＦＣＷ（Frequency Control Word）および基準クロックＣＬＫ＿ＲＥＦを受け、基準クロックＣＬＫ＿ＲＥＦをＦＣＷに応じて逓倍した出力クロックＣＬＫ＿ＤＣＯを生成する。ＡＤＰＬＬ回路２は、周波数位相検出器２０、デジタルフィルタ２２、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）２４を備える。ＤＣＯ２４は、入力された制御コードＤ_ＣＴＲＬに応じた周波数で発振する。周波数位相検出器２０は、図１の位相検出器１０、チャージポンプ回路１２、分周器１８に相当する機能を有し、ＴＤＣ（時間－デジタル変換器）、加算器、カウンタで構成される。周波数位相検出器２０が生成するデジタル信号は、デジタルフィルタ２２によってフィルタリングされ、ＤＣＯ２４に入力される。 FIG. 1B shows a fully digital PLL circuit (ADPLL: All Digital PLL) 2. The ADPLL circuit 2 receives FCW (Frequency Control Word) and the reference clock CLK_REF, and generates an output clock CLK_DCO obtained by multiplying the reference clock CLK_REF according to FCW. The ADPLL circuit 2 includes a frequency phase detector 20, a digital filter 22, and a digital controlled oscillator (DCO) 24. The DCO 24 oscillates at a frequency corresponding to the input control code _DCTRL . The frequency phase detector 20 has a function corresponding to the phase detector 10, the charge pump circuit 12, and the frequency divider 18 in FIG. 1, and is composed of a TDC (time-digital converter), an adder, and a counter. The digital signal generated by the frequency phase detector 20 is filtered by the digital filter 22 and input to the DCO 24.

図１（ｂ）のＡＤＰＬＬ回路２は、微細の半導体プロセスで設計しやすいデジタル回路で構成できるため、チップ面積を小さくできるという利点がある。一方、オールデジタルとはいいつつも、周波数位相検出器２０やＤＣＯ２４については、所望の仕様を満たすために回路設計者が回路のレイアウトをマニュアルで最適化する必要がある。 Since the ADPLL circuit 2 of FIG. 1B can be configured by a digital circuit that is easy to design by a fine semiconductor process, there is an advantage that the chip area can be reduced. On the other hand, although it is all-digital, for the frequency phase detector 20 and the DCO 24, it is necessary for the circuit designer to manually optimize the circuit layout in order to satisfy the desired specifications.

図１（ｃ）に、注入同期型ＰＬＬ回路３（ＩＬ－ＰＬＬ（Injection Locked PLL）とも称する）を示す。ＩＬ－ＰＬＬ回路３は、アナログ回路あるいはデジタル回路のアーキテクチャで設計することができるが、ここではデジタル回路で構成する場合を説明する。ＩＬ－ＰＬＬ回路３は、ＤＣＯ３０、フィードバック回路４０、エッジ注入回路５０を備える。ＩＬ－ＰＬＬ回路３は、フィードバック制御とフィードフォワード制御のハイブリッドと把握され、図１（ｂ）の周波数位相検出器２０、デジタルフィルタ２２に相当するフィードバック回路４０によるフィードバック制御によって、ＤＣＯ３０の発振周波数を安定化する。エッジ注入回路５０は、基準クロックＣＬＫ＿ＲＥＦのエッジを切り出し、切り出したエッジをＤＣＯ３０に注入して出力クロックＣＬＫ＿ＤＣＯの位相を再アライメントする。ＩＬ－ＰＬＬ回路は、エッジの注入の方法に応じて、ＭＤＬＬ（Multiplying Delay Locked Loop）回路とも称される場合もある。 FIG. 1 (c) shows an injection synchronous PLL circuit 3 (also referred to as IL-PLL (Injection Locked PLL)). The IL-PLL circuit 3 can be designed with an analog circuit or a digital circuit architecture, but here, a case where the IL-PLL circuit 3 is configured with a digital circuit will be described. The IL-PLL circuit 3 includes a DCO 30, a feedback circuit 40, and an edge injection circuit 50. The IL-PLL circuit 3 is understood as a hybrid of feedback control and feed forward control, and the oscillation frequency of the DCO 30 is controlled by the feedback control by the feedback circuit 40 corresponding to the frequency phase detector 20 and the digital filter 22 in FIG. 1 (b). Stabilize. The edge injection circuit 50 cuts out the edge of the reference clock CLK_REF, injects the cut out edge into the DCO 30, and realigns the phase of the output clock CLK_DCO. The IL-PLL circuit may also be referred to as an MDLL (Multiplying Delay Locked Loop) circuit depending on the method of edge injection.

ＩＬ－ＰＬＬ回路は、注入同期によりループ帯域が広帯域化されるため、低位相（低ジッタ）化が可能である。またデジタル回路で構成した場合、図１（ａ）の位相検出器１０やチャージポンプ回路１２が存在しないことから低雑音化が可能であるという利点を有する。加えて、フィードバック経路による雑音の影響を受けにくくなることから、レイアウトの自由度が高いといえ、したがってＰ＆Ｒ(Place and Route)ツールなどの設計支援ツールを用いた自動配置配線でも所望の特性を得られるという特徴を有する。 In the IL-PLL circuit, the loop band is widened by injection synchronization, so that the phase (low jitter) can be reduced. Further, when it is configured by a digital circuit, it has an advantage that noise can be reduced because the phase detector 10 and the charge pump circuit 12 of FIG. 1A do not exist. In addition, since it is less susceptible to noise from the feedback path, it can be said that there is a high degree of freedom in layout, and therefore the desired characteristics can be obtained even with automatic placement and routing using design support tools such as the P & R (Place and Route) tool. It has the characteristic of being able to be used.

ＩＬ－ＰＬＬ回路は、広帯域であるため、非常に低位相雑音（低ジッタ）のクロックを生成できる。しかしながら、ＩＬ－ＰＬＬ回路は、以下で説明するようにリファレンススプリアスの問題がある。 Since the IL-PLL circuit has a wide band, it can generate a clock with very low phase noise (low jitter). However, the IL-PLL circuit has a problem of reference spurious as described below.

周波数シンセサイザの重要な特性のひとつとして、リファレンススプリアス特性がある。図２は、リファレンススプリアスを説明する図である。リファレンススプリアス（Ｒｅｆ－Ｓｐｕｒ．）は、出力クロックの周波数（キャリア周波数）ｆｃを中心として、基準周波数ｆ_ＲＥＦの整数倍（ｎ＝１，２…）、オフセットした周波数ｆ_ｃ±ｎ×ｆ_ＲＥＦに発生する。 One of the important characteristics of a frequency synthesizer is the reference spurious characteristic. FIG. 2 is a diagram illustrating a reference spurious. The reference spurious (Ref-Spur.) Is centered on the frequency (carrier frequency) fc of the output clock, and is an integral multiple (n = 1, 2, ...) Of the reference frequency f _REF , and the offset frequency f _c ± n × f _REF . Occur.

高いスプリアスは、ＲＦシステムの性能低下の原因となり、Ａ／ＤコンバータやＤ／Ａコンバータにおいて、不要な雑音成分となる。従来のＩＬ－ＰＬＬ回路の出力クロックのスペクトラムには、原理上、不要な周波数成分であるリファレンススプリアスが多く含まれるため、改善が望まれている。 High spurious causes a decrease in the performance of the RF system and becomes an unnecessary noise component in the A / D converter and the D / A converter. Since the spectrum of the output clock of the conventional IL-PLL circuit contains a large amount of reference spurious, which is an unnecessary frequency component in principle, improvement is desired.

非特許文献５，６には、リファレンススプリアスの主な原因として、以下の３つが挙げられている。
（i）発振器の周波数ドリフト
（ii）位相比較にともなう位相オフセット
（iii）注入同期時の基準クロックと、オシレータが生成するクロックのエッジのスロープ（傾き）の違いによる変調 Non-patent documents 5 and 6 list the following three main causes of reference spurious.
(I) Oscillator frequency drift (ii) Phase offset associated with phase comparison (iii) Modulation due to the difference between the reference clock during injection synchronization and the edge slope of the clock generated by the oscillator.

（i）に関して、周波数ドリフトは不可避であるが（非特許文献８，１１）、一般には周波数制御のためのフィードバックを設け、位相同期ループ（ＰＬＬ）や周波数同期ループ（ＦＬＬ）により対策がなされる。この要因にもとづくリファレンススプリアスは、フィードバックループの帯域を広く設計することにより一層、改善することができる。 Regarding (i), frequency drift is unavoidable (Non-Patent Documents 8 and 11), but in general, feedback for frequency control is provided, and countermeasures are taken by a phase-locked loop (PLL) or a frequency-locked loop (FLL). .. Reference spurious based on this factor can be further improved by designing a wider feedback loop band.

また（i）に関して、ＤＣＯの場合、デジタル制御固有の問題が存在する。具体的には量子化誤差による周波数誤差は、逓倍数Ｎで位相誤差が積算される。これは、周波数制御の解像度を上げたり、ΔΣ変調器（文献２，６）を使って更に最小解像度を上げつつ、周期的なノイズを高周波ノイズシェーピングするなどして対策されている。 Regarding (i), in the case of DCO, there is a problem peculiar to digital control. Specifically, for the frequency error due to the quantization error, the phase error is integrated by the multiplication factor N. This is dealt with by increasing the resolution of frequency control or by using a delta-sigma modulator (References 2 and 6) to further increase the minimum resolution while performing high-frequency noise shaping of periodic noise.

特開２０１７－１４３３９８号公報JP-A-2017-143398

R. Farjad-rad et al., "A 0.2-2GHz 12mW multiplying DLL for low-jitter clock synthesis in highly-integrated data-communication chips", 2002 IEEE International Solid-State Circuits Conference. Digest of Technical Papers (Cat. No.02CH37315), San Francisco, CA, USA, 2002, pp. 56-400R. Farjad-rad et al., "A 0.2-2GHz 12mW multiplying DLL for low-jitter clock synthesis in highly-integrated data-communication chips", 2002 IEEE International Solid-State Circuits Conference. Digest of Technical Papers (Cat. No .02CH37315), San Francisco, CA, USA, 2002, pp. 56-400 S. Kundu, B. Kim and C. H. Kim, "A 0.2-to-1.45GHz subsampling fractional-N all-digital MDLL with zero-offset aperture PD-based spur cancellation and in-situ timing mismatch detection", 2016 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2016, pp. 326-327S. Kundu, B. Kim and C. H. Kim, "A 0.2-to-1.45GHz subsampling fractional-N all-digital MDLL with zero-offset aperture PD-based spur cancellation and in-situ timing mismatch detection", 2016 IEEE International Solid -State Circuits Conference (ISSCC), San Francisco, CA, 2016, pp. 326-327 R. Wang and F. F. Dai, "A 0.8～1.3 GHz multi-phase injection-locked PLL using capacitive coupled multi-ring oscillator with reference spur suppression", 2017 IEEE Custom Integrated Circuits Conference (CICC), Austin, TX, 2017, pp. 1-4R. Wang and F. F. Dai, "A 0.8-1.3 GHz multi-phase injection-locked PLL using capacitive coupled multi-ring oscillator with reference spur suppression", 2017 IEEE Custom Integrated Circuits Conference (CICC), Austin, TX, 2017, pp . 1-4 H. C. Ngo, K. Nakata, T. Yoshioka, Y. Terashima, K. Okada and A. Matsuzawa, "A 0.42ps-jitter -241.7dB-FOM synthesizable injection-locked PLL with noise-isolation LDO", 2017 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2017, pp. 150-151H. C. Ngo, K. Nakata, T. Yoshioka, Y. Terashima, K. Okada and A. Matsuzawa, "A 0.42ps-jitter -241.7dB-FOM synthesizable injection-locked PLL with noise-isolation LDO", 2017 IEEE International Solid -State Circuits Conference (ISSCC), San Francisco, CA, 2017, pp. 150-151 S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A 140fsrms-Jitter and -72dBc-Reference-Spur Ring-VCO-Based Injection-Locked Clock Multiplier Using a Background Triple-Point Frequency/Phase/Slope Calibrator", 2019 IEEE International Solid- State Circuits Conference - (ISSCC), San Francisco, CA, USA, 2019, pp. 490-492S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A 140fsrms-Jitter and -72dBc-Reference-Spur Ring-VCO-Based Injection-Locked Clock Multiplier Using a Background Triple -Point Frequency / Phase / Slope Calibrator ", 2019 IEEE International Solid-State Circuits Conference-(ISSCC), San Francisco, CA, USA, 2019, pp. 490-492. S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A Low-Jitter and Low-Reference-Spur Ring-VCO- Based Injection-Locked Clock Multiplier Using a Triple-Point Background Calibrator", IEEE Journal of Solid-State Circuits ( Early Access )S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A Low-Jitter and Low-Reference-Spur Ring-VCO-Based Injection-Locked Clock Multiplier Using a Triple-Point Background Calibrator ", IEEE Journal of Solid-State Circuits (Early Access) B. M. Helal, M. Z. Straayer, G. Wei and M. H. Perrott, "A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance", IEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 855-863, April 2008B. M. Helal, M. Z. Straayer, G. Wei and M. H. Perrott, "A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance", IEEE Journal of Solid-State Circuits, vol . 43, no. 4, pp. 855-863, April 2008 Y. Lee, T. Seong, S. Yoo and J. Choi, ",A Low-Jitter and Low-Reference-Spur Ring-VCO-Based Switched-Loop Filter PLL Using a Fast Phase-Error Correction Technique", IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 1192-1202, April 2018Y. Lee, T. Seong, S. Yoo and J. Choi, ", A Low-Jitter and Low-Reference-Spur Ring-VCO-Based Switched-Loop Filter PLL Using a Fast Phase-Error Correction Technique", IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 1192-1202, April 2018 G. Tak and K. Lee, "A Low-Reference Spur MDLL-Based Clock Multiplier and Derivation of Discrete-Time Noise Transfer Function for Phase Noise Analysis", IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no. 2, pp. 485-497, Feb. 2018G. Tak and K. Lee, "A Low-Reference Spur MDLL-Based Clock Multiplier and Derivation of Discrete-Time Noise Transfer Function for Phase Noise Analysis", IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no . 2, pp. 485-497, Feb. 2018 T. Liao, J. Su and C. Hung, "A Spur-Reduction Frequency Synthesizer Exploiting Randomly Selected PFD", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 3, pp. 589-592, March 2013T. Liao, J. Su and C. Hung, "A Spur-Reduction Frequency Synthesizer Exploiting Randomly Selected PFD", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 3, pp. 589-592 , March 2013 N. Da Dalt, "An Analysis of Phase Noise in Realigned VCOs", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 61, no. 3, pp. 143-147, March 2014N. Da Dalt, "An Analysis of Phase Noise in Realigned VCOs", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 61, no. 3, pp. 143-147, March 2014

（ii）に関しては、さまざまな対策が提案されている（非特許文献２，５，６，９，１０）が、いずれも回路面積あるいは消費電力の増大をともなうものであり、別のアプローチが望まれる。 Regarding (ii), various countermeasures have been proposed (Non-Patent Documents 2, 5, 6, 9, 10), but all of them involve an increase in circuit area or power consumption, and another approach is desired. Is done.

また（iii）に関しては、注入段における基準クロックの経路とオシレータクロックの経路のバッファサイズを最適化することで抑制することが可能であるが、電源電圧や温度、プロセスばらつき、周波数条件などに応じて変化するスロープを一定に保つことはできないため、根本的な解決策であるとは言えない。 Regarding (iii), it is possible to suppress it by optimizing the buffer size of the reference clock path and the oscillator clock path in the injection stage, but it depends on the power supply voltage, temperature, process variation, frequency conditions, etc. It cannot be said to be a fundamental solution because the changing slope cannot be kept constant.

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来とは異なるアプローチによりリファレンススプリアスを抑制できる注入同期型のオシレータ回路の提供にある。 The present disclosure has been made in view of the subject, and one of the exemplary purposes of that embodiment is to provide an injection-synchronized oscillator circuit capable of suppressing reference spurious by a non-conventional approach.

本開示のある態様は、注入同期型のオシレータ回路に関する。オシレータ回路は、第１ウィンドウ信号を生成するウィンドウ発生器と、周波数可変のリングオシレータと、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータの一部を形成するように設けられ、第１ウィンドウ信号のアサート期間に第１入力ノードを選択し、第１ウィンドウ信号のネゲート期間に第２入力ノードを選択するマルチプレクサと、マルチプレクサの第２入力ノードに入力される内部クロックを遅延し、遅延クロックを生成する補償遅延回路と、マルチプレクサから出力されるオシレータクロックと遅延クロックの位相を比較する位相比較回路と、第１ウィンドウ信号のアサート期間における位相比較回路の出力にもとづいてリングオシレータを制御するループフィルタと、第１ウィンドウ信号のネゲート期間における位相比較回路の出力にもとづいて補償遅延回路を制御する補償器と、を備える。 One aspect of the present disclosure relates to an injection synchronous oscillator circuit. The oscillator circuit receives a reference clock from the window generator that generates the first window signal, the ring oscillator with variable frequency, and the first input node, and the path between the second input node and the output node is a part of the ring oscillator. A multiplexer that selects the first input node during the assert period of the first window signal and selects the second input node during the negate period of the first window signal, and inputs to the second input node of the multiplexer. A compensation delay circuit that delays the internal clock to be generated and generates a delay clock, a phase comparison circuit that compares the phases of the oscillator clock and the delay clock output from the multiplexer, and a phase comparison circuit that compares the phases of the first window signal during the assert period. It includes a loop filter that controls the ring oscillator based on the output, and a compensator that controls the compensation delay circuit based on the output of the phase comparison circuit in the negate period of the first window signal.

本開示の別の態様もまた注入同期型のオシレータ回路に関する。オシレータ回路は、第１ウィンドウ信号および第２ウィンドウ信号を生成するウィンドウ発生器と、リングオシレータを構成する可変遅延回路と、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータに挿入され、第１ウィンドウ信号のアサート期間に第１入力ノードを選択し、第１ウィンドウ信号のネゲート期間に第２入力ノードを選択するマルチプレクサと、マルチプレクサの第２入力ノードの内部クロックを遅延し、遅延クロックを生成する補償遅延回路と、マルチプレクサの出力であるオシレータクロックと遅延クロックの位相を比較し、第１ウィンドウ信号のアサート期間の比較結果にもとづく第１比較信号と、第２ウィンドウ信号のアサート期間の比較結果にもとづく第２比較信号を生成する位相比較回路と、第１比較信号にもとづいて可変遅延回路を制御するループフィルタと、第２比較信号にもとづいて補償遅延回路を制御する補償器と、を備える。 Another aspect of the present disclosure also relates to an injection synchronous oscillator circuit. The oscillator circuit receives a reference clock from the window generator that generates the first window signal and the second window signal, the variable delay circuit that constitutes the ring oscillator, and the first input node, and is between the second input node and the output node. Path is inserted into the ring oscillator, the multiplexer selects the first input node during the assert period of the first window signal, and selects the second input node during the negate period of the first window signal, and the second input node of the multiplexer. A compensation delay circuit that delays the internal clock and generates a delay clock, a first comparison signal based on the comparison result of the assert period of the first window signal by comparing the phases of the oscillator clock and the delay clock, which are the outputs of the multiplexer, A phase comparison circuit that generates a second comparison signal based on the comparison result of the assert period of the second window signal, a loop filter that controls a variable delay circuit based on the first comparison signal, and a compensation delay based on the second comparison signal. It is equipped with a compensator that controls the circuit.

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。 It should be noted that an arbitrary combination of the above components or a conversion of the expression of the present invention between methods, devices and the like is also effective as an aspect of the present invention.

本開示のある態様によれば、リファレンススプリアスを抑制できる。 According to certain aspects of the present disclosure, reference spurious can be suppressed.

図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。1 (a) to 1 (c) are block diagrams illustrating the basic architecture of the PLL circuit. リファレンススプリアスを説明する図である。It is a figure explaining the reference spurious. 比較技術に係るＰＬＬ回路の回路図である。It is a circuit diagram of the PLL circuit which concerns on the comparative technique. 図３のＰＬＬ回路の動作を説明するタイムチャートである。It is a time chart explaining the operation of the PLL circuit of FIG. 実施形態に係るＰＬＬ回路のブロック図である。It is a block diagram of the PLL circuit which concerns on embodiment. 図５のＰＬＬ回路の動作を説明するタイムチャートである。It is a time chart explaining the operation of the PLL circuit of FIG. 位相比較回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a phase comparison circuit. 図８（ａ）、（ｂ）は、第１ラッチ、第２ラッチの構成例を示す回路図である。8 (a) and 8 (b) are circuit diagrams showing a configuration example of the first latch and the second latch. 位相検出器の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a phase detector. マルチプレクサの構成例を示す回路図である。It is a circuit diagram which shows the structural example of a multiplexer. 図１１（ａ）、（ｂ）は、補償遅延回路の構成例を示す回路図である。11 (a) and 11 (b) are circuit diagrams showing a configuration example of a compensation delay circuit. 一実施例に係るＰＬＬ回路の回路図である。It is a circuit diagram of the PLL circuit which concerns on one Example.

（実施の形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。 (Outline of embodiment)
Some exemplary embodiments of the present disclosure will be outlined. This overview simplifies and describes some concepts of one or more embodiments for the purpose of basic understanding of embodiments, as a prelude to the detailed description described below, and is an invention or disclosure. It does not limit the size. Also, this overview is not a comprehensive overview of all possible embodiments and does not limit the essential components of the embodiment. For convenience, "one embodiment" may be used to refer to one embodiment (examples or modifications) or a plurality of embodiments (examples or modifications) disclosed herein.

一実施の形態に係る注入同期型のオシレータ回路は、ウィンドウ発生器、周波数可変のリングオシレータ、マルチプレクサ、補償遅延回路、位相比較回路、ループフィルタ、補償器を備える。マルチプレクサは、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータの一部を形成するように設けられる。マルチプレクサは、第１ウィンドウ信号のアサート期間、第１入力ノードを選択し、ネゲート期間、第２入力ノードを選択する。補償遅延回路は、マルチプレクサの第２入力ノードに入力される内部クロックを遅延し、遅延クロックを生成する。位相比較回路は、マルチプレクサから出力されるオシレータクロックと遅延クロックの位相を比較する。ループフィルタは、第１ウィンドウ信号のアサート期間における位相比較回路の出力にもとづいてリングオシレータを制御する。補償器は、第１ウィンドウ信号のネゲート期間における位相比較回路の出力にもとづいて補償遅延回路を制御する。 The injection synchronous oscillator circuit according to one embodiment includes a window generator, a frequency variable ring oscillator, a multiplexer, a compensation delay circuit, a phase comparison circuit, a loop filter, and a compensator. The multiplexer is provided so that the first input node receives the reference clock and the path between the second input node and the output node forms a part of the ring oscillator. The multiplexer selects the assert period of the first window signal, the first input node, and the negate period, the second input node. The compensation delay circuit delays the internal clock input to the second input node of the multiplexer and generates a delay clock. The phase comparison circuit compares the phase of the oscillator clock output from the multiplexer with the delay clock. The loop filter controls the ring oscillator based on the output of the phase comparison circuit during the assert period of the first window signal. The compensator controls the compensation delay circuit based on the output of the phase comparison circuit during the negate period of the first window signal.

第１ウィンドウ信号のアサート期間において、マルチプレクサの出力には、マルチプレクサによる遅延後の基準クロックが現れる。この基準クロックと、補償遅延回路を通過後の内部クロック（遅延クロック）の位相比較により、通常のＰＬＬと同様に、周波数が制御される。 During the assertion period of the first window signal, the reference clock after the delay by the multiplexer appears at the output of the multiplexer. The frequency is controlled by the phase comparison between this reference clock and the internal clock (delay clock) after passing through the compensation delay circuit, as in the normal PLL.

一方、第１ウィンドウ信号のネゲート期間では、マルチプレクサの出力には、マルチプレクサによる遅延後の内部クロックが現れ、この内部クロックと、補償遅延回路を通過後の内部クロックの位相比較が行われる。そして位相比較の結果にもとづいて、補償遅延回路の遅延量が、マルチプレクサの遅延量に一致するようにフィードバックがかかる（オフセット誤差補償）。このオフセット誤差補償により、位相比較回路の入力位相オフセットも含めた補償が可能となる。 On the other hand, during the negate period of the first window signal, the internal clock after the delay by the multiplexer appears at the output of the multiplexer, and the phase comparison between this internal clock and the internal clock after passing through the compensation delay circuit is performed. Then, based on the result of the phase comparison, feedback is applied so that the delay amount of the compensation delay circuit matches the delay amount of the multiplexer (offset error compensation). This offset error compensation enables compensation including the input phase offset of the phase comparison circuit.

またオフセット誤差補償は、通常の位相比較動作の合間を利用してバックグランドで実行可能である。 Offset error compensation can also be performed in the background using the intervals between normal phase comparison operations.

一実施形態において、ウィンドウ発生器は、第１ウィンドウ信号のネゲート期間の一部においてアサートされる第２ウィンドウ信号を生成し、位相比較回路は、第１ウィンドウ信号と第２ウィンドウ信号の少なくとも一方のアサート期間において、イネーブル状態となる位相検出器と、位相検出器の出力と第１ウィンドウ信号を受ける第１ラッチと、位相検出器の出力と第２ウィンドウ信号を受ける第２ラッチと、を含んでもよい。 In one embodiment, the window generator produces a second window signal that is asserted during part of the negate period of the first window signal, and the phase comparison circuit is at least one of the first window signal and the second window signal. Even if the phase detector that is enabled during the assert period, the first latch that receives the output of the phase detector and the first window signal, and the second latch that receives the output of the phase detector and the second window signal are included. good.

第１ウィンドウ信号と第２ウィンドウ信号は、オシレータクロックの１サイクル分、シフトした関係にあってもよい。これにより、２つのウィンドウ信号を簡易なハードウェアで生成できる。 The first window signal and the second window signal may be in a shifted relationship by one cycle of the oscillator clock. This makes it possible to generate two window signals with simple hardware.

第１ラッチおよび第２ラッチはそれぞれ、入力端子と、ゲート端子と、出力端子と、第１インバータ～第４インバータを含んでもよい。第１インバータおよび第４インバータは、正論理および負論理の制御ノード（イネーブル端子）を有するトライステートインバータであってもよい。第１インバータは、入力ノードが入力端子と接続され、正論理の制御ノードがゲート端子と接続され、負論理の制御ノードが第２インバータの出力と接続される。第２インバータは、入力ノードがゲート端子と接続される。第３インバータは、入力ノードが第１インバータの出力ノードと接続され、出力ノードが出力端子と接続される。第４インバータは、入力ノードが出力端子と接続され、負論理の制御ノードがゲート端子と接続され、正論理の制御ノードが第２インバータの出力ノードと接続され、出力ノードが第３インバータの入力ノードと接続される。 The first latch and the second latch may include an input terminal, a gate terminal, an output terminal, and a first inverter to a fourth inverter, respectively. The first inverter and the fourth inverter may be a tri-state inverter having positive logic and negative logic control nodes (enabled terminals). In the first inverter, the input node is connected to the input terminal, the positive logic control node is connected to the gate terminal, and the negative logic control node is connected to the output of the second inverter. In the second inverter, the input node is connected to the gate terminal. In the third inverter, the input node is connected to the output node of the first inverter, and the output node is connected to the output terminal. In the fourth inverter, the input node is connected to the output terminal, the negative logic control node is connected to the gate terminal, the positive logic control node is connected to the output node of the second inverter, and the output node is the input of the third inverter. Connected to the node.

位相検出器は、第１入力端子と、第２入力端子と、イネーブル端子と、出力端子と、第１入力ノードが第１入力端子と接続され、第２入力ノードがイネーブル端子と接続される第１ＮＡＮＤゲートと、第１入力ノードが第２入力端子と接続され、第２入力ノードがイネーブル端子と接続され、第３入力ノードが第１ＮＡＮＤゲートの出力ノードと接続され、出力ノードが第１ＮＡＮＤゲートの第３入力ノードと接続され、第２ＮＡＮＤゲートと、第１入力ノードが第１ＮＡＮＤゲートの出力ノードと接続される第３ＮＡＮＤゲートと、第１入力ノードが第２ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが第３ＮＡＮＤゲートの出力ノードと接続され、出力ノードが出力端子および第３ＮＡＮＤゲートの第２入力ノードと接続される、第４ＮＡＮＤゲートと、を含んでもよい。 In the phase detector, the first input terminal, the second input terminal, the enable terminal, the output terminal, the first input node are connected to the first input terminal, and the second input node is connected to the enable terminal. The 1N NAND gate, the 1st input node is connected to the 2nd input terminal, the 2nd input node is connected to the enable terminal, the 3rd input node is connected to the output node of the 1st NAND gate, and the output node is the 1st NAND gate. The second NAND gate is connected to the third input node, the first input node is connected to the output node of the first NAND gate, and the first input node is connected to the output node of the second NAND gate. It may include a fourth NAND gate, where the input node is connected to the output node of the third NAND gate and the output node is connected to the output terminal and the second input node of the third NAND gate.

マルチプレクサは、第１入力端子と、第２入力端子と、制御端子と、出力端子と、第１入力ノードが第１入力端子と接続され、第２入力ノードが制御端子と接続される第５ＮＡＮＤゲートと、第１入力ノードが第２入力端子と接続され、第２入力ノードに制御端子の反転信号を受ける第６ＮＡＮＤゲートと、第１入力ノードが第５ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲートの出力ノードと接続され、出力ノードが出力端子と接続される第７ＮＡＮＤゲートと、第１入力ノードが第５ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲートの出力ノードと接続され、出力ノードが出力端子と接続される第８ＮＡＮＤゲートと、を含んでもよい。 The multiplexer is a fifth NAND gate in which the first input terminal, the second input terminal, the control terminal, the output terminal, the first input node are connected to the first input terminal, and the second input node is connected to the control terminal. The first input node is connected to the second input terminal, the second input node is connected to the sixth NAND gate that receives the inverted signal of the control terminal, and the first input node is connected to the output node of the fifth NAND gate, and the second input. The node is connected to the output node of the 6th NAND gate, the output node is connected to the output terminal of the 7th NAND gate, the 1st input node is connected to the output node of the 5th NAND gate, and the 2nd input node is the 6th NAND gate. It may include an eighth NAND gate, which is connected to the output node and to which the output node is connected to the output terminal.

リングオシレータは可変遅延回路を含んでもよい。可変遅延回路と補償遅延回路は同一の回路構成を有し、補償遅延回路の方が、遅延量の最小制御幅が小さくてもよい。 The ring oscillator may include a variable delay circuit. The variable delay circuit and the compensation delay circuit have the same circuit configuration, and the compensation delay circuit may have a smaller minimum control range of the delay amount.

補償遅延回路は、直列に接続される２個の論理反転ゲートと、後段の論理反転ゲートの入力ノードと接続される可変容量回路と、を含んでもよい。可変容量回路は、複数のＮＡＮＤゲートを含んでもよい。各ＮＡＮＤゲートの第１入力ノードには制御コードの対応するビットが入力され、第２入力ノードは、後段の論理反転ゲートの入力ノードと接続されてもよい。 The compensation delay circuit may include two logic inversion gates connected in series and a variable capacitance circuit connected to the input node of the subsequent logic inversion gate. The variable capacitance circuit may include a plurality of NAND gates. The corresponding bit of the control code is input to the first input node of each NAND gate, and the second input node may be connected to the input node of the logical inversion gate in the subsequent stage.

複数のＮＡＮＤゲートの第３入力ノードにはローが入力されてもよい。 Rows may be input to the third input node of the plurality of NAND gates.

一実施形態に係る注入同期型のオシレータ回路は、ウィンドウ発生器、可変遅延回路、マルチプレクサ、補償遅延回路、位相比較回路、ループフィルタ、補償器を備える。ウィンドウ信号は、第１ウィンドウ信号および第２ウィンドウ信号を生成する。可変遅延回路はリングオシレータを構成している。マルチプレクサは、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータに挿入される。マルチプレクサは、第１ウィンドウ信号のアサート期間に第１入力ノードを選択し、第１ウィンドウ信号のネゲート期間に第２入力ノードを選択する。補償遅延回路は、マルチプレクサの第２入力ノードの内部クロックを遅延し、遅延クロックを生成する。位相比較回路は、マルチプレクサの出力であるオシレータクロックと遅延クロックの位相を比較し、第１ウィンドウ信号のアサート期間の比較結果にもとづく第１比較信号と、第２ウィンドウ信号のアサート期間の比較結果にもとづく第２比較信号を生成する。ループフィルタは、第１比較信号にもとづいて可変遅延回路を制御する。補償器は、第２比較信号にもとづいて補償遅延回路を制御する。 The injection synchronous oscillator circuit according to one embodiment includes a window generator, a variable delay circuit, a multiplexer, a compensation delay circuit, a phase comparison circuit, a loop filter, and a compensator. The window signal produces a first window signal and a second window signal. The variable delay circuit constitutes a ring oscillator. The multiplexer receives a reference clock at the first input node, and the path between the second input node and the output node is inserted into the ring oscillator. The multiplexer selects the first input node during the assert period of the first window signal and the second input node during the negate period of the first window signal. The compensation delay circuit delays the internal clock of the second input node of the multiplexer and generates a delay clock. The phase comparison circuit compares the phases of the oscillator clock and the delay clock, which are the outputs of the multiplexer, and compares the assert period of the first window signal with the assert period of the second window signal based on the comparison result of the assert period of the first window signal. Generates the original second comparison signal. The loop filter controls the variable delay circuit based on the first comparison signal. The compensator controls the compensation delay circuit based on the second comparison signal.

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 (Embodiment)
Hereinafter, the present invention will be described with reference to the drawings based on the preferred embodiments. The same or equivalent components, members, and processes shown in the drawings shall be designated by the same reference numerals, and duplicate description thereof will be omitted as appropriate. Further, the embodiment is not limited to the invention, but is an example, and all the features and combinations thereof described in the embodiment are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In the present specification, the "state in which the member A is connected to the member B" means that the member A and the member B are physically directly connected, and the member A and the member B are electrically connected to each other. It also includes cases of being indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects performed by the combination thereof.

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, "a state in which the member C is provided between the member A and the member B" means that the member A and the member C, or the member B and the member C are directly connected, and their electricity. It also includes cases of being indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects performed by the combination thereof.

実施形態に係るＰＬＬ回路１００について説明する前に、本発明者が検討した比較技術について説明する。この比較技術は、ＩＬ－ＰＬＬ回路において生ずる問題を明確化するとともに、実施形態に係るＰＬＬ回路１００の理解を助けるために参照されるものであるが、公知技術と認定してはならない。 Before explaining the PLL circuit 100 according to the embodiment, the comparative technique examined by the present inventor will be described. This comparative technique is referred to in order to clarify the problems that occur in the IL-PLL circuit and to help the understanding of the PLL circuit 100 according to the embodiment, but it should not be recognized as a known technique.

図３は、比較技術に係るＰＬＬ回路１００Ｒの回路図である。ＰＬＬ回路１００は、注入同期方式のオシレータ回路であり、リングオシレータ２００、マルチプレクサ２２０、ウィンドウ発生器４００Ｒ、位相検出器３１０、ループフィルタ３２０を備える。 FIG. 3 is a circuit diagram of the PLL circuit 100R according to the comparative technique. The PLL circuit 100 is an injection synchronous oscillator circuit, and includes a ring oscillator 200, a multiplexer 220, a window generator 400R, a phase detector 310, and a loop filter 320.

リングオシレータ２００は、その周波数が制御可能に構成される。たとえばリングオシレータ２００は、可変遅延回路２１０およびインバータ２３０を含む。インバータ２３０と可変遅延回路２１０の位置は入れ替えてもよいし、インバータ２３０は可変遅延回路２１０に組み込まれてもよい。 The ring oscillator 200 is configured so that its frequency can be controlled. For example, the ring oscillator 200 includes a variable delay circuit 210 and an inverter 230. The positions of the inverter 230 and the variable delay circuit 210 may be exchanged, or the inverter 230 may be incorporated in the variable delay circuit 210.

マルチプレクサ２２０は、第１入力ノード（１）に基準クロックＣＬＫ＿ＲＥＦを受ける。マルチプレクサ２２０は、第２入力ノード（０）と出力ノードの間の経路が、リングオシレータ２００の一部を形成するように設けられる。マルチプレクサ２２０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間、第１入力ノード（１）を選択し、ネゲート期間、第２入力ノード（０）を選択する。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間においてリングオシレータが形成され、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間において、リングオシレータに基準クロックＣＬＫ＿ＲＥＦが注入され、位相同期がかかる。 The multiplexer 220 receives the reference clock CLK_REF at the first input node (1). The multiplexer 220 is provided so that the path between the second input node (0) and the output node forms a part of the ring oscillator 200. The multiplexer 220 selects the assert period of the window signal INJ_WIND, the first input node (1), and selects the negate period, the second input node (0). A ring oscillator is formed during the negate period of the first window signal INJ_WIND, and a reference clock CLK_REF is injected into the ring oscillator during the assert period of the first window signal INJ_WIND, and phase synchronization is performed.

位相検出器３１０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間において、基準クロックＣＬＫ＿ＲＥＦと、マルチプレクサ２２０の第２入力ノード（０）の内部クロックＣＬＫ＿ＩＮＴの位相を比較し、比較結果を示す第１比較信号ＵＰ＿ＤＮを生成する。ループフィルタ３２０は、第１比較信号ＵＰ＿ＤＮにもとづいて、可変遅延回路２１０の遅延量、すなわちリングオシレータ２００の周波数を制御する。 The phase detector 310 compares the phases of the reference clock CLK_REF with the internal clock CLK_INT of the second input node (0) of the multiplexer 220 during the assert period of the window signal INJ_WIND, and generates the first comparison signal UP_DN showing the comparison result. do. The loop filter 320 controls the delay amount of the variable delay circuit 210, that is, the frequency of the ring oscillator 200, based on the first comparison signal UP_DN.

ウィンドウ発生器４００Ｒは、ウィンドウ信号ＩＮＪ＿ＷＩＮＤを生成する。ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、エッジ注入および周波数制御のための位相比較の期間（時間窓）を規定するタイミング信号である。 The window generator 400R generates the window signal INJ_WIND. The window signal INJ_WIND is a timing signal that defines a phase comparison period (time window) for edge injection and frequency control.

たとえばウィンドウ発生器４００Ｒは、カウンタ４１０および選択ロジック４２０を含む。カウンタ４１０は、リングオシレータ２００の内部クロックＣＬＫ＿ＩＮＴの所定数サイクルごとに、出力（ゲート信号）をアサートする。選択ロジック４２０は、カウンタ４１０の出力がアサートされるたびに、内部クロックＣＬＫ＿ＩＮＴの１パルスを切り出して、ウィンドウ信号ＩＮＪ＿ＷＩＮＤとして出力する。ウィンドウ信号ＩＮＪ＿ＷＩＮＤの時間軸上の位置は、その中央付近に、内部クロックＣＬＫ＿ＩＮＴのエッジが含まれるように定められる。 For example, the window generator 400R includes a counter 410 and a selection logic 420. The counter 410 asserts an output (gate signal) every predetermined number of cycles of the internal clock CLK_INT of the ring oscillator 200. Each time the output of the counter 410 is asserted, the selection logic 420 cuts out one pulse of the internal clock CLK_INT and outputs it as a window signal INJ_WIND. The position of the window signal INJ_WIND on the time axis is determined so that the edge of the internal clock CLK_INT is included near the center thereof.

以上が比較技術に係るＰＬＬ回路１００Ｒの構成である。続いてその動作を説明する。図４は、図３のＰＬＬ回路１００Ｒの動作を説明するタイムチャートである。 The above is the configuration of the PLL circuit 100R according to the comparative technique. Next, the operation will be described. FIG. 4 is a time chart illustrating the operation of the PLL circuit 100R of FIG.

ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間（ハイ）において、マルチプレクサ２２０の出力であるオシレータクロックＣＬＫ＿ＤＣＯのエッジは、基準クロックＣＬＫ＿ＲＥＦのエッジと置換され、強制的な同期がかかる。 During the assert period (high) of the window signal INJ_WIND, the edge of the oscillator clock CLK_DCO, which is the output of the multiplexer 220, is replaced with the edge of the reference clock CLK_REF, and forced synchronization is applied.

また、このアサート期間において、基準クロックＣＬＫ＿ＲＥＦと内部クロックＣＬＫ＿ＩＮＴの位相が比較され、比較結果に応じて、リングオシレータ２００の周波数が増減する。その結果、内部クロックＣＬＫ＿ＩＮＴの周波数は基準クロックＣＬＫ＿ＲＥＦに応じて定まる目標周波数に安定化される。 Further, in this assert period, the phases of the reference clock CLK_REF and the internal clock CLK_INT are compared, and the frequency of the ring oscillator 200 increases or decreases according to the comparison result. As a result, the frequency of the internal clock CLK_INT is stabilized to a target frequency determined according to the reference clock CLK_REF.

以上がＰＬＬ回路１００Ｒの動作である。比較技術において、マルチプレクサ２２０の入力側の基準クロックＣＬＫ＿ＲＥＦおよび内部クロックＣＬＫ＿ＩＮＴの位相が比較され、周波数制御が行われる。一方で、リングオシレータ２００のクロックＣＬＫ＿ＤＣＯとリプレースされるのは、マルチプレクサ２２０を通過した後の基準クロックＣＬＫ＿ＲＥＦである。本発明者は、エッジ注入時の経路と、周波数フィードバック時の信号経路の差が、リファレンススプリアスを悪化させる要因であると考えた。これを要因１とする。 The above is the operation of the PLL circuit 100R. In the comparison technique, the phases of the reference clock CLK_REF and the internal clock CLK_INT on the input side of the multiplexer 220 are compared, and frequency control is performed. On the other hand, what is replaced with the clock CLK_DCO of the ring oscillator 200 is the reference clock CLK_REF after passing through the multiplexer 220. The present inventor considered that the difference between the path at the time of edge injection and the signal path at the time of frequency feedback is a factor that worsens the reference spurious. This is factor 1.

また非特許文献５，６で説明されるように、位相検出器の入力オフセットも、リファレンススプリアスを悪化させる要因（要因２という）となる。 Further, as described in Non-Patent Documents 5 and 6, the input offset of the phase detector also becomes a factor (referred to as factor 2) that deteriorates the reference spurious.

以下で説明する実施形態では、この二点に着目してなされたものであり、比較技術から位相比較に使用するクロックを取り出すノードを変更し、さらに、比較技術に、位相オフセット補償機能を追加したものである。 In the embodiment described below, these two points were focused on, the node for extracting the clock used for phase comparison was changed from the comparison technique, and the phase offset compensation function was added to the comparison technique. It is a thing.

図５は、実施形態に係るＰＬＬ回路１００のブロック図である。ＰＬＬ回路１００は、注入同期方式のオシレータ回路であり、リングオシレータ２００、マルチプレクサ２２０、ウィンドウ発生器４００、位相比較回路６００、補償遅延回路６１０、ループフィルタ３２０、補償器６２０を備える。 FIG. 5 is a block diagram of the PLL circuit 100 according to the embodiment. The PLL circuit 100 is an injection synchronous oscillator circuit, and includes a ring oscillator 200, a multiplexer 220, a window generator 400, a phase comparison circuit 600, a compensation delay circuit 610, a loop filter 320, and a compensator 620.

マルチプレクサ２２０は、第１入力ノードに基準クロックＣＬＫ＿ＲＥＦを受ける。マルチプレクサ２２０は、第２入力ノードと出力ノードの間の経路が、リングオシレータ２００の一部を形成するように設けられる。マルチプレクサ２２０は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間、第１入力ノードを選択し、ネゲート期間、第２入力ノードを選択する。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、比較技術と同様である。 The multiplexer 220 receives the reference clock CLK_REF at the first input node. The multiplexer 220 is provided so that the path between the second input node and the output node forms a part of the ring oscillator 200. The multiplexer 220 selects the first input node for the assert period of the first window signal INJ_WIND, and selects the negate period and the second input node. The first window signal INJ_WIND is the same as the comparison technique.

第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間においてリングオシレータが形成され、アサート期間において、リングオシレータ２００に基準クロックＣＬＫ＿ＲＥＦが注入され、位相同期がかかる。 A ring oscillator is formed during the negate period of the first window signal INJ_WIND, and a reference clock CLK_REF is injected into the ring oscillator 200 during the assert period, and phase synchronization is performed.

ウィンドウ発生器４００は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤを生成する。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、通常のＩＬ－ＰＬＬ回路としての、エッジ注入および周波数制御のための位相比較の期間を規定するタイミング信号である。 The window generator 400 generates the first window signal INJ_WIND. The first window signal INJ_WIND is a timing signal that defines the period of phase comparison for edge injection and frequency control as a normal IL-PLL circuit.

たとえばウィンドウ発生器４００は、カウンタ４１０および選択ロジック４２０を含む。カウンタ４１０は、リングオシレータ２００の内部クロックＣＬＫ＿ＩＮＴの所定数サイクルごとに、出力をアサートする。選択ロジック４２０は、カウンタ４１０の出力がアサートされるたびに、内部クロックＣＬＫ＿ＩＮＴを切り出して、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤとして出力する。 For example, the window generator 400 includes a counter 410 and a selection logic 420. The counter 410 asserts the output every predetermined number of cycles of the internal clock CLK_INT of the ring oscillator 200. Each time the output of the counter 410 is asserted, the selection logic 420 cuts out the internal clock CLK_INT and outputs it as the first window signal INJ_WIND.

位相比較回路６００、補償遅延回路６１０およびループフィルタ３２０は、リングオシレータ２００の発振周波数が、基準クロックＣＬＫ＿ＲＥＦに応じた目標周波数に近づくように、リングオシレータ２００をフィードバック制御するフィードバック回路である。 The phase comparison circuit 600, the compensation delay circuit 610, and the loop filter 320 are feedback circuits that feedback-control the ring oscillator 200 so that the oscillation frequency of the ring oscillator 200 approaches the target frequency corresponding to the reference clock CLK_REF.

実施形態において、位相比較に使用する基準クロックＣＬＫ＿ＲＥＦを、マルチプレクサ２２０の出力ノードから取り出している。また追加された補償遅延回路６１０は、マルチプレクサ２２０の第２入力ノードに入力される内部クロックＣＬＫ＿ＩＮＴを遅延し、遅延クロックＣＬＫ＿ＤＬＹを生成する。遅延後の遅延クロックＣＬＫ＿ＤＬＹが位相比較に利用される。 In the embodiment, the reference clock CLK_REF used for the phase comparison is taken out from the output node of the multiplexer 220. Further, the added compensation delay circuit 610 delays the internal clock CLK_INT input to the second input node of the multiplexer 220 and generates the delay clock CLK_DLY. The delayed clock CLK_DLY after the delay is used for phase comparison.

位相比較回路６００には、マルチプレクサ２２０から出力されるオシレータクロックＣＬＫ＿ＤＣＯと遅延クロックＣＬＫ＿ＤＬＹが入力され、これらの位相を比較する。 The oscillator clock CLK_DCO and the delay clock CLK_DLY output from the multiplexer 220 are input to the phase comparison circuit 600, and these phases are compared.

ウィンドウ発生器４００は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤに加えて、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを生成する。第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤは、オフセット誤差補償に利用されるタイミング信号であり、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤがネゲートである一部の期間においてアサートされる。 The window generator 400 generates a second window signal COMP_WIND in addition to the first window signal INJ_WIND. The second window signal COMP_WIND is a timing signal used for offset error compensation, and is asserted during a part of the period when the first window signal INJ_WIND is negated.

第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間に含まれる内部クロックＣＬＫ＿ＩＮＴのいずれかのエッジを含むように定めればよい。 The assert period of the second window signal COMP_WIND may be set to include any edge of the internal clock CLK_INT included in the negate period of the first window signal INJ_WIND.

たとえば、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤと、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、内部クロックＣＬＫ＿ＩＮＴの１クロック分、シフトした位置に設けるとよい。この場合、カウンタ４１０の出力を、内部クロックＣＬＫ＿ＩＮＴの１クロック分、遅延させるフリップフロップを追加し、カウンタ４１０の出力をゲート信号として、内部クロックＣＬＫ＿ＩＮＴのパルスを切り出すことにより、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤと第２ウィンドウＣＯＭＰ＿ＷＩＮＤの一方を生成し、フリップフロップの出力をゲート信号として、内部クロックＣＬＫ＿ＩＮＴの次のパルスを切り出すことにより、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤと第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤの他方を生成してもよい。この場合、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤの生成に必要とされる追加素子が少なくて済み、回路面積の増大を抑制できる。 For example, the second window signal COMP_WIND and the first window signal INJ_WIND may be provided at positions shifted by one clock of the internal clock CLK_INT. In this case, a flip-flop that delays the output of the counter 410 by one clock of the internal clock CLK_INT is added, and the output of the counter 410 is used as a gate signal to cut out the pulse of the internal clock CLK_INT to obtain the first window signal INJ_WIND. One of the second window COMP_WIND may be generated, and the output of the flip-flop may be used as a gate signal to cut out the next pulse of the internal clock CLK_INT to generate the other of the first window signal INJ_WIND and the second window signal COMP_WIND. .. In this case, the number of additional elements required to generate the second window signal COMP_WIND is small, and an increase in the circuit area can be suppressed.

ループフィルタ３２０は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間における位相比較回路６００の出力（第１比較信号ＵＰ＿ＤＮ１）にもとづいてリングオシレータ２００の可変遅延回路２１０の遅延量を制御する。ループフィルタ３２０は、第１比較信号ＵＰ＿ＤＮに応じてアップ・ダウンするアップダウンカウンタと、アップダウンカウンタの出力から高周波成分を除去するローパスフィルタを含んでもよい。 The loop filter 320 controls the delay amount of the variable delay circuit 210 of the ring oscillator 200 based on the output of the phase comparison circuit 600 (first comparison signal UP_DN1) during the assert period of the first window signal INJ_WIND. The loop filter 320 may include an up-down counter that goes up and down according to the first comparison signal UP_DN, and a low-pass filter that removes high-frequency components from the output of the up-down counter.

また補償器６２０は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間における位相比較回路６００の出力、より具体的には第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間における位相比較回路６００の出力（第２比較信号ＵＰ＿ＤＮ）にもとづいて補償遅延回路６１０の遅延量を制御する。補償器６２０は、第２比較信号ＵＰ＿ＤＮを積算する積算器で構成することができる。 Further, the compensator 620 outputs the phase comparison circuit 600 during the negate period of the first window signal INJ_WIND, more specifically, the output of the phase comparison circuit 600 during the assert period of the second window signal COMP_WIND (second comparison signal UP_DN). Based on this, the delay amount of the compensation delay circuit 610 is controlled. The compensator 620 can be configured as an integrator that integrates the second comparison signal UP_DN.

以上がＰＬＬ回路１００の構成である。続いてその動作を説明する。図６は、図５のＰＬＬ回路１００の動作を説明するタイムチャートである。 The above is the configuration of the PLL circuit 100. Next, the operation will be described. FIG. 6 is a time chart illustrating the operation of the PLL circuit 100 of FIG.

＜オフセット誤差補償＞
始めに、オフセット誤差補償について説明する。オフセット誤差補償は、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間に行われる。第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間に含まれているから、マルチプレクサ２２０により内部クロックＣＬＫ＿ＩＮＴが選択される。このとき、マルチプレクサ２２０の出力ＣＬＫ＿ＤＣＯは、内部クロックＣＫＬ＿ＩＮＴに対して、遅延量τ_ｘ、遅延する。この遅延量τ_ｘは、主としてマルチプレクサ２２０の伝搬遅延などに起因するが、後述のように位相比較回路６００の位相オフセットも含むものと理解される。 <Offset error compensation>
First, offset error compensation will be described. Offset error compensation is performed during the assert period of the second window signal COMP_WIND. Since the assert period of the second window signal COMP_WIND is included in the negate period of the first window signal INJ_WIND, the internal clock CLK_INT is selected by the multiplexer 220. At this time, the output CLK_DCO of the multiplexer 220 is delayed by a delay amount τ _x with respect to the internal clock CKL_INT. This delay amount τ _x is mainly due to the propagation delay of the multiplexer 220 and the like, but is understood to include the phase offset of the phase comparison circuit 600 as described later.

また、遅延クロックＣＬＫ＿ＤＬＹは、内部クロックＣＬＫ＿ＩＮＴに対して、遅延量τ_ｙ遅延している。遅延量τ_ｙは主として補償遅延回路６１０の遅延時間に起因するが、後述のように位相比較回路６００の位相オフセットも含むものと理解される。 Further, the delay clock CLK_DLY is delayed by a delay amount τ _y with respect to the internal clock CLK_INT. The delay amount τ _y is mainly due to the delay time of the compensation delay circuit 610, but it is understood that the delay amount τ y also includes the phase offset of the phase comparison circuit 600 as described later.

つまり位相比較回路６００には、第２ウィンドウＣＯＭＰ＿ＷＩＮＤのアサート期間において、オシレータクロックＣＬＫ＿ＤＣＯと遅延クロックＣＬＫ＿ＤＬＹの位相を比較する。これらのクロックＣＬＫ＿ＤＣＯ，ＣＬＫ＿ＤＬＹはそれぞれ、共通の内部クロックＣＬＫ＿ＩＮＴを、τ_ｘ、τ_ｙ遅延した信号であるから、位相比較回路６００における位相比較は、遅延量τ_ｘとτ_ｙの比較に他ならない。そして位相比較回路６００による比較結果に応じて、補償遅延回路６１０の遅延量τ_ｙが調節される。この動作を繰り返すことにより、遅延量τ_ｙは遅延量τ_ｘと一致する。なお、この遅延量τ_ｘとτ_ｙは、位相比較回路６００の位相オフセットを等価的に含めたものと考えることができ、したがってこのオフセット誤差補償により、信号経路の遅延差と、位相オフセット誤差の両方が補償される。 That is, the phase comparison circuit 600 compares the phases of the oscillator clock CLK_DCO and the delay clock CLK_DLY during the assert period of the second window COMP_WIND. Since these clocks CLK_DCO and CLK_DLY are signals whose common internal clock CLK_INT is delayed by τ _x and τ _y , respectively, the phase comparison in the phase comparison circuit 600 is nothing but a comparison of the delay amounts τ _x and τ _y . Then, the delay amount τ _y of the compensation delay circuit 610 is adjusted according to the comparison result by the phase comparison circuit 600. By repeating this operation, the delay amount τ _y coincides with the delay amount τ _x . It should be noted that the delay amounts τ _x and τ _y can be considered to include the phase offset of the phase comparison circuit 600 equivalently, and therefore, due to this offset error compensation, the delay difference of the signal path and the phase offset error can be considered. Both are compensated.

＜ＰＬＬ動作＞
続いて、ＰＬＬ動作を説明する。ＰＬＬ動作は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間においてなされる。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間、マルチプレクサ２２０により基準クロックＣＬＫ＿ＲＥＦが選択される。このとき、マルチプレクサ２２０の出力ＣＬＫ＿ＤＣＯは、基準クロックＣＫＬ＿ＲＥＦに対して遅延量τ_ｘ’、遅延する。遅延量τ_ｘ’は主としてマルチプレクサ２２０の伝搬遅延などに起因するが、後述のように位相比較回路６００の位相オフセットも含むものと理解され、マルチプレクサ２２０を対称型で構成することにより、τ_ｘと等しいとみなすことができる。 <PLL operation>
Subsequently, the PLL operation will be described. The PLL operation is performed during the assert period of the first window signal INJ_WIND. During the assert period of the first window signal INJ_WIND, the reference clock CLK_REF is selected by the multiplexer 220. At this time, the output CLK_DCO of the multiplexer 220 is delayed by a delay amount τ _x'with respect to the reference clock CKL_REF. The delay amount τ _x'is mainly due to the propagation delay of the multiplexer 220, but it is understood that the delay amount τ _x'includes the phase offset of the phase comparison circuit 600 as described later. Can be considered equal.

位相比較回路６００は、第２ウィンドウＣＯＭＰ＿ＷＩＮＤのアサート期間において、オシレータクロックＣＬＫ＿ＤＣＯと遅延クロックＣＬＫ＿ＤＬＹの位相を比較する。オシレータクロックＣＬＫ＿ＤＣＯは、基準クロックＣＬＫ＿ＲＥＦをτ_ｘ遅延した信号であり、遅延クロックＣＬＫ＿ＤＬＹは、内部クロックＣＬＫ＿ＩＮＴをτ_ｙ遅延した信号である。オフセット誤差補償により、τ_ｘ＝τ_ｙが成り立つとき、位相比較回路６００における位相比較は、内部クロックＣＬＫ＿ＩＮＴと基準クロックＣＬＫ＿ＲＥＦの位相比較と等価である。そして位相比較回路６００による比較結果に応じて、可変遅延回路２１０の遅延量が調節される。この動作を繰り返すことにより、内部クロックＣＬＫ＿ＩＮＴと基準クロックＣＬＫ＿ＲＥＦの位相（周波数）は一致し、ロックがかかる。 The phase comparison circuit 600 compares the phases of the oscillator clock CLK_DCO and the delay clock CLK_DLY during the assert period of the second window COMP_WIND. The oscillator clock CLK_DCO is a signal in which the reference clock CLK_REF is delayed by τ _x , and the delay clock CLK_DLY is a signal in which the internal clock CLK_INT is delayed by τ _y . When τ _x = τ _y holds by offset error compensation, the phase comparison in the phase comparison circuit 600 is equivalent to the phase comparison between the internal clock CLK_INT and the reference clock CLK_REF. Then, the delay amount of the variable delay circuit 210 is adjusted according to the comparison result by the phase comparison circuit 600. By repeating this operation, the phases (frequency) of the internal clock CLK_INT and the reference clock CLK_REF match, and the lock is applied.

以上がＰＬＬ回路１００の動作である。 The above is the operation of the PLL circuit 100.

このＰＬＬ回路１００によれば、オフセット誤差補償により、要因１および要因２の影響をキャンセルすることができるため、リファレンススプリアスを抑制することができる。 According to this PLL circuit 100, the influence of the factor 1 and the factor 2 can be canceled by the offset error compensation, so that the reference spurious can be suppressed.

また、通常のＰＬＬ動作と並行して、オフセット誤差補償が可能であるという利点もある。 There is also an advantage that offset error compensation can be performed in parallel with normal PLL operation.

また、リファレンススプリアスを抑制するために必要な追加の回路素子が少なく、回路面積の増大が小さいという利点もある。具体的には、実施形態では、比較技術に比べて、補償遅延回路６１０、補償器６２０が追加され、ウィンドウ発生器４００および位相比較回路６００の機能がわずかに修正されている。補償遅延回路６１０が与えるべき遅延量は、最大でもマルチプレクサ２２０の遅延量と同程度といえるから、補償遅延回路６１０の回路面積は小さくて済む。 It also has the advantage that less additional circuit elements are required to suppress reference spurious and the increase in circuit area is small. Specifically, in the embodiment, the compensation delay circuit 610 and the compensator 620 are added, and the functions of the window generator 400 and the phase comparison circuit 600 are slightly modified as compared with the comparison technique. Since the delay amount to be given by the compensation delay circuit 610 can be said to be about the same as the delay amount of the multiplexer 220 at the maximum, the circuit area of the compensation delay circuit 610 can be small.

また補償器６２０は積分器で構成できるため、回路面積は小さくて済む。 Further, since the compensator 620 can be configured by an integrator, the circuit area can be small.

またウィンドウ発生器４００に関しては、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤを１サイクル分、シフトさせるためのフリップフロップを追加すれば足りるため、ウィンドウ発生器４００の回路面積の増加も少ない。 As for the window generator 400, it is sufficient to add a flip-flop for shifting the first window signal INJ_WIND by one cycle, so that the circuit area of the window generator 400 does not increase much.

このように、本実施の形態によれば、少ない回路面積の増加で、リファレンススプリアスを抑制できる。 As described above, according to the present embodiment, the reference spurious can be suppressed by increasing the circuit area with a small amount.

さらに消費電力について検討すると、オフセット誤差補償の動作周波数は、基準クロックＣＬＫ＿ＲＥＦの周波数と等しく、基準クロックＣＬＫ＿ＲＥＦはそれほど高くない。したがって、消費電力の増加も抑制されている。 Further considering the power consumption, the operating frequency of the offset error compensation is equal to the frequency of the reference clock CLK_REF, and the reference clock CLK_REF is not so high. Therefore, the increase in power consumption is also suppressed.

続いて、ＰＬＬ回路１００の具体的な構成について説明する。 Subsequently, a specific configuration of the PLL circuit 100 will be described.

図７は、位相比較回路６００の構成例を示す回路図である。位相比較回路６００は、位相検出器６０２、ＯＲゲート６０４、第１ラッチ６０６，第２ラッチ６０８を含む。位相検出器６０２はイネーブル端子ＥＮを有し、イネーブル端子ＥＮにハイが入力されるとイネーブルとなり、位相比較動作を行う。 FIG. 7 is a circuit diagram showing a configuration example of the phase comparison circuit 600. The phase comparison circuit 600 includes a phase detector 602, an OR gate 604, a first latch 606, and a second latch 608. The phase detector 602 has an enable terminal EN, and when a high is input to the enable terminal EN, the phase detector 602 is enabled and performs a phase comparison operation.

ＯＲゲート６０４は、２つのウィンドウ信号ＩＮＪ＿ＷＩＮＤ，ＣＯＭＰ＿ＷＩＮＤの論理和を生成し、位相検出器６０２のイネーブル端子に供給する。 The OR gate 604 generates a logic sum of the two window signals INJ_WIND and COMP_WIND and supplies them to the enable terminal of the phase detector 602.

第１ラッチ６０６は、位相検出器６０２の出力ＵＰ＿ＤＮと第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤを受け、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間における位相検出器６０２の出力ＵＰ＿ＤＮをラッチする。第１ラッチ６０６の出力が、第１比較信号ＵＰ＿ＤＮ１となる。 The first latch 606 receives the output UP_DN of the phase detector 602 and the first window signal INJ_WIND, and latches the output UP_DN of the phase detector 602 during the assert period of the first window signal INJ_WIND. The output of the first latch 606 becomes the first comparison signal UP_DN1.

第２ラッチ６０８は、位相検出器６０２の出力ＵＰ＿ＤＮと第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを受け、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間における位相検出器６０２の出力ＵＰ＿ＤＮをラッチする。第２ラッチ６０８の出力が、第２比較信号ＵＰ＿ＤＮ２となる。 The second latch 608 receives the output UP_DN of the phase detector 602 and the second window signal COMP_WIND, and latches the output UP_DN of the phase detector 602 during the assert period of the second window signal COMP_WIND. The output of the second latch 608 becomes the second comparison signal UP_DN2.

図８（ａ）、（ｂ）は、第１ラッチ６０６、第２ラッチ６０８の構成例を示す回路図である。図８（ａ）に示すように、第１ラッチ６０６および第２ラッチ６０８は、レベルセンシティブラッチで構成するとよい。第１ラッチ６０６は、入力端子Ｄ、ゲート端子Ｇ、出力端子Ｑ、第１インバータＩＮＶ１～第４インバータＩＮＶ４を含む。第１インバータＩＮＶ１および第４インバータＩＮＶ４は、ハイインピーダンスの制御ノードＥＮ、ＥＮＢを有するトライステートインバータである。トライステートインバータの構成例は図８（ｂ）に示す。第１インバータＩＮＶ１は、入力ノードが入力端子Ｄと接続され、制御ノードＥＮがゲート端子Ｇと接続され、負論理の制御ノードＥＮＢが第２インバータＥＮＶ２の出力ノードと接続される。第２インバータＩＮＶ２は、入力ノードがゲート端子Ｇと接続される。第３インバータＩＮＶ３は、入力ノードが第１インバータＩＮＶ１の出力ノードと接続され、出力ノードが出力端子Ｑと接続される。第４インバータＩＮＶ４は、入力ノードが出力端子Ｑと接続され、制御ノードＥＮが第２インバータＩＮＶ２の出力ノードと接続され、負論理の制御ノードＥＮＢがゲート端子Ｇと接続され、出力ノードが第３インバータＩＮＶ３の入力ノードと接続される。 8 (a) and 8 (b) are circuit diagrams showing a configuration example of the first latch 606 and the second latch 608. As shown in FIG. 8A, the first latch 606 and the second latch 608 may be configured by a level sensitive latch. The first latch 606 includes an input terminal D, a gate terminal G, an output terminal Q, and a first inverter INV1 to a fourth inverter INV4. The first inverter INV1 and the fourth inverter INV4 are tri-state inverters having high impedance control nodes EN and ENB. A configuration example of the tri-state inverter is shown in FIG. 8 (b). In the first inverter INV1, the input node is connected to the input terminal D, the control node EN is connected to the gate terminal G, and the negative logic control node ENB is connected to the output node of the second inverter ENV2. In the second inverter INV2, the input node is connected to the gate terminal G. In the third inverter INV3, the input node is connected to the output node of the first inverter INV1 and the output node is connected to the output terminal Q. In the fourth inverter INV4, the input node is connected to the output terminal Q, the control node EN is connected to the output node of the second inverter INV2, the negative logic control node ENB is connected to the gate terminal G, and the output node is the third. It is connected to the input node of the inverter INV3.

図９は、位相検出器６０２の構成例を示す回路図である。位相検出器６０２は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、イネーブル端子ＥＮ、出力端子ＯＵＴ、第１ＮＡＮＤゲートＧ１～第４ＮＡＮＤゲートＧ４を含む。第１ＮＡＮＤゲートＧ１、第２ＮＡＮＤゲートＧ２は三入力を有し、前段のＲＳラッチＲＳ１を形成する。第１ＮＡＮＤゲートＧ１は、第１入力ノードが第１入力端子ＩＮ１と接続され、第２入力ノードがイネーブル端子ＥＮと接続される。第２ＮＡＮＤゲートＧ２は、第１入力ノードが第２入力端子ＩＮ２と接続され、第２入力ノードがイネーブル端子ＥＮと接続され、第３入力ノードが第１ＮＡＮＤゲートＧ１の出力ノードと接続され、出力ノードが第１ＮＡＮＤゲートＧ１の第３入力ノードと接続される。 FIG. 9 is a circuit diagram showing a configuration example of the phase detector 602. The phase detector 602 includes a first input terminal IN1, a second input terminal IN2, an enable terminal EN, an output terminal OUT, and a first NAND gate G1 to a fourth NAND gate G4. The first NAND gate G1 and the second NAND gate G2 have three inputs and form the RS latch RS1 in the previous stage. In the first NAND gate G1, the first input node is connected to the first input terminal IN1, and the second input node is connected to the enable terminal EN. In the second NAND gate G2, the first input node is connected to the second input terminal IN2, the second input node is connected to the enable terminal EN, the third input node is connected to the output node of the first NAND gate G1, and the output node. Is connected to the third input node of the first NAND gate G1.

第３ＮＡＮＤゲートＧ３と第４ＮＡＮＤゲートＧ４は、後段のＲＳラッチＲＳ２を形成する。第３ＮＡＮＤゲートＧ３は、第１入力ノードが第１ＮＡＮＤゲートＧ１の出力ノードと接続される。第４ＮＡＮＤゲートＧ４は、第１入力ノードが第２ＮＡＮＤゲートＧ２の出力ノードと接続され、第２入力ノードが第３ＮＡＮＤゲートＧ３の出力ノードと接続され、出力ノードが出力端子ＯＵＴおよび第３ＮＡＮＤゲートＧ３の第２入力ノードと接続される。 The third NAND gate G3 and the fourth NAND gate G4 form a subsequent RS latch RS2. In the third NAND gate G3, the first input node is connected to the output node of the first NAND gate G1. In the fourth NAND gate G4, the first input node is connected to the output node of the second NAND gate G2, the second input node is connected to the output node of the third NAND gate G3, and the output node is the output terminal OUT and the third NAND gate G3. Connected to the second input node.

初段のＲＳラッチＲＳ１の出力は、後段のＲＳラッチＲＳ２に入力され、比較信号ＵＰ＿ＤＮに変換される。 The output of the RS latch RS1 of the first stage is input to the RS latch RS2 of the latter stage and converted into the comparison signal UP_DN.

図１０は、マルチプレクサ２２０の構成例を示す回路図である。マルチプレクサ２２０は、第１入力ノードと出力ノード間の第１経路の伝搬遅延と、第２入力ノードと出力ノード間の第２経路の伝搬遅延が等しいことが望ましく、対称型で構成するとよい。マルチプレクサ２２０は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、制御端子ＳＥＬ、出力端子ＯＵＴ、第５ＮＡＮＤゲート２２２～第８ＮＡＮＤゲート２２８、インバータ２３０を含む。 FIG. 10 is a circuit diagram showing a configuration example of the multiplexer 220. It is desirable that the propagation delay of the first path between the first input node and the output node and the propagation delay of the second path between the second input node and the output node of the multiplexer 220 are equal to each other, and the multiplexer 220 is preferably configured to be symmetrical. The multiplexer 220 includes a first input terminal IN1, a second input terminal IN2, a control terminal SEL, an output terminal OUT, a fifth NAND gate 222 to an eighth NAND gate 228, and an inverter 230.

第５ＮＡＮＤゲート２２２は、第１入力ノードが第１入力端子ＩＮ１と接続され、第２入力ノードが制御端子ＳＥＬと接続される。第６ＮＡＮＤゲート２２４は、第１入力ノードが第２入力端子ＩＮ２と接続され、第２入力ノードに制御端子ＳＥＬの反転信号、すなわちインバータ２３０の出力を受ける。第７ＮＡＮＤゲート２２６は、第１入力ノードＩＮ１が第５ＮＡＮＤゲート２２２の出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲート２２４の出力ノードと接続され、出力ノードが出力端子ＯＵＴと接続される。第８ＮＡＮＤゲート２２８は、第１入力ノードが第５ＮＡＮＤゲート２２２の出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲート２２４の出力ノードと接続され、出力ノードが出力端子ＯＵＴと接続される。 In the fifth NAND gate 222, the first input node is connected to the first input terminal IN1 and the second input node is connected to the control terminal SEL. In the sixth NAND gate 224, the first input node is connected to the second input terminal IN2, and the second input node receives the inverting signal of the control terminal SEL, that is, the output of the inverter 230. In the 7th NAND gate 226, the 1st input node IN1 is connected to the output node of the 5th NAND gate 222, the 2nd input node is connected to the output node of the 6th NAND gate 224, and the output node is connected to the output terminal OUT. In the eighth NAND gate 228, the first input node is connected to the output node of the fifth NAND gate 222, the second input node is connected to the output node of the sixth NAND gate 224, and the output node is connected to the output terminal OUT.

このマルチプレクサ２２０によれば、その対称性により、第１経路と第２経路の遅延時間の誤差を小さくできる。 According to this multiplexer 220, the error in the delay time between the first path and the second path can be reduced due to the symmetry.

可変遅延回路２１０と補償遅延回路６１０は、同一の回路構成としてもよく、補償遅延回路６１０の方が、遅延量の最小制御幅が小さいことを特徴とする。 The variable delay circuit 210 and the compensation delay circuit 610 may have the same circuit configuration, and the compensation delay circuit 610 is characterized in that the minimum control range of the delay amount is smaller.

図１１（ａ）、（ｂ）は、補償遅延回路６１０の構成例を示す回路図である。補償遅延回路６１０は、直列に接続された第１論理反転ゲート（たとえばインバータ）Ｎ１、第２論理反転ゲートＮ２と、可変容量回路６１２を備える。なお、論理反転ゲートＮ１，Ｎ２は、インバータの他、ＮＡＮＤゲートやＮＯＲゲートであってもよい。可変容量回路６１２は、複数のＮＡＮＤゲート６１４を含む。各ＮＡＮＤゲート６１４の第１入力ノードには制御コードの対応するビットが入力され、第２入力ノードは、第２論理反転ゲートＮ２の入力ノードと接続される。 11 (a) and 11 (b) are circuit diagrams showing a configuration example of the compensation delay circuit 610. The compensation delay circuit 610 includes a first logic inverting gate (for example, an inverter) N1 and a second logic inverting gate N2 connected in series, and a variable capacitance circuit 612. The logic inversion gates N1 and N2 may be NAND gates or NOR gates in addition to the inverter. The variable capacitance circuit 612 includes a plurality of NAND gates 614. The corresponding bit of the control code is input to the first input node of each NAND gate 614, and the second input node is connected to the input node of the second logical inversion gate N2.

図１１（ｂ）に示すように、ＮＡＮＤゲート６１４は三入力であってもよい。第３入力ノードＩＮ３にはローが入力される。これにより、最も低電位側のＮＭＯＳトランジスタがオフとなるため、貫通電流が遮断され、消費電力を削減できる。 As shown in FIG. 11B, the NAND gate 614 may have three inputs. A row is input to the third input node IN3. As a result, the HCl transistor on the lowest potential side is turned off, so that the through current is cut off and the power consumption can be reduced.

図１２は、一実施例に係るＰＬＬ回路１００Ａの回路図である。ウィンドウ発生器４００Ａは、カウンタ４１０および選択ロジック４２０Ａを含む。選択ロジック４２０Ａは、論理ゲート４２２、遅延ライン４２４、フリップフロップ４２６を含む。 FIG. 12 is a circuit diagram of the PLL circuit 100A according to the embodiment. The window generator 400A includes a counter 410 and a selection logic 420A. The selection logic 420A includes a logic gate 422, a delay line 424, and a flip-flop 426.

カウンタ４１０は、内部クロックＣＬＫ＿ＩＮＴをカウントし、Ｎ周期あたり１周期の間、その出力ｉｎｊｗ＿ｅｎをアサートする。論理ゲート４２２は、カウンタ４１０の出力ｉｎｊｗ＿ｅｎと内部クロックＣＬＫ＿ＩＮＴを論理演算し、パルス信号ｉｎｊｗｂを生成する。たとえば論理ゲート４２２は、内部クロックＣＬＫ＿ＩＮＴの反転信号とカウンタ４１０の出力ｉｎｊｗ＿ｅｎの否定論理積ｉｎｊｗｂを生成するＮＡＮＤゲートを含んでもよい。 The counter 410 counts the internal clock CLK_INT and asserts its output injw_en for one cycle per N cycle. The logic gate 422 logically operates the output injw_en of the counter 410 and the internal clock CLK_INT to generate a pulse signal injwb. For example, the logic gate 422 may include a NAND gate that produces an inverted signal of the internal clock CLK_INT and a negative logic product injwb of the output injw_en of the counter 410.

遅延ライン４２４は、ｉｎｊｗｂ信号を遅延し、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。この第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、アサートがローである負論理信号であり、したがってマルチプレクサ２２０の第１入力（１）と第２入力（０）が入れ替えられている。遅延ライン４２４の遅延量は、内部クロックＣＬＫ＿ＩＮＴの周期の約１／４程度とされる。 The delay line 424 delays the injwb signal and generates the first window signal INJ_WINDB. This first window signal INJ_WINDB is a negative logic signal whose assert is low, so that the first input (1) and the second input (0) of the multiplexer 220 are interchanged. The delay amount of the delay line 424 is about 1/4 of the period of the internal clock CLK_INT.

フリップフロップ４２６は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを１クロックサイクル遅延させて、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを生成する。 The flip-flop 426 delays the first window signal INJ_WINDB by one clock cycle to generate the second window signal COMP_WIND.

可変遅延回路２１０は、第１遅延回路２１２と第２遅延回路２１４の直列接続として構成することができ、第１遅延回路２１２は相対的に粗い分解能の遅延を与え、第２遅延回路２１４は相対的に高い分解能の遅延を与える。 The variable delay circuit 210 can be configured as a series connection of the first delay circuit 212 and the second delay circuit 214, the first delay circuit 212 gives a relatively coarse resolution delay, and the second delay circuit 214 is relative. Gives a high resolution delay.

ループフィルタ３２０は、第２遅延回路２１４の遅延量を制御する。ＰＬＬ回路１００Ａは、ＦＬＬ回路１１０をさらに備えてもよい。ＦＬＬ回路１１０は、基準クロックＣＬＫ＿ＲＥＦの周波数と、オシレータクロックＣＬＫ＿ＤＣＯの周波数が一致するように、第１遅延回路２１２の遅延量を制御する。 The loop filter 320 controls the delay amount of the second delay circuit 214. The PLL circuit 100A may further include the FLL circuit 110. The FLL circuit 110 controls the delay amount of the first delay circuit 212 so that the frequency of the reference clock CLK_REF and the frequency of the oscillator clock CLK_DCO match.

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。 It is understood by those skilled in the art that the embodiments are exemplary and that various modifications are possible for each of these components and combinations of processing processes, and that such modifications are also within the scope of the present invention. .. Hereinafter, such a modification will be described.

（変形例１）
本開示に係る技術は、セレクタによりエッジを注入する形式のオシレータ回路、すなわちＩＬ－ＰＬＬ回路やＭＤＬＬ（Multiplying Delay Locked Loop）回路に適用することができる。本技術は、デジタルＰＬＬ／ＤＬＬ、アナログＰＬＬ／ＤＬＬを問わずに適用可能あり、リングオシレータ２００は、ＤＣＯに限定されず、ＶＣＯであってもよい。 (Modification 1)
The technique according to the present disclosure can be applied to an oscillator circuit in which an edge is injected by a selector, that is, an IL-PLL circuit or an MDLL (Multiplying Delay Locked Loop) circuit. This technique can be applied regardless of whether it is a digital PLL / DLL or an analog PLL / DLL, and the ring oscillator 200 is not limited to the DCO and may be a VCO.

（変形例２）
実施形態では、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間においてアサートされる第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを生成したがその限りでない。オフセット誤差補償を、基準クロックＣＬＫ＿ＲＥＦの１サイクル内に、複数回行ってもよい。この場合、たとえば第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間において、第２比較信号ＵＰ＿ＤＮ２を生成するようにしてもよい。 (Modification 2)
In the embodiment, the second window signal COMP_WIND asserted during the negate period of the first window signal INJ_WIND is generated, but this is not the case. Offset error compensation may be performed multiple times within one cycle of the reference clock CLK_REF. In this case, for example, the second comparison signal UP_DN2 may be generated during the negate period of the first window signal INJ_WIND.

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 The present invention has been described using specific terms and phrases based on the embodiments, but the embodiments merely indicate the principles and applications of the present invention, and the embodiments are defined in the claims. Many modifications and arrangement changes are permitted within the scope of the above-mentioned idea of the present invention.

１００ＰＬＬ回路
２００リングオシレータ
２１０可変遅延回路
２２０マルチプレクサ
２３０インバータ
２６０駆動ユニット
３００フィードバック回路
３２０ループフィルタ
４００ウィンドウ発生器
４１０カウンタ
４２０選択ロジック
６００位相比較回路
６０２位相検出器
６０４ＯＲゲート
６０６第１ラッチ
６０８第２ラッチ
６１０補償遅延回路
６２０補償器 100 PLL circuit 200 Ring oscillator 210 Variable delay circuit 220 multiplexer 230 Inverter 260 Drive unit 300 Feedback circuit 320 Loop filter 400 Window generator 410 Counter 420 Selection logic 600 Phase comparison circuit 602 Phase detector 604 OR gate 606 1st latch 608 2nd Latch 610 Compensation Delay Circuit 620 Compensator

Claims

It is an injection-synchronized oscillator circuit.
The window generator that generates the first window signal and
With a variable frequency ring oscillator,
The first input node receives a reference clock, and a path between the second input node and the output node is provided so as to form a part of the ring oscillator, and the first input node is provided during the assert period of the first window signal. And a multiplexer that selects the second input node during the negate period of the first window signal.
A compensation delay circuit that delays the internal clock input to the second input node of the multiplexer and generates a delay clock, and
A phase comparison circuit that compares the phases of the oscillator clock output from the multiplexer with the delay clock, and
A loop filter that controls the ring oscillator based on the output of the phase comparison circuit during the assert period of the first window signal.
A compensator that controls the delay amount of the compensation delay circuit based on the output of the phase comparison circuit during the negate period of the first window signal.
An oscillator circuit characterized by being equipped with.

The window generator produces a second window signal that is asserted during part of the negate period of the first window signal.
The phase comparison circuit is
A phase detector that is enabled during at least one assertion period of the first window signal and the second window signal.
The output of the phase detector, the first latch that receives the first window signal, and
A second latch that receives the output of the phase detector and the second window signal,
The oscillator circuit according to claim 1, wherein the oscillator circuit comprises.

The oscillator circuit according to claim 2, wherein the first window signal and the second window signal are in a shifted relationship by one cycle of the oscillator clock.

The first latch and the second latch are each
Input terminal and
With the gate terminal
With the output terminal
A tri-state type first inverter in which an input node is connected to the input terminal and a positive logic control node is connected to the gate terminal.
A second inverter in which the input node is connected to the gate terminal and the output node is connected to the negative logic control node of the first inverter.
A third inverter in which the input node is connected to the output node of the first inverter and the output node is connected to the output terminal,
The input node is connected to the output terminal, the negative logic control node is connected to the gate terminal, the positive logic control node is connected to the output node of the second inverter, and the output node is the input of the third inverter. The 4th inverter connected to the node,
The oscillator circuit according to claim 2 or 3, wherein the oscillator circuit comprises.

The phase detector is
1st input terminal and
2nd input terminal and
With the enable terminal
With the output terminal
A first NAND gate in which the first input node is connected to the first input terminal and the second input node is connected to the enable terminal.
The first input node is connected to the second input terminal, the second input node is connected to the enable terminal, the third input node is connected to the output node of the first NAND gate, and the output node is connected to the first NAND gate. Connected to the 3rd input node, the 2nd NAND gate,
A third NAND gate in which the first input node is connected to the output node of the first NAND gate,
The first input node is connected to the output node of the second NAND gate, the second input node is connected to the output node of the third NAND gate, and the output node is connected to the output terminal and the second input node of the third NAND gate. The 4th NAND gate and
The oscillator circuit according to any one of claims 2 to 4, wherein the oscillator circuit comprises.

The multiplexer
1st input terminal and
2nd input terminal and
Control terminal and
With the output terminal
A fifth NAND gate in which the first input node is connected to the first input terminal and the second input node is connected to the control terminal.
A sixth NAND gate in which the first input node is connected to the second input terminal and the second input node receives the inverted signal of the control terminal.
A seventh NAND gate in which the first input node is connected to the output node of the fifth NAND gate, the second input node is connected to the output node of the sixth NAND gate, and the output node is connected to the output terminal.
An eighth NAND gate in which the first input node is connected to the output node of the fifth NAND gate, the second input node is connected to the output node of the sixth NAND gate, and the output node is connected to the output terminal.
The oscillator circuit according to any one of claims 1 to 5, wherein the oscillator circuit comprises.

The ring oscillator includes a variable delay circuit, the variable delay circuit and the compensation delay circuit have the same circuit configuration, and the compensation delay circuit is characterized in that the minimum control range of the delay amount is smaller. Item 6. The oscillator circuit according to any one of Items 1 to 6.

The compensation delay circuit is
The first logical inversion gate and the second logical inversion gate connected in series,
A variable capacitance circuit connected to the input node of the second logical inversion gate,
Including
The variable capacitance circuit includes a plurality of NAND gates and includes a plurality of NAND gates.
The oscillator circuit according to claim 7, wherein a control bit is input to the first input node of each NAND gate, and the second input node is connected to the input node of the second logical inversion gate.

The oscillator circuit according to claim 8, wherein a row is input to the third input node of the plurality of NAND gates.

It is an injection-synchronized oscillator circuit.
A window generator that produces a first window signal and a second window signal,
The variable delay circuit that makes up the ring oscillator,
The first input node receives the reference clock, the path between the second input node and the output node is inserted into the ring oscillator, the assert period of the first window signal, the first input node is selected, and the negate period, The multiplexer that selects the second input node and
A compensation delay circuit that delays the internal clock of the second input node of the multiplexer and generates a delay clock,
The phases of the oscillator clock, which is the output of the multiplexer, and the delay clock are compared, and the first comparison signal based on the comparison result of the assert period of the first window signal and the comparison result of the assert period of the second window signal are used. A phase comparison circuit that generates a second comparison signal,
A loop filter that controls the compensation delay circuit based on the first comparison signal,
A compensator that controls the compensation delay circuit based on the second comparison signal, and a compensator.
An oscillator circuit characterized by being equipped with.

The oscillator circuit according to claim 2, wherein the first window signal and the second window signal are in a shifted relationship by one cycle of the internal clock.