JP2022046413A - 記憶デバイスのための改良された先読み能力 - Google Patents

Abstract

【課題】記憶デバイスによるデータ読み出しを高速化する電子デバイス、装置及び方法を提供する。【解決手段】データ記憶装置との関連において、読み出し要求の前にデータをプリフェッチするアプローチが、読み出し要求及び次の読み出し要求を受信することと、読み出し要求に対応するメタデータを、次の読み出し要求に対応する次のデータ記憶アドレスで更新することと、を含む。読み出し要求を再度受信することに応答して、次のデータ記憶アドレスを読み出し要求メタデータから読み出し、後続の読み出し要求を処理する前に、次のデータ記憶アドレスから次のデータをプリフェッチする。更に、次の読み出し要求の別の受信を予測して、次のデータを読み出しキューアイドル時間の間にプリフェッチしてキャッシュバッファ内に格納し、この受信に応答して、次のデータを不揮発性メモリの読み出しからではなくキャッシュバッファからホストに返す。【選択図】図３

Description

（関連出願の相互参照）
本出願は、２０１８年６月１９日に出願された米国特許出願第１６／０１２，３１１号の一部継続出願であり、その優先権の利益を主張し、その全体の内容は、あたかも本明細書に完全に記載されているかのように、あらゆる目的で参照により組み込まれる。

（発明の分野）
本開示の態様は、記憶デバイスの分野に関し、より詳細には、読み出し動作の速度を改善するための改良された先読み能力に関する。

中央処理装置、グラフィックスプロセッサ、及び他の処理要素が高速化するにつれて、記憶デバイスは、コンピューティングシステムの全体的な性能のボトルネックとなってきた。ハード・ディスク・ドライブ（ＨＤＤ）と比較すると、ソリッド・ステート・ドライブ（ＳＳＤ）の動作速度はこの問題を幾分緩和している。しかしながら、所与のＳＳＤがホスト上の障害となる可能性が依然としてあり、またＳＳＤの性能は個々に大きく異なり得る。

記憶デバイスの相対的な性能は、所与のデバイスの容量並びにその読み出し速度及び書き込み速度などの多数の要因に基づいて評価することができる。書き込み速度は概ね徐々に増加しているが、読み出し時間は、記憶デバイスの性能を大きく制限する要因となっている。順次読み出し技術は、トグル率を増加させることである程度まで速度を増加させたが、電力消費の増加という犠牲を伴う。

ランダム読み出しは、速度の増加という目標に向けてのとりわけ難しい課題である。媒体上の隣接する位置からの大きな連続的なブロックデータの読み出しを可能にする順次読み出しとは対照的に、ランダム読み出しは、媒体上の様々な隣接していない位置にわたって散在するデータを対象とする。したがって、ランダム読み出しは、読み出しプロセスに待ち時間を生じさせ、そのために関連するホストの記憶デバイスの全体的な性能に影響を及ぼす。

本明細書では、記憶デバイスによるデータ読み出しを高速化するための先読み技術が開示される。所与の書き込み動作のデータを、次の書き込み位置がデータと共に格納されるような方法で記憶装置に書き込んでもよい。データをその後記憶装置から読み出す際に、データと共に書き込まれた次の書き込み位置から他のデータをプリフェッチしてもよい。次の位置が後続の読み出し動作のターゲットである場合、他のデータは、格納された位置から既に読み出されているため、直ちにホストに返されてもよい。このプロセスにより、後続の読み出し動作が高速化される。

データ記憶装置において、読み出し要求の前にデータをプリフェッチするアプローチが、読み出し要求及び次の読み出し要求を受信することと、読み出し要求に対応するメタデータを、次の読み出し要求に対応する次のデータ記憶アドレスで更新することと、を含む。読み出し要求を後の時点で再度受信することに応答して、次のデータ記憶アドレスを読み出し要求メタデータから読み出すことができ、次の読み出し要求を処理する前に、次のデータ記憶アドレスから次のデータをプリフェッチすることができる。更に、次の読み出し要求の別の受信を予測して、次のデータを読み出しキューアイドル時間の間にプリフェッチし、キャッシュバッファ内に格納することができ、この受信に応答して、次のデータを、不揮発性メモリの読み出しからではなくバッファからホストに返すことができる。

本開示の多くの態様は、以下の図面を参照してよりよく理解され得る。図面の構成要素は必ずしも縮尺通りではなく、代わりに本開示の原理を明確に示すことに重点が置かれている。更に、図面において、同様の参照番号は、いくつかの図を通して対応する部分を示す。これらの図面に関連していくつかの実施形態が説明されているが、本開示は本明細書に開示された実施形態に限定されない。逆に、全ての代替物、修正物、及び等価物を含むことが意図される。

一実施形態におけるコンピューティングシステムを示す。

一実施形態における書き込みプロセスを示す。

一実施形態における読み出しプロセスを示す。

一実施形態における動作シナリオを示す。

一実施形態におけるコンピューティングシステムを示す。

一実施形態における書き込みプロセスを示す。

一実施形態における読み出しプロセスを示す。

一実施形態における動作アーキテクチャを示す。

一実施形態における動作アーキテクチャを示す。 一実施形態における動作アーキテクチャを示す。

一実施形態における電力制御プロセスを示す。

一実施形態における、簡略化されたコンピューティング・システム・アーキテクチャを示す。

一実施形態における、読み出し時間を短縮するアプローチを示す。

一実施形態におけるデータのプリフェッチ方法を示す。

一実施形態における、データを読み出しキューにプリフェッチする方法を示す。

改良された先読み能力を有する改善された記憶デバイスを本明細書に開示する。様々な実施形態において、所与の読み出し動作後にどのアドレスが次に読み出されるかを予測することによって、読み出し時間が短縮される（及び速度が向上する）。そのアドレスにおけるデータは、そのアドレスをターゲットとする後続の読み出し要求よりも前にプリフェッチされてもよい。

予測アドレスは、書き込みコマンドがキュー内に現れた時に書き込みコマンドに関して保存された情報から導出されてもよい。そのようなアドレス追跡が、各アドレスの読み出し中に、次の読み出しコマンドのプレディクタとして使用されてもよい。一例では、予測アドレスは、先行する読み出し動作のペイロードから取得される。すなわち、前の書き込み動作中に、次の書き込みアドレスが、所与の書き込みのペイロード内のデータと共に記憶装置に書き込まれてもよい。その後、そのペイロードが読み出し要求の対象である時に、そのペイロードが、次の書き込みアドレスであったアドレスを取得するためにパースされてもよい。次の書き込みアドレスを、次の／予測読み出しアドレスとして利用してもよい。

したがって、予測アドレスにおけるデータは、同じアドレス宛てである可能性のある任意の後続の読み出しよりも前にプリフェッチされてもよい。データは、関連する読み出しを予測してバッファリングされてもよい。次の読み出し要求が予測アドレス宛てである場合には、バッファリングされたデータは、読み出し動作を待つ必要なく直ちに返されてもよい。次の読み出しが予測アドレス宛てではない場合には、データは廃棄されてもよい。

次の書き込みコマンドのアドレスを取得することが可能であるのは、媒体上にデータをプログラムするのにかかる時間の量のために、所与の書き込みを実行している間にキュー内に他の書き込みコマンドを有する確率が高いためである。逆に、書き込みに対する読み出しの相対的な速度のために、キュー内に他の読み出し要求を有する確率は低い。読み出しの間は読み出しキューが空である可能性が高いことから、次の読み出しをこのように予測することは有用である。

いくつかの実施形態では、全ての予測が成功するわけではないために、先読みが強化された結果として電力消費が増加する可能性がある。冗長なオーバーヘッド及び余分な電力消費を低減するための一対策が、上記に提案する予測の成功率の追跡である。予測読み出しは、条件に応じて、成功率が所定の閾値を上回る場合は有効化され、閾値を下回る場合は無効化されてもよい。

様々な実施形態では、記憶デバイスは、例えば、ソリッド・ステート・ドライブ（ＳＳＤ）、ハード・ディスク・ドライブ（ＨＤＤ）、ハイブリッドＳＳＤ－ＨＤＤ、又は任意の他の種類の記憶デバイスであってもよい。デバイスは、ＮＡＮＤベースのフラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、磁気データ記憶装置、光学データ記憶装置、及び／又は任意の他の種類の記憶技術などの、媒体へのデータの書き込み及び媒体からのデータの読み出し方法を管理するコントローラを含む。

コントローラは、ハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせで実装されてもよく、デバイスのメモリ構成要素をホストにブリッジしてもよい。ハードウェア実装では、コントローラは、記憶媒体に結合された制御回路を含む。制御回路は、ホストから書き込み要求を受信する受信回路を含む。各書き込み要求は、書き込み要求の対象であるデータと、データのターゲットアドレスとを含む。ターゲットアドレスは、データを格納する位置を記述する論理ブロックアドレス（logical block address：ＬＢＡ）、物理ブロックアドレス（physical block address：ＰＢＡ）、又は他のそのような識別子であってもよい。

制御回路はまた、前の書き込み要求の後の次の書き込み要求のための次の書き込みアドレスを特定する位置特定回路を含む。制御回路内の書き込み回路は、書き込み要求のデータと、書き込み要求のターゲットアドレスへの次の書き込みアドレスの指示とを書き込む。換言すれば、書き込み要求の対象であるデータは、次の書き込み要求のアドレスと共に記憶装置に書き込まれる。本明細書で使用される場合、「指示」は、後に媒体に格納されるデータセットの位置を特定するか、あるいは確認するために使用され得る任意のデータ値、ビット、値、信号、フラグ、条件、オフセット、コード、又は数字を指す。

簡単な例では、書き込み中の１６ｋｂのページのうちの４バイトを、次の書き込みのアドレス（０．０２５％のオーバーヘッド）に使用してもよい。次の書き込みのアドレスは、所与のページのヘッダセクションに書き込まれてもよいが、ページのユーザデータセクションにアドレスを格納することも可能である。アドレスの例には、次の書き込みの位置を表すＰＢＡ、ＬＢＡ、又はその両方、並びに任意の他の情報が含まれる。いくつかの実施形態では、次の書き込みアドレスは、ダイ、ページ、及びブロック情報などの、次のデータが格納されている位置の絶対アドレスである。他の実施形態では、次の書き込みアドレスの指示は、次のアドレスを解明するために使用することのできる現在のＬＢＡ又はＰＢＡからのオフセットであってもよい。更に他の例では、次のアドレスは、アドレスのショートハンドバージョンで書き込まれてもよい。次の書き込みのアドレスは、符号化された形式、符号化されていない形式、又は他の任意の方法で格納されてもよい。

書き込み要求に続いて、ホストは、最初の書き込み要求と同じアドレスをターゲットとする読み出し要求を送信してもよい。制御回路内の読み出し回路は、ターゲットアドレスからデータ及び次の書き込みアドレスを読み出す。また、読み出し回路は、次の書き込みアドレスによって示される位置で先読みを行い、次の読み出し要求よりも前に次のデータを取得する。上述のように、先読みアドレスとして機能する次の書き込みアドレスは、ＬＢＡ、ＰＢＡ、オフセット、フラグなどによって示されてもよい。例えば、ＬＢＡの場合、制御回路は、次のデータをフェッチするためにＬＢＡをＰＢＡに変換する。別の例では、次の書き込みアドレスがＰＢＡとして格納された場合、変換は必要とされない。オフセット、信号、フラグなどの場合、制御回路は、現在のＰＢＡ及びオフセット、信号、フラグなどに関連する値から先読みＰＢＡを計算してもよい。次の読み出し要求がホストによって送信されると、次のデータは直ちにホストに返される準備が整う。場合によっては、最初の読み出し要求及び次の読み出し要求の両方がランダム読み出し要求と見なされ、したがって読み出し動作はランダム読み出しと見なされる。いくつかの実施形態では、制御回路は、次の書き込みアドレスの指示を格納し、次のデータを格納するためのバッファ回路を更に備える。バッファリングされた次の書き込みアドレスの指示は、後続の読み出し要求に関連したターゲットアドレスと比較することができる値として格納されてもよい。例えば、バッファリングされた値はＬＢＡであってもよく、これを後続の読み出し要求のＬＢＡと比較することができる。いくつかの実施形態では、後続の読み出し要求がＰＢＡを利用する場合、バッファリングされた値は、ＬＢＡの代わりにＰＢＡであってもよい。いくつかのシナリオでは、複数の先読み動作に関連付けられたアドレス及びデータをバッファに同時に格納してもよい。バッファは、１つ以上のページのデータを収容できるようなサイズであってもよい。一シナリオでは、バッファは、９６ｋＢ以下のＲＡＭ、又は約４ページのデータのサイズであってもよい。しかしながら、ページサイズと同様に、ＲＡＭサイズが増加する可能性があることが理解されよう。

次いで、制御回路のコンパレータ部分が、次の読み出し要求で特定される次のターゲットアドレスが次の書き込みアドレスと一致すると判定してもよい。これを、バッファ内の次の書き込みアドレスの値を次の読み出し要求内のアドレスの値と比較することによって達成してもよい。例えば、次の読み出し要求内のＬＢＡが、バッファ内のＬＢＡと比較されてもよい。別の例では、次の読み出し要求内のＰＢＡが、バッファ内のＰＢＡと比較されてもよい。いくつかの代替的な実施形態では、バッファに格納された値は、媒体に格納されている、又は先読み動作中に計算された次の書き込みアドレスの実際の値からのオフセットだけ異なってもよい。そのような状況では、実際の値を次の読み出し要求の値と比較する前に、制御回路が実際の値を計算する。制御回路のコンパレータ又は他の要素は、値が互いに一致する状況で、次の読み出し要求に応答して次のデータをホストに返してもよい。コンパレータは、次の読み出し要求で指定された次のターゲットアドレスが次の書き込みアドレスと一致しない場合、次のデータを破棄してもよい。

コントローラは、いくつかの実施形態では、書き込みキュー及び読み出しキューを含んでもよい。読み出しキューはホストから読み出し要求を受信し、書き込みキューは書き込み要求を受信する。読み出し要求は、不揮発性記憶媒体内のどこでデータを読み出すかを指示し、それによって、コントローラが所与の読み出し要求によって指示される位置からデータをフェッチすることを可能にしてもよい。

そうすると、コントローラは、その位置から読み出されたペイロードから次の読み出し要求の予測アドレスをパースする。次に、コントローラは、次の読み出し要求を実際に受信する前に、次の読み出し要求の予測位置から更なるデータをプリフェッチしてもよい。次の読み出し要求の実際の位置が予測位置と異なる場合、コントローラは、単に次のデータを破棄し、実際の位置からの読み出しに進んでもよい。

書き込みキューに関して、キュー内の書き込み要求の各々は、所与の書き込み要求のデータをどこに書き込むかを指示する。コントローラのプレディクタ部分が、前の書き込み要求後の次の書き込み要求によって指示される位置に基づいて、次の読み出し要求の予測位置を特定する。コントローラの書き込み部分が、前の書き込み要求によって指示される位置に、前の書き込み要求のデータと予測位置の指示とを書き込んでもよい。コントローラのバッファ部分が、次の読み出し要求の予測位置の指示と次のデータとを格納してもよい。

上述のように、コンパレータ部分は、次の読み出し要求によって指示される位置が次の読み出し要求の予測位置と一致すると判定してもよい。コンパレータ又はコントローラの他の部分が、次のデータをホストに返してもよい。次の読み出し要求によって指示される位置が次の読み出し要求の予測位置と一致しない場合には、次のデータを破棄してもよい。

このような改良された先読み技術は、上記の説明及び図１～図１０の以下の説明から明らかであり得るように、様々な技術的利点を提供する。例えば、読み出し要求よりも前にデータをプリフェッチすることで、読み出しが高速化する。このことが、これらのデータが媒体上に散在しているために、完了までの時間量が長いランダム読み出しの場合に特に有益であってもよい。別の例では、ホスト上の要求アプリケーションは、コントローラに知られている必要はない。むしろ、コントローラは、要求アプリケーションを知らずに、改良された先読みを行ってもよい。

ここで図面を参照すると、図１は、改良された先読み技術の一実施形態におけるコンピューティングシステム１００を示す。コンピューティングシステム１００は、ホスト１０１及び記憶デバイス１１０を含む。ホスト１０１は、記憶デバイス１１０にデータを書き込み、記憶デバイス１１０からデータを読み出すことができる任意のホストサブシステムを表す。記憶デバイス１１０は、データの読み出し及び書き込みの目的でホスト１０１に内部又は外部で接続することの可能な任意のデバイスを表す。記憶デバイス１１０の例としては、ソリッド・ステート・ドライブ（ＳＳＤ）、サムドライブ、ハード・ディスク・ドライブ（ＨＤＤ）、ハイブリッドＳＳＤ／ＨＤＤドライブ、及びこれらの任意の変形又は組み合わせが挙げられるが、これらに限定されない。コンピューティングシステム１００の例としては、１つ以上の記憶デバイスを利用するパーソナルコンピュータ、ラップトップコンピュータ、サーバコンピュータ、タブレットコンピュータ、携帯電話、ネットワークドライブ、家庭用電子デバイス（例えば、カメラ、テレビ、及びメディアプレーヤ）、ゲーム機器、耐久消費財機器、及び任意の他のシステム、変形、又はそれらの組み合わせが挙げられるが、これらに限定されない。

ホスト１０１は、接続１０３を介して記憶デバイス１１０と通信を行う。接続１０３は、ホスト１０１と記憶デバイス１１０とを結合し、記憶装置の通信をこれら２つの間で行うことができる１つ以上の物理的な相互接続を表す。ホスト１０１は、（これらに限定されないが）シリアルＡＴＡ（ＳＡＴＡ）、ファイバチャネル、ファイアワイヤ、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、アドバンスド・テクノロジー・アタッチメント／インテグレーティド・ドライブ・エレクトロニクス（ＡＴＡ／ＩＤＥ）、ユニバーサル・シリアル・バス（ＵＳＢ）、及びＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）などの記憶デバイス１１０と通信する際に、１つ以上のインターフェースプロトコルを利用してもよい。

記憶デバイス１１０は、コントローラ１１１及び記憶媒体１１５を含む。コントローラ１１１は、記憶媒体１１５へのデータの書き込み及び記憶媒体１１５からのデータの読み出しに対する監視の役割を実行する１つ以上の処理要素を表す。コントローラ１１１は、図２及び図３でそれぞれより詳細に説明される書き込みプロセス２００及び読み出しプロセス３００を実行することが可能であり、これらはハードウェアに実装されてもよいが、コントローラ１１１によって実行可能なファームウェア、ソフトウェア、又は他の形態のプログラム命令に実装されてもよい。記憶媒体１１５は、データの書き込み及び読み出しが可能な任意の不揮発性媒体である。例としては、限定するものではないが、ＮＡＮＤフラッシュ媒体、ＤＲＡＭ媒体、相変化媒体、磁気媒体、及び光学媒体が挙げられる。接続１１３は、コントローラ１１１と記憶媒体１１５とを結合する１つ以上の物理的相互接続を表す。

動作時に、ホスト１０１は記憶媒体１１５上で実行される、書き込み要求１２１及び読み出し要求１２５で表される読み出し及び書き込み要求を、コントローラ１１１に送信する。コントローラ１１１は、書き込み要求１２１を処理する時は書き込みプロセス２００を実行し、読み出し要求１２５を処理する時は読み出しプロセス３００を実行する。以下は、書き込みプロセス２００及び読み出しプロセス３００の詳細な説明であり、それぞれ図２及び図３のステップを補足的に参照する。

図２を参照すると、コントローラ１１１は、ホスト１０１から所与の書き込み要求を受信する（ステップ２０１）。書き込み要求は、書き込まれるデータと、記憶媒体１１５上のどこにデータを書き込むかを示す位置とを含む。位置は、物理ブロックアドレス（ＰＢＡ）、論理ブロックアドレス（ＬＢＡ）、又は任意の他の好適な指示によって指定されてもよい。場合によっては、この位置は、書き込み要求自体ではなく、ホスト１０１によって別々に指定されもよく、又は書き込み要求を受信した時にコントローラ１１１によって決定されてもよい。

次に、コントローラ１１１は、ホスト１０１によって提出された次の書き込み要求の次の位置を特定する（ステップ２０３）。このことが、例えば、書き込みキュー内の次の書き込み要求に関連付けられたアドレスを読み出すことによって達成されてもよい。次いで、コントローラ１１１は、最初の書き込み要求によって指定された位置に書き込むペイロードを生成する（ステップ２０５）。ペイロードは、少なくとも、第１の書き込み要求のデータ及び次の書き込み要求の次の位置を含んでもよい。次の位置はＰＢＡであってもよいが、代わりにＬＢＡであってもよい。

この例では単一の次の位置のみがペイロードに含まれているが、複数の位置を単一のペイロードに格納できることを理解されたい。例えば、次のアドレスとそれ以降の次のアドレスとの両方を所与のペイロードに格納することができる。更に、本明細書で使用される「次」という用語は、キュー内の直後のアドレスを指すが、変形が可能である。例えば、直後のアドレスをスキップし、その次のアドレスを代わりに使用してペイロードに含めることができる。

ペイロードを生成すると、コントローラ１１１は、ペイロードを書き込み要求によって指定された最初の位置に書き込む（ステップ２０７）。このようにして、書き込み要求のデータは、キュー内の次の書き込み要求の位置の識別情報と共に格納される。書き込みプロセス２００は、後続の書き込み要求を続行して、各先行する要求に続く次の書き込み要求のアドレスを、その要求のデータと共に書き込んでもよい。後続の位置情報は、以下に説明するように、読み出しプロセス３００の予測位置として機能してもよい。

図３の読み出しプロセス３００を参照すると、コントローラ１１１は、ホスト１０１から所与の読み出し要求を受信する（ステップ３０１）。読み出し要求は、コントローラ１１１がデータを読み出すアドレスを含む。この位置はＰＢＡ又はＬＢＡとして指定されてもよく、この場合、コントローラ１１１はＬＢＡをＰＢＡに変換する。

コントローラ１１１は、読み出し要求によって指定されたアドレスで記憶媒体１１５からペイロードをフェッチし（ステップ３０３）、ペイロードを、そのデータと書き込みプロセス２００でデータと共に格納された次の位置とにパースする（ステップ３０５）。データは、ホスト１０１に返されてもよく（ステップ３０６）、一方、次の位置は、次のデータをプリフェッチするために使用される（ステップ３０７）。

プリフェッチステップは必ずしも行われる必要はないことが理解されよう。むしろ、ペイロードがヌル値を含むか、又は次の位置を含まない場合、コントローラ１１１はデータをプリフェッチしようと試みなくてもよい。別の任意の一例では、読み出し要求がランダム読み出し要求でない場合、コントローラ１１１はパースステップ及びプリフェッチステップを行わなくてもよい。すなわち、コントローラ１１１は、ステップ３０５及びステップ３０７に進む前に、読み出し要求がランダム読み出し要求であるかどうかを最初に判定してもよい。コントローラ１１１は、読み出し要求がランダム読み出しであることを自ら確認してもよいが、ホスト１０１によってその事実を知らされてもよい。

次の位置のアドレス及びプリフェッチされたデータをバッファリングして、後続の読み出し要求を受信した時に利用可能となるようにしてもよい。いくつかの実施態様では、ペイロードが２つ以上の次のアドレスを含んでもよく、その場合、コントローラは複数の位置からデータをプリフェッチ及びバッファリングしてもよい。その場合、複数の「次のアドレス」もバッファリングされる。

コントローラ１１１は、後続の読み出し要求のアドレスをバッファ内の次のアドレス（又は、バッファ内に存在する場合には複数の次のアドレス）と比較して、それらが同じであるかどうかを判定してもよい。その場合、コントローラ１１１は、プリフェッチされたデータをフェッチする必要がなく、代わりに後続の読み出し要求に応答してホスト１０１に返してもよい。

図１に示す例示的なシナリオを再び参照すると、ホスト１０１は、書き込み要求１２１を記憶デバイス１１０に提出する。書き込み要求１２１は、データｄ１及びアドレスＬ１を有する第１の要求を含む。第２の要求は、データｄ２及び位置Ｌ２を含み、第ｎの要求は、データｄｎ及び位置Ｌｎを含む。

コントローラ１１１は、書き込みプロセス２００を第１の書き込み要求に適用して、記憶媒体１１５に書き込まれるペイロード１２３を生成する。コントローラ１１１は、第１の要求のデータ及び第２の要求のアドレスから、ペイロードｄ１＿Ｌ２を生成する。ペイロードは、記憶媒体１１５に書き込まれる。同様に、コントローラ１１１は、第２の要求のペイロードｄ２＿Ｌ３を生成する。第ｎの要求の生成されたペイロードは、第ｎの要求からのデータ及びキュー内の次の書き込み要求の位置、又はｄｎ＿Ｌｎ＋を含む。

ホスト１０１はまた、読み出し要求１２５で表される読み出し要求を提出する。読み出し要求１２５は、例えばランダム読み出し要求を表してもよい位置Ｌ１を特定するが、他の種類の読み出しも可能である。

コントローラ１１１は、ホスト１０１からの読み出し要求に応答し、読み出しプロセス３００を適用して、ペイロード１２７をフェッチ（及びプリフェッチ）する。例えば、コントローラ１１１は、上述の第１の書き込み要求のペイロードである位置Ｌ１又はｄ１＿Ｌ２からペイロードをフェッチする。

コントローラ１１１は、ペイロードをパースして次の位置Ｌ２を取得する。ペイロードのデータ部分（ｄ１）は、ホスト１０１に返されてもよい。コントローラ１１１はまた、Ｌ２宛ての別の読み出し要求を予測して、位置Ｌ２でペイロードをプリフェッチする。そのペイロードも、データ部分（ｄ２）と位置部分（Ｌ３）とにパースされる。

コントローラ１１１は、Ｌ２宛ての別の読み出し要求が受信された場合に、データをフェッチする必要なく、データｄ２を含む応答を直ちに返してもよい。しかしながら、データｄ２は、Ｌ２宛ての読み出し要求が受信されない場合には、一定期間後に破棄又は上書きされてもよい。コントローラは、任意選択的に、ペイロードを位置Ｌ３でプリフェッチし、次いで、制約限界に達するまで位置Ｌｎ＋・・・で再度プリフェッチしてもよい。

図４は、本明細書に開示する改良された先読み技術の様々なタイミングの局面を説明する実施形態における動作シナリオ４００を示す。動作シナリオ４００は、ホスト４０１、書き込みキュー４０３、読み出しキュー４０４、コントローラ４０５、及び媒体４０７を含む。別々に図示されているが、書き込みキュー４０４及び読み出しキュー４０４は、コントローラ４０５に対して外部又は内部のいずれに実装されてもよい。他の要素、接続などが含まれてもよいが、明確化の目的で図示されていないことが理解されよう。

動作時に、ホスト４０１は、ｗ１（ｄ１、Ｌ１）及びｗ２（ｄ２、Ｌ２）で表される２つの書き込み要求を書き込みキュー４０３に送信する。要求は、ホスト４０１とキューとの間の直接通信として示されているが、書き込みキュー４０３に到達する前にコントローラ４０５などの他の物理的な又は論理的な要素を経由してもよいことが理解されよう。

コントローラ４０５は、キューで受信される一般的な順序で書き込み要求を実行する。したがって、コントローラ４０５は、最初にｗ１を、続いてｗ２を実行する。第１の書き込み要求に関して、コントローラ４０５は、次の書き込み要求のアドレス、すなわちｗ２を特定するためにキューを調べる。Ｌ２が既知である場合、コントローラ４０５は、ｄ１及びＬ２を含むｗ１のペイロードを生成する。次いで、コントローラ４０５は、第１の書き込み要求によって指定された媒体４０７の位置Ｌ１にｄ１及びＬ２を書き込む。

コントローラ４０５は次いで、キューの一般的な順序に従って第２の書き込み要求を処理する。例示の目的で、第３の書き込み要求が書き込みキュー４０３内でｗ２の後ろにあり、Ｌ３にアドレス指定されていると仮定する。したがって、コントローラ４０５は、ｄ２及びＬ３を含むｗ２のペイロードを生成する。ペイロードは次いで、媒体４０７内のＬ２に書き込まれる。

その後、書き込みが完了した後に、ホスト４０１は、以前にｗ１について書き込まれたデータを取得するために読み出し要求を提出してもよい。データを取得するアドレスを指示する読み出し要求が読み出しキュー４０４に追加される。コントローラ４０５は、データ（ｄ１）及び次の位置（Ｌ２）を含む、指示されたアドレスに格納されたペイロードをフェッチする。

コントローラ４０５は、ペイロードをそのデータと位置構成要素とにパースし、データ部分をホスト４０１に返す。この位置部分を使用して、コントローラ４０５は位置Ｌ２でペイロードをプリフェッチする。ペイロードは、データ（ｄ２）及び別の「次の」位置（Ｌ３）を含む。コントローラ４０５は、データと共に格納された位置ではなく、データを取得した位置（Ｌ２）と共にデータをバッファリングする。コントローラ４０５は、任意選択的に、Ｌ３に格納されたペイロードに対して別のプリフェッチを実行することができる。

ホスト４０１は、後続の読み出し要求を送信する。コントローラ４０５は、これに応答して、後続の読み出し要求内の位置をバッファに格納された位置と比較する。この例では、双方のアドレスがＬ２を反映する。このように、コントローラ４０５は、媒体４０７からデータをフェッチする必要なく、バッファリングされたデータｄ２で読み出し要求に応答することができる。

図５は、マルチスレッド環境において適用される、改良された先読み技術の別の一実施形態におけるコンピューティングシステム５００を示す。コンピューティングシステム５００は、ホスト５０１及び記憶デバイス５１０を含む。ホスト５０１は、記憶デバイス５１０にデータを書き込み、記憶デバイス５１０からデータを読み出すことができる任意のマルチスレッドサブシステムを表す。記憶デバイス５１０は、データの読み出し及び書き込みの目的でホスト５０１に内部又は外部で接続することの可能な任意のデバイスを表す。

スレッド５０２及びスレッド５０４は各々、マルチスレッド環境で利用可能であってもよい様々なスレッドを表す。各スレッドは、ホスト５０１内で実行される異なるアプリケーション、ユーティリティ又はコンポーネントにランタイムで動的に割り当てられてもよい。スレッドは、（スレッド５０２に関連付けられた）要求５２２及び（スレッド５０４に関連付けられた）要求５２４で表される読み出し要求を記憶デバイス５１０に提出する。

ホスト５０１は、接続５０３を介して記憶デバイス５１０と通信を行う。接続５０３は、ホスト５０１と記憶デバイス５１０とを通信可能に結合する１つ以上の物理的相互接続を表す。ホスト５０１は、（これらに限定されないが）シリアルＡＴＡ（ＳＡＴＡ）、ファイバチャネル、ファイアワイヤ、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、アドバンスド・テクノロジー・アタッチメント／インテグレーティド・ドライブ・エレクトロニクス（ＡＴＡ／ＩＤＥ）、ユニバーサル・シリアル・バス（ＵＳＢ）、及びＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）などの記憶デバイス５１０と通信する際に、１つ以上のインターフェースプロトコルを利用してもよい。

記憶デバイス５１０は、コントローラ５１１及び媒体５１５を含む。コントローラ５１１は、媒体５１５に対する読み出しプロセス及び書き込みプロセスを制御する１つ以上の処理要素を表す。コントローラ５１１は、図６及び図７にそれぞれより詳細に記載される書き込みプロセス６００及び読み出しプロセス７００を実行することが可能である。媒体５１５は、データの書き込み及び読み出しが可能な任意の不揮発性媒体である。例としては、限定するものではないが、ＮＡＮＤフラッシュ媒体、ＤＲＡＭ媒体、相変化媒体、磁気媒体、及び光学媒体が挙げられる。接続５１３は、コントローラ５１１と媒体５１５とを結合する１つ以上の相互接続を表す。

動作時に、ホスト５０１は、読み出し要求及び書き込み要求をコントローラ５１１に送信する。コントローラ５１１は、書き込み要求を処理する時は書き込みプロセス６００を実行し、読み出し要求を処理する時は読み出しプロセス７００を実行する。以下は、書き込みプロセス６００及び読み出しプロセス６００の詳細な説明であり、それぞれ図６及び図７のステップを補足的に参照する。

図６を参照すると、コントローラ５１１は、ホスト５０１から複数の書き込み要求２を受信する（ステップ５０１）。各書き込み要求は、書き込まれるデータと、媒体５１５上のどこにデータを書き込むかを示す位置とを含む。位置は、物理ブロックアドレス（ＰＢＡ）、論理ブロックアドレス（ＬＢＡ）、又は任意の他の好適なアドレスによって指定されてもよい。場合によっては、この位置は、書き込み要求自体ではなく、ホスト５０１によって別々に指定されてもよく、又は書き込み要求を受信した時にコントローラ５１１によって決定されてもよい。

コントローラ５１１は、書き込み要求ごとにそれ以降の次の要求に関連付けられたスレッドを特定する（ステップ６０３）。スレッドは、次の書き込み要求で特定されてもよく、又は他の何らかの方法で決定されてもよい。コントローラ５１１は、現在の要求に関連付けられたスレッドを、次の要求に関連付けられたスレッドと比較して、それらが同じであるか否かを判定する（ステップ６０５）。

スレッドが同じである場合、コントローラ５１１は、現在の要求のデータ及び次の書き込み要求の次のアドレスから構成されるペイロードを生成する（ステップ６０７）。ペイロードは次いで、指示されたアドレスに書き込まれる（ステップ６０９）。しかしながら、スレッドが同じではない場合、コントローラ５１１は、単にデータを指示されたアドレスに書き込む（ステップ６０６）ことにより、ペイロードを生成するステップを回避してリソースを節約する。

図７を参照すると、コントローラ５１１は、ターゲットアドレスを特定する読み出し要求を受信する（ステップ７０１）。これに応答して、コントローラ５１１は先読みフラグをチェックし、以前の読み出し要求について情報がバッファリングされていたか否かを判定する（ステップ７０３）。フラグが有効である場合、コントローラ５１１は、バッファに格納されているアドレスに対して要求内のターゲットアドレスを評価する（ステップ７０５）。それらが同じである場合、コントローラは、以前の読み出し要求の処理においてプリフェッチされたバッファからデータを読み出してもよい（ステップ７０６）。

アドレスが同じではない場合、コントローラ５１１は次いで、読み出し要求内の指定されたアドレスでペイロードをフェッチする（ステップ７０７）。コントローラ５１１は、ペイロードを、少なくともデータを含むその構成部分と、対象データの後に書き込まれる次のデータに関係するアドレスとにパースする（ステップ７０９）。

コントローラ５１１は、これらのデータを手持ちのデータと共にホスト５０１に読み出してもよい（ステップ７１０）。コントローラ５１１はまた、次のアドレスが記憶装置に書き込まれなかったことを示すヌル又は他の何らかの値であるかどうかをチェックする（ステップ７１１）。これは、例えば、所与の書き込み要求に続く次の書き込み要求が同じスレッドから発生したものではない場合であり得る（図６に関する上記のステップ６０５を参照）。

次のアドレス値がヌルである場合、コントローラ５１１は、後続の読み出し要求を受信した時にアドレスを比較するステップをスキップすることができるように、フラグを無効に設定する（ステップ７１２）。次のアドレスがヌルでない場合、コントローラ５１１は、後続の読み出し要求内のターゲットアドレスを比較することができるように、フラグ値を有効に設定する（又は維持する）（ステップ７１３）。

フラグを設定すると、コントローラ５１１は、対象ペイロードからパースされた次のアドレスの位置に格納されたペイロードをプリフェッチする（ステップ７１５）。コントローラ５１１は、プリフェッチされたペイロードからの次のデータを、次のデータに対応するアドレスと共にバッファに格納する（ステップ７１７）。次のアドレスを、読み出しプロセス７００がステップ７０５に戻る時に、後続の読み出し要求に含まれる後続のターゲットアドレスと比較してもよい。

図８は、改良された先読み技術の書き込み側の実装における動作アーキテクチャ８００及び関連する例示的なシナリオを示す。図８、図９Ａ、及び図９Ｂは、改良された頭読み技術の読み出し側の実装における動作アーキテクチャ９００並びに関連する例示的なシナリオを示す。２つのアーキテクチャは、ＳＳＤ、ハイブリッドＨＤＤ／ＳＳＤなどの好適な記憶デバイスにおいて（冗長要素なしで）組み合わせることができることが理解されよう。

図８を参照すると、動作アーキテクチャ８００は、書き込みキュー８１０、媒体８１０並びに、位置特定モジュール８０１、受信モジュール８０３及び書き込みモジュール８０５で表される様々な動作モジュールを含む。位置特定モジュール８０１、受信モジュール８０３及び書き込みモジュールは、ハードウェア、ファームウェア、又は他のソフトウェア、並びにこれらの任意の変形又は組み合わせで実装されてもよい。書き込みキュー８１０は、媒体８３０の外部に実装されてもよいが、内部に実装されてもよい。いずれの場合も、書き込みキュー８１０は、位置特定モジュール８０１、受信モジュール８０３及び書き込みモジュール８０５のうちの１つ以上にアクセス可能である。動作アーキテクチャ８００が、システムバス、インターフェース及び相互接続などの、明確化のために省略される他の要素を含んでもよいことが理解されよう。

動作時に、書き込み要求は、ホスト（図示せず）から書き込みキュー８１０に受信され、キュー内の順序又は位置を占める。書き込み要求は、位置８１１の要求ｗ１、位置８１３の要求ｗ２、位置８１５のｗ３及び位置８１７の要求ｎによって表される。したがって、書き込み要求は、ｗ１、ｗ２、ｗ３、ｗｎなどの順序で処理される。

受信モジュール８０３は、書き込み要求が実行のために書き込みキュー８１０から送信されると、これらの書き込み要求を受信する。一例として、受信モジュール８０３は、要求ｗ１を受信し、これを書き込みモジュール８０５に渡す。要求ｗ１は、データ（ｄ１）と、データの書き込み先の位置特定情報（Ｌ１）とを含む。

位置特定モジュール８０１は、書き込みキュー８１０を調べて、対象の書き込み要求の後のキュー内の、この場合はｗ２である次の書き込み要求の位置を特定する。ｗ２の位置はＬ２であり、したがって位置特定モジュール８０１はＬ２を書き込みモジュール８０５に渡す。書き込みモジュール８０５は、受信モジュール８０３からの情報及び位置特定モジュールからの情報の両方を受信し、Ｌ１に書き込まれるペイロードを生成する。この例では、ペイロード８３１はｄ１とＬ２との組み合わせである。

同様の動作が、キュー内の他の書き込み要求に対して実行される。ペイロード８３３は、ｗ２と関連付けて生成され、データｄ２及び位置Ｌ３を含む。ペイロード８３５は、ｗ３と関連付けて生成され、データｄ３及び位置Ｌ４を含む。最後に、ペイロード８３７は、ｗｎと関連付けて生成され、データｄｎ及び位置Ｌｎ＋を含む。このようにして、読み出しプロセス中にペイロードを調べ、適切な場合にはプリフェッチすることで、読み出しプロセスを加速させてもよい。

図９Ａを参照すると、動作アーキテクチャ９００は、読み出しキュー９５０、媒体９１０並びに、比較モジュール９４１、読み出しモジュール９４３及びバッファ９４７で表される様々な動作モジュールを含む。読み出しモジュール９４３がパースモジュール９４５を含んでもよいが、パースモジュールが読み出しモジュール９４３の外部に実装されてもよい。比較モジュール９４１、読み出しモジュール９４３、バッファ９４７及びパースモジュール９４５は、ハードウェア、ファームウェア、又は他のソフトウェア、並びにこれらの任意の変形又は組み合わせで実装されてもよい。読み出しキュー９１０は、媒体９３０の外部に実装されてもよいが、内部に実装されてもよい。いずれの場合も、読み出しキュー９１０は、比較モジュール９４１、読み出しモジュール９４３及びバッファ９４７のうちの１つ以上にアクセス可能である。動作アーキテクチャ９００が、システムバス、インターフェース及び相互接続などの、明確化のために省略される他の要素を含んでもよいことが理解されよう。

動作時に、読み出し要求がホストから読み出しキュー９５０に受信される。読み出し要求は、図９Ａではｒ１、図９Ｂではｒ２及びｒ３で表される。要求は、位置９５１、位置９５３及び位置９５５でそれぞれ表される、キュー内の順序又は位置を有する。読み出し要求は、例示の目的で順次読み出し要求ではなくランダム読み出し要求とされているが、順次読み出し要求がランダム読み出し要求の間に散在する可能性がある。

キューから読み出し要求が取得され、比較モジュール９４１に送信される。比較モジュール９４１は、所与の読み出し要求内のアドレスを、（存在する場合には）バッファ９４７内にバッファリングされたアドレスと比較して、対象データをフェッチする必要があるか、又は既にプリフェッチされているかを判定する。この例では、読み出し要求ｒ１は位置Ｌ１に関連している。Ｌ１をバッファ９４７内のＬｘと比較する。これらが一致しないので、比較モジュール９４１はアドレスを読み出しモジュール９４３に渡す。

読み出しモジュール９４３責任のあるは位置Ｌ１からペイロード９３１をフェッチする。パースモジュール９４５は、ペイロードをその構成部品ｄ１とＬ２とにパースする。読み出しモジュール９４３は、ｄ１をホストに戻し、ペイロード９３３をＬ２からプリフェッチすることができる。ペイロード９３３は、データｄ２及び位置Ｌ３を含む。データｄ２は、バッファ９４７に送信され、位置Ｌ２に関連付けて格納される。

図９Ｂは、図９Ａで開始された例示的シナリオの続きを示す。図９Ｂでは、読み出し要求ｒ２が受信され、比較モジュール９４１によってキューから取り出される。ここで、比較モジュール９４１は、ｒ２内のターゲットアドレスがバッファ９４７内の格納されているアドレスと同じであると判定する。したがって、比較モジュール９４１は、バッファ９４２からホストにデータｄ２を読み出すように読み出しモジュール９４３に指示する。このステップでは、読み出しモジュール９４３を省略することができる。

位置Ｌ２のペイロードはＬ３の次のアドレスを参照しているので、読み出しモジュールは、Ｌ３のペイロード９３５を任意選択的にプリフェッチすることができる。そうする場合には、パースモジュールはペイロード９３５をパースしてデータｄ３を取得する。データｄ３及び位置Ｌ３は、バッファ９４７に格納され、１つ以上の後続の読み出し要求と比較される。

図１０は、本明細書に開示される改良された先読み技術が、様々な動作条件に基づいて動的に有効化及び無効化される一実施形態における電力制御プロセス１０００を示す。ソリッド・ステート・ドライブ又は他の好適な記憶デバイス内のコントローラが、ハードウェア、ファームウェア、又は他のソフトウェアで実装され得る電力制御プロセス１０００を用いてもよい。

動作時に、所与のコントローラが、改良された読み出しプロセスにおいて行われる先読み試行のヒット率を追跡する（ステップ１００１）。ヒット率は、プリフェッチされたデータが後続の読み出し要求によって実際に要求される割合に関連してもよい。例えば、第１の位置宛ての最初の読み出し要求が、第２の位置を特定するペイロードをもたらしてもよい。次いで、第２の位置のデータは、第２の位置をターゲットとしても（又はしなくても）よい任意の後続の読み出し要求よりも前にプリフェッチされる。次の読み出し要求が第２の位置宛てである場合には、プリフェッチはヒットと見なされ、一方、次の読み出し要求が別の位置宛てである場合には、プリフェッチはミスと見なされる。

コントローラは、プリフェッチされたデータが後続の読み出し要求の対象になる回数をカウントすることによって、プリフェッチ動作の成功率を追跡してもよい。コントローラはまた、ヒット率が所定の閾値を下回るか否かを分析してもよい（ステップ１００３）。

ヒット率が閾値以上のままである場合、コントローラは、先読みプロセスが有効な状態で動作し続けてもよい。ヒットレートが閾値を下回ると、コントローラは先読みプロセスを無効にする（ステップ１００５）。

先読みプロセスを再有効化するために、コントローラは、１つ以上の他の条件を定期的に評価する（ステップ１００６）。例えば、先読みは一定期間無効にされ、有効期限になると自動的に再有効化されてもよい。別の一例では、バッテリレベル又は他の電力条件が満たされるまで、先読みが無効化されたままであってもよい。それまで、コントローラは先読みプロセスが無効な状態で動作する。

先読み試行の失敗の割合が高い場合に先読みプロセスを無効にすることで、電力、処理サイクル、又は他のリソースを節約することができる。条件の変化に応じてプロセスを再有効化することで、デバイスが先読みの利点を取り戻すことができる。
例示的な動作コンテキストの物理的説明：データ記憶システム

データの読み出し及び書き込みの目的でホスト１１５０に接続することの可能な、ソリッド・ステート・ドライブ（ＳＳＤ）及び／又はハード・ディスク・ドライブ（ＨＤＤ）及び／又はハイブリッドＳＳＤ－ＨＤＤドライブあるいは任意の他の種類の記憶デバイス又はそれらの変形もしくは組み合わせなどの複数のデータ記憶デバイス（data storage device：ＤＳＤ）が共通のエンクロージャ内に収容され得る大容量のデジタルデータ記憶システムが商業的に求められている。データ記憶システムは、多くの場合、複数のＤＳＤ列がその上に取り付けられた複数のシェルフを収容する大きなエンクロージャを含む。

前述のように、ランダム読み出し性能は、データ記憶デバイスの性能を制限する要因であり、読み出しプロセスに待ち時間を生じさせ、そのためにデバイスの全体的な性能に影響を及ぼすおそれがある。したがって、次にどのアドレスが読み出されるのかを予測する手段は、時間を節約し、デバイス全体の待ち時間の短縮につながると考えられる。このように、どのデータが次にコントローラから要求されるかを予測し、「先読み」（又は「プリフェッチ」）を開始する方法は、ランダム読み出し性能を向上させ、デバイスの待ち時間を短縮することができる。

図１１は、一実施形態に係る、簡略化されたコンピューティングシステムのアーキテクチャを示すブロック図である。例示するコンピューティングシステムアーキテクチャは、複数のデータ記憶デバイス（ＤＳＤ）１１０４ａ（ＤＳＤ１）、１１０４ｂ（ＤＳＤ２）、及び１１０４ｎ（ＤＳＤｎ）（集合的に１１０４ａ～１１０４ｎ）を含むデータ記憶システム１１００を含み、ｎは実装ごとに異なってもよいＤＳＤの任意の数を表す。各ＤＳＤ１１０４ａ～１１０４ｎは、対応する通信又はインターフェースプロトコル１１１５に従って、それぞれの通信インターフェース１１１４を介してシステムコントローラ１１０２と通信を行い、システムコントローラ１１０２のある程度のレベルの監視制御下にある。各ＤＳＤ１１０４ａ～１１０４ｎは、対応する不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ：ＮＶＭ）１１０６（例えば、典型的には、ＳＳＤの場合はＮＡＮＤフラッシュメモリの形態であり、ＨＤＤの場合は回転磁気ディスク媒体の形態である）との間でどのようにデータの書き込み及び読み出しが行われるのかを監督するそれぞれのＤＳＤメモリコントローラ１１０８によって制御される、対応するＮＶＭ１１０６を含む。

データ記憶システム１１００のシステムコントローラ１１０２は、少なくともメモリ１１１０、プロセッサ１１１２及び読み出しキュー１１１３を含む。読み出しキュー１１１３は、ホスト１１５０からの読み出し要求を受信し、及び／又は読み出し要求によって追加され、読み出し要求は、（例えば、論理ブロックアドレス又は「ＬＢＡ」、あるいは物理ブロックアドレス又は「ＰＢＡ」を介して）要求されたデータを取得するか又は読み出すＮＶＭ １１０６内の位置を指示することによって、対応するＤＳＤコントローラ１１０８が所与の読み出し要求によって指示される適切なＮＶＭ １１０６メモリ位置からデータをフェッチすることを可能にしてもよい。読み出しキュー１１１３は、内部に別個に図示されているが、システムコントローラ１１０２の外部又は内部のいずれに実装されてもよく、あるいはメモリ１１１０内に実装されてもよい。他の要素、接続などがシステムコントローラ１１０２に関与し得るが、明確化の目的で本明細書には図示されていないことが理解されよう。

システムコントローラ１１０２又はＤＳＤメモリコントローラ１１０８によって実行又は実行可能であるものとして本明細書で説明される処理、機能、手順、動作、方法ステップなどは、１つ以上のメモリユニットに格納され、１つ以上のプロセッサによって実行されるとそのような実行を引き起こす命令の１つ以上のシーケンスを実行することによる実行を含んでもよい。システムコントローラ１１０２及びＤＳＤコントローラ１１０８は、ソフトウェア、ハードウェア、及びファームウェアの任意の形態及び／又は組み合わせで具現化されてもよい。例えば、システムコントローラ１１０２は、そのような命令（非限定的な例として、ファームウェアなど）を格納するための少なくとも１つのメモリユニット（例えば、メモリ１１１０）と、そのような命令を実行するための少なくとも１つのプロセッサ（例えば、プロセッサ１１１２）とを含む特定用途向け集積回路（ＡＳＩＣ）を備え、本明細書の他の箇所に記載されているような先読み機能を可能にしてもよい。

データ記憶システム１１００は、ホスト１１５０と通信可能に結合されてもよく、ホストは、実行可能コードが実行されるハードウェアマシン（非限定的な例として、コンピュータもしくはハードウェアサーバなど）内で、又は１つ以上のプロセッサ（非限定的な例として、ストレージサーバ、ファイルサーバ、データベースサーバ、アプリケーションサーバ、メディアサーバなどのソフトウェアサーバなど）によって実行可能なソフトウェア命令として具現化されてもよい。ホスト１１５０は、一般に、データ記憶システム１１００のクライアントを表し、データ記憶システム１１００との間で読み出し要求及び書き込み要求（入出力又は「ＩＯ」）を行う能力を有する。システムコントローラ１１０２は、データ記憶デバイス又はＤＳＤ１１０４ａ～１１０４ｎなどのデバイスのアレイにＩＯ呼び出しを行う任意のデバイスに関して「ホスト」という用語がしばしば使用されることから、「ホスト」とも称され得ることに留意されたい。ホスト１１５０は、これらに限定されないが、シリアルＡＴＡ（ＳＡＴＡ）、ファイバチャネル、ファイアワイヤ、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、アドバンスド・テクノロジー・アタッチメント／インテグレーティド・ドライブ・エレクトロニクス（ＡＴＡ／ＩＤＥ）、ユニバーサル・シリアル・バス（ＵＳＢ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）などのデータ記憶システム１１００と通信する際に、１つ以上のインターフェースプロトコルを利用してもよい。
以前の読み出し動作に基づくメタデータヒントを使用した読み出し予測

分析によれば、ランダム読み出しログは、かなりの量の反復パターンを示す。一実施形態では、「先読み」の１つのアプローチが、現在の読み出しアドレスのメタデータに次の読み出しコマンドアドレスを保存することを含む。このメタデータ更新は、一実施形態では、メモリ位置の読み出しとその中への新しい値の書き込みとの両方をアトミック操作として同時に行う従来の「リード・モディファイ・ライト」操作によって実行されてもよい。先読みのこのアプローチは、一般に、受信する読み出しコマンドごとに、以前の読み出しコマンドのメタデータを現在の読み出しコマンドの位置（及びサイズ）への指示（例えば、「ヒント」）で更新することを含んでもよい。その後、この情報を、将来、すなわち、同じ読み出しコマンドを受信した時に、将来のランダム読み出しコマンドのプリフェッチを実行するために使用することができる。したがって、サービス品質（ＱｏＳ）パラメータを大幅に向上させることができる。すなわち、（例えば、コマンドの受信から完了ポスティングまでなどの）コマンド実行待ち時間において、先読み予測ヒット率が高い場合、媒体からの事前の読み出しによってコマンド実行の待ち時間が短縮される。したがって、コマンド実行待ち時間などの形のＱｏＳは、例えば、ホストがデバイスに（例えば最大８個などの）少数の未処理コマンドしか一度に送信しない低キュー深度シナリオにおいては、特に注目に値するパラメータである。

図１２は、一実施形態による、読み出し時間を短縮するアプローチを説明するブロック図である。例えば、このようなプロセスは、マルチアプリケーション及び／又はマルチホストメモリシステム環境内で実施されてもよい。このアプローチ又は動作は、（ｉ）ランダム読み出し動作の基礎となるパターン発見又は特定し、プロセス間を区別すること、及び（ｉｉ）データ／メタデータを予測及び更新することの２つのプロセスを含むように実施されてもよい。

図１２は、複数のホスト読み出し要求又はコマンドがその中に配置又は一時的に格納されて処理を待機している読み出しキュー１１１３を示す。例えば、一連の受信された読み出し要求「Ｒｅａｄ ｎ」、「Ｒｅａｄ ｎ＋１」、「Ｒｅａｄ ｎ＋ｘ」が読み出しキュー１１１３内に図示されており、ｎは、処理のための次の（すなわち、キューの先頭にある）読み出し要求を表し、ｘは、任意の所与の時点で読み出しキュー１１１３内に保持されている任意の数の読み出し要求を表す。一実施形態では、現在の読み出し要求「Ｒｅａｄ ｎ」（プロセス１２０２としてラベル付けされている）を反復的に処理することは、ブロック１２０３において、要求「Ｒｅａｄ ｎ」の送信元の（例えば、図１１のホスト１１５０上で実行する）アプリケーションを識別するアプリケーション識別子（「ＩＤ」）に基づき、読み出しキュー１１１３から処理された読み出し要求の集合から読み出しパターンをソートすることを含む。例えば、コントローラ１１０２（図１１）は、アクティブな現在のアプリケーションＩＤのテーブルを維持してもよく、コントローラ１１０２は、所与のアプリケーションＩＤに関連付けられた読み出し要求の受信に応答して、そのアプリケーションＩＤに関連付けられた次の読み出し要求「Ｒｅａｄ ｎ＋１」の読み出しキュー１１１３を監視する。したがって、ブロック１２０４において、アプリケーションＩＤごとに対応する読み出しパターンが決定又は特定される。

ブロック１２０５において、ブロック１２０４で特定された読み出しパターンから、一実施形態に係る書き込み要求、コマンド又はパターンを除いて（例えば、読み出し要求及び書き込み要求は、多くの場合、システム性能能力／メトリックの面で別々に考慮されるため）、次の読み出し要求が予測される（「Ｒｅａｄ ｎ＋１」の予測）。そこから、ブロック１２０６において、ブロック１２０５の次の読み出し要求予測に基づき、「Ｒｅａｄ ｎ＋１」に対応する次の記憶アドレスを含む、「Ｒｅａｄ ｎ」に対応するメタデータ１２０７に対する更新が、ＮＶＭ １１０６にプッシュ又は格納される。すなわち、「Ｒｅａｄ ｎ」要求に対応するＮＶＭ １１０６内のメタデータ１２０７は、次の読み出し要求、すなわち「Ｒｅａｄ ｎ＋１」要求から取得された次のデータ記憶アドレスで更新される。一実施形態では、上述のように、ホスト書き込みコマンドに応答してではなく、例えば読み出しキュー１１１３からの「Ｒｅａｄ ｎ＋１」要求の処理に応答して、ブロック１２０６で「Ｒｅａｄ ｎ」メタデータ更新が「リード・モディファイ・ライト」操作を利用してＮＶＭ １１０６にプッシュされる。したがって、「余分な」書き込み動作を追加しながら、結果として将来の読み出し性能に関する利点が得られる。更に、一実施形態では、「Ｒｅａｄ ｎ」要求に対応するメタデータ１２０７内で更新される次のデータ記憶アドレスは、（例えばＰＢＡなどの）物理アドレスではなく、（例えばＬＢＡなどの）論理アドレスであり、したがって、ガベージコレクション中にＮＶＭ １１０６内のメタデータ１２０７を更新しなければならないことに伴うパフォーマンスヒットが回避される。

したがって、上記に基づいて、別の「Ｒｅａｄ ｎ」読み出し要求がコントローラ１１０２（図１１）によって処理されるたびに、次の読み出し要求「Ｒｅａｄ ｎ＋１」の記憶位置（例えば記憶アドレス）の「ヒント」又は予測を「Ｒｅａｄ ｎ」に関連付けられたメタデータ１２０７から入手することが可能であり、「Ｒｅａｄ ｎ＋１」データを、後続の読み出し要求を処理する前にＮＶＭ １１０６（図１１）からプリフェッチすることができる。したがって、読み出しパターンに基づく予測が正確である場合は、「Ｒｅａｄ ｎ＋１」であると予想される次の読み出し要求に対応するデータは、既にコントローラ１１０２に利用可能となっており、その時点で応答読み出しコマンドを実行する必要がない。一実施形態によれば、（ブロック１２０３で）読み出し要求がそれぞれのアプリケーションＩＤに基づいてソートされていることを考慮して、「Ｒｅａｄ ｎ」に対応するＮＶＭ １１０６内のメタデータ１２０７は、同じアプリケーションＩＤに対応する「Ｒｅａｄ ｎ」及び「Ｒｅａｄ ｎ＋１」の両方に応答してのみ、「Ｒｅａｄ ｎ＋１」の次の記憶アドレスを含むように更新される。

一実施形態によれば、以前の「Ｒｅａｄ ｎ＋１」から特定されたＮＶＭ １１０６の次の記憶位置からの「次のデータ」１２０９は、読み出しキュー１１１３に対応するアイドル１２０８処理時間の発生に応答してフェッチされる。関連する一実施形態では、アイドル１２０８時間中にプリフェッチされたものなどの予測される次の読み出し要求「Ｒｅａｄ ｎ＋１」に対応する次のデータ１２０９は、ブロック１２１０において、キャッシュバッファ１２１１内に配置又は格納される（例えば、メモリ１１１０内に実装されてもよい）。したがって、次の読み出し要求「Ｒｅａｄ ｎ＋１」に対応するデータは、次の読み出し要求「Ｒｅａｄ ｎ＋１」を再び受信したことに応答して、読み出しコマンドを実行する必要なしにキャッシュバッファ１２１１内で既に利用可能となっており、したがって、キャッシュバッファ１２１１から直接ホスト１１５０（図１１）に返すことができる。

実装アーキテクチャの問題として、複数のアプリケーションＩＤについて前述の手順を維持するために、いくつかの「トラッカ」プロセス又は処理スレッドを維持し、各それぞれのトラッカがそれ自体のアプリケーションＩＤ及び対応する読み出し要求の受信、並びに対応する「先読み」要求及び／又はメタデータ更新を処理できるようにすることが好ましい。
データのプリフェッチ方法

図１３は、一実施形態におけるデータのプリフェッチ方法を示すフロー図である。図１３のプロセス又は手順を、１つ以上のメモリユニットに格納され、１つ以上のプロセッサによって実行されるとプロセスの実行を引き起こす命令の１つ以上のシーケンスとして実行するために実装してもよい。例えば、１つ以上のメモリユニット（例えば、図１１のメモリ１１１０、又はファームウェアに固有の読み出し専用メモリ（ＲＯＭ））に格納され、１つ以上のプロセッサ（例えば、図１１のシステムコントローラ１１０２のプロセッサ１１１２）によって実行されると、図１３に示すプロセスを実行及び／又は実行させることができる命令のシーケンス。

ブロック１３０２において、対応するデータ記憶アドレスを含む読み出し要求がホストから受信され、読み出し要求が読み出しキュー内に配置される。例えば、読み出し要求「Ｒｅａｄ ｎ」（図１２）がホスト１１５０（図１１）から読み出しキュー１１１３（図１１～図１２）に受信される。

ブロック１３０４において、対応する次のデータ記憶アドレスを含む次の読み出し要求がホストから受信され、次の読み出し要求が読み出しキュー内に配置される。例えば、読み出し要求「Ｒｅａｄ ｎ＋１」（図１２）がホスト１１５０から読み出しキュー１１１３に受信される。

ブロック１３０６において、不揮発性メモリ内の読み出し要求に対応するメタデータが、次の読み出し要求からの次のデータ記憶アドレスで更新される。例えば、読み出し要求「Ｒｅａｄ ｎ」に対応するメタデータ１２０７は、ＮＶＭ １１０６内で、次の読み出し要求「Ｒｅａｄ ｎ＋１」からの次のデータ記憶アドレスで更新される。

ブロック１３０８において、ホストからの読み出し要求を再度受信することに応答して、読み出し要求に対応するメタデータから次のデータ記憶アドレスが不揮発性メモリから読み出される。例えば、読み出し要求「Ｒｅａｄ ｎ」をホスト１１５０から再度受信することに応答して、読み出し要求「Ｒｅａｄ ｎ」に対応するメタデータ１２０７（図１２）からの次のデータ記憶アドレスがＮＶＭ １１０６から読み出される。

ブロック１３１０において、読み出しキューからの後続の読み出し要求を処理する前に、次のデータ記憶アドレスからの次のデータがフェッチされる。例えば、ブロック１３０８でＮＶＭ １１０６から読み出される次のデータ記憶アドレスからの次のデータは、読み出しキューからの後続の読み出し要求を処理する前に、すなわち、後続の読み出し要求が実際に読み出し要求「Ｒｅａｄ ｎ＋１」となることを予測してフェッチされる。

図１４は、一実施形態における、データを読み出しキューにプリフェッチする方法を示すフロー図である。図１３と同様に、図１４のプロセス又は手順を、１つ以上のメモリユニットに格納され、１つ以上のプロセッサによって実行されるとプロセスの実行を引き起こす命令の１つ以上のシーケンスとして実行するために実装してもよい。例えば、１つ以上のメモリユニット（例えば、図１１のメモリ１１１０、又はファームウェアに固有の読み出し専用メモリ（ＲＯＭ））に格納され、１つ以上のプロセッサ（例えば、図１１のシステムコントローラ１１０２のプロセッサ１１１２）によって実行されると、図１３のプロセスの任意の継続プロセス及び／又は拡張プロセスとして理解することができる図１４に示すプロセスを実行及び／又は実行させることができる命令のシーケンス。

ブロック１４０２において、読み出しキューに関連付けられた、又は対応するアイドル処理時間の発生に応答して、次のデータ記憶アドレスからの次のデータがフェッチされる。例えば、ＮＶＭ １１０６から読み出される次のデータ記憶アドレスからの次のデータは、読み出しキュー１１１３内の後続の読み出し要求が読み出し要求「Ｒｅａｄ ｎ＋１」となることを予測して、アイドル時間中にＮＶＭ １１０６からフェッチされる。

ブロック１４０４において、次のデータ記憶アドレスからの次のデータがキャッシュバッファ内に配置される。例えば、ブロック１４０２でフェッチされた次のデータは、読み出し要求「Ｒｅａｄ ｎ」に関連付けられたメタデータ１２０７から（元々は読み出し要求「Ｒｅａｄ ｎ＋１」から）の次のデータ記憶アドレスに基づいて、キャッシュバッファ１２１１に格納される。

ブロック１４０６において、ホストから次の読み出し要求を再度受信することに応答して、次のデータがキャッシュバッファ１２１１からホストに返される。例えば、ホスト１１５０から次の読み出し要求「Ｒｅａｄ ｎ＋１」を再度受信することに応答して、次のデータがキャッシュバッファ１２１１から読み出され、ホスト１１５０に戻される。

このような改良された先読み技術は、上述の記載及び例示から明らかであり得るように、様々な技術的利点を提供する。例えば、予測される次の読み出し要求よりも前にデータをプリフェッチすることで、読み出しが高速化する。このことが、これらのデータが媒体上に散在しているために、完了までの時間量が長いランダム読み出しの場合に特に有益であってもよい。

本発明の態様が、システム、方法、又はコンピュータプログラム製品として具現化されてもよいことは、当業者に理解されよう。よって、本発明の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様及びハードウェアの態様を組み合わせた実施形態の形をとってもよく、これら全ては概して本明細書において「回路」、「モジュール」、又は「システム」として参照され得る。更に、本開示の態様は、コンピュータ可読プログラムコードがその上で具現化されている１つ以上のコンピュータ可読媒体において具現化されるコンピュータプログラム製品の形を取ってもよい。

含まれる説明及び図は、当業者に最良の形態を作製及び使用する方法を教示するための特定の実施形態を描写する。本発明の原理を教示する目的で、いくつかの従来の態様は、簡略化又は省略されている。当業者は、本開示の範囲内に含まれるこれらの実施形態からの変形を理解するであろう。当業者であれば、上記の特徴を様々な手法で組み合わせて、複数の実施形態を形成してもよいことも理解するであろう。その結果、本発明は、上述の特定の実施形態に限定されるものではなく、特許請求の範囲及びそれらの均等物によってのみ限定される。

Claims (20)

1. 電子デバイスであって、
   不揮発性記憶媒体と、
   読み出しキューと、
   前記不揮発性記憶媒体に結合された制御回路であって、
   対応するデータ記憶アドレスを含む読み出し要求をホストから受信し、前記読み出し要求を前記読み出しキュー内に配置し、
   対応する次のデータ記憶アドレスを含む次の読み出し要求を前記ホストから受信し、前記次の読み出し要求を前記読み出しキュー内に配置し、
   前記不揮発性記憶媒体内の前記読み出し要求に対応するメタデータを、前記次の読み出し要求からの前記次のデータ記憶アドレスで更新するように構成された、制御回路と、
   を備える、電子デバイス。
2. 前記制御回路が、
   前記ホストから前記読み出し要求を再度受信することに応答して、
   前記不揮発性記憶媒体から、前記読み出し要求に対応する前記メタデータから前記次のデータ記憶アドレスを読み出し、
   後続の読み出し要求を処理する前に、前記次のデータ記憶アドレスから次のデータをフェッチするように更に構成されている、請求項１に記載の装置。
3. 前記制御回路が、
   前記読み出しキューに対応するアイドル処理時間の発生に応答して、前記次のデータ記憶アドレスから次のデータをフェッチするように更に構成されている、請求項１に記載の装置。
4. 前記不揮発性記憶媒体における前記読み出し要求に対応する前記メタデータの前記更新が、書き込み要求を除いた前記次の読み出し要求に基づき、かつ前記次の読み出し要求に応答してのものである、請求項１に記載の装置。
5. 前記読み出し要求に対応する前記メタデータ内で更新される前記次のデータ記憶アドレスが、前記次の読み出し要求に対応する論理ブロックアドレス（ＬＢＡ）である、請求項１に記載の装置。
6. 前記制御回路が、
   キャッシュバッファ内に前記次のデータ記憶アドレスからの次のデータを配置するように更に構成されている、請求項１に記載の装置。
7. 前記制御回路が、
   前記ホストから前記次の読み出し要求を再度受信することに応答して、前記キャッシュバッファから前記次のデータを前記ホストに返すように更に構成されている、請求項６に記載の装置。
8. 前記制御回路が、
   前記メタデータの前記更新が、リード・モディファイ・ライト・コマンドを利用して、前記不揮発性記憶媒体に前記次のデータ記憶アドレスを書き込むことを含むように更に構成されている、請求項１に記載の装置。
9. 前記制御回路が、
   前記読み出し要求の各々に対応するアプリケーション識別子に基づいて、１つ以上のホストからの読み出し要求をソートするように更に構成されており、
   前記不揮発性記憶媒体における前記読み出し要求に対応する前記メタデータの前記次のデータ記憶アドレスでの前記更新が、同じアプリケーション識別子に対応する前記読み出し要求と前記次の読み出し要求の両方にのみ応答してのものである、請求項１に記載の装置。
10. 前記制御回路が、
    各異なるアプリケーション識別子に対応するそれぞれのトラッカ処理を実行して、各それぞれのアプリケーション識別子に対応する読み出し要求に対応する前記メタデータを更新するように更に構成されている、請求項９に記載の装置。
11. 前記装置が、データ記憶デバイスである、請求項１に記載の装置。
12. 方法であって、
    対応するデータ記憶アドレスを含む読み出し要求をホストから受信し、前記読み出し要求を読み出しキュー内に配置することと、
    対応する次のデータ記憶アドレスを含む次の読み出し要求を前記ホストから受信し、前記次の読み出し要求を前記読み出しキュー内に配置することと、
    不揮発性記憶装置における前記読み出し要求に対応するメタデータを、前記次の読み出し要求からの前記次のデータ記憶アドレスに対応する論理アドレスで更新することと、
    を含む、方法。
13. 前記ホストから前記読み出し要求を再度受信することに応答して、前記不揮発性記憶装置から、前記読み出し要求に対応する前記メタデータから前記次のデータ記憶アドレスを読み出すことと、後続の読み出し要求を処理する前に、前記次のデータ記憶アドレスから次のデータをフェッチすることと、を更に含む、請求項１２に記載の方法。
14. 前記読み出しキューに対応するアイドル処理時間の発生に応答して、前記次のデータ記憶アドレスからの次のデータをフェッチすることを更に含む、請求項１２に記載の方法。
15. キャッシュバッファ内に前記次のデータ記憶アドレスからの次のデータを配置することを更に含む、請求項１２に記載の方法。
16. 前記ホストから前記次の読み出し要求を再度受信することに応答して、前記キャッシュバッファから前記次のデータを前記ホストに返すことを更に含む、請求項１５に記載の方法。
17. 前記メタデータの前記更新が、リード・モディファイ・ライト・コマンドを利用して、前記不揮発性記憶装置に前記次のデータ記憶アドレスに対応する前記論理アドレスを書き込むことを含む、請求項１２に記載の方法。
18. 前記読み出し要求の各々に対応するアプリケーション識別子に基づいて、１つ以上のホストからの読み出し要求をソートすることを更に含み、前記読み出し要求に対応する前記メタデータの前記更新が、同じアプリケーション識別子に対応する前記読み出し要求と前記次の読み出し要求との両方にのみ応答して行われる、請求項１２に記載の方法。
19. 各異なるアプリケーション識別子に対応するそれぞれのトラッカ処理を実行して、各それぞれのアプリケーション識別子に対応する読み出し要求に対応する前記メタデータを更新することを更に含む、請求項１８に記載の方法。
20. コンピューティングシステムであって、
    対応するデータ記憶アドレスを含む読み出し要求をホストから受信し、前記読み出し要求を読み出しキュー内に配置するための手段と、
    対応する次のデータ記憶アドレスを含む次の読み出し要求を前記ホストから受信し、前記次の読み出し要求を前記読み出しキュー内に配置するための手段と、
    不揮発性メモリにおける前記読み出し要求に対応するメタデータを、前記次の読み出し要求からの前記次のデータ記憶アドレスで更新するための手段と、
    前記ホストから前記読み出し要求を再度受信することに応答して、
    前記不揮発性メモリから、前記読み出し要求に対応する前記メタデータから前記次のデータ記憶アドレスを読み出すための手段と、
    後続の読み出し要求を処理する前に、前記次のデータ記憶アドレスから次のデータをフェッチするための手段と、
    を備える、コンピューティングシステム。

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