JP2022043997A - Manufacturing method of an element of an electronic device having improved reliability, and related element, electronic device, and electronic apparatus - Google Patents

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Abstract

To provide a manufacturing method of an element of an electronic device having improved reliability, a related element, an electronic device, and electronic apparatus.SOLUTION: A manufacturing method of an anchorage element 82 of a passivation layer 69 of an electronic device 50 is provided, comprising: forming, in a semiconductor body 80 made of SiC and at a certain distance from a top surface 52a of a semiconductor body 80, a first implanted region having, along a first axis (X), a first maximum dimension value d1; forming, in the semiconductor body 80, a second implanted region, which is superimposed to the first implanted region and has a second maximum dimension d2 smaller than the first maximum dimension d1; and carrying out a process of thermal oxidation of the first implanted region and the second implanted region in order to form the anchorage element.SELECTED DRAWING: Figure 1

Description

本発明は、電子装置の固定要素の製造方法、固定要素、電子装置、及び電子機器に関するものである。特に、本発明は、サーマルサイクリングテスト期間中にシリコンカーバイド（ＳｉＣ）電子パワーデバイスの信頼性を改善すべく適合された固定要素に関するものである。 The present invention relates to a method for manufacturing a fixed element of an electronic device, a fixed element, an electronic device, and an electronic device. In particular, the present invention relates to fixed elements adapted to improve the reliability of silicon carbide (SiC) electronic power devices during thermal cycling tests.

公知の如く、ワイドバンドギャップ（例えば、１．１ｅＶよりも一層大きなバンドギャップのエネルギ値Ｅｇを有するもの）、低オン状態抵抗（ＲＯＮ）、熱伝導性の高い値、高動作周波数、及び電荷キャリアの高飽和速度を有している半導体物質は、特にパワー適用例においてのダイオード又はトランジスタ等の電子部品を製造するために理想的なものである。この様な特徴を有しており且つ電子部品を製造するために使用されることが考慮されている物質はシリコンカーバイド（ＳｉＣ)である。特に、シリコンカーバイドは、その種々のポリタイプ（例えば、３Ｃ－ＳｉＣ，４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ等）において、上述した特性に関する限り、シリコンよりも好適である。 As is known, wide bandgap (eg, one with a bandgap energy value Eg much larger than 1.1eV ), low on-state resistance (RON), high thermal conductivity, high operating frequency, and charge. Semiconductor materials with high carrier saturation rates are ideal for manufacturing electronic components such as diodes or transistors, especially in power applications. Silicon carbide (SiC) is a substance that has such characteristics and is considered to be used for manufacturing electronic components. In particular, silicon carbide is more preferred than silicon in its various polytypes (eg, 3C-SiC, 4H-SiC, 6H-SiC, etc.) as far as the above-mentioned properties are concerned.

シリコン基板上に設けられる同様のデバイスと比較して、シリコンカーバイド基板上に設けられる電子デバイスは、低オン状態出力抵抗、低リーク電流、高出力パワー、高動作温度、及び高動作周波数等の種々の利点を有している。 Compared to similar devices installed on a silicon substrate, electronic devices installed on a silicon carbide substrate have a variety of low on-state output resistance, low leakage current, high output power, high operating temperature, high operating frequency, etc. Has the advantages of.

しかしながら、ＳｉＣを基礎とした電子デバイスの開発及び製造は、パッシベーション層（該電子デバイス内に含まれており且つ、例えば、該電子デバイスのＳｉＣ半導体本体上を延在している）の電気的及び機械的な特性等の要因によって制限されている。特に、ポリマー物質（例えば、ポリイミド）を使用してパッシベーション層を設けることが知られており、それは、電子デイバスの高い動作温度に耐えることを可能とし且つ、例えば、４００ｋＶ／ｍｍよりも一層高い高誘電体強度を有している。より詳細に説明すると、ポリマー物質の高い誘電体強度は、パッシベーション層が、電気的ブレークダウンを生じること無しに、従って電気的に導電性となること無しに、高い電界、従ってそれを横断しての高い電位差に耐えることを保証する。 However, the development and manufacture of SiC-based electronic devices involves the electrical and electrical of the passivation layer, which is contained within the electronic device and, for example, extends over the SiC semiconductor body of the electronic device. It is limited by factors such as mechanical characteristics. In particular, it is known to provide a passivation layer using a polymeric material (eg, polyimide), which allows it to withstand the high operating temperatures of the electronic device and is much higher than, for example, 400 kV / mm. It has dielectric strength. More specifically, the high dielectric strength of the polymeric material allows the passivation layer to traverse a high electric field, and thus, without causing electrical breakdown, and thus without being electrically conductive. Guarantees that it can withstand high potential differences.

しかしながら、ポリマー物質は高い熱膨張係数（ＣＴＥ）（例えば、ポリベンゾビスオキサゾール物質－ＰＩＸに対するＣＴＥ＝４３Ｅ－６ １／Ｋ）を有しており、このことは、より低い熱膨張係数（ＣＴＥ＝３．８Ｅ－６ １／Ｋ）を有しているＳｉＣに対しての該パッシベーション層の付着性の問題を発生させる。 However, the polymeric material has a high coefficient of thermal expansion (CTE) (eg, CTE = 43E- 6 1 / K for polybenzobisoxazole material-PIX), which means a lower coefficient of thermal expansion (CTE =). 3.8E- 6 1 / K) causes the problem of adhesion of the passivation layer to SiC.

特に、パッシベーション層とＳｉＣとの間の上記付着性の問題は、サーマルサイクリングテスト（例えば、約－５０℃と約＋１５０℃との間で実施される）期間中、又は電子デバイスの使用期間中に、該電子デバイスが大きな温度変化に露呈される場合（例えば、約２００℃に等しい又はそれよりも一層大きな動作温度差に露呈される場合）に発生する場合がある。パッシベーション層とＳｉＣとの間のＣＴＥにおける大きさの差異に起因して、前記大きな温度変化はパッシベーション層とＳｉＣと間の界面に機械的応力を発生させ、それがＳｉＣ半導体本体からのパッシベーション層の剥離を起こす場合がある（少なくとも部分的に）。 In particular, the problem of adhesion between the passivation layer and SiC is during the thermal cycling test (eg, performed between about -50 ° C and about + 150 ° C) or during the use of the electronic device. , May occur when the electronic device is exposed to large temperature changes (eg, when exposed to operating temperature differences equal to or greater than about 200 ° C.). Due to the size difference in CTE between the passivation layer and SiC, the large temperature change causes mechanical stress at the interface between the passivation layer and SiC, which is the passivation layer from the SiC semiconductor body. May cause peeling (at least partially).

前記剥離が十分に広範囲のもの（例えば、パッシベーション層のどの部分も、最早、電子デバイスの異なる電位にある２つのメタリゼーション間に介在しておらず、従ってそれらは単に空気によってのみ離隔されているに過ぎないような様相）である場合には、この界面において電気的放電が発生する場合があり、そのことが電子デバイス自身に対する損傷となる場合がある。特に、電子デバイスに対する損傷のリスクは、該電子デバイスが逆バイアス状態で使用されている場合には、耐えるべき電圧差が大きい（例えば、１０００Vよりも一層大きい）ために、増加することとなる。 The detachment is wide enough (eg, no part of the passivation layer is no longer intervening between two metallizations at different potentials of the electronic device, so they are only separated by air. In the case of only the appearance), an electric discharge may occur at this interface, which may cause damage to the electronic device itself. In particular, the risk of damage to an electronic device is increased when the electronic device is used in a reverse biased state due to the large voltage difference to withstand (eg, even greater than 1000V).

上述した問題に対する既知の解決手段は、ＳｉＣ半導体本体との界面における機械的応力を制限すべく適用されるパッシベーションマルチ層を形成するために互いに異なる物質（例えば、順に、シリコン窒化物、シリコン酸化物、及びポリイミド）からなる複数個の誘電体層を使用するものである。しかしながら、これらの解決手段は、電子デバイスが大きな温度変化に露呈され且つ逆バイアス条件における高電圧差に露呈される場合には効果的なものではないことが分かっている。 Known solutions to the problems described above are different materials (eg, silicon nitrides, silicon oxides, in order) to form passivation multi-layers applied to limit mechanical stress at the interface with the SiC semiconductor body. , And polyimide), and a plurality of dielectric layers are used. However, these solutions have been found to be ineffective when the electronic device is exposed to large temperature changes and high voltage differences under reverse bias conditions.

本発明の目的とするところは、上述した従来技術の欠点を解消することが可能な、電子デバイスの固定要素の製造方法、固定要素、電子デバイス、及び電子機器を提供することである。 An object of the present invention is to provide a method for manufacturing a fixed element of an electronic device, a fixed element, an electronic device, and an electronic device, which can eliminate the above-mentioned drawbacks of the prior art.

本発明によれば、電子デバイスの固定要素の製造方法、固定要素、電子デバイス、及び電子機器が特許請求の範囲に定義される如くに提供される。 According to the present invention, a method for manufacturing a fixed element of an electronic device, a fixed element, an electronic device, and an electronic device are provided as defined in the claims.

本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的な例である好適実施例について以下に説明する。 In order to better understand the present invention, preferred embodiments, which are purely non-limiting examples, are described below with reference to the accompanying drawings.

本発明の１実施例に基づく電子デバイスを示した概略断面図。Schematic cross-sectional view showing an electronic device based on one embodiment of the present invention. 本発明の別の実施例に基づく電子デバイスを示した概略断面図。Schematic cross-sectional view showing an electronic device according to another embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスを示した概略平面図。The schematic plan view which showed the electronic device of FIG. 1 based on 1 Example of this invention. 本発明の別の実施例に基づく図２の電子デバイスを示した概略平面図。FIG. 2 is a schematic plan view showing the electronic device of FIG. 2 based on another embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention. 本発明の１実施例に基づく図１の電子デバイスの製造におけるある段階の状態を示した概略断面図。FIG. 6 is a schematic cross-sectional view showing a state of a certain stage in the manufacture of the electronic device of FIG. 1 based on one embodiment of the present invention.

以下の説明において本発明の種々の実施例に対して共通の要素には同一の参照番号を付してある。 In the following description, the elements common to the various embodiments of the invention are given the same reference numbers.

図１は、本発明の一つの側面に基づく電子デバイス、即ち電子装置（より詳細には、合体型ＰｉＮショットキーＭＰＳ装置又は接合障壁ショットキーＪＢＳ装置）５０をＸ，Ｙ，Ｚの（三軸）カーテシアン座標系における横断面図で示している。特に、ＭＰＳ装置５０は、軸Ｘ及びＺによって定義される面において図１中に示されており且つそれは電子機器（不図示であるが、例えばノートブック、携帯電話、太陽電池システム、電気自動車用のトラクションインバーター等）内に設けられている。 FIG. 1 shows an electronic device based on one aspect of the present invention, that is, an electronic device (more specifically, a combined PiN shot key MPS device or a junction barrier shot key JBS device) 50 of X, Y, Z (triaxial). ) It is shown in the cross-sectional view in the Cartesian coordinate system. In particular, the MPS device 50 is shown in FIG. 1 in the plane defined by the axes X and Z, which is an electronic device (not shown, for example, for notebooks, mobile phones, solar cell systems, electric vehicles). It is installed in the traction inverter etc.).

ＭＰＳ装置５０は、互いに反対側に表面５３ａと表面５３ｂとが設けられており、表面５３ａと５３ｂとの間の厚さが例えば５０μｍと３５０μｍとの間でより特定的には１６０μｍと２００μｍとの間で例えば１８０μｍであり、第１ドーパント濃度を有しているＮ型のＳｉＣからなる基板５３と；互いに反対側に上部表面５２ａと底部表面５２ｂとを有しており該基板５３の該表面５３ａ上を延在しており（詳細には、該表面５３ａと５２ｂとは互いに接触している）且つ該表面５２ａと５３ｂとの間の厚さが例えば５μｍと１５μｍとの間であり該第１ドーパント濃度よりも一層低い第２ドーパント濃度を有しているＮ型のＳｉＣからなるドリフト層（エピタキシャル態様で成長されている）５２と；該基板５３の該表面５３ｂ上を延在しているオーミックコンタクト領域又は層５６（例えば、ニッケルシリサイドからなる）と；該オーミックコンタクト領域５６上を延在している例えばＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕからなるカソードメタリゼーション５７と；該ドリフト層５２の該上部表面５２ａに面しており該ドリフト層５２内のＰ型の少なくとも１個のドープ領域５９’及び、各ドープ領域５９’に対して、各ドープ領域が５９’が該ドリフト層５２と夫々の接合障壁（ＪＢ）要素５９を形成するような夫々のオーミックコンタクト（不図示であり且つ既知のタイプのもの；例えば、各オーミックコンタクトが、該ドープ領域５９’によって該ドリフト層５２から物理的に離隔されているように該上部表面５２ａから開始して測定した１ｎｍと数十ｎｍとの間の深さ該上部表面５２ａから開始して夫々のドープ領域５９’内に軸Ｚに沿って或る深さ延在している）と；該ドリフト層５２の該上部表面５２ａに面して該ドリフト層５２内に延在しており且つ該ＪＢ要素５９を完全に取り囲んでいる（軸Ｘ及びＹによって定義される面ＸＹに対して平行に）特にＰ型の更なるドープ領域である端部終端領域又は保護リング６０と；該ＪＢ要素５９を完全に取り囲み（該面ＸＹに対して平行に）且つ該保護リング６０と少なくとも部分的にオーバーラップするように該ドリフト層５２の該上部表面５２ａ上を延在している絶縁層６１（オプション）と；該絶縁層６１によって外側が区画化されている該上部表面５２ａの第１部分上を延在しており且つ更にオプションとして該絶縁層６１上を部分的に延在している例えばＴｉ／ＡｌＡｉＣｕ又はＮｉ／ＡｌＳｉＣｕからなるアノードメタリゼーション５８と；該アノードメタリゼーション５８上、該絶縁層６１上、及び該アノードメタリゼーション５８にも該絶縁層６１にも面していない該上部表面５２ａの第２部分上を延在しているポリイミド等のポリマー物質（例えば、ＰＩＸ）からなるパッシベーション層６９とを有している。 The MPS apparatus 50 is provided with surfaces 53a and 53b on opposite sides, and the thickness between the surfaces 53a and 53b is, for example, between 50 μm and 350 μm, more specifically 160 μm and 200 μm. A substrate 53 made of N-type SiC having a distance of, for example, 180 μm and having a first dopant concentration; the surface 53a of the substrate 53 having an upper surface 52a and a bottom surface 52b on opposite sides of each other. The first is extending above (specifically, the surfaces 53a and 52b are in contact with each other) and the thickness between the surfaces 52a and 53b is, for example, between 5 μm and 15 μm. A drift layer (grown in an epitaxial mode) 52 made of N-type SiC having a second dopant concentration even lower than the dopant concentration; an ohmic extending over the surface 53b of the substrate 53. With a contact region or layer 56 (eg, made of nickel silicide); with a cathode metallization 57 consisting of, for example, Ti / NiV / Ag or Ti / NiV / Au extending over the ohmic contact region 56; the drift layer. At least one P-shaped dope region 59'in the drift layer 52 facing the upper surface 52a of 52, and each doping region 59', each doping region 59'is the drift layer 52. Each ohmic contact (not shown and of a known type; for example, each ohmic contact is physically from the drift layer 52 by the doped region 59', such as forming a bonding barrier (JB) element 59 with each. Depth between 1 nm and tens of nm measured starting from the upper surface 52a so as to be separated from each other, starting from the upper surface 52a and within each doping region 59'along the axis Z. (Extended to a certain depth); it extends into the drift layer 52 facing the upper surface 52a of the drift layer 52 and completely surrounds the JB element 59 (axis X). And with the end termination region or protection ring 60, which is a further doped region of type P (parallel to the plane XY as defined by Y); completely enclosing the JB element 59 (parallel to the plane XY). And an insulating layer 61 (optional) extending over the upper surface 52a of the drift layer 52 so as to at least partially overlap the protective ring 60; the insulating layer 61 partitions the outside. It extends over the first portion of the upper surface 52a and, optionally, partially extends over the insulating layer 61. With an anodic metallization 58 of, for example, Ti / AlAiCu or Ni / AlSiCu present; on the anodic metallization 58, on the insulating layer 61, and facing both the anodic metallization 58 and the insulating layer 61. It has a passivation layer 69 made of a polymer substance (eg, PIX) such as polyimide extending over the second portion of the upper surface 52a.

一つ又はそれ以上のショットキーダイオード６２は、ドープ領域５９’に並んで、ドリフト層５２とアノードメタリゼーション５８との間の界面に形成されている。特に、（半導体－金属）ショットキー接合が該アノードメタリゼーション５８の夫々の部分と直接的に電気的コンタクトしているドリフト層５２の夫々の部分によって形成されている。 One or more Schottky diodes 62 are formed alongside the dope region 59'at the interface between the drift layer 52 and the anode metallization 58. In particular, the (semiconductor-metal) Schottky junction is formed by each portion of the drift layer 52 that is in direct electrical contact with each portion of the anode metallization 58.

更に、夫々のドープ領域５９’において延在する各オーミックコンタクトは、それを収容しているドープ領域５９’の電気的固有抵抗の値よりも一層低い電気的固有抵抗の値を有している電気的接続部を与えている。従って、該ＪＢ要素５９は、ドープ領域５９’と、ドリフト層５２と、基板５３とによって形成されているＰ－ｉ－Ｎダイオードである。 Further, each ohmic contact extending in each dope region 59'has an electrical eigenresistance value that is even lower than the electrical eigenresistance value of the dope region 59' containing it. It gives a target connection. Therefore, the JB element 59 is a Pi-N diode formed by the dope region 59', the drift layer 52, and the substrate 53.

該ＪＢ要素５９及びショットキーダイオード６２を包含するＭＰＳ装置５０の領域（即ち、該保護リング６０によって外側が区画されている領域）は該ＭＰＳ装置５０の活性区域５４である。 The region of the MPS apparatus 50 including the JB element 59 and the Schottky diode 62 (that is, the region outerly partitioned by the protection ring 60) is the active zone 54 of the MPS apparatus 50.

該基板５３及び該ドリフト層５２は該ＭＰＳ装置５０の半導体本体８０を形成している。 The substrate 53 and the drift layer 52 form the semiconductor body 80 of the MPS device 50.

該活性区域５４の外側で且つ該絶縁層６１から或る距離（軸Ｘに沿って）において、該半導体本体８０の横表面８０ａが存在しており、それは、例えば、該ドリフト層５２の該上部表面５２ａに対して実質的に直交する方向に延在している。該横表面８０ａは該ＭＰＳ装置５０を製造する期間中、特に、該ＭＰＳ装置５０が設けられるＳｉＣウエハのダイシング期間中に設けられる。換言すると、該横表面８０ａは、それから該ＭＰＳ装置５０ａが構成される該ＳｉＣウエハのスクライブライン（不図示）において設けられ、前記スクライブラインは、該ＸＹ面において、或る距離において、該活性区域５４、該保護リング６０、及び該絶縁層６１を取り囲んでいる。 A lateral surface 80a of the semiconductor body 80 is present outside the active zone 54 and at a distance (along the axis X) from the insulating layer 61, which is, for example, the upper portion of the drift layer 52. It extends in a direction substantially orthogonal to the surface 52a. The lateral surface 80a is provided during the period for manufacturing the MPS device 50, particularly during the dicing period for the SiC wafer on which the MPS device 50 is provided. In other words, the lateral surface 80a is then provided in a scribe line (not shown) of the SiC wafer to which the MPS device 50a is configured, the scribe line at a distance on the XY plane, the active zone. It surrounds 54, the protective ring 60, and the insulating layer 61.

該パッシベーション層６９は、更に、固定要素８２を有しており、それは該パッシベーション層６９を該半導体本体８０へ固定し且つ固着させるために、該上部表面５２ａを超えて該ドリフト層５２内に突出し且つ延在している。 The passivation layer 69 further comprises a fixing element 82, which projects beyond the upper surface 52a into the drift layer 52 in order to secure and secure the passivation layer 69 to the semiconductor body 80. And it is postponed.

該固定要素８２は、該活性区域５４と該横表面８０ａとの間（より詳細には、該絶縁層６１と該横表面８０ａとの間）で軸Ｘに対して平行に介在されている。 The fixing element 82 is interposed parallel to the axis X between the active zone 54 and the lateral surface 80a (more specifically, between the insulating layer 61 and the lateral surface 80a).

該固定要素８２は、パッシベーション層６９を半導体本体８０（特に、ドリフト層５２）に対して固定する形状とされており、且つ該半導体本体８０に関して該パッシベーション層６９の該活性区域５４においての剥離及び脱着を防止すべく適合されている。 The fixing element 82 has a shape that fixes the passivation layer 69 to the semiconductor body 80 (particularly, the drift layer 52), and the passivation layer 69 is peeled off and peeled off in the active zone 54 with respect to the semiconductor body 80. It is adapted to prevent attachment and detachment.

特に、該固定要素８２は、該パッシベーション層６９と該半導体本体８０とを互いに結合させ且つ一体的に固定させるために、該上部表面５２ａから開始した該ドリフト層５２内に延在しているキャビティ８３内にインターロックさせることによって収容され且つ配置されている。該キャビティ８３は、該固定要素８２の形状と相補的な形状を有している該ドリフト層５２の壁８３ａによって外側が区画化されている。 In particular, the fixing element 82 extends into the drift layer 52 starting from the upper surface 52a in order to bond and integrally fix the passivation layer 69 and the semiconductor body 80 to each other. It is housed and arranged by interlocking within 83. The cavity 83 is partitioned on the outside by a wall 83a of the drift layer 52 having a shape complementary to the shape of the fixing element 82.

特に、該固定要素８２は複数個の部分（特に、図１における第１部分及び第２部分８２ａ，８２ｂ）を有しており、それらは、軸Ｚに沿って互いに引き続き配置されており、且つ軸Ｘに対して平行に測定した夫々の寸法を有しており、それらの寸法は該上部表面５２ａから離れる方向において（従って、該底部表面５２ｂへ向かって）増加している。 In particular, the fixing element 82 has a plurality of portions (particularly, first and second portions 82a, 82b in FIG. 1), which are continuously arranged along the axis Z with respect to each other. It has dimensions measured parallel to axis X, and those dimensions increase away from the top surface 52a (and thus towards the bottom surface 52b).

詳細に説明すると、図１の実施例を参照すると、該パッシベーション層６９は、本体６９’（それは、該ドリフト層５２の該上部表面５２ａ上、該絶縁層６１上、及び該アノードメタリゼーション５８上を延在している）及び該固定要素８２（それは該ドリフト層５２内に延在している）を有している。前記第２部分８２ｂは、該パッシベーション層６９の該本体６９’と該第１接続部分８２ａとの間に軸Ｚに対して平行に介在されている。換言すると、該第１部分８２ａは、前記底部表面５２ｂからの該第２部分８２ｂの距離（例えば、該第２部分８２ｂの夫々の重心から開始して軸Ｚに対して平行に測定）よりも小さな該ドリフト層５２の該底部表面５２ｂからの或る距離（例えば、該第１部分８２ａの重心から開始して軸Ｚに対して平行に測定）にある。該第１部分８２ａは、軸Ｘに対して平行に測定し且つ第１値ｄ１を有している第１最大寸法を有しており、且つ該第２部分８２ｂは、軸Ｘに対して平行に測定し且つ該第１値ｄ１よりも一層小さな第２値ｄ２を有している第２最大寸法を有している。より詳細に説明すると、該第１値ｄ１は、軸Ｘに沿って互いに反対側の該第１部分８２ａの表面８２ａ’と８２ａ”との間を軸Ｘに沿って平行に測定したものであり、且つ該第２値ｄ２は、軸Ｘに沿って互いに反対側の該第２部分８２ｂの表面８２ｂ’と８２ｂ”との間の軸Ｘに沿って測定したものである。 More specifically, referring to the embodiment of FIG. 1, the passivation layer 69 is a body 69'(it is on the upper surface 52a of the drift layer 52, on the insulating layer 61, and on the anode metallization 58). Extends) and the fixed element 82, which extends within the drift layer 52. The second portion 82b is interposed between the main body 69'of the passivation layer 69 and the first connecting portion 82a in parallel with respect to the axis Z. In other words, the first portion 82a is greater than the distance of the second portion 82b from the bottom surface 52b (eg, starting from the respective center of gravity of the second portion 82b and measured parallel to the axis Z). The small drift layer 52 is at some distance from the bottom surface 52b (eg, measured parallel to axis Z starting from the center of gravity of the first portion 82a). The first portion 82a has a first maximum dimension measured parallel to the axis X and has a first value d 1 , and the second portion 82b is relative to the axis X. It has a second maximum dimension that is measured in parallel and has a second value d 2 that is even smaller than the first value d 1 . More specifically, the first value d 1 is measured in parallel along the axis X between the surfaces 82a'and 82a "of the first portion 82a opposite to each other along the axis X. The second value d 2 is measured along the axis X between the surfaces 82b'and 82b "of the second portion 82b opposite to each other along the axis X.

図１において、該第１及び第２部分８２ａ、８２ｂは、各々、ＸＺ面において、実質的に矩形形状を有しており（代替的には、各々は楕円形状等の多角形形状を有している）、夫々のメジャー側部は軸Ｘに対して平行であるように配置されており且つ夫々のマイナー側部（即ち、表面８２ａ’、８２ａ”、８２ｂ’、８２ｂ”）は軸Ｚに対して平行であるように配置されており、該２つの矩形形状は前記メジャー側部の内の２つにおいて合体されている（より詳細に説明すると、互いに面しており且つ互いに接触している該第１部分８２ａの該メジャー側部の内の一つと該第２部分８２ｂの該メジャー側部の内の一つとの間において）。即ち、該固定要素８２は実質的にはＴ形状であってそのマイナーベースが該上部表面５２ａにあり且つそのメジャーベースが該底部表面５２ｂに対面している。 In FIG. 1, the first and second portions 82a and 82b each have a substantially rectangular shape on the XZ plane (alternatively, each has a polygonal shape such as an elliptical shape). Each major side is arranged parallel to axis X and each minor side (ie, surfaces 82a', 82a', 82b', 82b') is on axis Z. Arranged so as to be parallel to each other, the two rectangular shapes are united in two of the major sides (more specifically, they face each other and are in contact with each other). Between one of the major sides of the first portion 82a and one of the major sides of the second portion 82b). That is, the fixing element 82 is substantially T-shaped, its minor base is on the upper surface 52a, and its major base faces the bottom surface 52b.

図２に示したＭＰＳ装置５０の別の実施例によれば、該固定要素８２は図１のＭＰＳ装置５０よりも一層多数の部分を有している（特に、図２においてそれは４個の部分８２ｃ－８２ｆを有している）。該部分８２ｃ－８２ｆは部分８２ａ、８２ｂと同様であり、且つ、夫々、軸Ｘに沿って平行に測定した寸法ｄ３－ｄ６を有しており、ｄ３＞ｄ４＞ｄ５＞ｄ６である。即ち、該固定要素８２は、実質的にピラミッド型形状を有しており（特に、段階的切頭ピラミッドの形状）、そのマイナーベースは該上部表面５２ａにあり且つそのメジャーベースは該底部表面５２ｂと対面している。 According to another embodiment of the MPS apparatus 50 shown in FIG. 2, the fixing element 82 has a larger number of parts than the MPS apparatus 50 of FIG. 1 (particularly, in FIG. 2, it has four portions. It has 82c-82f). The portions 82c-82f are similar to the portions 82a and 82b, and each have dimensions d 3 -d 6 measured in parallel along the axis X, d 3 > d 4 > d 5 > d. It is 6 . That is, the fixing element 82 has a substantially pyramidal shape (particularly the shape of a stepped truncated pyramid), its minor base is on the top surface 52a and its major base is the bottom surface 52b. Face to face with.

更に、オプションとして、該ＭＰＳ装置５０は、等電位リング（ＥＱＲ）メタリゼーション７５（図２中に例として示されている）を有しており、それは、該絶縁層６１上を延在しており且つ、オプションとして、該絶縁層６１に関して該アノードメタリゼーション５８に対して対向するように、軸Ｘに対して平行に、該上部表面５２ａ上を延在している。詳細に説明すると、図２において、該絶縁層６１は軸Ｘに対して平行な方向において互いに反対側に表面６１ａ及び６１ｂを有しており、該アノードメタリゼーション５８は該表面６１ｂにおいて延在しており、及び該ＥＱＲメタリゼーション５８は該表面６１ａにおいて延在している。例えば、ＸＹ面に対して平行な平面図において、該ＥＱＲメタリゼーション７５は、該絶縁層６１を取り囲むために、該絶縁層６１及び該活性領域５４に対して外側を延在している。更に、該ＥＱＲメタリゼーション７５及び該アノードメタリゼーション５８は、該パッシベーション層６９によって物理的に且つ電気的に互いに分離されている。使用する場合に、該ＥＱＲメタリゼーション７５は該カソードメタリゼーション５７と同一の電圧に設定される。 Further, as an option, the MPS apparatus 50 has an equipotential ring (EQR) metallization 75 (shown as an example in FIG. 2), which extends over the insulating layer 61. And, optionally, it extends on the upper surface 52a parallel to the axis X so as to face the anodic metallization 58 with respect to the insulating layer 61. More specifically, in FIG. 2, the insulating layer 61 has surfaces 61a and 61b opposite to each other in a direction parallel to axis X, with the anodic metallization 58 extending at the surface 61b. And the EQR metallization 58 is extended on the surface 61a. For example, in a plan view parallel to the XY plane, the EQR metallization 75 extends outward with respect to the insulating layer 61 and the active region 54 in order to surround the insulating layer 61. Further, the EQR metallization 75 and the anode metallization 58 are physically and electrically separated from each other by the passivation layer 69. When used, the EQR metallization 75 is set to the same voltage as the cathode metallization 57.

図３Ａ及び３Ｂは、夫々の実施例に基づくＭＰＳ装置５０の平面図（ＸＹ面に対して平行）を示している。 3A and 3B show a plan view (parallel to the XY plane) of the MPS apparatus 50 based on each embodiment.

図３Ａを参照すると、固定要素８２は、ＸＹ面内において、該アノードメタリゼーション５８を完全に取り囲むように延在している。図３ＡのＸＹ面における図において、該固定要素８２は環状であり且つ閉じた多角形形状、より特定的には、面取り角部を有する正方形形状（円形、矩形、又は三角形等の異なる形状とすることが可能であるが）、を定義している。 Referring to FIG. 3A, the fixing element 82 extends in the XY plane so as to completely surround the anode metallization 58. In the view on the XY plane of FIG. 3A, the fixing element 82 has a circular and closed polygonal shape, more specifically, a different shape such as a square shape (circular, rectangular, or triangular) having chamfered corners. Although it is possible), it is defined.

図３Ｂを参照すると、該ＭＰＳ装置５０は、少なくとも１個の更なる固定要素（固定要素８２と同様であり、従って同じ参照番号で示してある）を有している。該固定要素８２及び該少なくとも１個の更なる固定要素８２は、該上部表面５２ａにおいて互いに或る距離に延在しており、即ち、それらは互いに別の該上部表面５２ａの夫々の区域内に延在している。例えば、図３ＢのＸＹ面における図は、該アノードメタリゼーション５８に関して角度的に等間隔であるように該アノードメタリゼーション５８の周りに配置されており、より詳細には、該アノードメタリゼーション５８の面取り角部を具備する正方形形状の角部に配置されている４個の固定要素８２を示している。 Referring to FIG. 3B, the MPS apparatus 50 has at least one additional fixing element (similar to the fixing element 82 and thus indicated by the same reference number). The fixing element 82 and the at least one additional fixing element 82 extend at a distance from each other on the top surface 52a, i.e., they are within each area of the top surface 52a separate from each other. It is postponed. For example, the figure on the XY plane of FIG. 3B is arranged around the anode metallization 58 so as to be angularly equidistant with respect to the anode metallization 58, and more specifically, of the anode metallization 58. The four fixing elements 82 arranged at the corners of the square shape provided with the chamfered corners are shown.

図１のＭＰＳ装置５０の製造ステップについて図４Ａ乃至４Ｈを参照して以下に説明する。 The manufacturing steps of the MPS apparatus 50 of FIG. 1 will be described below with reference to FIGS. 4A to 4H.

図４Ａを参照すると、ＳｉＣ（特に４Ｈ－ＳｉＣであるが、これらに限定するわけではないが２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、６Ｈ－ＳｉＣ等のその他のポリタイプを使用することも可能である）の基板５３を含むウエハを用意する。例えば、基板５３は、１×１０１９ａｔ／ｃｍ３と１×１０２２ａｔ／ｃｍ３との間のＮ型のドーパント濃度を有しており、及び３００μｍと４５０μｍとの間で特に約３６０μｍである表面５３ａと５３ｂとの間の軸Ｚに沿って測定した厚さを有している。基板５３の表面５３ａ上には例えばエピタキシャル成長によってドリフト層５２が形成されている。該ドリフト層５２はＳｉＣ、特に４Ｈ－ＳｉＣ、からなるものであるが、２Ｈ、６Ｈ、３Ｃ、又は１５Ｒ等のその他のＳｉＣポリタイプを使用することも可能である。該ドリフト層５２及び該基板５２は半導体本体８０を形成している。該ドリフト層５２において、次いで、既知の技術に基づいて且つ該上部表面５２ａに、夫々のオーミックコンタクトを具備するドープ領域５９’と保護リング６０とが形成される。更に、例えば、フォトレジスト、又はＴＥＯＳ、又はその目的のためにデザインされた別の物質を付着させることによって、該ドリフト層５２の該上部表面５２ａ上に第１ハードマスク７１を形成する。該第１ハードマスク７１は、０．５μｍと２μｍとの間の厚さ、又は、いずれにしても、図４Ｂを参照して後述する注入を遮蔽するような厚さを有している。該第１ハードマスク７１は、爾後のステップにおいて、固定要素８２が形成される個所である該半導体本体８０の第１領域７１’を、ＸＹ面における平面図において、露出させたままとさせるように該上部表面５２ａ上を延在している。詳細に説明すると、該第１領域７１’は、該保護リング６０と該半導体本体８０の該横表面８０ａとの間で軸Ｘに対して平行に延在しており、且つ該第１値ｄ１に等しいか又は略等しい軸Ｘに対して平行に測定した第１最大幅ｌ１を有している。 Referring to FIG. 4A, SiC (particularly, but not limited to 4H-SiC, other polytypes such as 2H-SiC, 3C-SiC, 6H-SiC, etc. can also be used). A wafer including the substrate 53 of the above is prepared. For example, the substrate 53 has an N-type dopant concentration between 1 × 10 19 at / cm 3 and 1 × 10 22 at / cm 3 , and especially at about 360 μm between 300 μm and 450 μm. It has a thickness measured along an axis Z between certain surfaces 53a and 53b. A drift layer 52 is formed on the surface 53a of the substrate 53, for example, by epitaxial growth. The drift layer 52 is made of SiC, especially 4H-SiC, but other SiC polytypes such as 2H, 6H, 3C, or 15R can also be used. The drift layer 52 and the substrate 52 form a semiconductor body 80. In the drift layer 52, a dope region 59'with each ohmic contact and a protective ring 60 are then formed on the upper surface 52a based on known techniques. Further, for example, by attaching a photoresist, or TEOS, or another substance designed for that purpose, a first hardmask 71 is formed on the upper surface 52a of the drift layer 52. The first hard mask 71 has a thickness between 0.5 μm and 2 μm, or in any case, a thickness that shields the injection described below with reference to FIG. 4B. The first hard mask 71 keeps the first region 71'of the semiconductor body 80, where the fixing element 82 is formed, exposed in the plan view on the XY plane in the subsequent step. It extends over the upper surface 52a. More specifically, the first region 71'extends parallel to the axis X between the protective ring 60 and the lateral surface 80a of the semiconductor body 80, and the first value d. It has a first maximum width l1 measured parallel to an axis X equal to or substantially equal to 1 .

図４Ｂを参照すると、次いで、該第１ハードマスク７１を使用して、ドーパント種（ボロン、砒素、又はアルミニウム等のＰ又はＮ型の導電型を有している）の高エネルギ注入ステップを実施する（該注入は図４中において矢印７０で表してある）。例示としての１実施例においては、該注入ステップ７０は、１×１０１８ａｔ／ｃｍ３よりも一層高いドーパント濃度を有しており且つ該上部表面５２ａから開始して測定して０．４μｍと１μｍとの間の深さを有している第１注入領域８４を形成するために、２００ｋｅＶと５００ｋｅＶとの間の注入エネルギで且つ１×１０１２ａｔ／ｃｍ２と１×１０１６ａｔ／ｃｍ２との間のドーズでのドーパント種の一つ又はそれ以上の注入を包含している。従って、該第１注入領域８４は、該上部表面５２ａから（軸Ｚに対して平行な）或る距離において、該ドリフト層５２内への或る深さに延在している。次いで、該第１ハードマスク７１を除去して該上部表面５２ａを露出させる。 Referring to FIG. 4B, the first hard mask 71 is then used to perform a high energy injection step of the dopant species (having a P or N type conductive type such as boron, arsenic, or aluminum). (The injection is represented by arrow 70 in FIG. 4). In one example embodiment, the injection step 70 has a dopant concentration much higher than 1 × 10 18 at / cm 3 and is 0.4 μm as measured starting from the top surface 52a. Injection energy between 200 keV and 500 keV and 1 × 10 12 at / cm 2 and 1 × 10 16 at / cm to form a first injection region 84 having a depth of between 1 μm. Includes injection of one or more dopant species in the dose between 2 . Thus, the first injection region 84 extends to a certain depth within the drift layer 52 at a distance (parallel to the axis Z) from the upper surface 52a. Next, the first hard mask 71 is removed to expose the upper surface 52a.

図４Ｃを参照すると、該ドリフト層５２の該上部表面５２ａ上に、例えば、フォトレジスト、又はＴＥＯＳ、又はその目的のためにデザインされている別の物質を付着させることによって、第２ハードマスク７２を形成する。該第２ハードマスク７２は０．５μｍと２μｍとの間の厚さ、又は、いずれにおいても、図４Ｄを参照した後述する注入を遮蔽するような厚さを有している。該第２ハードマスク７２は、爾後のステップにおいて、該固定要素８２の第２部分８２ｂが形成される箇所である該半導体本体８０の第２領域７２’をＸＹ面における平面図において露出させたままとさせるように該上部表面５２ａ上を延在している。該第２領域７２’は、軸Ｚに対して平行に、該第１注入領域８４とオーバーラップしており且つ、軸Ｘに対して平行な方向に測定した第２最大幅ｌ２を有しており、該第２最大幅は該第１最大幅ｌ１よりも小さく且つ該第２値ｄ２に等しいか又は略等しい。 Referring to FIG. 4C, the second hard mask 72 is formed by adhering, for example, a photoresist, or TEOS, or another substance designed for that purpose, onto the upper surface 52a of the drift layer 52. To form. The second hard mask 72 has a thickness between 0.5 μm and 2 μm, or in either case, a thickness that shields the injection described below with reference to FIG. 4D. The second hard mask 72 leaves the second region 72'of the semiconductor body 80, where the second portion 82b of the fixing element 82 is formed, exposed in the plan view on the XY plane in the subsequent step. It extends on the upper surface 52a so as to be. The second region 72'has a second maximum width l 2 that is parallel to the axis Z, overlaps the first injection region 84, and is measured in a direction parallel to the axis X. The second maximum width is smaller than the first maximum width l 1 and equal to or substantially equal to the second value d 2 .

図４Ｄを参照すると、次いで、該第２ハードマスク７２を使用して、ドーパント種（該注入ステップ７０と同じ導電型を有している）の低エネルギ注入ステップを実施する（該注入は図中において矢印７３で表してある）。例示としての１実施例においては、該注入ステップ７３は、１×１０１８ａｔ／ｃｍ３よりも一層高いドーパント濃度を有しており且つ該上部表面５２ａから開始して測定した場合の０．４μｍと１μｍとの間の最大深さを有している第２注入領域８５を該上部表面５２ａに形成するために、３０ｋｅＶと２００ｋｅＶとの間の注入エネルギで且つ１×１０１２ａｔ／ｃｍ２と１×１０１６ａｔ／ｃｍ２との間のドーズでのドーパント種の一つ又はそれ以上の注入を包含している。従って、該第２注入領域８５は、該上部表面５２ａから開始して該第１注入領域８４に到達するまで延在しており、該第１及び第２注入領域８４及び８５は合体して該固定要素８２の形状と同じ形状を有している注入固定領域８６を形成する。 Referring to FIG. 4D, the second hard mask 72 is then used to perform a low energy injection step of the dopant species (having the same conductive type as the injection step 70) (the injection is in the figure). It is represented by an arrow 73). In one example embodiment, the injection step 73 has a dopant concentration much higher than 1 × 10 18 at / cm 3 and is 0.4 μm as measured starting from the top surface 52a. And 1 × 10 12 at / cm 2 with injection energy between 30 keV and 200 keV to form a second injection region 85 with a maximum depth between 30 and 1 μm on the upper surface 52a. Includes injection of one or more dopant species at doses between 1 × 1016 at / cm 2 . Therefore, the second injection region 85 starts from the upper surface 52a and extends until it reaches the first injection region 84, and the first and second injection regions 84 and 85 are united and said. An injection fixing region 86 having the same shape as that of the fixing element 82 is formed.

図４Ｅを参照すると、該第２ハードマスク７２において及び該注入固定領域８４において、熱酸化ステップを実施して該注入固定領域８６を酸化させてそれをシリコン酸化物（ＳｉＯ２）へ変換させ且つ該注入固定領域８６と一致する対応する酸化固定領域８６’を形成する。実際に判明したことであるが、例えばドーパント種の注入によって該ＳｉＣの結晶格子が一層損傷されるほどＳｉＣの酸化割合が増加する。 Referring to FIG. 4E, in the second hard mask 72 and in the injection fixation region 84, a thermal oxidation step is performed to oxidize the injection fixation region 86 and convert it to silicon oxide (SiO 2 ). A corresponding oxidative fixation region 86'corresponding to the injection fixation region 86 is formed. As has been found in practice, for example, the oxidation ratio of SiC increases so that the crystal lattice of the SiC is further damaged by the injection of the dopant species.

従って、該酸化ステップ期間中に該注入固定領域８６は酸化され、一方該ドリフト層５２は実質的に酸化されることはない（更に、該第２ハードマスク７２の存在による保護に起因する）。該熱酸化ステップは、例えば、１０００℃以上の温度（例えば、１１５０℃と１２５０℃との間）において６０分と３００分との間の時間にわたり実施される。 Therefore, during the oxidation step period, the injection fixed region 86 is oxidized, while the drift layer 52 is substantially not oxidized (furthermore, due to the protection due to the presence of the second hard mask 72). The thermal oxidation step is carried out, for example, at a temperature of 1000 ° C. or higher (eg, between 1150 ° C. and 1250 ° C.) for a time between 60 and 300 minutes.

更に、図４Ｅを参照すると、該第２ハードマスク７２のエッチングを実施して該活性区域５４を露出させるために該第２ハードマスク７２の一部を選択的に除去する。詳細に説明すると、前記エッチングは、該保護リング６０によってＸＹ面内において外側が区画化されている該上部表面５２ａの部分（即ち、以後第１部分８７として識別される、該ドープ領域５９’及び該保護リング６０の一部を包含する該上部表面５２ａの部分）、及び、少なくも部分的に、該保護リング６０を露出させる。 Further, referring to FIG. 4E, a portion of the second hard mask 72 is selectively removed in order to perform etching of the second hard mask 72 to expose the active area 54. More specifically, the etching is performed on the doped region 59'and the portion of the upper surface 52a whose outside is partitioned in the XY plane by the protective ring 60 (ie, hereinafter identified as the first portion 87). The portion of the upper surface 52a that includes a portion of the protective ring 60), and at least partially, exposes the protective ring 60.

図４Ｆを参照すると、該アノードメタリゼーション５８を図４Ｅの該エッチによって露出された該上部表面５２ａの該第１部分８７の上及び該第２ハードマスク７２の一部の上を形成する。その結果、該アノードメタリゼーション５８は該ドープ領域５９’（夫々のオーミックコンタクトによって）及び該ドリフト層５２とコンタクトして該ＪＢ要素５９及び、夫々、ショットキーダイオード６２を形成し、更に、該アノードメタリゼーション５８は、図４Ｅのエッチによって露出された該保護リング６０の該一部の上及び該保護リング６０における該第２ハードマスク７２の上を延在する。例えば、該アノードメタリゼーション５８はＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕの付着によって形成される。 Referring to FIG. 4F, the anode metallization 58 is formed on the first portion 87 of the upper surface 52a exposed by the etch in FIG. 4E and on a portion of the second hard mask 72. As a result, the anode metallization 58 contacts the doped region 59'(by each ohmic contact) and the drift layer 52 to form the JB element 59 and each Schottky diode 62, and further the anode. The metallization 58 extends over the portion of the protective ring 60 exposed by the etch of FIG. 4E and over the second hard mask 72 at the protective ring 60. For example, the anode metallization 58 is formed by adhesion of Ti / AlSiCu or Ni / AlSiCu.

図４Ｇを参照すると、該第２ハードマスク７２の更なるエッチング（不図示）を行って該第２ハードマスク７２の更なる部分（それは該酸化固定領域８６’に配置されており且つ更に該酸化固定領域８６’と該半導体本体８０の該横表面８０ａとの間に延在している）及び該酸化固定領域８６’を除去して該キャビティ８３を形成する。詳細に説明すると、該酸化固定領域８６’の除去に起因する該エッチにより露呈され且つ該キャビティ８３を区画化する該ドリフト層５２の該壁８３ａは該酸化固定領域８６’の形状に対して、従って該固定要素８２の形状に対して相補的な形状を有している。更に、前記エッチによって除去されなかった該第２ハードマスク７２の領域は該ＭＰＳ装置５０の前記絶縁層６１を形成する。図４Ｇの該エッチは等方型のものであり、且つフッ化水素酸－ＨＦによって実施される。 Referring to FIG. 4G, further etching (not shown) of the second hard mask 72 is performed to further etch the second hard mask 72 so that a further portion of the second hard mask 72, which is located in the oxidation fixation region 86', is further etched and further oxidized. The cavity 83 is formed by removing the fixed region 86'(extending between the lateral surface 80a of the semiconductor body 80) and the oxidation fixed region 86'. More specifically, the wall 83a of the drift layer 52 exposed by the etch resulting from the removal of the oxidative fixation region 86'and partitioning the cavity 83 may be relative to the shape of the oxidative fixation region 86'. Therefore, it has a shape complementary to the shape of the fixing element 82. Further, the region of the second hard mask 72 not removed by the etch forms the insulating layer 61 of the MPS apparatus 50. The etch of FIG. 4G is isotropic and is carried out by hydrofluoric acid-HF.

図４Ｈを参照すると、次いで、該パッシベーション層６９が形成されるが、その場合に、ポリマー物質を該半導体本体８０上に付与し且つ回転を介して該アノードメタリゼーション５８上、該絶縁層６１上、及び該ドリフト層５２の露出部分上に分布させ、且つその後に熱処理を行って該ポリマー物質を硬化させて該パッシベーション層６９を形成する（キュアリングプロセス）。特に、該回転ステップ期間中に、該ポリマー物質は該キャビティ８３内に侵入してそれを充填させ、従って該固定要素８２を形成する。 Referring to FIG. 4H, the passivation layer 69 is then formed, in which case the polymer material is applied onto the semiconductor body 80 and via rotation on the anode metallization 58 and on the insulating layer 61. , And are distributed on the exposed portion of the drift layer 52, and then heat treated to cure the polymer material to form the passivation layer 69 (curing process). In particular, during the rotation step, the polymeric material penetrates into the cavity 83 and fills it, thus forming the fixing element 82.

次に、該基板５３の研磨（不図示）ステップを該表面５３ｂ上で実施して該基板５３の厚さを減少させる。例えば、該研磨ステップの終わりにおいて、該基板５３は該表面５３ａと５３ｂとの間で軸Ｚに沿って測定した１００μｍと２５０μｍとの間で特に約１８０μｍの厚さを有している。次いで、該基板５３の該表面５３ｂから開始して該オーミックコンタクト層５６を、及び該オーミックコンタクト層５６から開始して該カソードメタリゼーション５７を既知の技術に従って且つ互いに引き続き形成して図１に示した該ＭＰＳ装置５０を得る。 Next, a polishing (not shown) step of the substrate 53 is performed on the surface 53b to reduce the thickness of the substrate 53. For example, at the end of the polishing step, the substrate 53 has a thickness of particularly about 180 μm between 100 μm and 250 μm measured along axis Z between the surfaces 53a and 53b. The ohmic contact layer 56 is then formed starting from the surface 53b of the substrate 53 and the cathode metallization 57 starting from the ohmic contact layer 56 according to known techniques and continuing to form as shown in FIG. The MPS device 50 is obtained.

本開示に基づいて提供される本発明の特徴を吟味することにより、本発明が提供する利点は明らかである。 By examining the features of the invention provided under the present disclosure, the advantages provided by the invention are clear.

特に、該固定要素８２は該半導体本体８０に対する該パッシベーション層６９の固着を保証する。この様に、該パッシベーション層６９をポリマー物質から構成することを可能とし、従って該電子装置５０の電気的性能の高いレベルを保証し（該パッシベーション層６９の高誘電強度に起因して）、且つ、同時に、熱サイクル又は該電子装置５０の使用後の該パッシベーション層６９の剥離の危険性を取り除いている。 In particular, the fixing element 82 guarantees the fixation of the passivation layer 69 to the semiconductor body 80. In this way, the passivation layer 69 can be made of a polymeric material, thus guaranteeing a high level of electrical performance of the electronic device 50 (due to the high dielectric strength of the passivation layer 69) and. At the same time, the risk of peeling of the passivation layer 69 after thermal cycling or use of the electronic device 50 is removed.

その結果、異なる電位に設定されるメタリゼーション間（例えば、該ＥＱＲメタリゼーション７５と該アノードメタリゼーション５８との間）の電気放電による該電子装置５０の損傷の危険性が阻止され、従って、特にそれが高温度変化に露呈され且つ逆バイアス条件で動作される場合の該電子装置５０の信頼性は増加される。 As a result, the risk of damage to the electronic device 50 due to electrical discharge between metallizations set to different potentials (eg, between the EQR metallization 75 and the anode metallization 58) is prevented, and thus in particular. The reliability of the electronic device 50 is increased when it is exposed to high temperature changes and operated under reverse bias conditions.

特に、図４Ａ－４Ｈを参照して説明した該製造ステップは、ＳｉＣウエハから開始する該固定要素８２を有する電子装置５０を提供することを可能としている。 In particular, the manufacturing step described with reference to FIGS. 4A-4H makes it possible to provide an electronic device 50 having the fixing element 82 starting from a SiC wafer.

更に、図４Ｇに関連した実施されるエッチは等方性のものであり、そのことは、非等方性エッチングプロセスから及び該電子装置５０が得られるＳｉＣウエハの結晶配向から派生する何らの制限無しに該キャビティ８３及び該固定要素８２をパターン形成することを可能としている。 Furthermore, the etching performed in connection with FIG. 4G is isotropic, which is of any limitation derived from the anisotropic etching process and the crystal orientation of the SiC wafer from which the electronic device 50 is obtained. It is possible to pattern the cavity 83 and the fixing element 82 without the need.

最後に、本特許請求の範囲に定義する本発明の範囲を逸脱すること無しに、本書に記載し且つ例示した開示内容に対して修正及び変形を行うことが可能であることは明らかである。 Finally, it is clear that modifications and modifications can be made to the disclosures described and exemplified herein without departing from the scope of the invention as defined in the claims.

特に、図２に関連して該ＥＱＲメタリゼーション７５について説明したが、それは同様に図１に示した該ＭＰＳ装置５０の実施例中にも存在することが可能である。 In particular, although the EQR metallization 75 has been described in connection with FIG. 2, it can also be present in the embodiment of the MPS apparatus 50 shown in FIG.

更に、該ＳｉＣを基礎とした電子装置５０は、前述したようなＭＰＳタイプのものではない場合があり、特に、それは、ショットキーダイオード、ＰＮダイオード、ＳｉＣを基礎としたＭＯＳＦＥＴ、ＳｉＣを基礎としたＩＧＢＴ、及びＳｉＣを基礎としたパワー電子要素の中から少なくとも一つを包含することが可能である。該固定要素８２は、パワーデバイスにおける該パッシベーション層６９の固着を保証するために前記パワーデバイスの延長区域の外側上（例えば、ＸＹ面内において該活性区域５４の外側上）に配置される。 Further, the SiC-based electronic device 50 may not be of the MPS type as described above, and in particular, it may be based on a Schottky diode, a PN diode, a SiC-based MOSFET, or a SiC-based device. It is possible to include at least one of the power electronic elements based on IGBTs and SiC. The fixing element 82 is placed on the outside of the extension area of the power device (eg, on the outside of the active area 54 in the XY plane) to ensure that the passivation layer 69 is adhered to the power device.

Claims (20)

電子装置（５０）のパッシベーション層（６９）の固定要素（８２）の製造方法において、
シリコンカーバイドＳｉＣの半導体本体（８０）を用意し、
該半導体本体（８０）において且つ該半導体本体（８０）の上部表面（５２ａ）から或る距離において、第１軸（Ｘ）に対して平行な第１値（ｄ１）を有する最大寸法を有する第１注入領域（８４）を形成し、
該半導体本体（８０）において、該第１軸（Ｘ）に対して直交する第２軸（Ｚ）に対して平行に該第１注入領域（８５）に対して重畳され、該上部表面（５２ａ）から該第１注入領域（８４）へ延在し且つ該第１軸（Ｘ）に対して平行に該第１値（ｄ１）よりも一層小さな第２値（ｄ２）を有する夫々の最大寸法を有している第２注入領域（８５）を形成し、
該第１（８４）及び該第２（８５）注入領域の熱酸化処理を実施して該第１（８４）及び該第２（８５）注入領域において酸化領域（８６’）を形成し、
前記酸化領域（８６’）を除去して該半導体本体（８０）内で且つ該酸化領域（８６’）においてキャビティ（８３）を形成し、及び
該パッシベーション層（６９）を該半導体本体（８０）へ固着させる前記固定要素（８２）を形成するために該キャビティ（８３）内に突入する該パッシベーション層（６９）を該上部表面（５２ａ）上に形成する、
上記各ステップを有している製造方法。 In the method for manufacturing the fixing element (82) of the passivation layer (69) of the electronic device (50).
Prepare the semiconductor body (80) of silicon carbide SiC,
It has a maximum dimension having a first value (d 1 ) parallel to the first axis (X) in the semiconductor body (80) and at a distance from the upper surface (52a) of the semiconductor body (80). The first injection region (84) is formed and
In the semiconductor body (80), the upper surface (52a) is superimposed on the first injection region (85) in parallel with the second axis (Z) orthogonal to the first axis (X). ) To the first injection region (84) and parallel to the first axis (X) and having a second value (d 2 ) smaller than the first value (d 1 ). A second injection region (85) having the maximum dimensions is formed and
Thermal oxidation treatment of the first (84) and second (85) injection regions was carried out to form oxidation regions (86') in the first (84) and second (85) injection regions.
The oxidation region (86') is removed to form a cavity (83) in the semiconductor body (80) and in the oxidation region (86'), and the passivation layer (69) is formed in the semiconductor body (80). A passivation layer (69) plunging into the cavity (83) to form the fixing element (82) to be adhered to is formed on the upper surface (52a).
A manufacturing method having each of the above steps. 該第１注入領域（８４）を形成する該ステップが、
該半導体本体（８０）の該上部表面（５２ａ）において、該上部表面（５２ａ）の第１領域（７１’）であって該第１軸（Ｘ）に対して平行に第１最大幅（ｌ１）を有している該第１領域（７１’）を露出させる第１ハードマスク（７１）を形成し、及び
該第１注入領域（８４）を形成させるために前記第１領域（７１’）において該半導体本体（８０）においてドーパント種の第１注入を実施する、
ことを包含している請求項１に記載の製造方法。 The step forming the first injection region (84) is
In the upper surface (52a) of the semiconductor body (80), the first maximum width (l1) in the first region (71') of the upper surface (52a) and parallel to the first axis (X). ) To form a first hard mask (71) that exposes the first region (71'), and to form the first injection region (84). In the semiconductor body (80), the first injection of the dopant species is carried out.
The manufacturing method according to claim 1, further comprising the above. 該第１注入を実施するステップが、２００ｋｅＶと５００ｋｅＶとの間の注入エネルギで且つ１×１０１２ａｔ／ｃｍ２と１×１０１６ａｔ／ｃｍ２との間のドーズで、前記ドーパント種の一つ又はそれ以上の注入を実施することを包含している請求項２に記載の製造方法。 The step of performing the first injection is one of the dopant species with an injection energy between 200 keV and 500 keV and a dose between 1 × 10 12 at / cm 2 and 1 × 10 16 at / cm 2 . The production method according to claim 2, which comprises performing one or more injections. 該第２注入領域（８５）を形成するステップが、
該半導体本体（８０）の該上部表面（５２ａ）において、該上部表面（５２ａ）の第２領域（７２’）であって、該第２軸（Ｚ）に対して平行で該第１注入領域（８４）に対して重畳されており且つ、該第１軸（Ｘ）に対して平行に該第１最大幅（ｌ１）よりも一層小さな第２最大幅（ｌ２）を有している該第２領域（７２’）を露出させる第２ハードマスク（７２）を形成し、及び
該第２注入領域（８５）を形成するために前記第２領域（７２’）において該半導体本体（８０）内に該ドーパント種の第２注入を実施する、
ことを包含している請求項２又は３に記載の製造方法。 The step of forming the second injection region (85) is
In the upper surface (52a) of the semiconductor body (80), the first injection region which is the second region (72') of the upper surface (52a) and is parallel to the second axis (Z). It is superimposed on (84) and has a second maximum width (l 2 ) parallel to the first axis (X) and smaller than the first maximum width (l 1 ). The semiconductor body (80) is formed in the second region (72') to form a second hard mask (72) that exposes the second region (72') and to form the second injection region (85). ), The second injection of the dopant species is carried out.
The manufacturing method according to claim 2 or 3, which includes the above. 該第２注入を実施するステップが、３０ｋｅＶと２００ｋｅＶとの間の注入エネルギで且つ１×１０１２ａｔ／ｃｍ２と１×１０１６ａｔ／ｃｍ２との間のドーズで、該ドーパント種の一つ又はそれ以上の更なる注入を実施することを包含している請求項４に記載の製造方法。 The step of performing the second injection is one of the dopant species with an injection energy between 30 keV and 200 keV and a dose between 1 × 10 12 at / cm 2 and 1 × 10 16 at / cm 2 . The production method according to claim 4, which comprises carrying out one or more further injections. 該酸化領域（８６’）を除去するステップが、該酸化領域（８６’）の等方性エッチングを実施することを包含している請求項１乃至４の内のいずれか１項に記載の製造方法。 The production according to any one of claims 1 to 4, wherein the step of removing the oxidized region (86') includes performing isotropic etching of the oxidized region (86'). Method. 該半導体本体（８０）内で且つ該上部表面（５２ａ）から或る距離において、少なくとも１個の第３注入領域（８２ｃ，８２ｄ）を形成するステップであって、該第１（８４）及び第２（８５）領域が該第２軸（Ｚ）に対して平行であって該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）と該上部表面（５２ａ）との間に介在されるように且つ該第１注入領域（８４）が、該第１軸（Ｘ）に対して平行に、該第１値（ｄ１）及び該第２値（ｄ２）よりも一層大きな第３値（ｄ３，ｄ４）を有する夫々の最大寸法を有している該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）とコンタクトしているように該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）を形成するステップを更に包含している請求項１乃至６の内のいずれか１項に記載の製造方法。 A step of forming at least one third injection region (82c, 82d) within the semiconductor body (80) and at a distance from the upper surface (52a), the first (84) and the first. 2 (85) regions are parallel to the second axis (Z) and are interposed between the at least one third injection region (82c, 82d) and the upper surface (52a). And the third value (d) in which the first injection region (84) is parallel to the first axis (X) and is larger than the first value (d 1 ) and the second value (d 2 ). The at least one third injection region (82c, 82d) is in contact with the at least one third injection region (82c, 82d) having the maximum dimensions of each having 3 , d 4 ). The manufacturing method according to any one of claims 1 to 6, further comprising the step of forming). 該熱酸化処理を実施するステップが、該第１（８４）、該第２（８５）及び該少なくとも１個の第３（８２ｃ，８２ｄ）注入領域において該酸化領域（８６’）を形成するために該第１（８４）、該第２（８５）及び該少なくとも１個の第３（８２ｃ，８２ｄ）注入領域を熱的に酸化させることを包含している請求項７に記載の製造方法。 To perform the thermal oxidation treatment to form the oxidation region (86') in the first (84), second (85) and at least one third (82c, 82d) injection region. 7. The production method according to claim 7, further comprising thermally oxidizing the first (84), the second (85) and at least one third (82c, 82d) injection region. 該パッシベーション層（６９）を形成するステップが、該上部表面（５２ａ）上にポリマー物質を付着させることを包含している請求項１乃至８の内のいずれか１項に記載の製造方法。 The production method according to any one of claims 1 to 8, wherein the step of forming the passivation layer (69) includes adhering a polymer substance on the upper surface (52a). シリコンカーバイドＳｉＣの半導体本体（８０）とパッシベーション層（６９）とを有する電子装置（５０）の該パッシベーション層（６９）の固定要素（８２）であって、前記パッシベーション層（６９）が該半導体本体（８０）の上部表面（５２ａ）上を延在しており且つ該上部表面（５２ａ）において該半導体本体（８０）のキャビティ（８３）内に突入して形成している固定要素（８２）において、
該上部表面（５２ａ）から或る距離にて該半導体本体（８０）内において延在しており且つ、第１軸（Ｘ）に対して平行に、第１値（ｄ１）を有する最大寸法を有している第１部分（８２ａ）、及び
該第１軸（Ｘ）に対して直交する第２軸（Ｚ）に対して平行に該第１部分（８２ａ）に対して重畳されており、該上部表面（５２ａ）から該第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、且つ、該第１軸（Ｘ）に対して平行に、該第１値（ｄ１）よりも一層小さな第２値（ｄ２）を有している夫々の最大寸法を有している第２部分（８２ｂ）、
を有しており、該パッシベーション層（６９）を該半導体本体（８０）へ固着させている固定要素（８２）。 The fixing element (82) of the passivation layer (69) of the electronic device (50) having the semiconductor body (80) and the passivation layer (69) of silicon carbide SiC, and the passivation layer (69) is the semiconductor body. In the fixing element (82) extending on the upper surface (52a) of (80) and plunging into the cavity (83) of the semiconductor body (80) on the upper surface (52a). ,
Maximum dimension extending in the semiconductor body (80) at a distance from the upper surface (52a) and having a first value (d 1 ) parallel to the first axis (X). Is superimposed on the first portion (82a) in parallel with the first portion (82a) having the above and the second axis (Z) orthogonal to the first axis (X). The first value (80) extends from the upper surface (52a) to the first portion (82a) and is parallel to the first axis (X). A second portion (82b), each having a maximum dimension having a second value (d 2 ) smaller than d 1 ),
The fixing element (82) having the passivation layer (69) fixed to the semiconductor body (80). 該上部表面（５２ａ）から或る距離において該半導体本体（８０）内を延在している少なくとも１個の第３注入領域（８２ｃ，８２ｄ）を更に有しており、該第１（８４）及び該第２（８５）注入領域が、該第２軸（Ｚ）に対して平行に、該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）と該上部表面（５２ａ）との間に介在されており、且つ該第１注入領域（８４）が、該第１（ｄ１）値及び該第２（ｄ２）値よりも一層大きな第３値（ｄ３，ｄ４）を有している夫々の最大寸法を、該第１軸（Ｘ）に対して平行に、有している該少なくとも１個の第３注入領域（８２ｃ，８２ｄ）とコンタクトしている請求項１０に記載の固定要素（８２）。 It further comprises at least one third injection region (82c, 82d) extending within the semiconductor body (80) at a distance from the upper surface (52a), said first (84). And the second (85) injection region is interposed between the at least one third injection region (82c, 82d) and the upper surface (52a) in parallel with the second axis (Z). And the first injection region (84) has a third value (d 3 , d 4 ) that is even larger than the first (d 1 ) value and the second (d 2 ) value. 10. The fixation according to claim 10, wherein the maximum dimensions of each are in contact with at least one third injection region (82c, 82d) having the maximum dimension parallel to the first axis (X). Element (82). 該半導体本体（８０）の該上部表面（５２ａ）において環状型であり且つ閉じた多角形形状を画定している請求項１０又は１１に記載の固定要素（８２）。 The fixing element (82) according to claim 10 or 11, wherein the upper surface (52a) of the semiconductor body (80) is annular and defines a closed polygonal shape. 該パッシベーション層（６９）が該上部表面（５２ａ）において該半導体本体（８０）の少なくとも１個の更なるキャビティ（８３）内に突入して、各更なるキャビティ（８３）に対して、該パッシベーション層（６９）を該半導体本体（８０）へ固着させる夫々の更なる固定要素（８２）を形成しており、該更なる固定要素（８２）が、
該上部表面（５２ａ）から或る距離において該半導体本体（８０）内に延在しており且つ、該第１軸（Ｘ）に対して平行に、該第１値（ｄ１）を有している夫々の最大寸法を有している更なる第１部分（８２ａ）、及び
該更なる第１部分（８２ａ）に対して該第２軸（Ｚ）に対して平行に重畳されており、該上部表面（５２ａ）から該更なる第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、及び該第２値（ｄ２）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している更なる第２部分（８２ｂ）、
を有しており、該固定要素（８２）及び該少なくとも１個の更なる固定要素（８２）が該半導体本体（８０）の該上部表面（５２ａ）において互いに或る距離で延在している請求項１０又は１１に記載の固定要素（８０）。 The passivation layer (69) plunges into at least one additional cavity (83) of the semiconductor body (80) on the upper surface (52a) and for each additional cavity (83) the passivation. Each additional fixing element (82) for anchoring the layer (69) to the semiconductor body (80) is formed by the additional fixing element (82).
It extends into the semiconductor body (80) at a distance from the upper surface (52a) and has the first value (d 1 ) parallel to the first axis (X). A further first portion (82a) having the maximum dimensions of each, and the further first portion (82a) superimposed parallel to the second axis (Z). The maximum dimensions of each extending within the semiconductor body (80) from the top surface (52a) to the further first portion (82a) and having the second value (d 2 ). A further second portion (82b) having parallel to the first axis (X),
The fixed element (82) and the at least one additional fixed element (82) extend at a distance from each other on the upper surface (52a) of the semiconductor body (80). The fixed element (80) according to claim 10 or 11. シリコンカーバイドＳｉＣの半導体本体（８０）、及び
該半導体本体（８０）の上部表面（５２ａ）上を延在しているパッシベーション層（６９）であって、該パッシベーション層（６９）を該半導体本体（８０）へ固定させる固定要素（８２）を形成するために該上部表面（５２ａ）において該半導体本体（８０）のキャビティ（８３）内に突入しているパッシベーション層（６９）、
を有しており、該固定要素（８２）が、
該上部表面（５２ａ）から或る距離において該半導体本体（８０）内を延在しており且つ第１値（ｄ１）を有している最大寸法を第１軸（Ｘ）に対して平行に有している第１部分（８２ａ）、及び
該第１部分（８２ａ）に対して該第１軸（Ｘ）に対し直交する第１軸（Ｚ）に対して平行に重畳されており、該上部表面（５２ａ）から該第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、及び該第１値（ｄ１）よりも一層小さな第１値（ｄ２）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している第２部分（８２ｂ）、
を有している電子装置（５０）。 The semiconductor body (80) of silicon carbide SiC and the passivation layer (69) extending on the upper surface (52a) of the semiconductor body (80), and the passivation layer (69) is the semiconductor body (69). The passivation layer (69), which plunges into the cavity (83) of the semiconductor body (80) on the upper surface (52a) to form a fixing element (82) to be fixed to the semiconductor body (80).
And the fixing element (82)
The maximum dimension extending in the semiconductor body (80) and having a first value (d 1 ) at a certain distance from the upper surface (52a) is parallel to the first axis (X). The first portion (82a) and the first portion (82a) are superimposed in parallel to the first axis (Z) orthogonal to the first axis (X). A first value (d 2 ) that extends within the semiconductor body (80) from the upper surface (52a) to the first portion (82a) and is even smaller than the first value (d 1 ). A second portion (82b) having a maximum dimension of each having parallel to the first axis (X),
Electronic device (50) having. 該キャビティ（８３）が、該キャビティ（８３）において該半導体本体（８０）内にインターロックされることによって該固定要素（８２）が固定されるように該固定要素（８２）の形状に対して相補的な形状を有している該半導体本体（８０）の壁（８３ａ）によって外部的に区画化されている請求項１４に記載の電子装置（５０）。 With respect to the shape of the fixing element (82) so that the fixing element (82) is fixed by interlocking the cavity (83) in the semiconductor body (80) in the cavity (83). The electronic device (50) according to claim 14, which is externally partitioned by a wall (83a) of the semiconductor body (80) having a complementary shape. 該半導体本体（８０）が、第１導電型を有するＳｉＣ基板（５３）及び該基板（５３）上を延在しており且つ該第１導電型を有しているドリフト層（５２）を有しており、及び前記上部表面（５２ａ）が該基板（５３）の反対側であり、更に、
該第１導電型と反対の第２導電型を有しており且つ該ドリフト層（５２）と少なくとも１個の夫々の接合障壁ＪＢダイオード（５９）を形成するために該ドリフト層（５２）の該上部表面（５２ａ）において該ドリフト層（５２）上を延在している少なくとも１個の第１ドープ領域（５９’）と、
該少なくとも１個の第１ドープ領域（５９’）の夫々の第１表面（５９ａ）とオーミックコンタクトしており、該ドリフト層（５２）の該上部表面（５２ａ）と同一面状であり、且つ更に該ドリフト層（５２）とショットキーダイオード（６２）を形成するために該第１ドープ領域（５９’）と並んで該ドリフト層（５２）の該上部表面（５２ａ）と直接的に電気的にコンタクトしている第１電気端子（５８）と、及び
該ドリフト層（５２）と反対側である該基板（５３）の後側（５３ｂ）をオーミックコンタクトしている第２電気端子（５７，５６）と
を有しており、該ＪＢダイオード（５９）及び該ショットキーダイオード（６２）が該第１軸（Ｘ）に沿って該第１電気端子（５８）において互いに交互となっている合体型ＰｉＮショットキーＭＰＳタイプの請求項１４又は１５に記載の電子装置（５０）。 The semiconductor body (80) has a SiC substrate (53) having a first conductive type and a drift layer (52) extending on the substrate (53) and having the first conductive type. And the upper surface (52a) is on the opposite side of the substrate (53), and further
The drift layer (52) has a second conductive type opposite to the first conductive type, and the drift layer (52) is formed with at least one junction barrier JB diode (59). With at least one first doped region (59') extending over the drift layer (52) on the upper surface (52a),
It is in ohmic contact with each first surface (59a) of the at least one first dope region (59'), is identical to the upper surface (52a) of the drift layer (52), and is planar. Further, in order to form the Schottky diode (62) with the drift layer (52), it is directly electrically with the upper surface (52a) of the drift layer (52) along with the first doped region (59'). The second electric terminal (57,) which is in ohmic contact with the first electric terminal (58) which is in contact with the first electric terminal (58) and the rear side (53b) of the substrate (53) which is opposite to the drift layer (52). 56), the JB diode (59) and the Schottky diode (62) alternating with each other at the first electrical terminal (58) along the first axis (X). The electronic device (50) according to claim 14 or 15 of the type PiN Schottky MPS type. 該固定要素（８２）が該半導体本体（８０）の該上部表面（５２ａ）において環状タイプのものであり、閉じた多角形形状を画定しており、且つ該第１電気端子（５８）を取り囲んでいる請求項１６に記載の電子装置（５０）。 The fixing element (82) is of the annular type on the upper surface (52a) of the semiconductor body (80), defining a closed polygonal shape and surrounding the first electrical terminal (58). The electronic device (50) according to claim 16. 該パッシベーション層（６９）が該上部表面（５２ａ）において該半導体本体（８０）の少なくとも１個の更なるキャビティ（８３）内に突入して、各更なるキャビティ（８３）に対して、該パッシベーション層（６９）を該半導体本体（８０）へ固定させる夫々の更なる固定要素（８２）を形成しており、更に、
該上部表面（５２ａ）から或る距離において該半導体本体（８０）内を延在しており及び該第１値（ｄ１）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している更なる第１部分（８２ａ）と、及び
該更なる第１部分（８２ａ）に対して該第２軸（Ｚ）に対して平行に重畳されており、該上部表面（５２ａ）から該更なる第１部分（８２ａ）へ該半導体本体（８０）内を延在しており、及び該第２値（ｄ２）を有している夫々の最大寸法を該第１軸（Ｘ）に対して平行に有している更なる第２部分（８２ｂ）と、
を有しており、該固定要素（８２）及び該少なくとも１個の更なる固定要素（８２）が該半導体本体（８０）の該上部表面（５２ａ）において互いに或る距離において延在している請求項１６に記載の電子装置（５０）。 The passivation layer (69) plunges into at least one additional cavity (83) of the semiconductor body (80) on the upper surface (52a) and for each additional cavity (83) the passivation. Each further fixing element (82) for fixing the layer (69) to the semiconductor body (80) is formed, and further, each further fixing element (82) is formed.
The first axis (X) is the maximum dimension of each extending in the semiconductor body (80) at a distance from the upper surface (52a) and having the first value (d 1 ). A further first portion (82a) having parallel to and parallel to the second axis (Z) with respect to the further first portion (82a). The maximum dimensions of each extending within the semiconductor body (80) from the top surface (52a) to the further first portion (82a) and having the second value (d 2 ). With a further second portion (82b) having parallel to the first axis (X),
The fixed element (82) and the at least one additional fixed element (82) extend at a distance from each other on the upper surface (52a) of the semiconductor body (80). The electronic device (50) according to claim 16. 該電子装置（５０）が、ショットキーダイオード、ＰＮダイオード、ＳｉＣを基礎としたＭＯＳＦＥＴ、及びＳｉＣを基礎としたＩＧＢＴの内の少なくとも一つを有している請求項１４又は１５に記載した電子装置（５０）。 The electronic device according to claim 14 or 15, wherein the electronic device (50) has at least one of a Schottky diode, a PN diode, a SiC-based MOSFET, and a SiC-based IGBT. (50). 請求項１４乃至１９の内のいずれか１項に基づく電子装置（５０）を有している電子機器。 An electronic device having an electronic device (50) according to any one of claims 14 to 19.
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