JP2022018798A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 claims abstract description 266
- 238000013500 data storage Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000007726 management method Methods 0.000 description 93
- 238000000034 method Methods 0.000 description 10
- 238000011094 buffer selection Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
Description
図8はFIFOを用いたバッファ制御を説明するための図である。
1つの側面では、本発明は、先行するリクエストの宛先への送信が不可能である場合でも処理能力の低下を抑制することを目的とする。
図1は実施形態の一例としてのバッファ制御システム1の構成を模式的に示す図である。
バッファ2は、複数の宛先(宛先バッファ50)に対して送出される複数のリクエストが書き込まれる第1バッファに相当する。
バッファ2に対するデータの書き込みや読み出しは、図示しないバッファ制御部によって行なわれてもよい。
宛先#0エントリ番号管理部4-1は、バッファ2における、宛先が宛先#0バッファ50-1であるデータを格納しているエントリを管理する。
宛先#0エントリ番号管理部4-1は、書き込み/読み出しポインタ5-1とエントリ番号用バッファ6-1とを備える。
すなわち、本バッファ制御システム1においては、宛先が同じ複数のリクエストについては、その順序性が保たれる。
読み出しポインタは、エントリ番号用バッファ6-1に備えられた複数の記憶領域のうち、次にデータの読み出しが行なわれるべき記憶領域を表す。
調停部10は、調停の結果、調停に勝利した宛先(宛先バッファ50)を特定する情報をエントリセレクタ11に入力する。
バッファ2のエントリから読み出されたリクエストは、そのリクエストの宛先の宛先バッファ50に格納される。
上述の如く構成された実施形態の一例としてのバッファ制御システム1における処理を、図2~図7を用いて説明する。
まず、図2~図4を用いて、バッファ2へのリクエストの書き込み処理を説明する。なお、図2は本バッファ制御システム1の初期状態を例示する。
このような状態において、送信元から、さらに宛先#0バッファ50-1に対する新規リクエストが発行されたものとする。
先ず、バッファ2が、送信元から宛先#0バッファ50-1を宛先(宛先#0行き)とする新規リクエスト受信する(図3の符号A1参照)。
その後、送信元から宛先#1バッファ50-2に対する新規リクエストが発行されたものとする。
バッファ2が、送信元から宛先#1バッファ50-2を宛先(宛先#1行き)の新規リクエスト受信する(図4の符号A10参照)。
上述の如くバッファ2へのリクエストの書き込みが完了した後には、次に、以下に示すように、バッファ2からのリクエストの読み出し処理が行なわれる。
図5~図7を用いて、バッファ2からのリクエストの読み出し処理を説明する。
このように、実施形態の一例としてのバッファ制御システム1によれば、宛先バッファ50毎にエントリ番号用バッファ6を備える。そして、バッファ2においてリクエストを格納したエントリのエントリ番号を、当該リクエストの宛先に対応するエントリ番号用バッファ6に格納する。
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成および各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
2 バッファ
3 エントリ番号管理部
4 宛先毎エントリ管理部
4-1 宛先#0エントリ番号管理部
4-2 宛先#1エントリ番号管理部
4-3 宛先#2エントリ番号管理部
5-1~5-3,5 書き込み/読み出しポインタ
6-1~6-3,6 エントリ番号用バッファ
7 宛先判別部
8 宛先資源管理部
8-1 宛先#0資源管理部
8-2 宛先#1資源管理部
8-3 宛先#2資源管理部
9-1~9-3,9 調停参加制御部
10 調停部
11 エントリセレクタ
50-1 宛先#0バッファ
50-2 宛先#1バッファ
50-3 宛先#2バッファ
50 宛先バッファ
Claims (5)
- 複数の宛先に対して送出される複数のリクエストが書き込まれる第1バッファと、
前記宛先毎に備えられた複数の第2バッファとを備え、
リクエストを前記第1バッファへ書き込む際に、前記リクエストを書き込んだ前記第1バッファにおけるエントリの識別情報を、当該リクエストの宛先に対応する前記第2バッファに記憶し、
前記第2バッファに前記エントリの識別情報が記憶されている場合に、
前記宛先の前記リクエストの送信可否を判断し、前記リクエストを送信可能と判断した宛先について調停を行なうことで前記リクエストを送出する宛先を決定し、
前記第1バッファにおける、決定した前記宛先に対応する前記第2バッファから取得した前記エントリの識別情報によって特定されるエントリから前記リクエストを読み出す
ことを特徴とする半導体装置。 - 前記第2バッファがFIFO制御される
ことを特徴とする、請求項1に記載の半導体装置。 - 前記第2バッファにおける最も古い前記エントリの識別情報の位置を示す読み出し位置情報と、前記第2バッファにおいて次にリクエストの書き込みが行なわれるべき空き領域の位置を示す書き込み位置情報と
を備えることを特徴とする、請求項2に記載の半導体装置。 - 前記宛先におけるデータ格納領域に空き領域がある場合に、前記宛先への前記リクエストの送信が可能であると判断する
ことを特徴とする、請求項1~3のいずれか1項に記載の半導体装置。 - 前記第1バッファのエントリ毎に使用状態を管理する
ことを特徴とする、請求項1~4のいずれか1項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020122158A JP2022018798A (ja) | 2020-07-16 | 2020-07-16 | 半導体装置 |
US17/308,300 US11443783B2 (en) | 2020-07-16 | 2021-05-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020122158A JP2022018798A (ja) | 2020-07-16 | 2020-07-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022018798A true JP2022018798A (ja) | 2022-01-27 |
Family
ID=79292741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020122158A Pending JP2022018798A (ja) | 2020-07-16 | 2020-07-16 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11443783B2 (ja) |
JP (1) | JP2022018798A (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5115066B2 (ja) | 2007-07-12 | 2013-01-09 | 富士通株式会社 | パケット伝送方法及び装置 |
US8972995B2 (en) * | 2010-08-06 | 2015-03-03 | Sonics, Inc. | Apparatus and methods to concurrently perform per-thread as well as per-tag memory access scheduling within a thread and across two or more threads |
US10152434B2 (en) * | 2016-12-20 | 2018-12-11 | Advanced Micro Devices, Inc. | Efficient arbitration for memory accesses |
-
2020
- 2020-07-16 JP JP2020122158A patent/JP2022018798A/ja active Pending
-
2021
- 2021-05-05 US US17/308,300 patent/US11443783B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20220020407A1 (en) | 2022-01-20 |
US11443783B2 (en) | 2022-09-13 |
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