JP2022016409A - レジスタ転送レベル設計から合成可能なネットリストを生成するためのシステム及び方法 - Google Patents
レジスタ転送レベル設計から合成可能なネットリストを生成するためのシステム及び方法 Download PDFInfo
- Publication number
- JP2022016409A JP2022016409A JP2021113971A JP2021113971A JP2022016409A JP 2022016409 A JP2022016409 A JP 2022016409A JP 2021113971 A JP2021113971 A JP 2021113971A JP 2021113971 A JP2021113971 A JP 2021113971A JP 2022016409 A JP2022016409 A JP 2022016409A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- design
- memory
- compiler
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/02—System on chip [SoC] design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Software Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】ＲＴＬ設計から合成可能なネットリストを生成して半導体デバイスの設計を支援する方法を提供する。
【解決手段】ネットリストは、半導体デバイスの一部に対応するＲＴＬ設計情報を提供する。構成トレーサーは、ＲＴＬ設計に関連付けられた動作情報を生成する。レジスタコンパイラは、半導体デバイスに関連する技術及びパワー、パフォーマンス及びエリア（ＰＰＡ）情報に基づき半導体デバイスのセットをパイルする。事前定義されたＰＰＡの条件を満たすレジスタコンパイラにより生成された半導体デバイスが識別される。半導体デバイスの入力／出力ポートを整列させるための構造情報が生成される。合成可能な半導体デバイスの設計を選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて合成可能な半導体デバイス構成のセットが作成される。
【選択図】図８
【解決手段】ネットリストは、半導体デバイスの一部に対応するＲＴＬ設計情報を提供する。構成トレーサーは、ＲＴＬ設計に関連付けられた動作情報を生成する。レジスタコンパイラは、半導体デバイスに関連する技術及びパワー、パフォーマンス及びエリア（ＰＰＡ）情報に基づき半導体デバイスのセットをパイルする。事前定義されたＰＰＡの条件を満たすレジスタコンパイラにより生成された半導体デバイスが識別される。半導体デバイスの入力／出力ポートを整列させるための構造情報が生成される。合成可能な半導体デバイスの設計を選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて合成可能な半導体デバイス構成のセットが作成される。
【選択図】図８
Description
本発明は、半導体デバイスの設計に関し、より具体的には、レジスタ転送レベル（ＲＴＬ）（例えば、動作レジスタ転送レベル）設計から合成可能な（例えば、合成可能なパフォーマンスパワーエリア（ＰＰＡ）の事前プロファイル依存）ネットリストを生成して、半導体デバイス（例えば、特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）集積チップ）の設計を支援するためのシステム及び方法に関する。
通常、半導体デバイスの設計にはいくつかのステップが含まれる。半導体デバイスのデジタル部分に関連付けらたロジックは、レジスタ転送レベル（ＲＴＬ）を用いて定義され得る。ＲＴＬ設計は、ハードウェア記述言語（ＨＤＬ）などのいくつかのツールのうちの一つ以上を用いて実施され得る。ＲＴＬ設計は、合成可能なネットリストに変換され得て、この合成可能なネットリストは、ＲＴＬ設計によって定義された機能を実行できる半導体デバイスを製造するために用いられるハードウェア回路への詳細な説明である。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。
本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための例示的なシステムのブロック図である。
本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための他の例示的なシステムのブロック図である。
本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための他の例示的なシステムのブロック図である。
本開示の様々な実施形態に係る合成されたネットリストの生成を示す例示的なブロック図である。
本開示の様々な実施形態に係る合成されたＣＰＵネットリストの生成を示す例示的なブロック図である。
本開示の様々な実施形態に係るＰＰＡ分析を示す例示的な図である。
本開示の様々な実施形態に係る合成されたＭＬネットリストの生成を示す例示的なブロック図である。
本開示の様々な実施形態に係る集積回路で実施する回路合成を最適化するための方法を示す例示的なフローチャートである。
本明細書に記載の様々な態様を実施するためのサンプルコンピューティングデバイスアーキテクチャを示す例示的なブロック図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
ＲＴＬ設計の一部には合成に十分な詳細が含まれている場合があるが、他の部分には含まれていない場合がある。いくつかの例では、ＲＴＬ設計がいくつかの異なる合成可能なハードウェア実装にマッピングされる場合があり、他の例では、ＲＴＬ設計に合成に十分な情報が含まれていない場合がある。ＲＴＬ設計から合成できないことは、メモリ（例えば、ＲＡＭマクロ）ラッパー設計の場合に特に当てはまる。その結果、ＲＴＬ設計を（例えば、エコシステムパートナー、ベンダー、顧客、オープンソースから）合成可能なネットリストへ増分的かつ反復的なプロセスで手動で変換するために、操作の取り組みを利用する必要があることがよくある。
場合によっては、この増分的かつ反復的なプロセスに時間がかかる場合がある。さらに、このプロセスが手動で行われるため、機械学習及び人工知能などのメモリアクセスを主に取り扱うアプリケーションを含むパフォーマンス、パワー、及びエリア（ＰＰＡ）に対して結果が最適化されない場合がある。
半導体デバイス（例えば、半導体特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）集積チップ）の設計にはいくつかのステップが含まれる。半導体デバイスのデジタル部分に関連付けられたロジックは、レジスタ転送レベル（ＲＴＬ）設計技術を用いて定義され得る。ＲＴＬ設計は、ハードウェア記述言語（ＨＤＬ）などのいくつかのツールのうちの一つ以上を用いて実施され得る。いくつかの実施形態では、ＲＴＬ設計は、ＩＰコア又はＩＰ設計と呼ばれる場合がある。ＲＴＬ設計は、合成可能なネットリストに変換され得て、この合成可能なネットリストは、ＲＴＬ設計によって定義された機能を実行できる半導体デバイスを製造するために用いられるハードウェア回路への詳細な説明である。ＲＴＬ設計の一部には合成に十分な詳細が含まれている場合があるが、他の部分には含まれていない場合がある。いくつかの例では、ＲＴＬ設計がいくつかの異なる合成可能なハードウェア実装にマッピングされる場合があり、他の例では、ＲＴＬ設計に合成に十分な情報が含まれていない場合がある。ＲＴＬ設計から合成できないことは、メモリ（例えば、ＲＡＭマクロ）ラッパー設計の場合に特に当てはまる。ＲＴＬ設計では、メモリは論理的に定義され得るが、メモリにアクセスするために用いられる物理プロトコルは完全には定義されていない場合がある。特定のプロトコルは、メモリの種類によって異なることができる。物理メモリのタイプに関して柔軟性を維持するために、ラッパー（例えば、柔軟な入力／出力を有するラッパー）を用いることができる。メモリ、より一般的には、半導体デバイス（例えば、半導体ＡＳＩＣ ＳｏＣ集積チップ）のコンテキストでは、ラッパーは、メモリの論理ポート（例えば、論理アクセス）と物理メモリポート（例えば、電力制御及び／又はテストポート）との間のインタフェースを定義する。ラッパーは物理メモリ自体から分離されるため、メモリタイプ（例えば、物理的特性）の定義をチップ設計プロセスの完全なインタフェースにすることができる。しかしながら、ラッパーの柔軟性を有しても、増分的かつ反復的なプロセスではＲＴＬを合成可能なネットリストに手動で変換する必要があることがよくある。このタスクは通常、１人以上の個人によって実行され、時間がかかる場合がある。
図１は、本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための例示的なシステム１００のブロック図である。システム１００は、様々な回路の論理動作を定義するＲＡＭ動作モデルのレジスタ転送レベル（ＲＴＬ）設計を受信するデータ処理コンピュータシステムであり得る。ＲＴＬは、ハードウェアレジスタ間のデジタル信号の流れ、及びそれらの信号に対して実行される論理演算に関して同期デジタル回路をモデル化する設計抽象化である。いくつかの実施形態では、ＲＴＬ設計は、単一のソース（例えば、単一の設計エンティティ）から取得されてもよい又は複数のソース（例えば、パートナーデザイナー）から取得されてもよい。複数のソースからＲＴＬ設計を取得する場合、異なるソースからのＲＴＬ設計のフォーマットが異なることができる。最初に、ＲＡＭマクロモデルの動作に関連する情報を含むＲＴＬ設計は、自動ＲＴＬ ＲＡＭマクロ構成トレーサーによって自動的に処理されてＲＡＭマクロリスト（例えば、様々なＲＡＭマクロデバイスに関する動作情報及び／又はサイズ情報）を自動的に生成する。システム１００は、トレーサー１１０と図２－３により詳細に記載されるような複数のモジュールとを用いて新たな回路設計用の最適化された設計ネットリストを生成する。トレーサー１１０は、一組のコンピュータプログラムを含む。これらのコンピュータプログラムは、ＲＴＬ設計をスキャンするために適用することができる。ワード線及び／又はビット線サイズなどの対応するメモリサイズはスキャンから抽出することができる。トレーサー１１０は、抽出されたメモリサイズ情報を用いて出力リストを生成する。そのメモリサイズ情報は、最適化された設計ネットリストを生成するためにレジスタコンパイラに提供することができる。ネットリストは、電子回路の接続性への説明である。ネットリストは、様々な電気部品とそれらの部品間のノード接続を定義するリストである。新たな回路設計は、システム１００に入力されたＲＴＬ設計に基づく、最適化された設計であり得る。システム１００によって出力されたネットリストは、最適化されたパワー、パフォーマンス、及びエリア（ＰＰＡ）特徴をさらに含む。回路設計のパワー、パフォーマンス、及びエリアの各々が設計の不可欠な要件であるため、ＰＰＡ分析は設計を最適化するために用いられる。
図２は、本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための他の例示的なシステム２００のブロック図である。システム２００は、変換モジュール２１０、フロアプランマッピングモジュール２２０、シミュレーションモジュール２３０、及び分析モジュール２４０を含む。変換モジュール２１０は、図１に記載されるように、レジスタ転送レベルコード（ＲＴＬ）を受信する。レジスタ転送レベルコードは、ハードウェア記述言語内で用いられるソフトウェアコードである。物理回路は、ハードウェアレジスタ間のデジタル信号フローと、物理回路のコンポーネントによってデジタル信号に対して実行される論理演算（例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ）とを記述するレジスタ転送レベルコードを用いて記述され得る。変換モジュール２１０は、その回路論理動作のレジスタ転送レベルコード記述にアクセスする。そして、変換モジュールは、複数のタイプのコンポーネント（例えば、ＣＰＵ、ＧＰＵ、ＭＬ－ＮＰＵ）及びフィーチャサイズ技術（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）のためにレジスタ転送レベルコードを構造的に定義された回路設計（例えば、ＡＮＤゲート、ＮＡＮＤ回路、ＯＲゲート、ＮＯＲ回路）のセットに変換する。フロアプランマッピングモジュール２２０は、構造的に定義された回路設計のセットにアクセスして構造的に定義された回路設計のセットをフロアプランのセットに変換する。フロアプランは、回路設計内の電気部品と、特定領域（例えば、フロア）でのそれらの電気部品の物理的な配置とを定義する。シミュレーションモジュール２３０は、フロアプランのセットにアクセスし、各フロアプランについてシミュレートできる回路を作成する。分析モジュール２４０は、物理的にシミュレートされた回路にアクセスし、物理的にシミュレートされた回路の動作条件の範囲にわたってスイープして、物理的にシミュレートされた回路のパワー、パフォーマンス、及びエリア特性の一連の分析を含む最適化された設計ネットリストを生成する。分析モジュール２４０はまた、複数の物理的にシミュレートされた回路に対して並行して（例えば、同時に）動作条件（例えば、様々な入力電圧、高／低温度、高／低湿度などの様々な周囲環境）の範囲にわたって同時にスイープする。
図３は、本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための他の例示的なシステム３００のブロック図である。図２のシステム２００と同様に、システム３００は、変換モジュール２１０、フロアプランマッピングモジュール２２０、シミュレーションモジュール２３０、及び分析モジュール２４０を含むことができる。さらに、システムは、ソーティングモジュール３１０、表示モジュール３２０、回路設計モジュール３３０、合成モジュール３４０、及びネットリスト作成モジュール３５０のうちの一つ以上を含むことができる。
ソーティングモジュール３１０は、分析にアクセスし、回路のパワー消費、パフォーマンス、つまり、回路が動作する周波数、及び回路が占めるエリアを定義するパワー、パフォーマンス、及びエリア特性によって、物理的にシミュレートされた回路のセットのソーティングされたリストを生成する。これらの特性は、パワー、パフォーマンス、及びエリアの値に基づいてソーティングされ得る。表示モジュール３２０は、物理的にシミュレートされた回路のソーティングされたリストにアクセスし、物理的にシミュレートされた回路のソーティングされたリストをグラフィカルユーザーインタフェースに表示する。回路設計モジュール３３０は、構造的に定義された回路設計のセットにアクセスし、構造的に定義された回路設計をファイルリストのセットに変換して、パワー、パフォーマンス、及びエリア特性の複数のプロファイル構成を合成する。ファイルリストは、回路のコンポーネントと、コンポーネント間の相互接続点とを定義する。合成モジュール３４０は、ファイルリストのセットにアクセスし、設計コンパイラを用いてファイルリストのセットを論理ゲート構成のセットに合成する。回路の合成には、レジスタ転送レベルコードを一般的なブールモデルに変換することが含まれる。そのブールモデルを論理レベルで最適化して、複数の論理演算をより簡単な演算に組み合わせることができる。例えば、コンポーネントは、動作時間と回路内のコンポーネント全体の数を削減するために、異なるコンポーネントに再配置、結合、及び／又は再結合することができる。さらに、最適化には、エリアを節約するために、シーケンシャルセルを取り巻くロジックをセル内に吸収できるコンポーネントのシーケンシャルマッピングが含まれ得る。設計コンパイラは、出力ポート接続のないロジックの削除、冗長コンポーネント（例えば、２つのシーケンシャルインバータ）の削除、及び／又は定数の伝搬などの様々な最適化動作を実行して、回路内のロジックコンポーネント全体を削減することもできる。ネットリスト作成モジュール３５０は、論理ゲート構成のセットにアクセスし、論理ゲート構成のセットを、シミュレーションモジュール１３０によって用いられるネットリストのセットに変換する。論理ゲート構成には、コンポーネントの相互接続を定義する論理回路図が含まれる。これらの論理ゲート構成は、構成内のノード、構成内のコンポーネント、及びそれらの相互接続のテキスト表現に変換することができる。このテキスト表現はネットリストである。
図４は、本開示の様々な実施形態に係る合成されたネットリストの生成を示す例示的なブロック図４００である。ファイルリスト（例えば、回路論理動作を記述するＲＴＬ設計－回路の論理動作を定義するソフトウェアコード）は、中央処理装置（ＣＰＵ）（例えば、ＣＰＵ－ＩＰ１ ４０２）、グラフィック処理装置（ＧＰＵ）（例えば、ＧＰＵ－ＩＰ１）、機械学習ネットワークプロセッサ（ＭＬ－ＮＰＵ）（例えば、ＭＬ－ＮＰＵ－ＩＰ１）などの任意の数の技術に関連付けることができる。ファイルリストの各セットは、図６－７により詳細に記載されるように、異なるモジュール設計に関連付けられた一つ以上のファイルリストを含むことができる。メモリサイズ抽出器４１０（例えば、合成モジュール３４０）は、ネットリストの所与のセットを処理して、評価されている所与のメモリセルのサイズを定義する各セットに対応する論理ゲート構成を生成する。例えば、論理ゲート構成４２２（例えば、ｃｏｎｆｉｇ．ＣＰＵ）は、ＣＰＵ－ＩＰ１ファイルリスト４０２に対応する。メモリサイズ抽出器４１０はトレーサー４１２をさらに含む。トレーサー４１２は、半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報を生成する。例えば、そのような動作情報は、デバイスサイジング（例えば、ワード線の数及びビット線の数）を含むことができる。同様に、論理ゲート構成４２２（例えば、ｃｏｎｆｉｇ．ＧＰＵ）は、ＧＰＵ－ＩＰ１ファイルリスト４０４に対応する。論理ゲート構成４２６（例えば、ｃｏｎｆｉｇ．ＭＬ－ＮＰＵ）は、ＭＬ－ＮＰＵ－ＩＰ１ファイルリスト４０６に対応する。論理ゲート構成は、例えば、シングルポート（ＳＰ）スタティックランダムアクセスメモリ（ＳＲＡＭ）４３１、２ポートＳＲＡＭ ４３２、デュアルポート（ＤＰ）ＳＲＡＭ ４３３、１Ｐ ＲＦ ４３２、２Ｐ ＲＦ ４３４などのレジスタコンパイラ及び任意の他のタイプのレジスタコンパイラ４３６を用いて以前に詳述されるようにコンパイルされる。そして、これらのコンパイルされた構成は、ラッパー４４０によって、インポートされたファイルリスト（例えば、ファイルリスト４０２、ファイルリスト４０４、ファイルリスト４０６）に対応するネットリストに変換される。ラッパーは、ラップされているコードのコード複雑性が別のインタフェースソフトウェアコンポーネントに見えないように、ラップされているコードをカプセル化するように定義されたソフトウェアである。その代りに、ラッパー自体には、二つのソフトウェアコンポーネント間の相互作用を容易にするために、他のソフトウェアコンポーネントとのインタフェースを作成するより簡単なコードが含まれる。ラッパーは、例えば、二つのソフトウェアコンポーネントが、互いに互換性のない異なるタイプのソフトウェアコードを有する場合に用いられる。例えば、ネットリストＣＰＵ－ＩＰ１ ４５２は、ファイルリストＣＰＵ－ＩＰ１ ４０２に対応する。ネットリストＧＰＵ－ＩＰ１ ４５４は、ファイルリストＧＰＵ－ＩＰ１ ４５４に対応する。ネットリストＭＰ－ＮＰＵ－ＩＰ１ ４５６は、ＭＬ－ＮＰＵ－ＩＰ１ ４０６に対応する。これらのネットリストは、コンポーネントの自動配置及び／又は信号のルーティングを用いて、最適化された回路設計を生成するために利用される（例えば、ステップ４６０）。最適化されたネットリストは、将来の回路レイアウトに利用できるようにコンパイラに返送されて記憶される。
図５は、本開示の様々な実施形態に係る合成されたＣＰＵネットリストの生成を示す例示的なブロック図５００である。この例では、ファイルリストのセットは、Ｎ個のモジュール（例えば、ファイルリスト５０１、ファイルリスト５０２、ファイルリスト５０３、ファイルリスト５０４、ファイルリスト５０５など）に対応する。各ファイルリストは、その特別なモジュールに関連付けられた特定の動作ロジックを含む。ファイルリストのセットは、レジスタコンパイラ又はフリップフロップコンパイラ５２０を用いて、テクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）に基づくグルーピングに共にコンパイルされる。コンパイリングとは、コンピュータプログラムが、あるプログラム言語で書いたコンピュータコードを別の言語に翻訳するプロセスである。各コンパイルは、すべての物理メモリ構成と、インポートされたファイルリスト５０１、５０２、５０３、５０４、及び５０５に関連付けられたＰＰＡ構成とを含む。換言すれば、様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）にわたる一つのワード線及び一つのビット線を有するすべてのモジュール（例えば、ファイルリスト５０１のモジュール－１）は共にコンパイルされる。同様に、様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）にわたる二つのワード線及び二つのビット線を有するすべてのモジュール（例えば、ファイルリスト５０２のモジュール－２）は共にコンパイルされる。これは、様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）全体にわたるすべてのモジュールに対して継続される。ＰＰＡ－プロファイラは、記憶されたコンパイル（例えば、コンパイル５１１、５１２、５１３、及び５１４）を、各テクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）の論理ゲート構成に評価する。ＰＰＡ分析は、図６により詳細に記載される。レジスタコンパイラ５２０の設定は、レジスタフリップフロップストレージ５１５に記憶することができる。レジスタフリップフロップストレージ５１５とともにコンパイル５１１、５１２、５１３、及び５１４は、ラップ及びコンパイルされて、様々なモジュールのパワー、パフォーマンス、及びエリア特性を定義するラップされたＰＰＡプロファイルを有する対応するネットリスト（例えば、ＣＰＵネットリスト５２１、５２２、５２３、５２４、及び５２５）を生成することができる。ラッパーは、ラップされているコードのコード複雑性が別のインタフェースソフトウェアコンポーネントに見えないように、ラップされているコードをカプセル化するように定義されたソフトウェアである。その代りに、ラッパー自体には、二つのソフトウェアコンポーネント間の相互作用を容易にするために、他のソフトウェアコンポーネントとのインタフェースを作成するより簡単なコードが含まれる。ラッパーは、例えば、二つのソフトウェアコンポーネントが、互いに互換性のない異なるタイプのソフトウェアコードを有する場合に用いられる。図５に示される実施形態の例では、ＰＰＡプロファイルは、異なるモジュールサイズ（例えば、一つのワード線／ビット線、二つのワード線／ビット線など）に関連する特定のパワー、パフォーマンス、及びエリア要件を定義する。いくつかの実施形態では、プロジェクトユーザ定義コンフィギュレータは、最適化される回路の特定のサイジング定義を設定することができる（例えば、ユーザ定義５３０）。換言すれば、ユーザはユーザ入力を通じて回路の特定の寸法を設定することができる。
図６は、ＰＰＡ分析を示す例示的な図６００である。ＰＰＡプロファイラを用いて、様々なファイルリストが評価されて、パフォーマンスの向上、低パワー消費の維持、及びデバイスエリアの最小化が同時に行われる。これらの計算は、パワー（例えば、ｓｐ、Ｉｐ）、エリア（例えば、ｕｄｈ）、及びパフォーマンス（例えば、ｈｓ）に関連付けられた定数を三角測量することによって実行される。これらの定数は、電子デバイスによって消費されるパワー、電子デバイスコンポーネントが占めるエリア、及び電子デバイスを操作するために必要なクロック周波数（例えば、パフォーマンス）を定義する。三角測量は、各定数（例えば、図６００に示されるポイント）間の距離を測定するプロセスである。最終的な目標は、回路パフォーマンスｈｓを犠牲にすることなく、パワー定数ｓｐ、Ｉｐ、及びエリア定数ｕｄｈを可能な限り低い値にすることである。これらの三つのメトリック（例えば、パワー、エリア、パフォーマンス）はすべて相互に依存しているため、これらの値の一つを変更すると他の二つに影響する。
図７は、本開示の様々な実施形態に係る合成されたＭＬネットリストの生成を示す例示的なブロック図７００である。この例では、ファイルリストのセットは、Ｎ個のモジュール（例えば、ファイルリスト７０１、ファイルリスト７０２、ファイルリスト７０３、ファイルリスト７０４、ファイルリスト７０５など）に対応する。各ファイルリストは、その特別なモジュールに関連付けられた特定の動作ロジックを含む。ファイルリスト７０１は、一つのワード線及び一つのビット線を有する第一モジュール（例えば、モジュール－１）を記述する。ファイルリスト７０２は、二つのワード線及び二つのビット線を有する第二モジュール（例えば、モジュール－２）を記述する。ファイルリスト７０３は、三つのワード線及び三つのビット線を有する第三モジュール（例えば、モジュール－３）を記述する。ファイルリスト７０４は、少なくとも四つのワード線及び少なくとも四つのビット線を有する小さなＲＡＭを記述する。ファイルリスト７０５は、任意の数（例えば、Ｎ）のワード線及び任意の数（例えば、Ｎ）のビット線を有するＮ番目のモジュールを記述する。図５に詳細に記載されるように、ファイルリスト７０１、７０２、７０３、７０４、及び７０５が処理され、ラップされたＰＰＡプロファイルを有する対応するネットリスト（例えば、ＭＬネットリスト７２１７、７２２、７２３、７２４、及び７２５）が生成される。
図８は、ＲＴＬ設計から合成可能なネットリストを生成して半導体デバイスの設計を支援するための方法を示す例示的なフローチャート８００である。図８は、理解を容易にするために前述した構造を参照して本明細書で記載されており、この方法は他の多くの構造にも適用されることが理解される。半導体デバイスの少なくとも一部に対応するＲＴＬ設計情報（例えば、図１のＲＴＬ設計）が提供される（例えば、ステップ８１０）。半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報が生成される（例えば、ステップ８２０）。半導体デバイスのセットは、半導体デバイスに関連する一つ以上の技術（例えば、ＣＰＵ－ＩＰ １ ４０２、ＧＰＵ－ＩＰ１ ４０４、ＭＬ－ＮＰＵ－ＩＰ１ ４０６）とＰＰＡ情報に基づいてコンパイルされる（例えば、ステップ８３０）。事前定義されたＰＰＡ条件を満たすレジスタコンパイラによって生成された半導体デバイスが識別される（例えば、ステップ８４０）。半導体デバイスの入力／出力ポートを整列させるための、コンポーネントレイアウト及び相互接続を定義する構造情報が生成される（例えば、ステップ８５０）。合成可能な半導体デバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成することができるように、ユーザ定義パラメータに基づいて、一つ以上の合成可能な半導体デバイス構成のセットが作成される（例えば、ＣＰＵネットリスト５２１、５２２、５２３、５２４、及び５２５、ＭＬネットリスト７２１７、７２２、７２３、７２４、及び７２５）（例えば、ステップ８６０）。先に述べたように、回路の合成には、レジスタ転送レベルコードを一般的なブールモデルに変換することが含まれる。そのブールモデルを論理レベルで最適化して、複数の論理演算をより簡単な演算に組み合わせることができる。例えば、コンポーネントは、動作時間と回路内のコンポーネント全体の数を削減するために、異なるコンポーネントに再配置、結合、及び／又は再結合することができる。さらに、最適化には、エリアを節約するために、シーケンシャルセルを取り巻くロジックをセル内に吸収できるコンポーネントのシーケンシャルマッピングが含まれ得る。設計コンパイラは、出力ポート接続のないロジックの削除、冗長コンポーネント（例えば、２つのシーケンシャルインバータ）の削除、及び／又は定数の伝搬などの様々な最適化動作を実行して、回路内のロジックコンポーネント全体を削減することもできる。
図９は、本明細書に記載の様々な態様を実施するためのサンプルコンピューティングデバイスアーキテクチャを示す例示的なブロック図９００である。バス９０４は、ハードウェアの他の図示されたコンポーネントを相互接続する情報ハイウェイとして機能することができる。ＣＰＵ（中央処理装置）とラベル付けされた処理システム９０８（例えば、所与のコンピュータ又は複数のコンピュータにおける一つ以上のコンピュータプロセッサ／データプロセッサ）は、プログラムを実行するために必要な計算及び論理演算を実行することができる。読み出し専用メモリ（ＲＯＭ）９１２及びランダムアクセスメモリ（ＲＡＭ）９１６などの非一時的なプロセッサ可読記憶媒体は、処理システム９０８と通信することができ、本明細書で指定された動作用の一つ以上のプログラミング命令を含むことができる。任意選択として、プログラム命令は、磁気ディスク、光ディスク、記録可能なメモリデバイス、フラッシュメモリ、又は他の物理的記憶媒体などの非一時的なコンピュータ可読記憶媒体に記憶することができる。
一例では、ディスクコントローラ９４８は、一つ以上の任意のディスクドライブをシステムバス９０４にインタフェースすることができる。これらのディスクドライブは、外付け又は内蔵のＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ又はＤＶＤ、あるいは９５２のようなソリッドステートドライブ、あるいは外付け又は内蔵のハードドライブ９５６であり得る。先に述べたように、これらの様々なディスクドライブ９５２、９５６及びディスクコントローラは任意のデバイスである。システムバス９０４は、コンピューティングシステムに物理的に接続されるか又は有線又は無線ネットワークを介して外部で利用可能な外部デバイスとの通信を可能にするために、少なくとも一つの通信ポート９２０をさらに含むことができる。場合によっては、通信ポート９２０は、ネットワークインタフェースを含むか又はそれからなる。
ユーザとの相互作用を提供するために、本明細書に記載の主題は、バス９０４から取得された情報をユーザに表示するための表示装置９４０（例えば、ＣＲＴ（陰極線管）又はＬＣＤ（液晶ディスプレイ）モニタ）と、ユーザがコンピュータに入力を提供できるキーボード９３６及び／又はポインティングデバイス（例えば、マウス又はトラックボール）及び／又はタッチスクリーンなどの入力デバイス９３２とを含むコンピューティングデバイス上に実装することができる。他の種類の入力デバイス９３２は、ユーザとの相互作用を提供するためにも用いられる；例えば、ユーザに提供されるフィードバックは、任意の形式の感覚フィードバック（例えば、視覚フィードバック、マイクロフォンによる聴覚フィードバック、又は触覚フィードバック）であり得る；ユーザからの入力は、音響、音声、又は触覚入力を含む任意の形式で受信することができる。入力デバイス９３２及びキーボード９３６は、入力デバイスインタフェース９２８によってバス９０４に結合され、バス９０４を介して情報を伝達することができる。専用サーバなどの他のコンピューティングデバイスは、ディスプレイ９４０及びディスプレイインタフェース９１４、入力デバイス９３２、キーボード９３６、及び入力デバイスインタフェース９２８のうちの一つ以上を省略することができる。
さらに、本明細書に記載の方法及びシステムは、デバイス処理サブシステムによって実行可能なプログラム命令を含むプログラムコードによって、多くのタイプの異なる処理デバイスに実装され得る。ソフトウェアプログラム命令は、ソースコード、オブジェクトコード、マシンコード、又は処理システムに本明細書に記載の方法及び動作を実行させるように動作可能な他の任意の記憶データを含み得て、例えば、Ｃ、Ｃ＋＋、ＪＡＶＡ、Ｐｅｒｌ、Ｐｙｔｈｏｎ、Ｔｃｌｓなどの任意の適切な言語、又は他の任意の適切なプログラミング言語で提供され得る。しかしながら、本明細書に記載の方法及びシステムを実行するように構成されたファームウェア又は適切に設計されたハードウェアなどの他の実装も用いられる。
システム’及び方法’のデータ（例えば、関連付け、マッピング、データ入力、データ出力、中間データ結果、最終データの結果など）は、タイプの異なるストレージデバイス及びプログラミング構造（例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリ、フラットファイル、データベース、プログラミングデータ構造、プログラミング変数、ＩＦ－ＴＨＥＮ（又は同じタイプ）ステートメント構造など）などの一つ以上のタイプの異なるコンピュータ実装データストアに記憶及び実装され得る。データ構造は、データベース、プログラム、メモリ、又はコンピュータプログラムで使用するための他のコンピュータ可読媒体にデータを編成及び記憶する際に使用するためのフォーマットを記述することに留意されたい。
本明細書に記載のコンピュータコンポーネント、ソフトウェアモジュール、機能、データストア及びデータ構造は、それらの動作に必要なデータのフローを可能にするために、互いに直接又は間接的に接続され得る。モジュール又はプロセッサは、ソフトウェア動作を実行するコードのユニットを含むが、これに限定されず、例えば、コードのサブルーチンユニット、又はコードのソフトウェア機能ユニット、又は（オブジェクト指向パラダイムにおける）オブジェクト、又はアプレットとして、又はコンピュータスクリプト言語に、又は他のタイプのコンピュータコードとして実装できることにも留意されたい。ソフトウェアコンポーネント及び／又は機能は、目前の状況に応じて、単一のコンピュータに配置されてもよい又は複数のコンピュータにわたって分散されてもよい。
本明細書に記載されるような様々なプロセスの使用は、多くの利点を提供することができる。例えば、主題の使用は多くの利点を提供することができる。例えば、回路は設計を通じて自動的に最適化され、再設計の労力を最小限するか又はそれを必要としないため、主題を使用するとＡＳＩＣ開発スケジュールを短縮できる。本明細書に記載されるシミュレーションは、デバイスの製造と手動テストに関連付けられた時間遅延なしに、デバイスの検証も容易にする。
一実施形態では、半導体デバイスの少なくとも一部に対応するＲＴＬ設計情報が提供される。半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報が生成される。半導体デバイスに関連する一つ以上の技術及びＰＰＡ情報に基づいて半導体デバイスのセットがコンパイルされる。事前定義されたＰＰＡ条件を満たすレジスタコンパイラによって生成された半導体デバイスが識別される。半導体デバイスの入力／出力ポートを整列させるための構造情報が生成される。合成可能な半導体デバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成することができるように、ユーザ定義パラメータに基づいて一つ以上の合成可能な半導体デバイス構成のセットが作成される。
他の実施形態では、半導体デバイスの設計を支援するためにＲＴＬ設計から合成可能なネットリストを生成するためのシステムは、構成トレーサー、レジスタコンパイラ、及び技術オプション構成を含む。構成トレーサーは、半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられたサイズ情報を生成する。レジスタコンパイラは、半導体デバイスに関連するパワー、パフォーマンス、及びエリア（ＰＰＡ）情報に基づいて、半導体デバイスのセットをコンパイルする。技術オプションコンフィギュレータは、合成可能な半導体デバイスの設計のうちの一つを選択して、サイズ情報とコンパイルされた半導体デバイスのセットに基づいて設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて一つ以上の合成可能な半導体デバイス構成のセットを作成する。
さらに別の実施形態では、半導体デバイスの設計を支援するためにＲＴＬ設計から合成可能なネットリストを生成するためのシステムは、自動ＲＴＬ構成トレーサー、メモリレジスタコンパイラ、ＰＰＡ依存プロファイラ、メモリラッパー、及び技術オプションコンフィギュレータを含む。自動ＲＴＬ構成トレーサーは、半導体デバイスに関連付けられた一つ以上のメモリデバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報を生成する。メモリレジスタコンパイラは、メモリデバイスに関連する一つ以上の技術及びＰＰＡ情報に基づいて、メモリデバイスのセットをコンパイルする。ＰＰＡ依存プロファイラは、事前定義されたパワー、パフォーマンス、及びエリアの条件を満たすメモリレジスタコンパイラによって生成されたメモリデバイスを識別する。メモリラッパーは、メモリデバイスの入力／出力ポートを整列させるための構造情報を生成する。技術オプションコンフィギュレータは、合成可能なメモリデバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルなメモリデバイスモジュールを有する設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて一つ以上の合成可能なメモリデバイス構成のセットを作成する。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。
ＲＴＬ設計の一部には合成に十分な詳細が含まれている場合があるが、他の部分には含まれていない場合がある。いくつかの例では、ＲＴＬ設計がいくつかの異なる合成可能なハードウェア実装にマッピングされる場合があり、他の例では、ＲＴＬ設計に合成に十分な情報が含まれていない場合がある。ＲＴＬ設計から合成できないことは、メモリ（例えば、ＲＡＭマクロ）ラッパー設計の場合に特に当てはまる。その結果、ＲＴＬ設計を（例えば、エコシステムパートナー、ベンダー、顧客、オープンソースから）合成可能なネットリストへ増分的かつ反復的なプロセスで手動で変換するために、操作の取り組みを利用する必要があることがよくある。
場合によっては、この増分的かつ反復的なプロセスに時間がかかる場合がある。さらに、このプロセスが手動で行われるため、機械学習及び人工知能などのメモリアクセスを主に取り扱うアプリケーションを含むパフォーマンス、パワー、及びエリア（ＰＰＡ）に対して結果が最適化されない場合がある。
半導体デバイス（例えば、半導体特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）集積チップ）の設計にはいくつかのステップが含まれる。半導体デバイスのデジタル部分に関連付けられたロジックは、レジスタ転送レベル（ＲＴＬ）設計技術を用いて定義され得る。ＲＴＬ設計は、ハードウェア記述言語（ＨＤＬ）などのいくつかのツールのうちの一つ以上を用いて実施され得る。いくつかの実施形態では、ＲＴＬ設計は、ＩＰコア又はＩＰ設計と呼ばれる場合がある。ＲＴＬ設計は、合成可能なネットリストに変換され得て、この合成可能なネットリストは、ＲＴＬ設計によって定義された機能を実行できる半導体デバイスを製造するために用いられるハードウェア回路への詳細な説明である。ＲＴＬ設計の一部には合成に十分な詳細が含まれている場合があるが、他の部分には含まれていない場合がある。いくつかの例では、ＲＴＬ設計がいくつかの異なる合成可能なハードウェア実装にマッピングされる場合があり、他の例では、ＲＴＬ設計に合成に十分な情報が含まれていない場合がある。ＲＴＬ設計から合成できないことは、メモリ（例えば、ＲＡＭマクロ）ラッパー設計の場合に特に当てはまる。ＲＴＬ設計では、メモリは論理的に定義され得るが、メモリにアクセスするために用いられる物理プロトコルは完全には定義されていない場合がある。特定のプロトコルは、メモリの種類によって異なることができる。物理メモリのタイプに関して柔軟性を維持するために、ラッパー（例えば、柔軟な入力／出力を有するラッパー）を用いることができる。メモリ、より一般的には、半導体デバイス（例えば、半導体ＡＳＩＣ ＳｏＣ集積チップ）のコンテキストでは、ラッパーは、メモリの論理ポート（例えば、論理アクセス）と物理メモリポート（例えば、電力制御及び／又はテストポート）との間のインタフェースを定義する。ラッパーは物理メモリ自体から分離されるため、メモリタイプ（例えば、物理的特性）の定義をチップ設計プロセスの完全なインタフェースにすることができる。しかしながら、ラッパーの柔軟性を有しても、増分的かつ反復的なプロセスではＲＴＬを合成可能なネットリストに手動で変換する必要があることがよくある。このタスクは通常、１人以上の個人によって実行され、時間がかかる場合がある。
図１は、本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための例示的なシステム１００のブロック図である。システム１００は、様々な回路の論理動作を定義するＲＡＭ動作モデルのレジスタ転送レベル（ＲＴＬ）設計を受信するデータ処理コンピュータシステムであり得る。ＲＴＬは、ハードウェアレジスタ間のデジタル信号の流れ、及びそれらの信号に対して実行される論理演算に関して同期デジタル回路をモデル化する設計抽象化である。いくつかの実施形態では、ＲＴＬ設計は、単一のソース（例えば、単一の設計エンティティ）から取得されてもよい又は複数のソース（例えば、パートナーデザイナー）から取得されてもよい。複数のソースからＲＴＬ設計を取得する場合、異なるソースからのＲＴＬ設計のフォーマットが異なることができる。最初に、ＲＡＭマクロモデルの動作に関連する情報を含むＲＴＬ設計は、自動ＲＴＬ ＲＡＭマクロ構成トレーサーによって自動的に処理されてＲＡＭマクロリスト（例えば、様々なＲＡＭマクロデバイスに関する動作情報及び／又はサイズ情報）を自動的に生成する。システム１００は、トレーサー１１０と図２－３により詳細に記載されるような複数のモジュールとを用いて新たな回路設計用の最適化された設計ネットリストを生成する。トレーサー１１０は、一組のコンピュータプログラムを含む。これらのコンピュータプログラムは、ＲＴＬ設計をスキャンするために適用することができる。ワード線及び／又はビット線サイズなどの対応するメモリサイズはスキャンから抽出することができる。トレーサー１１０は、抽出されたメモリサイズ情報を用いて出力リストを生成する。そのメモリサイズ情報は、最適化された設計ネットリストを生成するためにレジスタコンパイラに提供することができる。ネットリストは、電子回路の接続性への説明である。ネットリストは、様々な電気部品とそれらの部品間のノード接続を定義するリストである。新たな回路設計は、システム１００に入力されたＲＴＬ設計に基づく、最適化された設計であり得る。システム１００によって出力されたネットリストは、最適化されたパワー、パフォーマンス、及びエリア（ＰＰＡ）特徴をさらに含む。回路設計のパワー、パフォーマンス、及びエリアの各々が設計の不可欠な要件であるため、ＰＰＡ分析は設計を最適化するために用いられる。
図２は、本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための他の例示的なシステム２００のブロック図である。システム２００は、変換モジュール２１０、フロアプランマッピングモジュール２２０、シミュレーションモジュール２３０、及び分析モジュール２４０を含む。変換モジュール２１０は、図１に記載されるように、レジスタ転送レベルコード（ＲＴＬ）を受信する。レジスタ転送レベルコードは、ハードウェア記述言語内で用いられるソフトウェアコードである。物理回路は、ハードウェアレジスタ間のデジタル信号フローと、物理回路のコンポーネントによってデジタル信号に対して実行される論理演算（例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ）とを記述するレジスタ転送レベルコードを用いて記述され得る。変換モジュール２１０は、その回路論理動作のレジスタ転送レベルコード記述にアクセスする。そして、変換モジュールは、複数のタイプのコンポーネント（例えば、ＣＰＵ、ＧＰＵ、ＭＬ－ＮＰＵ）及びフィーチャサイズ技術（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）のためにレジスタ転送レベルコードを構造的に定義された回路設計（例えば、ＡＮＤゲート、ＮＡＮＤ回路、ＯＲゲート、ＮＯＲ回路）のセットに変換する。フロアプランマッピングモジュール２２０は、構造的に定義された回路設計のセットにアクセスして構造的に定義された回路設計のセットをフロアプランのセットに変換する。フロアプランは、回路設計内の電気部品と、特定領域（例えば、フロア）でのそれらの電気部品の物理的な配置とを定義する。シミュレーションモジュール２３０は、フロアプランのセットにアクセスし、各フロアプランについてシミュレートできる回路を作成する。分析モジュール２４０は、物理的にシミュレートされた回路にアクセスし、物理的にシミュレートされた回路の動作条件の範囲にわたってスイープして、物理的にシミュレートされた回路のパワー、パフォーマンス、及びエリア特性の一連の分析を含む最適化された設計ネットリストを生成する。分析モジュール２４０はまた、複数の物理的にシミュレートされた回路に対して並行して（例えば、同時に）動作条件（例えば、様々な入力電圧、高／低温度、高／低湿度などの様々な周囲環境）の範囲にわたって同時にスイープする。
図３は、本開示の様々な実施形態に係るＲＡＭ構成とレジスタファイルからデータを様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１０ｎｍ、１２ｎｍ、１６ｎｍ、２８ｎｍなど）にわたって分析し抽出するための他の例示的なシステム３００のブロック図である。図２のシステム２００と同様に、システム３００は、変換モジュール２１０、フロアプランマッピングモジュール２２０、シミュレーションモジュール２３０、及び分析モジュール２４０を含むことができる。さらに、システムは、ソーティングモジュール３１０、表示モジュール３２０、回路設計モジュール３３０、合成モジュール３４０、及びネットリスト作成モジュール３５０のうちの一つ以上を含むことができる。
ソーティングモジュール３１０は、分析にアクセスし、回路のパワー消費、パフォーマンス、つまり、回路が動作する周波数、及び回路が占めるエリアを定義するパワー、パフォーマンス、及びエリア特性によって、物理的にシミュレートされた回路のセットのソーティングされたリストを生成する。これらの特性は、パワー、パフォーマンス、及びエリアの値に基づいてソーティングされ得る。表示モジュール３２０は、物理的にシミュレートされた回路のソーティングされたリストにアクセスし、物理的にシミュレートされた回路のソーティングされたリストをグラフィカルユーザーインタフェースに表示する。回路設計モジュール３３０は、構造的に定義された回路設計のセットにアクセスし、構造的に定義された回路設計をファイルリストのセットに変換して、パワー、パフォーマンス、及びエリア特性の複数のプロファイル構成を合成する。ファイルリストは、回路のコンポーネントと、コンポーネント間の相互接続点とを定義する。合成モジュール３４０は、ファイルリストのセットにアクセスし、設計コンパイラを用いてファイルリストのセットを論理ゲート構成のセットに合成する。回路の合成には、レジスタ転送レベルコードを一般的なブールモデルに変換することが含まれる。そのブールモデルを論理レベルで最適化して、複数の論理演算をより簡単な演算に組み合わせることができる。例えば、コンポーネントは、動作時間と回路内のコンポーネント全体の数を削減するために、異なるコンポーネントに再配置、結合、及び／又は再結合することができる。さらに、最適化には、エリアを節約するために、シーケンシャルセルを取り巻くロジックをセル内に吸収できるコンポーネントのシーケンシャルマッピングが含まれ得る。設計コンパイラは、出力ポート接続のないロジックの削除、冗長コンポーネント（例えば、２つのシーケンシャルインバータ）の削除、及び／又は定数の伝搬などの様々な最適化動作を実行して、回路内のロジックコンポーネント全体を削減することもできる。ネットリスト作成モジュール３５０は、論理ゲート構成のセットにアクセスし、論理ゲート構成のセットを、シミュレーションモジュール１３０によって用いられるネットリストのセットに変換する。論理ゲート構成には、コンポーネントの相互接続を定義する論理回路図が含まれる。これらの論理ゲート構成は、構成内のノード、構成内のコンポーネント、及びそれらの相互接続のテキスト表現に変換することができる。このテキスト表現はネットリストである。
図４は、本開示の様々な実施形態に係る合成されたネットリストの生成を示す例示的なブロック図４００である。ファイルリスト（例えば、回路論理動作を記述するＲＴＬ設計－回路の論理動作を定義するソフトウェアコード）は、中央処理装置（ＣＰＵ）（例えば、ＣＰＵ－ＩＰ１ ４０２）、グラフィック処理装置（ＧＰＵ）（例えば、ＧＰＵ－ＩＰ１）、機械学習ネットワークプロセッサ（ＭＬ－ＮＰＵ）（例えば、ＭＬ－ＮＰＵ－ＩＰ１）などの任意の数の技術に関連付けることができる。ファイルリストの各セットは、図６－７により詳細に記載されるように、異なるモジュール設計に関連付けられた一つ以上のファイルリストを含むことができる。メモリサイズ抽出器４１０（例えば、合成モジュール３４０）は、ネットリストの所与のセットを処理して、評価されている所与のメモリセルのサイズを定義する各セットに対応する論理ゲート構成を生成する。例えば、論理ゲート構成４２２（例えば、ｃｏｎｆｉｇ．ＣＰＵ）は、ＣＰＵ－ＩＰ１ファイルリスト４０２に対応する。メモリサイズ抽出器４１０はトレーサー４１２をさらに含む。トレーサー４１２は、半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報を生成する。例えば、そのような動作情報は、デバイスサイジング（例えば、ワード線の数及びビット線の数）を含むことができる。同様に、論理ゲート構成４２２（例えば、ｃｏｎｆｉｇ．ＧＰＵ）は、ＧＰＵ－ＩＰ１ファイルリスト４０４に対応する。論理ゲート構成４２６（例えば、ｃｏｎｆｉｇ．ＭＬ－ＮＰＵ）は、ＭＬ－ＮＰＵ－ＩＰ１ファイルリスト４０６に対応する。論理ゲート構成は、例えば、シングルポート（ＳＰ）スタティックランダムアクセスメモリ（ＳＲＡＭ）４３１、２ポートＳＲＡＭ ４３２、デュアルポート（ＤＰ）ＳＲＡＭ ４３３、１Ｐ ＲＦ ４３２、２Ｐ ＲＦ ４３４などのレジスタコンパイラ及び任意の他のタイプのレジスタコンパイラ４３６を用いて以前に詳述されるようにコンパイルされる。そして、これらのコンパイルされた構成は、ラッパー４４０によって、インポートされたファイルリスト（例えば、ファイルリスト４０２、ファイルリスト４０４、ファイルリスト４０６）に対応するネットリストに変換される。ラッパーは、ラップされているコードのコード複雑性が別のインタフェースソフトウェアコンポーネントに見えないように、ラップされているコードをカプセル化するように定義されたソフトウェアである。その代りに、ラッパー自体には、二つのソフトウェアコンポーネント間の相互作用を容易にするために、他のソフトウェアコンポーネントとのインタフェースを作成するより簡単なコードが含まれる。ラッパーは、例えば、二つのソフトウェアコンポーネントが、互いに互換性のない異なるタイプのソフトウェアコードを有する場合に用いられる。例えば、ネットリストＣＰＵ－ＩＰ１ ４５２は、ファイルリストＣＰＵ－ＩＰ１ ４０２に対応する。ネットリストＧＰＵ－ＩＰ１ ４５４は、ファイルリストＧＰＵ－ＩＰ１ ４５４に対応する。ネットリストＭＰ－ＮＰＵ－ＩＰ１ ４５６は、ＭＬ－ＮＰＵ－ＩＰ１ ４０６に対応する。これらのネットリストは、コンポーネントの自動配置及び／又は信号のルーティングを用いて、最適化された回路設計を生成するために利用される（例えば、ステップ４６０）。最適化されたネットリストは、将来の回路レイアウトに利用できるようにコンパイラに返送されて記憶される。
図５は、本開示の様々な実施形態に係る合成されたＣＰＵネットリストの生成を示す例示的なブロック図５００である。この例では、ファイルリストのセットは、Ｎ個のモジュール（例えば、ファイルリスト５０１、ファイルリスト５０２、ファイルリスト５０３、ファイルリスト５０４、ファイルリスト５０５など）に対応する。各ファイルリストは、その特別なモジュールに関連付けられた特定の動作ロジックを含む。ファイルリストのセットは、レジスタコンパイラ又はフリップフロップコンパイラ５２０を用いて、テクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）に基づくグルーピングに共にコンパイルされる。コンパイリングとは、コンピュータプログラムが、あるプログラム言語で書いたコンピュータコードを別の言語に翻訳するプロセスである。各コンパイルは、すべての物理メモリ構成と、インポートされたファイルリスト５０１、５０２、５０３、５０４、及び５０５に関連付けられたＰＰＡ構成とを含む。換言すれば、様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）にわたる一つのワード線及び一つのビット線を有するすべてのモジュール（例えば、ファイルリスト５０１のモジュール－１）は共にコンパイルされる。同様に、様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）にわたる二つのワード線及び二つのビット線を有するすべてのモジュール（例えば、ファイルリスト５０２のモジュール－２）は共にコンパイルされる。これは、様々なテクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）全体にわたるすべてのモジュールに対して継続される。ＰＰＡ－プロファイラは、記憶されたコンパイル（例えば、コンパイル５１１、５１２、５１３、及び５１４）を、各テクノロジーサイズ（例えば、５ｎｍ、７ｎｍ、１６ｎｍなど）の論理ゲート構成に評価する。ＰＰＡ分析は、図６により詳細に記載される。レジスタコンパイラ５２０の設定は、レジスタフリップフロップストレージ５１５に記憶することができる。レジスタフリップフロップストレージ５１５とともにコンパイル５１１、５１２、５１３、及び５１４は、ラップ及びコンパイルされて、様々なモジュールのパワー、パフォーマンス、及びエリア特性を定義するラップされたＰＰＡプロファイルを有する対応するネットリスト（例えば、ＣＰＵネットリスト５２１、５２２、５２３、５２４、及び５２５）を生成することができる。ラッパーは、ラップされているコードのコード複雑性が別のインタフェースソフトウェアコンポーネントに見えないように、ラップされているコードをカプセル化するように定義されたソフトウェアである。その代りに、ラッパー自体には、二つのソフトウェアコンポーネント間の相互作用を容易にするために、他のソフトウェアコンポーネントとのインタフェースを作成するより簡単なコードが含まれる。ラッパーは、例えば、二つのソフトウェアコンポーネントが、互いに互換性のない異なるタイプのソフトウェアコードを有する場合に用いられる。図５に示される実施形態の例では、ＰＰＡプロファイルは、異なるモジュールサイズ（例えば、一つのワード線／ビット線、二つのワード線／ビット線など）に関連する特定のパワー、パフォーマンス、及びエリア要件を定義する。いくつかの実施形態では、プロジェクトユーザ定義コンフィギュレータは、最適化される回路の特定のサイジング定義を設定することができる（例えば、ユーザ定義５３０）。換言すれば、ユーザはユーザ入力を通じて回路の特定の寸法を設定することができる。
図６は、ＰＰＡ分析を示す例示的な図６００である。ＰＰＡプロファイラを用いて、様々なファイルリストが評価されて、パフォーマンスの向上、低パワー消費の維持、及びデバイスエリアの最小化が同時に行われる。これらの計算は、パワー（例えば、ｓｐ、Ｉｐ）、エリア（例えば、ｕｄｈ）、及びパフォーマンス（例えば、ｈｓ）に関連付けられた定数を三角測量することによって実行される。これらの定数は、電子デバイスによって消費されるパワー、電子デバイスコンポーネントが占めるエリア、及び電子デバイスを操作するために必要なクロック周波数（例えば、パフォーマンス）を定義する。三角測量は、各定数（例えば、図６００に示されるポイント）間の距離を測定するプロセスである。最終的な目標は、回路パフォーマンスｈｓを犠牲にすることなく、パワー定数ｓｐ、Ｉｐ、及びエリア定数ｕｄｈを可能な限り低い値にすることである。これらの三つのメトリック（例えば、パワー、エリア、パフォーマンス）はすべて相互に依存しているため、これらの値の一つを変更すると他の二つに影響する。
図７は、本開示の様々な実施形態に係る合成されたＭＬネットリストの生成を示す例示的なブロック図７００である。この例では、ファイルリストのセットは、Ｎ個のモジュール（例えば、ファイルリスト７０１、ファイルリスト７０２、ファイルリスト７０３、ファイルリスト７０４、ファイルリスト７０５など）に対応する。各ファイルリストは、その特別なモジュールに関連付けられた特定の動作ロジックを含む。ファイルリスト７０１は、一つのワード線及び一つのビット線を有する第一モジュール（例えば、モジュール－１）を記述する。ファイルリスト７０２は、二つのワード線及び二つのビット線を有する第二モジュール（例えば、モジュール－２）を記述する。ファイルリスト７０３は、三つのワード線及び三つのビット線を有する第三モジュール（例えば、モジュール－３）を記述する。ファイルリスト７０４は、少なくとも四つのワード線及び少なくとも四つのビット線を有する小さなＲＡＭを記述する。ファイルリスト７０５は、任意の数（例えば、Ｎ）のワード線及び任意の数（例えば、Ｎ）のビット線を有するＮ番目のモジュールを記述する。図５に詳細に記載されるように、ファイルリスト７０１、７０２、７０３、７０４、及び７０５が処理され、ラップされたＰＰＡプロファイルを有する対応するネットリスト（例えば、ＭＬネットリスト７２１７、７２２、７２３、７２４、及び７２５）が生成される。
図８は、ＲＴＬ設計から合成可能なネットリストを生成して半導体デバイスの設計を支援するための方法を示す例示的なフローチャート８００である。図８は、理解を容易にするために前述した構造を参照して本明細書で記載されており、この方法は他の多くの構造にも適用されることが理解される。半導体デバイスの少なくとも一部に対応するＲＴＬ設計情報（例えば、図１のＲＴＬ設計）が提供される（例えば、ステップ８１０）。半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報が生成される（例えば、ステップ８２０）。半導体デバイスのセットは、半導体デバイスに関連する一つ以上の技術（例えば、ＣＰＵ－ＩＰ １ ４０２、ＧＰＵ－ＩＰ１ ４０４、ＭＬ－ＮＰＵ－ＩＰ１ ４０６）とＰＰＡ情報に基づいてコンパイルされる（例えば、ステップ８３０）。事前定義されたＰＰＡ条件を満たすレジスタコンパイラによって生成された半導体デバイスが識別される（例えば、ステップ８４０）。半導体デバイスの入力／出力ポートを整列させるための、コンポーネントレイアウト及び相互接続を定義する構造情報が生成される（例えば、ステップ８５０）。合成可能な半導体デバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成することができるように、ユーザ定義パラメータに基づいて、一つ以上の合成可能な半導体デバイス構成のセットが作成される（例えば、ＣＰＵネットリスト５２１、５２２、５２３、５２４、及び５２５、ＭＬネットリスト７２１７、７２２、７２３、７２４、及び７２５）（例えば、ステップ８６０）。先に述べたように、回路の合成には、レジスタ転送レベルコードを一般的なブールモデルに変換することが含まれる。そのブールモデルを論理レベルで最適化して、複数の論理演算をより簡単な演算に組み合わせることができる。例えば、コンポーネントは、動作時間と回路内のコンポーネント全体の数を削減するために、異なるコンポーネントに再配置、結合、及び／又は再結合することができる。さらに、最適化には、エリアを節約するために、シーケンシャルセルを取り巻くロジックをセル内に吸収できるコンポーネントのシーケンシャルマッピングが含まれ得る。設計コンパイラは、出力ポート接続のないロジックの削除、冗長コンポーネント（例えば、２つのシーケンシャルインバータ）の削除、及び／又は定数の伝搬などの様々な最適化動作を実行して、回路内のロジックコンポーネント全体を削減することもできる。
図９は、本明細書に記載の様々な態様を実施するためのサンプルコンピューティングデバイスアーキテクチャを示す例示的なブロック図９００である。バス９０４は、ハードウェアの他の図示されたコンポーネントを相互接続する情報ハイウェイとして機能することができる。ＣＰＵ（中央処理装置）とラベル付けされた処理システム９０８（例えば、所与のコンピュータ又は複数のコンピュータにおける一つ以上のコンピュータプロセッサ／データプロセッサ）は、プログラムを実行するために必要な計算及び論理演算を実行することができる。読み出し専用メモリ（ＲＯＭ）９１２及びランダムアクセスメモリ（ＲＡＭ）９１６などの非一時的なプロセッサ可読記憶媒体は、処理システム９０８と通信することができ、本明細書で指定された動作用の一つ以上のプログラミング命令を含むことができる。任意選択として、プログラム命令は、磁気ディスク、光ディスク、記録可能なメモリデバイス、フラッシュメモリ、又は他の物理的記憶媒体などの非一時的なコンピュータ可読記憶媒体に記憶することができる。
一例では、ディスクコントローラ９４８は、一つ以上の任意のディスクドライブをシステムバス９０４にインタフェースすることができる。これらのディスクドライブは、外付け又は内蔵のＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ又はＤＶＤ、あるいは９５２のようなソリッドステートドライブ、あるいは外付け又は内蔵のハードドライブ９５６であり得る。先に述べたように、これらの様々なディスクドライブ９５２、９５６及びディスクコントローラは任意のデバイスである。システムバス９０４は、コンピューティングシステムに物理的に接続されるか又は有線又は無線ネットワークを介して外部で利用可能な外部デバイスとの通信を可能にするために、少なくとも一つの通信ポート９２０をさらに含むことができる。場合によっては、通信ポート９２０は、ネットワークインタフェースを含むか又はそれからなる。
ユーザとの相互作用を提供するために、本明細書に記載の主題は、バス９０４から取得された情報をユーザに表示するための表示装置９４０（例えば、ＣＲＴ（陰極線管）又はＬＣＤ（液晶ディスプレイ）モニタ）と、ユーザがコンピュータに入力を提供できるキーボード９３６及び／又はポインティングデバイス（例えば、マウス又はトラックボール）及び／又はタッチスクリーンなどの入力デバイス９３２とを含むコンピューティングデバイス上に実装することができる。他の種類の入力デバイス９３２は、ユーザとの相互作用を提供するためにも用いられる；例えば、ユーザに提供されるフィードバックは、任意の形式の感覚フィードバック（例えば、視覚フィードバック、マイクロフォンによる聴覚フィードバック、又は触覚フィードバック）であり得る；ユーザからの入力は、音響、音声、又は触覚入力を含む任意の形式で受信することができる。入力デバイス９３２及びキーボード９３６は、入力デバイスインタフェース９２８によってバス９０４に結合され、バス９０４を介して情報を伝達することができる。専用サーバなどの他のコンピューティングデバイスは、ディスプレイ９４０及びディスプレイインタフェース９１４、入力デバイス９３２、キーボード９３６、及び入力デバイスインタフェース９２８のうちの一つ以上を省略することができる。
さらに、本明細書に記載の方法及びシステムは、デバイス処理サブシステムによって実行可能なプログラム命令を含むプログラムコードによって、多くのタイプの異なる処理デバイスに実装され得る。ソフトウェアプログラム命令は、ソースコード、オブジェクトコード、マシンコード、又は処理システムに本明細書に記載の方法及び動作を実行させるように動作可能な他の任意の記憶データを含み得て、例えば、Ｃ、Ｃ＋＋、ＪＡＶＡ、Ｐｅｒｌ、Ｐｙｔｈｏｎ、Ｔｃｌｓなどの任意の適切な言語、又は他の任意の適切なプログラミング言語で提供され得る。しかしながら、本明細書に記載の方法及びシステムを実行するように構成されたファームウェア又は適切に設計されたハードウェアなどの他の実装も用いられる。
システム’及び方法’のデータ（例えば、関連付け、マッピング、データ入力、データ出力、中間データ結果、最終データの結果など）は、タイプの異なるストレージデバイス及びプログラミング構造（例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリ、フラットファイル、データベース、プログラミングデータ構造、プログラミング変数、ＩＦ－ＴＨＥＮ（又は同じタイプ）ステートメント構造など）などの一つ以上のタイプの異なるコンピュータ実装データストアに記憶及び実装され得る。データ構造は、データベース、プログラム、メモリ、又はコンピュータプログラムで使用するための他のコンピュータ可読媒体にデータを編成及び記憶する際に使用するためのフォーマットを記述することに留意されたい。
本明細書に記載のコンピュータコンポーネント、ソフトウェアモジュール、機能、データストア及びデータ構造は、それらの動作に必要なデータのフローを可能にするために、互いに直接又は間接的に接続され得る。モジュール又はプロセッサは、ソフトウェア動作を実行するコードのユニットを含むが、これに限定されず、例えば、コードのサブルーチンユニット、又はコードのソフトウェア機能ユニット、又は（オブジェクト指向パラダイムにおける）オブジェクト、又はアプレットとして、又はコンピュータスクリプト言語に、又は他のタイプのコンピュータコードとして実装できることにも留意されたい。ソフトウェアコンポーネント及び／又は機能は、目前の状況に応じて、単一のコンピュータに配置されてもよい又は複数のコンピュータにわたって分散されてもよい。
本明細書に記載されるような様々なプロセスの使用は、多くの利点を提供することができる。例えば、主題の使用は多くの利点を提供することができる。例えば、回路は設計を通じて自動的に最適化され、再設計の労力を最小限するか又はそれを必要としないため、主題を使用するとＡＳＩＣ開発スケジュールを短縮できる。本明細書に記載されるシミュレーションは、デバイスの製造と手動テストに関連付けられた時間遅延なしに、デバイスの検証も容易にする。
一実施形態では、半導体デバイスの少なくとも一部に対応するＲＴＬ設計情報が提供される。半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報が生成される。半導体デバイスに関連する一つ以上の技術及びＰＰＡ情報に基づいて半導体デバイスのセットがコンパイルされる。事前定義されたＰＰＡ条件を満たすレジスタコンパイラによって生成された半導体デバイスが識別される。半導体デバイスの入力／出力ポートを整列させるための構造情報が生成される。合成可能な半導体デバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成することができるように、ユーザ定義パラメータに基づいて一つ以上の合成可能な半導体デバイス構成のセットが作成される。
他の実施形態では、半導体デバイスの設計を支援するためにＲＴＬ設計から合成可能なネットリストを生成するためのシステムは、構成トレーサー、レジスタコンパイラ、及び技術オプション構成を含む。構成トレーサーは、半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられたサイズ情報を生成する。レジスタコンパイラは、半導体デバイスに関連するパワー、パフォーマンス、及びエリア（ＰＰＡ）情報に基づいて、半導体デバイスのセットをコンパイルする。技術オプションコンフィギュレータは、合成可能な半導体デバイスの設計のうちの一つを選択して、サイズ情報とコンパイルされた半導体デバイスのセットに基づいて設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて一つ以上の合成可能な半導体デバイス構成のセットを作成する。
さらに別の実施形態では、半導体デバイスの設計を支援するためにＲＴＬ設計から合成可能なネットリストを生成するためのシステムは、自動ＲＴＬ構成トレーサー、メモリレジスタコンパイラ、ＰＰＡ依存プロファイラ、メモリラッパー、及び技術オプションコンフィギュレータを含む。自動ＲＴＬ構成トレーサーは、半導体デバイスに関連付けられた一つ以上のメモリデバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報を生成する。メモリレジスタコンパイラは、メモリデバイスに関連する一つ以上の技術及びＰＰＡ情報に基づいて、メモリデバイスのセットをコンパイルする。ＰＰＡ依存プロファイラは、事前定義されたパワー、パフォーマンス、及びエリアの条件を満たすメモリレジスタコンパイラによって生成されたメモリデバイスを識別する。メモリラッパーは、メモリデバイスの入力／出力ポートを整列させるための構造情報を生成する。技術オプションコンフィギュレータは、合成可能なメモリデバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルなメモリデバイスモジュールを有する設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて一つ以上の合成可能なメモリデバイス構成のセットを作成する。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。
Claims (20)
- レジスタ転送レベル（ＲＴＬ）設計から合成可能なネットリストを生成して半導体デバイスの設計を支援するための方法であって、
前記半導体デバイスの少なくとも一部に対応するＲＴＬ設計情報を提供することと、
前記半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報を生成することと、
前記半導体デバイスに関連する一つ以上の技術及びパワー、パフォーマンス、及びエリア（ＰＰＡ）情報に基づいて半導体デバイスのセットをパイルすることと、
事前定義されたＰＰＡ条件を満たすレジスタコンパイラによって生成された半導体デバイスを識別することと、
前記半導体デバイスの入力／出力ポートを整列させるための構造情報を生成することと、
合成可能な半導体デバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルな半導体デバイスモジュールを有する設計ネットリストを生成することができるように、ユーザ定義パラメータに基づいて一つ以上の合成可能な半導体デバイス構成のセットを作成することとを含む、方法。 - 合成用の前記合成可能な半導体デバイスの設計のうちの一つを選択することをさらに含む、請求項１に記載の方法。
- 前記ＲＴＬ設計が複数のソースから取得される、請求項１に記載の方法。
- 前記半導体デバイスが少なくとも一つのメモリデバイスであり、自動ＲＴＬ構成トレーサーが前記メモリデバイス用のサイズ情報をさらに生成する、請求項１に記載の方法。
- メモリは、シングルポート（ＳＰ ＳＲＡＭ）、２ポート（２Ｐ）ＳＲＡＭ、デュアルポート（ＤＰ）ＳＲＡＭ、シングルポート（１Ｐ）レジスタファイル、及び／又はデュアルポート（２Ｐ）レジスタファイルのうちの少なくとも一つを含む群から選択されるランダムアクセスメモリ（ＲＡＭ ＭＡＣＲＯ）である、請求項４に記載の方法。
- 前記半導体デバイスのセットをコンパイルする前記ステップは、前記メモリのサイズに関する情報に基づいてコンパイルすることをさらに含む、請求項４に記載の方法。
- 前記一つ以上の技術は、３ｕｍ、１．５ｕｍ、１．２ｕｍ、１．０ｕｍ、０．８ｕｍ、０．６ｕｍ、０．５ｕｍ、０．３５ｕｍ、０．２５ｕｍ、０．１８ｕｍ、０．１３ｕｍ、９０ｎｍ、６５ｎｍ、４０ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１２ｎｍ、１０ｎｍ、７ｎｍ、６ｎｍ、５ｎｍ、３ｎｍの製造のうちの一つ以上の任意の組み合わせに対応する製造技術を含む、請求項１に記載の方法。
- 前記半導体デバイスは、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、デジタル信号処理装置（ＤＳＰ）、及び／又はニューラル処理装置（ＮＰＵ）のうちの少なくとも一つの少なくとも一部に関連する、請求項１に記載の方法。
- 前記コンパイルするステップは、ＲＡＭ高速コンパイラ、ＲＡＭ高密度コンパイラ、及び／又はＲＡＭ超高密度コンパイラのうちの少なくとも一つを用いることを含む、請求項１に記載の方法。
- 前記コンパイルするステップは、物理メモリ構成及び／又はパフォーマンス、パワー、及びエリア情報のデータベースを含む情報の一つ以上のデータベースを用いることを含む、請求項１に記載の方法。
- レジスタ転送レベル（ＲＴＬ）設計から合成可能なネットリストを生成して半導体デバイスの設計を支援するためのシステムであって、
前記半導体デバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられたサイズ情報を生成する構成トレーサーと、
前記半導体デバイスに関連するパワー、パフォーマンス、及びエリア（ＰＰＡ）情報に基づいて、半導体デバイスのセットをコンパイルするレジスタコンパイラと、
合成可能な半導体デバイスの設計のうちの一つを選択して、前記サイズ情報と前記コンパイルされた半導体デバイスのセットに基づいて設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて一つ以上の合成可能な半導体デバイス構成のセットを作成する技術オプションコンフィギュレータと、を含む、システム。 - 前記ＲＴＬ設計が複数のソースから取得される、請求項１１に記載のシステム。
- 前記半導体デバイスが少なくとも一つのメモリデバイスであり、構成トレーサーが前記メモリデバイス用の動作情報をさらに生成する、請求項１１に記載のシステム。
- メモリは、シングルポート（ＳＰ ＳＲＡＭ）、２ポート（２Ｐ）ＳＲＡＭ、デュアルポート（ＤＰ）ＳＲＡＭ、シングルポート（１Ｐ）レジスタファイル、及び／又はデュアルポート（２Ｐ）レジスタファイルのうちの少なくとも一つを含む群から選択されるランダムアクセスメモリ（ＲＡＭ ＭＡＣＲＯ）である、請求項１３に記載のシステム。
- 前記レジスタコンパイラは、前記メモリのサイズに関する情報に基づいてコンパイルすることをさらに含む、前記半導体デバイスのセットをさらにコンパイルする、請求項１３に記載のシステム。
- 前記一つ以上の技術は、３ｕｍ、１．５ｕｍ、１．２ｕｍ、１．０ｕｍ、０．８ｕｍ、０．６ｕｍ、０．５ｕｍ、０．３５ｕｍ、０．２５ｕｍ、０．１８ｕｍ、０．１３ｕｍ、９０ｎｍ、６５ｎｍ、４０ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１２ｎｍ、１０ｎｍ、７ｎｍ、６ｎｍ、５ｎｍ、３ｎｍの製造のうちの一つ以上の任意の組み合わせに対応する製造技術を含む、請求項１１に記載のシステム。
- 前記半導体デバイスは、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、デジタル信号処理装置（ＤＳＰ）、及び／又はニューラル処理装置（ＮＰＵ）のうちの少なくとも一つの少なくとも一部に関連する、請求項１１に記載のシステム。
- 前記レジスタコンパイラは、ＲＡＭ高速コンパイラ、ＲＡＭ高密度コンパイラ、及び／又はＲＡＭ超高密度コンパイラのうちの少なくとも一つを含む、請求項１１に記載のシステム。
- 前記レジスタコンパイラは、物理メモリ構成及び／又はパフォーマンス、パワー、及びエリア情報のデータベースを含む情報の一つ以上のデータベースを含む、請求項１１に記載のシステム。
- レジスタ転送レベル（ＲＴＬ）設計から合成可能なネットリストを生成して半導体デバイスの設計を支援するためのシステムであって、
前記半導体デバイスに関連付けられた一つ以上のメモリデバイスに対応するＲＴＬ設計の少なくとも一部に関連付けられた動作情報を生成する自動ＲＴＬ構成トレーサーと、
前記メモリデバイスに関連する一つ以上の技術及びパワー、パフォーマンス、及びエリア（ＰＰＡ）情報に基づいて、メモリデバイスのセットをコンパイルするメモリレジスタコンパイラと、
事前定義されたパワー、パフォーマンス、及びエリアの条件を満たす前記メモリレジスタコンパイラによって生成されたメモリデバイスを識別するＰＰＡ依存プロファイラと、
前記メモリデバイスの入力／出力ポートを整列させるための構造情報を生成するメモリラッパーと、
合成可能なメモリデバイスの設計のうちの一つを選択して、構造合成可能な入力／出力境界コンパチブルなメモリデバイスモジュールを有する設計ネットリストを生成できるように、ユーザ定義パラメータに基づいて一つ以上の合成可能なメモリデバイス構成のセットを作成する技術オプションコンフィギュレータと、を含む、システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/925,500 | 2020-07-10 | ||
| US16/925,500 US20220012392A1 (en) | 2020-07-10 | 2020-07-10 | Systems and Methods for Generating Synthesizable Netlists From Register Transfer Level Designs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022016409A true JP2022016409A (ja) | 2022-01-21 |
Family
ID=77042695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021113971A Pending JP2022016409A (ja) | 2020-07-10 | 2021-07-09 | レジスタ転送レベル設計から合成可能なネットリストを生成するためのシステム及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20220012392A1 (ja) |
| EP (1) | EP3937057A1 (ja) |
| JP (1) | JP2022016409A (ja) |
| CN (1) | CN113380286A (ja) |
| TW (1) | TW202203069A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11347920B2 (en) * | 2020-10-21 | 2022-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit synthesis optimization for implements on integrated circuit |
| US11620426B2 (en) * | 2021-05-27 | 2023-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Automated system and method for circuit design |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210701A (en) * | 1989-05-15 | 1993-05-11 | Cascade Design Automation Corporation | Apparatus and method for designing integrated circuit modules |
| JPH09270197A (ja) * | 1996-01-30 | 1997-10-14 | Mitsubishi Electric Corp | 半導体記憶装置及びレイアウト／回路情報生成装置 |
| US6135647A (en) * | 1997-10-23 | 2000-10-24 | Lsi Logic Corporation | System and method for representing a system level RTL design using HDL independent objects and translation to synthesizable RTL code |
| US6292427B1 (en) * | 2000-10-12 | 2001-09-18 | Virage Logic Corp. | Hierarchical sense amp and write driver circuitry for compilable memory |
| US8589851B2 (en) * | 2009-12-15 | 2013-11-19 | Memoir Systems, Inc. | Intelligent memory system compiler |
| US8185862B2 (en) * | 2010-07-13 | 2012-05-22 | Algotochip Corporation | Architectural level power-aware optimization and risk mitigation |
| US8589854B2 (en) * | 2010-07-13 | 2013-11-19 | Algotochip Corp. | Application driven power gating |
| US8607019B2 (en) * | 2011-02-15 | 2013-12-10 | Shine C. Chung | Circuit and method of a memory compiler based on subtractive approach |
| US9852250B2 (en) * | 2015-02-20 | 2017-12-26 | Esilicon Corporation | Memory optimization in VLSI design using generic memory models |
| US9454636B1 (en) * | 2015-04-02 | 2016-09-27 | Esilicon Corporation | Integrated circuit design optimization |
| US9811627B2 (en) * | 2015-12-08 | 2017-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of component partitions on system on chip and device thereof |
| US10437946B1 (en) * | 2016-09-01 | 2019-10-08 | Xilinx, Inc. | Using implemented core sources for simulation |
| US10795751B2 (en) * | 2017-03-03 | 2020-10-06 | Mentor Graphics Corporation | Cell-aware diagnostic pattern generation for logic diagnosis |
-
2020
- 2020-07-10 US US16/925,500 patent/US20220012392A1/en active Pending
-
2021
- 2021-02-22 CN CN202110196679.6A patent/CN113380286A/zh active Pending
- 2021-03-16 TW TW110109274A patent/TW202203069A/zh unknown
- 2021-07-09 JP JP2021113971A patent/JP2022016409A/ja active Pending
- 2021-07-09 EP EP21184797.5A patent/EP3937057A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CN113380286A (zh) | 2021-09-10 |
| US20220012392A1 (en) | 2022-01-13 |
| TW202203069A (zh) | 2022-01-16 |
| EP3937057A1 (en) | 2022-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5009979B2 (ja) | 処理システムでのソフトウェアプログラムの実行に基づくａｓｉｃの設計 | |
| US9558308B2 (en) | Compiler for closed-loop 1×N VLSI design | |
| US11755805B2 (en) | Systems and methods for multi-bit memory with embedded logic | |
| US8799837B2 (en) | Optimizing a netlist circuit representation by leveraging binary decision diagrams to perform rewriting | |
| US8141016B2 (en) | Integrated design for manufacturing for 1×N VLSI design | |
| US8639487B1 (en) | Method for multiple processor system-on-a-chip hardware and software cogeneration | |
| US8156458B2 (en) | Uniquification and parent-child constructs for 1xN VLSI design | |
| US20100107130A1 (en) | 1xn block builder for 1xn vlsi design | |
| JP2022016409A (ja) | レジスタ転送レベル設計から合成可能なネットリストを生成するためのシステム及び方法 | |
| TW202139046A (zh) | 進行積體電路的自動化設計的方法 | |
| Gubbi et al. | Survey of machine learning for electronic design automation | |
| US20240135078A1 (en) | Circuit Synthesis Optimization for Implements on Integrated Circuit | |
| TWI839084B (zh) | 電腦實施方法、電腦實施系統以及非暫時性電腦可讀媒體 | |
| US20230016865A1 (en) | Diagnosis of inconsistent constraints in a power intent for an integrated circuit design | |
| US11657205B2 (en) | Construction, modeling, and mapping of multi-output cells | |
| Lienig et al. | Methodologies for Physical Design: Models, Styles, Tasks, and Flows | |
| US20240176943A1 (en) | Auto-creation of custom standard cells | |
| WO2024112505A1 (en) | Auto-creation of custom standard cells | |
| Kurian | An ASIC design and test methodology for an undergraduate design and fabrication project |