JP2022013260A - 撮像素子、撮像装置、電子機器 - Google Patents

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Abstract

Figure 2022013260000001
【課題】配線容量や抵抗を低減させる。
【解決手段】フォトダイオードと、フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、半導体層に積層されている配線層とを備え、前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、行列状に配置されている画素のうちの、行方向または列方向に配置されている複数の画素の第１の転送トランジスタが接続されている第１の配線と、複数の画素の第２の転送トランジスタが接続されている第２の配線とを備える。本技術は、例えば測距を行う撮像素子に適用できる。
【選択図】図１２

Description

本技術は撮像素子、撮像装置、電子機器に関し、例えば、半導体基板と配線層が電気的に接続された撮像素子、撮像装置、電子機器に関する。
距離を測定するための方式は、パターンマッチングによる三角測距を基本技術に使うステレオセンサや、アクティブ光を照射して、反射した光が帰ってくるまでの時間を計測することによって距離を計測するToF（Time of Flight）方式などが存在する（例えば、特許文献１を参照）。
またToF方式には直接ToF方式と間接ToF方式が存在する。間接ToF方式は、センサ内で光電変換を行い、電荷を２以上存在する電極で振り分けし、電荷の差分をとることにより、距離を間接的に計測している。
特開2016-090268号公報
間接ToF方式では、センサ内で光電変換した、電荷を２以上ある電極に高速に振り分けて、それを転送する必要がある。例えば、1M Pixel だと駆動は数百MHz程度となる。そのためには、転送トランジスタのゲートに繋がる配線などは、低抵抗化とし、低容量化とすることが望まれている。
本技術は、このような状況に鑑みてなされたものであり、半導体基板と配線層との接続を低抵抗化とし、低容量化することができるようにするものである。
本技術の一側面の撮像素子は、フォトダイオードと、前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、前記半導体層に積層されている配線層とを備え、前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の転送トランジスタが接続されている第１の配線と、複数の画素の前記第２の転送トランジスタが接続されている第２の配線とを備える。
本技術の一側面の撮像装置は、フォトダイオードと、前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、前記半導体層に積層されている配線層とを備え、前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、前記第１の転送トランジスタが接続されている第１の配線と、前記第２の転送トランジスタが接続されている第２の配線とを備え、前記第２の面側に積層される半導体基板の前記第２の面と接する面側に、前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の配線が接続されている第３の配線と、複数の画素の前記第２の転送トランジスタが接続されている第４の配線とを備える。
本技術の一側面の第１の電子機器は、フォトダイオードと、前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、前記半導体層に積層されている配線層とを備え、前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の転送トランジスタが接続されている第１の配線と、複数の画素の前記第２の転送トランジスタが接続されている第２の配線とを備える撮像素子と、周期的に明るさが変動する照射光を照射する光源と、前記照射光の照射タイミングを制御する発光制御部とを備える測距モジュールを備える。
本技術の一側面の第２の電子機器は、フォトダイオードと、前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、前記半導体層に積層されている配線層とを備え、前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、前記第１の転送トランジスタが接続されている第１の配線と、前記第２の転送トランジスタが接続されている第２の配線とを備え、前記第２の面側に積層される半導体基板の前記第２の面と接する面側に、前記配線層側に、前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の配線が接続されている第３の配線と、複数の画素の前記第２の転送トランジスタが接続されている第４の配線とを備える撮像装置と、周期的に明るさが変動する照射光を照射する光源と、前記照射光の照射タイミングを制御する発光制御部とを備える測距モジュールを備える。
本技術の一側面の撮像素子においては、フォトダイオードと、フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、半導体層に積層されている配線層とが備えられている。配線層の半導体層が積層されている第１の面と対向する第２の面側に、行列状に配置されている画素のうちの、行方向または列方向に配置されている複数の画素の第１の転送トランジスタが接続されている第１の配線と、複数の画素の第２の転送トランジスタが接続されている第２の配線とを備える。
本技術の一側面の撮像装置においては、フォトダイオードと、フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタとを含む画素が、行列状に配置されている半導体層と、半導体層に積層されている配線層とが備えられている。配線層の半導体層が積層されている第１の面と対向する第２の面側に、第１の転送トランジスタが接続されている第１の配線と、第２の転送トランジスタが接続されている、第２の配線とを備える。第２の面側に積層される半導体基板の第２の面と接する面側に、行列状に配置されている画素のうちの、行方向または列方向に配置されている複数の画素の第１の配線が接続されている第３の配線と、複数の画素の第２の転送トランジスタが接続されている第４の配線とを備える。
本技術の一側面の第１の電子機器においては、前記撮像素子を備える測距モジュールが備えられる。
本技術の一側面の第２の電子機器においては、前記撮像装置を備える測距モジュールが備えられる。
なお、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用した測距装置の一実施の形態の構成を示す図である。 受光部の構成例を示す図である。 画素の回路構成例を示す図である。 画素における電荷の振り分けを説明する図である。 信号の読み出しについて説明するための図である。 画素の平面構成例を示す図である。 画素の断面構成例を示す図である。 画素の他の断面構成例を示す図である。 受光部の基板の分割例を示す図である。 受光部の基板の分割例と接合面について説明するための図である。 受光部の第１の実施の形態における断面構成例を示す図である。 第１－１の実施の形態における配線の構成例を示す図である。 第１－２の実施の形態における配線の構成例を示す図である。 第１－３の実施の形態における配線の構成例を示す図である。 第１－４の実施の形態における配線の構成例を示す図である。 第１－５の実施の形態における配線の構成例を示す図である。 第１－６の実施の形態における配線の構成例を示す図である。 第１－７の実施の形態における配線の構成例を示す図である。 受光部の第２の実施の形態における断面構成例を示す図である。 第２－１の実施の形態における配線の構成例を示す図である。 第２－２の実施の形態における配線の構成例を示す図である。 第２－３の実施の形態における配線の構成例を示す図である。 第２－４の実施の形態における配線の構成例を示す図である。 第２－５の実施の形態における配線の構成例を示す図である。 第２－６の実施の形態における配線の構成例を示す図である。 第２－７の実施の形態における配線の構成例を示す図である。 受光部の第３の実施の形態における断面構成例を示す図である。 第３－１の実施の形態における配線の構成例を示す図である。 第３－２の実施の形態における配線の構成例を示す図である。 第３－３の実施の形態における配線の構成例を示す図である。 第３－４の実施の形態における配線の構成例を示す図である。 第３－５の実施の形態における配線の構成例を示す図である。 測距モジュールの構成例を示す図である。 電子機器の構成例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
本技術は、例えば間接ＴＯＦ方式により測距を行う測距システムを構成する受光素子や、そのような受光素子を有する撮像装置などに適用することが可能である。
例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。
＜測距装置の構成例＞
図１は、本技術を適用した測距装置の一実施の形態の構成例を示している。
測距装置１０は、レンズ１１、受光部１２、信号処理部１３、発光部１４、および発光制御部１５を備える。信号処理部１３は、パターン切替部２１と距離画像生成部２２を備える。図１の測距装置１０は、物体に対して光を照射し、その光（照射光）が物体で反射した光（反射光）を受光して、物体までの距離を測定する。
測距装置１０の発光系は、発光部１４と発光制御部１５から成る。発光系においては、発光制御部１５が、信号処理部１３からの制御に従い、発光部１４により赤外光（ＩＲ）を照射させる。レンズ１１と受光部１２の間にＩＲバンドフィルタを設け、ＩＲバンドパスフィルタの透過波長帯に対応する赤外光を発光部１４が発光する構成とするようにしても良い。
発光部１４は、測距装置１０の筐体内に配置してもよいし、測距装置１０の筐体外部に配置してもよい。発光制御部１５は、発光部１４を、所定のパターンで発光させる。このパターンは、パターン切替部２１により設定され、所定のタイミングで切り替えられるように構成されている。
パターン切替部２１を設け、例えば、他の測距装置１０のパターンと重ならないように発光パターンを切り替えるように構成することができる。また、このようなパターン切替部２１を設けない構成とすることも可能である。
信号処理部１３は、例えば、受光部１２から供給される画像信号に基づいて、測距装置１０から物体までの距離を算出する算出部として機能する。算出された距離を画像として出力する場合、信号処理部１３の距離画像生成部２２は、物体までの距離が画素毎に表された距離画像を生成し、出力する。
＜撮像装置の構成＞
図２は、受光部１２の構成例を示すブロック図である。受光部１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。以下の説明では、受光部１２を撮像装置とも記述する。
受光部１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に設けられている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。
画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って設けられ、列毎に垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って設けられている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列毎に、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログデジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
画素アレイ部４１において、行列状の画素配列に対して、画素行毎に画素駆動線４６が行方向に沿って配線され、各画素列に２つの垂直信号線４７が列方向に沿って配線されている。例えば画素駆動線４６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図２では、画素駆動線４６について１本の配線として示しているが、１本に限られるものではない。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
＜単位画素の構造＞
次に、画素アレイ部４１に行列状に配置されている画素５０の具体的な構造について説明する。図３は、画素５０の回路構成例を示す図である。
画素５０は、光電変換素子であるフォトダイオード６１（以下、ＰＤ６１と記述する）を備え、ＰＤ６１で発生した電荷がタップ５１Ａおよびタップ５１Ｂに振り分けられるように構成されている。そして、ＰＤ６１で発生した電荷のうち、タップ５１Ａに振り分けられた電荷が垂直信号線４７Ａから読み出されて検出信号ＳＩＧ１として出力される。また、タップ５１Ｂに振り分けられた電荷が垂直信号線４７Ｂから読み出されて検出信号ＳＩＧ２として出力される。
タップ５１Ａは、転送トランジスタ５２Ａ、ＦＤ５３Ａ、リセットトランジスタ５４Ａ、フィードバックイネーブルトランジスタ（ＦＢＥＮ）５５Ａ、排出トランジスタ（ＯＦＧ）５６、増幅トランジスタ５７Ａ、選択トランジスタ５８Ａ、変換効率切替用トランジスタ（ＦＤＧ）５９Ａ、および付加容量部６０Ａにより構成される。
同様に、タップ５１Ｂは、転送トランジスタ５２Ｂ、ＦＤ５３Ｂ、リセットトランジスタ５４Ｂ、ＦＢＥＮ５５Ｂ、増幅トランジスタ５７Ｂ、選択トランジスタ５８Ｂ、ＦＤＧ５９Ｂ、および付加容量部６０Ｂにより構成される。
なお、図３に示したようにリセットトランジスタ５４を、ＦＤ５３ＡとＦＤ５３Ｂのそれぞれに設けられている構成としても良いし、ＦＤ５３ＡとＦＤ５３Ｂで共用する構成としても良い。
図３に示したようにＦＤ５３ＡとＦＤ５３Ｂのそれぞれにリセットトランジスタ５４Ａ，５４Ｂを設ける構成とした場合、リセットのタイミングを、ＦＤ５３ＡとＦＤ５３Ｂをそれぞれ個別に制御できるため、細かな制御を行うことが可能となる。ＦＤ５３ＡとＦＤ５３Ｂに共通したリセットトランジスタ５４を設ける構成とした場合、リセットのタイミングを、ＦＤ５３ＡとＦＤ５３Ｂで同一にすることができ、制御が簡便になり、回路構成も簡便化することができる。
以下の説明においては、ＦＤ５３ＡとＦＤ５３Ｂのそれぞれにリセットトランジスタ５４を設ける構成を例に挙げて説明する。
図４を参照して、画素５０における電荷の振り分けについて説明する。ここで、振り分けとは、画素５０（PD６１）に蓄積された電荷を異なるタイミングで読み出すことで、タップ毎に読み出しを行うことを意味する。
図４に示すように、照射時間Ｔで照射のオン／オフを繰り返すように変調（１周期＝Ｔｐ）された照射光が発光部１４から出力され、物体までの距離に応じた遅延時間Ｔｄだけ遅れて、PD６１において反射光が受光される。また、転送制御信号ＴＲＴ１は、転送トランジスタ５２Ａのオン／オフを制御し、転送制御信号ＴＲＴ２は、転送トランジスタ５２Ｂのオン／オフを制御する。図示するように、転送制御信号ＴＲＴ１が、照射光と同一の位相である一方で、転送制御信号ＴＲＴ２は、転送制御信号ＴＲＴ１を反転した位相となっている。
従って、PD６１が反射光を受光することにより発生する電荷は、転送制御信号ＴＲＴ１に従って転送トランジスタ５２Ａがオンとなっている間ではＦＤ５３Ａに転送される。また転送制御信号ＴＲＴ２に従って転送トランジスタ５２Ｂのオンとなっている間ではＦＤ５３Ｂに転送される。これにより、照射時間Ｔの照射光の照射が周期的に行われる所定の期間において、転送トランジスタ５２Ａを介して転送された電荷はＦＤ５３Ａに順次蓄積され、転送トランジスタ５２Ｂを介して転送された電荷はＦＤ５３Ｂに順次蓄積される。ＦＤ５３は、このように、PD６１で発生した電荷を蓄積する電荷蓄積部として機能する。
そして、電荷を蓄積する期間の終了後、選択信号ＳＥＬｍ１に従って選択トランジスタ５８Ａがオンとなると、ＦＤ５３Ａに蓄積されている電荷が垂直信号線４７Ａを介して読み出され、その電荷量に応じた検出信号ＳＩＧ１が受光部１２から出力される。同様に、選択信号ＳＥＬｍ２に従って選択トランジスタ５８Ｂがオンとなると、ＦＤ５３Ｂに蓄積されている電荷が垂直信号線４７Ｂを介して読み出され、その電荷量に応じた検出信号ＳＩＧ２が受光部１２から出力される。
ＦＤ５３Ａに蓄積されている電荷とＦＤ５３Ｂに蓄積されている電荷は、リセット信号RSTに従ってリセットトランジスタ５４がオンになると排出される。
このように、画素５０は、PD６１が受光した反射光により発生する電荷を、遅延時間Ｔｄに応じてタップ５１Ａおよびタップ５１Ｂに振り分けて、検出信号ＳＩＧ１および検出信号ＳＩＧ２を出力することができる。そして、遅延時間Ｔｄは、発光部１４で発光した光が物体まで飛行し、物体で反射した後に受光部１２まで飛行する時間に応じたもの、即ち、物体までの距離に応じたものである。従って、測距装置１０は、検出信号ＳＩＧ１および検出信号ＳＩＧ２に基づき、遅延時間Ｔｄに従って物体までの距離（デプス）を求めることができる。
＜間接ＴＯＦ方式の測距方法＞
上記したように、１つのPD６１に蓄積された電荷を２つのタップ５１を用いて読み出す２タップ方式における間接ＴＯＦ方式による距離の算出について、図５を参照して説明する。図５を参照して測距方法について説明を加える。図５を参照した説明においては、２つのタップと４つのフェーズ（Phase）を用いた検出方法である2Tap-4Phase方式を例に挙げて説明する。
距離画像を生成する１フレーム期間は、Ａフレーム（A frame）とＢフレーム（B frame）との２つの信号検出期間に分割される。距離画像を生成する１フレーム期間は、例えば、約１／３０秒に設定されている。よって、Ａフレームの期間とＢフレームの期間は、それぞれ約１／６０秒となる。
発光部１４（図１）から、照射時間Ｔｐで照射のオン／オフを繰り返すように変調（１周期＝Ｔｐ）された照射光が出力される。照射時間Ｔｐは、例えば、２１０ｎｓ程度にすることができる。受光部１２では、物体までの距離に応じた遅延時間Ｔｄだけ遅れて、反射光が受光される。
４Phase方式において受光部１２は、タップ５１Ａまたはタップ５１Ｂのいずれかで、照射光と同一の位相（Phase0）、９０度ずらした位相（Phase90）、１８０度ずらした位相（Phase180）、２７０度ずらした位相（Phase270）の４つのタイミングで受光する。なお、ここでの受光とは、PD６１で発生した電荷を、転送トランジスタ５２をオンにし、ＦＤ５３に転送するまでの処理を含むとする。
図５では、Ａフレームにおいて、転送制御信号ＴＲＴ１が、照射光と同一の位相（Phase0）のタイミングでオンにされ、タップ５１Ａにより受光が開始される。また、Ａフレームにおいて、転送制御信号ＴＲＴ２が、照射光と１８０度ずらした位相（Phase180）のタイミングでオンにされ、タップ５１Ｂにより受光が開始される。
また、Ｂフレームにおいて、転送制御信号ＴＲＴ１が、照射光と９０度ずらした位相（Phase90）のタイミングでオンにされ、タップ５１Ａにより受光が開始される。また、Ｂフレームにおいて、転送制御信号ＴＲＴ２が、照射光と２７０度ずらした位相（Phase270）のタイミングでオンにされ、タップ５１Ｂにより受光が開始される。
この場合、タップ５１Ａとタップ５１Ｂは、180度位相反転されたタイミングで受光を行う。Ａフレーム期間において、照射時間ＴｐでPhase0のタイミングでタップ５１ＡのＦＤ５３Ａに蓄積される電荷を電荷Ｑ１とすると、Ａフレーム期間では、Ａフレーム期間内での照射時間Ｔｐの累積時間に応じた電荷Ｑ１’がＦＤ５３Ａに蓄積される。そして、ＦＤ５３Ａに蓄積された電荷Ｑ１’が、読み出し期間において、ＦＤ５３Ａから検出信号ＳＩＧ１に該当する信号として読み出される。この電荷Ｑ１’に対応した検出信号ＳＩＧ１の信号値を、信号値Ｉ１とする。
Ａフレーム期間において、照射時間ＴｐでPhase180のタイミングでタップ５１ＢのＦＤ５３Ｂに蓄積される電荷を電荷Ｑ２とすると、Ａフレーム期間では、Ａフレーム期間内での照射時間Ｔｐの累積時間に応じた電荷Ｑ２’がＦＤ５３Ｂに蓄積される。そして、ＦＤ５３Ｂに蓄積された電荷Ｑ２’が、読み出し期間において、ＦＤ５３Ｂから検出信号ＳＩＧ２に該当する信号として読み出される。この電荷Ｑ２’に対応した検出信号ＳＩＧ２の信号値を、信号値Ｉ２とする。
Ｂフレーム期間において、照射時間ＴｐでPhase90のタイミングでタップ５１ＡのＦＤ５３Ａに蓄積される電荷を電荷Ｑ３とすると、Ｂフレーム期間では、Ｂフレーム期間内での照射時間Ｔｐの累積時間に応じた電荷Ｑ３’がＦＤ５３Ａに蓄積される。そして、ＦＤ５３Ａに蓄積された電荷Ｑ３’が、読み出し期間において、ＦＤ５３Ａから検出信号ＳＩＧ１に該当する信号として読み出される。この電荷Ｑ３’に対応した検出信号ＳＩＧ１の信号値を、信号値Ｉ３とする。
Ｂフレーム期間において、照射時間ＴｐでPhase270のタイミングでタップ５１ＢのＦＤ５３Ａに蓄積される電荷を電荷Ｑ４とすると、Ｂフレーム期間では、Ｂフレーム期間内での照射時間Ｔｐの累積時間に応じた電荷Ｑ４’がＦＤ５３Ｂに蓄積される。そして、ＦＤ５３Ｂに蓄積された電荷Ｑ４’が、読み出し期間において、ＦＤ５３Ｂから検出信号ＳＩＧ２に該当する信号として読み出される。この電荷Ｑ４’に対応した検出信号ＳＩＧ２の信号値を、信号値Ｉ４とする。
これらの信号値Ｉ１、信号値Ｉ２、信号値Ｉ３、信号値Ｉ４の配分比で遅延時間Ｔｄに対応するずれ量θを検出することができる。すなわち、位相ずれ量θに基づいて遅延時間Ｔｄが求められるので、遅延時間Ｔｄにより対象物までの距離が求められる。
位相ずれ量θは、次式（１）により求められ、対象物までの距離Ｄは、次式（２）により演算される。式（２）において、Ｃは光速であり、Ｔｐはパルス幅を表す。
Figure 2022013260000002
Figure 2022013260000003
このようにして、所定の対象物までの距離を算出することができる。このような測距方式によると、環境光による影響を低減した測距を行える。上記および以下の説明においては、発光パルス光の反射光のみを受光することを前提としているが、実際には、発光パルス光以外にも、さまざまな環境光も同時に受光される。よって、PD６１で蓄積される電荷は、発光パルス光と環境光によるものとなる。
しかしながら、環境光は、パルス周期に対して定常と見なすことができ、定常光である場合、信号値Ｉ１、信号値Ｉ２、信号値Ｉ３、信号値Ｉ４に同等なオフセットとして重畳されていることになる。よって、式（１）の演算において環境光による成分（オフセット成分）は、キャンセルされ、測距結果には影響を及ぼさない。
ここでは2Tap-4Phase方式のＴＯＦ型センサの場合を例に挙げて説明をしたが、本技術は、他の方式のＴＯＦ型センサにも適用できる。例えば、4Tap-4Phase方式のＴＯＦ型センサに適用することもできる。
＜画素の平面構成例＞
図３に示した回路構成例に対応する画素５０の平面構成例を図６に示す。図６に示されるように、矩形の画素５０の中央付近の領域に、ＰＤ６１が設けられている。ＰＤ６１の図中上側（上辺）に、ＴＧ５２ＡとＴＧ５２Ｂが設けられている。ＴＧ５２Ａは、転送トランジスタ５２Ａのゲート部分であり、ＴＧ５２Ｂは、転送トランジスタ５２Ｂのゲート部分である。
ＴＧ５２ＡとＴＧ５２Ｂのぞれぞれは、ＰＤ６１の４辺の内の１辺に隣接するように設けられている。図６に示した例では、ＴＧ５２ＡとＴＧ５２Ｂは、ＰＤ６１の上辺のＸ軸方向に、横並びで配置されている。
ＴＧ５２Ａの上側には、ＦＤ５３Ａ－１が設けられている。このＦＤ５３Ａ－１は、タップ５１Ａに含まれるＦＤ５３Ａの一部を構成している。すなわち、画素５０においては、ＦＤ５３は２つの領域から構成されている。
タップ５１Ａに含まれるＦＤ５３Ａは、ＦＤ５３Ａ－１とＦＤ５３Ａ－２から構成されている。このＦＤ５３Ａ－１とＦＤ５３Ａ－２は、異なる領域に形成されている。ＦＤ５３Ａ－１は、ＴＧ５２Ａの図中上側に形成され、ＦＤ５３Ａ－２は、ＦＤ５３Ａ－１とは離れた位置であり、ＦＤ５３Ａ－１の右斜め上側の位置に形成されている。後述するように、ＦＤ５３Ａ－１とＦＤ５３Ａ－２は、配線層における配線で接続され、１領域として扱えるように構成されている。
ＦＤ５３Ａ－２の図中上側には、ＦＤＧ５９Ａが形成されている。また、ＦＤＧ５９Ａの図中上側には、付加容量部６０Ａが形成されている。ＦＤＧ５９Ａがオンにされると、ＦＤ５３Ａ－１、ＦＤ５３Ａ－２、および付加容量部６０Ａの３領域が接続された状態となる。
タップ５１Ａに含まれる増幅トランジスタ５７Ａ（のゲート部分）は、図中、ＴＧ５２Ａの左側に形成されている。また、ＴＧ５２Ａの図中上側には、選択トランジスタ５８Ａ（のゲート部分）が形成されている。さらに、タップ５１Ａには、ＦＢＥＮ５５Ａも設けられており、このＦＢＥＮ５５Ａは、リセットトランジスタ５４Ａの図中上側に形成されている。
このように、ＦＤ５３Ａは、ＦＤ５３Ａ－１とＦＤ５３Ａ－２の２つの領域に分散されて形成されている。ＦＤ５３Ａ－１には、ＲＳＴ５４Ａが接続され、このＲＳＴ５４Ａには、ＦＢＥＮ５５Ａが接続されている。またＦＤ５３Ａ－２には、ＦＤＧ５９Ａが接続されている。このように、ＦＤ５３Ａを、ＦＤ５３Ａ－１とＦＤ５３Ａ－２の２領域に分けて配置することで、一方に、ＲＳＴ５４Ａを介してＦＢＥＮ５５Ａを接続し、他方に、ＦＤＧ５９Ａを接続することができる。
タップ５１Ａの図中右側には、タップ５１Ｂを形成する各部が配置されている。タップ５１Ｂも、タップ５１Ａと同様の構成を有している。
タップ５１Ｂに含まれるＴＧ５２Ｂは、ＰＤ６１の図中右上側に形成されている。ＴＧ５２Ｂの図中上側には、ＦＤ５３Ｂ－１が設けられている。タップ５１Ｂに含まれるＦＤ５３Ｂは、ＦＤ５３Ｂ－１とＦＤ５３Ｂ－２から構成されている。ＦＤ５３Ｂ－１は、ＴＧ５２Ｂの図中上側に形成され、ＦＤ５３Ｂ－２は、ＦＤ５３Ｂ－１とは離れた位置であり、ＦＤ５３Ｂ－１の左斜め上側の位置に形成されている。後述するように、ＦＤ５３Ｂ－１とＦＤ５３Ｂ－２は、配線層における配線で接続され１領域として扱えるように構成されている。
ＦＤ５３Ｂ－２の図中上側には、ＦＤＧ５９Ｂが形成されている。また、ＦＤＧ５９Ｂの図中上側には、付加容量部６０Ｂが形成されている。ＦＤＧ５９Ｂがオンにされると、ＦＤ５３Ｂ－１、ＦＤ５３Ｂ－２、および付加容量部６０Ｂの３領域が接続された状態となる。
タップ５１Ｂに含まれる増幅トランジスタ５７Ｂ（のゲート部分）は、図中、ＴＧ５２Ｂの右側に形成されている。また、ＴＧ５２Ｂの図中上側には、選択トランジスタ５８Ｂ（のゲート部分）が形成されている。さらに、タップ５１Ｂには、ＦＢＥＮ５５Ｂも設けられており、このＦＢＥＮ５５Ｂは、リセットトランジスタ５４Ｂの図中上側に形成されている。
ＰＤ６１の上側には、ウェルコンタクト６５が設けられている。ＰＤ６１の下側には、排出トランジスタ（ＯＦＧ）５６（のゲート部分）が設けられている。排出トランジスタ５６は、ブルーミング防止用のオーバーフローゲートであり、タップ５１Ａとタップ５１Ｂで共有された構成のため、図６に示したように画素５０ｂ内に、１つのＯＦＤ５６が形成されている。
図６に示した配置は、一例であり、限定を示す記載ではない。また、図６に示した例では、排出トランジスタ５６を設けた構成を示すが、排出トランジスタ５６がない構成とすることもできる。
図６に示した例では、画素５０の中央線Ｌ１（図中点線で示した線Ｌ１）を基準として、タップ５１Ａを構成する各部と、タップ５１Ｂを構成する各部は、線対称に配置されている。
すなわち、タップ５１Ａを構成するＴＧ５２Ａ、ＦＤ５３Ａ－１、ＦＤ５３Ａ－２、リセットトランジスタ５４Ａ、ＦＢＥＮ５５Ａ、増幅トランジスタ５７Ａ、選択トランジスタ５８Ａ、ＦＤＧ５９Ａ、および付加容量部６０Ａと、タップ５１Ｂを構成するＴＧ５２Ｂ、ＦＤ５３Ｂ－１、ＦＤ５３Ｂ－２、リセットトランジスタ５４Ｂ、ＦＢＥＮ５５Ｂ、増幅トランジスタ５７Ｂ、選択トランジスタ５８Ｂ、ＦＤＧ５９Ｂ、および付加容量部６０Ｂは、それぞれ線対称に配置されている。
図６では、配線は図示していないが、ＦＤ５３Ａ－１と増幅トランジスタ５７Ａは接続されており、ＦＤ５３Ａ－１からの信号量が、増幅トランジスタ５７Ａに供給されるように構成されている。また、ＦＤ５３Ｂ－１と増幅トランジスタ５７Ｂも接続されており、ＦＤ５３Ｂ－１からの信号量が、増幅トランジスタ５７Ｂに供給されるように構成されている。
線対称に構成することで、ＦＤ５３Ａ－１と増幅トランジスタ５７Ａ間の配線の長さと、ＦＤ５３Ｂ－１と増幅トランジスタ５７Ｂ間の配線の長さを、略同一にすることができる。また、他の配線も、左右対象の配線とすることで、同一の長さとすることができる。
＜画素の断面構成例＞
図７は、図３，図６に示した２つのタップ５１を有する画素５０の断面構成例を示す図である。
画素アレイ部４１には、例えば、赤外光を受光する画素を配置し、その画素から得られる信号を用いて被写体までの距離を測定する際の画素を配置することができる。そのような測距を行う装置（測距装置）に配置される画素５０の断面構成について説明を加える。
図７は、画素アレイ部４１に配置される画素５０の構成例を示す断面図である。画素５０は、半導体基板１１１と、その表面側（図中下側）に形成された多層配線層１１２とを備える。
半導体基板１１１は、例えばシリコン（Si）で構成され、例えば１乃至６μｍの厚みを有して形成されている。シリコン以外に、InGaAs（イリジウムガリウムヒ化物）といった材料の基板が用いられても良い。半導体基板１１１では、例えば、P型（第１導電型）の半導体領域１２１に、N型（第２導電型）の半導体領域１２２が画素単位に形成されることにより、フォトダイオードPDが画素単位に形成されている。半導体基板１１１の表裏両面に設けられているP型の半導体領域１２１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。
図７において上側となる半導体基板１１１の上面が、半導体基板１１１の裏面であり、光が入射される光入射面となる。半導体基板１１１の裏面側上面には、反射防止膜１１３が形成されている。
反射防止膜１１３は、例えば、例えば、固定電荷膜および酸化膜が積層された積層構造とされ、例えば、ALD（Atomic Layer Deposition）法による高誘電率（High-k）の絶縁薄膜を用いることができる。具体的には、酸化ハフニウム（ＨｆＯ2）や、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、ＳＴＯ（Strontium Titan Oxide）などを用いることができる。図７の例では、反射防止膜１１３は、酸化ハフニウム膜１２３、酸化アルミニウム膜１２４、および酸化シリコン膜１２５が積層されて構成されている。
反射防止膜１１３の上面であって、半導体基板１１１の隣接する画素５０の境界部１１４（以下、画素境界部１１４とも称する。）には、入射光の隣接画素への入射を防止する画素間遮光膜１１５が形成されている。画素間遮光膜１１５の材料は、光を遮光する材料であればよく、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属材料を用いることができる。
反射防止膜１１３の上面と、画素間遮光膜１１５の上面には、平坦化膜１１６が、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の絶縁膜、または、樹脂などの有機材料により形成されている。
そして、平坦化膜１１６の上面には、オンチップレンズ１１７が画素ごとに形成されている。オンチップレンズ１１７は、例えば、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル共重合系樹脂、またはシロキサン系樹脂等の樹脂系材料で形成される。オンチップレンズ１１７によって集光された光は、フォトダイオードPDに効率良く入射される。
また、半導体基板１１１の裏面側の画素境界部１１４には、半導体基板１１１の裏面側（オンチップレンズ１１７側）から基板深さ方向に所定の深さまで、半導体基板１１１の深さ方向に隣接画素どうしを分離する画素間分離部１３１が形成されている。画素間分離部１３１の底面および側壁を含む外周部は、反射防止膜１１３の一部である酸化ハフニウム膜１２３で覆われている。画素間分離部１３１は、入射光が隣の画素５０へ突き抜けることを防止し、自画素内に閉じ込めるとともに、隣接する画素５０からの入射光の漏れ込みを防止する。
図７の例では、反射防止膜１１３の最上層の材料である酸化シリコン膜１２５を、裏面側から掘り込んだトレンチ（溝）に埋め込むことにより酸化シリコン膜１２５と画素間分離部１３１を同時形成するため、反射防止膜１１３としての積層膜の一部である酸化シリコン膜１２５と、画素間分離部１３１とが同一の材料で構成されているが、必ずしも同一である必要はない。画素間分離部１３１として裏面側から掘り込んだトレンチ（溝）に埋め込む材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料でもよい。
一方、多層配線層１１２が形成された半導体基板１１１の表面側には、各画素５０に形成された１つのフォトダイオードPDに対して、２つの転送トランジスタゲートTRG１およびTRG２が形成されている。また、半導体基板１１１の表面側には、フォトダイオードPDから転送された電荷を一時保持する電荷蓄積部としてのＦＤ５２ＡおよびＦＤ５２Ｂが、高濃度のN型半導体領域（N型拡散領域）により形成されている。
多層配線層１１２は、複数の金属膜Mと、その間の層間絶縁膜１３２とで構成される。図７では、第１金属膜M１乃至第３金属膜M３の３層で構成される例が示されている。
多層配線層１１２の複数の金属膜Mのうち、所定の金属膜Mである、例えば、第１金属膜M１には、配線１３３が形成され、第２金属膜M２には、配線１３４が形成されている。
以上のように、画素５０は、オンチップレンズ１１７と多層配線層１１２との間に半導体層である半導体基板１１１を配置し、オンチップレンズ１１７が形成された裏面側から入射光をフォトダイオードPDに入射させる裏面照射型の構造を有する。
また、画素５０は、各画素に設けられたフォトダイオードPDに対して、２つの転送トランジスタゲートTRG１およびTRG２を備え、フォトダイオードPDで光電変換されて生成された電荷（電子）を、ＦＤ５２ＡまたはＦＤ５２Ｂに振り分け可能に構成されている。
さらに、図７に示した画素５０は、画素境界部１１４に画素間分離部１３１を形成することにより、入射光が隣の画素５０へ突き抜けることを防止し、自画素内に閉じ込めるとともに、隣接する画素５０からの入射光の漏れ込みを防止する。
測距に用いられる画素５０の他の断面構成について、図８を参照して説明する。
図８に示した画素５０において、図７に示した画素５０と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。図８に示した画素５０では、半導体基板１１１（のP型の半導体領域１２１）のフォトダイオードPDの形成領域の上方に位置するPD上部領域１５３が、微細な凹凸が形成された凹凸構造となっている。また、半導体基板１１１のPD上部領域１５３の凹凸構造に対応して、その上面に形成された反射防止膜１５１も凹凸構造で形成されている。反射防止膜１５１は、酸化ハフニウム膜１２３、酸化アルミニウム膜１２４、および、酸化シリコン膜１２５の積層により構成されている。
このように、半導体領域１２１のPD上部領域１５３を凹凸構造とすることで、基板界面における急激な屈折率の変化を緩和し、反射光による影響を低減させることができる。
なお、図８では、半導体領域１２１の裏面側（オンチップレンズ１１７側）から掘り込んで形成されたDTIで形成された画素間分離部１３１が、図７の画素間分離部１３１よりも、やや深い位置まで形成されている。画素間分離部１３１が形成される基板厚み方向の深さは、このように任意の深さとすることができる。
以下に説明に適用できる画素５０は、図７に示した画素５０であっても良いし、図８に示した画素５０であっても良い。
＜受光部の基板の分割例＞
図９は、受光部１２が構成されている基板の分割例を示す図である。
図９のＡは、第１の例を示す。この第１の例は、第１の半導体基板１６１と第２の半導体基板１６２とから構成される。第１の半導体基板１６１には、画素領域１６３と制御回路１６４が搭載される。第２の半導体基板１６２には、信号処理回路を含むロジック回路１６５が搭載される。そして、第１の半導体基板１６１と第２の半導体基板１６２とが相互に電気的に接続されることにより、１つの半導体チップとしての撮像装置が構成される。
図９のＢは、第２の例を示す。この第２の例は、第１の半導体基板１６１と第２の半導体基板１６２とから構成される。第１の半導体基板１６１には、画素領域１６３が搭載される。第２の半導体基板１６２には、制御回路１６４と、信号処理回路を含むロジック回路１６５が搭載される。そして、第１の半導体基板１６１と第２の半導体基板１６２とが相互に電気的に接続されることにより、１つの半導体チップとしての撮像装置が構成される。
図９のＣは、第３の例を示す。この第３の例は、第１の半導体基板１６１と第２の半導体基板１６２とから構成される。第１の半導体基板１６１には、画素領域１６３と、その画素領域１６３を制御する制御回路１６４とが搭載される。第２の半導体基板１６２には、信号処理回路を含むロジック回路１６５と、そのロジック回路１６５を制御する制御回路１６４とが搭載される。そして、第１の半導体基板１６１と第２の半導体基板１６２とが相互に電気的に接続されることによって、１つの半導体チップとしての撮像装置が構成される。
＜積層半導体基板＞
図１０は、本技術の実施の形態における撮像装置の基板の分割と接合面との関係例を示す図である。
この撮像装置においては、裏面照射型のＣＭＯＳ撮像素子を想定している。すなわち、受光部である画素領域１６３を備える第１の半導体基板１６１が、ロジック回路１６５およびアナログ回路１６６を備える第２の半導体基板１６２の上部に配置される。これにより、表面照射型に比べて高感度で低ノイズのＣＭＯＳ撮像素子を実現する。
接合面１７１は、第１の半導体基板１６１と第２の半導体基板１６２との間の接合面を仮想的に示したものである。この接合面１７１においては、互いの多層配線層が向かい合うようにして、接合面付近の配線が直接接合するように、貼り合わされる。
＜第１の実施の形態＞
図１１は、本技術の第１の実施の形態における撮像装置の断面模式図の一例を示す図である。
この撮像装置においては、上述のように、接合面１７１において、第１の半導体基板１６１と第２の半導体基板１６２とが貼り合わされている。この例においては、接合面付近に形成される導電体の一例として、銅（Ｃｕ）配線を用いることができる。第１の半導体基板１６１の配線２０１，２０２と第２の半導体基板１６２の配線３０１，３０２との間で接合される。
配線２０１と配線３０１は、第１の半導体基板１６１および第２の半導体基板１６２の電気的接続を行うための用途を有する。すなわち、配線２０１および配線３０１の両者は、接続孔を有して、それぞれの基板内部に接続するように形成される。
配線２０２は、図１１に示したように、第１の半導体基板１６１側に、線状に形成されている。配線２０２は、図１１に示した断面図においては線状であるが、図１２などを参照して説明するように、所定の幅、所定の厚さを有し、所定の長さを有する直方体形状で形成されている。
第１の半導体基板１６１には、図８に示した断面構成を有する画素５０が形成されている。図８に示した画素５０は、転送トランジスタゲートTRG1と転送トランジスタゲートTRG2を備えている。線状に形成されている配線２０２は、複数の画素５０の転送トランジスタゲートTRG1または転送トランジスタゲートTRG2が接続されている。
配線２０２は、第２の半導体基板１６２に形成されている配線３０２と接続される。このように、配線２０２は、第１の半導体基板１６１内の複数の画素５０と接続され、第２の半導体基板１６２の１つの配線３０２と接続される。
なお、ここでは、１つの配線３０２と接続されるとして説明を続けるが、１つの配線３０１が、複数に分散して形成されていたり、後述するようにダミー配線が形成されていたりしても良い。
以下に、第１の半導体基板１６１側に、線状に形成されている配線２０２について説明を加える。
＜第１－１の実施の形態＞
図１２は、第１－１の実施の形態における配線２０２（第１－１の実施の形態における配線２０２は、配線２０２ａと記述する）の構成を示す図である。なお、以下の実施の形態における図面では、配線２０２と、配線２０２に接続されているコンタクトなどを図示し、他の部分は省略した図とする。
第１の半導体基板１６１は、ＣＩＳ（CMOS image sensor）基板などとも称される基板である。第１の半導体基板１６１には、図１１に示したように、複数の画素５０が形成されている。１画素５０をみたとき、図７や図８を参照して説明したように、１画素５０には、転送トランジスタゲートTRG1と転送トランジスタゲートTRG2が備えられている。
転送トランジスタゲートTRG1は、多層配線層１１２の第１金属膜M１乃至第４金属膜M4にそれぞれ形成されている配線２４１－１、配線２４２－１、配線２４３－１、配線２４４－１と、縦方向に形成されたビア２５１－１を介して接続されている。
配線２４４－１は、接続端子２５２－１を介して、配線２０２ａ－１と接続されている。なお、接続端子２５２－１は、ビアで形成することができる。
同様に、転送トランジスタゲートTRG2は、多層配線層１１２の第１金属膜M１乃至第４金属膜M4にそれぞれ形成されている配線２４１－２、配線２４２－２、配線２４３－２、配線２４４－２と、縦方向に形成されたビア２５１－２を介して接続されている。配線２４４－２は、接続端子２５２－２を介して、配線２０２ａ－２と接続されている。
転送トランジスタゲートTRG1は、配線２０２ａ－１と接続され、転送トランジスタゲートTRG2は、配線２０２ａ－２と接続されている。この配線２０２ａ－１と、配線２０２ａ－２は、第２の半導体基板１６２に形成されている配線３０２と接続されている。
転送トランジスタゲートTRG1に関する配線と、転送トランジスタゲートTRG2に関する配線は、同様な構成のため、以下の説明では、転送トランジスタゲートTRG1に関する配線を例に挙げて説明する。また、以下の説明においては、例えば、配線２４１－１と配線２４１－２を区別する必要がない場合、単に配線２４１と記述する。他の部分も同様に記述する。
配線２０２ａは、直方体形状に形成されている。形状は一例であり、側面（断面）が正方形や多角形などの形状であっても良い。また、配線２０２ａ－１には、画素アレイ部４１に配置されている複数の画素５０のうちの、行方向または列方向に配置されている複数の画素５０の転送トランジスタゲートTRG１が接続されている。
また、配線２０２ａ－２には、画素アレイ部４１に配置されている複数の画素５０のうちの、行方向または列方向に配置されている転送トランジスタゲートTRG2が接続されている。
複数の画素５０の転送トランジスタゲートTRG１が並んでいる方向は、配線２０２ａ－１の長手方向となる。配線２０２ａ－１の長手方向の長さは、長手方向に配置されている複数の画素５０の辺の長さの合計と略同等の長さとすることができる。また長手方向と垂直に交わる方向を短手方向とした場合、配線２０２ａ－１の短手方向の長さ（幅とする）は、接続端子２５２の直径（１辺）と同程度の幅以下とすることができる。
また、配線２０２ａは、導電体で形成することができ、接合面方向に通電させるための配線とすることができる。
配線２０２ａ－１の厚さは、所定の厚さとすることができる。配線２０２ａ－１を微細化することで抵抗値が上がる可能性がある場合などには、配線２０２ａ－１の厚さを厚くし、抵抗値が下がるようにするといった設計も可能である。
配線２０２ａは、上記したように、直方体形状で形成されているが、配線２０２ａと接続される第２の半導体基板１６２に形成されている配線３０２は、角柱や円柱といった形状で形成され、配線２０２aの一部に接続される。このように形成することで、配線２０２ａと配線３０２を接合するプロセスで、接合合わせのずれが発生したとしても、配線２０２ａと配線３０２との間で発生する容量が増大してしまうようことを防ぐことができる。よって、接合合わせズレで発生する隣接配線間の狭スペース化による容量増加や、容量のばらつきの影響を抑制することができる。
配線２０２ａ－２に対しても同様である。
本技術によれば、第１の半導体基板１６１と第２の半導体基板１６２を積層（接続）するときの位置合わせの精度が高くなくても、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
＜第１－２の実施の形態＞
図１３は、第１－２の実施の形態における配線２０２ｂの構成を示す図である。第１－２の実施の形態における配線２０２ｂと、第１－１の実施の形態における配線２０２ａを比較した場合、配線２０２ｂは、配線２０２ａに、裏打ちビア２５３ｂを追加した構成とされ、その裏打ちビア２５３ｂと接続するために、配線２４４ｂも直方体形状で構成されている点が異なり、他の点は同様である。
図１３に示した配線２０２ｂ－１には、裏打ちビア２５３ｂ－１が追加され、接続されている。すなわち、配線２０２ｂ－１には、接続端子２５２ｂ－１と裏打ちビア２５３ｂ－１が接続されている。
裏打ちビア２５３ｂ－１は、接続端子２５２ｂ－１と同一の材料、例えば、Ｃｕ（銅）で形成することができる。また裏打ちビア２５３ｂ－１は、接続端子２５２ｂ－１と同様の形状や大きさで形成することができる。
第４金属膜M4に配置されている配線２４４ｂ－１は、接続端子２５２ｂ－１と裏打ちビア２５３ｂ－１の両方と接続できる大きさに形成されている。また配線２４４ｂ－１の長手方向の長さは、画素５０の１辺と同程度に形成されている。配線２４４ｂ－１は、画素５０毎に設けられているが、画素５０毎に設けられている配線２４４ｂ－１同士は接続され、連続した１本の直線形状で形成されているように構成することができる。
または配線２４４ｂ－１の長手方向の長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている配線２４４ｂ－１同士は接続されずに、画素５０毎に設けられているようにしても良い。配線２４４ｂ－１の厚さは、第４金属膜M4の厚さに依存して決定される。
このように、裏打ちビア２５３ｂを追加した構成とし、裏打ちビア２５３ｂと接続できる大きさに配線２４４ｂを形成することで、抵抗値を下げることができる。第１－２の実施の形態によれば、第１－１の実施の形態よりも抵抗値を下げることができる。
図１３に示した配線２０２ｂは、接続端子２５２ｂと裏打ちビア２５３ｂに接続されている。換言すれば、図１３に示した配線２０２ｂは、２つのビアを介して、配線２４４ｂと接続されている。配線２０２ｂは、１画素５０あたり、２以上のビアを介して、配線２４４ｂと接続される構成としても良い。すなわち、１画素５０あたり、裏打ちビア２５３は、複数設けることが可能である。
第１－２の実施の形態においても、第１－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第１－３の実施の形態＞
図１４は、第１－３の実施の形態における配線２０２ｃの構成を示す図である。
第１－３の実施の形態における配線２０２ｃは、第１－２の実施の形態における裏打ちビア２５３ｂの代わりに、直方体形状で形成された接続端子２５２ｃを備える。接続端子２５２ｃ－１は、配線２０２ｃ－１と配線２４４ｃ－１との間に設けられ、配線２０２ｃ－１と配線２４４ｃ－１を接続する接続端子として形成されている。
また、接続端子２５２ｃの長手方向の長さは、画素５０の１辺と同程度に形成される。接続端子２５２ｃは、画素５０毎に設けられているが、画素５０毎に設けられている接続端子２５２ｃ同士は接続され、連続した１本の直線形状で形成されているようにしても良い。
または接続端子２５２ｃの長手方向長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている接続端子２５２ｃ同士は接続されずに、個々に設けられているようにしても良い。
第４金属膜M4に配置されている配線２４４ｃ－１は、直方体形状で形成されている接続端子２５２ｃ－１と接続できる大きさに形成されている。配線２４４ｂ－１の長手方向の大きさは、接続端子２５２ｃと同程度に形成されている。また、配線２４４ｃ－１の厚さは、第４金属膜M4の厚さに依存して決定される。
このように、接続端子２５２ｃを直方体形状で構成することで、抵抗値を下げることができる。第１－３の実施の形態によれば、第１－１の実施の形態よりも抵抗値を下げることができる。また、第１－３の実施の形態においても、第１－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第１－４の実施の形態＞
図１５は、第１－４の実施の形態における配線２０２ｄの構成を示す図である。
第１－４の実施の形態における配線２０２ｄは、第１－２の実施の形態における裏打ちビア２５３ｂに該当する部分が、第２の半導体基板１６２側に裏打ちビア３３１ｄとして形成されている。第１－４の実施の形態における第１の半導体基板１６１の配線２０２ｄなどに関わる部分は、第１－１の実施の形態における配線２０２ａなどに関わる部分と同様である。
図１５に示した配線２０２ｄ－１は、第２の半導体基板１６２に形成されている裏打ちビア３３１ｄ－１－１と裏打ちビア３３１ｄ－１－２に接続されている。この裏打ちビア３３１ｄ－１－１と裏打ちビア３３１ｄ－１－２は、それぞれ、図１３に示した裏打ちビア２５３ｂ－１を設けた理由と同じく、配線２０２ｄ－１の抵抗値を下げる構造とするために設けられている。
また、第２の半導体基板１６２には、２つの裏打ちビア３３１ｄ－１－１と裏打ちビア３３１ｄ－１－２を、第２の半導体基板１６２側に形成されている配線と接続するための配線３４１ｄ－１が設けられている。配線３４１ｄ－１は、図１３に示した配線２４４ｂ－１と同じ役割を有し、裏打ちビア３３１ｄ―１－１と裏打ちビア３３１ｄ－１－２が接続されている。
配線３４１ｄの長手方向の長さは、画素５０の１辺と同程度に形成される。配線３４１ｄは、画素５０毎に設けられているが、画素５０毎に設けられている配線３４１ｄ同士は接続され、連続して１本の直線形状に形成されているようにしても良い。
または配線３４１ｄの長手方向の長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている配線３４１ｄ同士は接続されずに、個々に設けられているようにしても良い。
このように、第１の半導体基板１６１に設けられている配線２０２ｄと接続される第２の半導体基板１６２の該当する部分に、裏打ちビア３３１ｄを形成し、その裏打ちビア３３１ｄと接続される配線３４１ｄを、第２の半導体基板１６２側に形成することで、配線２０２ｄと接続される配線全体の抵抗値を下げることができる。
また、第１－４の実施の形態においても、第１－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第１－５の実施の形態＞
図１６は、第１－５の実施の形態における配線２０２ｅの構成を示す図である。
第１－５の実施の形態における配線２０２ｄは、第１－４の実施の形態における裏打ちビア３３１ｄの代わりに、直線形状で形成された裏打ちトレンチ３３２ｅを備える。
裏打ちトレンチ３３２ｅ－１は、第２の半導体基板１６２に設けられている。また裏打ちトレンチ３３２は、第１の半導体基板１６１に設けられている配線２０２ｅ－１と第２の半導体基板１６２に設けられている配線３４１ｅ－１との間に設けられ、配線２０２ｅ－１と配線３４１ｅ－１を接続する接続端子として形成されている。
また、裏打ちトレンチ３３２ｅの長手方向の長さは、画素５０の１辺と同程度に形成され、画素５０毎に設けられている裏打ちトレンチ３３２ｅ同士は接続され、連続した直線形状で形成されているようにしても良い。
または配線３４１ｄの長手方向長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている配線３４１ｄ同士は接続されずに、個々に設けられているようにしても良い。
また、図１６に示した例では、裏打ちトレンチ３３２ｅの短手方向の長さは、配線２０２ｅ－１や配線３４１ｅ－１よりも短く形成されている例を示したが同程度まで長くしても良い。
配線３４１ｅ－１の長手方向の長さは、裏打ちトレンチ３３２ｅと同程度に形成される。
このように、裏打ちトレンチ３３２ｅを直方体形状で構成することで、抵抗値を下げることができる。第１－５の実施の形態によれば、第１－１の実施の形態よりも抵抗値を下げることができる。
また、第１－５の実施の形態においても、第１－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第１－６の実施の形態＞
図１７は、第１－６の実施の形態における配線２０２ｆの構成を示す図である。
第１－６の実施の形態における配線２０２ｆは、第１－５の実施の形態における裏打ちトレンチ３３２ｅを、配線３０２ｆとして用いた場合である。配線３０２ｆとして設け、配線として機能する（信号の授受を行えるように形成する）ようにしても良いし、ダミー配線として設けても良い。配線３０２ｆを、配線として機能させる場合については、後述する第３の実施の形態で説明を加える。
ダミー配線とは、信号の授受などのために必要な構成ではなく、仮に備えられていなくても、撮像素子が動作するのには影響を及ぼすことがない配線である。図１７に示した配線３０２ｆは、ダミー配線として形成されている。
配線３０２ｆは、直方体形状で形成されている。図１７に示した例では、配線３０２ｆの幅は、配線２０２ｆよりも短く形成されている例を示したが、配線２０２ｆと同程度の幅としても良い。または、配線３０２ｆの線幅は、配線２０２ｆの線幅と異なるように形成し、例えば２０％以上の線幅差があるように形成しても良い。
配線３０２ｆは、ダミー配線であるため、例えば、上記した裏打ちトレンチ３３２ｅ（図１６）と同じく、長手方向の長さが、画素５０の１辺と同程度に形成され、画素５０毎に設けられている配線３０２ｆ同士が接続され、連続した１本の直線形状で形成されているようにしても良い。
または配線３０２ｆの長手方向の長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている配線３０２ｆ同士は接続されずに、個々に設けられているようにしても良い。
配線３０２ｆを直方体形状で形成することで、配線３０２ｆと接続される配線２０２ｆの抵抗値を下げ、接続強度を向上させることができる。また、第１－６の実施の形態においても、第１－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第１－７の実施の形態＞
図１８は、第１－７の実施の形態における配線２０２ｇの構成を示す図である。
第１－７の実施の形態における配線２０２ｇは、第１－４の実施の形態における裏打ちビア３３１ｄ（図１５）を、配線３０２ｇとして用いた場合である。
配線２０２ｇ－１には、配線３０２ｇ－１－１と、配線３０２ｇ－１－２が接続されている。配線３０２ｇ－１－１と配線３０２ｇ－１－２は、ダミー配線として、抵抗値を下げたり、接続強度を向上させたりするために設けられている。
図１８に示したように、配線３０２ｇをダミー配線として形成し、ドット形状で形成しても良い。配線３０２ｇをドット形状で形成することで、配線３０２ｇと接続される配線２０２ｇの抵抗値を下げ、接続強度を向上させることができる。
また、第１－７の実施の形態においても、第１－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２の実施の形態＞
図１９は、本技術の第２の実施の形態における撮像装置の断面模式図の一例を示す図である。第２の実施の形態における撮像装置も、第１の実施の形態における撮像装置（図１１）と基本的には同じ構成を有している。
この撮像装置においては、上述のように、接合面１７１において、第１の半導体基板１６１と第２の半導体基板１６２とが貼り合わされている。この例においては、接合面付近に形成される導電体の一例として、銅（Ｃｕ）配線を用いることができる。第１の半導体基板１６１の配線２０１，２０２と第２の半導体基板１６２の配線３０１，３０２との間で接合される。
配線２０１と配線３０１は、第１の半導体基板１６１および第２の半導体基板１６２の電気的接続を行うための用途を有する。すなわち、配線２０１および配線３０１の両者は、接続孔を有して、それぞれの基板内部に接続するように形成される。
配線２０２は、図１９に示したように、第１の半導体基板１６１側に、配線２０１と同様の形状で、画素５０毎に設けられている。具体的には、画素５０の転送トランジスタゲートTRG1や、転送トランジスタゲートTRG2毎に設けられている。
配線２０２のそれぞれは、第２の半導体基板１６２に形成されている配線３０２と接続される。
配線３０２は、図１９に示すように線状に形成されている。配線３０２は、図１９に示した断面図においては線状であるが、図２０などを参照して説明するように、所定の幅、所定の厚さを有し、所定の長さを有する直方体形状で形成されている。
線状に形成されている配線３０２は、複数の画素５０の転送トランジスタゲートTRG1または転送トランジスタゲートTRG2と、配線２０２を介して接続されている。このように、配線３０２は、第１の半導体基板１６１内の複数の画素５０とそれぞれ接続される。
以下に、第２の半導体基板１６２側に、線状に形成されている配線３０２について説明を加える。
＜第２－１の実施の形態＞
図２０は、第２－１の実施の形態における配線３０２ｈの構成を示す図である。なお、以下の実施の形態における図面では、配線３０２と、配線３０２に接続されているコンタクトなどを図示し、他の部分は省略した図とする。
第１の半導体基板１６２は、ＣＩＳ基板などとも称される基板である。また第２の半導体基板１６２は、ロジック回路基板などとも称される基板である。第１の半導体基板１６１には、図１９に示したように、複数の画素５０が形成されている。１画素５０をみたとき、図７や図８を参照して説明したように、１画素５０には、転送トランジスタゲートTRG1と転送トランジスタゲートTRG2が備えられている。
転送トランジスタゲートTRG1は、多層配線層１１２の第１金属膜M１乃至第４金属膜M4にそれぞれ形成されている配線２４１－１、配線２４２－１、配線２４３－１、配線２４４－１と、縦方向に形成されたビア２５１－１を介して接続されている。
配線２４４－１は、接続端子２５２ｈ－１を介して、配線３０２ｈ－１と接続されている。なお、接続端子２５２ｈ－１は、ビアで形成することができる。また、接続端子２５２ｈ－１は、配線２０２（図１９）に該当する。
転送トランジスタゲートTRG1は、配線３０２ｈ－１と接続され、転送トランジスタゲートTRG2は、配線３０２ｈ－２と接続されている。配線３０２ｈは、第２の半導体基板１６２に形成されている配線である。
配線３０２ｈは、直方体形状に形成されている。形状は一例であり、側面（断面）が正方形や多角形などの形状であっても良い。また、配線３０２ｈ－１には、複数の画素５０の転送トランジスタゲートTRG１（と接続されている接続端子２５２ｈ）が接続されている。
複数の画素５０の転送トランジスタゲートTRG１が並んでいる方向は、配線３０２ｈ－１の長手方向となる。配線３０２ｈ－１の長手方向の長さは、長手方向に配置されている複数の画素５０の辺の長さの合計と略同等の長さとすることができる。また長手方向と垂直に交わる方向を短手方向とした場合、配線３０２ｈ－１の短手方向の長さ（幅とする）は、接続端子２５２ｈの直径（１辺）と同程度の幅以下とすることができる。
配線３０２ｈの厚さは、所定の厚さとすることができる。配線３０２ｈを微細化することで抵抗値が上がる可能性がある場合などには、配線３０２ｈの厚さを厚くし、抵抗値が下がるようにするといった設計も可能である。
配線３０２ｈは、上記したように、直方体形状で形成されているが、配線３０２ｈと接続される第１の半導体基板１６１に形成されている接続端子２５２ｈは、角柱や円柱といった形状で形成され、配線３０２aの一部に接続される。このように形成することで、配線３０２ｈと接続端子２５２ｈ（配線２０２ｈ）を接合するプロセスで、接合合わせのずれが発生したとしても、配線３０２ｈと配線２０２ｈとの間で発生する容量が増大してしまうようことを防ぐことができる。よって、接合合わせズレで発生する隣接配線間の狭スペース化による容量増加や、容量のばらつきの影響を抑制することができる。
配線３０２ｈ－２に対しても同様である。
本技術によれば、第２の半導体基板１６２と第１の半導体基板１６１を積層（接続）するときの位置合わせの精度が高くなくても、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２－２の実施の形態＞
図２１は、第２－２の実施の形態における配線３０２ｉの構成を示す図である。第２－２の実施の形態における配線３０２ｉと、第２－１の実施の形態における配線３０２ｈを比較した場合、配線３０２ｉは、配線３０２ｈに、裏打ちビア２５３ｉを追加した構成とされ、その裏打ちビア２５３ｉと接続するために、配線２４４ｉも直方体形状で構成されている点が異なり、他の点は同様である。
図２１に示した配線３０２ｉ－１には、裏打ちビア２５３ｉ－１が追加され、接続されている。すなわち、配線３０２ｉ－１には、接続端子２５２ｉ－１と裏打ちビア２５３ｉ－１が接続されている。接続端子２５２ｉ－１と裏打ちビア２５３ｉ－１は、第１の半導体基板１６１内に形成されている。
裏打ちビア２５３ｉ－１は、接続端子２５２ｉ－１と同一の材料、例えば、Ｃｕ（銅）で形成することができる。また裏打ちビア２５３ｉ－１は、接続端子２５２ｉ－１と同様の形状や大きさで形成することができる。
第４金属膜M4に配置されている配線２４４ｉ－１は、接続端子２５２ｉ－１と裏打ちビア２５３ｉ－１の両方と接続できる大きさに形成されている。また配線２４４ｉ－１の長手方向の長さは、画素５０の１辺と同程度に形成されている。配線２４４ｉ－１は、画素５０毎に設けられているが、画素５０毎に設けられている配線２４４ｉ－１同士は接続され、連続した１本の直線形状で形成されているように構成することができる。
または配線２４４ｉ－１の長手方向の長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている配線２４４ｉ－１同士は接続されずに、画素５０毎に設けられているようにしても良い。配線２４４ｉ－１の厚さは、第４金属膜M4の厚さに依存して決定される。
このように、裏打ちビア２５３ｉを追加した構成とし、裏打ちビア２５３ｉと接続できる大きさに配線２４４ｉを形成することで、抵抗値を下げることができる。第２－２の実施の形態によれば、第２－１の実施の形態よりも抵抗値を下げることができる。また、第２－２の実施の形態においても、第２－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２－３の実施の形態＞
図２２は、第２－３の実施の形態における配線３０２ｊの構成を示す図である。
第２－３の実施の形態における配線３０２ｊは、第２－２の実施の形態における裏打ちビア２５３ｉの代わりに、直方体形状で形成された接続端子２５２ｊを備える。接続端子２５２ｊ－１は、第１の半導体基板１６１に設けられ、配線３０２ｊ－１と配線２４４ｊ－１との間に設けられ、配線３０２ｊ－１と配線２４４ｊ－１を接続する接続端子として形成されている。
また、接続端子２５２ｊの長手方向の長さは、画素５０の１辺と同程度に形成される。接続端子２５２ｊは、画素５０毎に設けられているが、画素５０毎に設けられている接続端子２５２ｊ同士は接続され、連続した１本の直線形状で形成されているようにしても良い。
または接続端子２５２ｊの長手方向長さは、画素５０の１辺よりも短く形成され、画素５０毎に設けられている接続端子２５２ｊ同士は接続されずに、個々に設けられているようにしても良い。
第４金属膜M4に配置されている配線２４４ｊ－１は、直方体形状で形成されている接続端子２５２ｊ－１と接続できる大きさに形成されている。配線２４４ｉ－１の長手方向の大きさは、接続端子２５２ｊ－１と同程度に形成されている。また、配線２４４ｊ－１の厚さは、第４金属膜M4の厚さに依存して決定される。
このように、接続端子２５２ｊを直方体形状で構成することで、抵抗値を下げることができる。第２－３の実施の形態によれば、第２－１の実施の形態よりも抵抗値を下げることができる。また、第２－３の実施の形態においても、第２－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２－４の実施の形態＞
図２３は、第２－４の実施の形態における配線３０２ｋの構成を示す図である。
第２－４の実施の形態における配線３０２ｋは、第２－２の実施の形態における裏打ちビア２５３ｉに該当する部分が、第２の半導体基板１６２側に裏打ちビア３３１ｋとして形成されている。第２－４の実施の形態における第１の半導体基板１６１側の配線に関わる部分は、第２－１の実施の形態における配線に関わる部分と同様である。
図２３に示した配線３０２ｋ－１は、第２の半導体基板１６２に形成されている裏打ちビア３３１ｋ－１－１と裏打ちビア３３１ｋ－１－２に接続されている。この裏打ちビア３３１ｋ－１－１と裏打ちビア３３１ｋ－１－２は、それぞれ、図２１に示した裏打ちビア２５３ｉ－１を設けた理由と同じく、配線３０２ｋ－１の抵抗値を下げる構造とするために設けられている。
また、第２の半導体基板１６２には、裏打ちビア３３１ｋ－１－１と裏打ちビア３３１ｋ－１－２を、第２の半導体基板１６２内に形成されている配線と接続するための配線３４１ｋ－１が設けられている。配線３４１ｋ－１は、裏打ちビア３３１ｋ―１－１と裏打ちビア３３１ｋ－１－２に接続されている。
配線３４１ｋの長手方向の長さは、配線３０２ｋと同程度または短く形成される。
このように、第２の半導体基板１６２に設けられている配線３０２ｋと接続される裏打ちビア３３１ｋを形成し、その裏打ちビア３３１ｋと接続される配線３４１ｋを、第２の半導体基板１６２内に形成することで、配線３０２ｋと接続される配線全体の抵抗値を下げることができる。
また、第２－４の実施の形態においても、第２－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２－５の実施の形態＞
図２４は、第２－５の実施の形態における配線３０２ｍの構成を示す図である。
第２－５の実施の形態における配線３０２ｋは、第２－４の実施の形態における裏打ちビア３３１ｋの代わりに、直線形状で形成された裏打ちトレンチ３３２ｍを備える。
裏打ちトレンチ３３２ｍ－１は、第２の半導体基板１６２に設けられている。また裏打ちトレンチ３３２は、第２の半導体基板１６２に設けられている配線３０２ｍ－１と配線３４１ｍ－１との間に設けられ、配線３０２ｍ－１と配線３４１ｍ－１を接続する接続端子として形成されている。
裏打ちトレンチ３３２ｍの長手方向の長さは、配線３０２ｍと同程度または短く形成される。
また、図２４に示した例では、裏打ちトレンチ３３２ｍの短手方向の長さ（幅）は、配線３０２ｍ－１や配線３４１ｍ－１よりも短く形成されている例を示したが同程度まで長くしても良い。
配線３４１ｍ－１の長手方向の長さは、裏打ちトレンチ３３２ｍ－１と同程度に形成される。
このように、裏打ちトレンチ３３２ｍを直方体形状で構成することで、抵抗値を下げることができる。第２－５の実施の形態によれば、第２－１の実施の形態よりも抵抗値を下げることができる。
また、第２－５の実施の形態においても、第２－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２－６の実施の形態＞
図２５は、第２－６の実施の形態における配線３０２ｎの構成を示す図である。
第２－６の実施の形態における配線３０２ｎは、ダミー配線として設けられている配線２０２ｎと接続される。配線２０２ｎは、配線として機能する（信号の授受を行えるように形成する）ようにしても良いし、ダミー配線として設けても良い。配線２０２ｎを、配線として機能させる場合については、後述する第３の実施の形態で説明を加える。
配線２０２ｎは、直方体形状で形成されている。図２５に示した例では、配線２０２ｎの幅は、配線３０２ｎよりも短く形成されている例を示したが、配線３０２ｎと同程度の幅としても良い。
配線２０２ｎは、ダミー配線であり、例えば、上記した裏打ちトレンチ３３２ｍ（図２４）と同じく、配線３０２ｍと同程度または短く形成される。
配線２０２ｎを直方体形状で形成することで、配線２０２ｎと接続される配線３０２ｎの抵抗値を下げ、接続強度を向上させることができる。また、第２－６の実施の形態においても、第２－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第２－７の実施の形態＞
図２６は、第２－７の実施の形態における配線３０２ｐの構成を示す図である。
第２－７の実施の形態における配線３０２ｐには、配線２０２ｐ－１と配線２０３ｐ－１が接続されている。配線２０２ｐ－１は、転送トランジスタゲートTRG1と接続され、転送トランジスタゲートTRG1からの信号を、配線３０２ｐ－１を介して、第２の半導体基板１６２内の回路に供給するために端子として機能する。
配線２０３ｐ－１は、ダミー配線として機能し、配線３０２ｐ－１の抵抗値を下げたり、接続強度を向上させたりするために設けられている。
図２６に示したように、配線２０２ｐをダミー配線として形成することで、配線２０２ｐと接続される配線３０２ｐの抵抗値を下げ、接続強度を向上させることができる。また、第２－７の実施の形態においても、第２－１の実施の形態と同じく、隣接配線間に起こる容量の増加や、容量のばらつきの影響を抑制することができる。また画素を微細化しても、このような効果を得ることができる。
＜第３の実施の形態＞
図２７は、本技術の第３の実施の形態における撮像装置の断面模式図の一例を示す図である。
第３の実施の形態における撮像装置は、第１の実施の形態と第２の実施の形態を組み合わせた構成を有している。第１の実施の形態の説明や、第２の実施の形態の説明と重複する説明は、適宜省略して説明するが、第１の実施の形態や第２の実施の形態として説明したことは、第３の実施の形態においても適用できる。
第３の実施の形態における撮像装置は、図２７に示すように、直線形状で形成された配線２０２と、直線形状で形成された配線３０２を備える構成とされている。また、配線２０２と配線３０２は、長手方向の平面において接合される構成とされている。すなわち、第３の実施の形態においては、配線２０２と配線３０２が接合している面積が、第１の実施の形態や第２の実施の形態に比べて大きい。
配線２０２は、図２７に示したように、第１の半導体基板１６１側に、直線形状で形成され、複数の画素５０の転送トランジスタゲートTRG1または転送トランジスタゲートTRG2と接続されている。配線２０２は、第２の半導体基板１６２に形成されている配線３０２と接続される。
配線３０２は、図２７に示すように直線形状に形成されている。配線３０２は、１つのビア状の接続端子を有し、第２の半導体基板１６２内の回路と接続されている。また配線３０２は、配線２０２を介して複数の画素５０の転送トランジスタゲートTRG1または転送トランジスタゲートTRG2と接続されている構成とされている。
＜第３－１の実施の形態＞
図２８は、第３－１の実施の形態における配線２０２ｑと配線３０２ｑの構成を示す図である。第３－１の実施の形態における撮像装置は、図１２を参照して説明した第１－１の実施の形態における配線２０２ａに該当する配線２０２ｑと、図２０を参照して説明した第２－１の実施の形態における配線３０２ｈに該当する配線３０２ｑを有する構成とされている。
配線２０２ｑは、直方体形状に形成され、複数の画素５０の転送トランジスタゲートTRGが接続されている。配線３０２ｑは、直方体形状に形成され、配線２０２ｑと接続されている。
図２８では、配線２０２ｑと配線３０２ｑがずれたように接合されている例を示しているが、接合プロセス時に、仮にずれたとしても重なり合う面積が大きいため、接続不良を起こすようなことはないことを示すため図示であり、ずらして接合されることを示す記載ではない。配線２０２ｑと配線３０２ｑの接合面が、略同一形状で、略同一の大きさである場合、配線２０２ｑの接合面と配線３０２ｑの接合面は、全面にわたって接合されるようにすることができる。
配線２０２ｑと配線３０２ｑは、信号の授受を行うための配線として用いられ、ダミー配線ではない。例えば、図１７に示した第１－６の実施の形態における配線３０２ｆは、直方体形状に形成され、配線２０２ｆと接続されている構成であり、構成としては、図２８に示した第３－１の実施の形態における配線２０２ｑと同様な構成とされている。また、例えば、図２５に示した第２－６の実施の形態における配線２０２ｎは、直方体形状に形成され、配線３０２ｎと接続されている構成であり、構成としては、図２８に示した第３－１の実施の形態における配線２０２ｑと同様な構成とされている。
図１７に示した第１－６の実施の形態における配線３０２ｆや、図２５に示した第２－６の実施の形態における配線２０２ｎは、ダミー配線として設けられているのに対して、図２８に示した第３－１の実施の形態における配線２０２ｑと配線３０２ｑは、ダミー配線ではない点が異なる。
本技術によれば、第２の半導体基板１６２と第１の半導体基板１６１を積層（接続）するときの位置合わせの精度が高くなくても、接続不良が起きるようなことを抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
＜第３－２の実施の形態＞
図２９は、第３－２の実施の形態における配線２０２ｒと配線３０２ｒの構成を示す図である。第３－２の実施の形態における撮像装置は、図１３を参照して説明した第１－２の実施の形態における配線２０２ｂに該当する配線２０２ｒを有し、図２０を参照して説明した第２－１の実施の形態における配線３０２ｈに該当する配線３０２ｒを有する構成とされている。
また、図２９に示した第３－２の実施の形態における配線２０２ｒは、図２８に示した構成に、裏打ちビア２５３ｒ－１が追加され、配線２４４ｒ－１が、接続端子２５２ｒ－１と裏打ちビア２５３ｒ－１の両方と接続できる大きさに形成された構成とされている。
配線２０２ｒと配線３０２ｒは、それぞれ直方体形状に形成され、接合されている点は、図２８の第３－１の実施の形態と同様である。
本技術によれば、第２の半導体基板１６２と第１の半導体基板１６１を積層（接続）するときの位置合わせの精度が高くなくても、接続不良が起きるようなことを抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
＜第３－３の実施の形態＞
図３０は、第３－３の実施の形態における配線２０２ｓと配線３０２ｓの構成を示す図である。第３－３の実施の形態における撮像装置は、図１４を参照して説明した第１－３の実施の形態における配線２０２ｃに該当する配線２０２ｓを有し、図２０を参照して説明した第２－１の実施の形態における配線３０２ｈに該当する配線３０２ｓを有する構成とされている。
第３－３の実施の形態における配線２０２ｓは、図１４に示した第１－３の実施の形態における配線２０２ｃと同様の構成を有している。配線２０２ｓは、直方体形状で形成された接続端子２５２ｓを備え、その接続端子２５２ｓは、配線２０２ｓと配線２４４ｓとの間に設けられている。
配線２０２ｓと配線３０２ｓは、それぞれ直方体形状に形成され、接合されている点は、図２８の第３－１の実施の形態と同様である。
本技術によれば、第２の半導体基板１６２と第１の半導体基板１６１を積層（接続）するときの位置合わせの精度が高くなくても、接続不良が起きるようなことを抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
＜第３－４の実施の形態＞
図３１は、第３－４の実施の形態における配線２０２ｔと配線３０２ｔの構成を示す図である。第３－４の実施の形態における撮像装置は、図１２を参照して説明した第１－１の実施の形態における配線２０２ａに該当する配線２０２ｔを有し、図２３を参照して説明した第２－４の実施の形態における配線３０２ｋに該当する配線３０２ｔを有する構成とされている。
配線３０２ｔは、第２の半導体基板１６２に形成されている裏打ちビア３３１ｔ－１－１と裏打ちビア３３１ｔ－１－２に接続されている。この裏打ちビア３３１ｔ－１－１と裏打ちビア３３１ｔ－１－２は、配線３４１ｔ－１と接続されている。
配線２０２ｔと配線３０２ｔは、それぞれ直方体形状に形成され、接合されている点は、図２８の第３－１の実施の形態と同様である。
本技術によれば、第２の半導体基板１６２と第１の半導体基板１６１を積層（接続）するときの位置合わせの精度が高くなくても、接続不良が起きるようなことを抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
＜第３－５の実施の形態＞
図３２は、第３－５の実施の形態における配線２０２ｕと配線３０２ｕの構成を示す図である。第３－５の実施の形態における撮像装置は、図１２を参照して説明した第１－１の実施の形態における配線２０２ａに該当する配線２０２ｕを有し、図２４を参照して説明した第２－５の実施の形態における配線３０２ｍに該当する配線３０２ｕを有する構成とされている。
配線３０２ｕは、第２の半導体基板１６２に形成されている裏打ちトレンチ３３２ｕに接続されている。この裏打ちトレンチ３３２ｕは、配線３４１ｕと接続されている。配線２０２ｕと配線３０２ｕは、それぞれ直方体形状に形成され、接合されている点は、図２８の第３－１の実施の形態と同様である。
本技術によれば、第２の半導体基板１６２と第１の半導体基板１６１を積層（接続）するときの位置合わせの精度が高くなくても、接続不良が起きるようなことを抑制することができる。また、抵抗値が上がるようなことを抑制した構造とすることができ、低抵抗化を実現することができる。また画素を微細化しても、このような効果を得ることができる。
第３の実施の形態として、上記した第１の実施の形態と第２の実施の形態の組み合わせ以外の組み合わせでも良い。
＜測距モジュールの構成例＞
上記した実施の形態における測距装置１０を、測距モジュールとして形成しても良い。図３３は、上述した撮像装置（例えば、図８などを参照して説明した画素５０を含む撮像装置）を用いた測距モジュールの構成例を示すブロック図である。
測距モジュール５００は、発光部５１１、発光制御部５１２、および、受光部５１３を備える。発光部５１１は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部５１１は、光源として、波長が７８０nm乃至１０００nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部５１２から供給される矩形波の発光制御信号ＣＬＫｐに同期して、照射光を発生する。
なお、発光制御信号ＣＬＫｐは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号ＣＬＫｐは、サイン波であってもよい。
発光制御部５１２は、発光制御信号ＣＬＫｐを発光部５１１および受光部５１３に供給し、照射光の照射タイミングを制御する。この発光制御信号ＣＬＫｐの周波数は、例えば、２０メガヘルツ（ＭＨｚ）である。なお、発光制御信号ＣＬＫｐの周波数は、２０メガヘルツ（ＭＨｚ）に限定されず、５メガヘルツ（ＭＨｚ）などであってもよい。
受光部５１３は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体（被写体）までの距離に対応するデプス値を画素値として格納したデプス画像を生成して、出力する。
受光部５１３には、上述した実施の形態のいずれかの画素構造を有する撮像装置が用いられる。例えば、受光部５１３としての撮像装置は、発光制御信号ＣＬＫｐに基づいて、画素アレイ部４１の各画素の浮遊拡散領域FD１またはFD２に振り分けられた電荷に応じた信号強度から、距離情報を画素ごとに算出する。なお、画素のタップ数は、上述した４タップなどでもよい。
以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール５００の受光部５１３として、上述した画素構造を有する撮像装置を組み込むことができる。これにより、測距モジュール５００としての測距特性を向上させることができる。
＜電子機器の構成例＞
撮像装置は、上述したように測距モジュールに適用できる他、例えば、測距機能を備えるデジタルスチルカメラやデジタルビデオカメラなどの撮像装置、測距機能を備えたスマートフォンといった各種の電子機器に適用することができる。
図３４は、本技術を適用した電子機器としての、スマートフォンの構成例を示すブロック図である。
スマートフォン６０１は、図３４に示されるように、測距モジュール６０２、撮像装置６０３、ディスプレイ６０４、スピーカ６０５、マイクロフォン６０６、通信モジュール６０７、センサユニット６０８、タッチパネル６０９、および制御ユニット６１０が、バス６１１を介して接続されて構成される。また、制御ユニット６１０では、CPUがプログラムを実行することによって、アプリケーション処理部６２１およびオペレーションシステム処理部６２２としての機能を備える。
測距モジュール６０２には、図３３の測距モジュール５００が適用される。例えば、測距モジュール６０２は、スマートフォン６０１の前面に配置され、スマートフォン６０１のユーザを対象とした測距を行うことにより、そのユーザの顔や手、指などの表面形状のデプス値を測距結果として出力することができる。
撮像装置６０３は、スマートフォン６０１の前面に配置され、スマートフォン６０１のユーザを被写体とした撮像を行うことにより、そのユーザが写された画像を取得する。なお、図示しないが、スマートフォン６０１の背面にも撮像装置６０３が配置された構成としてもよい。
ディスプレイ６０４は、アプリケーション処理部６２１およびオペレーションシステム処理部６２２による処理を行うための操作画面や、撮像装置６０３が撮像した画像などを表示する。スピーカ６０５およびマイクロフォン６０６は、例えば、スマートフォン６０１により通話を行う際に、相手側の音声の出力、および、ユーザの音声の集音を行う。
通信モジュール６０７は、インターネット、公衆電話回線網、所謂4G回線や5G回線等の無線移動体用の広域通信網、WAN（Wide Area Network）、LAN（Local Area Network）等の通信網を介したネットワーク通信、Bluetooth（登録商標）、NFC（Near Field Communication）等の近距離無線通信などを行う。センサユニット６０８は、速度や加速度、近接などをセンシングし、タッチパネル６０９は、ディスプレイ６０４に表示されている操作画面に対するユーザによるタッチ操作を取得する。
アプリケーション処理部６２１は、スマートフォン６０１によって様々なサービスを提供するための処理を行う。例えば、アプリケーション処理部６２１は、測距モジュール６０２から供給されるデプス値に基づいて、ユーザの表情をバーチャルに再現したコンピュータグラフィックスによる顔を作成し、ディスプレイ６０４に表示する処理を行うことができる。また、アプリケーション処理部６２１は、測距モジュール６０２から供給されるデプス値に基づいて、例えば、任意の立体的な物体の三次元形状データを作成する処理を行うことができる。
オペレーションシステム処理部６２２は、スマートフォン６０１の基本的な機能および動作を実現するための処理を行う。例えば、オペレーションシステム処理部６２２は、測距モジュール６０２から供給されるデプス値に基づいて、ユーザの顔を認証し、スマートフォン６０１のロックを解除する処理を行うことができる。また、オペレーションシステム処理部６２２は、測距モジュール６０２から供給されるデプス値に基づいて、例えば、ユーザのジェスチャを認識する処理を行い、そのジェスチャに従った各種の操作を入力する処理を行うことができる。
このように構成されているスマートフォン６０１では、測距モジュール６０２として、上述した測距モジュール５００を適用することで、例えば、所定の物体までの距離を測定して表示したり、所定の物体の三次元形状データを作成して表示したりする処理などを行うことができる。
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３６は、撮像部１２０３１の設置位置の例を示す図である。
図３６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
フォトダイオードと、
前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
を含む画素が、行列状に配置されている半導体層と、
前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
を備え、
前記配線層は、積層される半導体基板側に、
前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の転送トランジスタが接続されている第１の配線と、
複数の画素の前記第２の転送トランジスタが接続されている第２の配線と
を備える撮像素子。
（２）
前記第１の配線と前記第２の配線はそれぞれ、直方体形状に形成されている導電体である
前記（１）に記載の撮像素子。
（３）
前記第１の配線と前記第２の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、１画素あたり２以上のビアを介して接続されている
前記（１）または（２）に記載の撮像素子。
（４）
前記第１の配線と前記第２の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、直方体形状で形成されているトレンチを介して接続されている
前記（１）または（２）に記載の撮像素子。
（５）
前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている２以上のビアと接続され、前記ビアを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
前記（１）または（２）に記載の撮像素子。
（６）
前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている直方体形状で形成されているトレンチと接続され、前記トレンチを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
前記（１）または（２）に記載の撮像素子。
（７）
前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている直方体形状で形成されている配線と接続されている
前記（１）または（２）に記載の撮像素子。
（８）
前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている直方体形状で形成されている、１画素あたり２以上の配線と接続されている
前記（１）に記載の撮像素子。
（９）
フォトダイオードと、
前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
を含む画素が、行列状に配置されている半導体層と、
前記半導体層に積層されている配線層と
を備え、
前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
前記第１の転送トランジスタが接続されている第１の配線と、
前記第２の転送トランジスタが接続されている第２の配線と
を備え、
前記第２の面側に積層される半導体基板の前記第２の面と接する面側に、
前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の配線が接続されている第３の配線と、
複数の画素の前記第２の転送トランジスタが接続されている第４の配線と
を備える撮像装置。
（１０）
前記半導体基板は、前記画素からの信号を処理する回路が形成されている基板である
前記（９）に記載の撮像装置。
（１１）
前記第３の配線と前記第４の配線はそれぞれ、直方体形状に形成されている導電体である
前記（９）または（１０）に記載の撮像装置。
（１２）
前記第３の配線と前記第４の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、１画素あたり２以上のビアを介して接続されている
前記（９）乃至（１１）のいずれかに記載の撮像装置。
（１３）
前記第３の配線と前記第４の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、直方体形状で形成されているトレンチを介して接続されている
前記（９）乃至（１１）のいずれかに記載の撮像装置。
（１４）
前記第３の配線と前記第４の配線はそれぞれ、前記半導体基板に形成されている２以上のビアと接続され、前記ビアを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
前記（９）乃至（１１）のいずれかに記載の撮像装置。
（１５）
前記第３の配線と前記第４の配線はそれぞれ、前記半導体基板に形成されている直方体形状で形成されているトレンチと接続され、前記トレンチを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
前記（９）乃至（１１）のいずれかに記載の撮像装置。
（１６）
前記第３の配線と前記第４の配線はそれぞれ、前記配線層に形成されている直方体形状で形成されている配線と接続されている
前記（９）乃至（１１）のいずれかに記載の撮像装置。
（１７）
前記第３の配線と前記第４の配線はそれぞれ、前記配線層に形成されている直方体形状で形成されている、１画素あたり２以上の配線と接続されている
前記（９）乃至（１１）のいずれかに記載の撮像装置。
（１８）
フォトダイオードと、
前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
を含む画素が、行列状に配置されている半導体層と、
前記半導体層に積層されている配線層と
を備え、
前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の転送トランジスタが接続されている第１の配線と、
複数の画素の前記第２の転送トランジスタが接続されている第２の配線と
を備える撮像素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える測距モジュール
を備える電子機器。
（１９）
フォトダイオードと、
前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
を含む画素が、行列状に配置されている半導体層と、
前記半導体層に積層されている配線層と
を備え、
前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
前記第１の転送トランジスタが接続されている第１の配線と、
前記第２の転送トランジスタが接続されている第２の配線と
を備え、
前記第２の面側に積層される半導体基板の前記第２の面と接する面側に、
前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の配線が接続されている第３の配線と、
複数の画素の前記第２の転送トランジスタが接続されている第４の配線と
を備える撮像装置と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える測距モジュール
を備える電子機器。
１０ 測距装置， １１ レンズ， １２ 受光部， １３ 信号処理部， １４ 発光部， １５ 発光制御部， ２１ パターン切替部， ２２ 距離画像生成部， ４１ 画素アレイ部， ４２ 垂直駆動部， ４３ カラム処理部， ４４ 水平駆動部， ４５ システム制御部， ４６ 画素駆動線， ４７ 垂直信号線， ４８ 信号処理部， ５０ 画素， ５１ タップ， ５２ 転送トランジスタ， ５２ 転送トランジスタ， ５４ リセットトランジスタ， ５６ 排出トランジスタ， ５７ 増幅トランジスタ， ５８ 選択トランジスタ， ６０ 付加容量部， ６１ フォトダイオード， ６５ ウェルコンタクト， １１１ 半導体基板， １１２ 多層配線層， １１３ 反射防止膜， １１４ 画素境界部， １１５ 画素間遮光膜， １１６ 平坦化膜， １１７ オンチップレンズ， １２１ 半導体領域， １２２ 半導体領域， １２３ 酸化ハフニウム膜， １２４ 酸化アルミニウム膜， １２５ 酸化シリコン膜， １３１ 画素間分離部， １３２ 層間絶縁膜， １３３ 配線， １３４ 配線， １５１ 反射防止膜， １５３ PD上部領域， １６１ 第１の半導体基板， １６２ 第２の半導体基板， １６３ 画素領域， １６４ 制御回路， １６５ ロジック回路， １６６ アナログ回路， １７１ 接合面， ２０１，２０２，２０３，２４１，２４２，２４３，２４４ 配線， ２５１ ビア， ２５２ 接続端子， ２５３ 裏打ちビア， ３０１，３０２ 配線， ３３１ 裏打ちビア， ３３２ 裏打ちトレンチ， ３４１ 配線

Claims (19)

  1. フォトダイオードと、
    前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
    前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
    を含む画素が、行列状に配置されている半導体層と、
    前記半導体層に積層されている配線層と
    を備え、
    前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
    前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の転送トランジスタが接続されている第１の配線と、
    複数の画素の前記第２の転送トランジスタが接続されている第２の配線と
    を備える撮像素子。
  2. 前記第１の配線と前記第２の配線はそれぞれ、直方体形状に形成されている導電体である
    請求項１に記載の撮像素子。
  3. 前記第１の配線と前記第２の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、１画素あたり２以上のビアを介して接続されている
    請求項１に記載の撮像素子。
  4. 前記第１の配線と前記第２の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、直方体形状で形成されているトレンチを介して接続されている
    請求項１に記載の撮像素子。
  5. 前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている２以上のビアと接続され、前記ビアを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
    請求項１に記載の撮像素子。
  6. 前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている直方体形状で形成されているトレンチと接続され、前記トレンチを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
    請求項１に記載の撮像素子。
  7. 前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている直方体形状で形成されている配線と接続されている
    請求項１に記載の撮像素子。
  8. 前記第１の配線と前記第２の配線はそれぞれ、前記第２の面に積層される半導体基板に形成されている直方体形状で形成されている、１画素あたり２以上の配線と接続されている
    請求項１に記載の撮像素子。
  9. フォトダイオードと、
    前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
    前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
    を含む画素が、行列状に配置されている半導体層と、
    前記半導体層に積層されている配線層と
    を備え、
    前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
    前記第１の転送トランジスタが接続されている第１の配線と、
    前記第２の転送トランジスタが接続されている第２の配線と
    を備え、
    前記第２の面側に積層される半導体基板の前記第２の面と接する面側に、
    前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の配線が接続されている第３の配線と、
    複数の画素の前記第２の転送トランジスタが接続されている第４の配線と
    を備える撮像装置。
  10. 前記半導体基板は、前記画素からの信号を処理する回路が形成されている基板である
    請求項９に記載の撮像装置。
  11. 前記第３の配線と前記第４の配線はそれぞれ、直方体形状に形成されている導電体である
    請求項９に記載の撮像装置。
  12. 前記第３の配線と前記第４の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、１画素あたり２以上のビアを介して接続されている
    請求項９に記載の撮像装置。
  13. 前記第３の配線と前記第４の配線はそれぞれ、前記配線層内の直方体形状に形成されている配線と、直方体形状で形成されているトレンチを介して接続されている
    請求項９に記載の撮像装置。
  14. 前記第３の配線と前記第４の配線はそれぞれ、前記半導体基板に形成されている２以上のビアと接続され、前記ビアを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
    請求項９に記載の撮像装置。
  15. 前記第３の配線と前記第４の配線はそれぞれ、前記半導体基板に形成されている直方体形状で形成されているトレンチと接続され、前記トレンチを介して、前記半導体基板内に直方体形状で形成されている配線と接続されている
    請求項９に記載の撮像装置。
  16. 前記第３の配線と前記第４の配線はそれぞれ、前記配線層に形成されている直方体形状で形成されている配線と接続されている
    請求項９に記載の撮像装置。
  17. 前記第３の配線と前記第４の配線はそれぞれ、前記配線層に形成されている直方体形状で形成されている、１画素あたり２以上の配線と接続されている
    請求項９に記載の撮像装置。
  18. フォトダイオードと、
    前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
    前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
    を含む画素が、行列状に配置されている半導体層と、
    前記半導体層に積層されている配線層と
    を備え、
    前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
    前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の転送トランジスタが接続されている第１の配線と、
    複数の画素の前記第２の転送トランジスタが接続されている第２の配線と
    を備える撮像素子と、
    周期的に明るさが変動する照射光を照射する光源と、
    前記照射光の照射タイミングを制御する発光制御部と
    を備える測距モジュール
    を備える電子機器。
  19. フォトダイオードと、
    前記フォトダイオードで生成された電荷を第１の電荷蓄積部に転送する第１の転送トランジスタと、
    前記フォトダイオードで生成された電荷を第２の電荷蓄積部に転送する第２の転送トランジスタと
    を含む画素が、行列状に配置されている半導体層と、
    前記半導体層に積層されている配線層と
    を備え、
    前記配線層の前記半導体層が積層されている第１の面と対向する第２の面側に、
    前記第１の転送トランジスタが接続されている第１の配線と、
    前記第２の転送トランジスタが接続されている第２の配線と
    を備え、
    前記第２の面側に積層される半導体基板の前記第２の面と接する面側に、
    前記行列状に配置されている前記画素のうちの、行方向または列方向に配置されている複数の画素の前記第１の配線が接続されている第３の配線と、
    複数の画素の前記第２の転送トランジスタが接続されている第４の配線と
    を備える撮像装置と、
    周期的に明るさが変動する照射光を照射する光源と、
    前記照射光の照射タイミングを制御する発光制御部と
    を備える測距モジュール
    を備える電子機器。
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