JP2021170425A - Semiconductor storage device - Google Patents
Semiconductor storage device Download PDFInfo
- Publication number
- JP2021170425A JP2021170425A JP2020188271A JP2020188271A JP2021170425A JP 2021170425 A JP2021170425 A JP 2021170425A JP 2020188271 A JP2020188271 A JP 2020188271A JP 2020188271 A JP2020188271 A JP 2020188271A JP 2021170425 A JP2021170425 A JP 2021170425A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- magnetization reversal
- storage element
- cell array
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
Description
本開示は、半導体記憶装置に関する。 The present disclosure relates to semiconductor storage devices.
不揮発性メモリとして、STT−MRAM(Spin Transfer Torque Magnetic Random Access Memory)が知られている。STT−MRAMなどの不揮発性メモリでは、同じ動作条件で書き込みを実行したときに、書き込みが成功する場合もあれば、書き込みが失敗する場合もある。このような書き込みエラーを低減するための方策が、例えば、特許文献1に記載されている。
As a non-volatile memory, STT-MRAM (Spin Transfer Torque Magnetic Random Access Memory) is known. In a non-volatile memory such as STT-MRAM, when writing is executed under the same operating conditions, writing may succeed or writing may fail. For example,
ところで、このような不揮発性メモリにおいては、書き込みエラーを更に低減することが求められている。従って、書き込みエラーを更に低減することの可能な半導体記憶装置を提供することが望ましい。 By the way, in such a non-volatile memory, it is required to further reduce write errors. Therefore, it is desirable to provide a semiconductor storage device capable of further reducing write errors.
本開示の一実施の形態の半導体記憶装置は、複数のメモリセルと、制御回路とを備える。各メモリセルは、磁化反転記憶素子と、磁化反転記憶素子に流す電流を制御する第1のスイッチ素子とを含む。制御回路は、磁化反転記憶素子の、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御を行う。 The semiconductor storage device of the embodiment of the present disclosure includes a plurality of memory cells and a control circuit. Each memory cell includes a magnetization reversal storage element and a first switch element that controls a current flowing through the magnetization reversal storage element. The control circuit performs write control based on the asymmetry of the write error rate curve with respect to the write voltage of the magnetization reversal storage element.
本開示の一実施の形態の半導体記憶装置では、磁化反転記憶素子の、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御が行われる。これにより、例えば、磁化反転記憶素子に対して、固定のパルス幅の電圧を印加することにより、磁化反転記憶素子の状態変化を行う場合と比べて、書き込みエラー率を下げることが可能となる。 In the semiconductor storage device of the embodiment of the present disclosure, write control is performed based on the asymmetry of the write error rate curve with respect to the write voltage of the magnetization reversal storage element. Thereby, for example, by applying a voltage having a fixed pulse width to the magnetization reversal storage element, it is possible to reduce the write error rate as compared with the case where the state change of the magnetization reversal storage element is performed.
以下、開示を実施するための形態について、図面を参照して詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。 Hereinafter, a mode for carrying out the disclosure will be described in detail with reference to the drawings. In the present specification and the drawings, components having substantially the same functional configuration are designated by the same reference numerals, so that duplicate description will be omitted.
<実施の形態>
[構成]
図1は、本開示の一実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ100およびメモリ装置200を備えている。メモリ装置200は、メモリコントローラ300、1または複数のメモリセルアレイユニット400および電源回路500を備えている。なお、図1には、1つのメモリセルアレイユニット400が設けられている様子が例示されている。メモリセルアレイユニット400が、本開示の「半導体記憶装置」の一具体例に相当する。
<Embodiment>
[composition]
FIG. 1 shows an example of a functional block of an information processing system according to an embodiment of the present disclosure. This information processing system includes a
(ホストコンピュータ100)
ホストコンピュータ100は、メモリ装置200を制御する。具体的には、ホストコンピュータ100は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ装置200に供給する。ホストコンピュータ100は、メモリ装置200から出力されたデータを受け取る。ここで、コマンドは、メモリ装置200を制御するためのものであり、例えば、データの書き込み処理を指示するライトコマンド、データの読み出し処理を指示するリードコマンド、または、データの消去処理を指示するリセットコマンドを含む。また、論理アドレスは、ホストコンピュータ100が定義するアドレス空間において、ホストコンピュータ100がメモリ装置200にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。このアクセス単位の領域を以下、「セクタ」と称する。
(Host computer 100)
The
(メモリコントローラ300)
メモリコントローラ300は、1または複数のメモリセルアレイユニット400を制御する。メモリコントローラ300は、ホストコンピュータ100から、論理アドレスを指定するライトコマンドを受け取る。また、メモリコントローラ300は、ライトコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ300が1または複数のメモリセルアレイユニット400にアクセスする際のアクセス単位ごとに1または複数のメモリセルアレイユニット400において割り振られたアドレスである。メモリコントローラ300が1または複数のメモリセルアレイユニット400にアクセスする単位は、例えば、セクタと同一であるものとする。この場合、1または複数のメモリセルアレイユニット400において、セクタごとに物理アドレスが割り当てられる。また、メモリコントローラ300は、論理アドレスを指定するリードコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ300は、読み出したデータをリードデータとしてホストコンピュータ100に出力する。また、メモリコントローラ300は、ホストコンピュータ100から、論理アドレスを指定するリセットコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスに書き込まれたデータを消去する。メモリコントローラ300によるアクセス単位は、ホストコンピュータ100によるアクセス単位と同一となっていてもよいし、異なっていてもよい。
(Memory controller 300)
The
(電源回路500)
電源回路500は、1または複数のメモリセルアレイユニット400に対して所望の電圧を供給するものである。具体的には、電源回路500は、後述のビット線デコーダ25に対して、書き込み時に用いるセット電圧、読み出し時に用いるセンス電圧、および消去時に用いるリセット電圧を供給する。電源回路500は、後述のワード線デコーダ23に対して、書き込み時、読み出し時および消去時に用いる選択電圧を供給する。
(Power supply circuit 500)
The
(メモリセルアレイユニット400)
次に、メモリセルアレイユニット400について説明する。図2は、メモリセルアレイユニット400の機能ブロックの一例を表したものである。メモリセルアレイユニット400は、例えば、半導体チップで構成されている。メモリセルアレイユニット400は、例えば、制御回路10、駆動回路20およびメモリセルアレイ30を有している。制御回路10および駆動回路20が、本開示の「制御回路」の一具体例に相当する。制御回路10は、メモリコントローラ300との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。制御回路10は、ライトコマンドに従って、メモリセルアレイ30にデータを書き込み、リードコマンドに従って、メモリセルアレイ30からデータを読み出す。また、制御回路10は、リセットコマンドに従って、メモリセルアレイ30における所定の箇所のデータを消去する。
(Memory cell array unit 400)
Next, the memory
(メモリセルアレイ30)
図3は、メモリセルアレイ30の回路構成の一例を表したものである。メモリセルアレイ30は、いわゆるSTT−MRAMである。メモリセルアレイ30は、n(nは2以上の整数)個のセクタを有している。それぞれのセクタは、セクタのサイズに応じた個数の複数のメモリセルMCを有している。そして、セクタごとに物理アドレスが割り振られる。セクタが本開示の「グループ」の一具体例に相当する。メモリセルMCは、磁化反転記憶素子MTJと、磁化反転記憶素子MTJに流す電流を制御する選択素子SEとを含む。磁化反転記憶素子MTJが本開示の「磁化反転記憶素子」の一具体例に相当する。選択素子SEが本開示の「第1のスイッチ素子」の一具体例に相当する。
(Memory cell array 30)
FIG. 3 shows an example of the circuit configuration of the
磁化反転記憶素子MTJは、例えば、磁気トンネル接合を含む記憶素子である。磁化反転記憶素子MTJは、例えば、固定層(RL)および自由層(FL)を有しており、固定層(RL)と自由層(FL)との間に極薄のトンネル絶縁膜層を有している。磁化反転記憶素子MTJでは、自由層(FL)の磁化の方向を変えることで、記憶するデータ(電気抵抗値)が書き換えられる。磁化反転記憶素子MTJでは、自由層(FL)の磁化の方向を変えるときに、スピンの向きのそろった電子が磁化反転記憶素子MTJに注入される。注入電子のスピンは自由層(FL)の電子スピンと反対向きなので、注入電子のスピンによるトルクが自由層(FL)の電子スピンを動かすトルクとなり、最終的には自由層(FL)の電子スピンの向きが反転される(磁化反転)。 The magnetization reversal storage element MTJ is, for example, a storage element including a magnetic tunnel junction. The magnetization reversal storage element MTJ has, for example, a fixed layer (RL) and a free layer (FL), and has an ultrathin tunnel insulating film layer between the fixed layer (RL) and the free layer (FL). doing. In the magnetization reversal storage element MTJ, the stored data (electrical resistance value) is rewritten by changing the direction of magnetization of the free layer (FL). In the magnetization reversal storage element MTJ, when the direction of magnetization of the free layer (FL) is changed, electrons having the same spin direction are injected into the magnetization reversal storage element MTJ. Since the spin of the injected electron is in the opposite direction to the electron spin of the free layer (FL), the torque due to the spin of the injected electron becomes the torque that moves the electron spin of the free layer (FL), and finally the electron spin of the free layer (FL). The direction of is reversed (spintronics reversal).
メモリセルアレイ30は、例えば、複数のワード線WLと、複数のビット線BLと、ワード線WLとビット線BLとが互いに対向する位置ごとに1つずつ配置された複数のメモリセルMCと、複数のソース線SLとを有している。ソース線SLが、本開示の「配線」の一具体例に相当する。図3には、3本のビット線BL0,BL1,BL2と3本のワード線WL0,WL1,WL2との交差部にメモリセルMCが配置された例が示されている。また、図3には、3本のソース線SL0,SL1,SL2がメモリセル行ごとに1本ずつ配置された例が示されている。なお、ビット線BL、ワード線WL、メモリセルMCおよびソース線SLの配置および数は図示した例に限定されない。
The
メモリセルアレイ30では、外部からのアドレス入力によって指定されるメモリセルMCにデータを書き込むことができる。また、アドレス入力により指定されるメモリセルMCに記憶されたデータを読み出すことができる。メモリセルMCに記憶されるデータ値は磁化反転記憶素子MTJの抵抗状態で区別される。例えば、高抵抗状態であれば「0」と区別され、低抵抗状態であれば「1」と区別される。「0」または高抵抗状態が、本開示の「第1の状態」の一具体例に相当する。「1」または低抵抗状態が、本開示の「第2の状態」の一具体例に相当する。
In the
(駆動回路20)
次に、駆動回路20について説明する。駆動回路20は、データの消去を行う際に、メモリセルアレイ30に含まれる全てのメモリセルMCに対して一括して消去動作を実行せず、メモリセルアレイ30に含まれる所定のメモリセルMCに対してだけ一括して消去動作を実行する。具体的には、メモリセルアレイ30に含まれる複数のメモリセルMCが複数のグループに区分けされており、駆動回路20は、区分けされたグループごとに消去動作の要否を判断する。駆動回路20は、例えば、各グループにおける1つのメモリセルMCに含まれる磁化反転記憶素子MTJの状態(抵抗状態)に基づいて、各グループに対する消去動作(第2の状態の書き込み)の要否を判断する。駆動回路20は、例えば、消去動作要と判定した1または複数のグループに対してだけ一括して消去動作を実行する。
(Drive circuit 20)
Next, the
駆動回路20は、例えば、図2に示したように、タイミング制御回路21、電圧制御回路22、ワード線デコーダ23、電圧制御回路24、ビット線デコーダ25および消去回路26を有している。
As shown in FIG. 2, the
タイミング制御回路21は、電圧制御回路22,24に対して出力電圧を変更するタイミングを制御する信号を出力する。タイミング制御回路21は、例えば、第1の制御信号をhighとすることにより、電圧制御回路22の出力電圧を、書き込み時、読み出し時および消去時に用いる選択電圧に設定する。タイミング制御回路21は、例えば、第1の制御信号をlowとすることにより、電圧制御回路22の出力電圧を、非書き込み時、非読み出し時および非消去時に用いる共通電圧に設定する。タイミング制御回路21は、例えば、第2の制御信号および第3の制御信号をhighとすることにより、電圧制御回路24の出力電圧を、書き込み時に用いるセット電圧(書き込み電圧Vw)に設定する。タイミング制御回路21は、例えば、第2の制御信号をhighとするとともに、第3の制御信号をlowとすることにより、電圧制御回路24の出力電圧を、非書き込み時、非読み出し時および非消去時に用いる共通電圧に設定する。タイミング制御回路21は、例えば、第2の制御信号および第3の制御信号をlowとすることにより、電圧制御回路24の出力電圧を、消去時に用いるリセット電圧(消去電圧Ve)に設定する。
The
電圧制御回路22は、書き込み、読み出しおよび消去の動作を行う際に、書き込み、読み出しおよび消去の動作に必要な所定の電圧(選択電圧)にドライブする回路を含んでいる。
The
ワード線デコーダ23は、メモリセルアレイ30の各ワード線WLに接続され、アドレス線から入力された行アドレスによって、対応するワード線WLを選択する。ワード線デコーダ23によって選択されたワード線WLを選択ワード線と称し、ワード線デコーダ23によって選択されなかったワード線WLをすべて非選択ワード線と称する。
The
電圧制御回路24は、データ「1」を書き込む動作を行う際、すなわち、メモリセルMCの磁化反転記憶素子MTJを高抵抗状態から低抵抗状態へと変化させる書き込み(リセット)動作を行う際に、データ「1」を書き込むワード線WLをリセット動作に必要な所定の電圧(消去電圧Ve)にドライブする回路を含んでいる。つまり、電圧制御回路24は、磁化反転記憶素子MTJを高抵抗状態から低抵抗状態へと変化させることでメモリセルMCにデータの消去を行う。電圧制御回路24は、さらに、データ「0」を書き込む動作を行う際、すなわち、メモリセルMCの磁化反転記憶素子MTJを低抵抗状態から高抵抗状態へと変化させる書き込み(セット)動作を行う際に、データ「0」を書き込むワード線WLをセット動作に必要な所定の電圧(書き込み電圧Vw)にドライブする回路を含んでいる。つまり、電圧制御回路24は、磁化反転記憶素子MTJを低抵抗状態から高抵抗状態へと変化させることでメモリセルMCに記憶されたデータの書き込みを行う。
The
ビット線デコーダ25は、メモリセルアレイ30の各ビット線BLに接続され、アドレス線から入力された列アドレスによって、対応するビット線BLを選択する。ビット線デコーダ25によって選択されたビット線BLを選択ビット線と称し、ビット線デコーダ25によって選択されなかったワード線WLをすべて非選択ビット線と称する。
The
消去回路26は、上述のグループごとに1つずつ設けられている。消去回路26は、リセット動作を行う際に、データ「1」を書き込むソース線SLをリセット動作に必要な所定の電圧(消去電圧Vrst(例えば0V))にドライブする回路を含んでいる。消去回路26は、さらに、セット動作、読み出し動作を行う際に、セット動作、読み出し動作に必要な所定の電圧(共通電圧Vdd(例えば1.1V))にドライブする回路を含んでいる。消去回路26は、例えば、図4に示したように、p型MOSトランジスタT1と、n型MOSトランジスタT2とを含んで構成されている。このとき、p型MOSトランジスタT1およびn型MOSトランジスタT2が互いに直列に接続されており、p型MOSトランジスタT1およびn型MOSトランジスタT2のゲートが互いに接続されている。p型MOSトランジスタT1のソースまたはドレインと、n型MOSトランジスタT2のソースまたはドレインとが互いに接続されているノードNは、ソース線SLに接続されている。
One erasing
ここで、複数のソース線SLは、上述のグループごとに1本ずつ設けられている。各ソース線SLは、対応するグループにおける各メモリセルMCの選択素子SEと、消去回路26のノードNとに接続されている。上述の各グループにおける1つのメモリセルMCは、各グループに対する消去動作(第2の状態の書き込み)の要否の判断に用いられ、このメモリセルMCに含まれる選択素子SE(以下、選択素子「PB」と称する。)には、ビット線BLの1種であるパリティビット線PLが接続されている。例えば、図4に示したように、パリティビット線PL0およびビット線BL0〜BLkが接続された複数のメモリセルMCが1つのグループを構成しており、このグループに対して1本のソース線SL0−1が設けられている。このソース線SL0−1は、このグループに含まれる各メモリセルMCの選択素子SE,PBに接続されるとともに、このグループに対応して設けられた消去回路26のノードNに接続されている。
Here, a plurality of source lines SL are provided one by one for each of the above-mentioned groups. Each source line SL is connected to the selection element SE of each memory cell MC in the corresponding group and the node N of the erasing
複数のメモリセルMCは、例えば、図4に示したように、半導体基板31に形成されている。半導体基板31は、n−半導体層33を有しており、グループごとにpwell層35を有している。各pwell層35は、グループごとに設けられたn−−半導体層34内に形成されている。
The plurality of memory cells MC are formed on the
[書き込み動作]
次に、図5を参照して、書き込み動作の一例を説明する。駆動回路20は、各消去回路26において、p型MOSトランジスタT1をオフさせ、n型MOSトランジスタT2をオンさせるとともに、選択ビット線に接続された1または複数の選択素子SEと、選択ビット線に対応するグループの選択素子PBとをオンさせる。これにより、選択ビット線に接続された1または複数の磁化反転記憶素子MTJと、選択ビット線に対応するグループの選択素子PBに接続された磁化反転記憶素子MTJとに「0」が書き込まれる。このように、駆動回路20は、選択ビット線に対応するグループの選択素子PBに接続された磁化反転記憶素子MTJに対して、「0」を書き込む。ここで、メモリセルアレイユニット400がフレームメモリとして使用される場合、駆動回路20は、書き込み期間(n−1フレーム期間のブランキング期間と、nフレーム期間のブランキング期間との間の期間)において、本書き込み動作を行う。
[Write operation]
Next, an example of the writing operation will be described with reference to FIG. In each erasing
[消去動作]
次に、図6を参照して、消去動作の一例を説明する。まず、駆動回路20は、各消去回路26において、p型MOSトランジスタT1をオフさせ、n型MOSトランジスタT2をオンさせるとともに、各グループの選択素子PBをオンして、各グループの選択素子PBに接続された磁化反転記憶素子MTJの状態を読み出す。次に、駆動回路20は、選択素子PBに接続された磁化反転記憶素子MTJの状態が「0」となっているグループに対応する消去回路26において、p型MOSトランジスタT1をオンさせ、n型MOSトランジスタT2をオフさせるとともに、選択素子PBに接続された磁化反転記憶素子MTJの状態が「0」となっているグループの全てのメモリセルMCの選択素子SE,PBをオンさせる。これにより、磁化反転記憶素子MTJの状態が「0」となっているグループの全てのメモリセルMCの磁化反転記憶素子MTJに「1」が書き込まれる。このように、駆動回路20は、全てのメモリセルMCに対して消去動作を行わず、選択素子PBに接続された磁化反転記憶素子MTJの状態が「0」となっているグループに含まれるメモリセルMCに対してだけ消去動作を行う。ここで、メモリセルアレイユニット400がフレームメモリとして使用される場合、駆動回路20は、ブランキング期間において、本消去動作を行う。
[Erase operation]
Next, an example of the erasing operation will be described with reference to FIG. First, in each erasing
ところで、駆動回路20は、上述の書き込み動作や、上述の消去動作において、磁化反転記憶素子MTJの、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御を行う。選択ビット線(磁化反転記憶素子MTJ)に対して、固定のパルス幅(パルス幅W=Wc)の電圧を印加することにより、磁化反転記憶素子MTJの状態変化を行った場合に得られる書き込みエラー率Ewの曲線が、例えば、図7の比較例に示したようになったとする。このように、選択ビット線(磁化反転記憶素子MTJ)に対して、固定のパルス幅(パルス幅W=Wc)の電圧を印加した場合に、書き込みエラー率Ewの曲線が書き込み電圧に対して非対称となっているとする。このとき、選択ビット線(磁化反転記憶素子MTJ)に対して、仕様で設定された大きさの消去電圧Veが印加されたときに、書き込みエラー率Ewが非常に大きくなってしまう。
By the way, in the above-mentioned writing operation and the above-mentioned erasing operation, the
そこで、本実施の形態では、駆動回路20は、上述の書き込み動作や、上述の消去動作において、選択素子SEのオン期間を制御することにより、上述の比較例と比べて幅広のパルス幅(パルス幅W=Wb>Wc)の電圧を印加してもよい。このように、選択ビット線(磁化反転記憶素子MTJ)に対して、上述の比較例と比べて幅広のパルス幅(パルス幅W=Wb>Wc)の電圧を印加することにより、磁化反転記憶素子MTJの状態変化を行った場合に得られる書き込みエラー率Ewの曲線が、例えば、図8の実施例1に示したようになったとする。この場合にも、上述の比較例と同様に、書き込みエラー率Ewの曲線が書き込み電圧に対して非対称となる。しかし、この場合には、選択ビット線(磁化反転記憶素子MTJ)に対して、仕様で設定された大きさの消去電圧Veが印加されたときに、書き込みエラー率Ewが、仕様で設定された大きさの書き込み電圧Vwが印加されたときと同程度に小さくなり得る。従って、駆動回路20は、仕様で設定された大きさの消去電圧Veが印加されたときの書き込みエラー率Ewが、仕様で設定された大きさの書き込み電圧Vwが印加されたときと同程度に小さくなるように、仕様で設定された大きさの書き込み電圧Vwおよび消去電圧Veのパルス幅を幅広に設定してもよい。
Therefore, in the present embodiment, the
駆動回路20は、上述の書き込み動作において、上述の比較例と比べて幅狭のパルス幅(パルス幅W1=Wa<Wc)の書き込み電圧Vwを印加し、上述の消去動作において、上述の比較例と比べて幅広のパルス幅(パルス幅W2=Wb>Wc)の消去電圧Veを印加してもよい。このように、選択ビット線(磁化反転記憶素子MTJ)に対して、上述の書き込み動作において、上述の比較例と比べて幅狭のパルス幅(パルス幅W1=Wa<Wc)の書き込み電圧Vwを印加し、上述の消去動作において、上述の比較例と比べて幅広
のパルス幅(パルス幅W2=Wb>Wc)の消去電圧Veを印加することにより、磁化反転記憶素子MTJの状態変化を行った場合に得られる書き込みエラー率Ewの曲線が、例えば、図9の実施例2に示したようになったとする。この場合には、上述の比較例とは異なり、書き込みエラー率Ewの曲線が書き込み電圧に対してほぼ対称となる。このとき、選択ビット線(磁化反転記憶素子MTJ)に対して、仕様で設定された大きさの書き込み電圧Vwまたは仕様で設定された大きさの消去電圧Veが印加されたときにおいて、書き込みエラー率Ewが、ともに、非常に小さくなり得る。従って、駆動回路20は、書き込みエラー率Ewが、書き込み電圧Vwおよび消去電圧Veが印加されたときに非常に小さくなるように、仕様で設定された大きさの書き込み電圧Vwのパルス幅(パルス幅W1=Wa)および仕様で設定された大きさの消去電圧Veのパルス幅(パルス幅W2=Wb)を互いに異ならせた書き込み制御を行ってもよい。具体的には、駆動回路20は、書き込みエラー率Ewが、仕様で設定された大きさの書き込み電圧Vwおよび仕様で設定された大きさの消去電圧Veが印加されたときに非常に小さくなるように、仕様で設定された大きさの書き込み電圧Vwのパルス幅(パルス幅W1=Wa)を仕様で設定された大きさの消去電圧Veのパルス幅(パルス幅W2=Wb)よりも小さくなるように書き込み制御を行う。
In the above-mentioned writing operation, the
[効果]
次に、本開示の一実施の形態に係る情報処理システムの効果について説明する。
[effect]
Next, the effect of the information processing system according to the embodiment of the present disclosure will be described.
本実施の形態では、磁化反転記憶素子MTJの、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御が行われる。これにより、例えば、磁化反転記憶素子MTJに対して、固定のパルス幅の電圧を印加することにより、磁化反転記憶素子MTJの状態変化を行う場合(例えば上述の比較例の場合)と比べて、書き込みエラー率を下げることが可能となる。従って、書き込みエラーを更に低減した情報処理システムを提供することができる。 In the present embodiment, the write control of the magnetization reversal storage element MTJ is performed based on the asymmetry of the write error rate curve with respect to the write voltage. As a result, for example, as compared with the case where the state of the magnetization reversal storage element MTJ is changed by applying a voltage having a fixed pulse width to the magnetization reversal storage element MTJ (for example, in the case of the above-mentioned comparative example), It is possible to reduce the write error rate. Therefore, it is possible to provide an information processing system in which write errors are further reduced.
本実施の形態では、上述の書き込み動作や、上述の消去動作において、選択素子SEのオン期間を制御することにより、書き込み電圧Vwのパルス幅(パルス幅W1=Wa)および消去電圧Veのパルス幅(パルス幅W2=Wb)を互いに異ならせた書き込み制御が行われる。これにより、例えば、書き込み電圧Vwのパルス幅(パルス幅W1=Wa)を消去電圧Veのパルス幅(パルス幅W2=Wb)よりも小さくなるように書き込み制御を行うことにより、例えば上述の比較例の場合と比べて、書き込みエラー率を下げることが可能となる。従って、書き込みエラーを更に低減した情報処理システムを提供することができる。 In the present embodiment, in the above-mentioned writing operation and the above-mentioned erasing operation, the pulse width of the writing voltage Vw (pulse width W1 = Wa) and the pulse width of the erasing voltage Ve are controlled by controlling the ON period of the selection element SE. Write control is performed in which (pulse width W2 = Wb) is different from each other. As a result, for example, by performing write control so that the pulse width of the write voltage Vw (pulse width W1 = Wa) is smaller than the pulse width of the erase voltage Ve (pulse width W2 = Wb), for example, the above-mentioned comparative example It is possible to reduce the write error rate as compared with the case of. Therefore, it is possible to provide an information processing system in which write errors are further reduced.
本実施の形態では、書き込み期間(n−1フレーム期間のブランキング期間と、nフレーム期間のブランキング期間との間の期間)において、上述の書き込み動作が行われ、ブランキング期間において、上述の消去動作が行われる。このとき、例えば、書き込み電圧Vwのパルス幅(パルス幅W1=Wa)を消去電圧Veのパルス幅(パルス幅W2=Wb)よりも小さくなるように書き込み制御を行うことにより、例えば上述の比較例の場合と比べて、書き込みエラー率を下げることができるだけでなく、高速動作が可能となる。 In the present embodiment, the above-mentioned write operation is performed during the write period (the period between the blanking period of the n-1 frame period and the blanking period of the n-frame period), and the above-mentioned above-mentioned in the blanking period. The erasing operation is performed. At this time, for example, by performing write control so that the pulse width of the write voltage Vw (pulse width W1 = Wa) is smaller than the pulse width of the erase voltage Ve (pulse width W2 = Wb), for example, the above-mentioned comparative example Not only can the write error rate be reduced, but high-speed operation is possible as compared with the case of.
本実施の形態では、メモリセルアレイ30に含まれる複数のメモリセルMCが複数のグループに区分けされており、各グループにおける1つのメモリセルMCに含まれる磁化反転記憶素子MTJの状態(抵抗状態)に基づいて、各グループに対する消去動作(第2の状態の書き込み)の要否が判断される。これにより、例えば、メモリセルアレイ30に含まれる全てのメモリセルMCに対して消去動作が行われた場合と比べて、無駄な消去動作を減らすことができ、低消費電力化を図ることができる。
In the present embodiment, a plurality of memory cell MCs included in the
本実施の形態では、ソース線SLと、上述の消去動作を行う際に用いられる電圧の、ソース線SLへの供給を制御する消去回路26とがグループごとに設けられている。これにより、消去動作(第2の状態の書き込み)要と判断されたグループに対して選択的に、上述の消去動作を行うことができる。従って、例えば、メモリセルアレイ30に含まれる全てのメモリセルMCに対して消去動作が行われた場合と比べて、無駄な消去動作を減らすことができ、低消費電力化を図ることができる。
In the present embodiment, the source line SL and the erasing
<第1の変形例>
[構成]
続いて、本開示の一実施の形態に係る情報処理システムの第1の変形例について説明する。図10は、本変形例に係る情報処理システムに含まれるメモリセルアレイ及び消去回路の構成の一例を表す図である。
<First modification>
[composition]
Subsequently, a first modification of the information processing system according to the embodiment of the present disclosure will be described. FIG. 10 is a diagram showing an example of the configuration of the memory cell array and the erasing circuit included in the information processing system according to the present modification.
図10に示すように、本変形例に係る情報処理システムに含まれるメモリセルアレイ30は、複数のメモリセルMCと、消去回路26とを含む。
As shown in FIG. 10, the
本変形例では、メモリセルMCの各々は、複数の磁化反転記憶素子を含む。具体的には、メモリセルMCの各々は、並列に設けられた磁化反転記憶素子MTJ_N,MTJ_Lと、磁化反転記憶素子MTJ_N,MTJ_Lにそれぞれ接続された選択素子NSE,LSEとを含む。 In this modification, each of the memory cell MCs includes a plurality of magnetization reversal storage elements. Specifically, each of the memory cell MCs includes magnetization reversal storage elements MTJ_N and MTJ_L provided in parallel, and selection elements NSE and LSE connected to magnetization reversal storage elements MTJ_N and MTJ_L, respectively.
磁化反転記憶素子MTJ_N,MTJ_Lは、例えば、磁気トンネル接合を含む記憶素子である。磁化反転記憶素子MTJ_N,MTJ_Lは、例えば、磁化の向きが固定された固定層と、磁化の向きが可変に設けられた自由層と、固定層および自由層の間に設けられた極薄のトンネル絶縁膜層とを有する。 The magnetization reversal storage elements MTJ_N and MTJ_L are, for example, storage elements including a magnetic tunnel junction. The magnetization reversal storage elements MTJ_N and MTJ_L are, for example, an ultrathin tunnel provided between a fixed layer having a fixed magnetization direction, a free layer having a variable magnetization direction, and the fixed layer and the free layer. It has an insulating film layer.
選択素子NSE,LSEは、磁化反転記憶素子MTJ_N,MTJ_Lの各々に流す電流を制御する。具体的には、選択素子NSEは、磁化反転記憶素子MTJ_Nに流れる電流を制御し、選択素子LSEは、磁化反転記憶素子MTJ_Lに電流を制御する。 The selection elements NSE and LSE control the current flowing through each of the magnetization reversal storage elements MTJ_N and MTJ_L. Specifically, the selection element NSE controls the current flowing through the magnetization reversal storage element MTJ_N, and the selection element LSE controls the current through the magnetization reversal storage element MTJ_L.
メモリセルアレイ30では、外部からのアドレス入力によって指定されたメモリセルMCにデータが書き込まれ、アドレス入力によって指定されたメモリセルMCに記憶されたデータが読み出される。このとき、メモリセルMCの各々では、磁化反転記憶素子MTJ_N,MTJ_Lのいずれか一方にてデータの書き込みおよび読み出しが行われる。メモリセルMCに記憶されるデータ値は、磁化反転記憶素子MTJ_N,MTJ_Lの抵抗状態で区別される。例えば、磁化反転記憶素子MTJ_N,MTJ_Lが高抵抗状態であれば「0」と区別され、磁化反転記憶素子MTJ_N,MTJ_Lが低抵抗状態であれば「1」と区別される。
In the
ここで、磁化反転記憶素子MTJ_N,MTJ_Lは、互いに特性が異なるように設けられる。具体的には、磁化反転記憶素子MTJ_N,MTJ_Lは、データ保持特性が互いに異なるように設けられてもよい。すなわち、磁化反転記憶素子MTJ_N,MTJ_Lは、自由層の磁化方向の反転容易性、又は固定層及び自由層の磁化方向の保持特性が互いに異なるように設けられてもよい。例えば、磁化反転記憶素子MTJ_Lは、磁化反転記憶素子MTJ_Nよりもデータ保持特性が低くなるように設けられてもよい。 Here, the magnetization reversal storage elements MTJ_N and MTJ_L are provided so as to have different characteristics from each other. Specifically, the magnetization reversal storage elements MTJ_N and MTJ_L may be provided so that the data retention characteristics are different from each other. That is, the magnetization reversal storage elements MTJ_N and MTJ_L may be provided so that the ease of reversing the magnetization direction of the free layer or the holding characteristics of the fixed layer and the free layer in the magnetization direction are different from each other. For example, the magnetization reversal storage element MTJ_L may be provided so that the data retention characteristic is lower than that of the magnetization reversal storage element MTJ_N.
磁化反転記憶素子MTJ_N,MTJ_Lは、例えば、素子の形成材料又は大きさの少なくとも1つ以上が互いに異なるように設けられることで、データ保持特性を互いに異ならせることができる。このような場合、磁化反転記憶素子MTJ_N,MTJ_Lは、磁化反転記憶素子MTJ_N,MTJ_Lは、形成される層の高さが互いに異なるように設けられてもよい。これによれば、磁化反転記憶素子MTJ_N,MTJ_Lは、データ保持特性を制御する素子の形成材料又は大きさをそれぞれ個別に制御することが可能となる。 The magnetization reversal storage elements MTJ_N and MTJ_L can have different data retention characteristics, for example, by providing at least one of the element forming materials or sizes so as to be different from each other. In such a case, the magnetization reversal storage elements MTJ_N and MTJ_L may be provided, and the magnetization reversal storage elements MTJ_N and MTJ_L may be provided so that the heights of the formed layers are different from each other. According to this, the magnetization reversal storage elements MTJ_N and MTJ_L can individually control the forming material or size of the element that controls the data retention characteristics.
本変形例に係る情報処理システムは、データ保持特性が互いに異なる複数の磁化反転記憶素子MTJ_N,MTJ_Lのいずれにデータを記憶するかを制御することで、メモリセルアレイ30の特性を用途に応じて変更することができる。具体的には、本変形例に係る情報処理システムは、データ保持特性が低く、データの書き換えが容易な磁化反転記憶素子MTJ_Lにてデータの書き込み及び読み出しを行うことで、より高速かつ低パワーで動作することが可能であるため、フレームメモリ用途などに好適に用いることができる。また、本変形例に係る情報処理システムは、データ保持特性が高い磁化反転記憶素子MTJ_Nにてデータを記憶することで、より高い不揮発性にてデータを記憶することが可能であるため、データ保存用途などに好適に用いることができる。
The information processing system according to this modification changes the characteristics of the
メモリセルアレイ30に含まれる複数のメモリセルMCは、複数のグループに区分けされており、区分けされたグループごとに消去回路26が設けられる。本変形例に係る情報処理システムでは、各グループにおける所定のメモリセルMC(すなわち、パリティビット)に含まれる磁化反転記憶素子MTJ_N,MTJ_Lの状態(抵抗状態)に基づいて、区分けされたグループごとに消去動作の要否が判断される。消去動作要と判定された1または複数のグループは、一括して消去動作(リセット動作)が実行される。
The plurality of memory cells MC included in the
例えば、図10に示すように、1つのグループを構成する複数のメモリセルMCに、パリティビット線NPL0,LPL0、およびビット線NBL0,LBL0、NBL1,LBL1が接続され、1本のソース線SL0−1が接続されている。具体的には、パリティビット線NPL0、ビット線NBL0,NBL1は、磁化反転記憶素子MTJ_Nよりもデータ保持特性が低い磁化反転記憶素子MTJ_Lと接続され、パリティビット線LPL0、ビット線LBL0,LBL1は、磁化反転記憶素子MTJ_Lよりもデータ保持特性が高い磁化反転記憶素子MTJ_Nと接続される。ソース線SL0−1は、該グループに含まれる各メモリセルMCの選択素子NSE,LSEに接続されるとともに、該グループに対応する消去回路26のノードNに接続される。
For example, as shown in FIG. 10, parity bit lines NPL0, LPL0 and bit lines NBL0, LBL0, NBL1, LBL1 are connected to a plurality of memory cells MC constituting one group, and one source line SL0- 1 is connected. Specifically, the parity bit line NPL0, the bit line NBL0, and NBL1 are connected to the magnetization reversal storage element MTJ_L, which has lower data retention characteristics than the magnetization reversal storage element MTJ_N, and the parity bit line LPL0, bit line LBL0, and LBL1 are It is connected to the magnetization reversal storage element MTJ_N, which has higher data retention characteristics than the magnetization reversal storage element MTJ_L. The source line SL0-1 is connected to the selection elements NSE and LSE of each memory cell MC included in the group, and is also connected to the node N of the erasing
消去回路26は、p型MOSトランジスタT1と、n型MOSトランジスタT2とを含んで構成される。p型MOSトランジスタT1およびn型MOSトランジスタT2は、互いに直列に接続される。p型MOSトランジスタT1およびn型MOSトランジスタT2のゲートは、互いに接続されており、p型MOSトランジスタT1のソースまたはドレインの一方と、n型MOSトランジスタT2のソースまたはドレインの一方とは、ノードNにて互いに接続されている。さらに、ノードNは、ソース線SL0−1に接続されている。
The erasing
これにより、消去回路26は、リセット動作を行う際に、リセット動作に必要な所定の電圧(消去電圧Vrst(例えば0V))をソース線SL0−1に印加することができる。また、消去回路26は、書き込み動作、読み出し動作を行う際に、書き込み動作、読み出し動作に必要な所定の電圧(共通電圧Vdd(例えば1.1V))をソース線SL0−1に印加することができる。
As a result, the erasing
[動作]
次に、図11〜図14を参照して、本変形例に係る情報処理システムの動作の一例について説明する。図11は、通常時のリセット動作におけるメモリセルアレイ30の動作の一例を表す説明図である。図12は、通常時の書き込み動作におけるメモリセルアレイ30の動作の一例を表す説明図である。図13は、保存時のリセットにおけるメモリセルアレイ30の動作の一例を表す説明図である。図14は、保存時の書き込みにおけるメモリセルアレイ30の動作の一例を表す説明図である。
[motion]
Next, an example of the operation of the information processing system according to the present modification will be described with reference to FIGS. 11 to 14. FIG. 11 is an explanatory diagram showing an example of the operation of the
本変形例に係る情報処理システムは、例えば、フレームメモリとして用いられ得る。本変形例に係る情報処理システムは、通常動作時には、データ保持特性が低い磁化反転記憶素子MTJ_Lにデータを書き込むことで、より高速かつ低パワーで動作することができる。また、本変形例に係る情報処理システムは、スリープ前等のデータの保存時には、データ保持特性が高い磁化反転記憶素子MTJ_Nにデータを書き込むことで、より高い不揮発性にてデータを記憶することができる。以下では、通常動作時及び保存時に分けて、本変形例に係る情報処理システムの動作について具体的に説明する。 The information processing system according to this modification can be used as, for example, a frame memory. The information processing system according to this modification can be operated at higher speed and lower power by writing data to the magnetization reversal storage element MTJ_L having low data retention characteristics during normal operation. In addition, the information processing system according to this modification can store data with higher non-volatility by writing the data to the magnetization reversal storage element MTJ_N, which has high data retention characteristics, when saving data such as before sleep. can. Hereinafter, the operation of the information processing system according to this modification will be specifically described separately for normal operation and storage.
(通常動作時)
図11に示すように、通常時のリセット動作では、消去回路26のp型MOSトランジスタT1がオン状態に制御され、n型MOSトランジスタT2がオフ状態に制御される。また、グループの全てのメモリセルMCの選択素子LSEがオン状態に制御される。これにより、グループの全てのメモリセルMCの磁化反転記憶素子MTJ_Lに「1」が書き込まれる。
(During normal operation)
As shown in FIG. 11, in the normal reset operation, the p-type MOS transistor T1 of the erasing
また、図12に示すように、通常時の書き込み動作では、消去回路26のp型MOSトランジスタT1がオフ状態に制御され、n型MOSトランジスタT2がオン状態に制御される。また、選択されたビット線LBL1に接続された選択素子LSEと、パリティビット線LPL0に接続された選択素子LSEとがオン状態に制御される。これにより、選択されたビット線LBL1に接続された磁化反転記憶素子MTJ_Lと、パリティビット線LPL0に接続された磁化反転記憶素子MTJ_Lとに「0」が書き込まれる。
Further, as shown in FIG. 12, in the normal writing operation, the p-type MOS transistor T1 of the erasing
本変形例に係る情報処理システムは、パリティビット線LPL0に接続された磁化反転記憶素子MTJ_Lに記憶されたデータを参照することで、グループのメモリセルMCにデータが書き込まれたか否かを判別することができる。したがって、本変形例に係る情報処理システムは、パリティビット線LPL0に接続された磁化反転記憶素子MTJ_Lに記憶されたデータに基づいて、グループのメモリセルMCにリセット動作を行うか否かを判別することができる。 The information processing system according to this modification determines whether or not data has been written to the memory cell MC of the group by referring to the data stored in the magnetization reversal storage element MTJ_L connected to the parity bit line LPL0. be able to. Therefore, the information processing system according to this modification determines whether or not to perform a reset operation in the memory cell MC of the group based on the data stored in the magnetization reversal storage element MTJ_L connected to the parity bit line LPL0. be able to.
以上の動作によれば、本変形例に係る情報処理システムは、データ保持特性が磁化反転記憶素子MTJ_Nよりも低い磁化反転記憶素子MTJ_Lにデータの書き込み及び読み出しを行うことで、より高速かつ低パワーで動作することができる。 According to the above operation, the information processing system according to this modification is faster and lower in power by writing and reading data to the magnetization reversal storage element MTJ_L whose data retention characteristic is lower than that of the magnetization reversal storage element MTJ_N. Can work with.
(保存時)
図13に示すように、スリープ前等の保存時のリセット動作では、消去回路26のp型MOSトランジスタT1がオン状態に制御され、n型MOSトランジスタT2がオフ状態に制御される。また、グループの全てのメモリセルMCの選択素子NSEがオン状態に制御される。これにより、グループの全てのメモリセルMCの磁化反転記憶素子MTJ_Nに「1」が書き込まれる。
(At the time of saving)
As shown in FIG. 13, in the reset operation during storage such as before sleep, the p-type MOS transistor T1 of the erasing
次に、消去回路26のp型MOSトランジスタT1がオフ状態に制御され、n型MOSトランジスタT2がオン状態に制御される。メモリセルMCの各々の選択素子LSEがオン状態に制御されることで、選択素子LSEの各々に接続された磁化反転記憶素子MTJ_Lの状態が読み出される。
Next, the p-type MOS transistor T1 of the erasing
その後、図14に示すように、保存時の書き込み動作では、消去回路26のp型MOSトランジスタT1がオフ状態に制御され、n型MOSトランジスタT2がオン状態に制御される。また、磁化反転記憶素子MTJ_Lに「0」が書き込まれたメモリセルMCのビット線NBL1に接続された選択素子NSEと、パリティビット線NPL0に接続された選択素子NSEとがオン状態に制御される。これにより、ビット線NBL1に接続された磁化反転記憶素子MTJ_Nと、パリティビット線NPL0に接続された磁化反転記憶素子MTJ_Nとに「0」が書き込まれる。
After that, as shown in FIG. 14, in the writing operation during storage, the p-type MOS transistor T1 of the erasing
以上の動作によれば、本変形例に係る情報処理システムは、スリープ前等のデータの保存時には、データ保持特性が磁化反転記憶素子MTJ_Lよりも高い磁化反転記憶素子MTJ_Nにデータを書き込むことで、より高い不揮発性にてデータを記憶することができる。 According to the above operation, the information processing system according to the present modification writes data to the magnetization reversal storage element MTJ_N whose data retention characteristic is higher than that of the magnetization reversal storage element MTJ_L when storing data such as before sleep. Data can be stored with higher non-volatility.
<第2の変形例>
[構成]
続いて、本開示の一実施の形態に係る情報処理システムの第2の変形例について説明する。図15は、本変形例に係る情報処理システムに含まれるメモリセルアレイユニット401のブロック構成の一例を表す図である。図16Aは、図15の第1メモリセルアレイ41の構成の一例を表す図であり、図16Bは、図15の第2メモリセルアレイ42の構成の一例を表す図である。
<Second modification>
[composition]
Subsequently, a second modification of the information processing system according to the embodiment of the present disclosure will be described. FIG. 15 is a diagram showing an example of a block configuration of the memory
図15に示すように、本変形例に係る情報処理システムに含まれるメモリセルアレイユニット401は、複数のメモリセルアレイを含む。具体的には、メモリセルアレイユニット401は、第1メモリセルアレイ41と、第2メモリセルアレイ42と、センスアンプ43と、カラムデコーダ44と、ワードドライバ45とを含む。
As shown in FIG. 15, the memory
カラムデコーダ44およびワードドライバ45は、第1メモリセルアレイ41及び第2メモリセルアレイ42内でアクティブ化するメモリセルを制御する。具体的には、カラムデコーダ44およびワードドライバ45は、入力された列アドレス及び行アドレスに基づいて、列方向に配列されたワード線、及び行方向に配列されたビット線をそれぞれ選択することで、第1メモリセルアレイ41及び第2メモリセルアレイ42内から選択されたメモリセルをアクティブ化する。
The
センスアンプ43は、メモリセルの各々に記憶されたデータが「0」又は「1」のいずれであるのかを判別する。具体的には、センスアンプ43は、メモリセルに含まれる磁化反転記憶素子の抵抗状態を判別することで、メモリセルの各々に記憶されたデータを判別する。例えば、センスアンプ43は、磁化反転記憶素子の抵抗状態が高抵抗状態である場合に記憶されたデータを「0」と判別し、磁化反転記憶素子の抵抗状態が低抵抗状態である場合に記憶されたデータを「1」と判別してよい。
The
図16Aに示すように、第1メモリセルアレイ41は、複数のメモリセルMC1を含んで構成される。メモリセルMC1の各々は、並列に設けられた複数の磁化反転記憶素子MTJ_Lと、複数の磁化反転記憶素子MTJ_Lの各々に流れる電流を制御する複数の選択素子LSEとを含む。
As shown in FIG. 16A, the first
また、図16Bに示すように、第2メモリセルアレイ42は、複数のメモリセルMC2を含んで構成される。メモリセルMC2の各々は、並列に設けられた複数の磁化反転記憶素子MTJ_Nと、複数の磁化反転記憶素子MTJ_Nの各々に流れる電流を制御する複数の選択素子NSEとを含む。
Further, as shown in FIG. 16B, the second
ここで、第2メモリセルアレイ42を構成するメモリセルMC2に含まれる磁化反転記憶素子MTJ_Nは、第1メモリセルアレイ41を構成するメモリセルMC1に含まれる磁化反転記憶素子MTJ_Lよりもデータ保持特性が高くなるように設けられる。例えば、磁化反転記憶素子MTJ_Nは、素子の形成材料又は大きさの少なくとも1つ以上を変化させることで、磁化反転記憶素子MTJ_Lよりもデータ保持特性が高くなるように設けられてもよい。
Here, the magnetization reversal storage element MTJ_N included in the memory cell MC2 constituting the second
これによれば、第1メモリセルアレイ41を構成するメモリセルMC1は、第2メモリセルアレイ42を構成するメモリセルMC2よりもデータの書き換えをより高速かつ低パワーで行うことが可能となる。一方、第2メモリセルアレイ42を構成するメモリセルMC2は、第1メモリセルアレイ41を構成するメモリセルMC1よりもより高い不揮発性にてデータを記憶することが可能となる。
According to this, the memory cell MC1 constituting the first
このようなメモリセルアレイユニット401は、例えば、以下のように動作することによって、より高速でのデータ書き換えと、データ保持のより高い不揮発性とを両立させることが可能である。
Such a memory
具体的には、メモリセルアレイユニット401は、まず、入力されたデータをより高速で動作することが可能な第1メモリセルアレイ41で一時保持する。次に、メモリセルアレイユニット401は、第1メモリセルアレイ41に一時保持されたデータをセンスアンプ43で判別した後、判別したデータをデータの不揮発性がより高い第2メモリセルアレイ42で不揮発に記憶することができる。
Specifically, the memory
したがって、本変形例に係るメモリセルアレイユニット401は、磁化反転記憶素子MTJ_Lを含むメモリセルMC1で構成された第1メモリセルアレイ41と、磁化反転記憶素子MTJ_Lよりもデータ保持特性が高い磁化反転記憶素子MTJ_Nを含むメモリセルMC2で構成された第2メモリセルアレイ42とを備えることにより、より高速でのデータ書き換えを実現しつつ、より高い不揮発性でデータを記憶することが可能である。
Therefore, the memory
以上、実施の形態およびその変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。上記実施の形態では、メモリセルアレイ30はSTT−MRAMとなっていた。しかし、上記実施の形態において、メモリセルアレイ30はSTT−MRAMとは異なるMRAMであってもよく、MRAMとは異なる不揮発性メモリであってもよい。
Although the present disclosure has been described above with reference to the embodiments and examples thereof, the present disclosure is not limited to the above-described embodiments and the like, and various modifications are possible. In the above embodiment, the
なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。 The effects described in this specification are merely examples. The effects of the present disclosure are not limited to the effects described herein. The present disclosure may have effects other than those described herein.
また、例えば、本開示は以下のような構成を取ることができる。
(1)
各々が磁化反転記憶素子と、前記磁化反転記憶素子に流す電流を制御する第1のスイッチ素子とを含む複数のメモリセルと、
前記磁化反転記憶素子の、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御を行う制御回路と
を備えた
半導体記憶装置。
(2)
前記制御回路は、前記磁化反転記憶素子に第1の状態を書き込むときのパルス幅をWaとし、前記磁化反転記憶素子に第2の状態を書き込むときのパルス幅をWbとしたときに、前記第1のスイッチ素子のオン期間を制御することにより、WaとWbとを互いに異ならせた前記書き込み制御を行う
(1)に記載の半導体記憶装置。
(3)
前記制御回路は、前記磁化反転記憶素子に前記第1の状態を書き込むときのパルスを第1のパルスとし、前記磁化反転記憶素子に前記第2の状態を書き込むときのパルスを第2のパルスとしたときに、書き込み期間に前記第1のパルスを前記磁化反転記憶素子に出力し、ブランキング期間に前記第2のパルスを前記磁化反転記憶素子に出力する
(2)に記載の半導体記憶装置。
(4)
前記制御回路は、前記第1のスイッチ素子のオン期間を制御することにより、WaがWbよりも小さくなるように前記書き込み制御を行う
(2)または(3)に記載の半導体記憶装置。
(5)
前記制御回路は、前記複数のメモリセルを複数のグループに区分けし、各前記グループにおける1つの前記メモリセルに含まれる前記磁化反転記憶素子の状態に基づいて、各前記グループに対する前記第2の状態の書き込みの要否を判断する
(2)ないし(4)のいずれか1つに記載の半導体記憶装置。
(6)
前記複数のメモリセルは、複数のグループに区分けされており、
当該半導体記憶装置は、
前記グループごとに1本ずつ設けられ、各前記メモリセルの前記第1のスイッチ素子に
接続された複数の配線と、
前記配線ごとに1つずつ設けられ、前記磁化反転記憶素子に前記第2の状態を書き込む際に用いられる電圧の、前記配線への供給を制御する複数の第2のスイッチ素子と
を更に備えた
(2)ないし(5)のいずれか1つに記載の半導体記憶装置。
(7)
前記メモリセルの各々は、複数の前記磁化反転記憶素子と、複数の前記磁化反転記憶素子の各々に流れる電流を制御する複数の前記第1のスイッチ素子と
を含む
(1)ないし(6)のいずれか1つに記載の半導体記憶装置。
(8)
複数の前記磁化反転記憶素子は、データ保持特性が互いに異なる
(7)に記載の半導体記憶装置。
(9)
複数の前記磁化反転記憶素子は、形成材料又は大きさの少なくとも1つ以上が互いに異なるように設けられる
(8)に記載の半導体記憶装置。
(10)
複数の前記磁化反転記憶素子は、形成される層の高さが互いに異なるように設けられる
(9)に記載の半導体記憶装置。
(11)
前記複数のメモリセルは、複数のメモリセルアレイに区分けされており、
前記メモリセルアレイの各々は、前記メモリセルアレイごとにデータ保持特性が異なる前記磁化反転記憶素子を含む前記メモリセルで構成される、
(1)ないし(10)のいずれか1つに記載の半導体記憶装置。
(12)
前記メモリセルの各々は、複数の前記磁化反転記憶素子と、複数の前記磁化反転記憶素子の各々に流れる電流を制御する複数の前記第1のスイッチ素子と
を含み、
同一の前記メモリセルに含まれる複数の前記磁化反転記憶素子は、同一のデータ保持特性を有する、
(11)に記載の半導体記憶装置。
(13)
複数の前記メモリセルアレイは、前記半導体記憶装置に入力されたデータを一時保持する第1メモリセルアレイと、前記第1メモリセルアレイにて一時保持した前記データを不揮発で記憶する第2メモリセルアレイとを含み、
前記第2メモリセルアレイを構成する前記メモリセルに含まれる前記磁化反転記憶素子のデータ保持特性は、前記第1メモリセルアレイを構成する前記メモリセルに含まれる前記磁化反転記憶素子のデータ保持特性よりも高い、
(11)または(12)に記載の半導体記憶装置。
Further, for example, the present disclosure may have the following structure.
(1)
A plurality of memory cells, each including a magnetization reversal storage element and a first switch element that controls a current flowing through the magnetization reversal storage element.
A semiconductor storage device including a control circuit for performing write control based on the asymmetry of the write error rate curve with respect to the write voltage of the magnetization reversal storage element.
(2)
In the control circuit, when the pulse width when writing the first state to the magnetization reversal storage element is Wa, and the pulse width when writing the second state to the magnetization reversal storage element is Wb, the first state is defined. The semiconductor storage device according to (1), wherein the write control is performed so that Wa and Wb are different from each other by controlling the ON period of the switch element of 1.
(3)
In the control circuit, the pulse for writing the first state to the magnetization reversal storage element is referred to as a first pulse, and the pulse for writing the second state to the magnetization reversal storage element is referred to as a second pulse. The semiconductor storage device according to (2), wherein the first pulse is output to the magnetization reversal storage element during the writing period, and the second pulse is output to the magnetization reversal storage element during the blanking period.
(4)
The semiconductor storage device according to (2) or (3), wherein the control circuit controls the writing so that Wa is smaller than Wb by controlling the ON period of the first switch element.
(5)
The control circuit divides the plurality of memory cells into a plurality of groups, and the second state for each group is based on the state of the magnetization reversal storage element included in one memory cell in each group. The semiconductor storage device according to any one of (2) to (4) for determining the necessity of writing.
(6)
The plurality of memory cells are divided into a plurality of groups, and the plurality of memory cells are divided into a plurality of groups.
The semiconductor storage device is
A plurality of wires provided for each group and connected to the first switch element of each memory cell, and a plurality of wires.
A plurality of second switch elements provided for each of the wirings and controlling the supply of the voltage used for writing the second state to the magnetization reversal storage element to the wirings are further provided. The semiconductor storage device according to any one of (2) to (5).
(7)
Each of the memory cells includes a plurality of the magnetization reversal storage elements and a plurality of the first switch elements for controlling a current flowing through each of the plurality of magnetization reversal storage elements (1) to (6). The semiconductor storage device according to any one.
(8)
The semiconductor storage device according to (7), wherein the plurality of magnetization reversal storage elements have different data retention characteristics.
(9)
The semiconductor storage device according to (8), wherein the plurality of magnetization reversal storage elements are provided so that at least one or more of the forming materials or sizes are different from each other.
(10)
The semiconductor storage device according to (9), wherein the plurality of magnetization reversal storage elements are provided so that the heights of the formed layers are different from each other.
(11)
The plurality of memory cells are divided into a plurality of memory cell arrays, and the plurality of memory cells are divided into a plurality of memory cell arrays.
Each of the memory cell arrays is composed of the memory cell including the magnetization reversal storage element having different data retention characteristics for each memory cell array.
The semiconductor storage device according to any one of (1) to (10).
(12)
Each of the memory cells includes a plurality of the magnetization reversal storage elements and a plurality of the first switch elements for controlling a current flowing through each of the plurality of magnetization reversal storage elements.
A plurality of the magnetization reversal storage elements included in the same memory cell have the same data retention characteristics.
The semiconductor storage device according to (11).
(13)
The plurality of memory cell arrays include a first memory cell array that temporarily holds the data input to the semiconductor storage device and a second memory cell array that non-volatilely stores the data temporarily held by the first memory cell array. ,
The data retention characteristic of the magnetization reversal storage element included in the memory cell constituting the second memory cell array is higher than the data retention characteristic of the magnetization reversal storage element included in the memory cell constituting the first memory cell array. high,
The semiconductor storage device according to (11) or (12).
本開示の一実施の形態の半導体記憶装置によれば、磁化反転記憶素子の、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御を行うようにしたので、例えば、磁化反転記憶素子に対して、固定のパルス幅の電圧を印加することにより、磁化反転記憶素子の状態変化を行う場合と比べて、書き込みエラー率を下げることが可能となる。従って、書き込みエラーを更に低減した半導体記憶装置を提供することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。 According to the semiconductor storage device of the embodiment of the present disclosure, the write control of the magnetization reversal storage element is performed based on the asymmetry of the write error rate curve with respect to the write voltage. Therefore, for example, the magnetization reversal storage element can be used. On the other hand, by applying a voltage having a fixed pulse width, it is possible to reduce the write error rate as compared with the case where the state of the magnetization reversal storage element is changed. Therefore, it is possible to provide a semiconductor storage device in which write errors are further reduced. The effect of the present technology is not necessarily limited to the effect described here, and may be any effect described in the present specification.
10…制御回路、20…駆動回路、21…タイミング制御回路、22,24…電圧制御回路、23…ワード線デコーダ、25…ビット線デコーダ、26…消去回路、30…メモリセルアレイ、31…半導体基板、32…ゲート絶縁膜、33…n−半導体層、34…n−−半導体層、35…pwell層、36…STI層、41…第1メモリセルアレイ、42…第2メモリセルアレイ、43…センスアンプ、44…カラムデコーダ、45…ワードドライバ、100…ホストコンピュータ、200…メモリ装置、300…メモリコントローラ、400,401…メモリセルアレイユニット、500…電源回路、BL,BL0,BL1,BL2,BLk,BLk+1…ビット線、PL0,PL1…パリティビット線、WL,WL0,WL1,WL2…ワード線、SL,SL0,SL0−1,SL0−2,SL1,SL2…ソース線、MC…メモリセル、MTJ…磁化反転記憶素子、SE…選択素子、T1…p型MOSトランジスタ、T2…n型MOSトランジスタ。 10 ... control circuit, 20 ... drive circuit, 21 ... timing control circuit, 22, 24 ... voltage control circuit, 23 ... word line decoder, 25 ... bit line decoder, 26 ... erasing circuit, 30 ... memory cell array, 31 ... semiconductor substrate , 32 ... gate insulating film, 33 ... n-semiconductor layer, 34 ... n--semiconductor layer, 35 ... pwell layer, 36 ... STI layer, 41 ... first memory cell array, 42 ... second memory cell array, 43 ... sense amplifier , 44 ... Column decoder, 45 ... Word driver, 100 ... Host computer, 200 ... Memory device, 300 ... Memory controller, 400, 401 ... Memory cell array unit, 500 ... Power supply circuit, BL, BL0, BL1, BL2, BLk, BLk + 1 ... Bit line, PL0, PL1 ... Parity bit line, WL, WL0, WL1, WL2 ... Word line, SL, SL0, SL0-1, SL0-2, SL1, SL2 ... Source line, MC ... Memory cell, MTJ ... Magnetization Inverted memory element, SE ... selection element, T1 ... p-type MOS transistor, T2 ... n-type MOS transistor.
Claims (13)
前記磁化反転記憶素子の、書き込み電圧に対する書き込みエラー率曲線の非対称性に基づいた書き込み制御を行う制御回路と
を備えた
半導体記憶装置。 A plurality of memory cells, each including a magnetization reversal storage element and a first switch element that controls a current flowing through the magnetization reversal storage element.
A semiconductor storage device including a control circuit for performing write control based on the asymmetry of the write error rate curve with respect to the write voltage of the magnetization reversal storage element.
請求項1に記載の半導体記憶装置。 In the control circuit, when the pulse width when writing the first state to the magnetization reversal storage element is Wa, and the pulse width when writing the second state to the magnetization reversal storage element is Wb, the first state is defined. The semiconductor storage device according to claim 1, wherein the write control is performed so that Wa and Wb are different from each other by controlling the ON period of the switch element of 1.
請求項2に記載の半導体記憶装置。 In the control circuit, the pulse for writing the first state to the magnetization reversal storage element is referred to as a first pulse, and the pulse for writing the second state to the magnetization reversal storage element is referred to as a second pulse. The semiconductor storage device according to claim 2, wherein the first pulse is output to the magnetization reversal storage element during the writing period, and the second pulse is output to the magnetization reversal storage element during the blanking period.
請求項3に記載の半導体記憶装置。 The semiconductor storage device according to claim 3, wherein the control circuit controls the writing so that Wa is smaller than Wb by controlling the ON period of the first switch element.
請求項2に記載の半導体記憶装置。 The control circuit divides the plurality of memory cells into a plurality of groups, and the second state for each group is based on the state of the magnetization reversal storage element included in one memory cell in each group. The semiconductor storage device according to claim 2, wherein the necessity of writing is determined.
当該半導体記憶装置は、
前記グループごとに1本ずつ設けられ、各前記メモリセルの前記第1のスイッチ素子に接続された複数の配線と、
前記配線ごとに1つずつ設けられ、前記磁化反転記憶素子に前記第2の状態を書き込む際に用いられる電圧の、前記配線への供給を制御する複数の第2のスイッチ素子と
を更に備えた
請求項2に記載の半導体記憶装置。 The plurality of memory cells are divided into a plurality of groups, and the plurality of memory cells are divided into a plurality of groups.
The semiconductor storage device is
A plurality of wires provided for each group and connected to the first switch element of each memory cell, and a plurality of wires.
A plurality of second switch elements provided for each of the wirings and controlling the supply of the voltage used for writing the second state to the magnetization reversal storage element to the wirings are further provided. The semiconductor storage device according to claim 2.
を含む
請求項1に記載の半導体記憶装置。 The semiconductor memory according to claim 1, wherein each of the memory cells includes a plurality of the magnetization reversal storage elements and a plurality of the first switch elements for controlling a current flowing through each of the plurality of magnetization reversal storage elements. Device.
請求項7に記載の半導体記憶装置。 The semiconductor storage device according to claim 7, wherein the plurality of magnetization reversal storage elements have different data retention characteristics.
請求項8に記載の半導体記憶装置。 The semiconductor storage device according to claim 8, wherein the plurality of magnetization reversal storage elements are provided so that at least one or more of the forming materials or sizes are different from each other.
請求項9に記載の半導体記憶装置。 The semiconductor storage device according to claim 9, wherein the plurality of magnetization reversal storage elements are provided so that the heights of the formed layers are different from each other.
前記メモリセルアレイの各々は、前記メモリセルアレイごとにデータ保持特性が異なる前記磁化反転記憶素子を含む前記メモリセルで構成される、
請求項1に記載の半導体記憶装置。 The plurality of memory cells are divided into a plurality of memory cell arrays, and the plurality of memory cells are divided into a plurality of memory cell arrays.
Each of the memory cell arrays is composed of the memory cell including the magnetization reversal storage element having different data retention characteristics for each memory cell array.
The semiconductor storage device according to claim 1.
を含み、
同一の前記メモリセルに含まれる複数の前記磁化反転記憶素子は、同一のデータ保持特性を有する、
請求項11に記載の半導体記憶装置。 Each of the memory cells includes a plurality of the magnetization reversal storage elements and a plurality of the first switch elements for controlling a current flowing through each of the plurality of magnetization reversal storage elements.
A plurality of the magnetization reversal storage elements included in the same memory cell have the same data retention characteristics.
The semiconductor storage device according to claim 11.
前記第2メモリセルアレイを構成する前記メモリセルに含まれる前記磁化反転記憶素子のデータ保持特性は、前記第1メモリセルアレイを構成する前記メモリセルに含まれる前記磁化反転記憶素子のデータ保持特性よりも高い、
請求項11に記載の半導体記憶装置。
The plurality of memory cell arrays include a first memory cell array that temporarily holds the data input to the semiconductor storage device and a second memory cell array that non-volatilely stores the data temporarily held by the first memory cell array. ,
The data retention characteristic of the magnetization reversal storage element included in the memory cell constituting the second memory cell array is higher than the data retention characteristic of the magnetization reversal storage element included in the memory cell constituting the first memory cell array. high,
The semiconductor storage device according to claim 11.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202180027016.XA CN115398537A (en) | 2020-04-15 | 2021-04-07 | Semiconductor memory device with a plurality of memory cells |
US17/907,276 US20230115833A1 (en) | 2020-04-15 | 2021-04-07 | Semiconductor storage apparatus |
PCT/JP2021/014824 WO2021210475A1 (en) | 2020-04-15 | 2021-04-07 | Semiconductor storage device |
PCT/JP2021/036672 WO2022102283A1 (en) | 2020-11-11 | 2021-10-04 | Semiconductor memory device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020072873 | 2020-04-15 | ||
JP2020072873 | 2020-04-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021170425A true JP2021170425A (en) | 2021-10-28 |
Family
ID=78119459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020188271A Pending JP2021170425A (en) | 2020-04-15 | 2020-11-11 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2021170425A (en) |
-
2020
- 2020-11-11 JP JP2020188271A patent/JP2021170425A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6886501B2 (en) | How to get the memory working | |
US8315090B2 (en) | Pseudo page mode memory architecture and method | |
TWI492231B (en) | Variable-resistance memory device and its driving method | |
KR100855585B1 (en) | Resistive random access memory having common source line | |
JP5197448B2 (en) | Resistance change memory device | |
JP5032621B2 (en) | Nonvolatile semiconductor memory and manufacturing method thereof | |
CN106898371B (en) | Three-dimensional memory reading circuit and word line and bit line voltage configuration method thereof | |
JP2004103174A (en) | Semiconductor memory device | |
KR101068573B1 (en) | Semiconductor memory device | |
KR102405521B1 (en) | Ferroelectric Random Access Memory Device and Method for Operating Read and Write Thereof | |
JP6677240B2 (en) | Memory cell and storage device | |
US10192616B2 (en) | Ovonic threshold switch (OTS) driver/selector uses unselect bias to pre-charge memory chip circuit and reduces unacceptable false selects | |
KR20140119430A (en) | Non-volatile memory apparatus | |
JP2016167333A (en) | Pseudo page mode memory architecture and method | |
WO2018212082A1 (en) | Memory device and memory device control method | |
KR20130001525A (en) | Magnetic random access memory device and method of data writing in the same | |
US20230215489A1 (en) | Memory device architecture using multiple physical cells per bit to improve read margin and to alleviate the need for managing demarcation read voltages | |
JP6599494B2 (en) | Semiconductor memory device | |
WO2021210475A1 (en) | Semiconductor storage device | |
WO2022102283A1 (en) | Semiconductor memory device | |
JP2021170425A (en) | Semiconductor storage device | |
US7102917B2 (en) | Memory array method and system | |
EP4250295A1 (en) | Persistent xspi stt-mram with optional erase operation | |
WO2021241070A1 (en) | Semiconductor storage device | |
TW201624485A (en) | Resistance random access memory |