JP2021149416A - メモリシステム - Google Patents

Abstract

【課題】辞書式圧縮回路の圧縮性能を向上させるメモリシステムを提供する。【解決手段】メモリシステムの圧縮回路５０は、ヒストリーバッファ１００と、ハッシュ計算回路１１０と、リードポインタテーブル１２０と、ヒストリーバッファ書き込み回路１３０と、リードポインタ書き込み回路１４０と、リードポインタ読み出し回路１５０と、ヒストリーバッファ読み出し回路１６０と、入力データ列と一致候補データ列とを比較して、少なくとも一部が一致している場合に、入力データ列を、一致候補データ列を参照する参照情報に置き換えるマッチ回路（１８４、１７０）と、を有する。リードポインタ読み出し回路によるリードポインタの読み出し及びヒストリーバッファ読み出し回路による入力済みデータ列の読み出しを、リードポインタ書き込み回路によるリードポインタの書き込み及びヒストリーバッファ書き込み回路による入力データ列の書き込みの完了後に実行する。【選択図】図２

Description

本開示の一実施形態は不揮発性メモリを備えるメモリシステムに関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。

このようなメモリシステムにおいてデータを圧縮する場合に、圧縮対象の入力データ列を、過去に入力された入力済みデータ列に対する参照情報で置き換える辞書式圧縮が用いられている（特許文献１）。

米国特許第５４０６２７８号明細書

本開示の実施形態に係るメモリシステムは、辞書式圧縮回路の圧縮性能を向上させる。

一実施形態に係るメモリシステムは、記憶装置と、前記記憶装置を制御し且つ入力データ列を圧縮するメモリコントローラと、を備えるメモリシステムであって、前記メモリコントローラは、入力済みデータ列を格納するヒストリーバッファと、前記入力データ列からハッシュ値を計算するハッシュ計算回路と、前記ハッシュ値によって指定されたアドレスに、前記ヒストリーバッファにおけるアドレスを示すリードポインタを格納するリードポインタテーブルと、前記入力データ列を前記ヒストリーバッファへ書き込むヒストリーバッファ書き込み回路と、前記ハッシュ値によって指定された前記リードポインタテーブルにおけるアドレスに対して、前記入力データ列の前記リードポインタを書き込むリードポインタ書き込み回路と、前記ハッシュ値を使用して前記リードポインタテーブルからの前記リードポインタの読み出しを実行するリードポインタ読み出し回路と、前記リードポインタ読み出し回路によって読み出された前記リードポインタを使用して、前記ヒストリーバッファから前記入力済みデータ列を一致候補データ列として読み出すヒストリーバッファ読み出し回路と、前記入力データ列と前記一致候補データ列とを比較して、少なくとも一部が一致している場合に、前記入力データ列を、前記一致候補データ列を参照する参照情報に置き換えるマッチ回路と、を有し、前記リードポインタ読み出し回路による前記リードポインタの読み出し及び前記ヒストリーバッファ読み出し回路による前記入力済みデータ列の読み出しを、前記リードポインタ書き込み回路による前記リードポインタの書き込み及び前記ヒストリーバッファ書き込み回路による前記入力データ列の書き込みの完了後に実行する。

一実施形態に係るメモリシステムの構成を説明するためのブロック図である。 一実施形態に係る圧縮回路の構成を説明するためのブロック図である。 一実施形態に係る圧縮回路の圧縮動作を説明するための概念図である。 一実施形態に係る圧縮回路の圧縮動作を説明するためのフローチャートである。 一実施形態に係る圧縮回路の圧縮動作を説明するための概念図である。 比較例のメモリシステムおける圧縮回路の圧縮動作を説明するための概念図である。 一実施形態に係る圧縮回路の構成を説明するためのブロック図である。 一実施形態に係る複数ステージ比較回路の構成を説明するためのブロック図である。 一実施形態に係るポインタテーブルの構成を説明するためのブロック図である。

以下、実施形態にかかるメモリシステムについて、図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

以下の説明において、１バイト（Ｂｙｔｅ）の情報を「データ」といい、当該データが入力された順に並べられたものを「データ列」という。ただし、「データ」は１バイトの情報に限定されない。また、「圧縮する」とは、対象のデータ列の情報量（例えばビット数）を小さくすることを意味し、「符号化する」ということもできる。「伸長する」とは、圧縮されたデータ列の情報量を圧縮前の状態に復元することを意味し、「復号化する」ということもできる。

＜第１実施形態＞
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。

［メモリシステム１の全体構成］
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と、不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能である。図１では、メモリシステム１とホスト３０とが接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の半導体記憶装置を用いることができる。不揮発性メモリ２０が半導体記憶装置であることは必須ではなく、半導体記憶装置以外の種々の記憶媒体に対して本実施形態を適用することができる。

メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよく、ＳＳＤ（Solid State Drive）等であってもよい。

メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部はハードウエアで実現されるが、ＣＰＵ（Central Processing Unit）がファームウエアを実行することによって実現されてもよい。

メモリコントローラ１０は、ホスト３０からの書き込み要求に従って不揮発性メモリ２０への書き込みを制御し、ホスト３０からの読み出し要求に従って不揮発性メモリ２０からの読み出しを制御する。メモリコントローラ１０は、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ランダマイザ１４、ＥＣＣ回路１５、圧縮・伸長回路（Compression/Decompression Circuit）１６、ホストＩ／Ｆ（ホストインタフェース）１７、及びメモリＩ／Ｆ（メモリインタフェース）１８を備える。これらの機能ブロックは内部バス１９で相互に接続されている。

圧縮・伸長回路１６は、不揮発性メモリ２０へ書き込むデータを圧縮する符号化器として動作する。また、圧縮・伸長回路１６は、不揮発性メモリ２０から読み出されたデータを伸長する復号器としても動作する。なお、圧縮・伸長回路１６のより詳細な構成及び動作は後述する。

ホストＩ／Ｆ１７は、ホスト３０との間のインタフェース規格に従った処理を実行し、ホスト３０から受信した要求、書き込み対象のデータなどを内部バス１９に出力する。また、ホストＩ／Ｆ１７は、不揮発性メモリ２０から読み出され、圧縮・伸長回路１６によって伸長されたデータ及びプロセッサ１１からの応答などをホスト３０へ送信する。

メモリＩ／Ｆ１８は、プロセッサ１１の指示に基づいて、不揮発性メモリ２０への書き込み処理を行う。また、メモリＩ／Ｆ１８は、プロセッサ１１の指示に基づいて、不揮発性メモリ２０からの読み出し処理を行う。

プロセッサ１１は、メモリシステム１の各機能ブロックを統括的に制御する制御部である。プロセッサ１１は、ホストＩ／Ｆ１７経由でホスト３０からの要求を受け付けた場合に、その要求に応じた制御を行う。例えば、プロセッサ１１は、ホスト３０からの書き込み要求に応じて、不揮発性メモリ２０へのデータの書き込みをメモリＩ／Ｆ１８へ指示する。また、プロセッサ１１は、ホスト３０からの読み出し要求に応じて、不揮発性メモリ２０からのデータの読み出しをメモリＩ／Ｆ１８へ指示する。

プロセッサ１１は、ホスト３０から書き込み要求を受信した場合、ＲＡＭ１２に保持されるデータに対して、不揮発性メモリ２０上の格納領域（メモリ領域）を決定する。すなわち、プロセッサ１１は、データの書き込み先を管理する。ホスト３０から受信したデータの論理アドレスと当該データが格納された不揮発性メモリ２０上の格納領域を示す物理アドレスとの対応はアドレス変換テーブルとして格納される。

プロセッサ１１は、ホスト３０から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを、上述のアドレス変換テーブルを用いて物理アドレスに変換し、当該物理アドレスからの読み出しをメモリＩ／Ｆ１８へ指示する。

ＮＡＮＤメモリでは、一般に、ページと呼ばれるデータ単位で書き込み及び読み出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。同一のワード線に接続される複数のメモリセルをメモリセルグループという。メモリセルがＳＬＣ（Single Level Cell）である場合は、１つのメモリセルグループが１ページに対応する。メモリセルがＭＬＣやＴＬＣやＱＬＣなどの多ビットセルである場合は、１つのメモリセルグループが複数ページに対応する。また、各メモリセルはワード線に接続されるとともにビット線にも接続される。したがって、各メモリセルは、ワード線を識別するアドレスとビット線を識別するアドレスとで識別することが可能である。

ＲＡＭ１２は、例えばデータバッファとして使用され、メモリコントローラ１０がホスト３０から受信したデータを不揮発性メモリ２０へ記憶するまでに一時的に保持する。また、ＲＡＭ１２は、不揮発性メモリ２０から読み出したデータをホスト３０へ送信するまでに一時的に保持する。ＲＡＭ１２には、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。

ＲＡＭ１２は、アドレス変換テーブルや、起動時等に不揮発性メモリ２０の特定の領域から読み出されて展開されるマスタテーブル（スナップショット）などの各種管理テーブルや、各種管理テーブルの変更差分であるログ情報などを記憶するワーキングメモリとして使用されてもよい。

ＲＯＭ１３は、メモリコントローラ１０を動作させるための種々のプログラムやパラメータ等を記憶する。ＲＯＭ１３に格納されているプログラムやパラメータ等は、必要に応じてプロセッサ１１に読み出されて実行される。

ランダマイザ１４は、例えば線形帰還シフトレジスタ等を含んで構成され、入力されたシード値に対して一義的に求まる擬似乱数を生成する。ランダマイザ１４で生成された擬似乱数は、例えばプロセッサ１１において書き込みデータとの排他的論理和が取られる。これにより、不揮発性メモリ２０に書き込まれる書き込みデータがランダマイズされる。

ホスト３０から送信されるデータは、内部バス１９に転送されてＲＡＭ１２に一時的に保持された後、圧縮・伸長回路１６によって圧縮され、さらに、ＥＣＣ回路１５により誤り訂正符号化され、その後、メモリＩ／Ｆ１８を介して不揮発性メモリ２０に書き込まれる。一方、不揮発性メモリ２０から読み出されたデータは、ＥＣＣ回路１５により誤り訂正復号され、その後、圧縮・伸長回路１６により伸長されることで、オリジナルのデータに復元される。復元されたデータは、例えばＲＡＭ１２に一時的に保持された後、ホストＩ／Ｆ１７を介してホスト３０へ転送される。なお、圧縮・伸長回路１６及び／又はＥＣＣ回路１５により符号化されるデータには、上記のデータ以外にも、メモリコントローラ１０内部で用いる制御データ等が含まれてもよい。

以上のような構成を備えるメモリシステム１における書き込み処理では、プロセッサ１１は、不揮発性メモリ２０への書き込み時に、圧縮・伸長回路１６に対してデータの圧縮を指示する。その際、プロセッサ１１は、不揮発性メモリ２０における書き込みデータの格納場所（格納アドレス）を決定し、決定した格納場所をメモリＩ／Ｆ１８へ指示する。圧縮・伸長回路１６は、プロセッサ１１からの指示に基づいて、ＲＡＭ１２上のデータを圧縮する。そして、ＥＣＣ回路１５は、プロセッサ１１からの指示に基づいて、ＲＡＭ１２上の圧縮されたデータをさらにＥＣＣ符号化する。これにより生成された書き込みデータは、メモリＩ／Ｆ１８を介して不揮発性メモリ２０の指定された格納場所に書き込まれる。なお、ＥＣＣ回路１５の符号化方式としては、例えば、ＬＤＰＣ（Low-Density Parity-Check）符号やＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号やＲＳ（Reed-Solomon）符号を用いた符号化方式を採用することができる。

一方、読み出し処理では、プロセッサ１１は、不揮発性メモリ２０からの読み出し時に、不揮発性メモリ２０上のアドレスを指定してメモリＩ／Ｆ１８へ読み出しを指示する。プロセッサ１１は、ＥＣＣ回路１５へＥＣＣ復号の開始を指示するとともに、圧縮・伸長回路１６へ伸長の開始を指示する。メモリＩ／Ｆ１８は、プロセッサ１１の指示に従って、不揮発性メモリ２０の指定されたアドレスに対する読み出しを実行し、この読み出しにより得られた読み出しデータをＥＣＣ回路１５に入力する。ＥＣＣ回路１５は入力された読み出しデータをＥＣＣ復号化し、圧縮・伸長回路１６はＥＣＣ復号化されたデータを伸長する。この伸長に成功した場合、伸長されたオリジナルのデータをＲＡＭ１２に格納する。一方、ＥＣＣ復号化及び伸長に失敗した場合、プロセッサ１１は、例えば、ホスト３０へリードエラーを通知する。

［圧縮回路５０の全体構成］
圧縮・伸長回路１６では、例えばＬＺ７７圧縮など、データ列の類似性を利用した辞書式圧縮を用いた圧縮技術が用いられる。詳細は以下に示すが、圧縮・伸長回路１６に備えられた圧縮機能は、圧縮対象のデータ列を、過去に入力されたデータ列を参照（マッチ）する情報に置き換えることで、当該圧縮対象のデータ列を圧縮する。そして、圧縮・伸長回路１６に備えられた伸長機能によって、圧縮されたデータ列は、過去に伸長された伸長済みデータ列及びシンボルに基づいて伸長される。なお、シンボルとは、過去に伸長されたデータ列が格納されているヒストリーバッファにおけるアドレスを示す「位置情報」と、当該アドレスに格納されたデータ列の先頭からのデータ数を示す「長さ情報」と、を含む情報である。以下の説明では、圧縮・伸長回路１６のうち圧縮機能を備える圧縮回路５０について説明する。なお、圧縮・伸長回路１６の伸長機能を備える伸長回路としては一般的な回路を用いることができるため、ここでは説明を省略する。

図２は、一実施形態に係る圧縮回路の構成を説明するためのブロック図である。図２に示すように、圧縮回路５０は、ヒストリーバッファ１００、ハッシュ計算回路１１０、リードポインタテーブル１２０、ヒストリーバッファ書き込み回路１３０、リードポインタ書き込み回路１４０、リードポインタ読み出し回路１５０、ヒストリーバッファ読み出し回路１６０、マッチ選択回路１７０、入力データ遅延回路１８０、アドレス遅延回路１８２、複数ステージ比較回路１８４、サブストリング生成回路１８６、ライトポインタ管理回路１８８、及びリードポインタ計算回路１９０を備える。また、圧縮回路５０は第１入力端子５０−１及び第２入力端子５０−２を備える。第１入力端子５０−１には、圧縮対象の入力データ列（Input Data）が入力される。第２入力端子５０−２には、第１入力端子５０−１に入力された入力データ列のヒストリーバッファ１００への書き込みに対する有効又は無効を示す制御情報（Data Valid）が入力される。

なお、本実施形態の圧縮回路５０は、圧縮対象の入力データ列に基づいて、図３に示すように当該データ列が１バイトずつ順にずれた複数のサブストリング（SubString 0 ~ 3）を生成し、各サブストリングに対して並列で圧縮処理を行う。したがって、図２に示す圧縮回路５０は、１サイクルで４バイト分の処理を行う。

ヒストリーバッファ１００は、過去に圧縮回路５０に入力されたデータが入力された順に並べられた入力済みデータ列を格納する。つまり、ヒストリーバッファ１００には、圧縮対象の入力データ列の先頭のデータよりも前に圧縮回路５０に入力されたデータ列が格納されている。ヒストリーバッファ１００には、例えば数キロバイトから数十キロバイトの入力済みデータが格納される。ヒストリーバッファ１００はリングバッファポリシーに基づくフリップフロップ構成のバッファである。ヒストリーバッファ１００は、バイト単位でアドレスを指定可能な構成を有し、複数のリード要求及びライト要求に対する処理を行うことができる。なお、ヒストリーバッファ１００はＳＲＡＭを含んでもよい。

ヒストリーバッファ書き込み回路１３０は、入力端子が第１入力端子５０−１に接続され、出力端子がヒストリーバッファ１００の入力端子に接続された構成を有している。ヒストリーバッファ書き込み回路１３０は、圧縮回路５０に入力された入力データ列をヒストリーバッファ１００に書き込む。

ライトポインタ管理回路１８８は、入力端子が第２入力端子５０−２に接続され、出力端子がヒストリーバッファ書き込み回路１３０及びリードポインタ計算回路１９０に接続された構成を有している。ライトポインタ管理回路１８８は、ヒストリーバッファ書き込み回路１３０が入力データ列をヒストリーバッファ１００に書き込むアドレス（ライトポインタ：Write Ptr）を管理する。つまり、ライトポインタ管理回路１８８は、ヒストリーバッファ書き込み回路１３０によって入力データ列がヒストリーバッファ１００に書き込まれると、ライトポインタを更新し、次に入力された入力データ列が書き込まれるアドレスを管理する。ライトポインタ管理回路１８８は、第２入力端子５０−２に入力された制御情報が有効の場合、ヒストリーバッファ書き込み回路１３０にライトポインタを指示し、当該制御情報が無効の場合、ヒストリーバッファ書き込み回路１３０への書き込みを禁止する。

ライトポインタ管理回路１８８によって管理されるライトポインタに基づく圧縮対象の入力データ列が入力される度に、ライトポインタ管理回路１８８はライトポインタを４ずつインクリメントする。なお、インクリメントする数はサブストリングの数に合わせて調整することができる。つまり、サブストリングの数がｋ個であれば、ライトポインタ管理回路１８８は入力データ列が入力される度にライトポインタをｋずつインクリメントする。ライトポインタ管理回路１８８は、ライトポインタがヒストリーバッファ１００の末尾に達したら、ライトポインタを先頭にラップアラウンドする。

サブストリング生成回路１８６は、入力端子が第１入力端子５０−１に接続され、出力端子が複数のハッシュ計算回路１１０の入力端子に接続された構成を有している。サブストリング生成回路１８６は、圧縮回路５０に入力された入力データ列に基づいて複数のサブストリングを生成し、ハッシュ計算回路１１０に当該サブストリングを出力する。本実施形態では、図３に示すように、サブストリング生成回路１８６は４のサブストリングを生成しているが、生成されるサブストリングは３つ以下であってもよく、５つ以上であってもよい。

ハッシュ計算回路１１０は、出力端子がリードポインタ書き込み回路１４０の入力端子及びアドレス遅延回路１８２の入力端子に接続された構成を有している。本実施形態では、ハッシュ計算回路１１０は、複数のサブストリングの各々に対して設けられている。図２の例では、入力データ列に基づいて４つのサブストリングが生成されるため、４つのハッシュ計算回路１１０が設けられている。ハッシュ計算回路１１０は、圧縮対象である入力データ列からハッシュ値を計算する。具体的には、ハッシュ計算回路１１０は、ハッシュ計算回路１１０に入力された各サブストリング（入力データ列）の先頭のデータから最小マッチ長分のデータに対してハッシュ値を求める。

ここで、最小マッチ長は、圧縮処理を実行するか否かを判断するための指標となるバイト数である。圧縮回路５０は、入力データ列とヒストリーバッファ１００に格納された入力済みデータ列とを比較し、入力データ列の先頭のデータからＮバイト以上一致するデータ列がヒストリーバッファ１００に格納されている場合に本実施形態に係る圧縮処理を実行する。上記のＮバイトが最小マッチ長である。つまり、２つのデータ列のハッシュ値が同じ値である場合、当該２つのデータ列は少なくとも先頭から最小マッチ長分のデータが同じ値を示す。換言すると、圧縮回路５０は、２つのデータ列のハッシュ値に基づいて圧縮処理の要否を判断する。

リードポインタ書き込み回路１４０は、出力端子がリードポインタテーブル１２０に接続された構成を有している。リードポインタ書き込み回路１４０は、リードポインタテーブル１２０においてハッシュ値によって指定されたアドレスに対して、ヒストリーバッファ１００において当該ハッシュ値の元の入力データ列が格納されたアドレスに関する情報を書き込む。

リードポインタテーブル１２０は、ヒストリーバッファ１００に格納された入力済みデータ列のヒストリーバッファ１００におけるアドレスと、当該入力済みデータ列に対してハッシュ計算回路１１０によって求められたハッシュ値とが関連付けて格納されたデータテーブルである。リードポインタテーブル１２０に対して、あるハッシュ値をキーとして検索を行うと、当該ハッシュ値に関連付けられた、ヒストリーバッファ１００におけるアドレスが検索結果として出力される。このように、検索結果として得られたアドレスは「リードポインタ」と呼ばれる。上記の動作を換言すると、リードポインタテーブル１２０は、ハッシュ値によって指定されたアドレスに、ヒストリーバッファ１００におけるアドレスを示すリードポインタを格納している。なお、リードポインタテーブル１２０はフリップフロップ構成のデータテーブルであり、複数のリード要求及びライト要求に対する処理を行うことができる。なお、リードポインタテーブル１２０はＳＲＡＭを含んでもよい。

リードポインタ書き込み回路１４０が、リードポインタテーブル１２０におけるハッシュ値に基づくアドレスに対してリードポインタの書き込みを行うと、リードポインタテーブル１２０に格納されていた古いリードポインタは新たなリードポインタに更新される。なお、更新されたリードポインタは、リードポインタ計算回路１９０によってライトポインタと関連付けられる。リードポインタ計算回路１９０の出力端子は、リードポインタテーブル１２０に接続されている。

なお、リードポインタ計算回路１９０は、サブストリング生成回路１８６によって生成される各サブストリングの、ヒストリーバッファ１００におけるアドレスを示すリードポインタを算出する。つまり、当該リードポインタはライトポインタに基づいて算出される。具体的には、図２における４つのサブストリングのうち、第１入力端子５０−１に入力された入力データ列と一致するサブストリングのリードポインタはライトポインタと同じ値である。このサブストリングから１バイトずれたサブストリングのリードポインタは、上記ライトポインタ＋１の値であり、Ｎバイトずれたサブストリングのリードポインタは、上記ライトポインタ＋Ｎの値である。

アドレス遅延回路１８２は、出力端子がリードポインタ読み出し回路１５０に接続された構成を有している。アドレス遅延回路１８２は、ハッシュ計算回路１１０からハッシュ値を受信し、遅延させてから、当該ハッシュ値をリードポインタ読み出し回路１５０に送信する。本実施形態では、アドレス遅延回路１８２は、４つのハッシュ計算回路１１０の各々からハッシュ値を受信し、それぞれのハッシュ値を遅延させる。アドレス遅延回路１８２による遅延期間は回路設計に応じて適宜調整することができるが、例えば１〜２サイクル遅延させることができる。

リードポインタ読み出し回路１５０は、出力端子がリードポインタテーブル１２０に接続された構成を有している。リードポインタ読み出し回路１５０は、アドレス遅延回路１８２を介して受信したハッシュ値によって定まる、リードポインタテーブル１２０におけるアドレスをリードポインタテーブル１２０に入力する。当該アドレスの入力によってリードポインタテーブル１２０からリードポインタが読み出される。本実施形態では、リードポインタ読み出し回路１５０は、アドレス遅延回路１８２から受信した４つのハッシュ値の各々によって定まる、リードポインタテーブル１２０におけるアドレスをそれぞれリードポインタテーブル１２０に入力する。当該アドレスの入力によって、それぞれのハッシュ値に対応するリードポインタが読み出される。なお、上記のリードポインタ読み出し回路１５０の機能を換言すると、リードポインタ読み出し回路１５０は上記ハッシュ値を使用してリードポインタテーブル１２０からのリードポインタの読み出しを実行する。ここで、リードポインタ読み出し回路１５０は、アドレス遅延回路１８２によって遅延されたハッシュ値を用いてリードポインタテーブル１２０に当該アドレスを入力するため、あるハッシュ値に対応するリードポインタが読み出されるときには、当該ハッシュ値と同一のハッシュ値によって指定されたアドレスへの書き込みは完了している。

ヒストリーバッファ読み出し回路１６０は、入力端子がヒストリーバッファ１００及びリードポインタテーブル１２０に接続され、出力端子が複数ステージ比較回路１８４に接続された構成を有している。ヒストリーバッファ読み出し回路１６０は、リードポインタ読み出し回路１５０のアドレス入力によって読み出されたリードポインタを使用して、ヒストリーバッファ１００から入力済みデータ列を読み出す。ヒストリーバッファ読み出し回路１６０によって読み出された入力済みデータ列は、圧縮対象である入力データ列を、過去に入力されたデータ列を参照する情報に置き換えることが可能かどうか、つまり入力データ列が過去に入力されたデータ列に一致するか否かを判断するために用いられるデータ列である。当該入力済みデータ列を一致候補データ列という場合がある。本実施形態では、４つのリードポインタを使用して、４つの一致候補データ列を読み出す。

上記のように、ハッシュ計算回路１１０から出力されたハッシュ値が、アドレス遅延回路１８２を介してリードポインタ読み出し回路１５０に送信されることで、リードポインタ読み出し回路１５０によるリードポインタの読み出し、及びヒストリーバッファ読み出し回路１６０による入力済みデータ列の読み出しを、リードポインタ書き込み回路１４０によるリードポインタの書き込み及びヒストリーバッファ書き込み回路１３０による入力データ列の書き込みの完了後に実行することができる。

入力データ遅延回路１８０は、入力端子が第１入力端子５０−１に接続され、出力端子が複数ステージ比較回路１８４に接続された構成を有している。入力データ遅延回路１８０は、圧縮回路５０に入力された入力データ列を遅延させて複数ステージ比較回路１８４に送信する。入力データ遅延回路１８０の遅延期間は、アドレス遅延回路１８２の遅延期間と同じ又はアドレス遅延回路１８２の遅延期間に基づいて決定される。つまり、入力データ遅延回路１８０の遅延期間は、アドレス遅延回路１８２による遅延の後にヒストリーバッファ読み出し回路１６０が一致候補データ列を読み出すタイミングに合わせて決定される。

複数ステージ比較回路１８４は、出力端子がマッチ選択回路１７０に接続された構成を有している。複数ステージ比較回路１８４は、ヒストリーバッファ読み出し回路１６０がヒストリーバッファ１００から読み出した一致候補データ列と、入力データ遅延回路１８０によって遅延された入力データ列とを比較してマッチ長を求める。本実施形態では、複数ステージ比較回路１８４は、４つの一致候補データ列と入力データ列とをそれぞれ比較して、それぞれに対してマッチ長を求める。

マッチ選択回路１７０は、出力端子が圧縮回路５０の出力端子５０−３に接続された構成を有している。マッチ選択回路１７０は、複数ステージ比較回路１８４によって求められた個別のマッチ結果を組み合わせて、最終的なマッチ結果を生成する。本実施形態では、マッチ結果として、入力データ列が、入力データ列と一致する一致候補データ列を参照する参照情報に置き換えられたものが出力される。参照情報は、例えば、入力データ列と一致した一致候補データ列の先頭データの、ヒストリーバッファ１００におけるアドレス（例えば、入力データ列の先頭データからの距離）及び当該先頭データからのマッチ長である。最後に、マッチ選択回路１７０は、複数ステージ比較回路１８４によって求められた４つのマッチ結果を組み合わせる。

マッチ選択回路１７０は、１サイクル前の処理によって得られたマッチ結果に含まれるデータのうち、末尾のデータの次のデータ位置から処理を開始する。ここで、「末尾のデータ」は、図３においてヒストリーバッファ１００に格納された最も新しいデータ「ｂ」に相当し、「次のデータ」は、データ「ｂ」の次の入力データ列の先頭のデータ「ｃ」に相当する。マッチ選択回路１７０は、データ「ｃ」を先頭とするデータ列を有する各サブストリングに対してマッチ結果を確認する。

入力データ列と入力済みデータ列との比較において、最小マッチ長のデータ一致（マッチ）が確認されなかった場合、マッチ選択回路１７０は、原則１つ大きいサブストリングの処理を次の先頭のデータとして処理を行う。ただし、マッチが確認されなかったサブストリングが確認された場合であっても、そのサブストリングよりも前のサブストリングでマッチが確認されている場合は、当該前のサブストリングで確認されたマッチ長に基づいた分だけ大きいサブストリングの処理を次の先頭のデータとして処理を行う。例えば、図３において、サブストリング１でマッチ長：３のマッチが確認され、サブストリング２でマッチが確認されなかった場合、データ「ｆ」まではマッチが確認されているため、先頭のデータが「ｇ」であるサブストリングに対して処理を行う。つまり、マッチが確認されたサブストリング１から、サブストリング１で確認されたマッチ長の分（３つ）だけ大きいサブストリングまで進めて次の処理を行う。

上記の複数ステージ比較回路１８４及びマッチ選択回路１７０を合わせてマッチ回路という場合、当該マッチ回路は、入力データ列と一致候補データ列とを比較して、少なくとも一部が一致している場合に、入力データ列を、一致候補データ列を参照する参照情報に置き換える、ということができる。上記のマッチ回路の動作をデータ一致判定処理という場合がある。

［圧縮回路５０の圧縮動作の動作フロー］
図４は、一実施形態に係る圧縮回路の圧縮動作を説明するためのフローチャートである。図２を参照しながら、図４の動作フローを説明する。図４に示すように、圧縮回路５０の動作が開始すると、圧縮対象列として入力データ列が第１入力端子５０−１に入力される（ステップＳ２０１）。入力データ列は、ヒストリーバッファ書き込み回路１３０によって、ヒストリーバッファ１００においてライトポインタによって指定されたアドレスに書き込まれる（ステップＳ２０２）。ヒストリーバッファ１００への入力データ列の書き込まれると、ライトポインタ管理回路１８８によってライトポインタが更新される（ステップＳ２０３）。

上記のＳ２０２及びＳ２０３のステップと並行して、以下のステップＳ２０４〜Ｓ２０６が行われる。第１入力端子５０−１に入力された入力データ列は、サブストリング生成回路１８６によってサブストリングが生成される（ステップＳ２０４）。本実施形態では、４つのサブストリングが生成される。生成されたサブストリングはハッシュ計算回路１１０入力され、各サブストリングに応じたハッシュ値が計算される（ステップＳ２０５）。計算されたハッシュ値に対応するリードポインタテーブル１２０におけるアドレスに対して、リードポインタ書き込み回路１４０によって、当該ハッシュ値に対応するリードポインタが書き込まれる（ステップＳ２０６）。

ステップＳ２０６の後、ハッシュ値はアドレス遅延回路１８２によって遅延され、リードポインタ読み出し回路１５０に送信される（ステップＳ２０７）。リードポインタ読み出し回路１５０によるリードポインタの読み出しは、アドレス遅延回路１８２によって、ステップＳ２０３のライトポインタの更新が完了するまで遅延されてから行われる。アドレス遅延回路１８２の遅延期間は、固定された期間であってもよく、ライトポインタ管理回路１８８からアドレス遅延回路１８２に送信され、ライトポインタの更新が完了したことを示す信号に基づいて決定されてもよい。

上記のように、リードポインタ読み出し回路１５０は、ハッシュ値を受信すると、当該ハッシュ値によって定まる、リードポインタテーブル１２０におけるアドレスをリードポインタテーブル１２０に入力する。当該アドレスの入力によってリードポインタテーブル１２０からリードポインタが読み出される（ステップＳ２０８）。この時点で、ヒストリーバッファ１００には、リードポインタを読み出すために使用されたハッシュ値に対応する入力データ列が格納され、当該入力データ列が格納されたヒストリーバッファ１００におけるアドレスに関連する情報もリードポインタテーブル１２０に格納されている。したがって、リードポインタに基づいてヒストリーバッファ１００から入力済みデータ列（一致候補データ列）を読み出しする際に（ステップＳ２０９）、同一サイクルの入力データ列の一部を利用することができる。そして、ヒストリーバッファ１００から読み出された一致候補データ列と入力データ列とを比較して、データ一致判定処理を行う（ステップＳ２１０）。

［圧縮回路５０の圧縮動作の具体例］
図５を用いて、圧縮回路５０の圧縮動作を具体的なデータ列を用いて説明する。図５は、一実施形態に係る圧縮回路の圧縮動作を説明するための概念図である。図５の例では、ヒストリーバッファ１００に入力済みデータ列「・・・ａｂ」というデータ列が格納されており、そこに入力データ列として「ａｂａｂａｂ」が入力された場合が示されている。

入力データ列に基づいて、サブストリング０〜３が生成される。図５に示すように、サブストリング０は「ａｂａｂａｂ」というデータ列であり、サブストリング１は「ｂａｂａｂｃ」というデータ列であり、サブストリング２は「ａｂａｂｃｄ」というデータ列であり、サブストリング３は「ｂａｂｃｄｅ」というデータ列である。なお、この例における最小マッチ長は３である。

サブストリング０について、先頭から３バイト分の「ａｂａ」はヒストリーバッファ１００の入力済みデータ列には存在しない。したがって、マッチが確認されないというマッチ結果が得られる。サブストリング１について、先頭から３バイト分の「ｂａｂ」もヒストリーバッファ１００の入力済みデータ列には存在しない。したがって、マッチが確認されないというマッチ結果が得られる。

サブストリング２について、先頭から４バイト分の「ａｂａｂ」はヒストリーバッファ１００の入力済みデータ列に存在する。つまり、マッチが確認されるというマッチ結果が得られる。マッチが確認された入力済みデータ列の先頭（ヒストリーバッファ１００に格納された「・・・ａｂ」の「ａ」）は、入力データ列の先頭（サブストリング２の先頭の［ａ］）からの距離が４バイトであり、マッチ長が４バイトである。この場合、参照情報は（距離：マッチ長）＝（４：４）と表現することができる。サブストリング３について、先頭の３バイト分の「ｂａｂ」はヒストリーバッファ１００の入力済みデータ列に存在する。つまり、マッチが確認されるというマッチ結果が得られる。マッチが確認された入力済みデータ列の先頭は、入力データ列の先頭からの距離が４バイトであり、マッチ長が３バイトである。この場合、参照情報は（距離：マッチ長）＝（４：３）と表現することができる。

上記のサブストリング０〜３のマッチ結果は、マッチ選択回路１７０によって組み合わされて、最終的なマッチ結果が生成される。最終的なマッチ結果によって、入力データ列の「ａｂａｂａｂ」は、ヒストリーバッファ１００に格納されていた末尾２バイトのデータ「ａｂ」と入力データ列の先頭の４バイトのデータ「ａｂａｂ」とを合わせたデータ列を参照する参照情報を用いて圧縮することができる。この場合、参照情報は（距離：マッチ長）＝（２：６）と表現することができる。

一方、比較例におけるメモリシステムにおける圧縮回路の圧縮動作について図６を用いて説明する。図６は、比較例のメモリシステムおける圧縮回路の圧縮動作を説明するための概念図である。図６の動作は図５の動作と類似しているが、比較例のメモリシステムでは、例えば図４に示すステップＳ２０３のライトポインタの更新、ステップＳ２０８のハッシュ値を使用したリードポインタの読み出し、及びステップＳ２０６のハッシュ値に対応するリードポインタの書き込みが同じタイミングで行われるため、同じサイクルで入力された入力データ列の一部を参照することができない。つまり、サブストリング０に対する処理を行う場合だけでなく、サブストリング１〜３に対する処理を行う場合も、ヒストリーバッファには「・・・ａｂ」しか格納されていない状態である。したがって、比較例のメモリシステムにおいては、サブストリング０〜３に対して、マッチが確認されない（Miss Match）というマッチ結果が得られる。

以上のように、第１実施形態に係るメモリシステム１によると、圧縮対象の入力データ列の一部を参照することができるため、圧縮性能を向上させることができる。

＜第２実施形態＞
第２実施形態では、第１実施形態における圧縮回路５０と類似した構成の圧縮回路５０Ａについて説明する。図７は、一実施形態に係る圧縮回路の構成を説明するためのブロック図である。図７に示す圧縮回路５０Ａは、図２に示す圧縮回路５０に類似しているが、リードポインタテーブル１２０Ａの構成がリードポインタテーブル１２０と相違する。以下の説明において、図２の構成と同様の特徴については説明を省略し、主に図２の構成と相違する点について説明する。

図７に示すように、リードポインタテーブル１２０Ａは、アドレスデコーダ３００Ａ、複数のフリップフロップ回路３１０Ａ、入力用マルチプレクサ３２０Ａ、及び出力用マルチプレクサ３３０Ａを有する。１つの入力用マルチプレクサ３２０Ａに対して直列に接続された複数のフリップフロップ回路３１０Ａは、同一のアドレス（又は、同一のハッシュ値）に対して設けられたフリップフロップ回路であり、各々のフリップフロップ回路３１０Ａはリードポインタを格納する。同一のアドレスに対して設けられた複数のフリップフロップ回路３１０Ａは、先入先出法（First-In First-Out：ＦＩＦＯ）を用いている。なお、複数のフリップフロップ回路３１０Ａ及び入力用マルチプレクサ３２０Ａの組み合わせの数は、少なくともアドレスの数以上である。同一のアドレスに対して、複数のフリップフロップ回路３１０Ａが設けられているが、各々の回路を区別して説明する場合はフリップフロップ回路３１０Ａ−１、・・・、ｎといい、各々の回路を特に区別する必要がない場合はフリップフロップ回路３１０Ａという。

アドレスデコーダ３００Ａは、入力端子がリードポインタ書き込み回路１４０Ａの出力端子に接続され、出力端子が複数のフリップフロップ回路３１０Ａの各々及び各アドレスに対して設けられた入力用マルチプレクサ３２０Ａの制御端子に接続された構成を有している。フリップフロップ回路３１０Ａは、上記のようにＦＩＦＯを構成している。入力用マルチプレクサ３２０Ａは、入力端子がリードポインタ計算回路１９０Ａに接続され、出力端子が先頭のフリップフロップ回路３１０Ａに接続され、制御端子がアドレスデコーダ３００Ａに接続された構成を有している。出力用マルチプレクサ３３０Ａは、入力端子が複数のフリップフロップ回路３１０Ａの各々に接続され、出力端子がヒストリーバッファ読み出し回路１６０Ａに接続され、制御端子がリードポインタ読み出し回路１５０Ａに接続された構成を有している。

アドレスデコーダ３００Ａは、リードポインタ書き込み回路１４０Ａによって指定されたアドレスに対応する入力用マルチプレクサ３２０Ａを有効にして、当該アドレスに設けられたフリップフロップ回路３１０Ａにリードポインタを書き込む。つまり、リードポインタテーブル１２０Ａは、アドレス毎に複数のリードポインタを有している。リードポインタが先頭の第１フリップフロップ回路３１０Ａ−１に書き込まれる前に、第１フリップフロップ回路３１０Ａ−１に格納されていたリードポインタは、第１フリップフロップ回路３１０Ａ−１に隣接する２番目の第２フリップフロップ回路３１０Ａ−２に移動する。そして、ｎ番目の第ｎフリップフロップ回路３１０Ａ−ｎにリードポインタが格納されている場合は、当該リードポインタは消去される。

つまり、リードポインタ書き込み回路１４０Ａは、複数のリードポインタをリードポインタテーブル１２０Ａの指定のアドレスに書き込む場合であって、既に書き込まれたリードポインタが当該アドレスに存在し、既に書き込まれたリードポインタの少なくとも一部を上書きしなければいけない場合、既に書き込まれたリードポインタのうち、書き込まれたタイミングが古いリードポインタから順に上書きする。

出力用マルチプレクサ３３０Ａは、リードポインタ読み出し回路１５０Ａから受信したハッシュ値に対応するアドレスを選択し、選択されたアドレスに対応する第１フリップフロップ回路３１０Ａ−１〜第ｎフリップフロップ回路３１０Ａ−ｎまでの複数のリードポインタが読み出される。

ヒストリーバッファ読み出し回路１６０Ａは、リードポインタ読み出し回路１５０Ａによって読み出された複数のリードポインタに基づいて、１つのサブストリングに対して複数の一致候補データ列を読み出す。当該複数の一致候補データ列は、複数ステージ比較回路１８４Ａに入力され、入力データ列と比較される。

図８は、一実施形態に係る複数ステージ比較回路の構成を説明するためのブロック図である。図８に示すように、サブストリング０〜３の各々に対して複数の比較器３４０Ａ〜３４３Ａ（Comparator）が設けられている。なお、例えば、サブストリング０に対して、複数の比較器が並列に接続されているが、各々の比較器を区別して説明する場合は比較器３４０Ａ−１、・・・、ｎといい、各々の比較器を特に区別する必要がない場合は比較器３４０Ａという。各サブストリングに対して設けられた比較器３４０Ａの数は、各アドレスに対して設けられたフリップフロップ回路３１０Ａの数と等しい。

本実施形態では、比較器３４０Ａ−１はフリップフロップ回路３１０Ａ−１に対して設けられ、比較器３４０Ａ−ｎはフリップフロップ回路３１０Ａ−ｎに対して設けられている。また、本実施形態では、ｎが８である構成が例示されている。つまり、１つのサブストリングに対して、８個のリードポインタに基づいて８個の一致候補データ列がヒストリーバッファ１００から読み出され、それぞれの一致候補データ列が比較器３４０Ａに入力されている。つまり、比較器３４０Ａ−１は、フリップフロップ回路３１０Ａ−１に格納されたリードポインタに基づいて読み出された一致候補データ列と入力データ列とを比較する。ただし、当該比較器の数は必ずしも当該フリップフロップ回路３１０Ａの数と一致していなくてもよい。

複数ステージ比較回路１８４Ａにおいて、同一のサブストリングに対して設けられた比較器のうち、最もマッチ長が長い結果がマッチ選択回路１７０Ａに送信される。例えば、サブストリング０に対して設けられた比較器３４０Ａ−１〜３４０Ａ−ｎの各々によって生成されたマッチ長のうち、最も長いマッチ長の結果がマッチ選択回路１７０Ａに送信され、マッチ選択回路１７０Ａによって最終的なマッチ結果が生成される。マッチ選択回路１７０Ａの動作は、図２に示すマッチ選択回路１７０の動作と同様である。つまり、複数ステージ比較回路１８４Ａ及びマッチ選択回路１７０Ａ（マッチ回路）によって、１つのサブストリングに対して読み出された複数の一致候補データ列に対する処理が行われる。

以上のように、第２実施形態に係るメモリシステムによると、入力データ列と複数の一致候補データ列とを比較することができるため、入力データ列を、よりマッチ長が長い一致候補データ列を用いて圧縮することができる。その結果、より圧縮性能を向上させることができる。

＜第３実施形態＞
第３実施形態では、第２実施形態における圧縮回路５０Ａと類似した構成の圧縮回路５０Ｂについて説明する。図９は、一実施形態に係るポインタテーブルの構成を説明するためのブロック図である。図９においては、圧縮回路５０Ｂの一部の構成を図示している。図９に示す圧縮回路５０Ｂは、図７に示す圧縮回路５０Ａに類似しているが、リードポインタテーブル１２０Ｂの構成がリードポインタテーブル１２０Ａと相違する。また、圧縮回路５０Ｂには、ＬＲＵ選択回路４５０ＢおよびＬＲＵ選択回路４５０Ｂが設けられている。以下の説明において、図７の構成と同様の特徴については説明を省略し、主に図７の構成と相違する点について説明する。

第３実施形態に係る圧縮回路５０Ｂにおいて、リードポインタ書き込み回路１４０Ｂが、リードポインタテーブル１２０Ｂの指定のアドレスに複数のリードポインタを書き込む場合であって、当該アドレスに既に書き込まれたリードポインタが存在し、既に書き込まれたリードポインタの少なくとも一部を上書きしなければいけない場合、圧縮回路５０Ｂは、マッチ回路（複数ステージ比較回路１８４及びマッチ選択回路１７０）によって参照された履歴に基づいて、既に書き込まれたリードポインタのうち上書きするリードポインタを決定する。なお、本実施形態では、上記の履歴としてＬＲＵ（Least Recently Used）が用いられた例について説明するが、ＬＲＵに限定されない。

図９に示すように、リードポインタテーブル１２０Ｂは、アドレスデコーダ４００Ｂ、ＬＲＵアドレスデコーダ４０５Ｂ、複数のフリップフロップ回路４１０Ｂ、入力用マルチプレクサ４２０Ｂ、ＬＲＵマルチプレクサ４３０Ｂ、複数のＦＦマルチプレクサ４２５Ｂ、及び出力用マルチプレクサ４４０Ｂを有する。入力用マルチプレクサ４２０Ｂ及びＬＲＵマルチプレクサ４３０Ｂに対して、交互に直列に接続されたＦＦマルチプレクサ４２５Ｂ及びフリップフロップ回路４１０Ｂは、同一のアドレスに対して設けられている。各々のフリップフロップ回路４１０Ｂはリードポインタを格納する。

アドレスデコーダ４００Ｂは、入力端子がリードポインタ書き込み回路１４０Ｂの出力端子に接続され、出力端子が複数のフリップフロップ回路４１０Ｂの各々及び入力用マルチプレクサ４２０Ｂの制御端子に接続された構成を有している。アドレスデコーダ４０５Ｂは、入力端子がＬＲＵ選択回路４５０Ｂの出力端子に接続され、出力端子が複数のＦＦマルチプレクサ４２５Ｂの各々の制御端子及びＬＲＵマルチプレクサ４３０Ｂの制御端子に接続された構成を有している。ＬＲＵマルチプレクサ４３０Ｂの入力端子は、ＬＲＵ入力回路４６０Ｂの出力端子に接続されている。

ＬＲＵ選択回路４５０Ｂは、フリップフロップ回路４１０Ｂに格納されていたリードポインタを再度フリップフロップ回路４１０Ｂに書き戻す際に対象のアドレスを選択する。具体的には、ＬＲＵ選択回路４５０Ｂは、複数ステージ比較回路１８４Ｂ（図示せず）において最も長いマッチ長が得られたリードポインタについて、そのリードポインタが格納されていたリードポインタテーブル１２０Ｂにおけるアドレスを選択する。より具体的には、複数ステージ比較回路１８４Ｂにおいて、同一のサブストリングに対して設けられた複数の比較器（図８の比較器３４０Ａ〜３４３Ａに相当する比較器）のうち、最もマッチ長が長い結果が得られた比較器に対応するフリップフロップ回路４１０Ｂに格納されていたリードポインタを選択する。ＬＲＵ選択回路４５０Ｂは、ＬＲＵ入力回路４６０Ｂに対して、上記のように最も長いマッチ長が得られたリードポインタを出力する。ここで、書き戻すリードポインタは、例えば１サイクル以上前にマッチ回路によって参照されたリードポインタであってもよい。

ＬＲＵマルチプレクサ４３０Ｂの出力端子は、ＦＦマルチプレクサ４２５Ｂ−１の入力端子に接続されている。入力用マルチプレクサ４２０Ｂの出力端子は、ＦＦマルチプレクサ４２５Ｂ−１、４２５Ｂ−２の各々の入力端子に接続されている。ＦＦマルチプレクサ４２５Ｂ−１の出力端子は、フリップフロップ回路４１０Ｂ−１の入力端子に接続されている。フリップフロップ回路４１０Ｂ−１の出力端子は、ＦＦマルチプレクサ４２５Ｂ−２、４２５Ｂ−３の各々の入力端子及び出力用マルチプレクサ４４０Ｂの入力端子に接続されている。

ＦＦマルチプレクサ４２５Ｂ−２の出力端子は、フリップフロップ回路４１０Ｂ−２の入力端子に接続されている。フリップフロップ回路４１０Ｂ−２の出力端子は、ＦＦマルチプレクサ４２５Ｂ−３、４２５Ｂ−４の各々の入力端子及び出力用マルチプレクサ４４０Ｂの入力端子に接続されている。ＦＦマルチプレクサ４２５Ｂ−３の出力端子は、フリップフロップ回路４１０Ｂ−３の入力端子に接続されている。上記のように、各段のフリップフロップ回路４１０Ｂは、１段後及び２段後の２つのＦＦマルチプレクサ４２５Ｂに接続されている。つまり、ＦＦマルチプレクサ４２５Ｂの制御によって、フリップフロップ回路４１０Ｂに格納されていたリードポインタの移動先が、１段後又は２段後のフリップフロップ回路４１０Ｂに決定される。

リードポインタの書き戻しを行う場合、書き戻すリードポインタがフリップフロップ回路４１０Ｂ−１に書き込まれ、入力データ列に基づくリードポインタがフリップフロップ回路４１０Ｂ−２に書き込まれる。この場合、フリップフロップ回路４１０Ｂ−１に格納されていたリードポインタは、ＦＦマルチプレクサ４２５Ｂ−３を介してフリップフロップ回路４１０Ｂ−３に移動する。また、フリップフロップ回路４１０Ｂ−２に格納されていたリードポインタは、ＦＦマルチプレクサ４２５Ｂ−４の出力端子に接続されたフリップフロップ回路（図示しない）に移動する。

一方、リードポインタの書き戻しを行わない場合は、図７と同様にＦＩＦＯとして動作する。つまり、入力データ列に基づくリードポインタがフリップフロップ回路４１０Ｂ−１に書き込まれ、フリップフロップ回路４１０Ｂ−１に格納されていたリードポインタは、ＦＦマルチプレクサ４２５Ｂ−２を介してフリップフロップ回路４１０Ｂ−２に移動する。フリップフロップ回路４１０Ｂ−２に格納されていたリードポインタは、ＦＦマルチプレクサ４２５Ｂ−３を介してフリップフロップ回路４１０Ｂ−３に移動する。

以上のように、第３実施形態に係るメモリシステムによるとフリップフロップ回路４１０Ｂには有用性の高いリードポインタを残すことができるため、圧縮性能を向上させることができる。

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１：メモリシステム、 １０：メモリコントローラ、 １１：プロセッサ、 １２：ＲＡＭ、 １３：ＲＯＭ、 １４：ランダマイザ、 １５：ＥＣＣ回路、 １６：圧縮・伸長回路、 １７：ホストＩ／Ｆ、 １８：メモリＩ／Ｆ、 １９：内部バス、 ２０：不揮発性メモリ、 ３０：ホスト、 ５０：圧縮回路、 ５０−１：第１入力端子、 ５０−２：第２入力端子、 ５０−３：出力端子、 １００：ヒストリーバッファ、 １１０：ハッシュ計算回路、 １２０：リードポインタテーブル、 １３０：ヒストリーバッファ書き込み回路、 １４０：リードポインタ書き込み回路、 １５０：リードポインタ読み出し回路、 １６０：ヒストリーバッファ読み出し回路、 １７０：マッチ選択回路、 １８０：入力データ遅延回路、 １８２：アドレス遅延回路、 １８４：複数ステージ比較回路、 １８６：サブストリング生成回路、 １８８：ライトポインタ管理回路、 １９０：リードポインタ計算回路、 ３００Ａ：アドレスデコーダ、 ３１０Ａ：フリップフロップ回路、 ３２０Ａ：入力用マルチプレクサ、 ３３０Ａ：出力用マルチプレクサ、 ３４０Ａ〜３４３Ａ：比較器、 ４００Ｂ：アドレスデコーダ、 ４０５Ｂ：ＬＲＵアドレスデコーダ、 ４１０Ｂ：フリップフロップ回路、 ４２０Ｂ：入力用マルチプレクサ、 ４２５Ｂ：ＦＦマルチプレクサ、 ４３０Ｂ：ＬＲＵマルチプレクサ、 ４４０Ｂ：出力用マルチプレクサ、 ４５０Ｂ：ＬＲＵ選択回路、 ４６０Ｂ：ＬＲＵ入力回路

Claims (9)

1. 記憶装置と、前記記憶装置を制御し且つ入力データ列を圧縮するメモリコントローラと、を備えるメモリシステムであって、
   前記メモリコントローラは、
   入力済みデータ列を格納するヒストリーバッファと、
   前記入力データ列からハッシュ値を計算するハッシュ計算回路と、
   前記ハッシュ値によって指定されたアドレスに、前記ヒストリーバッファにおけるアドレスを示すリードポインタを格納するリードポインタテーブルと、
   前記入力データ列を前記ヒストリーバッファへ書き込むヒストリーバッファ書き込み回路と、
   前記ハッシュ値によって指定された前記リードポインタテーブルにおけるアドレスに対して、前記入力データ列の前記リードポインタを書き込むリードポインタ書き込み回路と、
   前記ハッシュ値を使用して前記リードポインタテーブルからの前記リードポインタの読み出しを実行するリードポインタ読み出し回路と、
   前記リードポインタ読み出し回路によって読み出された前記リードポインタを使用して、前記ヒストリーバッファから前記入力済みデータ列を一致候補データ列として読み出すヒストリーバッファ読み出し回路と、
   前記入力データ列と前記一致候補データ列とを比較して、少なくとも一部が一致している場合に、前記入力データ列を、前記一致候補データ列を参照する参照情報に置き換えるマッチ回路と、
   を有し、
   前記リードポインタ読み出し回路による前記リードポインタの読み出し及び前記ヒストリーバッファ読み出し回路による前記入力済みデータ列の読み出しを、前記リードポインタ書き込み回路による前記リードポインタの書き込み及び前記ヒストリーバッファ書き込み回路による前記入力データ列の書き込みの完了後に実行するメモリシステム。
2. 前記ヒストリーバッファはフリップフロップ回路を含む、請求項１に記載のメモリシステム。
3. 前記リードポインタテーブルはフリップフロップ回路を含む、請求項１に記載のメモリシステム。
4. 前記ヒストリーバッファはＳＲＡＭを含む、請求項１に記載のメモリシステム。
5. 前記リードポインタテーブルはＳＲＡＭを含む、請求項１に記載のメモリシステム。
6. 前記リードポインタテーブルは、アドレス毎に複数の前記リードポインタを有し、
   前記リードポインタ読み出し回路は、前記複数の前記リードポインタの読み出しを実行し、
   前記ヒストリーバッファ読み出し回路は、前記複数の前記リードポインタに基づいて、複数の前記一致候補データ列を読み出し、
   前記マッチ回路は、前記複数の前記一致候補データ列を処理する、請求項１に記載のメモリシステム。
7. 前記リードポインタ書き込み回路は、前記複数の前記リードポインタを前記リードポインタテーブルの指定アドレスに書き込む場合であって、既に書き込まれた前記リードポインタが前記指定アドレスに存在し、既に書き込まれた前記リードポインタの少なくとも一部を上書きしなければいけない場合、既に書き込まれた前記リードポインタのうち、書き込まれたタイミングが古い前記リードポインタから順に上書きする、請求項６に記載のメモリシステム。
8. 前記リードポインタ書き込み回路は、前記複数の前記リードポインタを前記リードポインタテーブルの指定アドレスに書き込む場合であって、既に書き込まれた前記リードポインタが前記指定アドレスに存在し、既に書き込まれた前記リードポインタの少なくとも一部を上書きしなければいけない場合、前記マッチ回路によって参照された履歴に基づいて、既に書き込まれた前記リードポインタのうち上書きする前記リードポインタを決定する、請求項６に記載のメモリシステム。
9. 前記ハッシュ値は、前記入力データ列の先頭からＮバイトのデータを用いて計算され、
   前記マッチ回路は、前記入力データ列と前記一致候補データ列とがＮバイト以上一致する場合に、前記入力データ列を前記参照情報に置き換える、請求項１乃至８のいずれか一に記載のメモリシステム。

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