JP2021131477A - Display device and control method for the same - Google Patents
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Abstract
Description
本発明は、表示装置及びその制御方法に関し、例えば各画素回路の規模を増大させることなく、画素回路の数を低減させるのに適した表示装置及びその制御方法に関する。 The present invention relates to a display device and a control method thereof, for example, a display device suitable for reducing the number of pixel circuits without increasing the scale of each pixel circuit, and a control method thereof.
有機EL(Electro Luminescence)ディスプレイやLED(Light Emitting Diode)ディスプレイなどの自発光型かつアクティブマトリックス型の表示装置では、発光素子の高集積化に伴い、発光素子を駆動する画素回路(発光素子の駆動回路)のレイアウトが困難になってきている。 In self-luminous and active matrix type display devices such as organic EL (Electro Luminescence) displays and LED (Light Emitting Diode) displays, the pixel circuit (drive of the light emitting element) that drives the light emitting element is driven by the high integration of the light emitting element. The layout of the circuit) is becoming difficult.
このような問題に対する解決策は、例えば、特許文献1に開示されている。特許文献1には、複数の発光ダイオード(発光素子)と、複数の発光ダイオードを切り替えて駆動するマイクロコントローラ(画素回路)と、を備えた構成が開示されている。それにより、発光素子に対する画素回路の数が低減されるため、画素回路のレイアウトが容易になる。
A solution to such a problem is disclosed in, for example,
しかしながら、特許文献1の構成では、各画素回路と、各画素回路によって駆動される複数の発光素子と、の間に、発光対象の発光素子を切り替えるためのスイッチを設ける必要があるため、各画素回路の規模が増大してしまう、という課題があった。それにより、例えば、依然として画素回路のレイアウトが困難になる等の問題があった。
However, in the configuration of
本発明は、上記問題に鑑みてなされたものであり、各画素回路の規模を増大させることなく、画素回路の数を低減させることが可能な表示装置及びその制御方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a display device capable of reducing the number of pixel circuits and a control method thereof without increasing the scale of each pixel circuit. do.
本発明の一態様に係る表示装置は、複数の第1発光素子と、前記複数の第1発光素子に対して共通に設けられ、前記複数の第1発光素子のそれぞれを駆動する第1画素回路と、前記複数の第1発光素子と基準電源との間に設けられ、前記複数の第1発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、前記複数の第1発光素子の何れかを選択的に発光させる電圧制御回路と、を備える。それにより、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。その結果、例えば、発光素子が高集積化された場合でも、画素回路のレイアウトが容易になる。 The display device according to one aspect of the present invention is a first pixel circuit that is commonly provided for a plurality of first light emitting elements and the plurality of first light emitting elements and drives each of the plurality of first light emitting elements. By being provided between the plurality of first light emitting elements and the reference power source and selectively supplying the reference voltage from the reference power source to any one of the plurality of first light emitting elements. A voltage control circuit for selectively emitting light from any of the first light emitting elements of the above. As a result, it is not necessary to provide a switch for switching the light emitting element to be light-emitting in each pixel circuit, so that the number of pixel circuits can be reduced without increasing the scale of each pixel circuit. As a result, for example, even when the light emitting elements are highly integrated, the layout of the pixel circuit becomes easy.
本発明の一態様に係る表示装置の制御方法は、複数の第1発光素子と、前記複数の第1発光素子に対して共通に設けられ、前記複数の第1発光素子のそれぞれを駆動する第1画素回路と、前記複数の第1発光素子と基準電源との間に設けられた電圧制御回路と、を備えた、表示装置の制御方法であって、前記電圧制御回路によって、前記複数の第1発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、前記複数の第1発光素子の何れかを選択的に発光させる。それにより、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。その結果、例えば、発光素子が高集積化された場合でも、画素回路のレイアウトが容易になる。 A method for controlling a display device according to one aspect of the present invention is a method that is commonly provided for a plurality of first light emitting elements and the plurality of first light emitting elements, and drives each of the plurality of first light emitting elements. It is a control method of a display device including a one-pixel circuit and a voltage control circuit provided between the plurality of first light emitting elements and a reference power source, and the plurality of first light emitting elements are provided by the voltage control circuit. By selectively supplying the reference voltage from the reference power source to any one of the light emitting elements, any one of the plurality of first light emitting elements is selectively emitted. As a result, it is not necessary to provide a switch for switching the light emitting element to be light-emitting in each pixel circuit, so that the number of pixel circuits can be reduced without increasing the scale of each pixel circuit. As a result, for example, even when the light emitting elements are highly integrated, the layout of the pixel circuit becomes easy.
本発明により、各画素回路の規模を増大させることなく、画素回路の数を低減させることが可能な表示装置及びその制御方法を提供することができる。 INDUSTRIAL APPLICABILITY According to the present invention, it is possible to provide a display device capable of reducing the number of pixel circuits and a control method thereof without increasing the scale of each pixel circuit.
<実施の形態1>
図1は、実施の形態1に係る表示装置1の構成例を示す図である。表示装置1は、例えば、有機ELディスプレイやLEDディスプレイなどの自発光型かつアクティブマトリックス型の表示装置である。
<
FIG. 1 is a diagram showing a configuration example of the
具体的には、表示装置1は、パネル11と、データドライバ12と、ゲートドライバ13と、電圧制御回路14と、を少なくとも備える。
Specifically, the
パネル11には、複数の発光素子群16が規則的に配置されている。また、パネル11には、複数の発光素子群16のそれぞれを駆動する画素回路15が配置されている。図1の例では、複数の発光素子群16の一部として、発光素子群16_1〜16_p(pは1以上の整数)が示されている。また、図1の例では、複数の画素回路15の一部として、発光素子群16_1〜16_pのそれぞれを駆動する画素回路15_1〜15_pが示されている。
A plurality of light emitting
各発光素子群16_1〜16_pは、複数の発光素子Dを備えている。各発光素子Dは、電圧が印加されることによって発光する自発光型の素子であって、例えば例えば有機ELや発光ダイオードなどである。本実施の形態では、各発光素子Dが発光ダイオードである場合を例に説明する。 Each light emitting element group 16_1 to 16_p includes a plurality of light emitting elements D. Each light emitting element D is a self-luminous element that emits light when a voltage is applied, and is, for example, an organic EL or a light emitting diode. In this embodiment, a case where each light emitting element D is a light emitting diode will be described as an example.
図1の例では、発光素子群16_1が、複数の発光素子D(複数の第1発光素子)として、赤色(R)の発光素子D1a、緑色(G)の発光素子D1b、及び、青色(B)の発光素子D1cを備えている。また、図1の例では、発光素子群16_2が、複数の発光素子D(複数の第2発光素子)として、赤色(R)の発光素子D2a、緑色(G)の発光素子D2b、及び、青色(B)の発光素子D2cを備えている。同様にして、図1の例では、発光素子群16_pが、複数の発光素子Dとして、赤色(R)の発光素子Dpa、緑色(G)の発光素子Dpb、及び、青色(B)の発光素子Dpcを備えている。 In the example of FIG. 1, the light emitting element group 16_1 has a red (R) light emitting element D1a, a green (G) light emitting element D1b, and a blue (B) as a plurality of light emitting elements D (plural first light emitting elements). ) Is provided with the light emitting element D1c. Further, in the example of FIG. 1, in the light emitting element group 16_2, as a plurality of light emitting elements D (plurality of second light emitting elements), a red (R) light emitting element D2a, a green (G) light emitting element D2b, and blue The light emitting element D2c of (B) is provided. Similarly, in the example of FIG. 1, the light emitting element group 16_p is a red (R) light emitting element Dpa, a green (G) light emitting element Dpb, and a blue (B) light emitting element as a plurality of light emitting elements D. It has a Dpc.
電圧制御回路14は、発光素子群16_1〜16_pと、基準電源である接地電圧源GNDと、の間に設けられている。本実施の形態では、電圧制御回路14が、発光素子群16_1〜16_pに対して共通に設けられている場合を例に説明する。
The
より具体的には、発光素子群16_1を構成する発光素子D1a,D1b,D1cでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa,Nb,Ncを介して電圧制御回路14に接続されている。また、発光素子群16_2を構成する発光素子D2a,D2b,D2cでは、それぞれのアノードが、ノードN_2を介して画素回路15_2に接続され、それぞれのカソードが、ノードNa,Nb,Ncを介して電圧制御回路14に接続されている。同様にして、発光素子群16_pを構成する発光素子Dpa,Dpb,Dpcでは、それぞれのアノードが、ノードN_pを介して画素回路15_pに接続され、それぞれのカソードが、ノードNa,Nb,Ncを介して電圧制御回路14に接続されている。
More specifically, in the light emitting elements D1a, D1b, and D1c constituting the light emitting element group 16_1, the respective anodes are connected to the pixel circuit 15_1 via the node N_1, and the respective cathodes are the nodes Na, Nb, Nc. It is connected to the
ゲートドライバ13は、例えば制御回路(不図示)からの指示に基づいて、画素回路15に対応して設けられた行走査線にパルス信号を出力する。データドライバ12は、映像信号の書き込み対象である画素回路15に対応して設けられたデータ線に、当該画素回路15向けの映像信号を出力する。
The
図1の例では、ゲートドライバ13は、画素回路15_1〜15_pに対応して設けられた行走査線G_1〜G_pのそれぞれにパルス信号(以下、ゲート制御信号G_1〜G_pと称す)を順次出力する。また、データドライバ12は、画素回路15_1〜15_pの列に対応して設けられたデータ線D_1に、画素回路15_1〜15_p向けの映像信号(以下、映像信号D_1と称す)を順次出力する。
In the example of FIG. 1, the
画素回路15_1は、発光素子群16_1向けの映像信号D_1を、当該映像信号D_1に応じた電流値の電流信号に変換して、ゲート制御信号G_1がアクティブになったタイミングでノードN_1に出力する。また、画素回路15_2は、発光素子群16_2向けの映像信号D_1を、当該映像信号D_1に応じた電流値の電流信号に変換して、ゲート制御信号G_2がアクティブになったタイミングでノードN_2に出力する。同様にして、画素回路15_pは、発光素子群16_p向けの映像信号D_1を、当該映像信号D_1に応じた電流値の電流信号に変換して、ゲート制御信号G_pがアクティブになったタイミングでノードN_pに出力する。 The pixel circuit 15_1 converts the video signal D_1 for the light emitting element group 16_1 into a current signal having a current value corresponding to the video signal D_1, and outputs the video signal D_1 to the node N_1 at the timing when the gate control signal G_1 becomes active. Further, the pixel circuit 15_2 converts the video signal D_1 for the light emitting element group 16_2 into a current signal having a current value corresponding to the video signal D_1, and outputs the video signal D_1 to the node N_2 at the timing when the gate control signal G_2 becomes active. do. Similarly, the pixel circuit 15_p converts the video signal D_1 for the light emitting element group 16_p into a current signal having a current value corresponding to the video signal D_1, and the node N_p at the timing when the gate control signal G_p becomes active. Output to.
各画素回路15_1〜15_pは、例えば、TFT(Thin Film Transistor;薄膜トランジスタ)を用いることによって構成されている。以下、図2及び図3を参照して、TFTを用いて構成された画素回路15_1の具体的な構成例についていくつか説明する。なお、画素回路15_1以外の画素回路の具体的な構成例については、画素回路15_1と同様の回路構成であるため、その説明を省略する。 Each pixel circuit 15_1 to 15_p is configured by using, for example, a TFT (Thin Film Transistor). Hereinafter, some specific configuration examples of the pixel circuit 15_1 configured by using the TFT will be described with reference to FIGS. 2 and 3. Since the specific configuration example of the pixel circuit other than the pixel circuit 15_1 has the same circuit configuration as the pixel circuit 15_1, the description thereof will be omitted.
(画素回路15_1の第1の具体的な構成例)
図2は、画素回路15_1の第1の具体的な構成例を画素回路15_1aとして示す図である。画素回路15_1aは、PAM(Pulse Amplitude Modulation)方式の画素回路であって、ドライブトランジスタTR11と、スイッチトランジスタTR12と、コンデンサCS1と、を備える。
(First specific configuration example of the pixel circuit 15_1)
FIG. 2 is a diagram showing a first specific configuration example of the pixel circuit 15_1 as the pixel circuit 15_1a. The pixel circuit 15_1a is a PAM (Pulse Amplitude Modulation) type pixel circuit, and includes a drive transistor TR11, a switch transistor TR12, and a capacitor CS1.
なお、本実施の形態では、ドライブトランジスタTR11がPチャネルMOSトランジスタ、スイッチトランジスタTR12がNチャネルMOSトランジスタである場合を例に説明するが、これに限られない。例えば、ドライブトランジスタTR11がNチャネルMOSトランジスタ、スイッチトランジスタTR12がPチャネルMOSトランジスタであっても良い。但し、その場合、各トランジスタのゲートに印加される電圧は反転させて用いられる。 In the present embodiment, the case where the drive transistor TR11 is a P-channel MOS transistor and the switch transistor TR12 is an N-channel MOS transistor will be described as an example, but the present invention is not limited to this. For example, the drive transistor TR11 may be an N-channel MOS transistor, and the switch transistor TR12 may be a P-channel MOS transistor. However, in that case, the voltage applied to the gate of each transistor is inverted and used.
ドライブトランジスタTR11は、電源電圧源VDDと、発光素子群16_1のアノード側のノードN_1と、の間に設けられている。 The drive transistor TR11 is provided between the power supply voltage source VDD and the node N_1 on the anode side of the light emitting element group 16_1.
スイッチトランジスタTR12は、データ線D_1と、ドライブトランジスタTR11のゲートと、の間に設けられ、行走査線G_1を伝搬するパルス信号(即ち、ゲート制御信号G_1)に基づいて、オンオフを切り替える。また、コンデンサCS1は、ドライブトランジスタTR11のゲート及びソース間に設けられている。 The switch transistor TR12 is provided between the data line D_1 and the gate of the drive transistor TR11, and switches on and off based on a pulse signal (that is, a gate control signal G_1) propagating along the row scanning line G_1. Further, the capacitor CS1 is provided between the gate and the source of the drive transistor TR11.
例えば、ゲート制御信号G_1のHレベルのパルス波形によってスイッチトランジスタTR12が一時的にオンすると、データ線D_1を伝搬する映像信号(即ち、映像信号D_1)がスイッチトランジスタTR12を介してドライブトランジスタTR11のゲートに印加される。なお、ドライブトランジスタTR11のゲートに印加された映像信号D_1の電圧レベルは、次にゲート制御信号G_1が立ち上がるまでコンデンサCS1によって保持される。つまり、ドライブトランジスタTR11のゲートに印加された映像信号D_1の電圧レベルは、ゲート制御信号G_1のパルス波形によって区切られたサブフィールドの期間、維持される。このサブフィールドの期間中、ノードN_1には、映像信号D_1に応じた電流値の電流信号が供給され続ける。そのため、ノードN_1は、この電流信号に応じた電圧値に維持される。 For example, when the switch transistor TR12 is temporarily turned on by the H-level pulse waveform of the gate control signal G_1, the video signal (that is, the video signal D_1) propagating on the data line D_1 is gated by the drive transistor TR11 via the switch transistor TR12. Is applied to. The voltage level of the video signal D_1 applied to the gate of the drive transistor TR11 is held by the capacitor CS1 until the next rise of the gate control signal G_1. That is, the voltage level of the video signal D_1 applied to the gate of the drive transistor TR11 is maintained for a period of subfields separated by the pulse waveform of the gate control signal G_1. During the period of this subfield, the node N_1 is continuously supplied with a current signal having a current value corresponding to the video signal D_1. Therefore, the node N_1 is maintained at a voltage value corresponding to this current signal.
(画素回路15_1の第2の具体的な構成例)
図3は、画素回路15_1の第2の具体的な構成例を画素回路15_1bとして示す図である。画素回路15_1bは、PWM(Pulse Width Modulation)方式の画素回路であって、トランジスタTR21,TR22,TR23と、コンデンサCS2と、を備える。
(Second specific configuration example of the pixel circuit 15_1)
FIG. 3 is a diagram showing a second specific configuration example of the pixel circuit 15_1 as the pixel circuit 15_1b. The pixel circuit 15_1b is a PWM (Pulse Width Modulation) type pixel circuit, and includes transistors TR21, TR22, TR23, and a capacitor CS2.
なお、本実施の形態では、トランジスタTR21,TR23がPチャネルMOSトランジスタ、トランジスタTR22がNチャネルMOSトランジスタである場合を例に説明したが、これに限られない。例えば、トランジスタTR21,TR23がNチャネルMOSトランジスタ、トランジスタTR22がPチャネルMOSトランジスタであっても良い。但し、その場合、各トランジスタのゲートに印加される電圧は反転させて用いられる。 In the present embodiment, the case where the transistors TR21 and TR23 are P-channel MOS transistors and the transistor TR22 is an N-channel MOS transistor has been described as an example, but the present invention is not limited to this. For example, the transistors TR21 and TR23 may be N-channel MOS transistors, and the transistors TR22 may be P-channel MOS transistors. However, in that case, the voltage applied to the gate of each transistor is inverted and used.
トランジスタTR23,TR21は、電源電圧源VDDと、発光素子群16_1のアノード側のノードN_1と、の間に直列に設けられている。トランジスタTR23のゲートには、バイアス電圧Vbが印加されている。それにより、トランジスタTR23は、定電流源として動作する。 The transistors TR23 and TR21 are provided in series between the power supply voltage source VDD and the node N_1 on the anode side of the light emitting element group 16_1. A bias voltage Vb is applied to the gate of the transistor TR23. As a result, the transistor TR23 operates as a constant current source.
トランジスタTR22は、データ線D_1と、トランジスタTR21のゲートと、の間に設けられ、行走査線G_1を伝搬するパルス信号(即ち、ゲート制御信号G_1)に基づいて、オンオフを切り替える。また、コンデンサCS2の一端は、トランジスタTR21のゲートに接続され、コンデンサCS2の他端には、ランプ信号Rampが印加されている。なお、ランプ信号Rampは、所定のスルーレートで電圧が増加する信号である。 The transistor TR22 is provided between the data line D_1 and the gate of the transistor TR21, and is switched on and off based on a pulse signal (that is, a gate control signal G_1) propagating along the row scanning line G_1. Further, one end of the capacitor CS2 is connected to the gate of the transistor TR21, and a lamp signal Lamp is applied to the other end of the capacitor CS2. The ramp signal Ramp is a signal whose voltage increases at a predetermined slew rate.
例えば、ゲート制御信号G_1のHレベルのパルス波形によってトランジスタTR22が一時的にオンすると、データ線D_1を伝搬する映像信号(即ち、映像信号D_1)がトランジスタTR21のゲートに印加される。このとき、トランジスタTR21のゲート−ソース間電圧が当該トランジスタTR21の閾値電圧以下となるように予め調整されているため、トランジスタTR21はオフしている。そのため、ノードN_1には、画素回路15_1bからの定電流は供給されない。 For example, when the transistor TR22 is temporarily turned on by the H-level pulse waveform of the gate control signal G_1, a video signal propagating on the data line D_1 (that is, the video signal D_1) is applied to the gate of the transistor TR21. At this time, since the gate-source voltage of the transistor TR21 is adjusted in advance so as to be equal to or lower than the threshold voltage of the transistor TR21, the transistor TR21 is turned off. Therefore, the constant current from the pixel circuit 15_1b is not supplied to the node N_1.
その後、ゲート制御信号G_1〜G_nのHレベルのパルス波形が順番に立ち下がる(Lレベルに切り替わる)ことによって全画素回路のトランジスタTR22がオフすると、ランプ信号Rampの電圧が、最低電圧(0V)に初期化された後、徐々に上昇し始める。それに伴って、トランジスタTR21のゲート電圧も、一旦下がった後、徐々に上昇し始める。 After that, when the H-level pulse waveforms of the gate control signals G_1 to G_n are sequentially lowered (switched to the L level) and the transistor TR22 of the all-pixel circuit is turned off, the voltage of the lamp signal Lamp becomes the minimum voltage (0V). After being initialized, it begins to rise gradually. Along with this, the gate voltage of the transistor TR21 also starts to rise gradually after falling once.
ここで、ランプ信号Rampが初期化されてトランジスタTR21のゲート電圧が一旦下がったときに、トランジスタTR21のゲート−ソース間電圧が閾値電圧よりも大きくなるため、トランジスタTR21はオンする。このとき、ノードN_1には、トランジスタTR23によって生成された定電流が供給される。 Here, when the lamp signal Lamp is initialized and the gate voltage of the transistor TR21 drops once, the gate-source voltage of the transistor TR21 becomes larger than the threshold voltage, so that the transistor TR21 is turned on. At this time, the constant current generated by the transistor TR23 is supplied to the node N_1.
その後、トランジスタTR21のゲート電圧が徐々に上昇して、トランジスタTR21のゲート−ソース間電圧が当該トランジスタTR21の閾値電圧以下になると、トランジスタTR21はオフする。ノードN_1は、トランジスタTR21のオン期間中、所定の電圧に維持される。ここで、トランジスタTR21のオン期間は、映像信号D_1に依存する。そのため、ノードN_1には、映像信号D_1に応じた時分割期間中、定電流が供給される。このようにして、画素回路15_1bでは、時分割駆動によって映像信号D_1の階調が表現される。 After that, when the gate voltage of the transistor TR21 gradually rises and the gate-source voltage of the transistor TR21 becomes equal to or lower than the threshold voltage of the transistor TR21, the transistor TR21 is turned off. Node N_1 is maintained at a predetermined voltage during the ON period of transistor TR21. Here, the ON period of the transistor TR21 depends on the video signal D_1. Therefore, a constant current is supplied to the node N_1 during the time division period according to the video signal D_1. In this way, in the pixel circuit 15_1b, the gradation of the video signal D_1 is expressed by the time division drive.
図3に示すPWM方式の画素回路15_1bは、定電流源が用いられているため、電流密度によって変化しやすいダイオード素子の輝度効率や色度を安定させることができる。 Since the PWM type pixel circuit 15_1b shown in FIG. 3 uses a constant current source, it is possible to stabilize the luminance efficiency and chromaticity of the diode element, which tends to change depending on the current density.
また、画素回路15_1の構成は、図2に示す画素回路15_1aの構成、及び、図3に示す画素回路15_1bの構成に限られず、同等の機能を実現可能な他の構成に適宜変更可能である。また、画素回路15_1は、ばらつき補正機能を有していても良い。これは、画素回路15_1以外の画素回路についても同様である。 Further, the configuration of the pixel circuit 15_1 is not limited to the configuration of the pixel circuit 15_1a shown in FIG. 2 and the configuration of the pixel circuit 15_1b shown in FIG. 3, and can be appropriately changed to another configuration capable of realizing the same function. .. Further, the pixel circuit 15_1 may have a variation correction function. This also applies to pixel circuits other than the pixel circuit 15_1.
以下、本実施の形態では、各画素回路15_1〜15_pが図3に示すPWM方式の画素回路である場合を例に説明する。 Hereinafter, in the present embodiment, a case where each pixel circuit 15_1 to 15_p is a PWM type pixel circuit shown in FIG. 3 will be described as an example.
図1に戻り、説明を続ける。
電圧制御回路14は、ノードNa,Nb,Ncの何れかに対して選択的に接地電圧GNDを供給可能に構成されている。画素回路15_1〜15_pは、ノードNa,Nb,Ncの何れかに対して選択的に接地電圧GNDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1〜N_pに供給することにより、各発光素子群16_1〜16_pに設けられた複数(本例では3個)の発光素子の何れかを選択的に発光させる。
Returning to FIG. 1, the explanation will be continued.
The
例えば、電圧制御回路14は、1フィールドを構成する3個のサブフィールドのうち、第1のサブフィールドの期間中にノードNaに対して接地電圧GNDを供給することにより、発光素子群16_1〜16_pのそれぞれに設けられた発光素子D1a〜Dpaを発光させる。また、電圧制御回路14は、第2のサブフィールドの期間中にノードNbに対して接地電圧GNDを供給することにより、発光素子群16_1〜16_pのそれぞれに設けられた発光素子D1b〜Dpbを発光させる。さらに、電圧制御回路14は、第3のサブフィールドの期間中にノードNcに対して接地電圧GNDを供給することにより、発光素子群16_1〜16_pのそれぞれに設けられた発光素子D1c〜Dpcを発光させる。
For example, the
なお、電圧制御回路14は、ノードNa,Nb,Ncの2つ以上のノードに対して同時に基準電圧を供給しないようにすることが好ましい。換言すると、電圧制御回路14は、ノードNa,Nb,Ncのそれぞれに対する基準電圧の供給をオーバーラップさせないようにすることが好ましい。それにより、複数の発光素子による意図しない発光混色を防ぐことができる。
It is preferable that the
(タイミングチャート)
図4は、表示装置1の動作を示すタイミングチャートである。なお、図4の例では、1フィールドが、各発光素子群16_1〜16_pに設けられた発光素子の数と同じ3個のサブフィールドによって構成されている。例えば、時刻t11〜t23の1フィールドは、時刻t11〜t15の第1のサブフィールド、時刻t15〜t19の第2のサブフィールド、及び、時刻t19〜t23の第3のサブフィールドによって構成されている。以下、詳細に説明する。
(Timing chart)
FIG. 4 is a timing chart showing the operation of the
まず、発光素子D1a〜Dpa向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_pが順番に一時的に立ち上がる(時刻t11〜t13)。それにより、画素回路15_1〜15_p(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 First, as the plurality of video signals D_1 for the light emitting elements D1a to Dpa are sequentially output, the gate control signals G_1 to G_p are temporarily raised in order (time t11 to t13). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_p (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_pへのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_pの全てが立ち下がると)、電圧制御回路14は、ノードNa〜NcのうちノードNaのみに対して接地電圧GNDを供給する(時刻t14〜t15)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_p is completed (that is, when all of the gate control signals G_1 to G_p are turned down), the
電圧制御回路14からノードNaに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_pには、それぞれ画素回路15_1〜15_pからの定電流信号が供給され始める(時刻t14)。そして、ノードN_1〜N_pには、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t14〜t15内の任意の範囲)。このとき、ノードN_1〜N_pは、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、赤色の発光ダイオードである発光素子D1a〜Dpaはそれぞれに割り当てられた時分割期間において発光する(時刻t14〜t15内の任意の範囲)。 As a result, the light emitting elements D1a to Dpa, which are red light emitting diodes, emit light in the time division period assigned to each (any range within the time t14 to t15).
その後、発光素子D1b〜Dpb向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_pが順番に一時的に立ち上がる(時刻t15〜t17)。それにより、画素回路15_1〜15_p(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1b to Dpb are sequentially output, the gate control signals G_1 to G_p are temporarily raised in order (time t15 to t17). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_p (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_pへのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_pの全てが立ち下がると)、電圧制御回路14は、ノードNa〜NcのうちノードNbのみに対して接地電圧GNDを供給する(時刻t18〜t19)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_p is completed (that is, when all of the gate control signals G_1 to G_p are turned down), the
電圧制御回路14からノードNbに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_pには、それぞれ画素回路15_1〜15_pからの定電流信号が供給され始める(時刻t18)。そして、ノードN_1〜N_pには、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t18〜t19内の任意の範囲)。このとき、ノードN_1〜N_pは、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、緑色の発光ダイオードである発光素子D1b〜Dpbはそれぞれに割り当てられた時分割期間において発光する(時刻t18〜t19内の任意の範囲)。 As a result, the light emitting elements D1b to Dpb, which are green light emitting diodes, emit light in the time division period assigned to each (any range within the time t18 to t19).
その後、発光素子D1c〜Dpc向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_pが順番に一時的に立ち上がる(時刻t19〜t21)。それにより、画素回路15_1〜15_p(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1c to Dpc are sequentially output, the gate control signals G_1 to G_p are temporarily raised in order (time t19 to t21). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_p (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_pへのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_pの全てが立ち下がると)、電圧制御回路14は、ノードNa〜NcのうちノードNcのみに対して接地電圧GNDを供給する(時刻t22〜t23)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_p is completed (that is, when all of the gate control signals G_1 to G_p are turned down), the
電圧制御回路14からノードNcに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_pには、それぞれ画素回路15_1〜15_pからの定電流信号が供給され始める(時刻t22)。そして、ノードN_1〜N_pには、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t22〜t23内の任意の範囲)。このとき、ノードN_1〜N_pは、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、青色の発光ダイオードである発光素子D1c〜Dpcはそれぞれに割り当てられた時分割期間において発光する(時刻t22〜t23内の任意の範囲)。 As a result, the light emitting elements D1c to Dpc, which are blue light emitting diodes, emit light in the time division period assigned to each (any range within the time t22 to t23).
つまり、図4の例では、1フィールドを構成する第1〜第3のサブフィールドの期間のうち、第1のサブフィールドの期間中に赤色の発光素子D1a〜Dpaを発光させ、第2のサブフィールドの期間中に緑色の発光素子D1b〜Dpbを発光させ、第3のサブフィールドの期間中に青色の発光素子D1c〜Dpcを発光させている。 That is, in the example of FIG. 4, of the periods of the first to third subfields constituting one field, the red light emitting elements D1a to Dpa are made to emit light during the period of the first subfield, and the second sub is emitted. The green light emitting elements D1b to Dpb are made to emit light during the period of the field, and the blue light emitting elements D1c to Dpc are made to emit light during the period of the third subfield.
ここで、本実施の形態では、複数の発光素子(例えば発光素子D1a,D1b,D1c)に対して共通に設けられた画素回路(例えば画素回路15_1)が発光対象の発光素子を切り替えるためのスイッチを備える代わりに、パネル11外に設けられた電圧制御回路14が、これら複数の発光素子の何れかに対して選択的に基準電圧(接地電圧GND)を供給することによって発光対象の発光素子を切り替えている。それにより、表示装置1は、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。
Here, in the present embodiment, a pixel circuit (for example, pixel circuit 15_1) commonly provided for a plurality of light emitting elements (for example, light emitting elements D1a, D1b, D1c) switches the light emitting element to be light-emitting. Instead of providing, the
なお、電圧制御回路14に共通に接続された発光素子D1a〜Dpa,D1b〜Dpb,D1c〜Dpcは、何れも、1フィールドの期間中に少なくとも一度は発光するように制御されることが好ましい。それにより、表示データの欠落を防ぐことができる。
The light emitting elements D1a to Dpa, D1b to Dpb, and D1c to Dpc commonly connected to the
このように、本実施の形態にかかる表示装置1は、複数の発光素子(例えば発光素子D1a,D1b,D1c)と、複数の発光素子に対して共通に設けられた画素回路(例えば、画素回路15_1)と、複数の発光素子と基準電圧(接地電圧GND)との間に設けられ、複数の発光素子の何れかに対して選択的に基準電圧を供給することにより、当該複数の発光素子の何れかを選択的に発光させる電圧制御回路14と、を備える。それにより、本実施の形態にかかる表示装置1は、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。その結果、例えば、発光素子が高集積化された場合でも、画素回路のレイアウトが容易になる。
As described above, the
本実施の形態では、各画素回路15_1〜15_pが、TFTを用いて構成された構成された場合を例に説明したが、これに限られない。例えば、各画素回路15_1〜15_pは、マイクロコントローラ(μC)集積回路であっても良い。なお、画素回路がTFTを用いて構成されている場合には、画素回路の数が減少することによって、歩留まりが向上するが、画素回路がマイクロコントローラ(μC)集積回路の場合には、画素回路の数が減少することによって、マイクロコントローラ(μC)集積回路のサイズを縮小することができるため、低コスト化を実現することができる。 In the present embodiment, the case where each pixel circuit 15_1 to 15_p is configured by using a TFT has been described as an example, but the present invention is not limited to this. For example, each pixel circuit 15_1 to 15_p may be a microcontroller (μC) integrated circuit. When the pixel circuit is configured by using a TFT, the yield is improved by reducing the number of pixel circuits, but when the pixel circuit is a microcontroller (μC) integrated circuit, the pixel circuit By reducing the number of, the size of the microcontroller (μC) integrated circuit can be reduced, so that the cost can be reduced.
また、本実施の形態では、発光素子群16_1〜16_pに対して共通の電圧制御回路14が設けられた場合を例に説明したが、これに限られない。例えば、発光素子群16_1〜16_pのそれぞれに個別の電圧制御回路14が設けられても良い。この場合、複数の電圧制御回路14は、発光素子群16_1〜16_pのそれぞれの発光を個別に制御することが可能になる。
Further, in the present embodiment, the case where the common
続いて、表示装置1のいくつかの変形例について説明する。
Subsequently, some modifications of the
(表示装置1の第1の変形例)
図5は、表示装置1の第1の変形例を表示装置1aとして示す図である。また、図6は、表示装置1aの動作を示すタイミングチャートである。表示装置1aでは、表示装置1の場合と比較して、各発光素子の向き(接続関係)が逆になっている。
(First modification of display device 1)
FIG. 5 is a diagram showing a first modification of the
具体的には、発光素子群16_1を構成する発光素子D1a,D1b,D1cでは、それぞれのカソードがノードN_1を介して画素回路15_1に接続され、それぞれのアノードがノードNa,Nb,Ncを介して電圧制御回路14に接続されている。また、発光素子群16_2を構成する発光素子D2a,D2b,D2cでは、それぞれのカソードがノードN_2を介して画素回路15_2に接続され、それぞれのアノードがノードNa,Nb,Ncを介して電圧制御回路14に接続されている。同様にして、発光素子群16_pを構成する発光素子Dpa,Dpb,Dpcでは、それぞれのカソードがノードN_3を介して画素回路15_3に接続され、それぞれのアノードがノードNa,Nb,Ncを介して電圧制御回路14に接続されている。
Specifically, in the light emitting elements D1a, D1b, and D1c constituting the light emitting element group 16_1, their respective cathodes are connected to the pixel circuit 15_1 via the node N_1, and their respective anodes are connected to the pixel circuit 15_1 via the nodes Na, Nb, and Nc. It is connected to the
電圧制御回路14は、発光素子群16_1〜16_pと、基準電源である電源電圧源VDDと、の間に設けられ、ノードNa,Nb,Ncの何れかに対して選択的に電源電圧VDDを供給可能に構成されている。画素回路15_1〜15_pは、ノードNa,Nb,Ncの何れかに対して選択的に電源電圧VDDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1〜N_pに供給することにより(換言すると、映像信号D_1に応じた時分割期間のLED動作電圧をノードN_1〜N_pに印加することにより)、各発光素子群16_1〜16_pに設けられた複数(本例では3個)の発光素子の何れかを選択的に発光させる。
The
表示装置1aのその他の構成及び動作については、表示装置1の場合と同様であるため、その説明を省略する。
Since the other configurations and operations of the display device 1a are the same as those of the
表示装置1aは、表示装置1の場合と同等程度の効果を奏することができる。
The display device 1a can exhibit the same effect as that of the
(表示装置1の第2の変形例)
図7は、表示装置1の第2の変形例を表示装置1bとして示す図である。また、図8は、表示装置1bの動作を示すタイミングチャートである。表示装置1bでは、表示装置1の場合と比較して、各発光素子群16_1〜16_pを構成する発光素子の数が2倍(本例では6個)になっている。換言すると、各画素回路15_1〜15_pによって駆動される発光素子の数が2倍(本例では6個)になっている。なお、図7の例では、パネル11上において、画素回路15_1及び発光素子群16_1のみが示されている。
(Second modification of display device 1)
FIG. 7 is a diagram showing a second modification of the
具体的には、発光素子群16_1は、複数の発光素子Dとして、赤色(R)の発光素子D1a、緑色(G)の発光素子D1b、青色(B)の発光素子D1c、赤色(R)の発光素子D1d、緑色(G)の発光素子D1e、及び、青色(B)の発光素子D1fを備えている。 Specifically, the light emitting element group 16_1 includes, as a plurality of light emitting elements D, a red (R) light emitting element D1a, a green (G) light emitting element D1b, a blue (B) light emitting element D1c, and a red (R). It includes a light emitting element D1d, a green (G) light emitting element D1e, and a blue (B) light emitting element D1f.
発光素子群16_1を構成する発光素子D1a,D1b,D1c,D1d,D1e,D1fでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa,Nb,Nc,Nd,Ne,Nfを介して電圧制御回路14に接続されている。
In the light emitting elements D1a, D1b, D1c, D1d, D1e, and D1f constituting the light emitting element group 16_1, their respective anodes are connected to the pixel circuit 15_1 via the node N_1, and their respective cathodes are the nodes Na, Nb, Nc. , Nd, Ne, Nf and are connected to the
電圧制御回路14は、ノードNa,Nb,Nc,Nd,Ne,Nfの何れかに対して選択的に接地電圧GNDを供給可能に構成されている。画素回路15_1は、ノードNa,Nb,Nc,Nd,Ne,Nfの何れかに対して選択的に接地電圧GNDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1に供給することにより(換言すると、映像信号D_1に応じた時分割期間のLED動作電圧をノードN_1に印加することにより)、発光素子群16_1に設けられた複数(本例では6個)の発光素子の何れかを選択的に発光させる。
The
例えば、電圧制御回路14は、1フィールドを構成する6つのサブフィールドのうち、第1のサブフィールドの期間中にノードNaに対して接地電圧GNDを供給することにより発光素子D1aを発光させる。また、第2のサブフィールドの期間中にノードNbに対して接地電圧GNDを供給することにより発光素子D1bを発光させる。また、第3のサブフィールドの期間中にノードNcに対して接地電圧GNDを供給することにより発光素子D1cを発光させる。また、第4のサブフィールドの期間中にノードNdに対して接地電圧GNDを供給することにより発光素子D1dを発光させる。また、第5のサブフィールドの期間中にノードNeに対して接地電圧GNDを供給することにより発光素子D1eを発光させる。さらに、第6のサブフィールドの期間中にノードNfに対して接地電圧GNDを供給することにより発光素子D1fを発光させる。
For example, the
表示装置1bのその他の構成及び動作については、表示装置1の場合と同様であるため、その説明を省略する。
Since the other configurations and operations of the display device 1b are the same as those of the
なお、各画素回路15_1〜15_pによって駆動される発光素子の数は、3個や6個である場合に限られず、任意の数であって良い。但し、各画素回路15_1〜15_pによって駆動される発光素子の数は、RGBの3色の発光素子の単位で増減させることを考慮すると、3の倍数の個数であることが好ましい。 The number of light emitting elements driven by each pixel circuit 15_1 to 15_p is not limited to 3 or 6, and may be any number. However, the number of light emitting elements driven by each pixel circuit 15_1 to 15_p is preferably a multiple of 3 in consideration of increasing or decreasing in units of three color light emitting elements of RGB.
このように、表示装置1bは、各発光素子を発光させるための十分な駆動期間を確保できることを条件にして、各画素回路15_1〜15_pによって駆動される発光素子の数を増加させることにより、画素回路の数をさらに低減させることができる。なお、各発光素子は、図5の場合のように逆向きに置き換えられても良い。 As described above, the display device 1b increases the number of light emitting elements driven by the pixel circuits 15_1 to 15_p on the condition that a sufficient driving period for causing each light emitting element to emit light can be secured. The number of circuits can be further reduced. In addition, each light emitting element may be replaced in the opposite direction as in the case of FIG.
<実施の形態2>
図9は、実施の形態2に係る表示装置2の構成例を示す図である。表示装置2は、表示装置1と比較して、パネル11の代わりにパネル21を備える。パネル21は、パネル11と比較して、発光素子群16_1〜16_pの代わりに発光素子群26_1〜26_pを備える。なお、図9の例では、パネル21上において、画素回路15_1及び発光素子群26_1〜26_3のみが示されている。
<
FIG. 9 is a diagram showing a configuration example of the
具体的には、発光素子群26_1は、複数の発光素子Dとして、何れも赤色(R)の発光素子D1a,D1b,D1cを備えている。発光素子群26_2は、複数の発光素子Dとして、何れも緑色(G)の発光素子D2a,D2b,D2cを備えている。発光素子群26_3は、複数の発光素子Dとして、何れも青色(B)の発光素子D3a,D3b,D3cを備えている。 Specifically, the light emitting element group 26_1 includes red (R) light emitting elements D1a, D1b, and D1c as a plurality of light emitting elements D. The light emitting element group 26_2 includes green (G) light emitting elements D2a, D2b, and D2c as a plurality of light emitting elements D. The light emitting element group 26_3 includes blue (B) light emitting elements D3a, D3b, and D3c as a plurality of light emitting elements D.
発光素子群26_1を構成する発光素子D1a,D1b,D1cでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa,Nb,Ncを介して電圧制御回路14に接続されている。発光素子群26_2を構成する発光素子D2a,D2b,D2cでは、それぞれのアノードが、ノードN_2を介して画素回路15_2に接続され、それぞれのカソードが、ノードNa,Nb,Ncを介して電圧制御回路14に接続されている。発光素子群26_3を構成する発光素子D3a,D3b,D3cでは、それぞれのアノードが、ノードN_3を介して画素回路15_3に接続され、それぞれのカソードが、ノードNa,Nb,Ncを介して電圧制御回路14に接続されている。 In the light emitting elements D1a, D1b, and D1c constituting the light emitting element group 26_1, their respective anodes are connected to the pixel circuit 15_1 via the node N_1, and their respective cathodes are connected to the pixel circuit 15_1 via the nodes Na, Nb, and Nc. It is connected to 14. In the light emitting elements D2a, D2b, and D2c constituting the light emitting element group 26_2, their respective anodes are connected to the pixel circuit 15_2 via the node N_2, and their respective cathodes are connected to the voltage control circuit via the nodes Na, Nb, and Nc. It is connected to 14. In the light emitting elements D3a, D3b, and D3c constituting the light emitting element group 26_3, the respective anodes are connected to the pixel circuit 15_3 via the node N_3, and the respective cathodes are connected to the pixel circuit 15_3 via the nodes Na, Nb, and Nc. It is connected to 14.
表示装置2のその他の構成については、表示装置1の場合と同様であるため、その説明を省略する。
Since the other configurations of the
(タイミングチャート)
図10は、表示装置2の動作を示すタイミングチャートである。なお、図10の例では、1フィールドが、各発光素子群16_1〜16_3に設けられた発光素子の数と同じ3個のサブフィールドによって構成されている。例えば、時刻t11〜t23の1フィールドは、時刻t11〜t15の第1のサブフィールド、時刻t15〜t19の第2のサブフィールド、及び、時刻t19〜t23の第3のサブフィールドによって構成されている。以下、詳細に説明する。
(Timing chart)
FIG. 10 is a timing chart showing the operation of the
まず、発光素子D1a〜D3a向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_3が順番に一時的に立ち上がる(時刻t11〜t13)。それにより、画素回路15_1〜15_3(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 First, as the plurality of video signals D_1 for the light emitting elements D1a to D3a are sequentially output, the gate control signals G_1 to G_3 are temporarily raised in order (time t11 to t13). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_3 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_3へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_3の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NcのうちノードNaのみに対して接地電圧GNDを供給する(時刻t14〜t15)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_3 is completed (that is, when all of the gate control signals G_1 to G_3 are turned down), the
電圧制御回路14からノードNaに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_3には、それぞれ画素回路15_1〜15_3からの定電流信号が供給され始める(時刻t14)。そして、ノードN_1〜N_3には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t14〜t15内の任意の範囲)。このとき、ノードN_1〜N_3は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、RGBの3色の発光素子D1a,D2a,D3aはそれぞれに割り当てられた時分割期間において発光する(時刻t14〜t15内の任意の範囲)。 As a result, the RGB three-color light emitting elements D1a, D2a, and D3a emit light in the time-division period assigned to each (any range within the time t14 to t15).
その後、発光素子D1b〜D3b向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_3が順番に一時的に立ち上がる(時刻t15〜t17)。それにより、画素回路15_1〜15_3(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1b to D3b are sequentially output, the gate control signals G_1 to G_3 are temporarily raised in order (time t15 to t17). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_3 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_3へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_3の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NcのうちノードNbのみに対して接地電圧GNDを供給する(時刻t18〜t19)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_3 is completed (that is, when all of the gate control signals G_1 to G_3 are turned down), the
電圧制御回路14からノードNbに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_3には、それぞれ画素回路15_1〜15_3からの定電流信号が供給され始める(時刻t18)。そして、ノードN_1〜N_3には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t18〜t19内の任意の範囲)。このとき、ノードN_1〜N_3は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、RGBの3色の発光素子D1b,D2b,D3bはそれぞれに割り当てられた時分割期間において発光する(時刻t18〜t19内の任意の範囲)。 As a result, the RGB light emitting elements D1b, D2b, and D3b emit light in the time division period assigned to each (any range within the time t18 to t19).
その後、発光素子D1c〜D3c向けの複数の映像信号D_1が順番に供給されるのに伴って、ゲート制御信号G_1〜G_3が順番に一時的に立ち上がる(時刻t19〜t21)。それにより、画素回路15_1〜15_3(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1c to D3c are sequentially supplied, the gate control signals G_1 to G_3 are temporarily raised in order (time t19 to t21). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_3 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_3へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_3の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NcのうちノードNcのみに対して接地電圧GNDを供給する(時刻t22〜t23)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_3 is completed (that is, when all of the gate control signals G_1 to G_3 are turned down), the
電圧制御回路14からノードNcに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_3には、それぞれ画素回路15_1〜15_3からの定電流信号が供給され始める(時刻t22)。そして、ノードN_1〜N_3には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t22〜t23内の任意の範囲)。このとき、ノードN_1〜N_3は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、RGBの3色の発光素子D1c,D2c,D3cはそれぞれに割り当てられた時分割期間において発光する(時刻t22〜t23内の任意の範囲)。 As a result, the RGB three-color light emitting elements D1c, D2c, and D3c emit light in the time-division period assigned to each (any range within the time t22 to t23).
つまり、図10の例では、1フィールドを構成する第1〜第3のサブフィールドのそれぞれの期間において、RGBの3色の発光素子を発光させている。 That is, in the example of FIG. 10, the light emitting elements of three colors of RGB are made to emit light in each period of the first to third subfields constituting one field.
ここで、本実施の形態では、複数の発光素子(例えば発光素子D1a,D1b,D1c)に対して共通に設けられた画素回路(例えば画素回路15_1)が発光対象の発光素子を切り替えるためのスイッチを備える代わりに、パネル21外に設けられた電圧制御回路14が、これら複数の発光素子の何れかに対して選択的に基準電圧(接地電圧GND)を供給することによって発光対象の発光素子を切り替えている。それにより、表示装置2は、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。
Here, in the present embodiment, a pixel circuit (for example, pixel circuit 15_1) commonly provided for a plurality of light emitting elements (for example, light emitting elements D1a, D1b, D1c) switches the light emitting element to be light-emitting. Instead of providing, the
なお、電圧制御回路14に共通に接続された発光素子D1a〜D3a,D1b〜D3b,D1c〜D3cは、何れも、1フィールドの期間中に少なくとも一度は発光するように制御されることが好ましい。それにより、表示データの欠落を防ぐことができる。
The light emitting elements D1a to D3a, D1b to D3b, and D1c to D3c commonly connected to the
このように、本実施の形態にかかる表示装置2は、表示装置1と同等程度の効果を奏することができる。また、本実施の形態にかかる表示装置2は、RGBの3色の発光素子を同時に発光させることができるため、カラーブレイクノイズを抑制することができる。さらに、本実施の形態にかかる表示装置2では、各画素回路がPWM方式の画素回路である場合、各画素回路によって駆動される複数の発光素子を同色にすることで、各画素回路の定電流の調整を例えば1フィールドあたり一回程度に抑制することができる。
As described above, the
本実施の形態では、発光素子群26_1〜26_3に対して共通の電圧制御回路14が設けられた場合を例に説明したが、これに限られない。例えば、発光素子群26_1〜26_3のそれぞれに個別の電圧制御回路14が設けられても良い。この場合、複数の電圧制御回路14は、発光素子群26_1〜26_3のそれぞれの発光を個別に制御することが可能になる。
In the present embodiment, the case where the common
続いて、表示装置2のいくつかの変形例について説明する。
Subsequently, some modifications of the
(表示装置2の第1の変形例)
図11は、表示装置2の第2の変形例を表示装置2aとして示す図である。また、図12は、表示装置2aの動作を示すタイミングチャートである。表示装置2aでは、表示装置2の場合と比較して、各発光素子の向き(接続関係)が逆になっている。
(First modification of display device 2)
FIG. 11 is a diagram showing a second modification of the
具体的には、発光素子群26_1を構成する発光素子D1a,D1b,D1cでは、それぞれのカソードがノードN_1を介して画素回路15_1に接続され、それぞれのアノードがノードNa,Nb,Ncを介して電圧制御回路14に接続されている。また、発光素子群26_2を構成する発光素子D2a,D2b,D2cでは、それぞれのカソードがノードN_2を介して画素回路15_2に接続され、それぞれのアノードがノードNa,Nb,Ncを介して電圧制御回路14に接続されている。さらに、発光素子群16_3を構成する発光素子D3a,D3b,D3cでは、それぞれのカソードがノードN_3を介して画素回路15_2に接続され、それぞれのアノードがノードNa,Nb,Ncを介して電圧制御回路14に接続されている。
Specifically, in the light emitting elements D1a, D1b, and D1c constituting the light emitting element group 26_1, their respective cathodes are connected to the pixel circuit 15_1 via the node N_1, and their respective anodes are connected to the pixel circuit 15_1 via the nodes Na, Nb, and Nc. It is connected to the
電圧制御回路14は、発光素子群26_1〜26_3と、基準電源である電源電圧源VDDと、の間に設けられ、ノードNa,Nb,Ncの何れかに対して選択的に電源電圧VDDを供給可能に構成されている。画素回路15_1〜15_3は、ノードNa,Nb,Ncの何れかに対して選択的に電源電圧VDDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1〜N_3に供給することにより(換言すると、映像信号D_1に応じた時分割期間のLED動作電圧をノードN_1〜N_3に印加することにより)、各発光素子群26_1〜26_3に設けられた複数(本例では3個)の発光素子の何れかを選択的に発光させる。
The
表示装置2aのその他の構成及び動作については、表示装置2の場合と同様であるため、その説明を省略する。
Since the other configurations and operations of the
表示装置2aは、表示装置2の場合と同等程度の効果を奏することができる。
The
(表示装置2の第2の変形例)
図13は、表示装置2の第2の変形例を表示装置2bとして示す図である。また、図14は、表示装置2bの動作を示すタイミングチャートである。表示装置2bでは、表示装置2の場合と比較して、各発光素子群26_1〜26_3を構成する発光素子の数が2倍(本例では6個)になっている。換言すると、各画素回路15_1〜15_3によって駆動される発光素子の数が2倍(本例では6個)になっている。なお、図13の例では、パネル21上において、画素回路15_1及び発光素子群26_1のみが示されている。
(Second modification of display device 2)
FIG. 13 is a diagram showing a second modification of the
具体的には、発光素子群26_1は、複数の発光素子Dとして、何れも赤色(R)の発光素子D1a,D1b,D1c,D1d,D1e,D1fを備えている。また、図示しない発光素子群26_2は、複数の発光素子Dとして、何れも緑色(G)の発光素子D2a,D2b,D2c,D2d,D2e,D2fを備えている。さらに、図示しない発光素子群26_3は、複数の発光素子Dとして、何れも青色(B)の発光素子D3a,D3b,D3c,D3d,D3e,D3fを備えている。 Specifically, the light emitting element group 26_1 includes red (R) light emitting elements D1a, D1b, D1c, D1d, D1e, and D1f as the plurality of light emitting elements D. Further, the light emitting element group 26_2 (not shown) includes green (G) light emitting elements D2a, D2b, D2c, D2d, D2e, and D2f as a plurality of light emitting elements D. Further, the light emitting element group 26_3 (not shown) includes blue (B) light emitting elements D3a, D3b, D3c, D3d, D3e, and D3f as a plurality of light emitting elements D.
発光素子群26_1を構成する発光素子D1a,D1b,D1c,D1d,D1e,D1fでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa,Nb,Nc,Nd,Ne,Nfを介して電圧制御回路14に接続されている。また、図示しない発光素子群26_2を構成する発光素子D2a,D2b,D2c,D2d,D2e,D2fでは、それぞれのアノードが、ノードN_2を介して画素回路15_2に接続され、それぞれのカソードが、ノードNa,Nb,Nc,Nd,Ne,Nfを介して電圧制御回路14に接続されている。さらに、図示しない発光素子群26_3を構成する発光素子D3a,D3b,D3c,D3d,D3e,D3fでは、それぞれのアノードが、ノードN_3を介して画素回路15_3に接続され、それぞれのカソードが、ノードNa,Nb,Nc,Nd,Ne,Nfを介して電圧制御回路14に接続されている。
In the light emitting elements D1a, D1b, D1c, D1d, D1e, and D1f constituting the light emitting element group 26_1, the respective anodes are connected to the pixel circuit 15_1 via the node N_1, and the respective cathodes are the nodes Na, Nb, Nc. , Nd, Ne, Nf and are connected to the
電圧制御回路14は、ノードNa,Nb,Nc,Nd,Ne,Nfの何れかに対して選択的に接地電圧GNDを供給可能に構成されている。画素回路15_1〜15_3は、ノードNa,Nb,Nc,Nd,Ne,Nfの何れかに対して選択的に接地電圧GNDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1〜N_3に供給することにより(換言すると、映像信号D_1に応じた時分割期間のLED動作電圧をノードN_1〜N_3に印加することにより)、各発光素子群26_1〜26_3に設けられた複数(本例では6個)の発光素子の何れかを選択的に発光させる。
The
例えば、電圧制御回路14は、1フィールドを構成する6つのサブフィールドのうち、第1のサブフィールドの期間中にノードNaに対して接地電圧GNDを供給することにより発光素子D1a〜D3aを発光させる。また、第2のサブフィールドの期間中にノードNbに対して接地電圧GNDを供給することにより発光素子D1b〜D3bを発光させる。また、第3のサブフィールドの期間中にノードNcに対して接地電圧GNDを供給することにより発光素子D1c〜D3cを発光させる。また、第4のサブフィールドの期間中にノードNdに対して接地電圧GNDを供給することにより発光素子D1d〜D3dを発光させる。また、第5のサブフィールドの期間中にノードNeに対して接地電圧GNDを供給することにより発光素子D1e〜D3eを発光させる。さらに、第6のサブフィールドの期間中にノードNfに対して接地電圧GNDを供給することにより発光素子D1f〜D3fを発光させる。
For example, the
表示装置2bのその他の構成及び動作については、表示装置2の場合と同様であるため、その説明を省略する。
Since the other configurations and operations of the
なお、各画素回路15_1〜15_pによって駆動される発光素子の数は、3個や6個である場合に限られず、任意の数であって良い。特に本実施の形態では、各画素回路15_1〜15_pによって駆動される発光素子の数は、RGBの3色の発光素子の単位で増減させることを考慮する必要がないため、3の倍数の個数である必要は無い。 The number of light emitting elements driven by each pixel circuit 15_1 to 15_p is not limited to 3 or 6, and may be any number. In particular, in the present embodiment, the number of light emitting elements driven by each pixel circuit 15_1 to 15_p does not need to be considered to be increased or decreased in units of three color light emitting elements of RGB, so the number is a multiple of three. It doesn't have to be.
このように、表示装置2bは、各発光素子を発光させるための十分な駆動期間を確保できることを条件にして、各画素回路15_1〜15_pによって駆動される発光素子の数を増加させることにより、画素回路の数をさらに低減させることができる。なお、各発光素子は、図11の場合のように逆向きに置き換えられても良い。
As described above, the
<実施の形態3>
図15は、実施の形態3に係る表示装置3の構成例を示す図である。
表示装置3は、表示装置1と比較して、パネル11の代わりにパネル31を備える。パネル31には、m(mは2以上の整数)行かつn(nは2以上の整数)列の複数の赤色(R)の発光素子Dが設けられている。なお、図示されていないが、パネル31には、複数の赤色(R)の発光素子Dに対応する複数の緑色(G)の発光素子D及び複数の青色(B)の発光素子Dも設けられている。以下では、特に断りが無い限り、図示された複数の赤色(R)の発光素子Dについて説明するが、図示しない複数の緑色(G)の発光素子D及び複数の青色(B)の発光素子Dについても、複数の赤色(R)の発光素子Dに採用される構成と同様の構成が採用される。
<
FIG. 15 is a diagram showing a configuration example of the
The
本実施の形態では、m行×n列の行列状に設けられた複数の発光素子Dの各列において、r(rは2以上かつm以下の整数)行分の発光素子D(即ち、r個の発光素子D)からなる発光素子群36が構成されている。図15の例では、各列において、4行分の発光素子Dからなる発光素子群36が構成されている。なお、図15には、複数の発光素子群36の一部として、4列分の発光素子群36_1〜36_4が示されている。
In the present embodiment, in each column of a plurality of light emitting elements D provided in a matrix of m rows × n columns, r (r is an integer of 2 or more and m or less) rows of light emitting elements D (that is, r). A light emitting
具体的には、1列目の1行目から4行目までの4個の発光素子D1a〜D1dによって、発光素子群36_1が構成されている。また、2列目の1行目から4行目までの4個の発光素子D2a〜D2dによって、発光素子群36_2が構成されている。また、3列目の1行目から4行目までの4個の発光素子D3a〜D3dによって、発光素子群36_3が構成されている。また、4列目の1行目から4行目までの4個の発光素子D4a〜D4dによって、発光素子群36_4が構成されている。 Specifically, the light emitting element group 36_1 is composed of four light emitting elements D1a to D1d from the first row to the fourth row in the first column. Further, the light emitting element group 36_2 is composed of four light emitting elements D2a to D2d from the first row to the fourth row in the second column. Further, the light emitting element group 36_3 is composed of four light emitting elements D3a to D3d from the first row to the fourth row in the third column. Further, the light emitting element group 36_4 is composed of four light emitting elements D4a to D4d from the first row to the fourth row in the fourth column.
また、図15には、複数の画素回路15の一部として、発光素子群36_1〜36_4のそれぞれを駆動する画素回路15_1〜15_4が示されている。
Further, FIG. 15 shows pixel circuits 15_1 to 15_4 for driving each of the light emitting element groups 36_1 to 36_4 as a part of the plurality of
電圧制御回路14は、発光素子群36_1〜36_4と、基準電源である接地電圧源GNDと、の間に設けられている。なお、本実施の形態では、電圧制御回路14が、発光素子群36_1〜36_4に対して共通に設けられている場合を例に説明する。
The
より具体的には、発光素子群36_1を構成する発光素子D1a〜D1dでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群36_2を構成する発光素子D2a〜D2dでは、それぞれのアノードが、ノードN_2を介して画素回路15_2に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群36_3を構成する発光素子D3a〜D3dでは、それぞれのアノードが、ノードN_3を介して画素回路15_3に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群36_4を構成する発光素子D4a〜D4dでは、それぞれのアノードが、ノードN_4を介して画素回路15_4に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。
More specifically, in the light emitting elements D1a to D1d constituting the light emitting element group 36_1, each anode is connected to the pixel circuit 15_1 via the node N_1, and each cathode has a voltage via the nodes Na to Nd. It is connected to the
電圧制御回路14は、ノードNa〜Ndの何れかに対して選択的に接地電圧GNDを供給可能に構成されている。画素回路15_1〜15_4は、ノードNa〜Ndの何れかに対して選択的に接地電圧GNDが供給されている状態で、映像信号D_1〜D_4(データドライバ12からデータ線D_1〜D_4に供給された映像信号)に応じた時分割期間の定電流信号をノードN_1〜N_4に供給することにより(換言すると、映像信号D_1〜D_4に応じた時分割期間のLED動作電圧をノードN_1〜N_4に印加することにより)、各発光素子群36_1〜36_4に設けられた複数(本例では4個)の発光素子の何れかを選択的に発光させる。
The
例えば、電圧制御回路14は、1フィールドを構成する4個のサブフィールドのうち、第1のサブフィールドの期間中にノードNaに対して接地電圧GNDを供給することにより、発光素子群36_1〜36_4のそれぞれに設けられた1行目の発光素子D1a〜D4aを発光させる。また、電圧制御回路14は、第2のサブフィールドの期間中にノードNbに対して接地電圧GNDを供給することにより、発光素子群36_1〜36_4のそれぞれに設けられた2行目の発光素子D1b〜D4bを発光させる。また、電圧制御回路14は、第3のサブフィールドの期間中にノードNcに対して接地電圧GNDを供給することにより、発光素子群36_1〜36_4のそれぞれに設けられた3行目の発光素子D1c〜D4cを発光させる。また、電圧制御回路14は、第4のサブフィールドの期間中にノードNdに対して接地電圧GNDを供給することにより、発光素子群36_1〜36_4のそれぞれに設けられた4行目の発光素子D1d〜D4dを発光させる。
For example, the
表示装置3のその他の構成については、表示装置1の場合と同様であるため、その説明を省略する。
Since the other configurations of the
(タイミングチャート)
図16は、表示装置3の動作を示すタイミングチャートである。なお、図16の例では、1フィールドが、各発光素子群36_1〜36_4に設けられた発光素子の数と同じ4個のサブフィールドによって構成されている。例えば、時刻t31〜t39の1フィールドは、時刻t31〜t33の第1のサブフィールド、時刻t33〜t35の第2のサブフィールド、時刻t35〜t37の第3のサブフィールド、及び、時刻t37〜t39の第4のサブフィールドによって構成されている。以下、詳細に説明する。
(Timing chart)
FIG. 16 is a timing chart showing the operation of the
まず、1行目に設けられた発光素子D1a〜D4a向けの映像信号D_1〜D_4が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がる(時刻t31)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1〜D_4が供給される。 First, the gate control signal G_1 temporarily rises as the video signals D_1 to D_1 provided for the light emitting elements D1a to D4a on the first line are output (time t31). As a result, the respective video signals D_1 to D_4 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1〜D_4の供給が完了すると(即ち、ゲート制御信号G_1が立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNaのみに対して接地電圧GNDを供給する(時刻t32〜t33)。
When the supply of the respective video signals D_1 to D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when the gate control signal G_1 goes down), the
電圧制御回路14からノードNaに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t32)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1〜D_4に応じた時分割期間中、定電流信号が供給され続ける(時刻t32〜t33内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、1行目に設けられた発光素子D1a〜D4aはそれぞれに割り当てられた時分割期間において発光する(時刻t32〜t33内の任意の範囲)。 As a result, the light emitting elements D1a to D4a provided in the first line emit light in the time division period assigned to each (any range within the time t32 to t33).
その後、2行目に設けられた発光素子D1b〜D4b向けの映像信号D_1〜D_4が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がる(時刻t33)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1〜D_4が供給される。 After that, the gate control signal G_1 temporarily rises as the video signals D_1 to D_1 provided for the light emitting elements D1b to D4b provided on the second line are output (time t33). As a result, the respective video signals D_1 to D_4 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1〜D_4の供給が完了すると(即ち、ゲート制御信号G_1が立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNbのみに対して接地電圧GNDを供給する(時刻t34〜t35)。
When the supply of the respective video signals D_1 to D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when the gate control signal G_1 goes down), the
電圧制御回路14からノードNbに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t34)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1〜D_4に応じた時分割期間中、定電流信号が供給され続ける(時刻t34〜t35内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、2行目に設けられた発光素子D1b〜D4bはそれぞれに割り当てられた時分割期間において発光する(時刻t34〜t35内の任意の範囲)。 As a result, the light emitting elements D1b to D4b provided in the second line emit light in the time division period assigned to each (any range within the time t34 to t35).
その後、3行目に設けられた発光素子D1c〜D4c向けの映像信号D_1〜D_4が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がる(時刻t35)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1〜D_4が供給される。 After that, the gate control signal G_1 temporarily rises as the video signals D_1 to D_1 provided for the light emitting elements D1c to D4c provided on the third line are output (time t35). As a result, the respective video signals D_1 to D_4 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1〜D_4の供給が完了すると(即ち、ゲート制御信号G_1が立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNcのみに対して接地電圧GNDを供給する(時刻t36〜t37)。
When the supply of the respective video signals D_1 to D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when the gate control signal G_1 goes down), the
電圧制御回路14からノードNcに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t36)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1〜D_4に応じた時分割期間中、定電流信号が供給され続ける(時刻t36〜t37内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、3行目に設けられた発光素子D1c〜D4cはそれぞれに割り当てられた時分割期間において発光する(時刻t36〜t37内の任意の範囲)。 As a result, the light emitting elements D1c to D4c provided in the third line emit light in the time division period assigned to each (any range within the time t36 to t37).
その後、4行目に設けられた発光素子D1d〜D4d向けの映像信号D_1〜D_4が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がる(時刻t37)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1〜D_4が供給される。 After that, the gate control signal G_1 temporarily rises as the video signals D_1 to D_1 provided for the light emitting elements D1d to D4d provided on the fourth line are output (time t37). As a result, the respective video signals D_1 to D_4 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1〜D_4の供給が完了すると(即ち、ゲート制御信号G_1が立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNdのみに対して接地電圧GNDを供給する(時刻t38〜t39)。
When the supply of the respective video signals D_1 to D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when the gate control signal G_1 goes down), the
電圧制御回路14からノードNdに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t38)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1〜D_4に応じた時分割期間中、定電流信号が供給され続ける(時刻t38〜t39内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、4行目に設けられた発光素子D1d〜D4dはそれぞれに割り当てられた時分割期間において発光する(時刻t38〜t39内の任意の範囲)。 As a result, the light emitting elements D1d to D4d provided on the fourth line emit light in the time division period assigned to each (any range within the time t38 to t39).
つまり、図16の例では、1フィールドを構成する第1〜第4のサブフィールドの期間のうち、第1のサブフィールドの期間中に1行目の発光素子D1a〜D4aを発光させ、第2のサブフィールドの期間中に2行目の発光素子D1b〜D4bを発光させ、第3のサブフィールドの期間中に3行目の発光素子D1c〜D4cを発光させ、第4のサブフィールドの期間中に4行目の発光素子D1d〜D4dを発光させている。 That is, in the example of FIG. 16, among the periods of the first to fourth subfields constituting one field, the light emitting elements D1a to D4a of the first row are made to emit light during the period of the first subfield, and the second During the period of the subfield, the light emitting elements D1b to D4b in the second row are made to emit light, and during the period of the third subfield, the light emitting elements D1c to D4c in the third row are made to emit light, and during the period of the fourth subfield. The light emitting elements D1d to D4d on the fourth line are made to emit light.
ここで、本実施の形態では、複数の発光素子(例えば発光素子D1a〜D1d)に対して共通に設けられた画素回路(例えば画素回路15_1)が発光対象の発光素子を切り替えるためのスイッチを備える代わりに、パネル31外に設けられた電圧制御回路14が、これら複数の発光素子の何れかに対して選択的に基準電圧(接地電圧GND)を供給することによって発光対象の発光素子を切り替えている。それにより、表示装置3は、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。具体的には、本実施の形態では、複数の発光素子のそれぞれに個別に画素回路を設ける場合と比較して、画素回路の数をr分の1(本例では4分の1)程度にまで低減させることができる。また、それに伴って、ゲートドライバ13の規模、及び、行走査線の本数を、r分の1程度にまで低減させることができる。
Here, in the present embodiment, a pixel circuit (for example, pixel circuit 15_1) commonly provided for a plurality of light emitting elements (for example, light emitting elements D1a to D1d) includes a switch for switching the light emitting element to be light-emitting. Instead, the
なお、電圧制御回路14に共通に接続された発光素子D1a〜D4a,D1b〜D4b,D1c〜D4c,D1d〜D4dは、何れも、1フィールドの期間中に少なくとも一度は発光するように制御されることが好ましい。それにより、表示データの欠落を防ぐことができる。
The light emitting elements D1a to D4a, D1b to D4b, D1c to D4c, and D1d to D4d commonly connected to the
このように、本実施の形態にかかる表示装置3は、表示装置1と同等程度の効果を奏することができる。本実施の形態では、複数の発光素子のそれぞれに個別に画素回路を設ける場合と比較して、画素回路の数をr分の1(本例では4分の1)程度にまで低減させることができる。また、それに伴って、ゲートドライバ13の規模、及び、行走査線の本数を、r分の1程度にまで低減させることができる。さらに、本実施の形態にかかる表示装置3では、行列状に設けられた複数の発光素子のうち同じ行に配置された複数の発光素子と、電圧制御回路14と、が共通の電源ラインによって接続されている。それにより、電源ラインの配線が例えば横方向(X軸方向)に直線的になるため、当該電源ラインの配線が容易になる。なお、各発光素子は、他の実施の形態の場合と同様に、逆向きに置き換えられても良い。
As described above, the
本実施の形態では、4列分の発光素子群36_1〜36_4に対して共通の電圧制御回路14が設けられた場合を例に説明したが、これに限られない。1以上かつn以下の任意の整数列分の発光素子群36に対して共通の電圧制御回路14が設けられて良い。
In the present embodiment, the case where the common
また、本実施の形態では、各画素回路15_1〜15_4によって駆動される発光素子の数が4個である場合を例に説明したが、これに限られない。各画素回路15_1〜15_4によって駆動される発光素子の数は、2以上かつm以下の任意の整数であって良い。 Further, in the present embodiment, the case where the number of light emitting elements driven by each pixel circuit 15_1 to 15_4 is four has been described as an example, but the present invention is not limited to this. The number of light emitting elements driven by each pixel circuit 15_1 to 15_4 may be an arbitrary integer of 2 or more and m or less.
また、m行×n列の行列状に設けられた複数の発光素子Dの各列には、r行分の発光素子Dからなる発光素子群36が複数構成されても良い。具体的には、例えば、m=8、r=4の場合、各列の1行目から4行目までの4個の発光素子Dによって一つの発光素子群36が構成され、各列の5行目から8行目までの4個の発光素子Dによってもう一つの発光素子群36が構成されても良い。このとき、各列に設けられた複数の発光素子群36は、互いに異なる画素回路15によって駆動される。
Further, a plurality of light emitting
さらに、本実施の形態では、複数の発光素子Dが何れも赤色(R)の発光素子である場合を例に説明したが、これに限られない。複数の発光素子Dは、何れも緑色(G)の発光素子であっても良いし、何れも青色(B)の発光素子であっても良いし、或いは、それぞれ3色(RGB)のうちの任意の発光素子であっても良い。 Further, in the present embodiment, the case where the plurality of light emitting elements D are all red (R) light emitting elements has been described as an example, but the present invention is not limited to this. The plurality of light emitting elements D may be green (G) light emitting elements, all may be blue (B) light emitting elements, or each of the three colors (RGB). It may be any light emitting element.
<実施の形態4>
図17は、実施の形態4に係る表示装置4の構成例を示す図である。
表示装置4は、表示装置1と比較して、パネル11の代わりにパネル41を備える。パネル41には、m行かつn列の複数の赤色(R)の発光素子Dが設けられている。なお、図示されていないが、パネル41には、複数の赤色(R)の発光素子Dに対応する複数の緑色(G)の発光素子D及び複数の青色(B)の発光素子Dも設けられている。以下では、特に断りが無い限り、図示された複数の赤色(R)の発光素子Dについて説明するが、図示しない複数の緑色(G)の発光素子D及び複数の青色(B)の発光素子Dについても、複数の赤色(R)の発光素子Dに採用される構成と同様の構成が採用される。
<
FIG. 17 is a diagram showing a configuration example of the
The
本実施の形態では、m行×n列の行列状に設けられた複数の発光素子Dの各行において、s(sは2以上かつn以下の整数)列分の発光素子D(即ち、s個の発光素子D)からなる発光素子群46が構成されている。図17の例では、各行において、4列分の発光素子Dからなる発光素子群46が構成されている。なお、図17には、複数の発光素子群46の一部として、4行分の発光素子群46_1〜46_4が示されている。
In the present embodiment, in each row of a plurality of light emitting elements D provided in a matrix of m rows × n columns, s (that is, s) of light emitting elements D (that is, s) for s (s is an integer of 2 or more and n or less) columns. The light emitting
具体的には、1行目の1列目から4列目までの4個の発光素子D1a〜D1dによって、発光素子群46_1が構成されている。また、2行目の1列目から4列目までの4個の発光素子D2a〜D2dによって、発光素子群46_2が構成されている。また、3行目の1列目から4列目までの4個の発光素子D3a〜D3dによって、発光素子群46_3が構成されている。また、4行目の1列目から4列目までの4個の発光素子D4a〜D4dによって、発光素子群46_4が構成されている。 Specifically, the light emitting element group 46_1 is composed of four light emitting elements D1a to D1d from the first column to the fourth column in the first row. Further, the light emitting element group 46_2 is composed of four light emitting elements D2a to D2d from the first column to the fourth column in the second row. Further, the light emitting element group 46_3 is composed of four light emitting elements D3a to D3d from the first column to the fourth column in the third row. Further, the light emitting element group 46_4 is composed of four light emitting elements D4a to D4d from the first column to the fourth column in the fourth row.
また、図17には、複数の画素回路15の一部として、発光素子群46_1〜46_4のそれぞれを駆動する画素回路15_1〜15_4が示されている。
Further, FIG. 17 shows pixel circuits 15_1 to 15_4 for driving each of the light emitting element groups 46_1 to 46_4 as a part of the plurality of
電圧制御回路14は、発光素子群46_1〜46_4と、基準電源である接地電圧源GNDと、の間に設けられている。なお、本実施の形態では、電圧制御回路14が、発光素子群46_1〜46_4に対して共通に設けられている場合を例に説明する。
The
より具体的には、発光素子群46_1を構成する発光素子D1a〜D1dでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群46_2を構成する発光素子D2a〜D2dでは、それぞれのアノードが、ノードN_2を介して画素回路15_2に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群46_3を構成する発光素子D3a〜D3dでは、それぞれのアノードが、ノードN_3を介して画素回路15_3に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群46_4を構成する発光素子D4a〜D4dでは、それぞれのアノードが、ノードN_4を介して画素回路15_4に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。
More specifically, in the light emitting elements D1a to D1d constituting the light emitting element group 46_1, each anode is connected to the pixel circuit 15_1 via the node N_1, and each cathode has a voltage via the nodes Na to Nd. It is connected to the
電圧制御回路14は、ノードNa〜Ndの何れかに対して選択的に接地電圧GNDを供給可能に構成されている。画素回路15_1〜15_4は、ノードNa〜Ndの何れかに対して選択的に接地電圧GNDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1〜N_4に供給することにより(換言すると、映像信号D_1に応じた時分割期間のLED動作電圧をノードN_1〜N_4に印加することにより)、各発光素子群46_1〜46_4に設けられた複数(本例では4個)の発光素子の何れかを選択的に発光させる。
The
例えば、電圧制御回路14は、1フィールドを構成する4個のサブフィールドのうち、第1のサブフィールドの期間中にノードNaに対して接地電圧GNDを供給することにより、発光素子群46_1〜46_4のそれぞれに設けられた1列目の発光素子D1a〜D4aを発光させる。また、電圧制御回路14は、第2のサブフィールドの期間中にノードNbに対して接地電圧GNDを供給することにより、発光素子群46_1〜46_4のそれぞれに設けられた2列目の発光素子D1b〜D4bを発光させる。また、電圧制御回路14は、第3のサブフィールドの期間中にノードNcに対して接地電圧GNDを供給することにより、発光素子群46_1〜46_4のそれぞれに設けられた3列目の発光素子D1c〜D4cを発光させる。また、電圧制御回路14は、第4のサブフィールドの期間中にノードNdに対して接地電圧GNDを供給することにより、発光素子群46_1〜46_4のそれぞれに設けられた4列目の発光素子D1d〜D4dを発光させる。
For example, the
表示装置4のその他の構成については、表示装置1の場合と同様であるため、その説明を省略する。
Since the other configurations of the
(タイミングチャート)
図18は、表示装置4の動作を示すタイミングチャートである。なお、図18の例では、1フィールドが、各発光素子群46_1〜46_4に設けられた発光素子の数と同じ4個のサブフィールドによって構成されている。例えば、時刻t41〜t61の1フィールドは、時刻t41〜t46の第1のサブフィールド、時刻t46〜t51の第2のサブフィールド、時刻t51〜t56の第3のサブフィールド、及び、時刻t56〜t61の第4のサブフィールドによって構成されている。以下、詳細に説明する。
(Timing chart)
FIG. 18 is a timing chart showing the operation of the
まず、1列目に設けられた発光素子D1a〜D4a向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_4が順番に一時的に立ち上がる(時刻t41〜t44)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 First, as the plurality of video signals D_1 provided for the light emitting elements D1a to D4a in the first row are sequentially output, the gate control signals G_1 to G_1 are temporarily raised in order (time t41 to t44). ). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNaのみに対して接地電圧GNDを供給する(時刻t45〜t46)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_1 are turned down), the
電圧制御回路14からノードNaに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t45)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t45〜t46内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、1列目に設けられた発光素子D1a〜D4aはそれぞれに割り当てられた時分割期間において発光する(時刻t45〜t46内の任意の範囲)。 As a result, the light emitting elements D1a to D4a provided in the first row emit light in the time division period assigned to each (any range within the time t45 to t46).
その後、2列目に設けられた発光素子D1b〜D4b向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_4が順番に一時的に立ち上がる(時刻t46〜t49)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1b to D4b provided in the second row are sequentially output, the gate control signals G_1 to G_1 are temporarily raised in order (time t46 to t49). ). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNbのみに対して接地電圧GNDを供給する(時刻t50〜t51)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_1 are turned down), the
電圧制御回路14からノードNbに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t50)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t50〜t51内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、2列目に設けられた発光素子D1b〜D4bはそれぞれに割り当てられた時分割期間において発光する(時刻t50〜t51内の任意の範囲)。 As a result, the light emitting elements D1b to D4b provided in the second row emit light in the time division period assigned to each (any range within the time t50 to t51).
その後、3列目に設けられた発光素子D1c〜D4c向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_4が順番に一時的に立ち上がる(時刻t51〜t54)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1c to D4c provided in the third row are sequentially output, the gate control signals G_1 to G_1 are temporarily raised in order (time t51 to t54). ). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNcのみに対して接地電圧GNDを供給する(時刻t55〜t56)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_1 are turned down), the
電圧制御回路14からノードNcに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t55)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t55〜t56内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、3列目に設けられた発光素子D1c〜D4cはそれぞれに割り当てられた時分割期間において発光する(時刻t55〜t56内の任意の範囲)。 As a result, the light emitting elements D1c to D4c provided in the third row emit light in the time division period assigned to each (any range within the time t55 to t56).
その後、4列目に設けられた発光素子D1d〜D4d向けの複数の映像信号D_1が順番に出力されるのに伴って、ゲート制御信号G_1〜G_4が順番に一時的に立ち上がる(時刻t56〜t59)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号D_1が供給される。 After that, as the plurality of video signals D_1 for the light emitting elements D1d to D4d provided in the fourth row are sequentially output, the gate control signals G_1 to G_1 are temporarily raised in order (time t56 to t59). ). As a result, the respective video signals D_1 are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号D_1の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNdのみに対して接地電圧GNDを供給する(時刻t60〜t61)。
When the supply of the respective video signals D_1 to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_1 are turned down), the
電圧制御回路14からノードNdに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t60)。そして、ノードN_1〜N_4には、それぞれの映像信号D_1に応じた時分割期間中、定電流信号が供給され続ける(時刻t60〜t61内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、4列目に設けられた発光素子D1d〜D4dはそれぞれに割り当てられた時分割期間において発光する(時刻t60〜t61内の任意の範囲)。 As a result, the light emitting elements D1d to D4d provided in the fourth row emit light in the time division period assigned to each (any range within the time t60 to t61).
つまり、図18の例では、1フィールドを構成する第1〜第4のサブフィールドの期間のうち、第1のサブフィールドの期間中に1列目の発光素子D1a〜D4aを発光させ、第2のサブフィールドの期間中に2列目の発光素子D1b〜D4bを発光させ、第3のサブフィールドの期間中に3列目の発光素子D1c〜D4cを発光させ、第4のサブフィールドの期間中に4列目の発光素子D1d〜D4dを発光させている。 That is, in the example of FIG. 18, among the periods of the first to fourth subfields constituting one field, the light emitting elements D1a to D4a in the first row are made to emit light during the period of the first subfield, and the second During the period of the subfield, the light emitting elements D1b to D4b in the second row are made to emit light, and during the period of the third subfield, the light emitting elements D1c to D4c in the third row are made to emit light, and during the period of the fourth subfield. The light emitting elements D1d to D4d in the fourth row are made to emit light.
ここで、本実施の形態では、複数の発光素子(例えば発光素子D1a〜D1d)に対して共通に設けられた画素回路(例えば画素回路15_1)が発光対象の発光素子を切り替えるためのスイッチを備える代わりに、パネル41外に設けられた電圧制御回路14が、これら複数の発光素子の何れかに対して選択的に基準電圧(接地電圧GND)を供給することによって発光対象の発光素子を切り替えている。それにより、表示装置4は、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。具体的には、本実施の形態では、複数の発光素子のそれぞれに個別に画素回路を設ける場合と比較して、画素回路の数をs分の1(本例では4分の1)程度にまで低減させることができる。また、それに伴って、データドライバ12の規模、及び、データ線の本数を、s分の1程度にまで低減させることができる。
Here, in the present embodiment, a pixel circuit (for example, pixel circuit 15_1) commonly provided for a plurality of light emitting elements (for example, light emitting elements D1a to D1d) includes a switch for switching the light emitting element to be light-emitting. Instead, the
なお、電圧制御回路14に共通に接続された発光素子D1a〜D4a,D1b〜D4b,D1c〜D4c,D1d〜D4dは、何れも、1フィールドの期間中に少なくとも一度は発光するように制御されることが好ましい。それにより、表示データの欠落を防ぐことができる。
The light emitting elements D1a to D4a, D1b to D4b, D1c to D4c, and D1d to D4d commonly connected to the
このように、本実施の形態にかかる表示装置4は、表示装置1と同等程度の効果を奏することができる。本実施の形態では、複数の発光素子のそれぞれに個別に画素回路を設ける場合と比較して、画素回路の数をs分の1(本例では4分の1)程度にまで低減させることができる。また、それに伴って、データドライバ12の規模、及び、データ線の本数を、s分の1程度にまで低減させることができる。さらに、本実施の形態にかかる表示装置4では、行列状に設けられた複数の発光素子のうち同じ列に配置された複数の発光素子と、電圧制御回路14と、が共通の電源ラインによって接続されている。それにより、電源ラインの配線が例えば縦方向(Y軸方向)に直線的になるため、当該電源ラインの配線が容易になる。なお、各発光素子は、他の実施の形態の場合と同様に、逆向きに置き換えられても良い。
As described above, the
本実施の形態では、4行分の発光素子群46_1〜46_4に対して共通の電圧制御回路14が設けられた場合を例に説明したが、これに限られない。1以上かつm以下の任意の整数行分の発光素子群46に対して共通の電圧制御回路14が設けられて良い。
In the present embodiment, the case where the common
また、本実施の形態では、各画素回路15_1〜15_4によって駆動される発光素子の数が4個である場合を例に説明したが、これに限られない。各画素回路15_1〜15_4によって駆動される発光素子の数は、2以上かつn以下の任意の整数であって良い。 Further, in the present embodiment, the case where the number of light emitting elements driven by each pixel circuit 15_1 to 15_4 is four has been described as an example, but the present invention is not limited to this. The number of light emitting elements driven by each pixel circuit 15_1 to 15_4 may be an arbitrary integer of 2 or more and n or less.
また、m行×n列の行列状に設けられた複数の発光素子Dの各行には、s列分の発光素子Dからなる発光素子群46が複数構成されても良い。具体的には、例えば、n=8、s=4の場合、各行の1列目から4列目までの4個の発光素子Dによって一つの発光素子群46が構成され、各行の5列目から8列目までの4個の発光素子Dによってもう一つの発光素子群46が構成されても良い。このとき、各行に設けられた複数の発光素子群46は、互いに異なる画素回路15によって駆動される。
Further, a plurality of light emitting
さらに、本実施の形態では、複数の発光素子Dが何れも赤色(R)の発光素子である場合を例に説明したが、これに限られない。複数の発光素子Dは、何れも緑色(G)の発光素子であっても良いし、何れも青色(B)の発光素子であっても良いし、或いは、それぞれ3色(RGB)のうちの任意の発光素子であっても良い。 Further, in the present embodiment, the case where the plurality of light emitting elements D are all red (R) light emitting elements has been described as an example, but the present invention is not limited to this. The plurality of light emitting elements D may be green (G) light emitting elements, all may be blue (B) light emitting elements, or each of the three colors (RGB). It may be any light emitting element.
<実施の形態5>
図19は、実施の形態5に係る表示装置5の構成例を示す図である。
表示装置5は、表示装置1と比較して、パネル11の代わりにパネル51を備える。パネル51には、m行かつn列の複数の赤色(R)の発光素子Dが設けられている。なお、図示されていないが、パネル51には、複数の赤色(R)の発光素子Dに対応する複数の緑色(G)の発光素子D及び複数の青色(B)の発光素子Dも設けられている。以下では、特に断りが無い限り、図示された複数の赤色(R)の発光素子Dについて説明するが、図示しない複数の緑色(G)の発光素子D及び複数の青色(B)の発光素子Dについても、複数の赤色(R)の発光素子Dに採用される構成と同様の構成が採用される。
<Embodiment 5>
FIG. 19 is a diagram showing a configuration example of the display device 5 according to the fifth embodiment.
The display device 5 includes a
表示装置5では、m行×n列の行列状に設けられた複数の発光素子Dによって、r行分×s列分の発光素子D(即ち、r×s個の発光素子D)からなる発光素子群56が複数構成されている。図19の例では、2行分×2列分の4個の発光素子Dからなる発光素子群56が複数構成されている。なお、図19には、複数の発光素子群56の一部として、4個の発光素子群56_1〜56_4が示されている。
In the display device 5, light emission composed of r rows × s columns of light emitting elements D (that is, r × s light emitting elements D) by a plurality of light emitting elements D provided in a matrix of m rows × n columns. A plurality of
具体的には、1〜2行目の1列目から2列目までの4個の発光素子D1a〜D1dによって、発光素子群56_1が構成されている。また、3〜4行目の1列目から2列目までの4個の発光素子D2a〜D2dによって、発光素子群56_2が構成されている。また、1〜2行目の3列目から4列目までの4個の発光素子D3a〜D3dによって、発光素子群56_3が構成されている。また、3〜4行目の3列目から4列目までの4個の発光素子D4a〜D4dによって、発光素子群56_4が構成されている。 Specifically, the light emitting element group 56_1 is composed of four light emitting elements D1a to D1d from the first column to the second column in the first and second rows. Further, the light emitting element group 56_2 is composed of four light emitting elements D2a to D2d from the first column to the second column in the third to fourth rows. Further, the light emitting element group 56_3 is composed of four light emitting elements D3a to D3d from the third column to the fourth column in the first and second rows. Further, the light emitting element group 56_4 is composed of four light emitting elements D4a to D4d from the third column to the fourth column in the third to fourth rows.
また、図19には、複数の画素回路15の一部として、発光素子群56_1〜56_4のそれぞれを駆動する画素回路15_1〜15_4が示されている。
Further, FIG. 19 shows pixel circuits 15_1 to 15_4 for driving each of the light emitting element groups 56_1 to 56_4 as a part of the plurality of
電圧制御回路14は、発光素子群56_1〜56_4と、基準電源である接地電圧源GNDと、の間に設けられている。なお、本実施の形態では、電圧制御回路14が、発光素子群56_1〜56_4に対して共通に設けられている場合を例に説明する。
The
より具体的には、発光素子群56_1を構成する発光素子D1a〜D1dでは、それぞれのアノードが、ノードN_1を介して画素回路15_1に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群56_2を構成する発光素子D2a〜D2dでは、それぞれのアノードが、ノードN_2を介して画素回路15_2に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群56_3を構成する発光素子D3a〜D3dでは、それぞれのアノードが、ノードN_3を介して画素回路15_3に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。また、発光素子群56_4を構成する発光素子D4a〜D4dでは、それぞれのアノードが、ノードN_4を介して画素回路15_4に接続され、それぞれのカソードが、ノードNa〜Ndを介して電圧制御回路14に接続されている。
More specifically, in the light emitting elements D1a to D1d constituting the light emitting element group 56_1, each anode is connected to the pixel circuit 15_1 via the node N_1, and each cathode has a voltage via the nodes Na to Nd. It is connected to the
電圧制御回路14は、ノードNa〜Ndの何れかに対して選択的に接地電圧GNDを供給可能に構成されている。画素回路15_1〜15_4は、ノードNa〜Ndの何れかに対して選択的に接地電圧GNDが供給されている状態で、映像信号D_1に応じた時分割期間の定電流信号をノードN_1,N_2に供給し、かつ、映像信号D_2に応じた時分割期間の定電流信号をノードN_3,N_4に供給することにより、各発光素子群56_1〜56_4に設けられた複数(本例では4個)の発光素子の何れかを選択的に発光させる。
The
例えば、電圧制御回路14は、1フィールドを構成する4個のサブフィールドのうち、第1のサブフィールドの期間中にノードNaに対して接地電圧GNDを供給することにより、各発光素子群56_1〜56_4における1行目かつ1列目の発光素子(即ち、各発光素子群における左上の発光素子)D1a〜D4aを発光させる。また、電圧制御回路14は、第2のサブフィールドの期間中にノードNbに対して接地電圧GNDを供給することにより、各発光素子群56_1〜56_4における2行目かつ1列目の発光素子(即ち、各発光素子群における左下の発光素子)D1b〜D4bを発光させる。また、電圧制御回路14は、第3のサブフィールドの期間中にノードNcに対して接地電圧GNDを供給することにより、各発光素子群56_1〜56_4における1行目かつ2列目の発光素子(即ち、各発光素子群における右上の発光素子)D1c〜D4cを発光させる。また、電圧制御回路14は、第4のサブフィールドの期間中にノードNdに対して接地電圧GNDを供給することにより、各発光素子群56_1〜56_4における2行目かつ2列目の発光素子(即ち、各発光素子群における右下の発光素子)D1d〜D4dを発光させる。
For example, the
表示装置5のその他の構成については、表示装置1の場合と同様であるため、その説明を省略する。
Since the other configurations of the display device 5 are the same as those of the
(タイミングチャート)
図20は、表示装置5の動作を示すタイミングチャートである。なお、図20の例では、1フィールドが、各発光素子群56_1〜56_4に設けられた発光素子の数と同じ4個のサブフィールドによって構成されている。例えば、時刻t71〜t83の1フィールドは、時刻t71〜t74の第1のサブフィールド、時刻t74〜t77の第2のサブフィールド、時刻t77〜t80の第3のサブフィールド、及び、時刻t80〜t83の第4のサブフィールドによって構成されている。以下、詳細に説明する。
(Timing chart)
FIG. 20 is a timing chart showing the operation of the display device 5. In the example of FIG. 20, one field is composed of four subfields, which is the same as the number of light emitting elements provided in each light emitting element group 56_1 to 56_4. For example, one field at times t71 to t83 includes a first subfield at times t71 to t74, a second subfield at times t74 to t77, a third subfield at times t77 to t80, and times t80 to t83. It is composed of the fourth subfield of. Hereinafter, a detailed description will be given.
まず、発光素子D1a,D3a向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がり(時刻t71)、続けて、発光素子D2a,D4a向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_2が一時的に立ち上がる(時刻t72)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号が供給される。 First, as the video signals D_1 and D_2 for the light emitting elements D1a and D3a are output, the gate control signal G_1 temporarily rises (time t71), and subsequently, the video signals D_1 for the light emitting elements D2a and D4a. , D_2 is output, and the gate control signal G_2 temporarily rises (time t72). As a result, the respective video signals are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNaのみに対して接地電圧GNDを供給する(時刻t73〜t74)。
When the supply of the respective video signals to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_4 are turned down), the
電圧制御回路14からノードNaに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t73)。そして、ノードN_1〜N_4には、それぞれの映像信号に応じた時分割期間中、定電流信号が供給され続ける(時刻t73〜t74内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、発光素子D1a〜D4aはそれぞれに割り当てられた時分割期間において発光する(時刻t73〜t74内の任意の範囲)。 As a result, the light emitting elements D1a to D4a emit light in the time division period assigned to each (any range within the time t73 to t74).
その後、発光素子D1b,D3b向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がり(時刻t74)、続けて、発光素子D2b,D4b向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_2が一時的に立ち上がる(時刻t75)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号が供給される。 After that, as the video signals D_1 and D_2 for the light emitting elements D1b and D3b are output, the gate control signal G_1 temporarily rises (time t74), and subsequently, the video signals D_1 for the light emitting elements D2b and D4b. , D_2 is output, and the gate control signal G_2 temporarily rises (time t75). As a result, the respective video signals are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNbのみに対して接地電圧GNDを供給する(時刻t76〜t77)。
When the supply of the respective video signals to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_4 are turned down), the
電圧制御回路14からノードNbに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t76)。そして、ノードN_1〜N_4には、それぞれの映像信号に応じた時分割期間中、定電流信号が供給され続ける(時刻t76〜t77内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、発光素子D1b〜D4bはそれぞれに割り当てられた時分割期間において発光する(時刻t76〜t77内の任意の範囲)。 As a result, the light emitting elements D1b to D4b emit light in the time division period assigned to each (any range within the time t76 to t77).
その後、発光素子D1c,D3c向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がり(時刻t77)、続けて、発光素子D2c,D4c向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_2が一時的に立ち上がる(時刻t78)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号が供給される。 After that, as the video signals D_1 and D_2 for the light emitting elements D1c and D3c are output, the gate control signal G_1 temporarily rises (time t77), and subsequently, the video signals D_1 for the light emitting elements D2c and D4c. , D_2 is output, and the gate control signal G_2 temporarily rises (time t78). As a result, the respective video signals are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNcのみに対して接地電圧GNDを供給する(時刻t79〜t80)。
When the supply of each video signal to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_4 are turned down), the
電圧制御回路14からノードNcに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t79)。そして、ノードN_1〜N_4には、それぞれの映像信号に応じた時分割期間中、定電流信号が供給され続ける(時刻t79〜t80内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、発光素子D1c〜D4cはそれぞれに割り当てられた時分割期間において発光する(時刻t79〜t80内の任意の範囲)。 As a result, the light emitting elements D1c to D4c emit light in the time division period assigned to each (any range within the time t79 to t80).
その後、発光素子D1d,D3d向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_1が一時的に立ち上がり(時刻t80)、続けて、発光素子D2d,D4d向けの映像信号D_1,D_2が出力されるのに伴って、ゲート制御信号G_2が一時的に立ち上がる(時刻t81)。それにより、画素回路15_1〜15_4(より詳細には、各画素回路のトランジスタTR21のゲート)には、それぞれの映像信号が供給される。 After that, as the video signals D_1 and D_2 for the light emitting elements D1d and D3d are output, the gate control signal G_1 temporarily rises (time t80), and subsequently, the video signals D_1 for the light emitting elements D2d and D4d , D_2 is output, and the gate control signal G_2 temporarily rises (time t81). As a result, the respective video signals are supplied to the pixel circuits 15_1 to 15_4 (more specifically, the gate of the transistor TR21 of each pixel circuit).
画素回路15_1〜15_4へのそれぞれの映像信号の供給が完了すると(即ち、ゲート制御信号G_1〜G_4の全てが立ち下がると)、電圧制御回路14は、ノードNa〜NdのうちノードNdのみに対して接地電圧GNDを供給する(時刻t82〜t83)。
When the supply of the respective video signals to the pixel circuits 15_1 to 15_4 is completed (that is, when all of the gate control signals G_1 to G_4 are turned down), the
電圧制御回路14からノードNdに対する接地電圧GNDの供給が開始されると、ノードN_1〜N_4には、それぞれ画素回路15_1〜15_4からの定電流信号が供給され始める(時刻t82)。そして、ノードN_1〜N_4には、それぞれの映像信号に応じた時分割期間中、定電流信号が供給され続ける(時刻t82〜t83内の任意の範囲)。このとき、ノードN_1〜N_4は、定電流信号が供給されている期間(時分割期間)においてLED動作電圧のレベルに維持される。
When the
それにより、発光素子D1d〜D4dはそれぞれに割り当てられた時分割期間において発光する(時刻t82〜t83内の任意の範囲)。 As a result, the light emitting elements D1d to D4d emit light in the time division period assigned to each (any range within the time t82 to t83).
つまり、図20の例では、1フィールドを構成する第1〜第4のサブフィールドの期間のうち、第1のサブフィールドの期間中に各発光素子群における1行目かつ1列目の(即ち左上の)発光素子D1a〜D4aを発光させ、第2のサブフィールドの期間中に各発光素子群における2行目かつ1列目の(即ち左下の)発光素子D1b〜D4bを発光させ、第3のサブフィールドの期間中に各発光素子群における1行目かつ2列目の(即ち右上の)発光素子D1c〜D4cを発光させ、第4のサブフィールドの期間中に各発光素子群における2行目かつ2列目の(即ち右下の)発光素子D1d〜D4dを発光させている。 That is, in the example of FIG. 20, among the periods of the first to fourth subfields constituting one field, the first row and the first column (that is, that is, in each light emitting element group) in the period of the first subfield. The light emitting elements D1a to D4a (upper left) are made to emit light, and the light emitting elements D1b to D4b in the second row and the first column (that is, the lower left) in each light emitting element group are made to emit light during the period of the second subfield, and the third During the period of the subfield of, the first row and the second column (that is, the upper right) of the light emitting elements D1c to D4c in each light emitting element group are made to emit light, and during the period of the fourth subfield, two rows in each light emitting element group are emitted. The light emitting elements D1d to D4d of the eyes and the second row (that is, the lower right) are made to emit light.
ここで、本実施の形態では、複数の発光素子(例えば発光素子D1a〜D1d)に対して共通に設けられた画素回路(例えば画素回路15_1)が発光対象の発光素子を切り替えるためのスイッチを備える代わりに、パネル51外に設けられた電圧制御回路14が、これら複数の発光素子の何れかに対して選択的に基準電圧(接地電圧GND)を供給することによって発光対象の発光素子を切り替えている。それにより、表示装置5は、各画素回路に発光対象の発光素子を切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。
Here, in the present embodiment, a pixel circuit (for example, pixel circuit 15_1) commonly provided for a plurality of light emitting elements (for example, light emitting elements D1a to D1d) includes a switch for switching the light emitting element to be light-emitting. Instead, the
なお、電圧制御回路14に共通に接続された発光素子D1a〜D4a,D1b〜D4b,D1c〜D4c,D1d〜D4dは、何れも、1フィールドの期間中に少なくとも一度は発光するように制御されることが好ましい。それにより、表示データの欠落を防ぐことができる。
The light emitting elements D1a to D4a, D1b to D4b, D1c to D4c, and D1d to D4d commonly connected to the
このように、本実施の形態にかかる表示装置5は、表示装置3,4と同等程度の効果を奏することができる。なお、各発光素子は、他の実施の形態の場合と同様に、逆向きに置き換えられても良い。
As described above, the display device 5 according to the present embodiment can exert the same effect as the
本実施の形態では、4個の発光素子群56_1〜56_4に対して共通の電圧制御回路14が設けられた場合を例に説明したが、これに限られない。任意の数の発光素子群56に対して共通の電圧制御回路14が設けられて良い。
In the present embodiment, the case where the common
また、本実施の形態では、各画素回路15_1〜15_4によって駆動される発光素子の数が4個である場合を例に説明したが、これに限られない。各画素回路15_1〜15_4によって駆動される発光素子の数は、任意の数であって良い。 Further, in the present embodiment, the case where the number of light emitting elements driven by each pixel circuit 15_1 to 15_4 is four has been described as an example, but the present invention is not limited to this. The number of light emitting elements driven by each pixel circuit 15_1 to 15_4 may be any number.
さらに、本実施の形態では、複数の発光素子Dが何れも赤色(R)の発光素子である場合を例に説明したが、これに限られない。複数の発光素子Dは、何れも緑色(G)の発光素子であっても良いし、何れも青色(B)の発光素子であっても良いし、或いは、それぞれ3色(RGB)のうちの任意の発光素子であっても良い。 Further, in the present embodiment, the case where the plurality of light emitting elements D are all red (R) light emitting elements has been described as an example, but the present invention is not limited to this. The plurality of light emitting elements D may be green (G) light emitting elements, all may be blue (B) light emitting elements, or each of the three colors (RGB). It may be any light emitting element.
以上のように、上記実施の形態1〜5にかかる表示装置は、複数の発光素子Dと、当該複数の発光素子Dに対して共通に設けられた画素回路15と、複数の発光素子Dと基準電圧(接地電圧GND)との間に設けられ、複数の発光素子Dの何れかに対して選択的に基準電圧を供給することで当該複数の発光素子Dの何れかを選択的に発光させる電圧制御回路14と、を備える。それにより、上記実施の形態1〜5にかかる表示装置は、各画素回路に発光対象の発光素子Dを切り替えるためのスイッチを設ける必要が無くなるため、各画素回路の規模を増大させることなく、画素回路の数を低減させることができる。その結果、例えば、発光素子が高集積化された場合でも、画素回路のレイアウトが容易になる。
As described above, the display device according to the first to fifth embodiments includes a plurality of light emitting elements D, a
上記実施の形態1〜5では、電圧制御回路14が、パネル11,21,31,41又は51内の全ての画素回路に対して共通に設けられた場合を例に説明したが、これに限られない。例えば、電圧制御回路14は、パネル内の一つの画素回路ごとに設けられても良いし、共通のデータ線に接続された複数の画素回路ごとに設けられても良い。
In the above-described first to fifth embodiments, the case where the
上記の実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。 Some or all of the above embodiments may also be described, but not limited to:
(付記1)
m(mは2以上の整数)行かつn(nは2以上の整数)列の行列状に配置された複数の発光素子と、
前記複数の発光素子のうち、同じ列のr(rは2〜mの任意の整数)個の発光素子からなるs(sは2〜nの任意の整数)個の発光素子群のそれぞれを駆動するs個の画素回路と、
前記s個の発光素子群と、基準電源と、の間に設けられ、各前記発光素子群を構成するr個の発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、各前記発光素子群を構成するr個の発光素子の何れかを選択的に発光させる電圧制御回路と、
を備えた、表示装置。
(Appendix 1)
A plurality of light emitting elements arranged in a matrix of m (m is an integer of 2 or more) rows and n (n is an integer of 2 or more) columns.
Of the plurality of light emitting elements, each of the s (s is an arbitrary integer of 2 to n) light emitting elements group consisting of r (r is an arbitrary integer of 2 to m) light emitting elements in the same row is driven. With s pixel circuits
A reference voltage from the reference power source is selectively supplied to any of the r light emitting elements provided between the s light emitting element group and the reference power source and constituting each of the light emitting element groups. A voltage control circuit that selectively emits light from any of the r light emitting elements constituting each of the light emitting element groups.
A display device equipped with.
(付記2)
m(mは2以上の整数)行かつn(nは2以上の整数)列の行列状に配置された複数の発光素子と、
前記複数の発光素子のうち、同じ行のs(sは2〜nの任意の整数)個の発光素子からなるr(rは2〜mの任意の整数)個の発光素子群のそれぞれを駆動するr個の画素回路と、
前記r個の発光素子群と、基準電源と、の間に設けられ、各前記発光素子群を構成するs個の発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、各前記発光素子群を構成するs個の発光素子の何れかを選択的に発光させる電圧制御回路と、
を備えた、表示装置。
(Appendix 2)
A plurality of light emitting elements arranged in a matrix of m (m is an integer of 2 or more) rows and n (n is an integer of 2 or more) columns.
Of the plurality of light emitting elements, each of the r (r is an arbitrary integer of 2 to m) light emitting elements composed of s (s is an arbitrary integer of 2 to n) light emitting elements in the same row is driven. R pixel circuit and
A reference voltage from the reference power source is selectively supplied to any of the s light emitting elements provided between the r light emitting element group and the reference power source and constituting each of the light emitting element groups. A voltage control circuit that selectively emits light from any of the s light emitting elements constituting each of the light emitting element groups.
A display device equipped with.
(付記3)
m(mは2以上の整数)行かつn(nは2以上の整数)列の行列状に配置された複数の発光素子と、
前記複数の発光素子のうち、r(rは2〜mの任意の整数)行かつs(sは2〜nの任意の整数)列のr×s個の発光素子からなる複数の発光素子群のそれぞれを駆動する複数の画素回路と、
前記複数の発光素子群と、基準電源と、の間に設けられ、各前記発光素子群を構成するr×s個の発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、各前記発光素子群を構成するr×s個の発光素子の何れかを選択的に発光させる電圧制御回路と、
を備えた、表示装置。
(Appendix 3)
A plurality of light emitting elements arranged in a matrix of m (m is an integer of 2 or more) rows and n (n is an integer of 2 or more) columns.
Among the plurality of light emitting elements, a group of a plurality of light emitting elements composed of r × s light emitting elements in the r (r is an arbitrary integer of 2 to m) row and the s (s is an arbitrary integer of 2 to n) column. With multiple pixel circuits that drive each of
A reference voltage from the reference power source is selectively applied to any of the r × s light emitting elements provided between the plurality of light emitting element groups and the reference power source and constituting each of the light emitting element groups. A voltage control circuit that selectively emits light from any of the r × s light emitting elements constituting each of the light emitting element groups by supplying the light emitting elements.
A display device equipped with.
1,1a,1b 表示装置
2,2a,2b 表示装置
3 表示装置
4 表示装置
5 表示装置
11 パネル
12 データドライバ
13 ゲートドライバ
14 電圧制御回路
21 パネル
31 パネル
41 パネル
51 パネル
15,15_1〜15_p 画素回路
15_1a,15_1b 画素回路
16,16_1〜16_p 発光素子群
26,26_1〜26_3 発光素子群
36,36_1〜36_4 発光素子群
46,46_1〜46_4 発光素子群
56,56_1〜56_4 発光素子群
CS1,CS2 コンデンサ
D1a〜D1f 発光素子
D2a〜D2c 発光素子
D3a〜D3c 発光素子
D4a〜D4d 発光素子
D_1〜D_4 データ線
G_1〜G_p 行走査線
TR11,TR12 トランジスタ
TR21〜TR23 トランジスタ
1,1a,
Claims (20)
前記複数の第1発光素子に対して共通に設けられ、前記複数の第1発光素子のそれぞれを駆動する第1画素回路と、
前記複数の第1発光素子と基準電源との間に設けられ、前記複数の第1発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、前記複数の第1発光素子の何れかを選択的に発光させる電圧制御回路と、
を備えた、表示装置。 With a plurality of first light emitting elements
A first pixel circuit that is commonly provided for the plurality of first light emitting elements and drives each of the plurality of first light emitting elements.
The plurality of first light emitting elements are provided between the plurality of first light emitting elements and the reference power source, and the reference voltage from the reference power source is selectively supplied to any one of the plurality of first light emitting elements. 1 A voltage control circuit that selectively emits light from any of the light emitting elements,
A display device equipped with.
請求項1に記載の表示装置。 The plurality of first light emitting elements are provided in parallel between the first pixel circuit and the voltage control circuit.
The display device according to claim 1.
請求項1又は2に記載の表示装置。 The voltage control circuit is configured to emit light from each of the plurality of first light emitting elements during a period of a plurality of subfields constituting one field.
The display device according to claim 1 or 2.
前記基準電源は、接地電圧源である、
請求項1〜3の何れか一項に記載の表示装置。 Each of the first light emitting elements is a light emitting diode in which the anode is connected to the first pixel circuit and the cathode is connected to the voltage control circuit.
The reference power source is a ground voltage source.
The display device according to any one of claims 1 to 3.
前記基準電源は、電源電圧源である、
請求項1〜3の何れか一項に記載の表示装置。 Each of the first light emitting elements is a light emitting diode having a cathode connected to the first pixel circuit and an anode connected to the voltage control circuit.
The reference power source is a power supply voltage source.
The display device according to any one of claims 1 to 3.
赤色の発光素子、緑色の発光素子、及び、青色の発光素子を少なくとも一つずつ含んでいる、
請求項1〜5の何れか一項に記載の表示装置。 The plurality of first light emitting elements are
It contains at least one red light emitting element, one green light emitting element, and one blue light emitting element.
The display device according to any one of claims 1 to 5.
何れも同色の発光素子である、
請求項1〜5の何れか一項に記載の表示装置。 The plurality of first light emitting elements are
All are light emitting elements of the same color,
The display device according to any one of claims 1 to 5.
前記複数の第2発光素子に対して共通に設けられ、前記複数の第2発光素子のそれぞれを駆動する第2画素回路と、
をさらに備え、
前記電圧制御回路は、さらに、前記複数の第2発光素子と前記基準電源との間に設けられ、前記複数の第2発光素子の何れかに対して選択的に前記基準電圧を供給することにより、前記複数の第2発光素子の何れかを選択的に発光させるように構成されている、
請求項1に記載の表示装置。 With multiple second light emitting elements
A second pixel circuit that is commonly provided for the plurality of second light emitting elements and drives each of the plurality of second light emitting elements.
With more
The voltage control circuit is further provided between the plurality of second light emitting elements and the reference power source, and selectively supplies the reference voltage to any one of the plurality of second light emitting elements. , It is configured to selectively emit light from any of the plurality of second light emitting elements.
The display device according to claim 1.
請求項8に記載の表示装置。 The plurality of second light emitting elements are provided in parallel between the second pixel circuit and the voltage control circuit.
The display device according to claim 8.
請求項8又は9に記載の表示装置。 The voltage control circuit causes each of the plurality of first light emitting elements to emit light during a period of a plurality of subfields constituting one field, and also causes the plurality of second light emitting elements in parallel with the plurality of first light emitting elements. It is configured to emit light from each of the elements.
The display device according to claim 8 or 9.
各前記第2発光素子は、アノードが前記第2画素回路に接続され、カソードが前記電圧制御回路に接続された、発光ダイオードであって、
前記基準電源は、接地電圧源である、
請求項8〜10の何れか一項に記載の表示装置。 Each of the first light emitting elements is a light emitting diode in which the anode is connected to the first pixel circuit and the cathode is connected to the voltage control circuit.
Each of the second light emitting elements is a light emitting diode in which the anode is connected to the second pixel circuit and the cathode is connected to the voltage control circuit.
The reference power source is a ground voltage source.
The display device according to any one of claims 8 to 10.
各前記第2発光素子は、カソードが前記第2画素回路に接続され、アノードが前記電圧制御回路に接続された、発光ダイオードであって、
前記基準電源は、電源電圧源である、
請求項8〜10の何れか一項に記載の表示装置。 Each of the first light emitting elements is a light emitting diode having a cathode connected to the first pixel circuit and an anode connected to the voltage control circuit.
Each of the second light emitting elements is a light emitting diode having a cathode connected to the second pixel circuit and an anode connected to the voltage control circuit.
The reference power source is a power supply voltage source.
The display device according to any one of claims 8 to 10.
赤色の発光素子、緑色の発光素子、及び、青色の発光素子を少なくとも一つずつ含み、
前記複数の第2発光素子は、
赤色の発光素子、緑色の発光素子、及び、青色の発光素子を少なくとも一つずつ含んでいる、
請求項8〜12の何れか一項に記載の表示装置。 The plurality of first light emitting elements are
It contains at least one red light emitting element, one green light emitting element, and one blue light emitting element.
The plurality of second light emitting elements
It contains at least one red light emitting element, one green light emitting element, and one blue light emitting element.
The display device according to any one of claims 8 to 12.
前記複数の第2発光素子は、何れも同色の発光素子である、
請求項8〜12の何れか一項に記載の表示装置。 The plurality of first light emitting elements are all light emitting elements of the same color.
The plurality of second light emitting elements are all light emitting elements of the same color.
The display device according to any one of claims 8 to 12.
前記複数の第1発光素子は、前記行列状に配置された複数の発光素子のうち、同じ列のr(rは2〜mの任意の整数)個の発光素子である、
請求項1〜7の何れか一項に記載の表示装置。 At least a plurality of light emitting elements arranged in a matrix of m (m is an integer of 2 or more) rows and n (n is an integer of 2 or more) columns are provided.
The plurality of first light emitting elements are r (r is an arbitrary integer of 2 to m) light emitting elements in the same row among the plurality of light emitting elements arranged in a matrix.
The display device according to any one of claims 1 to 7.
前記複数の第1発光素子は、前記行列状に配置された複数の発光素子のうち、同じ行のs(sは2〜nの任意の整数)個の発光素子である、
請求項1〜7の何れか一項に記載の表示装置。 At least a plurality of light emitting elements arranged in a matrix of m (m is an integer of 2 or more) rows and n (n is an integer of 2 or more) columns are provided.
The plurality of first light emitting elements are s (s is an arbitrary integer of 2 to n) light emitting elements in the same row among the plurality of light emitting elements arranged in a matrix.
The display device according to any one of claims 1 to 7.
前記複数の第1発光素子は、前記行列状に配置された複数の発光素子のうち、r(rは2〜mの任意の整数)行かつs(sは2〜nの任意の整数)列のr×s個の発光素子である、
請求項1〜7の何れか一項に記載の表示装置。 At least a plurality of light emitting elements arranged in a matrix of m (m is an integer of 2 or more) rows and n (n is an integer of 2 or more) columns are provided.
The plurality of first light emitting elements are r (r is an arbitrary integer of 2 to m) row and s (s is an arbitrary integer of 2 to n) columns among the plurality of light emitting elements arranged in a matrix. R × s light emitting elements of
The display device according to any one of claims 1 to 7.
前記複数の第1発光素子に対して共通に設けられ、前記複数の第1発光素子のそれぞれを駆動する第1画素回路と、
前記複数の第1発光素子と基準電源との間に設けられた電圧制御回路と、
を備えた、表示装置の制御方法であって、
前記電圧制御回路によって、前記複数の第1発光素子の何れかに対して選択的に前記基準電源からの基準電圧を供給することにより、前記複数の第1発光素子の何れかを選択的に発光させる、
表示装置の制御方法。 With a plurality of first light emitting elements
A first pixel circuit that is commonly provided for the plurality of first light emitting elements and drives each of the plurality of first light emitting elements.
A voltage control circuit provided between the plurality of first light emitting elements and a reference power supply, and
It is a control method of a display device equipped with
By selectively supplying the reference voltage from the reference power source to any of the plurality of first light emitting elements by the voltage control circuit, any one of the plurality of first light emitting elements is selectively emitted. Let,
Display device control method.
請求項18に記載の表示装置の制御方法。 The plurality of first light emitting elements are provided in parallel between the first pixel circuit and the voltage control circuit.
The control method of the display device according to claim 18.
請求項18又は19に記載の表示装置の制御方法。 By selectively supplying the reference voltage to any one of the plurality of first light emitting elements by the voltage control circuit, the plurality of first light emitting elements are emitted during the period of the plurality of subfields constituting one field. Make each element emit light,
The method for controlling a display device according to claim 18 or 19.
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