JP2021129171A - Semiconductor integrated circuit including voltage amplitude detector - Google Patents

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Abstract

To provide a semiconductor integrated circuit capable of maintaining amplitude of an output voltage of a millimeter wave amplifier constant.SOLUTION: A CMOS inverter 180 is made output a reference signal of constant amplitude on the basis of output of an oscillator 150. Calibration of a replica 110 is performed by utilizing a fact that a frequency characteristic of a voltage amplitude detector 20 does not change over a broad band, and a control code of the calibration of the replica 110 is given to the voltage amplitude detector 20. Consequently, the voltage amplitude detector 20 can be calibrated, and the amplitude of the output voltage of a millimeter wave amplifier and an output voltage of the voltage amplitude detector 20 can be associated with each other. The output voltage of the millimeter wave amplifier 11 can be maintained in constant amplitude by feeding back an error between the output voltage of the voltage amplitude detector 20 and a reference voltage VREF to a control voltage of the millimeter wave amplifier 11 via a feedback loop.SELECTED DRAWING: Figure 1

Description

本発明は、電圧振幅検出器の校正を行うことができる半導体集積回路に関するものである。 The present invention relates to a semiconductor integrated circuit capable of calibrating a voltage amplitude detector.

従来、特許文献１において、送信機の校正を行うことができる半導体集積回路が提案されている。この半導体集積回路では、電圧振幅検出器に相当する検波回路（以下、ＤＥＴという）の出力電圧と参照電圧とを比較して、ミリ波アンプに相当するパワーアンプの電圧振幅を校正している。具体的には、ＤＥＴの出力電圧と、参照電圧に相当する校正回路が出力する利得制御信号の電圧との電位差に比例した信号を誤差増幅器（以下、ＥＡＭＰという）から出力させる。そして、ＥＡＭＰの出力をバイアス回路（以下、ＢＩＡＳという）に入力し、ＢＩＡＳから校正用の信号をパワーアンプに出力することで、パワーアンプの制御利得を調整している。 Conventionally, Patent Document 1 has proposed a semiconductor integrated circuit capable of calibrating a transmitter. In this semiconductor integrated circuit, the voltage amplitude of the power amplifier corresponding to the millimeter wave amplifier is calibrated by comparing the output voltage of the detection circuit (hereinafter referred to as DET) corresponding to the voltage amplitude detector with the reference voltage. Specifically, an error amplifier (hereinafter referred to as EAMP) outputs a signal proportional to the potential difference between the output voltage of the DET and the voltage of the gain control signal output by the calibration circuit corresponding to the reference voltage. Then, the output of the EAMP is input to the bias circuit (hereinafter referred to as BIAS), and the signal for calibration is output from the BIAS to the power amplifier to adjust the control gain of the power amplifier.

特開２００７−１７４３２５号公報JP-A-2007-174325

しかしながら、単に電圧振幅検出器の出力を参照電圧と比較してミリ波アンプの特性を調整しただけでは、ミリ波アンプの出力電圧の振幅を一定に保つことができない。すなわち、電圧振幅検出器の特性がＰＶＴ（Process VDD Temperature）ばらつき、特にProcessばらつきによってばらついてしまうため、それによってミリ波アンプの出力電圧の振幅もばらつき、一定に保つことができない。 However, the amplitude of the output voltage of the millimeter wave amplifier cannot be kept constant simply by adjusting the characteristics of the millimeter wave amplifier by comparing the output of the voltage amplitude detector with the reference voltage. That is, since the characteristics of the voltage amplitude detector vary depending on the PVT (Process VDD Temperature) variation, particularly the Process variation, the amplitude of the output voltage of the millimeter wave amplifier also varies and cannot be kept constant.

ミリ波アンプは、インダクタや伝送線路を負荷とするため、例えば電源電圧ＶＤＤを中心電圧とした所定振幅の電圧を出力するように動作するが、振幅が大きくなるとトランジスタの耐圧が持たなくなるため、ある程度の振幅に抑える必要がある。 Since the millimeter-wave amplifier uses an inductor or a transmission line as a load, it operates so as to output a voltage having a predetermined amplitude centered on, for example, the power supply voltage VDD. It is necessary to suppress the amplitude of.

本発明は上記点に鑑みて、ミリ波アンプなどの高周波アンプの出力電圧の振幅を一定に保つことが可能な半導体集積回路を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor integrated circuit capable of keeping the amplitude of the output voltage of a high frequency amplifier such as a millimeter wave amplifier constant.

上記目的を達成するため、請求項１に記載の半導体集積回路は、高周波アンプ（１０、１１、１２）と、高周波アンプの出力電圧の振幅を検出する電圧振幅検出器（２０）と、電圧振幅検出器と同じ構成とされたレプリカ（１１０）と、周波数信号を出力する周波数信号発生部（１５０、２００）と、周波数信号に基づいて一定振幅の参照信号を生成し、該参照信号をレプリカに対して入力するＣＭＯＳインバータ（１８０）と、を有し、参照信号に基づいてレプリカの特性の校正が行われると、レプリカの校正結果が適用されて電圧振幅検出器の校正を行う。 In order to achieve the above object, the semiconductor integrated circuit according to claim 1 includes a high frequency amplifier (10, 11, 12), a voltage amplitude detector (20) for detecting the amplitude of the output voltage of the high frequency amplifier, and a voltage amplitude. A replica (110) having the same configuration as the detector, a frequency signal generator (150, 200) that outputs a frequency signal, and a reference signal having a constant amplitude are generated based on the frequency signal, and the reference signal is used as a replica. It has a CMOS inverter (180) to input to, and when the characteristics of the replica are calibrated based on the reference signal, the calibration result of the replica is applied to calibrate the voltage amplitude detector.

このように、周波数信号発生部の出力に基づいてＣＭＯＳインバータで一定振幅の参照信号を出力させるようにしている。そして、電圧振幅検出器の周波数特性が広帯域にわたり変化しないことを利用して低周波な参照信号でレプリカの校正を行い、レプリカの校正結果を電圧振幅検出器に与えるようにしている。これにより、電圧振幅検出器を校正することができ、高周波アンプの出力電圧を一定振幅に保持できる。 In this way, the CMOS inverter outputs a reference signal having a constant amplitude based on the output of the frequency signal generator. Then, the replica is calibrated with a low-frequency reference signal by utilizing the fact that the frequency characteristic of the voltage amplitude detector does not change over a wide band, and the calibration result of the replica is given to the voltage amplitude detector. As a result, the voltage amplitude detector can be calibrated, and the output voltage of the high-frequency amplifier can be maintained at a constant amplitude.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.

第１実施形態にかかる半導体集積回路の回路図である。It is a circuit diagram of the semiconductor integrated circuit which concerns on 1st Embodiment. 電圧振幅検出器の回路図である。It is a circuit diagram of a voltage amplitude detector. 電圧振幅検出器に含まれるトランジスタＭｎ１のＩＶ特性を示した図である。It is a figure which showed the IV characteristic of the transistor Mn1 included in a voltage amplitude detector. 電圧振幅検出器の入出力特性を、周波数ごとに示した図である。It is a figure which showed the input / output characteristic of a voltage amplitude detector for each frequency. 周波数を変えた矩形波を入力したときとｓｉｎ波を入力したときの電圧振幅検出器およびレプリカの入出力特性を示した図である。It is a figure which showed the input / output characteristic of a voltage amplitude detector and a replica at the time of inputting the square wave which changed the frequency, and when inputting a sine wave. 図１に示す半導体集積回路の動作を示したタイミングチャートである。It is a timing chart which showed the operation of the semiconductor integrated circuit shown in FIG. 電圧振幅検出器の特性ばらつきの校正前を示した図である。It is the figure which showed before the calibration of the characteristic variation of a voltage amplitude detector. 電圧振幅検出器の特性ばらつきの校正後を示した図である。It is the figure which showed after the calibration of the characteristic variation of a voltage amplitude detector. 校正回路による電圧振幅検出器およびレプリカの校正を行うときの、制御ビットを変えたときの特性変化を示した図である。It is a figure which showed the characteristic change when the control bit was changed when the voltage amplitude detector and the replica were calibrated by the calibration circuit. 第２実施形態にかかる半導体集積回路の回路図である。It is a circuit diagram of the semiconductor integrated circuit which concerns on 2nd Embodiment. 第３実施形態にかかる半導体集積回路の回路図である。It is a circuit diagram of the semiconductor integrated circuit which concerns on 3rd Embodiment. 第４実施形態にかかる半導体集積回路の回路図である。It is a circuit diagram of the semiconductor integrated circuit which concerns on 4th Embodiment. 第５実施形態にかかる半導体集積回路の回路図である。It is a circuit diagram of the semiconductor integrated circuit which concerns on 5th Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。本実施形態では、ミリ波アンプの出力電圧を電圧振幅検出器で検出し、その出力電圧を一定にすることができる半導体集積回路およびそれに備えられる電圧振幅検出器の校正方法について説明する。ここで説明する半導体集積回路は、例えば１チップの半導体チップに形成されている。 (First Embodiment)
The first embodiment will be described. In this embodiment, a semiconductor integrated circuit capable of detecting the output voltage of a millimeter-wave amplifier with a voltage amplitude detector and making the output voltage constant, and a calibration method of the voltage amplitude detector provided therein will be described. The semiconductor integrated circuit described here is formed on, for example, a one-chip semiconductor chip.

図１に示すように、半導体集積回路には、複数のミリ波アンプ１０が備えられ、そのうちの１つである第１ミリ波アンプ１１の出力に電圧振幅検出器２０が直結されており、第１ミリ波アンプ１１の出力電圧を電圧振幅検出器２０で検出する。また、電圧振幅検出器２０での検出結果に応じて電圧振幅検出器２０から出力される出力電圧ＶＤ＿ＯＵＴがオペアンプ３０に入力される。そして、オペアンプ３０にて、出力電圧ＶＤ＿ＯＵＴと参照電圧ＶＲＥＦとの差に応じた制御信号が出力され、ミリ波アンプ１０の制御電圧としてフィードバックされる。このように、電圧振幅検出器２０とオペアンプ３０とを有した帰還ループによるフィードバックを行うことで、ミリ波アンプ１０の出力電圧が一定振幅に保持されるようになっている。 As shown in FIG. 1, the semiconductor integrated circuit is provided with a plurality of millimeter-wave amplifiers 10, and a voltage amplitude detector 20 is directly connected to the output of one of the first millimeter-wave amplifiers 11. The output voltage of the 1 mm wave amplifier 11 is detected by the voltage amplitude detector 20. Further, the output voltage VD_OUT output from the voltage amplitude detector 20 is input to the operational amplifier 30 according to the detection result of the voltage amplitude detector 20. Then, the operational amplifier 30 outputs a control signal corresponding to the difference between the output voltage VD_OUT and the reference voltage VREF, and feeds it back as the control voltage of the millimeter wave amplifier 10. In this way, the output voltage of the millimeter wave amplifier 10 is maintained at a constant amplitude by performing feedback by the feedback loop having the voltage amplitude detector 20 and the operational amplifier 30.

なお、ここではミリ波アンプ１を複数備え、そのうちの第１ミリ波アンプ１１の出力電圧を電圧振幅検出器２０で検出する例を挙げているが、ミリ波アンプ１の数については任意であり、第２ミリ波アンプ１２が備えられていない構成でも良い。 Here, an example is given in which a plurality of millimeter-wave amplifiers 1 are provided and the output voltage of the first millimeter-wave amplifier 11 is detected by the voltage amplitude detector 20, but the number of millimeter-wave amplifiers 1 is arbitrary. , A configuration in which the second millimeter wave amplifier 12 is not provided may be used.

このような帰還ループを構成するための電圧振幅検出器２０の詳細な回路構成については後述するが、その特性は、上記したように、ＰＶＴばらつき、特にProcessばらつきによってばらついてしまう。このため、本実施形態では、ＰＶＴばらつきによらずに、電圧振幅検出器２０を校正して電圧振幅検出器２０の特性の均一化を図ることができる校正回路１００を備えている。 The detailed circuit configuration of the voltage amplitude detector 20 for forming such a feedback loop will be described later, but as described above, the characteristics vary due to PVT variation, particularly Process variation. Therefore, in the present embodiment, the calibration circuit 100 is provided so that the voltage amplitude detector 20 can be calibrated to make the characteristics of the voltage amplitude detector 20 uniform regardless of the PVT variation.

校正回路１００は、電圧振幅検出器２０と同じ構成のレプリカ（以下、単にレプリカという）１１０を有し、このレプリカ１１０を用いて電圧振幅検出器２０の校正を行う。 The calibration circuit 100 has a replica (hereinafter, simply referred to as a replica) 110 having the same configuration as the voltage amplitude detector 20, and the voltage amplitude detector 20 is calibrated using the replica 110.

校正回路１００は、レプリカ１１０、パルス生成回路１２０、クロック生成回路１３０、カウンタ１４０、発振器１５０、分周器１６０、トグルフリップフロップ（以下、ＴＦＦという）１７０、ＣＭＯＳインバータ１８０、コンパレータ１９０を有している。 The calibration circuit 100 includes a replica 110, a pulse generation circuit 120, a clock generation circuit 130, a counter 140, an oscillator 150, a frequency divider 160, a toggle flip-flop (hereinafter referred to as TFF) 170, a CMOS inverter 180, and a comparator 190. There is.

レプリカ１１０は、電圧振幅検出器２０と同じ構成とされており、電圧振幅検出器２０と同じ特性を有したものになっている。このレプリカ１１０を校正して得られた制御コードをメインとなる電圧振幅検出器２０にも与えることで、電圧振幅検出器２０の校正を行う。なお、この校正方法については、後述する。 The replica 110 has the same configuration as the voltage amplitude detector 20, and has the same characteristics as the voltage amplitude detector 20. The voltage amplitude detector 20 is calibrated by giving the control code obtained by calibrating the replica 110 to the main voltage amplitude detector 20 as well. The calibration method will be described later.

パルス生成回路１２０は、カウンタ１４０およびＴＦＦ１７０の動作のためのパルス信号とされるリセット信号ＲＳＴを生成する。パルス生成回路１２０は、ＸＯＲ回路１２１、遅延回路１２２およびＡＮＤ回路１２３を有した構成とされている。校正用の入力信号ＥＮ＿ＣＡＬがＸＯＲ回路１２１、遅延回路１２２およびＡＮＤ回路１２３それぞれに入力されるようになっている。そして、遅延回路１２２の出力される遅延信号ＥＮ＿ＣＡＬ＿ＤＬＹがＸＯＲ回路１２１に入力され、ＸＯＲ回路の出力信号ＸＯＲ＿ＯＵＴがＡＮＤ回路１２３に入力されることで、リセット信号ＲＳＴが生成されるようになっている。 The pulse generation circuit 120 generates a reset signal RST, which is a pulse signal for the operation of the counter 140 and the TFF 170. The pulse generation circuit 120 has a configuration including an XOR circuit 121, a delay circuit 122, and an AND circuit 123. The calibration input signal EN_CAL is input to the XOR circuit 121, the delay circuit 122, and the AND circuit 123, respectively. Then, the delay signal EN_CAL_DLY output from the delay circuit 122 is input to the XOR circuit 121, and the output signal XOR_OUT of the XOR circuit is input to the AND circuit 123, so that the reset signal RST is generated.

クロック生成回路１３０は、カウンタ１４０のクロック信号ＣＫを生成する。クロック生成回路１３０は、３入力ＮＯＲ回路１３１と２つのＡＮＤ回路１３２、１３３および遅延器１３４を有した構成とされている。３入力ＮＯＲ回路１３１には、入力信号ＥＮ＿ＣＡＬが否定入力されると共に、後述する分周器１６０にて発振器１５０の出力が分周された信号が入力されるようになっている。ただし、後述するように、発振器１５０の出力が安定化するまでカウンタ１４０でのカウントを開始するのは好ましくない。このため、遅延器１３４を備え、ＡＮＤ回路１３２にて分周器１６０の出力と遅延器１３４の出力の論理積が３入力ＮＯＲ回路１３１に入力されるようにしてある。ＡＮＤ回路１３３は、３入力ＮＯＲ回路１３１の出力信号とＴＦＦ１７０の出力する発振器１５０の駆動信号ＥＮ＿ＯＳＣとが入力され、その論理積をクロック信号ＣＫとして発生させる。 The clock generation circuit 130 generates the clock signal CK of the counter 140. The clock generation circuit 130 has a configuration including a 3-input NOR circuit 131, two AND circuits 132, 133, and a delay device 134. The input signal EN_CAL is negatively input to the 3-input NOR circuit 131, and a signal obtained by dividing the output of the oscillator 150 by the frequency divider 160, which will be described later, is input. However, as will be described later, it is not preferable to start counting at the counter 140 until the output of the oscillator 150 stabilizes. Therefore, a delay device 134 is provided, and the AND circuit 132 inputs the logical product of the output of the frequency divider 160 and the output of the delay device 134 to the 3-input NOR circuit 131. In the AND circuit 133, the output signal of the 3-input NOR circuit 131 and the drive signal EN_OSC of the oscillator 150 output by the TFF 170 are input, and the logical product thereof is generated as a clock signal CK.

カウンタ１４０は、パルス生成回路１２０の出力するリセット信号ＲＳＴによってリセットされると共に、クロック生成回路１３０が出力するクロック信号ＣＫに基づいてカウントを行う。そして、カウンタ１４０は、クロック生成回路１３０が出力するクロック信号ＣＫの入力が停止されると、カウントを停止する。このカウンタ１４０の出力（以下、カウンタ出力という）がレプリカ１１０に入力され、そのカウンタ出力に応じてレプリカ１１０の校正が行われる。ここでは、カウンタ出力を４ビット（０〜１５）の制御ビットで表しており、４ビットのカウンタ出力に基づいてレプリカ１１０の校正を行うようにしている。 The counter 140 is reset by the reset signal RST output by the pulse generation circuit 120, and counts based on the clock signal CK output by the clock generation circuit 130. Then, the counter 140 stops counting when the input of the clock signal CK output by the clock generation circuit 130 is stopped. The output of the counter 140 (hereinafter referred to as the counter output) is input to the replica 110, and the replica 110 is calibrated according to the counter output. Here, the counter output is represented by 4-bit (0 to 15) control bits, and the replica 110 is calibrated based on the 4-bit counter output.

発振器１５０は、周波数信号発生部に相当するもので、ＴＦＦ１７０から出力される駆動信号ＥＮ＿ＯＳＣが入力されることに基づいて所定の周波数信号を発生させる。例えば、発振器１５０は、２ＧＨｚ〜１０ＧＨｚの範囲、ここでは４．０９６ＧＨｚの周波数信号を発生させる。 The oscillator 150 corresponds to a frequency signal generation unit, and generates a predetermined frequency signal based on the input of the drive signal EN_OSC output from the TFF 170. For example, the oscillator 150 generates a frequency signal in the range of 2 GHz to 10 GHz, here 4.096 GHz.

分周器１６０は、発振器１５０が発生させる周波数信号をＮ分周してカウンタ１４０のクロック信号ＣＫの生成のための信号を発生させる。例えば、分周器１６０はＮ＝１０２４で分周しており、この分周器１６０の出力信号がＡＮＤ回路１３２に入力されるようになっている。ただし、発振器１５０の出力が安定する迄の間、分周器１６０の出力信号によってクロック信号ＣＫが生成されないように、ＡＮＤ回路１３２にて分周器１６０の出力と遅延器１３４の出力との論理積が取られる。このため、発振器１５０の出力が安定化してから、ＡＮＤ回路１３２の出力が分周器１６０の出力と一致するようになっている。 The frequency divider 160 divides the frequency signal generated by the oscillator 150 by N to generate a signal for generating the clock signal CK of the counter 140. For example, the frequency divider 160 divides the frequency by N = 1024, and the output signal of the frequency divider 160 is input to the AND circuit 132. However, the logic between the output of the frequency divider 160 and the output of the delay device 134 in the AND circuit 132 so that the clock signal CK is not generated by the output signal of the frequency divider 160 until the output of the oscillator 150 stabilizes. The product is taken. Therefore, after the output of the oscillator 150 is stabilized, the output of the AND circuit 132 matches the output of the frequency divider 160.

ＴＦＦ１７０は、パルス生成回路１２０の発生させるリセット信号ＲＳＴによってリセットされることで、駆動信号ＥＮ＿ＯＳＣを発生させる。また、ＴＦＦ１７０は、コンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴがハイレベルになると、駆動信号ＥＮ＿ＯＳＣを停止することで、発振器１５０の出力を停止する。 The TFF 170 is reset by the reset signal RST generated by the pulse generation circuit 120 to generate the drive signal EN_OSC. Further, the TFF 170 stops the output of the oscillator 150 by stopping the drive signal EN_OSC when the comparison output signal CMP_OUT of the comparator 190 reaches a high level.

ＣＭＯＳインバータ１８０は、発振器１５０の出力に基づいて一定振幅の参照信号を生成する参照信号源となるものである。ＣＭＯＳインバータ１８０を発振器１５０に接続することで、発振器１５０の出力する周波数信号の周波数に関係なく、一定の出力振幅となり、電源電圧に等しい電圧となる。これにより、ＣＭＯＳインバータ１８０で出力される一定の出力振幅の電圧をレプリカ１１０に入力することが可能となる。 The CMOS inverter 180 serves as a reference signal source that generates a reference signal having a constant amplitude based on the output of the oscillator 150. By connecting the CMOS inverter 180 to the oscillator 150, the output amplitude becomes constant regardless of the frequency of the frequency signal output by the oscillator 150, and the voltage becomes equal to the power supply voltage. This makes it possible to input a voltage having a constant output amplitude output by the CMOS inverter 180 to the replica 110.

コンパレータ１９０は、レプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰを参照電圧ＶＲＥＦと大小比較し、その比較結果を示す比較出力信号ＣＭＰ＿ＯＵＴを出力する。本実施形態では、コンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴは、レプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰが参照電圧ＶＲＥＦよりも小さい場合にローレベル、大きくなると天絡してハイレベルに切り替わるようになっている。 The comparator 190 compares the output voltage VD_OUT_REP of the replica 110 with the reference voltage VREF, and outputs a comparison output signal CMP_OUT indicating the comparison result. In the present embodiment, the comparison output signal CMP_OUT of the comparator 190 is switched to a low level when the output voltage VD_OUT_REP of the replica 110 is smaller than the reference voltage VREF, and to a high level when it becomes large.

以上のようにして、本実施形態にかかる半導体集積回路が構成されている。続いて、この半導体集積回路における電圧振幅検出器２０の回路構成の詳細について説明する。レプリカ１１０の回路構成も、電圧振幅検出器２０と同じになっている。 As described above, the semiconductor integrated circuit according to this embodiment is configured. Subsequently, the details of the circuit configuration of the voltage amplitude detector 20 in this semiconductor integrated circuit will be described. The circuit configuration of the replica 110 is also the same as that of the voltage amplitude detector 20.

図２に示すように、電圧振幅検出器２０は、入力端子ＩＮに入力されるミリ波アンプ１１の出力電圧に対応したＤＣ電圧となる出力電圧ＶＤ＿ＯＵＴを出力端子ＯＵＴから出力する。電圧振幅検出器２０は、カレントミラー接続された第１トランジスタＭｐ１および第２トランジスタＭｐ２を有している。そして、その一方となる第１トランジスタＭｐ１に流れる電流Ｉｄｃと同じ電流を第２トランジスタＭｐ２にカレントミラーして流し、その電流に対応するＤＣ電圧を出力電圧ＶＤ＿ＯＵＴとして出力端子ＯＵＴから出力する。 As shown in FIG. 2, the voltage amplitude detector 20 outputs an output voltage VD_OUT, which is a DC voltage corresponding to the output voltage of the millimeter wave amplifier 11 input to the input terminal IN, from the output terminal OUT. The voltage amplitude detector 20 has a first transistor Mp1 and a second transistor Mp2 connected to the current mirror. Then, the same current as the current Idc flowing through the first transistor Mp1 which is one of them is current mirrored and passed through the second transistor Mp2, and the DC voltage corresponding to the current is output from the output terminal OUT as the output voltage VD_OUT.

第１トランジスタＭｐ１のローサイドにトランジスタＭｎ１が接続され、入力端子ＩＮとトランジスタＭｎ１のゲートとが容量Ｃ１を介して接続されていると共に、容量Ｃ１とゲートとの間に抵抗ＲＩＮが接続された構成とされている。抵抗ＲＩＮは、抵抗値が大きなものとされており、ＤＣ電圧は通すがＡＣ電圧は通さないようになっている。このため、入力端子ＩＮに入力される振幅を有する電圧は、容量Ｃ１でＤＣ成分がカットされ、さらに、抵抗ＲＩＮを介して印加されるバイアス電圧Ｖｂを中心電圧とした振幅に変換されてトランジスタＭｎ１のゲートに入力されるようになっている。 The transistor Mn1 is connected to the low side of the first transistor Mp1, the input terminal IN and the gate of the transistor Mn1 are connected via the capacitance C1, and the resistor RIN is connected between the capacitance C1 and the gate. Has been done. The resistor RIN has a large resistance value, and is designed to pass a DC voltage but not an AC voltage. Therefore, the voltage having the amplitude input to the input terminal IN is converted into the amplitude with the bias voltage Vb applied via the resistor RIN as the center voltage after the DC component is cut by the capacitance C1, and the transistor Mn1 It is designed to be input to the gate of.

また、第２トランジスタＭｐ２のローサイドに調整回路２１が接続されている。調整回路２１は、出力抵抗Ｒ１〜Ｒ４のうちの１つとスイッチＳＷ１〜ＳＷ４のうちの１つが直列接続された組が複数組並列接続された構成とされている。このため、並列接続されたスイッチＳＷ１〜ＳＷ４のオンオフの組み合わせに応じて、第２トランジスタＭｐ２とＧＮＤ（接地電位点）との間に出力抵抗Ｒ１〜Ｒ４のいずれが繋げられるかの組み合わせが変わる。その組み合わせに基づいて、電圧振幅検出器２０の特性が調整され、出力電圧ＶＤ＿ＯＵＴが調整される。この組み合わせについては、カウンタ１４０の制御ビット、つまりカウント値に基づいて切り替えられ、ここではカウント値がインクリメントされる毎に切り替わるようにしてある。 Further, the adjustment circuit 21 is connected to the low side of the second transistor Mp2. The adjustment circuit 21 has a configuration in which a plurality of sets in which one of the output resistors R1 to R4 and one of the switches SW1 to SW4 are connected in series are connected in parallel. Therefore, depending on the on / off combination of the switches SW1 to SW4 connected in parallel, the combination of which of the output resistors R1 to R4 is connected between the second transistor Mp2 and the GND (ground potential point) changes. Based on the combination, the characteristics of the voltage amplitude detector 20 are adjusted, and the output voltage VD_OUT is adjusted. This combination is switched based on the control bit of the counter 140, that is, the count value, and here, it is switched every time the count value is incremented.

ここで、上記したように、電圧振幅検出器２０は、ＰＶＴばらつきによってばらつくため、ミリ波アンプ１１の出力電圧の振幅を一定に保つためには電圧振幅検出器２０を校正することが必要になる。この電圧振幅検出器２０のばらつきは、主に、トランジスタＭｎ１のＩＶ特性と容量Ｃ１と出力抵抗Ｒ１〜Ｒ４に起因して発生する。 Here, as described above, since the voltage amplitude detector 20 varies depending on the PVT variation, it is necessary to calibrate the voltage amplitude detector 20 in order to keep the amplitude of the output voltage of the millimeter wave amplifier 11 constant. .. This variation in the voltage amplitude detector 20 is mainly caused by the IV characteristic of the transistor Mn1, the capacitance C1, and the output resistors R1 to R4.

図３は、トランジスタＭｎ１のＩＶ特性を示している。この図に示されるように、トランジスタＭｎ１は、ゲート電圧Ｖの増加に伴って電圧Ｖの２乗でドレイン電流Ｉが増加する。このような場合、例えば、図中点Ｐを中心としてゲート電圧Ｖが振幅する場合、小信号Ｓ１のように振幅が小さければ、その平均電流値はほぼ点Ｐの電流になる。しかしながら、振幅が大きい信号Ｓ２になると、その平均電流値が点Ｐの電流よりも大きな値となり、電流Ｉの変化が大きくなって電流Ｉがより大きな値となる。 FIG. 3 shows the IV characteristics of the transistor Mn1. As shown in this figure, in the transistor Mn1, the drain current I increases with the square of the voltage V as the gate voltage V increases. In such a case, for example, when the gate voltage V oscillates around the point P in the figure, if the amplitude is small as in the small signal S1, the average current value becomes the current at the point P. However, when the signal S2 has a large amplitude, the average current value becomes a value larger than the current at the point P, the change in the current I becomes large, and the current I becomes a larger value.

より詳しく説明すると、点ＰにおいてトランジスタＭｎ１のＩＶ特性線に接線を引いた場合に、電圧Ｖが振幅した際にその接線上において電流Ｉが変化するのであれば、電流Ｉの平均値は点Ｐの電流値になる。しかしながら、ＩＶ特性線が接線よりも上に位置しているため、電圧Ｖが振幅した際の電流Ｉの平均値は点Ｐの電流値よりも大きくなる。 More specifically, when a tangent line is drawn on the IV characteristic line of the transistor Mn1 at the point P, if the current I changes on the tangent line when the voltage V swings, the average value of the current I is the point P. It becomes the current value of. However, since the IV characteristic line is located above the tangent line, the average value of the current I when the voltage V swings becomes larger than the current value of the point P.

したがって、スイッチＳＷ１〜ＳＷ４のオンオフ組み合わせを調整することで電圧振幅検出器２０の校正を行い、入力に対する出力のばらつきを抑制することで、ミリ波アンプ１１の出力電圧の振幅が一定に保たれるようにする。 Therefore, the voltage amplitude detector 20 is calibrated by adjusting the on / off combination of the switches SW1 to SW4, and the variation of the output with respect to the input is suppressed, so that the amplitude of the output voltage of the millimeter wave amplifier 11 is kept constant. To do so.

続いて、本実施形態の半導体集積回路における電圧振幅検出器２０の校正方法について説明するが、まず、以下に説明する校正方法によって校正できる理由について説明する。 Subsequently, the calibration method of the voltage amplitude detector 20 in the semiconductor integrated circuit of the present embodiment will be described. First, the reason why the calibration can be performed by the calibration method described below will be described.

電圧振幅検出器２０の使用周波数については任意であるが、本実施形態では、使用周波数が７９ＧＨｚとなっている。一方、発振器１５０が発生させる周波数信号が２ＧＨｚ〜１０ＧＨｚとなっており、電圧振幅検出器２０の使用周波数と異なった周波数となっている。しかしながら、実は、図４に示すように、２ＧＨｚ〜８１ＧＨｚの周波数範囲において殆ど電圧振幅検出器２０の周波数特性が無い。このことは、発振器１５０の発生させる周波数信号に基づいてＣＭＯＳインバータ１８０で一定振幅の参照信号を生成させ、それを用いてレプリカ１１０を校正することが、７９ＧＨｚを使用周波数とする電圧振幅検出器２０を校正することに適用できることを意味する。 The operating frequency of the voltage amplitude detector 20 is arbitrary, but in the present embodiment, the operating frequency is 79 GHz. On the other hand, the frequency signal generated by the oscillator 150 is 2 GHz to 10 GHz, which is a frequency different from the frequency used by the voltage amplitude detector 20. However, in fact, as shown in FIG. 4, there is almost no frequency characteristic of the voltage amplitude detector 20 in the frequency range of 2 GHz to 81 GHz. This means that the CMOS inverter 180 can generate a reference signal having a constant amplitude based on the frequency signal generated by the oscillator 150, and the replica 110 can be calibrated using the reference signal. It means that it can be applied to calibrate.

また、２ＧＨｚ〜１０ＧＨｚの周波数帯であれば、ＣＭＯＳインバータ１８０をディープサブミクロン世代の素子で構成すれば、ＣＭＯＳインバータ１８０を参照電圧源として一定振幅の参照電圧を生成できる。そして、ＣＭＯＳインバータ１８０の出力振幅は、周波数に関係なく電源電圧に等しくなる。 Further, in the frequency band of 2 GHz to 10 GHz, if the CMOS inverter 180 is composed of deep submicron generation elements, a reference voltage having a constant amplitude can be generated using the CMOS inverter 180 as a reference voltage source. Then, the output amplitude of the CMOS inverter 180 becomes equal to the power supply voltage regardless of the frequency.

したがって、発振器１５０にＣＭＯＳインバータ１８０を接続して一定振幅の参照電圧を生成し、それをレプリカ１１０に入力することで校正し、レプリカ１１０を校正して得られた制御コードを電圧振幅検出器２０に与えれば良い。なお、ここでは一定振幅の参照電圧を矩形波としてレプリカ１１０に入力するようにしているが、本来は電圧振幅検出器２０の入力波形と同じ、ｓｉｎ波が望ましい。ただし、図５に示すように、一定振幅のｓｉｎ波と一定振幅の矩形波のどちらをレプリカ１１０に入力しても、レプリカ１１０の特性、つまり電圧振幅検出器２０の特性はほぼ同じになる。なお、図５に示すように、ｓｉｎ波が振幅自在なのに対し、矩形波は振幅一定であるため、２、４、６、８、１０ＧＨｚいずれの場合も横軸１点になる。 Therefore, the CMOS inverter 180 is connected to the oscillator 150 to generate a reference voltage having a constant amplitude, which is input to the replica 110 for calibration, and the control code obtained by calibrating the replica 110 is used for the voltage amplitude detector 20. Just give it to. Although the reference voltage having a constant amplitude is input to the replica 110 as a square wave here, a sine wave, which is originally the same as the input waveform of the voltage amplitude detector 20, is desirable. However, as shown in FIG. 5, the characteristics of the replica 110, that is, the characteristics of the voltage amplitude detector 20, are substantially the same regardless of whether a sine wave having a constant amplitude or a square wave having a constant amplitude is input to the replica 110. As shown in FIG. 5, while the sine wave can swing freely, the rectangular wave has a constant amplitude, so that the horizontal axis is one point in any of 2, 4, 6, 8, and 10 GHz.

以下、電圧振幅検出器２０の校正方法について、半導体集積回路を構成する各部の動作を説明することによって説明する。半導体集積回路を構成する各部の動作については、図６に示すタイミングチャートを参照して説明する。 Hereinafter, the calibration method of the voltage amplitude detector 20 will be described by explaining the operation of each part constituting the semiconductor integrated circuit. The operation of each part constituting the semiconductor integrated circuit will be described with reference to the timing chart shown in FIG.

まず、時点ｔ１において校正用の入力信号ＥＮ＿ＣＡＬが立ち上がると、それがパルス生成回路１２０に入力されることでパルス信号とされるリセット信号ＲＳＴが生成される。具体的には、入力信号ＥＮ＿ＣＡＬがＸＯＲ回路１２１にそのまま入力されると共に、遅延回路１２２を介して遅延信号ＥＮ＿ＣＡＬ＿ＤＬＹとなってＸＯＲ回路１２１に入力される。これにより、ＸＯＲ回路１２１の出力信号ＸＯＲ＿ＯＵＴは、入力信号ＥＮ＿ＣＡＬが立ち上がった瞬間だけハイレベルになる。そして、ＡＮＤ回路１２３にて入力信号ＥＮ＿ＣＡＬとＸＯＲ回路１２１の出力信号ＸＯＲ＿ＯＵＴの論理積としてパルス信号となるリセット信号ＲＳＴが出力される。 First, when the calibration input signal EN_CAL rises at time point t1, it is input to the pulse generation circuit 120 to generate a reset signal RST which is a pulse signal. Specifically, the input signal EN_CAL is input to the XOR circuit 121 as it is, and the delay signal EN_CAL_DLY is input to the XOR circuit 121 via the delay circuit 122. As a result, the output signal XOR_OUT of the XOR circuit 121 becomes high level only at the moment when the input signal EN_CAL rises. Then, the AND circuit 123 outputs a reset signal RST which is a pulse signal as a logical product of the input signal EN_CAL and the output signal XOR_OUT of the XOR circuit 121.

続いて、リセット信号ＲＳＴが出力されると、それがカウンタ１４０およびＴＦＦ１７０に入力される。これにより、カウンタ１４０がリセットされると共に、ＴＦＦ１７０から駆動信号ＥＮ＿ＯＳＣが出力され、発振器１５０がオンされる。 Subsequently, when the reset signal RST is output, it is input to the counter 140 and the TFF 170. As a result, the counter 140 is reset, the drive signal EN_OSC is output from the TFF 170, and the oscillator 150 is turned on.

また、ＴＦＦ１７０からの駆動信号ＥＮ＿ＯＳＣがクロック生成回路１３０におけるＡＮＤ回路１３３に入力され、発振器１５０の出力が分周器１６０で分周されて出力される。ただし、入力信号ＥＮ＿ＣＡＬの入力直後には、遅延器１３４の出力と分周器１６０の出力の論理積がＡＮＤ回路１３２から出力され、それと入力信号ＥＮ＿ＣＡＬの否定入力との論理和の反転出力が３入力ＮＯＲ回路１３１からＡＮＤ回路１３３に入力される。このため、所定の遅延時間τ、つまり発振器１５０の出力が安定化するのに要する時間が経過して遅延器１３４の出力がハイレベルになるまで、分周器１６０の出力によらずＡＮＤ回路１３３の出力がローレベルになる。そして、遅延時間τが経過して時点ｔ２になると、ＡＮＤ回路１３３の出力が分周器１６０の出力に対応して変化し、所定の周波数でハイレベルとローレベルが反転するクロック信号ＣＫとなってカウンタ１４０に入力される。 Further, the drive signal EN_OSC from the TFF 170 is input to the AND circuit 133 in the clock generation circuit 130, and the output of the oscillator 150 is divided by the frequency divider 160 and output. However, immediately after the input of the input signal EN_CAL, the logical product of the output of the delay device 134 and the output of the frequency divider 160 is output from the AND circuit 132, and the inverted output of the logical sum of the negative input of the input signal EN_CAL is 3 Input is input from the NOR circuit 131 to the AND circuit 133. Therefore, the AND circuit 133 regardless of the output of the frequency divider 160 until the predetermined delay time τ, that is, the time required for the output of the oscillator 150 to stabilize elapses and the output of the delay device 134 reaches a high level. Output is low level. Then, when the delay time τ elapses and reaches the time point t2, the output of the AND circuit 133 changes according to the output of the frequency divider 160, and becomes a clock signal CK in which the high level and the low level are inverted at a predetermined frequency. Is input to the counter 140.

これにより、カウンタ１４０でのカウントが開始され、４ビットの制御ビットで表されるカウンタ出力ＶＤ＿ＣＮＴ＜０＞〜＜３＞が出力され、これが制御コードとしてカウント値０〜１５が順にレプリカ１１０に入力されることになる。 As a result, counting by the counter 140 is started, counter outputs VD_CNT <0> to <3> represented by 4-bit control bits are output, and the count values 0 to 15 are sequentially input to the replica 110 as control codes. Will be done.

そして、レプリカ１１０内におけるスイッチＳＷ１〜ＳＷ４のオンオフの組み合わせがカウント値に合わせて替えられ、その組み合わせに基づいて、レプリカ１１０の特性が調整され、レプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰが調整される。この後、カウント値に合わせてレプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰが増加していき、参照電圧ＶＲＥＦを超えると、コンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴが天絡してハイレベルに切り替わる。 Then, the on / off combination of the switches SW1 to SW4 in the replica 110 is changed according to the count value, the characteristics of the replica 110 are adjusted based on the combination, and the output voltage VD_OUT_REP of the replica 110 is adjusted. After that, the output voltage VD_OUT_REP of the replica 110 increases according to the count value, and when the reference voltage VREF is exceeded, the comparison output signal CMP_OUT of the comparator 190 is entangled and switched to a high level.

このようにして、コンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴがハイレベルになると、それがＴＦＦ１７０に入力されることでＴＦＦ１７０が出力する駆動信号ＥＮ＿ＯＳＣがローレベルになり、発振器１５０がオフされる。そして、クロック生成回路１３０によるクロック信号ＣＫの生成も停止されることでカウンタ１４０のカウントのインクリメントが停止され、そのカウント値が保持される。このカウント値が制御コードとして電圧振幅検出器２０にも入力されるため、レプリカ１１０の校正結果が電圧振幅検出器２０に適用されることで電圧振幅検出器２０の校正が同時に完了する。 In this way, when the comparison output signal CMP_OUT of the comparator 190 becomes high level, the drive signal EN_OSC output by TFF170 becomes low level when it is input to TFF170, and the oscillator 150 is turned off. Then, the generation of the clock signal CK by the clock generation circuit 130 is also stopped, so that the increment of the count of the counter 140 is stopped, and the count value is held. Since this count value is also input to the voltage amplitude detector 20 as a control code, the calibration result of the replica 110 is applied to the voltage amplitude detector 20 to complete the calibration of the voltage amplitude detector 20 at the same time.

電圧振幅検出器２０の校正前の特性は、電圧振幅検出器２０に備えられるトランジスタＭｎ１、第１、第２トランジスタＭｐ１、Ｍｐ２、出力抵抗Ｒ１〜Ｒ４、抵抗ＲＩＮ、容量Ｃ１がすべて典型品の場合には、図７Ａの中央の曲線で示される特性となる。これに対して、各種トランジスタが高速（ｆａｓｔ）、各種抵抗値が最大（Ｍａｘ）、容量値も最大（Ｍａｘ）の場合には、典型品の左側の曲線となる（以下、ばらつき例１という）。また、各種トランジスタが低速（ｓｌｏｗ）、各種抵抗値が最小（Ｍｉｎ）、容量値も最小（Ｍｉｎ）の場合には、典型品の右側の曲線となる（以下、ばらつき例２という）。このように、各部のばらつきによって、典型品に対して最大で図７Ａに示す範囲において特性がばらつく。 The characteristics of the voltage amplitude detector 20 before calibration are that the transistors Mn1, the first and second transistors Mp1, Mp2, the output resistors R1 to R4, the resistors RIN, and the capacitance C1 provided in the voltage amplitude detector 20 are all typical products. Has the characteristics shown by the central curve in FIG. 7A. On the other hand, when various transistors have high speed (fast), various resistance values are maximum (Max), and capacitance value is also maximum (Max), the curve is on the left side of the typical product (hereinafter referred to as variation example 1). .. Further, when the various transistors are slow, the various resistance values are the minimum (Min), and the capacitance value is also the minimum (Min), the curve is on the right side of the typical product (hereinafter referred to as variation example 2). As described above, due to the variation of each part, the characteristics vary with respect to the typical product in the range shown in FIG. 7A at the maximum.

このため、電圧振幅検出器２０の校正を行うことで、図７Ｂに示すように、各部のばらつきがあっても特性を近似させることが必要になる。このようにすることで、各部のばらつきがあっても、電圧振幅検出器２０のばらつきを抑えることが可能となり、ミリ波アンプ１１の出力を一定値に保つことが可能になる。 Therefore, by calibrating the voltage amplitude detector 20, as shown in FIG. 7B, it is necessary to approximate the characteristics even if there are variations in each part. By doing so, it is possible to suppress the variation of the voltage amplitude detector 20 even if there is a variation of each part, and it is possible to keep the output of the millimeter wave amplifier 11 at a constant value.

図８は、上記した校正回路１００による校正を行うときの特性変化を示している。この図に示すように、電圧振幅検出器２０の出力電圧ＶＤ＿ＯＵＴおよびレプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰは、これらに入力される入力電圧ＶＤ＿ＩＮに応じて変化するという特性を有している。カウンタ１４０のカウント値が上がる毎にスイッチＳＷ１〜ＳＷ４のオンオフの組み合わせが替えられることで、図８に示すように徐々に入力電圧ＶＤ＿ＩＮに対する出力電圧ＶＤ＿ＯＵＴや出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰの特性が変化する。すなわち、カウント値が上がる毎に、入力電圧ＶＤ＿ＩＮが同じ電圧Ｖｉｎである場合の出力電圧ＶＤ＿ＯＵＴや出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰが大きくなるように調整される。 FIG. 8 shows a characteristic change when calibration is performed by the calibration circuit 100 described above. As shown in this figure, the output voltage VD_OUT of the voltage amplitude detector 20 and the output voltage VD_OUT_REP of the replica 110 have a characteristic that they change according to the input voltage VD_IN input to them. By changing the on / off combination of the switches SW1 to SW4 each time the count value of the counter 140 increases, the characteristics of the output voltage VD_OUT and the output voltage VD_OUT_REP with respect to the input voltage VD_IN gradually change as shown in FIG. That is, each time the count value increases, the output voltage VD_OUT and the output voltage VD_OUT_REP when the input voltage VD_IN is the same voltage Vin are adjusted to increase.

このため、例えば、典型品についてはカウント値が“１０”、ばらつき例１についてはカウント値が“０”、ばらつき例２については校正する際のカウント値“１５”でそれぞれ校正が終わることで、最終的に図７Ｂのように特性が近似する。このようにして、校正回路１００による校正を行うことが可能となる。 Therefore, for example, the count value of the typical product is "10", the count value of the variation example 1 is "0", and the calibration of the variation example 2 is the count value "15" at the time of calibration. Finally, the characteristics are similar as shown in FIG. 7B. In this way, calibration can be performed by the calibration circuit 100.

以上説明したように、本実施形態の半導体集積回路では、発振器１５０の出力に基づいてＣＭＯＳインバータ１８０で一定振幅の参照信号を出力させるようにしている。そして、電圧振幅検出器２０の周波数特性が広帯域にわたり変化しないことを利用してレプリカ１１０の校正を行い、レプリカ１１０の校正の制御コードを電圧振幅検出器２０に与えるようにしている。これにより、電圧振幅検出器２０を校正することができ、電圧振幅検出器２０とオペアンプ３０の帰還ループによってミリ波アンプ１１の制御電圧としてフィードバックすることで、ミリ波アンプ１１の出力電圧を一定振幅に保持できる。したがって、ミリ波アンプ１１が耐圧を超えることが抑制され、ミリ波アンプ１１の耐圧を持たせることが可能となる。 As described above, in the semiconductor integrated circuit of the present embodiment, the CMOS inverter 180 outputs a reference signal having a constant amplitude based on the output of the oscillator 150. Then, the replica 110 is calibrated by utilizing the fact that the frequency characteristic of the voltage amplitude detector 20 does not change over a wide band, and the control code for calibrating the replica 110 is given to the voltage amplitude detector 20. As a result, the voltage amplitude detector 20 can be calibrated, and the output voltage of the millimeter wave amplifier 11 is constantly oscillated by feeding back as the control voltage of the millimeter wave amplifier 11 by the feedback loop of the voltage amplitude detector 20 and the operational amplifier 30. Can be held in. Therefore, it is possible to prevent the millimeter wave amplifier 11 from exceeding the withstand voltage, and to have the withstand voltage of the millimeter wave amplifier 11.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して発振器１５０などを用いない形態としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
The second embodiment will be described. This embodiment is the same as the first embodiment without using the oscillator 150 or the like, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described.

図９に示すように、本実施形態では、第１実施形態で備えていた発振器１５０、ＴＦＦ１７０などを無くして周波数信号発生部２００を備えると共に、クロック生成回路１３０の構成を変更している。そして、半導体集積回路が形成される半導体装置内における他の場所に形成された図示しないＰＬＬ（Phase Locked Loop）などの発振回路の出力電圧ＬＯを利用して周波数信号やクロック信号ＣＫを発生させる。 As shown in FIG. 9, in the present embodiment, the oscillator 150, the TFF 170, and the like provided in the first embodiment are eliminated, the frequency signal generation unit 200 is provided, and the configuration of the clock generation circuit 130 is changed. Then, a frequency signal or a clock signal CK is generated by utilizing the output voltage LO of an oscillation circuit such as a PLL (Phase Locked Loop) (not shown) formed in another place in the semiconductor device in which the semiconductor integrated circuit is formed.

周波数信号発生部２００は、分周器２０１とＡＮＤ回路２０２によって構成されている。分周器２０１は、出力電圧ＬＯをＮ分周して周波数信号を発生させている。ＡＮＤ回路２０２は、分周器２０１の出力する周波数信号と入力信号ＥＮ＿ＣＡＬを入力し、これらの論理積をＣＭＯＳインバータ１８０に出力する。 The frequency signal generation unit 200 includes a frequency divider 201 and an AND circuit 202. The frequency divider 201 divides the output voltage LO by N to generate a frequency signal. The AND circuit 202 inputs the frequency signal output by the frequency divider 201 and the input signal EN_CAL, and outputs the logical product of these to the CMOS inverter 180.

クロック生成回路１３０は、分周器１３５とＡＮＤ回路１３６およびＮＯＲ回路１３７によって構成されている。分周器１３５は、出力電圧ＬＯをＭ分周してカウンタ１４０のクロック信号ＣＫの生成のための周波数信号を発生させる。ＡＮＤ回路１３６は、分周器１３５の出力する周波数信号と入力信号ＥＮ＿ＣＡＬを入力し、これらの論理積をＮＯＲ回路１３７に出力する。ＮＯＲ回路１３７は、ＡＮＤ回路１３６とコンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴを入力し、クロック信号ＣＫを生成してカウンタ１４０に入力する。 The clock generation circuit 130 includes a frequency divider 135, an AND circuit 136, and a NOR circuit 137. The frequency divider 135 divides the output voltage LO by M to generate a frequency signal for generating the clock signal CK of the counter 140. The AND circuit 136 inputs the frequency signal output by the frequency divider 135 and the input signal EN_CAL, and outputs the logical product of these to the NOR circuit 137. The NOR circuit 137 inputs the comparison output signal CMP_OUT of the AND circuit 136 and the comparator 190, generates a clock signal CK, and inputs the clock signal CK to the counter 140.

このように構成された半導体集積回路は、周波数信号発生部２００とクロック生成回路１３０の以外については第１実施形態と同様の動作を行う。周波数信号発生部２００については、出力電圧ＬＯが分周器２０１でＮ分周されることで周波数信号を生成し、入力信号ＥＮ＿ＣＡＬが立ち上がると同時に、ＡＮＤ回路２０２からＣＭＯＳインバータ１８０に周波数信号を出力する。クロック生成回路１３０は、分周器１３５にて出力電圧ＬＯがＭ分周されることで周波数信号を生成し、入力信号ＥＮ＿ＣＡＬが立ち上がると同時に、ＡＮＤ回路１３６から周波数信号を出力する。そして、ＮＯＲ回路１３７からＡＮＤ回路１３６の出力とコンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴとの論理和の反転信号が出力されることで、カウンタ１４０のクロック信号ＣＫとされる。 The semiconductor integrated circuit configured in this way operates in the same manner as in the first embodiment except for the frequency signal generation unit 200 and the clock generation circuit 130. The frequency signal generator 200 generates a frequency signal by dividing the output voltage LO by N by the frequency divider 201, and at the same time when the input signal EN_CAL rises, the frequency signal is output from the AND circuit 202 to the CMOS inverter 180. do. The clock generation circuit 130 generates a frequency signal by dividing the output voltage LO by M by the frequency divider 135, and at the same time when the input signal EN_CAL rises, the clock generation circuit 130 outputs the frequency signal from the AND circuit 136. Then, the NOR circuit 137 outputs an inversion signal of the logical sum of the output of the AND circuit 136 and the comparison output signal CMP_OUT of the comparator 190, so that the clock signal CK of the counter 140 is obtained.

このようにして、カウンタ１４０のクロック信号ＣＫが生成されることで、レプリカ１１０の校正が行われる。そして、レプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰが参照電圧ＶＲＥＦを超えると、コンパレータ１９０の比較出力信号ＣＭＰ＿ＯＵＴが天絡し、クロック生成回路１３０のＮＯＲ回路１３７が出力するクロック信号ＣＫがローレベルになる。これにより、カウンタ１４０のカウントが停止され、レプリカ１１０の校正および電圧振幅検出器２０の構成が完了する。これにより、第１実施形態と同様の効果が得られる。 By generating the clock signal CK of the counter 140 in this way, the replica 110 is calibrated. When the output voltage VD_OUT_REP of the replica 110 exceeds the reference voltage VREF, the comparison output signal CMP_OUT of the comparator 190 is entangled, and the clock signal CK output by the NOR circuit 137 of the clock generation circuit 130 becomes low level. As a result, the counting of the counter 140 is stopped, the calibration of the replica 110 and the configuration of the voltage amplitude detector 20 are completed. As a result, the same effect as that of the first embodiment can be obtained.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態と異なる手法でミリ波アンプ１１の出力電圧を一定振幅に保てるようにするものである。本実施形態の半導体集積回路の基本構成については第１、第２実施形態と同様であるため、主に第１、第２実施形態と異なる部分について説明する。 (Third Embodiment)
The third embodiment will be described. This embodiment is intended to maintain the output voltage of the millimeter wave amplifier 11 at a constant amplitude by a method different from that of the first and second embodiments. Since the basic configuration of the semiconductor integrated circuit of this embodiment is the same as that of the first and second embodiments, the parts different from those of the first and second embodiments will be mainly described.

図１０に示すように、本実施形態では、パルス生成回路１２０やクロック生成回路１３０、カウンタ１４０、発振器１５０、ＴＦＦ１７０等を無くし、第２実施形態と同様の周波数信号発生部２００を備えた構成としている。そして、周波数信号発生部２００にＣＭＯＳインバータ１８０を接続することで生成される一定振幅の参照信号がレプリカ１１０に入力され、レプリカ１１０の出力電圧ＶＤ＿ＯＵＴ＿ＲＥＰがオペアンプ３０の参照電圧として用いられるようにしている。また、リップルが乗らないように、必要に応じて、レプリカ１１０とオペアンプ３０との間にリップル除去用のＬＰＦ（ローパスフィルタ）２１０を備えている。 As shown in FIG. 10, in the present embodiment, the pulse generation circuit 120, the clock generation circuit 130, the counter 140, the oscillator 150, the TFF 170, and the like are eliminated, and the same frequency signal generation unit 200 as in the second embodiment is provided. There is. Then, a reference signal having a constant amplitude generated by connecting the CMOS inverter 180 to the frequency signal generation unit 200 is input to the replica 110, and the output voltage VD_OUT_REP of the replica 110 is used as the reference voltage of the operational amplifier 30. .. Further, an LPF (low-pass filter) 210 for removing ripples is provided between the replica 110 and the operational amplifier 30 as necessary so that ripples do not get on the replica 110.

このような構成では、電圧振幅検出器２０とレプリカ１１０の素の特性を保ちつつ、レプリカ１１０の出力を参照電圧ＶＲＥＦとしてそのまま用いる。ミリ波アンプ１１、電圧振幅検出器２０、オペアンプ３０で構成される帰還ループにより、電圧振幅検出器２０の出力電圧ＶＤ＿ＯＵＴは参照電圧ＶＲＥＦと同じ電圧値に落ち着く。 In such a configuration, the output of the replica 110 is used as it is as the reference voltage VREF while maintaining the basic characteristics of the voltage amplitude detector 20 and the replica 110. The feedback loop composed of the millimeter wave amplifier 11, the voltage amplitude detector 20, and the operational amplifier 30 sets the output voltage VD_OUT of the voltage amplitude detector 20 to the same voltage value as the reference voltage VREF.

したがって、結果的にミリ波アンプ１１の出力電圧とＣＭＯＳインバータ１８０の参照信号は同じ振幅になり、ミリ波アンプ１１の出力電圧を一定振幅に保つことが可能となる。そして、このような構成の半導体集積回路によってミリ波アンプ１１の出力電圧を一定振幅に保てることから、第１、第２実施形態と比較して、制御ビットを無くすことができると共に、コンパレータ１９０や発振器１５０などのデジタル回路も無くすことが可能となる。 Therefore, as a result, the output voltage of the millimeter wave amplifier 11 and the reference signal of the CMOS inverter 180 have the same amplitude, and the output voltage of the millimeter wave amplifier 11 can be maintained at a constant amplitude. Since the output voltage of the millimeter-wave amplifier 11 can be maintained at a constant amplitude by the semiconductor integrated circuit having such a configuration, the control bits can be eliminated as compared with the first and second embodiments, and the comparator 190 and It is possible to eliminate digital circuits such as the oscillator 150.

ただし、電圧振幅検出器２０やレプリカ１１０のＰＶＴばらつき自体を校正しているわけでは無いため、参照電圧ＶＲＥＦが変化し得る。このため、オペアンプ３０に入力可能な電圧許容範囲を、参照電圧ＶＲＥＦの高低をカバーできるように広くしておくと好ましい。 However, since the PVT variation itself of the voltage amplitude detector 20 and the replica 110 is not calibrated, the reference voltage VREF may change. Therefore, it is preferable that the allowable voltage range that can be input to the operational amplifier 30 is widened so as to cover the high and low of the reference voltage VREF.

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してＣＭＯＳインバータ１８０の出力振幅の調整を行えるようにするものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態の構成に対して本実施形態の構成を適用する場合を例に挙げて説明するが、第１、第２実施形態の構成に対しても適用可能である。 (Fourth Embodiment)
A fourth embodiment will be described. The first embodiment makes it possible to adjust the output amplitude of the CMOS inverter 180 with respect to the first to third embodiments, and the other aspects are the same as those of the first to third embodiments. -Only the part different from the third embodiment will be described. Although the case where the configuration of the present embodiment is applied to the configuration of the third embodiment will be described here as an example, it can also be applied to the configurations of the first and second embodiments.

図１１に示すように、本実施形態では、ＣＭＯＳインバータ１８０とレプリカ１１０との間に固定容量Ｃａを接続すると共に、固定容量Ｃａとレプリカ１１０との間とＧＮＤとの間に可変容量Ｃｂを接続した構成としている。 As shown in FIG. 11, in the present embodiment, a fixed capacitance Ca is connected between the CMOS inverter 180 and the replica 110, and a variable capacitance Cb is connected between the fixed capacitance Ca and the replica 110 and between the GND. The configuration is as follows.

このように、固定容量Ｃａおよび可変容量Ｃｂを備えた構成とすれば、可変容量Ｃｂを調整することにより、ＣＭＯＳインバータ１８０の出力振幅を調整して、レプリカ１１０への入力電圧が所望の振幅となるようにできる。そして、固定容量Ｃａおよび可変容量Ｃｂを同じチップに形成すれば、固定容量Ｃａおよび可変容量Ｃｂそれぞれの絶対値がばらついても、その比率は変化しないので、ＣＭＯＳインバータ１８０の出力振幅を正確に調整できる。 In this way, in the configuration provided with the fixed capacitance Ca and the variable capacitance Cb, the output amplitude of the CMOS inverter 180 is adjusted by adjusting the variable capacitance Cb, and the input voltage to the replica 110 is set to the desired amplitude. Can be. If the fixed capacitance Ca and the variable capacitance Cb are formed on the same chip, the ratio does not change even if the absolute values of the fixed capacitance Ca and the variable capacitance Cb vary, so that the output amplitude of the CMOS inverter 180 can be adjusted accurately. can.

具体的には、ＣＭＯＳインバータ１８０の出力電圧の振幅がＶＤＤであるとすると、レプリカ１１０への入力電圧の振幅は、ＶＤＤ×Ｃａ／（Ｃａ＋Ｃｂ）となる。このため、可変容量Ｃｂを適宜調整することで、レプリカ１１０への入力電圧が所望の振幅となるようにできる。 Specifically, assuming that the amplitude of the output voltage of the CMOS inverter 180 is VDD, the amplitude of the input voltage to the replica 110 is VDD × Ca / (Ca + Cb). Therefore, by appropriately adjusting the variable capacitance Cb, the input voltage to the replica 110 can be made to have a desired amplitude.

（第５実施形態）
第５実施形態について説明する。本実施形態も、第１〜第３実施形態に対してＣＭＯＳインバータ１８０の出力振幅の調整を行えるようにするものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態の構成に対して本実施形態の構成を適用する場合を例に挙げて説明するが、第１、第２実施形態の構成に対しても適用可能である。 (Fifth Embodiment)
A fifth embodiment will be described. This embodiment also makes it possible to adjust the output amplitude of the CMOS inverter 180 with respect to the first to third embodiments, and the other aspects are the same as those of the first to third embodiments. -Only the part different from the third embodiment will be described. Although the case where the configuration of the present embodiment is applied to the configuration of the third embodiment will be described here as an example, it can also be applied to the configurations of the first and second embodiments.

図１２に示すように、本実施形態では、ＣＭＯＳインバータ１８０とレプリカ１１０との間に定抵抗Ｒａを接続すると共に、定抵抗Ｒａとレプリカ１１０との間とＧＮＤとの間に可変抵抗Ｒｂを接続した構成としている。 As shown in FIG. 12, in the present embodiment, a constant resistor Ra is connected between the CMOS inverter 180 and the replica 110, and a variable resistor Rb is connected between the constant resistor Ra and the replica 110 and between the GND. The configuration is as follows.

このように、定抵抗Ｒａおよび可変抵抗Ｒｂを備えた構成としても、可変抵抗Ｒｂを調整することにより、ＣＭＯＳインバータ１８０の出力振幅を調整して、レプリカ１１０への入力電圧が所望の振幅となるようにできる。そして、定抵抗Ｒａおよび可変抵抗Ｒｂを同じチップに形成すれば、定抵抗Ｒａおよび可変抵抗Ｒｂそれぞれの絶対値がばらついても、その比率は変化しないので、ＣＭＯＳインバータ１８０の出力振幅を正確に調整できる。 As described above, even in the configuration provided with the constant resistor Ra and the variable resistor Rb, the output amplitude of the CMOS inverter 180 is adjusted by adjusting the variable resistor Rb, and the input voltage to the replica 110 becomes a desired amplitude. Can be done. If the constant resistance Ra and the variable resistance Rb are formed on the same chip, the ratio does not change even if the absolute values of the constant resistance Ra and the variable resistance Rb vary, so that the output amplitude of the CMOS inverter 180 can be adjusted accurately. can.

具体的には、ＣＭＯＳインバータ１８０の出力電圧の振幅がＶＤＤであるとすると、レプリカ１１０への入力電圧の振幅は、ＶＤＤ×Ｒｂ／（Ｒａ＋Ｒｂ）となる。このため、可変抵抗Ｒｂを適宜調整することで、レプリカ１１０への入力電圧が所望の振幅となるようにできる。 Specifically, assuming that the amplitude of the output voltage of the CMOS inverter 180 is VDD, the amplitude of the input voltage to the replica 110 is VDD × Rb / (Ra + Rb). Therefore, by appropriately adjusting the variable resistor Rb, the input voltage to the replica 110 can be made to have a desired amplitude.

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
Although the present disclosure has been described in accordance with the above-described embodiment, the present disclosure is not limited to the embodiment, and includes various modifications and modifications within an equal range. In addition, various combinations and forms, as well as other combinations and forms that include only one element, more, or less, are also within the scope of the present disclosure.

例えば、複数のミリ波アンプ１０として、第１ミリ波アンプ１１と第２ミリ波アンプ１２が繋げられた構成を例に挙げて説明したが、ミリ波アンプ１０の数については任意である。一例を挙げると、第１ミリ波アンプ１１のみとし、第１ミリ波アンプ１１に直接アンテナが接続されるような構成において、第１ミリ波アンプ１１の電圧振幅を電圧振幅検出器２０で検出する構成とされても良い。 For example, as a plurality of millimeter-wave amplifiers 10, a configuration in which a first millimeter-wave amplifier 11 and a second millimeter-wave amplifier 12 are connected has been described as an example, but the number of millimeter-wave amplifiers 10 is arbitrary. As an example, the voltage amplitude detector 20 detects the voltage amplitude of the first millimeter wave amplifier 11 in a configuration in which only the first millimeter wave amplifier 11 is used and the antenna is directly connected to the first millimeter wave amplifier 11. It may be configured.

また、上記第１、第２実施形態では、帰還ループにて第１ミリ波アンプ１１の出力電圧の振幅を調整するためにオペアンプ３０を備えた構成としている。しかしながら、少なくとも電圧振幅検出器２０で第１ミリ波アンプ１１の出力電圧の振幅を検出し、その検出結果に基づいて第１ミリ波アンプ１１の出力電圧を調整して一定振幅にする構成であればオペアンプ３０に限らない。 Further, in the first and second embodiments, the operational amplifier 30 is provided in order to adjust the amplitude of the output voltage of the first millimeter wave amplifier 11 in the feedback loop. However, at least the voltage amplitude detector 20 detects the amplitude of the output voltage of the first millimeter-wave amplifier 11, and the output voltage of the first millimeter-wave amplifier 11 is adjusted based on the detection result to make the amplitude constant. For example, it is not limited to the operational amplifier 30.

また、論理回路で構成されている各部の論理回路構成についても適宜変更可能であり、同様の動作を行える構成であれば良い。さらに、高周波アンプとしてミリ波アンプ１０を例に挙げたが、ミリ波帯で使用されるアンプに限らず、ミリ波を含む、高周波帯域で使用される高周波アンプであれば良い。 Further, the logic circuit configuration of each part composed of the logic circuit can be changed as appropriate, and any configuration can be used as long as the same operation can be performed. Further, although the millimeter wave amplifier 10 is taken as an example of the high frequency amplifier, the amplifier is not limited to the amplifier used in the millimeter wave band, and any high frequency amplifier used in the high frequency band including the millimeter wave may be used.

１０ ミリ波アンプ
２０ 電圧振幅検出器
３０ オペアンプ
１１０ レプリカ
１２０ パルス生成回路
１３０ クロック生成回路
１４０ カウンタ
１５０ 発振器
１８０ ＣＭＯＳインバータ
１９０ コンパレータ 10 mm wave amplifier 20 voltage amplitude detector 30 operational amplifier 110 replica 120 pulse generation circuit 130 clock generation circuit 140 counter 150 oscillator 180 CMOS inverter 190 comparator

Claims (10)

高周波アンプ（１０、１１、１２）と、
前記高周波アンプの出力電圧の振幅を検出する電圧振幅検出器（２０）と、
前記電圧振幅検出器と同じ構成とされたレプリカ（１１０）と、
周波数信号を出力する周波数信号発生部（１５０、２００）と、
前記周波数信号に基づいて一定振幅の参照信号を生成し、該参照信号を前記レプリカに対して入力するＣＭＯＳインバータ（１８０）と、を有し、
前記参照信号に基づいて前記レプリカの特性の校正が行われると、前記レプリカの校正結果が適用されて前記電圧振幅検出器の校正が行われる、半導体集積回路。 High frequency amplifiers (10, 11, 12) and
A voltage amplitude detector (20) that detects the amplitude of the output voltage of the high-frequency amplifier, and
A replica (110) having the same configuration as the voltage amplitude detector,
Frequency signal generators (150, 200) that output frequency signals,
It has a CMOS inverter (180) that generates a reference signal having a constant amplitude based on the frequency signal and inputs the reference signal to the replica.
A semiconductor integrated circuit in which when the characteristics of the replica are calibrated based on the reference signal, the calibration result of the replica is applied to calibrate the voltage amplitude detector. 前記電圧振幅検出器の検出結果を示す該電圧振幅検出器の出力電圧と参照電圧（ＶＲＥＦ）との差に応じた制御信号を前記高周波アンプにフィードバックすることで前記高周波アンプの出力電圧を調整するオペアンプ（３０）を有し、
前記電圧振幅検出器および前記オペアンプによる帰還ループが構成される、請求項１に記載の半導体集積回路。 The output voltage of the high frequency amplifier is adjusted by feeding back a control signal corresponding to the difference between the output voltage of the voltage amplitude detector and the reference voltage (VREF) indicating the detection result of the voltage amplitude detector to the high frequency amplifier. It has an operational amplifier (30)
The semiconductor integrated circuit according to claim 1, wherein a feedback loop is configured by the voltage amplitude detector and the operational amplifier. 前記電圧振幅検出器および前記レプリカには、出力抵抗（Ｒ１〜Ｒ４）とスイッチ（ＳＷ１〜ＳＷ４）とが直列接続された組が複数組並列接続された調整回路（２１）と、
前記スイッチのオンオフの組み合わせの切替えを行うカウント値を示す制御ビットを出力するカウンタ（１４０）と、を有し、
前記カウンタの前記制御ビットのインクリメントに基づいて前記複数組における前記スイッチのオンオフの組み合わせが切り替わることで、前記電圧振幅検出器および前記レプリカが校正される、請求項１または２に記載の半導体集積回路。 The voltage amplitude detector and the replica have an adjustment circuit (21) in which a plurality of sets in which output resistors (R1 to R4) and switches (SW1 to SW4) are connected in series are connected in parallel to the replica.
It has a counter (140) that outputs a control bit indicating a count value for switching an on / off combination of the switches.
The semiconductor integrated circuit according to claim 1 or 2, wherein the voltage amplitude detector and the replica are calibrated by switching the on / off combination of the switches in the plurality of sets based on the increment of the control bit of the counter. .. 前記レプリカの出力電圧と参照電圧（ＶＲＥＦ）とを大小比較した結果を示す比較出力信号（ＣＭＰ＿ＯＵＴ）を出力するコンパレータ（１９０）を有し、
前記比較出力信号にて、前記レプリカの出力電圧が前記参照電圧を超えたことが示されると、前記カウンタの前記制御ビットのインクリメントが停止される、請求項３に記載の半導体集積回路。 It has a comparator (190) that outputs a comparison output signal (CMP_OUT) indicating the result of magnitude comparison between the output voltage of the replica and the reference voltage (VREF).
The semiconductor integrated circuit according to claim 3, wherein when the comparison output signal indicates that the output voltage of the replica exceeds the reference voltage, the increment of the control bit of the counter is stopped. クロック信号（ＣＫ）を生成して前記カウンタに入力するクロック生成回路（１３０）を有し、
前記クロック生成回路は、前記比較出力信号として、前記レプリカの出力電圧が前記参照電圧を超えたことが示された信号が入力されると前記クロック信号の生成を停止する、請求項４に記載の半導体集積回路。 It has a clock generation circuit (130) that generates a clock signal (CK) and inputs it to the counter.
The clock generation circuit according to claim 4, wherein the clock generation circuit stops the generation of the clock signal when a signal indicating that the output voltage of the replica exceeds the reference voltage is input as the comparison output signal. Semiconductor integrated circuit. 前記周波数信号発生部は、発振器（１５０）であり、
前記クロック生成回路は、前記発振器の生成する周波数信号を分周する分周器（１６０）で分周した信号に基づいて前記クロック信号を生成する、請求項５に記載の半導体集積回路。 The frequency signal generator is an oscillator (150).
The semiconductor integrated circuit according to claim 5, wherein the clock generation circuit generates the clock signal based on the signal divided by the frequency divider (160) that divides the frequency signal generated by the oscillator. 高周波アンプ（１０、１１、１２）と、
前記高周波アンプの出力電圧の振幅を検出する電圧振幅検出器（２０）と、
前記電圧振幅検出器の検出結果を示す該電圧振幅検出器の出力電圧と参照電圧（ＶＲＥＦ）との差に応じた制御信号を前記高周波アンプにフィードバックすることで前記高周波アンプの出力電圧を調整するオペアンプ（３０）と、
前記電圧振幅検出器と同じ構成とされたレプリカ（１１０）と、
周波数信号を出力する周波数信号発生部（２００）と、
前記周波数信号に基づいて一定振幅の参照信号を生成し、該参照信号を前記レプリカに対して入力するＣＭＯＳインバータ（１８０）と、を有し、
前記レプリカの出力電圧（ＶＤ＿ＯＵＴ＿ＲＥＰ）が前記オペアンプの参照電圧として用いられている、半導体集積回路。 High frequency amplifiers (10, 11, 12) and
A voltage amplitude detector (20) that detects the amplitude of the output voltage of the high-frequency amplifier, and
The output voltage of the high frequency amplifier is adjusted by feeding back a control signal corresponding to the difference between the output voltage of the voltage amplitude detector and the reference voltage (VREF) indicating the detection result of the voltage amplitude detector to the high frequency amplifier. Op amp (30) and
A replica (110) having the same configuration as the voltage amplitude detector,
A frequency signal generator (200) that outputs a frequency signal and
It has a CMOS inverter (180) that generates a reference signal having a constant amplitude based on the frequency signal and inputs the reference signal to the replica.
A semiconductor integrated circuit in which the output voltage (VD_OUT_REP) of the replica is used as a reference voltage of the operational amplifier. 前記レプリカと前記オペアンプとの間にリップル除去用のローパスフィルタ（２１０）が備えられている、請求項７に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 7, wherein a low-pass filter (210) for removing ripples is provided between the replica and the operational amplifier. 前記ＣＭＯＳインバータと前記レプリカとの間に接続された固定容量（Ｃａ）と、
前記固定容量と前記レプリカとの間と接地電位点（ＧＮＤ）との間に接続された可変容量（Ｃｂ）と、が備えられている、請求項１ないし８のいずれか１つに記載の半導体集積回路。 A fixed capacitance (Ca) connected between the CMOS inverter and the replica,
The semiconductor according to any one of claims 1 to 8, further comprising a variable capacitance (Cb) connected between the fixed capacitance and the replica and between a ground potential point (GND). Integrated circuit. 前記ＣＭＯＳインバータと前記レプリカとの間に接続された定抵抗（Ｒａ）と、
前記定抵抗と前記レプリカとの間と接地電位点（ＧＮＤ）との間に接続された可変抵抗（Ｒｂ）と、が備えられている、請求項１ないし８のいずれか１つに記載の半導体集積回路。 A constant resistor (Ra) connected between the CMOS inverter and the replica,
The semiconductor according to any one of claims 1 to 8, further comprising a variable resistor (Rb) connected between the constant resistor, the replica, and a ground potential point (GND). Integrated circuit.
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