JP2021111410A - セキュア集積回路及びその方法 - Google Patents

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Abstract

【課題】バイバス攻撃から電子機器を保護するためのセキュア集積回路を提供する。【解決手段】セキュア集積回路５０は、複数の機能的に等価な組み合わせ論理回路５４、５８と、複数組の状態サンプリングコンポーネントと、制御回路とを備える。各組み合わせ論理回路は、一つ又は複数の入力を受け取り、組み合わせ論理演算を適用して、一つ又は複数の出力を生成する。各組の状態サンプリングコンポーネントは、組み合わせ論理回路のうちの一つ又は複数の出力をサンプリングし、これを入力として組み合わせ論理回路のうちの他の一つに供給する一つ又は複数の状態サンプリングコンポーネントを含む。制御回路は、組み合わせ論理回路で処理するために複数組の入力データを受け取り、複数組の入力データを組み合わせ論理回路にルーティングし、組み合わせ論理回路から複数組の出力データを抽出し、対応する各組の入力データに関連付けて各組の出力データを出力する。【選択図】図２

Description

本発明は、一般に電子回路におけるデータセキュリティに関し、特に、バイパス攻撃を防止するための方法及びシステムに関する。
電子装置から情報を抽出するために、バイパス攻撃と呼ばれる様々な技術が開発されている。バイパス攻撃は通常、装置に記憶された秘密情報にアクセスするために、権限のない人によって行われる。一部のバイパス攻撃は、電子装置が通常、論理コンポーネントの変換の間に電力を消費するという事実を利用した。攻撃は、情報を担持する装置に電気的接触をすることなく、装置から発信された電子信号及び/又は電磁放射を非侵襲的に測定することで、情報を抽出する。
バイパス攻撃から電子装置を保護するための様々な対策が提案されている。例えば、バダム（Ｂａｄｄａｍ）は、２０１２年２月に、サウサンプトン大学の物理と応用科学学院、及び電子とコンピュータ科学学院の博士学位論文「差動電力解析に対するハードウェアレベル対策」において、いくつかの対策、特に、デュアルレールプリチャージ（Ｄｕａｌ Ｒａｉｌ Ｐｒｅｃｈａｒｇｅ、ＤＲＰ）回路について記述されている。
本発明の実施例は、セキュア集積回路（ＩＣ）を提供し、当該セキュア集積回路は、複数の機能的に等価な（ｆｕｎｃｔｉｏｎａｌｌｙ‐ｅｑｕｉｖａｌｅｎｔ）組み合わせ論理回路と、複数組の状態サンプリングコンポーネントと、制御回路とを備える。組み合わせ論理回路のそれぞれは、一つ又は複数の入力を受け取り、前記一つ又は複数の入力に対して組み合わせ論理演算（ｃｏｍｂｉｎａｔｉｏｎａｌ−ｌｏｇｉｃ−ｏｐｅｒａｔｉｏｎ）を適用し、一つ又は複数の出力を生成するように配置される。各組の状態サンプリングコンポーネントは、一つ又は複数の状態サンプリングコンポーネントを含み、これらの状態サンプリングコンポーネントは、機能的に等価な組み合わせ論理回路のうちの一つからの一つ又は複数の出力をサンプリングし、一つ又は複数のサンプリング出力を入力として他の一つの機能的に等価な組み合わせ論理回路に供給するように配置される。制御回路は、機能的に等価な組み合わせ論理回路で処理するために複数組の入力データを受け取り、複数組の入力データを組み合わせ論理回路にルーティングし、組み合わせ論理回路から複数組の出力データを抽出し、各組の入力データに関連付けて各組の出力データを出力するように配置される。
いくつかの実施例では、組み合わせ論理演算は、反復セキュア演算の反復演算を含む。一部の実施例では、複数の組み合わせ論理回路の一つ又は複数のサンプリング出力が入力として、複数の組み合わせ論理回路のうちの他の一つに供給されることにより、一組の所与の入力データに適用される組み合わせ論理演算の反復演算が、異なる複数の組み合わせ論理回路のうちの異なる組み合わせ論理回路によって実行される。いくつかの実施例では、複数の組み合わせ論理回路の一つ又は複数のサンプリング出力が入力として、複数の組み合わせ論理回路のうちの他の一つに供給されることにより、他の一つの組み合わせ論理回路の所与の組み合わせ論理回路が、連続するクロックサイクルにおいて、異なる複数組の入力データに当該組み合わせ論理演算を適用する。
一つの実施例では、複数の機能的に等価な組み合わせ論理回路のうちの少なくとも二つは、ハードウェアでの実現において互いに異なる。
他の一つの実施例では、制御回路は、対応する入出力インタフェースを介して複数組の入力データを受け取り、各組の出力データを同一の入出力インタフェースで出力するように配置されており、同一の入出力インタフェースは、各組の出力データに対応する複数組の入力データを受け取るためのものである。さらに他の実施例では、制御回路は、周期的な交互（ｃｙｃｌｉｃ ａｌｔｅｒｎａｔｉｏｎ）の方式で、複数組の入力データを複数の機能的に等価な組み合わせ論理回路に割り当て、周期的な交互の方式で、複数の機能的に等価な組み合わせ論理回路から複数組の出力データを収集するように配置される。
公開された実施例では、制御回路は、少なくとも一部の入力データをランダムデータ又は仮想ランダムのデータに初期化するように配置される。一つの実施例では、複数の組み合わせ論理回路のうちの一つ又は複数は、下記の（ｉ）複数組の出力データを抽出した後、引き続き組み合わせ論理演算を適用すること、及び（ｉｉ）複数組の入力データが供給される前に、組み合わせ論理演算の適用を開始することの少なくとも一項を実行するように配置される。追加的又は代替的に、前記制御回路は、複数の組み合わせ論理回路の少なくとも二つに複数組の入力データが供給される時点の間に、相対的な遅延を生成するように配置される。
本発明の実施例によれば、セキュア集積回路（ＩＣ）におけるデータ処理を行う方法をさらに提供する。上記方法は、複数の機能的に等価な組み合わせ論理回路を動作させて、当該複数の組み合わせ論理回路の各組み合わせ論理回路において一つ又は複数の入力を受け取り、当該一つ又は複数の入力に組み合わせ論理演算を適用して、一つ又は複数の出力を生成することと、状態サンプリングコンポーネントを動作させて、当該複数の機能的に等価な組み合わせ論理回路のうちの一つからの当該一つ又は複数の出力をサンプリングし、当該一つ又は複数のサンプリング出力が入力として当該複数の機能的に等価な組み合わせ論理回路のうちの他の一つに供給されることと、制御回路を使用して、当該複数の機能的に等価な組み合わせ論理回路で処理するために複数組の入力データを受け取り、当該複数組の入力データを当該複数の機能的に等価な組み合わせ論理回路にルーティングし、当該複数の機能的に等価な組み合わせ論理回路から複数組の出力データを抽出し、各組の入力データに関連付けて当該各組の出力データを出力することと、を含む。
以下、図面を参照して実施例を詳細に説明することにより、本発明をより完全に理解することができる。
図１は、本発明の実施例に係る、結合された、機能的に等価な組み合わせ論理回路を備えるセキュア電子装置を模式的に示すブロック図である。 図２は、本発明の代替実施例に係る負論理組み合わせ論理回路を備えるセキュア電子装置を模式的に示すブロック図である。
本明細書で説明される本発明の実施例は、バイパス攻撃から電子装置を保護するための改善された方法及び回路を提供する。開示された技術は、例えば、セキュア組込み型コントローラ及び記憶装置などの様々な種類のセキュア装置に応用することができる。
いくつかの開示された実施例では、セキュア集積回路（ＩＣ）は、同時に動作するように配置された複数の組み合わせ論理回路を備える。組み合わせ論理回路のそれぞれは、一つ又は一つ以上の入力を受け取り、前記入力に組み合わせ論理演算を適用して、一つ又は一つ以上の出力を生成するように配置されている。組み合わせ論理演算には通常、例えば、数学演算、暗号化、復号化、認証演算などいくつかの反復セキュア演算（ｉｔｅｒａｔｉｖｅ ｓｅｃｕｒｅ ｃｏｍｐｕｔａｔｉｏｎ）の反復演算（ｉｔｅｒａｔｉｏｎ）が含まれる。
開示された実施例では、複数の組み合わせ論理回路は、機能的に互いに等価であり、すなわち、同じ入力が与えられたときに同じ出力が生成されるが、内部実現及び/又は挙動が異なる可能性がある。設計者は、意図的に若干の差異を導入することがあり、例えば、デザイン又は総合的なツール、或いは製造プロセスにおける処理変更によって他の差異を導入することができる。
当該集積回路は、複数組のフリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ、ＦＦ）をさらに備え、各組のフリップフロップは、対応する組み合わせ論理回路の出力をサンプリングし、サンプリング出力を次のクロックサイクルの入力とするように配置される。組み合わせ論理回路、インターフェース信号、フリップフロップからなる対応する組み合わせは、まとめて「処理エンジン」と呼ばれることもある。
しかしながら、従来のようにサンプリングの出力を同一の組み合わせ論理回路の入力にフィードバックする代わりに、開示された実施例では、少なくともいくつかのフリップフロップは、サンプリング出力を入力として他の一つの組み合わせ論理回路に供給するように配置される。複数の組み合わせ論理回路は機能的に等価であり、記憶なし（ステートレス）で入力のみに依存した組み合わせ論理演算を適用しているため、他の組み合わせ論理回路を用いても、このような配置により、正しい出力信号を生成することができる。
例示的な実施例では、複数の組み合わせ論理回路は、上記の方式で周期的に互いに結合されている（すなわち、各組み合わせ論理回路の出力は、サンプリングされて入力として次の組み合わせ論理回路に供給され、最後の組み合わせ論理回路の出力回路は、サンプリングされて入力として第１の組み合わせ論理回路に供給される）。従って、反復セキュア演算の一連の反復演算を実行する場合、連続的な反復演算は、様々な組み合わせ論理回路によって交互に実行される。複数のこのようなシーケンス（複数の反復セキュア演算）が並行して実行されると、所与の組み合わせ論理回路は、一つのクロックサイクルから次のクロックサイクルまでの間、異なるセキュア演算の組み合わせ論理演算の間で交替する。この交替により、バイパス攻撃者は実行中のセキュア演算の特徴を認識することが困難になる。
機能的に等価な組み合わせ論理回路間の内部の差異は、セキュア集積回路の消費電力及び放出される放射曲線をさらに分散させるため、バイパス攻撃への適応性をさらに高める。セキュア演算の反復演算は複数の組み合わせ論理回路に分布しているため、開示された、フォールトインジェクション攻撃を防止するための配置も有用である。以下に説明するように、フォールトインジェクションに有用な他の特徴は、いくつかの実施例では、一つ又は複数の組み合わせ論理回路が既知の解答テストを実行することができることである。
開示された配置を使用する場合、通常、正しい組み合わせ論理回路からセキュア演算の最終結果を抽出し（すなわち、最後の反復演算を実行する組み合わせ論理回路の出力を抽出する）、最終結果を、対応する複数組の入力データと組み合わせる必要がある。例えば、複数の対応する入出力（Ｉ/Ｏ）インタフェースで複数組の入力データ（例えば、暗号化のための複数の平文）を受け取る実施例を考えてみる。この実施例では、通常、正しい組み合わせ論理回路の出力から各組の出力データ（例えば、それぞれの暗号化データワード）を抽出し、各組の出力データを入出力インタフェースで出力し、これらにより、対応する複数組の入力データを受け取る必要がある。
従って、いくつかの実施例では、セキュア集積回路は制御回路をさらに備え、上記の制御回路は、機能的に等価な組み合わせ論理回路で処理するために複数組の入力データを受け取り、複数組の入力データを機能的に等価な組み合わせ論理回路にルーティングし、機能的に等価な組み合わせ論理回路から複数組の出力データを抽出して、各組の出力データを対応する各組の入力データに関連付けて出力するように配置される。
いくつかの実施例では、セキュア集積回路の設計の間に、自動化プロセス（例えば、スクリプトを使用する）を使用して機能的に等価な組み合わせ論理回路間の結合を実現することができる。
本明細書に記載される方法及びシステムは、複数の組み合わせ論理回路を含むＩＣにおいて、強化された、バイパス攻撃に抵抗する弾力性を提供した。同時に、いくつかの実施例では、開示された技術は周波数速度又はスループットの損失をもたらさない。ここで、これらの技術の様々な実現例が説明された。また、例えば、一つ又は複数の組み合わせ論理回路を負論理により実現するなど、バイパス攻撃に抵抗する弾力性をより向上させる実施例も説明された。
■ システムの説明
図１は、本発明の一実施例に係る、バイパス攻撃から保護されたセキュア電子装置２４を模式的に示すブロック図である。セキュア電子装置２４は、セキュア集積回路（ＩＣ）の一部であり、例えば、暗号化回路が集積された記憶装置であってもよく、又は暗号化又は認証回路を備える組込み型コントローラ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ、ＥＣと略記される）や基板管理コントローラ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ、ＢＭＣと略記される）であってもよく、又は他の任意の適切なセキュア電子装置であってもよい。
セキュア電子装置２４は図１の下部に示されている。比較及び説明を容易にするために、図１の上部には、想定された従来装置２０が示されている。以下の説明では、まず、従来装置２０の動作について説明し、続いてセキュア電子装置２４の実施例について説明する。
想定の従来装置２０は、複数の組み合わせ論理回路２８を備えている。各組み合わせ論理回路は、一つ又は複数の入力を受け取り、一つ又は複数の入力に対して組み合わせ論理演算を適用して、一つ又は複数の出力を生成するように配置されている。各組み合わせ論理回路２８は、一組における一つ又は複数の状態サンプリングコンポーネント、この例ではフリップフロップ（ＦＦ）組３２に結合され、各クロックサイクルで組み合わせ論理回路の出力をサンプリングし、次のクロックサイクルで組み合わせ論理回路の入力としてサンプリング出力を供給する。上記のように、組み合わせ論理回路、インターフェース信号、及び対応するＦＦグループ組を「処理エンジン」と呼ぶことがある。
本例では、従来装置２０は、２８Ａ、２８Ｂ、及び２８Ｃで示される三つの組み合わせ論理回路を備え、これらは、３２Ａ、３２Ｂ、及び３２Ｃで示される対応するフリップフロップ組に結合される。組み合わせ論理回路２８Ａの入出力はＩ/Ｏ１として示され、組み合わせ論理回路２８の入出力はＩ/Ｏ２として示され、組み合わせ論理回路２８Ｃの入出力はＩ/Ｏ３として示される。
組み合わせ論理回路２８Ａ〜２８Ｃの各々は、特定の組み合わせ論理演算を実行するように配置されており、通常はセキュア演算又はその構成要素である。組み合わせ論理演算の例には、乗算、暗号化、復号化、署名又は認証プロセスの反復演算、又は他の適切なタイプの組み合わせ論理演算が含まれる。例えばセキュアハッシュアルゴリズム（Ｓｅｃｕｒｅ Ｈａｓｈ Ａｌｇｏｒｉｔｈｍ、ＳＨＡと略記される）、データ暗号化標準（Ｄａｔａ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ、ＤＥＳと略記される）、高度暗号化標準（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ、ＡＥＳと略記される）などの安全処理動作は通常、複数の連続するクロックサイクルで実行されるこのタイプの組み合わせ論理動作のシーケンスを含む。
例えば、各組み合わせ論理回路（各回路２８Ａ〜２８Ｃ）が、あるタイプの反復暗号化アルゴリズムの反復演算を実行するように配置されている場合を考えてみる。典型的な動作フローでは、組み合わせ論理回路２８Ａは、暗号化されるべき入力データワードＩＮ１をＩ/Ｏ１で受け取り、組み合わせ論理回路２８Ｂは、暗号化されるべき他の入力データワードＩＮ２をＩ/Ｏ２で受け取り、組み合わせ論理回路２８Ｃは、暗号化されるべき他の入力データワードＩＮ３をＩ/Ｏ３で受け取る。組み合わせ論理回路２８Ａは、入力データワードから一連の反復を実行する。各反復の組み合わせ論理回路２８Ａでは、その入力に組み合わせ論理演算を適用する（Ｉ/Ｏ１からであってもよく、又はフリップフロップ組３２Ａの以前の状態からであってもよい）。フリップフロップ組３２Ａは、出力をサンプリングし、次の反復演算の入力とする。動作の手順に従い、暗号化されたデータワードＯＵＴ１をＩ/Ｏ１で出力するとともに、組み合わせ論理回路２８Ｂは、Ｉ/Ｏ２上に供給された入力データワードＩＮ２から一連の反復演算を実行し、暗号化されたデータワードＯＵＴ２をＩ/Ｏ２で出力する。同様に、組み合わせ論理回路２８Ｃは、Ｉ/Ｏ３で受け取った入力データワードＩＮ３を暗号化して、暗号化されたデータワードＯＵＴ３をＩ/Ｏ３で出力する。
図面に示すように、従来装置２０では、組み合わせ論理回路２８Ａ〜２８Ｃは互いに独立して動作する。各組み合わせ論理回路２８は、それ自体の入力を受け取り、組み合わせ論理演算を入力に適用し、対応するフリップフロップ組３２を使用して出力をサンプリングし、サンプリング出力を自身の入力にフィードバックして次のクロックサイクルに用いる。各組み合せ論理回路の独立した動作により、攻撃者は消費電力及び/又は放出された放射の中の特徴パターンを識別することができるため、このような従来のシステムはバイパス攻撃に敏感である。
いくつかの実施例では、バイパス攻撃に対する敏感性は、異なる処理回路（組み合わせ論理回路２８Ａ〜２８Ｃ ）の間に意図的な結合を導入することによって低減される。図１の下部のセキュア電子装置２４は、本発明の実施例に係る結合の構造を示す。
図１のセキュア電子装置２４のシステムの構造に対する仮定は、組み合わせ論理回路２８Ａ〜２８Ｃが互いに機能的に等価であることである。本明細書では、「機能的に等価」とは、同じ複数組の入力データが与えられた場合に、いずれかの組み合わせ論理回路が同じ複数組の出力データを生成することを意味する。しかしながら、異なる組み合わせ論理回路の間で、内部ハードウェアの実現及び/又は挙動の差異が許容される。
内部実現上の差異のいくつかの非限定的な例は、依然として機能的に等価なままであり、以下の内容を含む。
■ 所望の組み合わせ論理演算に適合させるように、異なる予め設定されたマスク（ｐｒｅｃｏｎｆｉｇｕｒｅｄ ｍａｓｋｓ）を用いて、入力と出力に対して異なる組み合わせ論理回路におけるルックアップテーブル（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ、ＬＵＴ）を作成し、そして、ルックアップテーブルの入力と出力を対応するマスクとに対してＸＯＲ演算を行ってしてもよい。
■ Ａ＝Ｂ+Ｃに対して、組み合わせ論理演算（Ｘ*Ａ）と（Ｘ*Ｂ+Ｘ*Ｃ）は機能的に等価であるが、実現方式と消費電力が異なる。
■ 任意の組み合わせ論理演算は、積の和（ｓｕｍ−ｏｆ−ｐｒｏｄｕｃｔ）又は和の積（ｐｒｏｄｕｃｔ−ｏｆ−ｓｕｍ）として実現され得る。上記実現は異なるが、機能的には等価である。
■ 異なる物理的制約や異なる合成指令のため、同じＲＴＬ論理によって実現される組み合わせ論理演算は異なる場合もある。
Ｉ/Ｏ１上での暗号化のために入力データワードＩＮ１が供給され、Ｉ/Ｏ２上での暗号化のために入力データワードＩＮ２が供給され、Ｉ/Ｏ３上での暗号化のために入力データワードＩＮ３が供給される例示的な場合を再び考えてみる。セキュア電子装置２４の配置では、組み合わせ論理回路２８Ａは、入力データワードＩＮ１に対して第１の反復を実行するが、結果出力はフリップフロップ組３２Ｂによってサンプリングされる。このようにして、組み合わせ論理回路２８Ｂは、このシーケンスにおける次の反復演算（次のクロックサイクル‐入力データワードＩＮ１を暗号化する第２の反復演算）を実行する。（組み合わせ論理回路２８Ｂの）結果出力はフリップフロップ組３２Ｃによってサンプリングされ、次の反復演算（入力データワードＩＮ１暗号化する第３の反復演算）が組み合わせ論理回路２８Ｃで実行される。このシーケンスは循環的に実行され、すなわち、組み合わせ論理回路２８Ｃの出力は、フリップフロップ組３２Ａによってサンプリングされ、組み合わせ論理回路２８Ａに入力として供給される。
従って、ＩＮ１を暗号化するために必要な組み合わせ論理演算のシーケンスは、組み合わせ論理回路２８Ａ、２８Ｂ、２８Ｃ、２８Ａ、２８Ｂ、２８Ｃ、２８Ａ等によって周期的に実行される。組み合わせ論理回路２８Ａ〜２８Ｃは互いに機能的に等価であるため、最終結果（暗号化データワードＯＵＴ１）は正しい。組み合わせ論理回路のうちの一つの出力では、暗号化されたデータワード（反復演算を実行する回数に依存する）が供給される。
同様に、ＩＮ２を暗号化するために必要な組み合わせ論理演算のシーケンスは、回路２８Ｂで開始し、組み合わせ論理回路２８Ｃ、２８Ａ、２８Ｂ、２８Ｃ、２８Ａ、２８Ｂ等において循環的に行われる。ＩＮ３を暗号化するために必要な組み合わせ論理動作シーケンスは、組み合わせ論理回路２８Ｃで開始し、回路２８Ａ、２８Ｂ、２８Ｃ、２８Ａ、２８Ｂ、２８Ｃ等において循環的に行われる。
上記の説明から分かるように、一つのクロックサイクルから次のクロックサイクルまでの間、所与の組み合わせ論理回路は、異なるシーケンスに属する組み合わせ論理演算の間で交替する。例えば、組み合わせ論理回路２８Ａは、連続するクロックサイクルで、次のような動作を実行する。
■データワードＩＮ１の１回目の暗号化反復演算。
■データワードＩＮ３の２回目の暗号化反復演算。
■データワードＩＮ２の３回目の暗号化反復演算。
■データワードＩＮ１の４回目の暗号化反復演算。
■データワードＩＮ３の５回目の暗号化反復演算。
■データワードＩＮ２の６回目の暗号化反復演算。
■…
上述した暗号化に関連の例では、制御回路は、暗号化シーケンスの開始時（１回目の暗号化反復演算の前）にＩ/Ｏインタフェースからの機能入力を組み合わせ論理回路に供給し、暗号化シーケンスの完了時（最終回の暗号化反復演算の後）に、組み合わせ論理回路から出力を抽出して、Ｉ/Ｏインタフェースに供給する。より一般的な場合、制御回路は、任意の適切なクロックサイクル（例えば、各クロックサイクル）で一つ又は複数の入力を供給し、任意の適切なクロックサイクル（例えば、各クロックサイクル）で一つ又は複数の出力を抽出することができる。要約すると、（ｉ）セキュア電子装置２４の現在の状態は、様々なフリップフロップ組によって保持され、（ｉｉ）次の状態は現在の状態であり、組み合わせ論理動作及びＩ/Ｏインタフェースからの一つ又は複数の入力の関数であり、（ｉｉｉ）Ｉ/Ｏインタフェースに出力されるのは現在の状態であり（例えば、一部）、組み合わせ論理動作及びＩ/Ｏインタフェースからの一つ又は複数の入力の反映である。
他の組み合わせ論理回路も同様に暗号化シーケンスの間で交替する。本例のセキュア電子装置２４の組み合わせ論理回路２８Ａ〜２８Ｃの動作を下記の表１にまとめた。
Figure 2021111410
表１に示すように、各データワードの暗号化は、複数の機能的に等価な組み合わせ論理回路の間に分布されている。特定の組み合わせ論理回路の観点から、すなわち、連続するクロックサイクルにおいて、組み合わせ論理回路は、異なる暗号化シーケンスに属する組み合わせ論理動作の間で交替する。
組み合わせ論理回路の分布、結合、交互動作は、セキュア電子装置２４の電力消費及び放射分布にノイズを導入する。特に、上記のように、組み合わせ論理回路の交互動作は、（ｉ）一連の組み合わせ論理演算におけるデータ変換間の関係、及び（ｉｉ）観察された電力消費を説明した。いくつかの付加的なノイズは、組み合わせ論理回路が機能的に等価であるわけで１００％同一ではない可能性がある。同じ入力を処理する場合でも、組み合わせ論理回路間の差異には、例えば、タイミング、電力消費及び/又は放射の差異が含まれる場合がある。結果として、バイパス攻撃に対する防御力が大幅に強化される。
上記のように、所与の組み合わせ論理動作シーケンス（例えば、暗号化動作）の中間出力は、一つの組み合わせ論理回路から他の一つの組み合わせ論理回路に転送される。組み合わせ論理回路の数と順序における組み合わせ論理演算の数に応じて、シーケンスが与えられた組み合わせ論理演算（例えば、暗号化されたデータワード）の最終結果は、任意の組み合わせ論理回路によって生成されることができる。
一方で、通常、最終結果を初期の入力データに関連付ける必要がある。例えば、あるＩ/Ｏインタフェース（Ｉ/Ｏ１、Ｉ/Ｏ２、Ｉ/Ｏ３）で暗号化するために入力データワードが供給される場合、通常、同一のＩ/Ｏインタフェースで暗号化されたデータワードを返す必要がある。
そのために、いくつかの実施例では、セキュア電子装置２４は制御回路を備え、当該制御回路は、（ｉ）入力データを適切な組み合わせ論理回路にルーティングし、（ｉｉ）適切な組み合わせ論理回路から出力データを抽出し、そして（ｉｉｉ）出力データを対応する入力データに関連付けるように配置される。
制御回路は通常、組み合わせ論理回路間の交替パターンを理解するため、正しいクロックサイクルで、正しい組み合わせ論理回路から所与の組み合わせ論理動作シーケンスの最終結果を抽出し、当該最終結果を適切なＩ/Ｏインタフェースに出力することができる。
上記の例を参照すると、制御回路は、あるＩ/Ｏインタフェースで入力データワードを受け取り、正しい組み合わせ論理回路から対応する出力データワード（例えば、入力データワードの暗号化バージョン）を抽出し、出力データワードを入力データワードを受け取る同一のＩ/Ｏインタフェースにルーティングするように配置されている。
図１の実施例では、制御回路は、バス３６と、 三つのマルチプレクサ/デマルチプレクサ４０Ａ〜４０Ｃ（便宜上、ＭＵＸと略記される）と、状態マシン４４とを備える。ＭＵＸ４０Ａ、４０Ｂ、４０Ｃは、それぞれ、Ｉ/ＯインタフェースであるＩ/Ｏ１、Ｉ/Ｏ２、Ｉ/Ｏ３に結合されている。各ＭＵＸはいずれもバス３６を介してＩ/Ｏインタフェースからの複数組の入力データを任意の組み合わせ論理回路にルーティングすることができる。逆方向に、各ＭＵＸはいずれもバス３６を介して任意の組み合わせ論理回路からの複数組の入力データをＩ/Ｏインタフェースにルーティングすることができる。ＭＵＸ４０Ａ、４０Ｂ、４０Ｃの切り替えは、状態マシン４４によって制御される。一例では、状態マシン４４は、循環モジュロ３カウンタ（通常は、モジュロｎカウンタであり、ｎは、組み合わせ論理回路の数である）を備える。
なお、上記の説明は、単に暗号化動作を例示したものである。代替の実施例では、セキュア電子装置２４内の組み合わせ論理回路の結合構造は、一連の組み合わせ論理動作を含む任意の他の適切な動作の実行に使用できる。いくつかの例を挙げると、このような動作の例は、セキュア演算（例えば、復号化、署名及び/又は署名検証）、汎用演算（例えば、算術論理ユニット（Ａｒｉｔｈｍｅｔｉｃ−Ｌｏｇｉｃ Ｕｎｉｔ、ＡＬＵ）、デジタル信号処理（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、ＤＳＰ）又はグラフィックス処理ユニット（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＧＰＵ））の動作、デジタルフィルタリング、及びデータ移動の動作を含む。
図１の例では、各フリップフロップ組３２は、ピア（ｐｅｅｒ）組み合わせ論理回路の出力に対してサンプリングした後に、その対応する組み合わせ論理回路２８に入力を供給する。結合は逆方向に行ってもよい。言い換えると、代替の実施例では、各フリップフロップ組３２は、対応する組み合わせ論理回路２８の出力をサンプリングし、サンプリング出力を入力としてピア組み合わせ論理回路に供給することができる。実際には、各フリップフロップ組３２は、二つの組み合わせ論理回路２８の間で結合され、それらの両方に等価に関連付けられていると見なすことができる。
なお、図１に示す多数の相互接続、例えば、フリップフロップ組３２への/からの相互接続及び組み合わせ論理回路２８への/からの相互接続は、通常、複数の信号線を含む。図１では、単に明確にするために、これらの相互接続を単線で描いている。
■ 負の組み合わせ論理を使用した組み合わせ論理回路
いくつかの実施例では、否定論理を使用して、安全装置内の組み合わせ論理回路のうちの少なくとも一つを実現する。本明細書では、「負論理」とは、他の一つの組み合わせ論理回路（「基準回路」）と比較して、組み合せ論理が論理「１」を論理「０」として解釈することを意味し、その逆も同様である。負論理の組み合わせ論理回路を基準回路と機能的に等価なものとするために、前者の全ての入力及び出力にインバータ（ＮＯＴゲート）を配置した。
負論理を用いる簡単な例として、「アンド」ゲートであり、この「アンド」ゲートの機能は入力及び出力にインバータを有する「オア」ゲートと同等である。組み合わせ論理回路２８で用いられるセキュア演算のような、より複雑度の高い組み合わせ論理演算は、機能的に等価な負論理に変換されて実現することも可能である。負論理と正論理の組み合わせ論理回路を混合したものを用いて安全装置を実現することにより、バイパス攻撃に対する装置の弾力性をさらに向上させることができる。
図２は、本発明の代替の実施例に係る負論理組み合わせ論理回路を用いたセキュア電子装置５０を模式的に示すブロック図である。この例では、セキュア電子装置５０は、 二つの組み合わせ論理回路５４及び５８を備え、組み合わせ論理回路５８が組み合わせ論理回路５４に対して負論理を使用しても、それらは互いに機能的に等価である。
二つの組み合わせ論理回路の場合、セキュア電子装置５０の高レベルのシステム構造は、図１のセキュア電子装置２４と同様である。すなわち、フリップフロップ６０Ａは、組み合わせ論理回路５８の出力をサンプリングし、これらのサンプリング出力を、次のクロックサイクルで入力として組み合わせ論理回路５４に供給する。同様に、フリップフロップ６０Ｂは、組み合わせ論理回路５４の出力をサンプリングし、これらの出力を次のクロックサイクルの組み合わせ論理回路５８への入力として供給される。
一対の入力ＭＵＸ６８Ａと６８Ｂは、二つの組み合わせ論理回路をＩＯ１とＩＯ２とで示される二つのＩ/Ｏインタフェースの入力ＩＮ１とＩＮ２に接続する。一対の出力ＭＵＸ６９Ａと６９Ｂは、二つの組み合わせ論理回路を二つのＩ/ＯインタフェースであるＩＯ１とＩＯ２の出力ＯＵＴ１とＯＵＴ２に接続する。この例では、ＭＵＸ６８Ａ、６８Ｂ、６９Ａ及び６９Ｂを制御する状態マシンは、フリップフロップ組７４及びインバータ７８によって実現されるモジュロ２カウンタを備える。
図１の配置と異なり、図２の配置では、組み合わせ論理回路５８は、組み合わせ論理回路５４に対して、負論理を用いている。そのため、組み合わせ論理回路５８は、その全体の入力と出力（組み合わせ論理回路５４に接続された入力と出力、及びＩ/Ｏインタフェースに接続された入力と出力を含む）にインバータ（６４Ａ、６４Ｂ、７０Ａ、 ７０Ｂと示される）を有している。。本明細書では、Ｉ/Ｏインタフェースと状態サンプリングコンポーネント（すなわち、インバータを含む）の観点から見ると、組み合わせ論理回路５４、５８も機能的に等価である。
所与の組み合わせ論理演算の負論理は、様々な方法により実現することができる。いくつかの実施形態では、例えば、波動的差分論理（ＷＤＤＬ）を使用することができる。ＷＤＤＬは、Ｖｅｒｂａｕｗｈｅｄｅによる「デジタル回路：なぜ漏洩するのか、どのように対応すべきか」、暗号機能の設計と安全性、アルゴリズムと装置、アルゴリズムと装置、ブルガリアアルベナ、２０１３年７月、及びＴｉｔｉらによる「ＷＤＤＬと差分ルーティングを持つプロトタイプＩＣ−ＤＰＡ抵抗評価」（第７回暗号化ハードウェアと組込み型システム国際シンポジウム、ＣＨＥＳ、２００５年）に基づいて実現されるものである。
図２の負論理実現は、異なる方式で組み合わせ論理回路を実現すると共に、それらの間の機能的等価を維持する極端な方法と見なすことができる。追加的又は代替的に、機能的に等価な組み合わせ論理回路の間には、他の差異が存在してもよい。設計者は、意図的に若干の差異を導入することがある。例えば、デザイン又は総合的なツール、或いは製造プロセスにおけるプロセス変更によって他の差異を導入することができる。内部実現の方式におけるこのような差異は、セキュア集積回路の電力消費及び放射放出曲線の多様化に寄与し、この方式によりバイパス攻撃への適応性を向上させる。
上記の図１について説明したように、図２では、多数の相互接続は、複数の信号線を含む。同様に、様々なＭＵＸ及びインバータ（インバータ７８を除く）は通常、複数のコンポーネント又は複数の信号コンポーネントを含む。図２では、単に明確にするために、これらの要素を単線で描いている。
図１及び図２に示す電子装置の構成を図１に示す。図１及び図２は、単に概念を明確にするために描かれた例示的な配置である。代替の実施例では、任意の他の適切な配置を使用可能である。
例えば、開示された技術は、二つ又は三つの組み合わせ論理回路の場合に限定されず、任意の適切な数の組み合わせ論理回路と共に使用することができる。負論理を用いて、任意の適切な数の組み合わせ論理回路（又は無い）を実現することができる。さらに別の例として、開示された技術は、フリップフロップ組に限定されるものではなく、例えば、ラッチ、スタティックランダムアクセスメモリ（ＳＲＡＭ）ユニット、又は任意の他の適切なタイプのメモリユニットなどの他のタイプの状態サンプリングコンポーネントを用いて実現することができる。各サンプルの出力は「論理のハイ」又は「論理のロー」であってもよい。
バイパス攻撃を解決する他の態様は、２０１８年１１月１８日に登録査定となった米国特許出願第１６/１９４，３４２号において解決され、当該特許出願はすでに本特許出願の譲受人に譲渡されており、その開示内容は参照として本明細書に引用される。
様々な実施例では、例えば、一つ又は複数の個別コンポーネント、一つ又は複数の専用集積回路（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ、ＡＳＩＣｓ）、及び/又は一つ又は複数のフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ、ＦＰＧＡｓ）などの任意の適切なハードウェアを用いて、任意の開示された装置を実現することができる。
■ その他の実施形態と変更
以下の説明は、いくつかの追加の実施例と変形を示している。この説明は、例示のみとして、図１のセキュア電子装置２４及びその構成要素を参照した。
上記の図１の説明では、全ての入力データセット（Ｉ/Ｏ１、Ｉ/Ｏ２、Ｉ/Ｏ３で供給される入力データ）は、安全処理のために供給される実データであった。代替の実施例では、制御回路は、一組又は複数組の入力データをランダム又は擬似のランダムのデータに初期化し、一組又は複数組の他の入力データを本当のデータで初期化して、セキュア処理を行う。例えば、Ｉ/Ｏ１で供給される入力データは擬似のランダムのデータを含むことができ、Ｉ/Ｏ２及びＩ/Ｏ３で供給される入力データは本当のデータを含むことができる。この場合、擬似のランダムのデータは、様々な組み合わせ論理回路２８にわたって転送され、組み合わせ論理動作を経てさらにランダム化される。このようにして、組み合わせ論理回路２８で処理されている本当のデータをマスクするのに役立つ。
一つ又は複数の組み合わせ論理回路で仮想ランダムデータを処理する能力は、セキュリティレベルとスループットとの間の配置可能なトレードオフを提供する。セキュリティを向上させるためにスループットを犠牲にし、制御回路は、入力データの上位部分を擬似のランダムに設定してもよく、その逆も同様である。この設定はユーザによって定義できる。
いくつかの実施例では、一つ又は複数の組み合わせ論理回路２８は、出力データが抽出された後も動作し続ける。すなわち、組み合わせ論理動作を適用する。追加的または代替的に、入力データが供給される前に、一つ又は複数の組み合わせ論理回路２８は動作を開始し、すなわち、組み合わせ論理動作を適用する。
例示的な実施例では、組み合わせ論理回路２８は、入力データがそれらに与えられたかどうかにかかわらず、反復演算シーケンスの完了後及び新たな入力データの準備ができた場合を含めて、連続して動作する。最終結果（一組の出力データ）の準備ができた場合に、制御回路は、それを組み合わせ論理回路とは別の出力レジスタ又はバッファ領域に書き込むことができる。
いくつかの実施例では、制御回路は、組み合わせ論理回路２８から出力データを読み取る前に、及び/又は新たな入力データを組み合わせ論理回路２８に供給する前に、ランダムな遅延を生成することができる。
一つの例示的な実現では、制御回路は、いくらかの相対遅延で異なる組み合わせ論理回路２８に入力データを供給することができる。例えば、制御回路は、以下の手順を実行することができる。
■１ｓｔ入力データを１ｓｔ組み合わせ論理回路に供給する。
■いくつかのクロックサイクルを待つ。
■２ｎｄ入力データを２ｎｄ組み合わせ論理回路に供給する。
■１ｓｔ個の出力データの準備ができたまで待つ。
■オプションで、ランダム数のクロックサイクルを待つ。
■３ｒｄ入力データを第三の組み合わせ論理回路に供給する。
■…
以上説明した例示的な動作モードは意図的に予想される時間挙動から逸脱しており、セキュア演算の実際のアクティブ化及び/又は無効化時間を隠すのに役立ち、さらに、バイパス攻撃の影響を受けないように、特徴モードをマスクする。
いくつかの実施例では、所与の組み合わせ論理回路２８は、例えば、逆演算又は既知の解答テストを実行することによって、自体の完全性をチェックすることができる。この完全性のチェックは、例えばフォールトインジェクション攻撃の検出に役立つ。
いくつかの実施例では、開示された技術は、二つ又は二つ以上の中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＣＰＵと略記される）のコア間の結合の生成に用いることができる。それぞれＣＰＵ１及びＣＰＵ２として示されている二つの相互に結合されたＣＰＵコアに関する例を考えてみる。ＣＰＵ１は何らかのオブジェクトコードを実行し、ＣＰＵ２は予定の動作サイクルを実行して、ランダムデータを処理する。ＣＰＵ２は、サイクルの途中結果を比較することで、例えば、フォールトインジェクションを識別するといった完全性チェックを実行することができる。ＣＰＵ２が実行可能な完全性チェックを含む例示的なサイクルは、以下の通りである。
■二つのランダム又は仮想ランダム（ＮＲＡＮＤ）を取得する。
■一つの数字をＲ０に書き込み（Ｒ＃はＣＰＵバッファを示す）、他の一つの数字をＲ１に書き込む。
■Ｒ０+３*Ｒ１‐>Ｒ２
■Ｒ１+５*Ｒ２‐>Ｒ３
■Ｒ２+７*Ｒ３‐>Ｒ４
■Ｒ３+１１*Ｒ４‐>Ｒ５
■…Ｒ[ｎ‐２]+ｐｒｉｍｅ*Ｒ[ｎ‐１]‐> Ｒｎ
■そして、逆演算を行ってＲ０及びＲ１の値と比較する。
■もし、Ｒ０、Ｒ１は結果と一致しないと‐‐不審な改ざんに対して警報を出す。
さらにオプションで、開示された技術は、例えば、二つ又は複数のデジタル信号処理（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、ＤＳＰ）ユニット又は暗号アクセラレータの間の結合などの、様々な他のタイプの組み合わせ論理回路の間の結合を生成するために使用することができる。
いくつかの実施例では、組み合わせ論理回路間の結合は固定的である。これらの実施例では、所与のフリップフロップ組３２について、組み合わせ論理回路がサンプリングされた結果を出力するというアイデンティティは変わらなく、サンプリング出力を組み合わせ論理回路への入力とするというアイデンティティも変わらない。他の実施例では、制御回路は、例えば、充電中又は動作中に、例えばいくつかの以前の定義に従い、又はランダムに、結合の案を修正することができる。例えば、制御回路は、所与のフリップフロップ組３２の入力を一つの組み合わせ論理回路から他の一つ組み合わせ論理回路に切り替え、及び/又は所与のフリップフロップ組３２の出力を一つの組み合わせ論理回路から他の一つの組み合わせ論理回路に切り替えることができる。この配置可能性は、一つ又は複数のフリップフロップ組３２の入力及び/又は出力にＭＵＸを追加することによって実現することができる。
上述の実施例は、例としてのみ引用されており、本発明は、上記で具体的に示され、記載されたものに限定されないことが理解される。代わりに、本発明の範囲は、上記の様々な特徴のコンビネーションおよびサブコンビネーション、当業者が前述の説明を読んだ後に想到できるこれらの変更およびその変形、修正、並びに従来技術には開示されないものを含む。参照により本特許出願に組み込まれる文書は、本出願の構成部分と見なされるものとし、本明細書の明示的又は暗黙的定義と矛盾する形でこれらの組み込まれた文書に定義されている用語の範囲を除いて、本明細書での定義を考慮する必要がある。
２０：従来装置
２４、５０：セキュア電子装置
２８、２８Ａ、２８Ｂ、２８Ｃ、５４、５８：組み合わせ論理回路
３２、３２Ａ、３２Ｂ、３２Ｃ、６０Ａ、６０Ｂ、７４：フリップフロップ（ＦＦ）組
３６：バス
４０Ａ、４０Ｂ、４０Ｃ、６８Ａ、６８Ｂ、６９Ａ、６９Ｂ：マルチプレクサ
４４：状態マシン
６４Ａ、６４Ｂ、７０Ａ、７０Ｂ：インバータ
ＣＬＫ：クロックサイクル
Ｉ/Ｏ１、Ｉ/Ｏ２、Ｉ/Ｏ３：入力、出力
ＩＮ１、ＩＮ２：入力
ＯＵＴ１、ＯＵＴ２：出力

Claims (22)

  1. それぞれに一つ又は複数の入力を受け取り、当該一つ又は複数の入力に対して組み合わせ論理演算を行って、一つ又は複数の出力を生成するように配置される複数の機能的に等価な組み合わせ論理回路と、
    当該複数の機能的に等価な組み合わせ論理回路のうちの一つからの当該一つ又は複数の出力をサンプリングし、当該一つ又は複数のサンプリング出力を入力として当該複数の機能的に等価な組み合わせ論理回路のうちの他の一つに供給するように配置される一つ又は複数の状態サンプリングコンポーネントをそれぞれに含む複数の状態サンプリングコンポーネントと、
    当該複数の機能的に等価な組み合わせ論理回路で処理するために複数組の入力データを受け取り、当該複数組の入力データを当該複数の機能的に等価な組み合わせ論理回路にルーティングし、当該複数の機能的に等価な組み合わせ論理回路から複数組の出力データを抽出し、当該各組の入力データに関連付けて当該各組の出力データを出力するように配置される制御回路と、を備えるセキュア集積回路。
  2. 当該組み合わせ論理演算は、反復セキュア演算の反復演算を含むことを特徴とする請求項１に記載のセキュア集積回路。
  3. 当該複数の組み合わせ論理回路の当該一つ又は複数のサンプリング出力が入力として、当該複数の組み合わせ論理回路のうちの他の一つに供給されることにより、一組の所与の入力データに適用される当該組み合わせ論理演算の当該反復演算が、異なる当該複数の組み合わせ論理回路のうちの異なる組み合わせ論理回路によって実行されることを特徴とする請求項１に記載のセキュア集積回路。
  4. 当該複数の組み合わせ論理回路の当該一つ又は複数のサンプリング出力が入力として、当該複数の組み合わせ論理回路のうちの他の一つに供給されることにより、当該他の一つの組み合わせ論理回路の所与の組み合わせ論理回路が、連続するクロックサイクルの間、異なる当該複数組の入力データに当該組み合わせ論理演算を適用することを特徴とする請求項１に記載のセキュア集積回路。
  5. 当該複数の機能的に等価な組み合わせ論理回路のうちの少なくとも二つは、ハードウェアでの実現において互いに異なることを特徴とする請求項１に記載のセキュア集積回路。
  6. 少なくとも一つの当該複数の機能的に等価な組み合わせ論理回路は、当該複数の機能的に等価な組み合わせ論理回路のうちの一つの組み合わせ論理回路に対する負論理によって実現されることを特徴とする請求項１に記載のセキュア集積回路。
  7. 当該制御回路は、対応する入出力インタフェースを介して当該複数組の入力データを受け取り、当該各組の出力データを同一の入出力インタフェースで出力するように配置されており、当該同一の入出力インタフェースは、当該各組の出力データに対応する当該組の入力データを受け取るためのものであることを特徴とする請求項１に記載のセキュア集積回路。
  8. 当該制御回路は、周期的な交互の方式で、当該複数組の入力データを当該複数の機能的に等価な組み合わせ論理回路に割り当て、周期的な交互の方式で、当該複数の機能的に等価な組み合わせ論理回路から当該複数組の出力データを収集するように配置されることを特徴とする請求項１に記載のセキュア集積回路。
  9. 当該制御回路は、当該複数組の入力データの少なくとも一部をランダムデータ又は擬似のランダムデータ（ｐｓｅｕｄｏｒａｎｄｏｍ ｄａｔａ）に初期化するように配置されることを特徴とする請求項１に記載のセキュア集積回路。
  10. 当該複数の組み合わせ論理回路のうちの一つ又は複数は、下記の
    （ｉ）当該複数組の出力データを抽出した後、引き続き当該組み合わせ論理演算を適用すること、及び（ｉｉ）当該複数組の入力データが供給される前に、当該組み合わせ論理演算の適用を開始することの少なくとも一項を実行するように配置されることを特徴とする請求項１に記載のセキュア集積回路。
  11. 当該制御回路は、当該複数組の入力データが当該複数の組み合わせ論理回路の少なくとも二つに供給される時点の間に、相対的な遅延を生成するように配置されることを特徴とする請求項１に記載のセキュア集積回路。
  12. 複数の機能的に等価な組み合わせ論理回路を動作させて、当該複数の組み合わせ論理回路の各組み合わせ論理回路において一つ又は複数の入力を受け取り、当該一つ又は複数の入力に組み合わせ論理演算を適用して、一つ又は複数の出力を生成することと、
    状態サンプリングコンポーネントを動作させて、当該複数の機能的に等価な組み合わせ論理回路のうちの一つからの当該一つ又は複数の出力をサンプリングし、当該一つ又は複数のサンプリング出力が入力として当該複数の機能的に等価な組み合わせ論理回路のうちの他の一つに供給されることと、
    制御回路を使用して、当該複数の機能的に等価な組み合わせ論理回路で処理するために複数組の入力データを受け取り、当該複数組の入力データを当該複数の機能的に等価な組み合わせ論理回路にルーティングし、当該複数の機能的に等価な組み合わせ論理回路から複数組の出力データを抽出し、当該各組の入力データに関連付けて当該各組の出力データを出力することと、を含むセキュア集積回路におけるデータ処理を行う方法。
  13. 当該組み合わせ論理演算は、反復セキュア演算の反復演算を含むことを特徴とする請求項１２に記載の方法。
  14. 当該複数の組み合わせ論理回路の当該一つ又は複数のサンプリング出力が当該複数の組み合わせ論理回路のうちの他の一つに供給されることは、
    当該複数の組み合わせ論理回路のうちの異なる組み合わせ論理回路によって、所与の一組の入力データに対して当該組み合わせ論理演算の反復演算が実行されることを含むことを特徴とする請求項１２に記載の方法。
  15. 当該一つ又は複数のサンプリング出力が当該複数の組み合わせ論理回路のうちの他の一つに供給されることは、
    当該複数の組み合わせ論理回路のうちの所与の一つにおいて、連続するクロックサイクルの間、複数の異なる当該複数組の入力データに当該組み合わせ論理演算を適用することを含むことを特徴とする請求項１２に記載の方法。
  16. 少なくとも二つの当該機能的に等価な組み合わせ論理回路は、ハードウェアでの実現において互いに異なることを特徴とする請求項１２に記載の方法。
  17. 当該組み合わせ論理演算を適することは、
    当該複数の機能的に等価な組み合わせ論理回路の少なくとも一つにおいて、当該複数の機能的に等価な組み合わせ論理回路のうちの他の一つに対する負論理によって当該組み合わせ論理演算を適用することを含むことを特徴とする請求項１２に記載の方法。
  18. 当該複数組の入力データを受け取ることは、対応する複数の入出力インタフェースを介して当該複数組の入力データをそれぞれに受け取ることを含み、
    当該複数組の出力データを出力することは、当該複数組の出力データに対応する当該複数組の入力データを受け取る同一の入出力インタフェースにおいて当該各組の出力データを出力することを含むことを特徴とする請求項１２に記載の方法。
  19. 当該複数組の入力データをルーティングすることは、周期的な交互の方式で、当該複数組の入力データを当該複数の機能的に等価な組み合わせ論理回路に割り当てることを含み、
    当該複数組の出力データを抽出することは、周期的な交互の方式で、当該複数の機能的に等価な組み合わせ論理回路から当該複数組の出力データを収集することを含む請求項１２に記載の方法。
  20. 当該複数組の入力データの少なくとも一部をランダムデータ又は擬似のランダムデータに初期化することを更に含むことを特徴とする請求項１２に記載の方法。
  21. 当該組み合わせ論理演算を適用することは、
    当該複数の組み合わせ論理回路のうちの一つ又は複数において、下記の
    （ｉ）当該複数組の出力データを抽出した後、引き続き当該組み合わせ論理演算を適用すること、及び
    （ｉｉ）当該複数組の入力データが供給される前に、当該組み合わせ論理演算の適用を開始することの少なくとも一項を実行することを含むことを特徴とする請求項１２に記載の方法。
  22. 当該複数組の入力データが当該組み合わせ論理回路の少なくとも二つに供給される時点の間に、相対的な遅延を生成することを更に含むことを特徴とする請求項１２に記載の方法。
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