JP2021082324A - 管理装置、情報処理装置、管理方法、およびプログラム - Google Patents
管理装置、情報処理装置、管理方法、およびプログラム Download PDFInfo
- Publication number
- JP2021082324A JP2021082324A JP2021016614A JP2021016614A JP2021082324A JP 2021082324 A JP2021082324 A JP 2021082324A JP 2021016614 A JP2021016614 A JP 2021016614A JP 2021016614 A JP2021016614 A JP 2021016614A JP 2021082324 A JP2021082324 A JP 2021082324A
- Authority
- JP
- Japan
- Prior art keywords
- access
- storage unit
- management
- region
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Memory System (AREA)
Abstract
Description
なお、上記実施の形態では、管理テーブル30Aが、論理アドレスによって表される第1領域の識別情報(ページ番号)と、アクセス管理情報と、を対応づけたものである場合を説明した。
図6は、本変形例の情報処理装置10Aの一例を示す模式図である。図6に示すように、情報処理装置10Aの処理回路12Aが、キャッシュメモリ16および管理装置18を備えた構成であってもよい。処理回路12Aは、内部にキャッシュメモリ16および管理装置18を備えた点以外は、上記実施の形態の処理回路12と同様である。
図7は、本変形例の情報処理装置10Bの一例を示す模式図である。図7に示すように、管理装置18Aが、キャッシュメモリ16、アクセス制御部20、管理部22、および記憶部14を備えた構成であってもよい。
12、12A 処理回路
14 記憶部
18,18A 管理装置
22 管理部
24 更新部
26 決定部
28 転送部
Claims (12)
- 処理回路による複数種類の記憶部に対するアクセスを管理する管理装置であって、
前記記憶部は、複数種類の前記記憶部間のデータの転送の単位である複数の第1領域を含み、前記第1領域は複数の第2領域を含み、
複数種類の前記記憶部は、第1の記憶部と、第1の記憶部より前記処理回路によるアクセス速度が遅い第2の記憶部と、を含み、
前記第1領域の識別情報と、前記第1領域に含まれる複数の前記第2領域の各々ごとに、前記第2領域が前記処理回路によってアクセス済であるか否かを示すアクセス情報を規定したアクセス管理情報と、を対応付けた管理テーブルを管理する管理部、を備え、
前記管理部は、
前記管理テーブルにおける前記アクセス管理情報に基づいて、前記識別情報によって識別される前記第1領域内のデータの転送先を、複数種類の前記記憶部のいずれかに決定し、前記管理テーブルにおける、アクセス済を示す前記アクセス情報を規定された前記第2領域が前記第1領域内のアドレス順に第3閾値以上隣接し且つ連続する前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、前記第1の記憶部に決定する決定部を有する、
管理装置。 - 前記管理部は、
前記処理回路からメモリアクセス要求を受付けたときに、
前記管理テーブルにおける、
前記メモリアクセス要求に示される、アクセス対象の前記第2領域の前記アクセス情報を、アクセス済に更新する更新部を有する、
請求項1に記載の管理装置。 - 複数種類の前記記憶部は、
前記処理回路によるアクセス速度が互いに異なる、
請求項1または請求項2に記載の管理装置。 - 前記決定部は、
前記管理テーブルにおける、アクセス済を示す前記アクセス情報の数が第1閾値以上の前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、前記第1の記憶部に決定する、
請求項1〜請求項3の何れか1項に記載の管理装置。 - 前記決定部は、
前記管理テーブルにおける、アクセス済を示す前記アクセス情報の数が第2閾値未満の前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、前記第2の記憶部に決定する、
請求項1〜請求項4の何れか1項に記載の管理装置。 - 前記決定部は、
前記管理テーブルにおける、アクセス済を示す前記アクセス情報の連続数が第4閾値未満の前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、該データの記憶されている前記記憶部または該データの記憶されている前記記憶部より前記処理回路によるアクセス速度の遅い他の種類の前記記憶部に決定する、
請求項1〜請求項5の何れか1項に記載の管理装置。 - 前記管理部は、
前記決定部によって決定された前記記憶部へ、該記憶部を転送先として決定された前記第1領域内のデータを転送する転送部を有する、
請求項1〜請求項6の何れか1項に記載の管理装置。 - 前記管理テーブルは、
前記第1領域の識別情報としての論理アドレスと、前記記憶部における前記第1領域の物理アドレスと、前記第1領域に含まれる複数の前記第2領域の各々ごとに、前記第2領域が前記処理回路によってアクセス済であるか否かを示すアクセス情報を規定したアクセス管理情報と、を対応づけてなる、
請求項1〜請求項7の何れか1項に記載の管理装置。 - 前記第1領域は、前記処理回路によるデータの管理単位であり、
前記第2領域は、前記処理回路による前記記憶部に対するデータの書き換え単位である、
請求項1〜請求項8の何れか1項に記載の管理装置。 - 処理回路と、
複数種類の記憶部と、
前記処理回路による前記記憶部に対するアクセスを管理する管理装置と、
を備え、
前記記憶部は、複数種類の前記記憶部間のデータの転送の単位である複数の第1領域を含み、前記第1領域は複数の第2領域を含み、
複数種類の前記記憶部は、第1の記憶部と、第1の記憶部より前記処理回路によるアクセス速度が遅い第2の記憶部と、を含み、
前記管理装置は、
前記第1領域の識別情報と、前記第1領域に含まれる複数の前記第2領域の各々ごとに、前記第2領域が前記処理回路によってアクセス済であるか否かを示すアクセス情報を規定したアクセス管理情報と、を対応付けた管理テーブルを管理する管理部を有し、
前記管理部は、
前記管理テーブルにおける前記アクセス管理情報に基づいて、前記識別情報によって識別される前記第1領域内のデータの転送先を、複数種類の前記記憶部のいずれかに決定し、前記管理テーブルにおける、アクセス済を示す前記アクセス情報を規定された前記第2領域が前記第1領域内のアドレス順に第3閾値以上隣接し且つ連続する前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、前記第1の記憶部に決定する決定部を有する、
情報処理装置。 - 処理回路による複数種類の記憶部に対するアクセスを管理する管理装置における管理方法であって、
前記記憶部は、複数種類の前記記憶部間のデータの転送の単位である複数の第1領域を含み、前記第1領域は複数の第2領域を含み、
複数種類の前記記憶部は、第1の記憶部と、第1の記憶部より前記処理回路によるアクセス速度が遅い第2の記憶部と、を含み、
前記第1領域の識別情報と、前記第1領域に含まれる複数の前記第2領域の各々ごとに、前記第2領域が前記処理回路によってアクセス済であるか否かを示すアクセス情報を規定したアクセス管理情報と、を対応付けた管理テーブルを管理する管理ステップと、
前記管理テーブルにおける前記アクセス管理情報に基づいて、前記識別情報によって識別される前記第1領域内のデータの転送先を、複数種類の前記記憶部のいずれかに決定し、前記管理テーブルにおける、アクセス済を示す前記アクセス情報を規定された前記第2領域が前記第1領域内のアドレス順に第3閾値以上隣接し且つ連続する前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、前記第1の記憶部に決定する決定ステップと、を含む、
管理方法。 - 処理回路による複数種類の記憶部に対するアクセスを管理するコンピュータに実行させるためのプログラムであって、
前記記憶部は、複数種類の前記記憶部間のデータの転送の単位である複数の第1領域を含み、前記第1領域は複数の第2領域を含み、
複数種類の前記記憶部は、第1の記憶部と、第1の記憶部より前記処理回路によるアクセス速度が遅い第2の記憶部と、を含み、
前記第1領域の識別情報と、前記第1領域に含まれる複数の前記第2領域の各々ごとに、前記第2領域が前記処理回路によってアクセス済であるか否かを示すアクセス情報を規定したアクセス管理情報と、を対応付けた管理テーブルを管理する管理ステップと、
前記管理テーブルにおける前記アクセス管理情報に基づいて、前記識別情報によって識別される前記第1領域内のデータの転送先を、複数種類の前記記憶部のいずれかに決定し、前記管理テーブルにおける、アクセス済を示す前記アクセス情報を規定された前記第2領域が前記第1領域内のアドレス順に第3閾値以上隣接し且つ連続する前記アクセス管理情報に対応する、前記識別情報によって識別される前記第1領域内のデータの転送先を、前記第1の記憶部に決定する決定ステップと、
を前記コンピュータに実行させるためのプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021016614A JP7024127B2 (ja) | 2021-02-04 | 2021-02-04 | 管理装置、情報処理装置、管理方法、およびプログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021016614A JP7024127B2 (ja) | 2021-02-04 | 2021-02-04 | 管理装置、情報処理装置、管理方法、およびプログラム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018050512A Division JP2019164411A (ja) | 2018-03-19 | 2018-03-19 | 管理装置、情報処理装置、管理方法、およびプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021082324A true JP2021082324A (ja) | 2021-05-27 |
JP7024127B2 JP7024127B2 (ja) | 2022-02-22 |
Family
ID=75965396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021016614A Active JP7024127B2 (ja) | 2021-02-04 | 2021-02-04 | 管理装置、情報処理装置、管理方法、およびプログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7024127B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014059820A (ja) * | 2012-09-19 | 2014-04-03 | Chuo Univ | メモリコントローラ,データ記憶装置およびメモリの制御方法 |
JP2015184794A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | キャッシュメモリシステムおよびプロセッサシステム |
JP2017045153A (ja) * | 2015-08-24 | 2017-03-02 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
JP2017138852A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置、記憶装置およびプログラム |
-
2021
- 2021-02-04 JP JP2021016614A patent/JP7024127B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014059820A (ja) * | 2012-09-19 | 2014-04-03 | Chuo Univ | メモリコントローラ,データ記憶装置およびメモリの制御方法 |
JP2015184794A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | キャッシュメモリシステムおよびプロセッサシステム |
JP2017045153A (ja) * | 2015-08-24 | 2017-03-02 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
JP2017138852A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置、記憶装置およびプログラム |
US20170228155A1 (en) * | 2016-02-04 | 2017-08-10 | Kabushiki Kaisha Toshiba | Information processing apparatus, storage device, and computer program product |
Also Published As
Publication number | Publication date |
---|---|
JP7024127B2 (ja) | 2022-02-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7091203B2 (ja) | メモリシステムおよび制御方法 | |
CN107636625B (zh) | 用于共享系统高速缓存的虚拟化控制的方法和装置 | |
JP6118285B2 (ja) | キャッシュメモリシステムおよびプロセッサシステム | |
JP5528554B2 (ja) | ブロックベースの非透過的キャッシュ | |
US9075730B2 (en) | Mechanisms to bound the presence of cache blocks with specific properties in caches | |
TW201917584A (zh) | 記憶體系統及控制方法 | |
US20170177482A1 (en) | Computing system having multi-level system memory capable of operating in a single level system memory mode | |
JP6027562B2 (ja) | キャッシュメモリシステムおよびプロセッサシステム | |
JP6088951B2 (ja) | キャッシュメモリシステムおよびプロセッサシステム | |
US20180095884A1 (en) | Mass storage cache in non volatile level of multi-level system memory | |
US11126573B1 (en) | Systems and methods for managing variable size load units | |
US10180796B2 (en) | Memory system | |
KR102540752B1 (ko) | 비할당 캐시 정책 | |
JP6826066B2 (ja) | 管理装置、情報処理装置およびメモリ制御方法 | |
US20200089426A1 (en) | Management device, information processing apparatus, and memory control method | |
US20170109070A1 (en) | Memory system | |
JP7024127B2 (ja) | 管理装置、情報処理装置、管理方法、およびプログラム | |
JP2019164411A (ja) | 管理装置、情報処理装置、管理方法、およびプログラム | |
US10725675B2 (en) | Management apparatus, information processing apparatus, management method, and computer program product | |
JP6786541B2 (ja) | 管理装置、情報処理装置、管理方法、およびプログラム | |
CN111480151A (zh) | 将高速缓存线从共用存储器页面冲洗到存储器 | |
EP4116829A1 (en) | Systems and methods for managing variable size load units | |
US11188238B2 (en) | Information processing apparatus, memory control method, and computer program product | |
JP6878341B2 (ja) | 管理装置、情報処理装置およびメモリ制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220111 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220209 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7024127 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |