JP2021069065A - Comparator and charging control ic including the same - Google Patents

Comparator and charging control ic including the same Download PDF

Info

Publication number
JP2021069065A
JP2021069065A JP2019194823A JP2019194823A JP2021069065A JP 2021069065 A JP2021069065 A JP 2021069065A JP 2019194823 A JP2019194823 A JP 2019194823A JP 2019194823 A JP2019194823 A JP 2019194823A JP 2021069065 A JP2021069065 A JP 2021069065A
Authority
JP
Japan
Prior art keywords
transistor
comparator
voltage
output
output terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019194823A
Other languages
Japanese (ja)
Other versions
JP6647690B1 (en
Inventor
池田　剛志
Tsuyoshi Ikeda
剛志 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Torex Semiconductor Ltd
Original Assignee
Torex Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Torex Semiconductor Ltd filed Critical Torex Semiconductor Ltd
Priority to JP2019194823A priority Critical patent/JP6647690B1/en
Application granted granted Critical
Publication of JP6647690B1 publication Critical patent/JP6647690B1/en
Publication of JP2021069065A publication Critical patent/JP2021069065A/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Abstract

To provide a comparator whose detection delay time is short and which consumes less power in a stationary time.SOLUTION: A comparator includes an error amplifying unit 1 that detects a difference between input voltage VDD and output voltage VBAT, an output unit 2 that generates a comparison signal S1 and outputs the comparison signal S1 through a comparator output terminal CO, a first transistor Tr1 having a gate connected between an input terminal VIN and the output unit 2 as a well potential VWell of the driver transistor and having a threshold voltage that is lower than a forward drop voltage of a parasitic diode of the driver transistor, and a second transistor Tr2 having a gate connected between an output terminal BAT and the output unit 2 as the well potential VWell of the driver transistor and having the same characteristic as the first transistor Tr1.SELECTED DRAWING: Figure 2

Description

本発明はコンパレータおよびこれを有する充電制御ＩＣに関し、特に高速応答が要求される場合に適応して有用なものである。 The present invention relates to a comparator and a charge control IC having the comparator, and is particularly useful when a high-speed response is required.

充電制御ＩＣにおいて、逆流防止回路の逆流検出の遅延により、入力側の電源を立上げた直後、瞬間的に出力側の負荷であるバッテリに充電されることがしばしば問題となる。また、充電制御ＩＣの他にも、出力端子に電源が接続されることが想定され、逆流防止回路を有している負荷スイッチＩＣやリニアレギュレータＩＣにおいても同様の問題を生起している。 In the charge control IC, it is often a problem that the battery, which is the load on the output side, is momentarily charged immediately after the power supply on the input side is turned on due to the delay in the backflow detection of the backflow prevention circuit. Further, in addition to the charge control IC, it is assumed that a power supply is connected to the output terminal, and the same problem occurs in the load switch IC and the linear regulator IC having the backflow prevention circuit.

代表的な充電制御ＩＣの回路図を図1に示す。同図に示すように、この種の充電制御ＩＣは、ＤＣ／ＤＣコンバータ等の電源に接続される入力端子ＶＩＮと、バッテリ等の負荷が接続される出力端子ＢＡＴとの間に接続したＰＭＯＳトランジスタであるドライバトランジスタＱを介して前記電源から前記負荷に電流を供給するための電子デバイスである。ここで、ドライバトランジスタＱには、寄生ダイオードである第1および第２のダイオードＤ１，Ｄ２が形成されている。 A circuit diagram of a typical charge control IC is shown in FIG. As shown in the figure, this type of charge control IC is a epitaxial transistor connected between an input terminal VIN connected to a power source such as a DC / DC converter and an output terminal BAT to which a load such as a battery is connected. This is an electronic device for supplying a current from the power supply to the load via the driver transistor Q. Here, the driver transistor Q is formed with first and second diodes D1 and D2, which are parasitic diodes.

かかる充電制御ＩＣでは、入力電圧ＶＤＤと出力電圧VBATのどちらが高い場合もあり得る。このため、ドライバトランジスタＱのバックゲートが常に入力端子ＶＩＮに接続されていると、入力電圧ＶＤＤより出力電圧VBATが高いときに出力端子BATから入力端子VINへ第２のダイオードＤ２を介して電流が流れてしまう。これを防止するために、ドライバトランジスタＱのバックゲートを入力電圧ＶＤＤまたは出力電圧VBATのいずれか高い方へ接続する。この接続切替えを行う回路を逆流防止回路と呼ぶ。 In such a charge control IC, either the input voltage VDD or the output voltage VBAT may be higher. Therefore, if the back gate of the driver transistor Q is always connected to the input terminal VIN, a current flows from the output terminal BAT to the input terminal VIN via the second diode D2 when the output voltage VBAT is higher than the input voltage VDD. It will flow. To prevent this, connect the back gate of the driver transistor Q to the higher of the input voltage VDD and the output voltage VBAT. The circuit that switches the connection is called a backflow prevention circuit.

この種の逆流防止回路は、例えば図１に示すように、入力電圧ＶＤＤと出力電圧VBATとを比較するためのコンパレータＣＯＭＰと、インバータＩＮＶと、ドライバトランジスタＱのバックゲート端子の接続を入力端子VINまたは出力端子BATへ切換えるためのスイッチングトランジスタＭ１，Ｍ２を有している。スイッチングトランジスタＭ１，Ｍ２は、図１の場合、ＰＭＯＳトランジスタで形成してある。 In this type of backflow prevention circuit, for example, as shown in FIG. 1, the input terminal VIN connects the comparator COMP for comparing the input voltage VDD and the output voltage VBAT, the inverter INV, and the back gate terminal of the driver transistor Q. Alternatively, it has switching transistors M1 and M2 for switching to the output terminal BAT. In the case of FIG. 1, the switching transistors M1 and M2 are formed of a epitaxial transistor.

スイッチングトランジスタＭ１はコンパレータＣＯＭＰの出力信号である２値の比較信号Ｓ１でオン・オフが制御され、スイッチングトランジスタＭ２は比較信号Ｓ１をインバータＩＮＶで反転した逆論理の比較信号Ｓ２でオン・オフが制御される。したがって、スイッチングトランジスタＭ１，Ｍ２はいずれか一方がオンのとき他方がオフとなる。すなわち、ＶＤＤ>ＶＢＡＴの場合にはスイッチングトランジスタＭ１がオンで、スイッチングトランジスタＭ２がオフ、ＶＤＤ<ＶＢＡＴの場合にはスイッチングトランジスタＭ１がオフで、スイッチングトランジスタＭ２がオンとなる。 The switching transistor M1 is controlled on / off by the binary comparison signal S1 which is the output signal of the comparator COMP, and the switching transistor M2 is controlled on / off by the inverse logic comparison signal S2 in which the comparison signal S1 is inverted by the inverter INV. Will be done. Therefore, when one of the switching transistors M1 and M2 is on, the other is off. That is, when VDD> VBAT, the switching transistor M1 is on and the switching transistor M2 is off, and when VDD <VBAT, the switching transistor M1 is off and the switching transistor M2 is on.

かくしてＶＤＤ>ＶＢＡＴの場合、ドライバトランジスタＱのバックゲートには入力電圧ＶＤＤが印加される。この結果、かかる状態では、第1のダイオードＤ１を介しての入力端子ＶＩＮから出力端子ＶＢＡＴへ向かおうとする電流が阻止される。 Thus, when VDD> VBAT, the input voltage VDD is applied to the back gate of the driver transistor Q. As a result, in such a state, the current going from the input terminal VIN to the output terminal VBAT via the first diode D1 is blocked.

一方、ＶＤＤ<ＶＢＡＴの場合、ドライバトランジスタＱのバックゲートには出力電圧ＶＢＡＴが印加される。この結果、かかる状態では、第２のダイオードＤ２を介しての出力端子ＢＡＴから入力端子ＶＩＮへ向かおうとする電流が阻止される。 On the other hand, when VDD <VBAT, the output voltage VBAT is applied to the back gate of the driver transistor Q. As a result, in such a state, the current going from the output terminal BAT to the input terminal VIN via the second diode D2 is blocked.

このように、当該逆流防止回路では、ドライバトランジスタＱのバックゲートの電位を入力電圧ＶＤＤと出力電圧ＶＢＡＴのうち高い方の電位とすることにより、ダイオードＤ１を介して出力端子ＢＡＴへ向かおうとする電流およびダイオードＤ２を介して入力端子ＶＩＮに向かおうとする電流を阻止することにより瞬間的な突入電流や逆流電流を阻止する。 As described above, in the backflow prevention circuit, the potential of the back gate of the driver transistor Q is set to the higher potential of the input voltage VDD and the output voltage VBAT, so that the back gate is directed to the output terminal BAT via the diode D1. By blocking the current and the current going toward the input terminal VIN via the diode D2, the momentary inrush current and the backflow current are blocked.

この種の逆流防止回路では、図１に示すように、入力電圧ＶＤＤと出力電圧ＶＢＡＴとを比較してスイッチングトランジスタＭ１，Ｍ２を制御するための比較信号Ｓ１をコンパレータＣＯＭＰで生成する必要がある。 In this type of backflow prevention circuit, as shown in FIG. 1, it is necessary to compare the input voltage VDD and the output voltage VBAT and generate a comparison signal S1 for controlling the switching transistors M1 and M2 by the comparator COMP.

従来技術に係るコンパレータの一例を図７に示す。同図に示すコンパレータＣＯＭＰ０１は、誤差増幅部０１と出力部０１２とを有している。ここで、誤差増幅部０１は、入力電圧ＶＩＮと出力電圧ＶＢＡＴとの差を検出するもので、入力電圧ＶＩＮが印加される第１のトランジスタＴｒ０１と出力電圧ＶＢＡＴが印加される第２のトランジスタＴｒ０２とを組み合わせて構成したものである。この誤差増幅部０１は、第１の電流源Ｉ０１が供給する電流により動作する。 FIG. 7 shows an example of a comparator according to the prior art. The comparator COMP01 shown in the figure has an error amplification unit 01 and an output unit 012. Here, the error amplification unit 01 detects the difference between the input voltage VIN and the output voltage VBAT, and the first transistor Tr01 to which the input voltage VIN is applied and the second transistor Tr02 to which the output voltage VBAT is applied are detected. It is composed by combining and. The error amplification unit 01 operates by the current supplied by the first current source I01.

出力部０２は、誤差増幅部０１で検出した差に基づき２値の信号である比較信号Ｓ１を生成する。さらに詳言すると出力部０２は、第１のミラー回路０３、第２のミラー回路０４および第３のミラー回路０５を有している。ここで、第１のミラー回路０３は、第１のトランジスタＴｒ０１に直列に接続された第５のトランジスタＴｒ０５および第6のトランジスタＴｒ０６で形成している。第２のミラー回路０４は、第２のトランジスタＴｒ０２に直列に接続された第７のトランジスタＴｒ０７および第８のトランジスタＴｒ０８で形成している。第３のミラー回路０５は、第６のトランジスタＴｒ０６に直列に接続された第９のトランジスタＴｒ０９および第１０のトランジスタＴｒ０１０で形成している。比較信号Ｓ１を出力するコンパレータ出力端子ＣＯは、第８のトランジスタＴｒ０８と第１０のトランジスタＴｒ０１０との間の節点として形成してある。 The output unit 02 generates a comparison signal S1 which is a binary signal based on the difference detected by the error amplification unit 01. More specifically, the output unit 02 has a first mirror circuit 03, a second mirror circuit 04, and a third mirror circuit 05. Here, the first mirror circuit 03 is formed by a fifth transistor Tr05 and a sixth transistor Tr06 connected in series with the first transistor Tr01. The second mirror circuit 04 is formed by a seventh transistor Tr07 and an eighth transistor Tr08 connected in series with the second transistor Tr02. The third mirror circuit 05 is formed by a ninth transistor Tr09 and a tenth transistor Tr010 connected in series with the sixth transistor Tr06. The comparator output terminal CO that outputs the comparison signal S1 is formed as a node between the eighth transistor Tr08 and the tenth transistor Tr010.

かかるコンパレータＣＯＭＰ０１においては、第１の電流源Ｉ０１の電流で動作する誤差増幅部０１で検出した入力電圧ＶＩＮと出力電圧ＶＢＡＴとの差に応じ、この差が所定の閾値を超えた場合にコンパレータ出力端子ＣＯを介して２値の信号である比較信号Ｓ１を出力する。 In such a comparator COMP01, according to the difference between the input voltage VIN and the output voltage VBAT detected by the error amplification unit 01 operating with the current of the first current source I01, the comparator is output when this difference exceeds a predetermined threshold value. The comparison signal S1, which is a binary signal, is output via the terminal CO.

従来技術に係るコンパレータの他の例を図８に示す。同図に示すコンパレータＣＯＭＰ０２は、図７に示すコンパレータＣＯＭＰ０１に対し、出力部０１２の構成が異なる。誤差増幅部１の構成は同様である。すなわち、本例の出力部０１２は、第６のミラー回路０６、第１３のトランジスタＴｒ０１３、コンパレータ出力端子ＣＯからなる。第６のミラー回路０６は、誤差増幅部０１の第１のトランジスタＴｒ０１に直列に接続された第１１のトランジスタＴｒ０１１および第２のトランジスタＴｒ０２に直列に接続された第１２のトランジスタＴｒ０１２からなる。第１３のトランジスタＴｒ０１３は、そのゲートに誤差増幅部０１で検出した入力電圧ＶＤＤと出力電圧ＶＢＡＴの差を表す信号が供給されるとともに、第２の電流源Ｉ０２で動作される。コンパレータ出力端子ＣＯは、第１３のトランジスタＴｒ０１３と第２の電流源Ｉ０２との間の節点で形成してある。 FIG. 8 shows another example of the comparator according to the prior art. The comparator COMP02 shown in FIG. 7 has a different configuration of the output unit 012 from the comparator COMP01 shown in FIG. The configuration of the error amplification unit 1 is the same. That is, the output unit 012 of this example includes a sixth mirror circuit 06, a thirteenth transistor Tr013, and a comparator output terminal CO. The sixth mirror circuit 06 includes an eleventh transistor Tr011 connected in series with the first transistor Tr01 of the error amplification unit 01 and a twelfth transistor Tr012 connected in series with the second transistor Tr02. The thirteenth transistor Tr013 is supplied with a signal representing the difference between the input voltage VDD and the output voltage VBAT detected by the error amplification unit 01 to its gate, and is operated by the second current source I02. The comparator output terminal CO is formed at a node between the thirteenth transistor Tr013 and the second current source I02.

かかるコンパレータＣＯＭＰ０２においては、第１の電流源Ｉ０１の電流で動作する誤差増幅部０１で検出した入力電圧ＶＩＮと出力電圧ＶＢＡＴとの差に応じ、この偏差が所定の閾値を超えた場合に第１３のトランジスタＴｒ０１３が第２の電流源Ｉ０２で生成した電流を動作電流として動作し、コンパレータ出力端子ＣＯを介して比較信号Ｓ１を出力する。 In such a comparator COMP02, the thirteenth when this deviation exceeds a predetermined threshold according to the difference between the input voltage VIN and the output voltage VBAT detected by the error amplification unit 01 operating with the current of the first current source I01. The transistor Tr013 operates using the current generated by the second current source I02 as the operating current, and outputs the comparison signal S1 via the comparator output terminal CO.

上述の如きコンパレータＣＯＭＰ０１，ＣＯＭＰ０２は、第１および第２の電流源Ｉ０１，Ｉ０２が、基本的に常に動作しているため、低消費電流であることが求められる。そこで、電流源Ｉ０１，Ｉ０２は可及的に小容量のもので形成してある。このため、第１のトランジスタＴｒ０１または第２のトランジスタＴｒ０２に流れる電流もその分小さくなり、入力電圧ＶＤＤと出力電圧ＶＢＡＴの大小関係が反転しても充分な応答速度で比較信号Ｓ１の状態を反転させることができていなかった。すなわち、コンパレータＣＯＭＰ０１，ＣＯＭＰ０２としての応答速度が充分でなかった。 The comparators COMP01 and COMP02 as described above are required to have low current consumption because the first and second current sources I01 and I02 are basically always operating. Therefore, the current sources I01 and I02 are formed to have as small a capacity as possible. Therefore, the current flowing through the first transistor Tr01 or the second transistor Tr02 is also reduced by that amount, and the state of the comparison signal S1 is inverted at a sufficient response speed even if the magnitude relationship between the input voltage VDD and the output voltage VBAT is inverted. I wasn't able to get it. That is, the response speeds of the comparators COMP01 and COMP02 were not sufficient.

したがって、コンパレータＣＯＭＰ０１、ＣＯＭＰ０２を、例えば図１に示す充電制御ＩＣのコンパレータＣＯＭＰとして適用した場合、応答速度の遅延に起因してダイオードＤ１を介して出力端子ＢＡＴへ向かおうとする電流およびダイオードＤ２を介して入力端子ＶＩＮに向かおうとする電流を阻止するタイミングが遅延し、瞬間的な突入電流や逆流電流を良好に阻止することができなくなる場合が生起される。 Therefore, when the comparators COMP01 and COMP02 are applied, for example, as the comparator COMP of the charge control IC shown in FIG. 1, the current and the diode D2 that tend to go to the output terminal BAT via the diode D1 due to the delay in the response speed are transferred. The timing of blocking the current trying to reach the input terminal VIN via the diode is delayed, and a case occurs in which the momentary inrush current and the backflow current cannot be blocked satisfactorily.

なお、ドライバトランジスタのバックゲートを切替えることにより逆流を防止するようにした公知文献としては特許文献１および特許文献２が存在する。しかしながら特許文献１，２はいずれもコンパレータの応答速度の改善を図る点に関する言及はない。 Patent Document 1 and Patent Document 2 are known documents that prevent backflow by switching the back gate of the driver transistor. However, Patent Documents 1 and 2 do not mention that the response speed of the comparator is improved.

特開２００９−２８４５８５号公報Japanese Unexamined Patent Publication No. 2009-284585 特開昭６３−３０７５１０号公報Japanese Unexamined Patent Publication No. 63-307510

本発明は、上記従来技術に鑑み、定常時は低消費電流でありながら、検出遅延時間が短いコンパレータおよびこれを有する充電制御用ＩＣを提供することを目的とする。 In view of the above-mentioned prior art, it is an object of the present invention to provide a comparator having a short detection delay time while having a low current consumption in a steady state, and a charge control IC having the comparator.

上記目的を達成する本発明の第１の態様に係るコンパレータは、
入力端子と出力端子との間に接続したドライバトランジスタを介して前記入力端子に接続される電源から前記出力端子に接続される負荷に電流を供給する電子デバイスに組み込まれ、前記入力端子の電圧である入力電圧と前記出力端子の電圧である出力電圧とを比較するとともに前記比較の結果として２値の信号である比較信号を送出するコンパレータであって、
前記入力電圧と前記出力電圧との差を検出する誤差増幅部と、
前記差に応じて前記比較信号を生成し、該比較信号をコンパレータ出力端子を介して出力する出力部と、
ゲートを前記ドライバトランジスタのウェル電位として前記入力端子と前記出力部との間に接続され、しかも閾値電圧が前記ドライバトランジスタの寄生ダイオードである第１のダイオードの順方向降下電圧よりも小さい第１のトランジスタと、
ゲートを前記ドライバトランジスタのウェル電位として前記出力端子と前記出力部との間に接続され、しかも閾値電圧が前記ドライバトランジスタの寄生ダイオードである第２のダイオードの順方向降下電圧よりも小さい第２のトランジスタとを有することを特徴とする。 The comparator according to the first aspect of the present invention that achieves the above object is
It is incorporated in an electronic device that supplies current from the power supply connected to the input terminal to the load connected to the output terminal via a driver transistor connected between the input terminal and the output terminal, and at the voltage of the input terminal. A comparator that compares a certain input voltage with an output voltage that is the voltage of the output terminal and sends out a comparison signal that is a binary signal as a result of the comparison.
An error amplification unit that detects the difference between the input voltage and the output voltage,
An output unit that generates the comparison signal according to the difference and outputs the comparison signal via the comparator output terminal.
A first unit in which a gate is connected between the input terminal and the output unit as a well potential of the driver transistor, and the threshold voltage is smaller than the forward voltage drop of the first diode which is a parasitic diode of the driver transistor. With a transistor
A second unit in which the gate is connected between the output terminal and the output unit as a well potential of the driver transistor, and the threshold voltage is smaller than the forward voltage drop of the second diode which is the parasitic diode of the driver transistor. It is characterized by having a transistor.

本発明の第２の態様は、
第１の態様に記載するコンパレータにおいて、
前記誤差増幅部は、
前記入力電圧と前記出力電圧との差を検出するよう前記入力電圧が印加される第３のトランジスタおよび前記出力電圧が印加される第４のトランジスタと、第１の電流源とを組み合わせて前記入力電圧と出力電圧との差を検出するとともに、
前記出力部は、
前記第３のトランジスタに直列に接続された第５のトランジスタ、および第6のトランジスタと、前記第６のトランジスタに直列に接続した第２の電流源とを組み合わせて形成した第１のミラー回路と、
前記第４のトランジスタに直列に接続された第７のトランジスタ、および第８のトランジスタと、前記第８のトランジスタに直列に接続した第３の電流源とを組み合わせて形成した第２のミラー回路とを有し、
一端が前記出力端子に接続された前記第２のトランジスタの他端と、前記比較信号を送出するコンパレータ出力端子とを、前記第８のトランジスタと前記第３の電流源との間に接続するとともに、
一端が前記入力端子に接続された前記第１のトランジスタの他端と、前記比較信号と逆論理の比較信号を送出する他のコンパレータ出力端子とを、前記第６のトランジスタと前記第２の電流源との間に接続して構成したことを特徴とする。 A second aspect of the present invention is
In the comparator described in the first aspect,
The error amplification unit
The input is a combination of a third transistor to which the input voltage is applied, a fourth transistor to which the output voltage is applied, and a first current source so as to detect a difference between the input voltage and the output voltage. While detecting the difference between the voltage and the output voltage,
The output unit
A first mirror circuit formed by combining a fifth transistor and a sixth transistor connected in series with the third transistor and a second current source connected in series with the sixth transistor. ,
A second mirror circuit formed by combining a seventh transistor connected in series with the fourth transistor, an eighth transistor, and a third current source connected in series with the eighth transistor. Have,
The other end of the second transistor whose one end is connected to the output terminal and the comparator output terminal for transmitting the comparison signal are connected between the eighth transistor and the third current source. ,
The other end of the first transistor, one end of which is connected to the input terminal, and another comparator output terminal that transmits the comparison signal and the comparison signal of the inverse logic, the sixth transistor and the second current. It is characterized in that it is configured by connecting to the source.

本発明の第３の態様は、
第1の態様に記載するコンパレータにおいて、
前記誤差増幅部は、
前記入力電圧と前記出力電圧との差を検出するよう前記入力電圧が印加される第３のトランジスタおよび前記出力電圧が印加される第４のトランジスタと、第１の電流源とを組合わせて前記入力電圧と前記出力電圧との差を検出するとともに、
前記出力部は、
前記第３のトランジスタに直列に接続された第５のトランジスタおよび第6のトランジスタで形成した第１のミラー回路と、
前記第４のトランジスタに直列に接続された第７のトランジスタおよび第８のトランジスタで形成した第２のミラー回路と、
前記第６のトランジスタに直列に接続された第９のトランジスタおよび前記第８のトランジスタに直列に接続された第１０のトランジスタとで形成した第３のミラー回路とを有し、
一端が前記入力端子に接続された前記第１のトランジスタの他端を前記第６のトランジスタと前記第９のトランジスタとの間に接続するとともに、
一端が前記出力端子に接続された前記第２のトランジスタの他端と、前記比較信号を送出するコンパレータ出力端子とを、前記第８のトランジスタと前記第１０のトランジスタとの間に接続して構成したことを特徴とする。 A third aspect of the present invention is
In the comparator described in the first aspect,
The error amplification unit
The third transistor to which the input voltage is applied, the fourth transistor to which the output voltage is applied, and the first current source are combined so as to detect the difference between the input voltage and the output voltage. While detecting the difference between the input voltage and the output voltage,
The output unit
A first mirror circuit formed by a fifth transistor and a sixth transistor connected in series with the third transistor, and a first mirror circuit.
A second mirror circuit formed by a seventh transistor and an eighth transistor connected in series with the fourth transistor, and a second mirror circuit.
It has a third mirror circuit formed by a ninth transistor connected in series with the sixth transistor and a tenth transistor connected in series with the eighth transistor.
The other end of the first transistor whose one end is connected to the input terminal is connected between the sixth transistor and the ninth transistor, and the other end is connected to the ninth transistor.
The other end of the second transistor whose one end is connected to the output terminal and the comparator output terminal for transmitting the comparison signal are connected between the eighth transistor and the tenth transistor. It is characterized by having done it.

本発明の第４の態様は、
第１の態様に記載するコンパレータにおいて、
前記誤差増幅部は、
前記入力電圧と前記出力電圧との差を検出するよう、前記入力電圧が印加される第３のトランジスタおよび前記出力電圧が印加される第４のトランジスタと、第１の電流源とを組み合わせて前記入力電圧と出力電圧との差を検出するとともに、
前記出力部は、
前記第３のトランジスタに直列に接続された第１１のトランジスタと、前記第４のトランジスタに直列に接続された第１２のトランジスタとで形成した第４のミラー回路と、
ゲートに前記誤差増幅部の出力が供給される第１３のトランジスタおよび該第１３のトランジスタに直列に接続された第４の電流源と、前記第１３のトランジスタと前記第４の電流源との間に接続されたコンパレータ出力端子とを有し、
前記第１のトランジスタを前記入力端子と前記第１３のトランジスタのゲートとの間に接続するとともに、前記第２のトランジスタを前記出力端子と前記コンパレータ出力端子との間に接続したことを特徴とする。 A fourth aspect of the present invention is
In the comparator described in the first aspect,
The error amplification unit
The third transistor to which the input voltage is applied, the fourth transistor to which the output voltage is applied, and the first current source are combined so as to detect the difference between the input voltage and the output voltage. While detecting the difference between the input voltage and the output voltage,
The output unit
A fourth mirror circuit formed by an eleventh transistor connected in series with the third transistor and a twelfth transistor connected in series with the fourth transistor.
Between the thirteenth transistor to which the output of the error amplification unit is supplied to the gate and the fourth current source connected in series with the thirteenth transistor, and the thirteenth transistor and the fourth current source. Has a comparator output terminal connected to
The first transistor is connected between the input terminal and the gate of the thirteenth transistor, and the second transistor is connected between the output terminal and the comparator output terminal. ..

本発明の第５の態様は、
第４の態様に記載するコンパレータにおいて、
第１６のトランジスタ、第１９のトランジスタ、第７のミラー回路および第８のミラー回路を有するとともに、
前記第１６のトランジスタは、ゲートをウェル電位として前記入力端子に接続され、しかも閾値電圧が前記第１のダイオードの順方向降下電圧よりも小さい素子であり、
前記第１９のトランジスタは、ゲートをウェル電位として前記出力端子に接続され、しかも閾値電圧が前記第２のダイオードの順方向降下電圧よりも小さい素子であり、
前記第７のミラー回路は、前記第１６のトランジスタと直列に接続された第１７のトランジスタと、前記コンパレータ出力端子に並列に接続された第１８のトランジスタとで形成するとともに、
前記第８のミラー回路は、前記第１９のトランジスタと直列に接続された第２０のトランジスタと、前記第１３のトランジスタのゲートに並列に接続された第２１のトランジスタとで形成したことを特徴とする。 A fifth aspect of the present invention is
In the comparator described in the fourth aspect,
It has a 16th transistor, a 19th transistor, a 7th mirror circuit, and an 8th mirror circuit.
The 16th transistor is an element which is connected to the input terminal with a gate as a well potential and whose threshold voltage is smaller than the forward voltage drop of the first diode.
The 19th transistor is an element that is connected to the output terminal with the gate as a well potential and whose threshold voltage is smaller than the forward voltage drop of the second diode.
The seventh mirror circuit is formed by a seventeenth transistor connected in series with the sixteenth transistor and an eighteenth transistor connected in parallel with the comparator output terminal.
The eighth mirror circuit is characterized by being formed by a twentieth transistor connected in series with the nineteenth transistor and a twenty-first transistor connected in parallel with the gate of the thirteenth transistor. To do.

本発明の第６の態様に係る充電制御ＩＣは、
入力端子と出力端子との間に接続したドライバトランジスタを介して前記入力端子に接続される電源から前記出力端子に接続される負荷に電流を供給するとともに、前記入力端子の電圧である入力電圧と前記出力端子の電圧である出力電圧とを比較するコンパレータの比較信号で、前記ドライバトランジスタのバックゲートが前記入力電圧と前記出力電圧とのうち高い方に選択的に接続されるよう前記比較信号でオン、オフ制御される第１のスイッチングトランジスタおよび第２のスイッチングトランジスタを有する充電制御ＩＣであって、
前記コンパレータが、第１〜第５の実施の形態のいずれかに記載するコンパレータで形成されていることを特徴とする。 The charge control IC according to the sixth aspect of the present invention is
A current is supplied from the power supply connected to the input terminal to the load connected to the output terminal via a driver transistor connected between the input terminal and the output terminal, and the input voltage which is the voltage of the input terminal is used. A comparison signal of a comparator that compares the output voltage, which is the voltage of the output terminal, with the comparison signal so that the back gate of the driver transistor is selectively connected to the higher of the input voltage and the output voltage. A charge control IC having a first switching transistor and a second switching transistor that are controlled on and off.
The comparator is formed by the comparator according to any one of the first to fifth embodiments.

本発明によれば、入力電圧または出力電圧の急峻な立上げまたは立下げに伴う変化に応じて、第１のトランジスタまたは第２のトランジスタが瞬時に動作する。したがって、動作電流が小さいことに起因して反転動作が遅延する誤差増幅部における反転動作に先行して第１のトランジスタまたは第２のトランジスタを介して印加される入力電圧ＶＤＤまたは出力電圧ＶＢＡＴに基づき所定の比較信号を直接出力部で生成することができる。この結果、比較信号を迅速に反転させることができる。 According to the present invention, the first transistor or the second transistor operates instantaneously in response to a change accompanying a steep rise or fall of an input voltage or an output voltage. Therefore, based on the input voltage VDD or output voltage VBAT applied via the first transistor or the second transistor prior to the inverting operation in the error amplification unit in which the inverting operation is delayed due to the small operating current. A predetermined comparison signal can be directly generated by the output unit. As a result, the comparison signal can be quickly inverted.

このため、当該コンパレータを有する充電制御ＩＣにおいては、入力電圧または出力電圧の急峻な立上げまたは立下げ変化に対してもドライバトランジスタのバックゲートの接続を高速で切換えることができ、瞬間的な突入電流または逆流電流を可及的に抑制し、十分な応答速度で有害な逆流現象等の発生を防止することができる。 Therefore, in the charge control IC having the comparator, the connection of the back gate of the driver transistor can be switched at high speed even when the input voltage or the output voltage suddenly rises or falls, and a momentary inrush occurs. It is possible to suppress the current or the backflow current as much as possible and prevent the occurrence of a harmful backflow phenomenon or the like with a sufficient response speed.

充電制御ＩＣの一例を示す回路図である。It is a circuit diagram which shows an example of a charge control IC. 本発明の基本構造を模式的に示すブロック図である。It is a block diagram which shows typically the basic structure of this invention. 本発明の第1の実施の形態に係るコンパレータを示す回路図である。It is a circuit diagram which shows the comparator which concerns on 1st Embodiment of this invention. 本発明の第２の実施の形態に係るコンパレータを示す回路図である。It is a circuit diagram which shows the comparator which concerns on 2nd Embodiment of this invention. 本発明の第３の実施の形態に係るコンパレータを示す回路図である。It is a circuit diagram which shows the comparator which concerns on 3rd Embodiment of this invention. 本発明の第４の実施の形態に係るコンパレータを示す回路図である。It is a circuit diagram which shows the comparator which concerns on 4th Embodiment of this invention. 従来技術に係るコンパレータの一例を示す回路図である。It is a circuit diagram which shows an example of the comparator which concerns on the prior art. 従来技術に係るコンパレータの他の例を示す回路図である。It is a circuit diagram which shows another example of the comparator which concerns on the prior art.

以下、本発明の実施の形態を図面に基づき詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図２は、本発明に係るコンパレータの基本構造を模式的に示すブロック図である。同図に示すように、コンパレータＣＯＭＰは、入力端子ＶＩＮと出力端子ＢＡＴとの間に接続したドライバトランジスタＱ（図１参照；以下同じ）を介して入力端子ＶＩＮに接続される電源から出力端子ＢＡＴに接続される負荷に電流を供給する、例えば充電制御ＩＣ等の電子デバイスに組み込まれている。そして、入力端子ＶＩＮの電圧である入力電圧ＶＤＤと出力端子ＢＡＴの電圧である出力電圧ＶＢＡＴとを比較するとともに、比較の結果を表す２値の信号である比較信号Ｓ１を送出する。 FIG. 2 is a block diagram schematically showing the basic structure of the comparator according to the present invention. As shown in the figure, the comparator COMP is a power supply connected to the input terminal VIN via a driver transistor Q (see FIG. 1; the same applies hereinafter) connected between the input terminal VIN and the output terminal BAT. It is incorporated in an electronic device such as a charge control IC that supplies a current to a load connected to. Then, the input voltage VDD, which is the voltage of the input terminal VIN, and the output voltage VBAT, which is the voltage of the output terminal BAT, are compared, and the comparison signal S1 which is a binary signal indicating the result of the comparison is transmitted.

さらに詳言すると、コンパレータＣＯＭＰは、入力電圧ＶＤＤと出力電圧ＶＢＡＴとの差を検出する誤差増幅部１と、前記差に応じて比較信号Ｓ１を生成し、該比較信号Ｓ１をコンパレータ出力端子ＣＯを介して出力する出力部２とを有する。ここで、第1のトランジスタＴｒ１は、ゲートをドライバトランジスタＱのウェル電位ＶＷｅｌｌとして入力端子ＶＩＮと出力部２との間に接続され、しかも閾値電圧がドライバトランジスタＱの寄生ダイオードである第１のダイオードＤ１（図１参照；以下同じ）の順方向降下電圧よりも小さいという特性を有する。第２のトランジスタＴｒ２は、ゲートをドライバトランジスタＱのウェル電位ＶＷｅｌｌとして出力端子ＢＡＴと出力部２との間に接続され、しかも閾値電圧がドライバトランジスタＱの寄生ダイオードである第２のダイオードＤ２（図１参照；以下同じ））の順方向降下電圧よりも小さいという特性を有する。 More specifically, the comparator COMP generates an error amplification unit 1 that detects the difference between the input voltage VDD and the output voltage VBAT, and a comparison signal S1 according to the difference, and uses the comparison signal S1 as the comparator output terminal CO. It has an output unit 2 that outputs via. Here, the first transistor Tr1 is connected between the input terminal VIN and the output unit 2 with the gate as the well potential VWell of the driver transistor Q, and the threshold voltage is the parasitic diode of the driver transistor Q. It has the characteristic that it is smaller than the forward voltage drop of D1 (see FIG. 1; the same applies hereinafter). The second transistor Tr2 is connected between the output terminal BAT and the output unit 2 with the gate as the well potential VWell of the driver transistor Q, and the threshold voltage is the parasitic diode of the driver transistor Q. Refer to 1; the same applies hereinafter)), which has the characteristic of being smaller than the forward voltage drop.

かかるコンパレータＣＯＭＰによれば、入力電圧ＶＤＤまたは出力電圧ＶＢＡＴの急峻な立上がり、または立下がりに伴う変化に応じて、第１のトランジスタＴｒ１または第２のトランジスタＴｒ２が瞬時に動作する。第１のトランジスタＴｒ１および第２のトランジスタＴｒ２は各ゲートがウェル電位ＶＷＥｌｌと同電位であり、かつ閾値電圧がドライバトランジスタＱの寄生ダイオードである第１または第２のダイオードＤ１，Ｄ２の順方向降下電圧よりも小さいからである。 According to such a comparator COMP, the first transistor Tr1 or the second transistor Tr2 operates instantaneously according to a change accompanying a steep rise or fall of the input voltage VDD or the output voltage VBAT. In the first transistor Tr1 and the second transistor Tr2, each gate has the same potential as the well potential VWEll, and the threshold voltage is a forward drop of the first or second diodes D1 and D2 which are parasitic diodes of the driver transistor Q. This is because it is smaller than the voltage.

したがって、動作電流が小さいことに起因して反転動作が遅延する誤差増幅部１における反転動作に先行して第１のトランジスタＴｒ１または第２のトランジスタＴｒ２を介して印加される入力電圧ＶＤＤまたは出力電圧ＶＢＡＴに基づき所定の比較信号Ｓ１を直接出力部２で生成することができる。この結果、比較信号Ｓ１を迅速に反転させることができる。 Therefore, the input voltage VDD or the output voltage applied via the first transistor Tr1 or the second transistor Tr2 prior to the inverting operation in the error amplification unit 1 in which the inverting operation is delayed due to the small operating current. A predetermined comparison signal S1 can be directly generated by the output unit 2 based on VBAT. As a result, the comparison signal S1 can be quickly inverted.

次に、上記基本構造に基づく本発明の実施の形態を図面に基づき詳細に説明する。以下に示す第1〜第４の実施の形態は、例えば図1の充電制御ＩＣに組込まれる逆流防止回路のコンパレータとして有用なものであり、図２に示す誤差増幅部１および出力部２の構成を具体的にしたものである。そこで各図中、同一部分には同一番号を付し、重複する説明は省略する。 Next, an embodiment of the present invention based on the above basic structure will be described in detail with reference to the drawings. The first to fourth embodiments shown below are useful, for example, as a comparator of a backflow prevention circuit incorporated in the charge control IC of FIG. 1, and have configurations of an error amplification unit 1 and an output unit 2 shown in FIG. Is a concrete example. Therefore, in each figure, the same part is assigned the same number, and duplicate description is omitted.

＜第1の実施の形態＞
図３は本発明の第１の実施の形態に係るコンパレータを示す回路図である。同図に示すように、本形態に係るコンパレータＣＯＭＰ１は、図７に示す従来技術に係るコンパレータＣＯＭＰ０１に、第1のトランジスタＴｒ１および第２のトランジスタＴｒ２を追加したものである。 <First Embodiment>
FIG. 3 is a circuit diagram showing a comparator according to the first embodiment of the present invention. As shown in the figure, the comparator COMP1 according to the present embodiment is obtained by adding a first transistor Tr1 and a second transistor Tr2 to the comparator COMP01 according to the prior art shown in FIG. 7.

すなわち、誤差増幅部１は、従来技術と同様に、入力電圧ＶＩＮと出力電圧ＶＢＡＴとの差を検出するとともに、入力電圧ＶＩＮが印加される第３のトランジスタＴｒ３と出力電圧ＶＢＡＴが印加される第４のトランジスタＴｒ４とを組み合わせて構成してある。また、誤差増幅部１は、小容量の第１の電流源Ｉ１が供給する電流により動作する。 That is, the error amplification unit 1 detects the difference between the input voltage VIN and the output voltage VBAT, and the third transistor Tr3 to which the input voltage VIN is applied and the output voltage VBAT are applied, as in the prior art. It is configured in combination with the transistor Tr4 of 4. Further, the error amplification unit 1 operates by the current supplied by the small-capacity first current source I1.

出力部２は、誤差増幅部１で検出した差に基づき２値の信号である比較信号Ｓ１，Ｓ２を生成する。さらに詳言すると出力部２は、第１のミラー回路３と第２のミラー回路４とを有している。ここで、第１のミラー回路３は、第３のトジスタＴｒ３に直列に接続された第５のトランジスタＴｒ５と、第6のトランジスタＴｒ６とを有するとともに、第６のトランジスタＴｒ６に直列に接続した第２の電流源Ｉ２を有している。第２のミラー回路４は、第４のトジスタＴｒ４に直列に接続された第７のトランジスタＴｒ７と、第８のトランジスタＴｒ８とを有するとともに、第８のトランジスタＴｒ８に直列に接続した第３の電流源Ｉ３を有している。 The output unit 2 generates comparison signals S1 and S2, which are binary signals, based on the difference detected by the error amplification unit 1. More specifically, the output unit 2 has a first mirror circuit 3 and a second mirror circuit 4. Here, the first mirror circuit 3 has a fifth transistor Tr5 connected in series with the third Todista Tr3 and a sixth transistor Tr6, and is connected in series with the sixth transistor Tr6. It has two current sources I2. The second mirror circuit 4 has a seventh transistor Tr7 connected in series with the fourth transistor Tr4, an eighth transistor Tr8, and a third current connected in series with the eighth transistor Tr8. It has a source I3.

第８のトランジスタＴｒ８と第３の電流源Ｉ３との間の節点Ｎ１には、一方のコンパレータ出力端子ＣＯ１が接続され、第６のトランジスタＴｒ６と第２の電流源Ｉ２との間の節点Ｎ２には、他方のコンパレータ出力端子ＣＯ２が接続されている。かくして本形態に係るコンパレータＣＯＭＰ１は、比較信号Ｓ１をコンパレータ出力端子ＣＯ１から、また比較信号Ｓ１を反転した信号である比較信号Ｓ２をコンパレータ出力端子ＣＯ２からそれぞれ出力する。すなわち、本形態に係るコンパレータＣＯＭＰ１はダブルエンドタイプのものとして形成してある。 One comparator output terminal CO1 is connected to the node N1 between the eighth transistor Tr8 and the third current source I3, and the node N2 between the sixth transistor Tr6 and the second current source I2 is connected. Is connected to the other comparator output terminal CO2. Thus, the comparator COMP1 according to the present embodiment outputs the comparison signal S1 from the comparator output terminal CO1 and the comparison signal S2, which is a signal obtained by inverting the comparison signal S1, from the comparator output terminal CO2. That is, the comparator COMP1 according to this embodiment is formed as a double-ended type.

第１のトランジスタＴｒ１は、一端が入力端子ＶＩＮに他端が出力部２の節点Ｎ２に接続され、第２のトランジスタＴｒ２は、一端が出力端子ＶＢＡＴに他端が出力部２の節点Ｎ１に接続されている。また、第１および第２のトランジスタＴｒ１，Ｔｒ２は、それぞれのゲートがウェル電位ＶＷｅｌｌに保持してあり、しかもそれぞれの閾値電圧が第１および第２のダイオードＤ１，Ｄ２の順方向降下電圧よりも小さい。 The first transistor Tr1 has one end connected to the input terminal VIN and the other end connected to the node N2 of the output unit 2, and the second transistor Tr2 has one end connected to the output terminal VBAT and the other end connected to the node N1 of the output unit 2. Has been done. Further, in the first and second transistors Tr1 and Tr2, the respective gates are held in the well potential VWell, and the respective threshold voltages are higher than the forward voltage drops of the first and second diodes D1 and D2. small.

上記本形態によれば、入力電圧ＶＤＤまたは出力電圧ＶＢＡＴの急峻な立上げまたは立下げに伴う変化に応じて、ＶＤＤがＶＢＡＴより高くなった場合には第１のトランジスタＴｒ１が、またＶＢＡＴがＶＤＤより高くなった場合は第２のトランジスタＴｒ２が瞬時にオン状態となる。したがって、動作電流が小さいことに起因して反転動作が遅延する誤差増幅部１における反転動作に先行して第１のトランジスタＴｒ１または第２のトランジスタＴｒ２を介して印加される入力電圧ＶＤＤまたは出力電圧ＶＢＡＴに基づき所定の比較信号Ｓ１，Ｓ２を直接、出力部２で生成することができる。この結果、比較信号Ｓ１，Ｓ２を迅速に反転させることができる。その後、ＶＷｅｌｌ=ＶＩＮとなることにより第１のトランジスタＴｒ１がオフ状態となり、またＶＷｅｌｌ=ＶＢＡＴとなることにより第２のトランジスタＴｒ２がオフ状態となり誤差増幅部１が通常の状態に戻る。 According to the present embodiment, when the VDD becomes higher than the VBAT in response to the change accompanying the steep rise or fall of the input voltage VDD or the output voltage VBAT, the first transistor Tr1 and the VBAT are VDD. When it becomes higher, the second transistor Tr2 is instantly turned on. Therefore, the input voltage VDD or the output voltage applied via the first transistor Tr1 or the second transistor Tr2 prior to the inverting operation in the error amplification unit 1 in which the inverting operation is delayed due to the small operating current. The output unit 2 can directly generate the predetermined comparison signals S1 and S2 based on the VBAT. As a result, the comparison signals S1 and S2 can be quickly inverted. After that, when VWell = VIN, the first transistor Tr1 is turned off, and when VWell = VBAT, the second transistor Tr2 is turned off and the error amplification unit 1 returns to the normal state.

なお、本形態に係るコンパレータＣＯＭＰ１は比較信号Ｓ１のみならず、同時に比較信号Ｓ２も得る、いわゆるダブルエンドタイプのものとして形成してある。 The comparator COMP1 according to this embodiment is formed as a so-called double-ended type that obtains not only the comparison signal S1 but also the comparison signal S2 at the same time.

＜第２の実施の形態＞
図４は本発明の第２の実施の形態に係るコンパレータを示す回路図である。同図に示すように、本形態に係るコンパレータＣＯＭＰ２は、図７に示す従来技術に係るコンパレータＣＯＭＰ０１に、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２を追加したものである。 <Second embodiment>
FIG. 4 is a circuit diagram showing a comparator according to a second embodiment of the present invention. As shown in the figure, the comparator COMP2 according to the present embodiment is obtained by adding a first transistor Tr1 and a second transistor Tr2 to the comparator COMP01 according to the prior art shown in FIG. 7.

ここで、誤差増幅部１は、図３に示す第１の実施の形態のものと全く同構成である。 Here, the error amplification unit 1 has exactly the same configuration as that of the first embodiment shown in FIG.

出力部２は、図３に示す第１の実施の形態における第２の電流源Ｉ２および第３の電流源Ｉ３の部分を、第３のミラー回路５で置換した構成となっているが、その他の構成は図３と同様である。ここで、第３のミラー回路５は、第６のトランジスタＴｒ６に直列に接続された第９のトランジスタＴｒ９および第８のトランジスタＴｒ８に直列に接続された第１０のトランジスタＴｒ１０で形成してある。比較信号Ｓ１を出力するコンパレータ出力端子ＣＯは、第８のトランジスタＴｒ８と第１０のトランジスタＴｒ１０との間の節点Ｎ１に接続してある。 The output unit 2 has a configuration in which the portions of the second current source I2 and the third current source I3 in the first embodiment shown in FIG. 3 are replaced by the third mirror circuit 5, but other than that. The configuration of is the same as that of FIG. Here, the third mirror circuit 5 is formed by a ninth transistor Tr9 connected in series with the sixth transistor Tr6 and a tenth transistor Tr10 connected in series with the eighth transistor Tr8. The comparator output terminal CO that outputs the comparison signal S1 is connected to the node N1 between the eighth transistor Tr8 and the tenth transistor Tr10.

かかる本形態においても入力電圧ＶＤＤまたは出力電圧ＶＢＡＴの急峻な立上がり、または立下がりに伴う電圧変化に応じて、第１のトランジスタＴｒ１または第２のトランジスタＴｒ２が瞬時に動作して比較信号Ｓ１の状態を反転させる。ここで、第３のミラー回路５は、節点Ｎ２に生成される比較信号Ｓ２をコンパレータ出力端子ＣＯから出力される比較信号Ｓ１に変換する、すなわちダブルエンドタイプのコンパレータＣＯＭＰ１をシングルエンドタイプのコンパレータＣＯＭＰ２に変換するための回路である。 Also in this embodiment, the first transistor Tr1 or the second transistor Tr2 operates instantaneously in response to a sharp rise or fall of the input voltage VDD or the output voltage VBAT, or a voltage change accompanying the fall, and the state of the comparison signal S1. Invert. Here, the third mirror circuit 5 converts the comparison signal S2 generated at the node N2 into the comparison signal S1 output from the comparator output terminal CO, that is, the double-ended type comparator COMP1 is converted into the single-ended type comparator COMP2. It is a circuit for converting to.

本形態においても入力電圧ＶＤＤまたは出力電圧ＶＢＡＴの急峻な立上げまたは立下げに伴う変化に応じて、ＶＤＤがＶＢＡＴより高くなった場合には第１のトランジスタＴｒ１が、またＶＢＡＴがＶＤＤより高くなった場合は第２のトランジスタＴｒ２が瞬時にオン状態となって第１の実施の形態と同様の動作が行われる。 Also in this embodiment, when the VDD becomes higher than the VBAT, the first transistor Tr1 becomes higher than the VDD and the VBAT becomes higher than the VDD according to the change accompanying the steep rise or fall of the input voltage VDD or the output voltage VBAT. In that case, the second transistor Tr2 is instantly turned on, and the same operation as in the first embodiment is performed.

＜第３の実施の形態＞
図５は本発明の第３の実施の形態に係るコンパレータを示す回路図である。同図に示すように、本形態に係るコンパレータＣＯＭＰ３は、図８に示す従来技術に係るコンパレータＣＯＭＰ０２（図８参照；以下同じ）に第１のトランジスタＴｒ１および第２のトランジスタＴｒ２を追加したものである。 <Third embodiment>
FIG. 5 is a circuit diagram showing a comparator according to a third embodiment of the present invention. As shown in the figure, the comparator COMP3 according to the present embodiment is obtained by adding the first transistor Tr1 and the second transistor Tr2 to the comparator COMP02 (see FIG. 8; the same applies hereinafter) according to the prior art shown in FIG. is there.

図５に示すコンパレータＣＯＭＰ３も、誤差増幅部１と出力部１２とを有している。このうち、誤差増幅部1は、コンパレータＣＯＭＰ０２と同様の構成を有する。一方、出力部１２は、コンパレータＣＯＭＰ０２と同様の第６のミラー回路６、第１３のトランジスタＴｒ１３および第４の電流源Ｉ４を有する。 The comparator COMP3 shown in FIG. 5 also has an error amplification unit 1 and an output unit 12. Of these, the error amplification unit 1 has the same configuration as the comparator COMP02. On the other hand, the output unit 12 has a sixth mirror circuit 6, a thirteenth transistor Tr13, and a fourth current source I4 similar to the comparator COMP02.

さらに本形態のＣＯＭＰ３は、入力端子ＶＩＮと出力部１２との間に接続された第１のトランジスタＴｒ１と、出力端子ＢＡＴと出力部１２との間に接続された第２のトランジスタＴｒ２とを有する。第１のトランジスタＴｒ１は、ゲートがウェル電位ＶＷｅｌｌとされ、閾値電圧が第１のダイオードＤ１の順方向降下電圧よりも小さい素子であり、具体的には入力端子ＶＩＮと第１３のトランジスタＴｒ１３のゲートとの間に接続してある。また、第２のトランジスタＴｒ２は、ゲートがウェル電位ＶＷｅｌｌとされ、閾値電圧が第２のダイオードＤ２の順方向降下電圧よりも小さい素子であり、具体的には出力端子ＢＡＴとコンパレータ出力端子ＣＯとの間に接続してある。 Further, the COMP 3 of the present embodiment has a first transistor Tr1 connected between the input terminal VIN and the output unit 12, and a second transistor Tr2 connected between the output terminal BAT and the output unit 12. .. The first transistor Tr1 is an element whose gate is a well potential VWell and whose threshold voltage is smaller than the forward voltage drop of the first diode D1. Specifically, the gate of the input terminal VIN and the thirteenth transistor Tr13. Is connected to. Further, the second transistor Tr2 is an element in which the gate is a well potential VWell and the threshold voltage is smaller than the forward voltage drop of the second diode D2. Specifically, the output terminal BAT and the comparator output terminal CO It is connected between.

かかるコンパレータＣＯＭＰ３によれば、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２が第１および第２の実施の形態と同様の機能を発揮して入力電圧ＶＤＤまたは出力電圧の急変に対しコンパレータ２の比較信号Ｓ１の迅速な反転を担保する。 According to the comparator COMP3, the first transistor Tr1 and the second transistor Tr2 perform the same functions as those of the first and second embodiments, and the comparator 2 is compared with respect to a sudden change in the input voltage VDD or the output voltage. Guarantee a quick reversal of signal S1.

＜第４の実施の形態＞
図６は本発明の第４の実施の形態に係るコンパレータを示す回路図である。同図に示すように、本形態に係るコンパレータＣＯＭＰ４は、図５に示す第３の実施の形態に係るコンパレータＣＯＭＰ３に、第１６および第１９のトランジスタＴｒ１６，１９ならびに第７および第８のミラー回路７，８を追加したものである。 <Fourth Embodiment>
FIG. 6 is a circuit diagram showing a comparator according to a fourth embodiment of the present invention. As shown in the figure, the comparator COMP4 according to the present embodiment is the comparator COMP3 according to the third embodiment shown in FIG. 5, with the 16th and 19th transistors Tr16, 19 and the 7th and 8th mirror circuits. 7 and 8 are added.

ここで、第１６のトランジスタＴｒ１６は、第１のトランジスタＴｒ１と同様に、ゲートをウェル電位ＶＷｅｌｌとして入力端子ＶＩＮに接続され、しかも閾値電圧が第１のダイオードＤ１の順方向降下電圧よりも小さい素子である。第１９のトランジスタＴｒ１９は、ゲートをウェル電位ＶＷｅｌｌとして出力端子ＢＡＴに接続され、しかも閾値電圧が第２のダイオードＤ２の順方向降下電圧よりも小さい素子である。 Here, the 16th transistor Tr16 is an element in which the gate is connected to the input terminal VIN as a well potential VWell and the threshold voltage is smaller than the forward voltage drop of the first diode D1, as in the case of the 1st transistor Tr1. Is. The 19th transistor Tr19 is an element in which the gate is connected to the output terminal BAT as a well potential VWell, and the threshold voltage is smaller than the forward voltage drop of the second diode D2.

第７のミラー回路７は、第１６のトランジスタＴｒ１６と直列に接続された第１７のトランジスタＴｒ１７と、コンパレータ出力端子ＣＯと接地との間に接続された第１８のトランジスタＴｒ１８とで形成してある。また、第８のミラー回路８は、第１９のトランジスタＴｒ１９と直列に接続された第２０のトランジスタＴｒ２０と、第１３のトランジスタＴｒ１３のゲートと接地との間に接続された第２１のトランジスタＴｒ２１とで形成してある。 The seventh mirror circuit 7 is formed by a 17th transistor Tr17 connected in series with the 16th transistor Tr16 and an 18th transistor Tr18 connected between the comparator output terminal CO and the ground. .. Further, the eighth mirror circuit 8 includes a 20th transistor Tr20 connected in series with the 19th transistor Tr19 and a 21st transistor Tr21 connected between the gate of the 13th transistor Tr13 and the ground. It is formed by.

かかるコンパレータＣＯＭＰ４によれば、基本的にコンパレータＣＯＭＰ３と同様の機能を発揮させることができるが、第１６および第１９のトランジスタＴｒ１６，１９ならびに第７および第８のミラー回路７，８を有するので、より速やかに比較信号Ｓ１を反転させることができる。すなわち、トランジスタＴｒ１３に接続された第４の電流源Ｉ４は常に動作させているので、なるべく消費電流が小さい小容量のものを使用するのが望ましい。一方、応答速度の観点からは、コンパレータ出力端子ＣＯ２に供給する電流が、ある程度大容量の電流であることが望ましい。そこで、本形態では、第４の電流源Ｉ４による不足電流を補い充分な電流を供給することで比較信号Ｓ１の応答速度の迅速化に寄与させている。 According to such a comparator COMP4, basically the same function as that of the comparator COMP3 can be exhibited, but since it has the 16th and 19th transistors Tr16 and 19 and the 7th and 8th mirror circuits 7 and 8. The comparison signal S1 can be inverted more quickly. That is, since the fourth current source I4 connected to the transistor Tr13 is always in operation, it is desirable to use one having a small capacity with as little current consumption as possible. On the other hand, from the viewpoint of response speed, it is desirable that the current supplied to the comparator output terminal CO2 is a large-capacity current to some extent. Therefore, in the present embodiment, the shortage current due to the fourth current source I4 is supplemented and a sufficient current is supplied, thereby contributing to the speeding up of the response speed of the comparison signal S1.

＜第５の実施の形態＞
本形態は上述の如き第1〜第４の実施の形態に係るコンパレータを組み込んだ充電制御ＩＣの逆流防止回路である。すなわち、図1に示す逆流防止回路のコンパレータＣＯＭＰを第１〜第４のコンパレータＣＯＭＰ１〜ＣＯＭＰ４のいずれか一つで形成したものである。 <Fifth Embodiment>
This embodiment is a backflow prevention circuit of a charge control IC incorporating a comparator according to the first to fourth embodiments as described above. That is, the comparator COMP of the backflow prevention circuit shown in FIG. 1 is formed by any one of the first to fourth comparators COMP1 to COMP4.

上述の如き充電制御ＩＣでは、入力電圧ＶＤＤと出力電圧VBATのどちらが高い場合もあり得る。このため、必然的に寄生ダイオードが形成されるドライバトランジスタＱのバックゲートが常に入力端子ＶＩＮに接続されていると、入力電圧ＶＤＤより出力電圧VBATが高いときに出力端子BATから入力端子VINへ第２のダイオードＤ２を介して電流が流れてしまう。これを防止するために、ドライバトランジスタＱのバックゲートを入力電圧ＶＤＤまたは出力電圧VBATのいずれか高い方へ接続する必要がある。かかる機能は、本形態に係る逆流防止回路で実現される。 In the charge control IC as described above, either the input voltage VDD or the output voltage VBAT may be higher. Therefore, if the back gate of the driver transistor Q in which the parasitic diode is inevitably formed is always connected to the input terminal VIN, the output terminal BAT is changed to the input terminal VIN when the output voltage VBAT is higher than the input voltage VDD. A current flows through the diode D2 of 2. To prevent this, it is necessary to connect the back gate of the driver transistor Q to the higher of the input voltage VDD and the output voltage VBAT. Such a function is realized by the backflow prevention circuit according to this embodiment.

ここで逆流防止回路は、図１に示すように、入力電圧ＶＤＤと出力電圧VBATとを比較するためのコンパレータＣＯＭＰと、インバータＩＮＶと、ドライバトランジスタＱのバックゲート端子の接続を入力端子VINまたは出力端子BATへ切換えるためのスイッチングトランジスタＭ１，Ｍ２を有している。 Here, as shown in FIG. 1, the backflow prevention circuit connects the comparator COMP for comparing the input voltage VDD and the output voltage VBAT, the inverter INV, and the back gate terminal of the driver transistor Q to the input terminal VIN or the output. It has switching transistors M1 and M2 for switching to the terminal BAT.

スイッチングトランジスタＭ１はコンパレータＣＯＭＰ１〜４の出力信号である２値の比較信号Ｓ１でオン・オフが制御され、スイッチングトランジスタＭ２は比較信号Ｓ１に対し逆論理の２値信号である比較信号Ｓ２でオン・オフが制御される。したがって、スイッチングトランジスタＭ１，Ｍ２はいずれか一方がオンのとき他方がオフとなる。すなわち、ＶＤＤ>ＶＢＡＴの場合にはスイッチングトランジスタＭ１がオンで、スイッチングトランジスタＭ２がオフ、ＶＤＤ<ＶＢＡＴの場合にはスイッチングトランジスタＭ１がオフで、スイッチングトランジスタＭ２がオンとなる。 The switching transistor M1 is controlled on / off by the binary comparison signal S1 which is the output signal of the comparators COMP1 to COMP4, and the switching transistor M2 is turned on by the comparison signal S2 which is the inverse logic binary signal with respect to the comparison signal S1. Off is controlled. Therefore, when one of the switching transistors M1 and M2 is on, the other is off. That is, when VDD> VBAT, the switching transistor M1 is on and the switching transistor M2 is off, and when VDD <VBAT, the switching transistor M1 is off and the switching transistor M2 is on.

かくしてＶＤＤ>ＶＢＡＴの場合、ドライバトランジスタＱのバックゲートには入力電圧ＶＤＤが印加される。この結果、かかる状態では、第1のダイオードＤ１を介しての入力端子ＶＩＮから出力端子ＶＢＡＴへ向かおうとする電流が阻止される。 Thus, when VDD> VBAT, the input voltage VDD is applied to the back gate of the driver transistor Q. As a result, in such a state, the current going from the input terminal VIN to the output terminal VBAT via the first diode D1 is blocked.

一方、ＶＤＤ<ＶＢＡＴの場合、ドライバトランジスタＱのバックゲートには出力電圧ＶＢＡＴが印加される。この結果、かかる状態では、第２のダイオードＤ２を介しての出力端子ＢＡＴから入力端子ＶＩＮへ向かおうとする電流が阻止される。 On the other hand, when VDD <VBAT, the output voltage VBAT is applied to the back gate of the driver transistor Q. As a result, in such a state, the current going from the output terminal BAT to the input terminal VIN via the second diode D2 is blocked.

この種の逆流防止回路では、入力電圧ＶＤＤと出力電圧ＶＢＡＴとを比較してスイッチングトランジスタＭ１，Ｍ２を制御するための比較信号Ｓ１，Ｓ２をコンパレータＣＯＭＰ１〜４で生成し、第１のトランジスタＴｒ１または第２のトランジスタＴｒ２を動作させているので、比較信号Ｓ１，Ｓ２の速やかな反転を行わせることができる。この結果、瞬間的な突入電流や逆流電流を効果的に阻止することができる。 In this type of backflow prevention circuit, comparison signals S1 and S2 for controlling switching transistors M1 and M2 by comparing the input voltage VDD and the output voltage VBAT are generated by comparators COMP1 to 4, and the first transistor Tr1 or Since the second transistor Tr2 is operated, the comparison signals S1 and S2 can be quickly inverted. As a result, the momentary inrush current and backflow current can be effectively blocked.

１ 誤差増幅器
２，１２ 出力部
３〜７ ミラー回路
ＶＩＮ 入力端子
ＢＡＴ 出力端子
ＶＤＤ 入力電圧
ＶＢＡＴ 出力電圧
Ｓ１，Ｓ２ 比較信号
ＣＯＭＰ１〜４ コンパレータ
Ｉ１ 第１の電流源
Ｉ２ 第２の電流源
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
ＣＯ，ＣＯ１，ＣＯ２ コンパレータ出力端子
トランジスタＴｒ１〜トランジスタＴｒ２１ 第１〜第２１のトランジスタ

1 Error amplifier 2, 12 Output unit 3 to 7 Mirror circuit VIN Input terminal BAT Output terminal VDD Input voltage VBAT Output voltage S1, S2 Comparison signal COMP1 to 4 Comparator I1 First current source I2 Second current source D1 First Diode D2 Second diode CO, CO1, CO2 Comparator output terminal Transistor Tr1 to Transistor Tr21 First to 21st transistors

Claims (6)

入力端子と出力端子との間に接続したドライバトランジスタを介して前記入力端子に接続される電源から前記出力端子に接続される負荷に電流を供給する電子デバイスに組み込まれ、前記入力端子の電圧である入力電圧と前記出力端子の電圧である出力電圧とを比較するとともに前記比較の結果として２値の信号である比較信号を送出するコンパレータであって、
前記入力電圧と前記出力電圧との差を検出する誤差増幅部と、
前記差に応じて前記比較信号を生成し、該比較信号をコンパレータ出力端子を介して出力する出力部と、
ゲートを前記ドライバトランジスタのウェル電位として前記入力端子と前記出力部との間に接続され、しかも閾値電圧が前記ドライバトランジスタの寄生ダイオードである第１のダイオードの順方向降下電圧よりも小さい第１のトランジスタと、
ゲートを前記ドライバトランジスタのウェル電位として前記出力端子と前記出力部との間に接続され、しかも閾値電圧が前記ドライバトランジスタの寄生ダイオードである第２のダイオードの順方向降下電圧よりも小さい第２のトランジスタとを有することを特徴とするコンパレータ。 It is incorporated in an electronic device that supplies current from the power supply connected to the input terminal to the load connected to the output terminal via a driver transistor connected between the input terminal and the output terminal, and at the voltage of the input terminal. A comparator that compares a certain input voltage with an output voltage that is the voltage of the output terminal and sends out a comparison signal that is a binary signal as a result of the comparison.
An error amplification unit that detects the difference between the input voltage and the output voltage,
An output unit that generates the comparison signal according to the difference and outputs the comparison signal via the comparator output terminal.
A first unit in which a gate is connected between the input terminal and the output unit as a well potential of the driver transistor, and the threshold voltage is smaller than the forward voltage drop of the first diode which is a parasitic diode of the driver transistor. With a transistor
A second unit in which the gate is connected between the output terminal and the output unit as a well potential of the driver transistor, and the threshold voltage is smaller than the forward voltage drop of the second diode which is the parasitic diode of the driver transistor. A comparator characterized by having a transistor. 請求項1に記載するコンパレータにおいて、
前記誤差増幅部は、
前記入力電圧と前記出力電圧との差を検出するよう前記入力電圧が印加される第３のトランジスタおよび前記出力電圧が印加される第４のトランジスタと、第１の電流源とを組み合わせて前記入力電圧と出力電圧との差を検出するとともに、
前記出力部は、
前記第３のトランジスタに直列に接続された第５のトランジスタ、および第6のトランジスタと、前記第６のトランジスタに直列に接続した第２の電流源とを組み合わせて形成した第１のミラー回路と、
前記第４のトランジスタに直列に接続された第７のトランジスタ、および第８のトランジスタと、前記第８のトランジスタに直列に接続した第３の電流源とを組み合わせて形成した第２のミラー回路とを有し、
一端が前記出力端子に接続された前記第２のトランジスタの他端と、前記比較信号を送出するコンパレータ出力端子とを、前記第８のトランジスタと前記第３の電流源との間に接続するとともに、
一端が前記入力端子に接続された前記第１のトランジスタの他端と、前記比較信号と逆論理の比較信号を送出する他のコンパレータ出力端子とを、前記第６のトランジスタと前記第２の電流源との間に接続して構成したことを特徴とするコンパレータ。 In the comparator according to claim 1,
The error amplification unit
The input is a combination of a third transistor to which the input voltage is applied, a fourth transistor to which the output voltage is applied, and a first current source so as to detect a difference between the input voltage and the output voltage. While detecting the difference between the voltage and the output voltage,
The output unit
A first mirror circuit formed by combining a fifth transistor and a sixth transistor connected in series with the third transistor and a second current source connected in series with the sixth transistor. ,
A second mirror circuit formed by combining a seventh transistor connected in series with the fourth transistor, an eighth transistor, and a third current source connected in series with the eighth transistor. Have,
The other end of the second transistor whose one end is connected to the output terminal and the comparator output terminal for transmitting the comparison signal are connected between the eighth transistor and the third current source. ,
The other end of the first transistor, one end of which is connected to the input terminal, and another comparator output terminal that transmits the comparison signal and the comparison signal of the inverse logic, the sixth transistor and the second current. A comparator characterized by being configured by connecting to a source. 請求項1に記載するコンパレータにおいて、
前記誤差増幅部は、
前記入力電圧と前記出力電圧との差を検出するよう前記入力電圧が印加される第３のトランジスタおよび前記出力電圧が印加される第４のトランジスタと、第１の電流源とを組合わせて前記入力電圧と前記出力電圧との差を検出するとともに、
前記出力部は、
前記第３のトランジスタに直列に接続された第５のトランジスタおよび第6のトランジスタで形成した第１のミラー回路と、
前記第４のトランジスタに直列に接続された第７のトランジスタおよび第８のトランジスタで形成した第２のミラー回路と、
前記第６のトランジスタに直列に接続された第９のトランジスタおよび前記第８のトランジスタに直列に接続された第１０のトランジスタとで形成した第３のミラー回路とを有し、
一端が前記入力端子に接続された前記第１のトランジスタの他端を前記第６のトランジスタと前記第９のトランジスタとの間に接続するとともに、
一端が前記出力端子に接続された前記第２のトランジスタの他端と、前記比較信号を送出するコンパレータ出力端子とを、前記第８のトランジスタと前記第１０のトランジスタとの間に接続して構成したことを特徴とするコンパレータ。 In the comparator according to claim 1,
The error amplification unit
The third transistor to which the input voltage is applied, the fourth transistor to which the output voltage is applied, and the first current source are combined so as to detect the difference between the input voltage and the output voltage. While detecting the difference between the input voltage and the output voltage,
The output unit
A first mirror circuit formed by a fifth transistor and a sixth transistor connected in series with the third transistor, and a first mirror circuit.
A second mirror circuit formed by a seventh transistor and an eighth transistor connected in series with the fourth transistor, and a second mirror circuit.
It has a third mirror circuit formed by a ninth transistor connected in series with the sixth transistor and a tenth transistor connected in series with the eighth transistor.
The other end of the first transistor whose one end is connected to the input terminal is connected between the sixth transistor and the ninth transistor, and the other end is connected to the ninth transistor.
The other end of the second transistor whose one end is connected to the output terminal and the comparator output terminal for transmitting the comparison signal are connected between the eighth transistor and the tenth transistor. A comparator characterized by the fact that it was done. 請求項１に記載するコンパレータにおいて、
前記誤差増幅部は、
前記入力電圧と前記出力電圧との差を検出するよう、前記入力電圧が印加される第３のトランジスタおよび前記出力電圧が印加される第４のトランジスタと、第１の電流源とを組み合わせて前記入力電圧と出力電圧との差を検出するとともに、
前記出力部は、
前記第３のトランジスタに直列に接続された第１１のトランジスタと、前記第４のトランジスタに直列に接続された第１２のトランジスタとで形成した第４のミラー回路と、
ゲートに前記誤差増幅部の出力が供給される第１３のトランジスタＴｒ１３および該第１３のトランジスタに直列に接続された第４の電流源と、前記第１３のトランジスタと前記第４の電流源との間に接続されたコンパレータ出力端子とを有し、
前記第１のトランジスタを前記入力端子と前記第１３のトランジスタのゲートとの間に接続するとともに、前記第２のトランジスタを前記出力端子と前記コンパレータ出力端子との間に接続したことを特徴とするコンパレータ。 In the comparator according to claim 1,
The error amplification unit
The third transistor to which the input voltage is applied, the fourth transistor to which the output voltage is applied, and the first current source are combined so as to detect the difference between the input voltage and the output voltage. While detecting the difference between the input voltage and the output voltage,
The output unit
A fourth mirror circuit formed by an eleventh transistor connected in series with the third transistor and a twelfth transistor connected in series with the fourth transistor.
A thirteenth transistor Tr13 to which the output of the error amplification unit is supplied to the gate, a fourth current source connected in series with the thirteenth transistor, and the thirteenth transistor and the fourth current source. It has a comparator output terminal connected between them,
The first transistor is connected between the input terminal and the gate of the thirteenth transistor, and the second transistor is connected between the output terminal and the comparator output terminal. comparator. 請求項４に記載するコンパレータにおいて、
第１６のトランジスタ、第１９のトランジスタ、第７のミラー回路および第８のミラー回路を有するとともに、
前記第１６のトランジスタは、ゲートをウェル電位として前記入力端子に接続され、しかも閾値電圧が前記第１のダイオードの順方向降下電圧よりも小さい素子であり、
前記第１９のトランジスタは、ゲートをウェル電位として前記出力端子に接続され、しかも閾値電圧が前記第２のダイオードの順方向降下電圧よりも小さい素子であり、
前記第７のミラー回路は、前記第１６のトランジスタと直列に接続された第１７のトランジスタと、前記コンパレータ出力端子に並列に接続された第１８のトランジスタとで形成するとともに、
前記第８のミラー回路は、前記第１９のトランジスタと直列に接続された第２０のトランジスタと、前記第１３のトランジスタのゲートに並列に接続された第２１のトランジスタとで形成したことを特徴とするコンパレータ。 In the comparator according to claim 4,
It has a 16th transistor, a 19th transistor, a 7th mirror circuit, and an 8th mirror circuit.
The 16th transistor is an element which is connected to the input terminal with a gate as a well potential and whose threshold voltage is smaller than the forward voltage drop of the first diode.
The 19th transistor is an element that is connected to the output terminal with the gate as a well potential and whose threshold voltage is smaller than the forward voltage drop of the second diode.
The seventh mirror circuit is formed by a seventeenth transistor connected in series with the sixteenth transistor and an eighteenth transistor connected in parallel with the comparator output terminal.
The eighth mirror circuit is characterized by being formed by a twentieth transistor connected in series with the nineteenth transistor and a twenty-first transistor connected in parallel with the gate of the thirteenth transistor. Comparator to do. 入力端子と出力端子との間に接続したドライバトランジスタを介して前記入力端子に接続される電源から前記出力端子に接続される負荷に電流を供給するとともに、前記入力端子の電圧である入力電圧と前記出力端子の電圧である出力電圧とを比較するコンパレータの比較信号で、前記ドライバトランジスタのバックゲートが前記入力電圧と前記出力電圧とのうち高い方に選択的に接続されるよう前記比較信号でオン、オフ制御される第１のスイッチングトランジスタおよび第２のスイッチングトランジスタを有する充電制御ＩＣであって、
前記コンパレータが、請求項１〜請求項５のいずれかに記載するコンパレータで形成されていることを特徴とする充電制御ＩＣ。
A current is supplied from the power supply connected to the input terminal to the load connected to the output terminal via a driver transistor connected between the input terminal and the output terminal, and the input voltage which is the voltage of the input terminal is used. A comparison signal of a comparator that compares the output voltage, which is the voltage of the output terminal, with the comparison signal so that the back gate of the driver transistor is selectively connected to the higher of the input voltage and the output voltage. A charge control IC having a first switching transistor and a second switching transistor that are controlled on and off.
A charging control IC, wherein the comparator is formed by the comparator according to any one of claims 1 to 5.
JP2019194823A 2019-10-26 2019-10-26 Comparator and charge control IC having the same Active JP6647690B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019194823A JP6647690B1 (en) 2019-10-26 2019-10-26 Comparator and charge control IC having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019194823A JP6647690B1 (en) 2019-10-26 2019-10-26 Comparator and charge control IC having the same

Publications (2)

Publication Number Publication Date
JP6647690B1 JP6647690B1 (en) 2020-02-14
JP2021069065A true JP2021069065A (en) 2021-04-30

Family

ID=69568151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019194823A Active JP6647690B1 (en) 2019-10-26 2019-10-26 Comparator and charge control IC having the same

Country Status (1)

Country Link
JP (1) JP6647690B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307510A (en) * 1987-06-09 1988-12-15 Seiko Instr & Electronics Ltd Reverse current preventing circuit for series voltage regulator
JP2008206332A (en) * 2007-02-21 2008-09-04 Seiko Instruments Inc Charging/discharging control circuit and rechargeable power supply
JP2011065634A (en) * 2009-09-15 2011-03-31 Seiko Instruments Inc Voltage regulator
JP2011182188A (en) * 2010-03-01 2011-09-15 Semiconductor Technology Academic Research Center Comparator circuit
JP2018011387A (en) * 2016-07-11 2018-01-18 ミツミ電機株式会社 Protection IC and semiconductor integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307510A (en) * 1987-06-09 1988-12-15 Seiko Instr & Electronics Ltd Reverse current preventing circuit for series voltage regulator
JP2008206332A (en) * 2007-02-21 2008-09-04 Seiko Instruments Inc Charging/discharging control circuit and rechargeable power supply
JP2011065634A (en) * 2009-09-15 2011-03-31 Seiko Instruments Inc Voltage regulator
JP2011182188A (en) * 2010-03-01 2011-09-15 Semiconductor Technology Academic Research Center Comparator circuit
JP2018011387A (en) * 2016-07-11 2018-01-18 ミツミ電機株式会社 Protection IC and semiconductor integrated circuit

Also Published As

Publication number Publication date
JP6647690B1 (en) 2020-02-14

Similar Documents

Publication Publication Date Title
US8896268B2 (en) Charge/discharge control circuit and battery assembly
KR101156341B1 (en) Self-bypassing voltage level translator circuit
US7265526B2 (en) Semiconductor device
US8098057B2 (en) Constant voltage circuit including supply unit having plural current sources
US7358773B2 (en) Signal level conversion circuit
JP2006325302A (en) Discharge preventive circuit and electronic apparatus equipped with that discharge preventive circuit
US20150369854A1 (en) Circuit and method for detecting short circuit failure of a switching transistor
JP7209559B2 (en) voltage detector
CN111342541B (en) Power supply switching circuit
US9203119B2 (en) Battery device
US20170093402A1 (en) Interface circuit
KR20110132974A (en) Battery state monitoring circuit and battery device
US20090243654A1 (en) Level converter
JP2007159344A (en) Current limiting circuit, power-supply circuit, and current limiting method
US7821327B2 (en) High voltage input receiver using low voltage transistors
JP4650394B2 (en) Power switching circuit
JP2021069065A (en) Comparator and charging control ic including the same
CN114153261A (en) Semiconductor integrated circuit for power supply
US20140167824A1 (en) Quantizer, comparator circuit, and semiconductor integrated circuit
JP2012039693A (en) Power supply switching circuit
JP2015070527A (en) Hysteresis comparator circuit
JP2015102999A (en) Power supply circuit
JP2020043410A (en) Semiconductor device
US8013631B2 (en) CMOS input buffer circuit
JP3650214B2 (en) Voltage detection circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191028

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20191028

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20191119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191231

R150 Certificate of patent or registration of utility model

Ref document number: 6647690

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250