JP2021043654A - 情報処理装置及びプロセス配置決定プログラム - Google Patents

Abstract

【課題】互いに処理速度の異なる第１及び第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサを備える情報処理装置における、処理性能の低下を抑制する。【解決手段】サーバ１は、第１メモリ３と、第１メモリ３とは処理速度の異なる第２メモリ４と、第１及び第２メモリ３、４と接続され、第１及び第２メモリ３、４に対するプロセスによるアクセスを制御するメモリコントローラ２ｃ、を有するプロセッサ２と、を含むグループを複数備える。第１プロセッサ２は、複数のグループにおける、第１及び第２メモリ３、４のいずれかに格納されたデータにアクセスする複数のプロセスの各々の特性に基づき、複数のプロセッサ２に対する複数のプロセスの各々の配置を決定する決定部を備える。【選択図】図７

Description

本発明は、情報処理装置及びプロセス配置決定プログラムに関する。

サーバやＰＣ（Personal Computer）等の情報処理装置においては、ＣＰＵ（Central Processing Unit）等のプロセッサにより、主記憶装置、例えばＤＲＡＭ（Dynamic Random Access Memory）等のメモリに対するアクセスが行なわれる。

プロセッサは、１以上のＣＰＵコア（単に「コア」と称されてもよい）と、メモリコントローラとを備える。コアは、メモリに格納されたデータにアクセスするプロセス（「プログラム」と称されてもよい）を実行し、メモリコントローラは、実行されるプロセスのアクセス対象であるメモリへのアクセスを制御する。

また、情報処理装置においては、複数のプロセッサを備えるマルチプロセッサシステムが知られている。マルチプロセッサシステムにおいて、複数のプロセッサに対する複数のプロセスの配置は、プロセッサが実行するＯＳ（Operating System）により実行される。

特開２０１５−１８４７９４号公報 特開２０１８−０２２３４５号公報 特開２０１３−０４７９５０号公報 特開２０１７−０６２６６６号公報

"A Case for NUMA-aware Contention Management on Multicore Systems"、Sergey Blagodurov et al.、USENIX Annual Technical Conference 2011、Scheduling session 15th of June, 2011

近年、次世代メモリ技術を採用したメモリが登場している。このようなメモリとしては、例えば、3D XPoint（登録商標）技術を採用したIntel Optane DC Persistent Memory（以下、「ＰＭ」と表記する場合がある）（登録商標）が知られている。

ＰＭは、ＤＲＡＭと比較して、処理性能（特に書込性能）が低い（一例として１０分の１程度）ものの、安価で大容量（一例として１０倍程度）である。

ＰＭは、ＤＲＡＭと同様に、例えばＤＩＭＭ（Dual Inline Memory Module）スロット等のメモリスロットに搭載可能であり、メモリコントローラは、ＤＲＡＭ及びＰＭの双方に対するアクセスを制御する。換言すれば、第１メモリの一例であるＤＲＡＭと、ＤＲＡＭとは処理性能（処理速度）の異なる第２メモリの一例であるＰＭとが、同一の記憶（メモリ）階層に混在することになる。

しかしながら、複数のプロセッサに対する複数のプロセスの配置は、メモリコントローラがＤＲＡＭを制御することを想定しており、ＤＲＡＭとＰＭとが同一の記憶階層に混在し、ＤＲＡＭ及びＰＭの双方を制御する場合については想定されていない。

例えば、１つのプロセッサにおいて、ＤＲＡＭにアクセスするプロセスとＰＭにアクセスするプロセスとを含む複数のプロセスが並行して実行されると、メモリコントローラにおいてＤＲＡＭに対する処理及びＰＭに対する処理の競合が発生する場合がある。この場合、メモリコントローラにおいて処理時間（処理遅延）が増加するため、プロセッサの処理性能が低下する可能性がある。

１つの側面では、本発明は、互いに処理速度の異なる第１及び第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサを備える情報処理装置における、処理性能の低下を抑制することを目的の１つとする。

１つの側面では、情報処理装置は、第１メモリと、前記第１メモリとは処理速度の異なる第２メモリと、プロセッサと、を含むグループを複数備えてよい。前記プロセッサは、前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有してよい。前記複数のプロセッサのうちの第１プロセッサは、決定部を備えてよい。前記決定部は、複数の前記グループにおける、前記第１メモリ及び前記第２メモリのいずれかに格納されたデータにアクセスする複数の前記プロセスの各々の特性に基づき、前記複数のプロセッサに対する前記複数のプロセスの各々の配置を決定してよい。

１つの側面では、互いに処理速度の異なる第１及び第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサを備える情報処理装置における処理性能の低下を抑制することができる。

情報処理装置が備える各コンポーネントの処理速度及び記憶容量の一例を示す図である。 ＤＲＡＭ及びＰＭの双方をメモリとして搭載するサーバのハードウェア（ＨＷ）構成例を示すブロック図である。 単一のＣＰＵソケットにおいて、ＤＲＡＭにアクセスする４つのプロセスが同時に実行される場合の処理性能の一例を示す図である。 メモリアクセス頻度に基づきＣＰＵソケット間でプロセスを配置する手法の一例を示す図である。 サーバにおける、ＣＰＵ、ＤＲＡＭ及びＰＭの接続構成例を示すブロック図である。 一実施形態に係るサーバのＨＷ構成例を示すブロック図である。 一実施形態に係るサーバのプロセッサ及びメモリに着目したＨＷ構成例を示すブロック図である。 一実施形態に係るサーバの機能構成例を示すブロック図である。 配置リストの一例を示す図である。 プロセスリストの一例を示す図である。 図１０に例示するプロセスリストに基づき、配置決定部がプロセスの配置決定を行なう際に設定される配置リストの一例を示す図である。 ＯＳの配置処理部により、図１１に例示する配置リストに従い、プロセッサにプロセスが配置される場合の一例を示す図である。 図４に例示する手法により、プロセッサにプロセスが配置される場合の一例を示す図である。 一実施形態に係るサーバの動作例を示すフローチャートである。 図１４に示すＰＭライトプロセスの配置決定処理の動作例を示すフローチャートである。 図１４に示すＰＭランダムリードプロセスの配置決定処理の動作例を示すフローチャートである。 図１４に示すメモリアクセス頻度に基づくプロセスの配置決定処理の動作例を示すフローチャートである。

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。

〔１〕一実施形態
〔１−１〕ＤＲＡＭ及びＰＭを用いたハイブリッドメモリシステムについて
図１は、情報処理装置が備える各コンポーネント（モジュール）１１０〜１５０の処理速度（処理性能）、及び、コンポーネントが記憶装置の場合にはその記憶容量、の一例を示す図である。

図１に例示するように、コンポーネントを処理速度の高い順に並べると、ＣＰＵ１１０、ＤＲＡＭ１２０、ＰＭ１３０、ＳＳＤ（Solid State Drive）１４０、ＨＤＤ（Hard Disk Drive）１５０となる。コンポーネントを記憶容量の大きい順に並べると、ＨＤＤ１５０、ＳＳＤ１４０、ＰＭ１３０、ＤＲＡＭ１２０となる。ＤＲＡＭ１２０をＳＳＤ１４０と比較すると、処理速度は１０００倍程度であり、記憶容量は１０００分の１程度となる。ＰＭ１３０は、処理速度及び記憶容量の観点ではＤＲＡＭ１２０とＳＳＤ１４０との間に位置し、ＤＲＡＭ１２０をＰＭ１３０と比較すると、処理速度は１０倍程度であり、記憶容量は１０分の１程度となる。

このように、ＰＭ１３０は、ＤＲＡＭ１２０と比較して、処理性能（特に書込性能）が低く、また、書込耐性が低いものの、安価で大容量である。また、ＰＭ１３０は、ＤＲＡＭ１２０と同様に、バイト単位のアクセスが可能であり、例えばＤＩＭＭスロット等のメモリスロットに搭載可能である。さらに、ＰＭ１３０は、ＤＲＡＭ１２０とは異なり不揮発性であるため、電源遮断時にデータが消失しない。

これらの理由から、ＤＲＡＭ１２０及びＰＭ１３０の双方をメモリ（主記憶装置）として搭載する情報処理装置が普及することが想定される。

図２は、ＤＲＡＭ１２０及びＰＭ１３０の双方をメモリとして搭載するサーバ１００のハードウェア（ＨＷ）構成例を示すブロック図である。

図２に示すように、サーバ１００は、例示的に、複数（図２の例では２つ）のＣＰＵソケットを搭載し、各ＣＰＵソケットにＣＰＵ１１０を備える。サーバ１００は、ＤＲＡＭ１２０及びＰＭ１３０を用いてハイブリッドメモリシステムを構成する。ハイブリッドメモリシステムでは、第１メモリの一例であるＤＲＡＭ１２０と、ＤＲＡＭ１２０とは処理性能（処理速度）の異なる第２メモリの一例であるＰＭ１３０とが、同一の記憶（メモリ）階層に混在するシステムである。

各ＣＰＵ１１０は、複数のコア（図２では「Ｃ」と表記）１１２、ラストレベルキャッシュ（図２では「ＬＬＣ」と表記）１１４、及び、メモリコントローラ（図２では「ＭＣ」と表記）１１６を備える。

各ＣＰＵソケット（ＣＰＵ１１０）では、複数のコア１１２により複数のプロセスが同時に（並行して）実行される。各プロセスは、ＤＲＡＭ１２０及びＰＭ１３０のいずれか一方にデータを格納する。例えば、図２に示すように、ＣＰＵ＃０では、コア１１２により実行されるプロセス０のデータはＰＭ＃０に格納され、プロセス１のデータはＤＲＡＭ＃０に格納される。また、ＣＰＵ＃１では、コア１１２により実行されるプロセス２のデータはＤＲＡＭ＃１に格納され、プロセス３のデータはＰＭ＃１に格納される。

ＬＬＣ１１４は、ＣＰＵ１１０が備える複数階層のキャッシュメモリのうちの最下層（換言すればＭＣ１１６側）のキャッシュメモリである。図２の例では、ＬＬＣ１１４以外のキャッシュメモリの図示を省略している。ＬＬＣ１１４は、ＣＰＵ１１０の種類によって異なり、一例として、Ｌ１（１次）キャッシュ、Ｌ２（２次）キャッシュ、Ｌ３（３次）キャッシュ、・・・、等と呼ばれるキャッシュメモリのうち、“Ｌ”に続く数値が最も大きいキャッシュメモリに相当する。

各ＣＰＵ１１０のＭＣ１１６は、１以上（図２の例では１つ）のＤＲＡＭ１２０、及び、１以上（図２の例では１つ）のＰＭ１３０と、同じメモリチャネルを介して接続され、ＤＲＡＭ１２０及びＰＭ１３０の双方を管理する。例えば、ＭＣ１１６は、ＤＲＡＭ１２０及びＰＭ１３０のそれぞれに、互いに異なるアドレス範囲を対応付け、コア１１２から指定されたメモリアドレスに応じて、共有のメモリチャネルを介して、ＤＲＡＭ１２０又はＰＭ１３０に択一的にアクセスしてよい。

このため、ＤＲＡＭ１２０へのアクセスと、ＰＭ１３０へのアクセスとの間で、ＭＣ１１６の競合が発生する場合がある。

図３は、単一のＣＰＵソケットにおいて、ＤＲＡＭ１２０にアクセスする４つのプロセスが同時に実行される場合の処理性能の一例を示す図である。例えば、図３では、主記憶装置がＤＲＡＭ１２０のみによって構成される場合を想定する。図３において、横軸は、プロセスの種類を示す。また、左縦軸（折れ線グラフ）は、プロセスの性能低下の割合を示し、右縦軸（棒グラフ）は、１０００命令あたりのＬＬＣ１１４で発生するキャッシュミスの回数（ＬＬＣ ＭＰＫＩ）を示す。

ＬＬＣ ＭＰＫＩが大きいほど、１０００命令あたりのキャッシュミスの回数が多く、ＤＲＡＭ１２０へのアクセス回数が多い（アクセス頻度が高い）ことを意味する。すなわち、ＬＬＣ ＭＰＫＩは、メモリアクセス頻度の一例であると捉えることができる。

図３に例示するように、単一のＣＰＵソケットにおいて、４つのプロセスが同時に実行される場合、プロセスが単独で実行される場合に比べて、各プロセスの性能が低下する。これは、ＬＬＣ１１４及びＭＣ１１６等の共有メモリ資源において競合が発生することが要因である。また、メモリアクセス頻度、一例としてＬＬＣ ＭＰＫＩが高いプロセスほど、性能の低下が大きい。

そこで、例えば、メモリアクセス頻度に基づき、ＣＰＵソケット間でプロセスを適切に配置することが考えられる。図４は、メモリアクセス頻度に基づきＣＰＵソケット間でプロセスを配置する手法の一例を示す図である。図４に例示するように、４つのプロセスをＬＬＣ ＭＰＫＩが大きい順序でソートすると、Ａ、Ｂ、Ｘ及びＹの順となる。

図４の紙面左側には、ＣＰＵ１１０及びＤＲＡＭ１２０を含む２つのドメイン１６０のうち、「ドメイン＃０」にプロセスＡ及びＢが配置され、「ドメイン＃１」にプロセスＸ及びＹが配置される例を示す。この場合、ＬＬＣ ＭＰＫＩが高いプロセスＡ及びＢが単一のドメイン＃０に集中する。従って、図４に濃い網掛けで示すように、ドメイン＃０におけるＬＬＣ１１４、ＭＣ１１６及びメモリノード＃０（ＤＲＡＭ１２０）に処理負荷が集中し、処理性能の低下が発生する。

なお、図４において、プロセス、ＬＬＣ１１４、ＭＣ１１６、ＨＴ１１８及びＤＲＡＭ１２０の網掛けの濃度が高いほど、処理負荷（競合の発生頻度）が高いことを意味する。ＨＴ１１８は、他のドメイン１６０と通信を行なうハイパートランスポートである。

これに対し、図４の紙面右側には、「ドメイン＃０」にプロセスＡ及びＹが配置され、「ドメイン＃１」にプロセスＢ及びＸが配置される例を示す。図４の紙面右側の例では、メモリアクセス頻度が高いプロセスを、なるべく互いに異なるＣＰＵソケットに分散配置し、各プロセスのデータを、配置したＣＰＵソケットのＤＲＡＭ１２０に格納する。これにより、図４の紙面右側の例では、ＬＬＣ１１４、ＭＣ１１６、ＨＴ１１８及びＤＲＡＭ１２０の網掛けの濃度をドメイン１６０間で均一にすることができる。換言すれば、各ＣＰＵソケットにおける、ＬＬＣ１１４やＭＣ１１６等の競合を緩和させることができる。

しかしながら、ＤＲＡＭ１２０及びＰＭ１３０を含むハイブリッドメモリシステムにおいては、発明者による検証により、メモリアクセス頻度が同程度であっても、同時に実行されるプロセスの種類によって、性能低下の度合いが大きく異なることがわかった。例えば、単一のＣＰＵソケットで同時に実行されるプロセスの種類（「特性」又は「特徴」と称されてもよい）に応じて、以下の（ｉ）及び（ii）に示す傾向が得られた。

なお、以下、単に「アクセス」と表記する場合、「ランダムアクセス」及び「シーケンシャル（逐次）アクセス」の一方又は双方を意味するものとする。「アクセス」とは、「リード」及び「ライト」の一方又は双方を意味するものとする。

（ｉ）「ＤＲＡＭにアクセスする第１プロセス」＋「ＰＭからランダムリードを行なう第２プロセス」の組み合わせの場合、両者の同時（並列）実行による性能低下が小さい。

（ii）「メモリアクセス頻度が高い第３プロセス」＋「ＰＭにライトを行なう第４プロセス」の組み合わせの場合、第３プロセスの性能低下の度合いは大きいが、第４プロセスの性能低下の度合いは小さい。

上記（ｉ）の理由の１つとして、ランダムアクセスは、他のプロセスのメモリアクセスを阻害しにくいことが挙げられる。

図５は、サーバ１００における、ＣＰＵ１１０、ＤＲＡＭ１２０及びＰＭ１３０の接続構成例を示すブロック図である。図５に示すように、１つのＤＲＡＭ１２０と１つのＰＭ１３０とは、共通のメモリチャネル１７０を利用するグループ（セット）を構成する。図５では、同じグループを構成するＤＲＡＭ１２０及びＰＭ１３０を、共通の添え字“ｘ”（“ｘ”は０以上の整数）を用いて「ＤＲＡＭ＃ｘ」及び「ＰＭ＃ｘ」と表記する。

なお、図５の例では、ＤＲＡＭ１２０とＰＭ１３０とがカスケード状に接続されているが、これに限定されるものではなく、バッファ等の回路を介してＤＲＡＭ１２０とＰＭ１３０とが並列に接続されてもよい。また、ＤＲＡＭ１２０及びＰＭ１３０のグループには、２つ以上のＤＲＡＭ１２０、及び／又は、２つ以上のＰＭ１３０が含まれてもよい。

ＣＰＵ１１０とＤＲＡＭ１２０及びＰＭ１３０の複数のグループとの間は、複数のメモリチャネル１７０（便宜上、メモリチャネル＃ｘと表記する場合がある）により並列に接続される。各メモリチャネル１７０において、ＤＲＡＭ１２０及びＰＭ１３０には、互いに異なるアドレス範囲が割り当てられ、ＭＣ１１６は、アクセス対象のメモリアドレスに応じて、メモリチャネル１７０を介してＤＲＡＭ１２０又はＰＭ１３０に択一的にアクセスする。

従って、例えば、ＣＰＵ＃０において、ＤＲＡＭにアクセスする第１プロセスとＰＭにシーケンシャルアクセスする第２プロセスとが同時に実行される場合、第２プロセスのアクセスはメモリチャネル＃０〜＃５にインターリーブされるため、第１プロセスのメモリアクセスが阻害される。

これに対し、例えば、ＤＲＡＭにアクセスする第１プロセスと、ＰＭ１３０にランダムアクセスする第２プロセスとが同時に実行される場合、ランダムアクセスのアクセス対象がＰＭ＃０〜ＰＭ＃５に分散されない。このため、第１プロセスによるＤＲＡＭへのアクセスと、第２プロセスによるＰＭへのランダムアクセスとの競合度合いが小さくなる。なお、第２プロセスがＰＭ１３０にランダムライトを行なう場合、上述のように、ＰＭ１３０は書込性能がＤＲＡＭ１２０と比較して低いため、ランダムリードの場合よりは第１プロセスとの間で競合が発生し易くなる。

また、上記（ｉ）の他の理由として、メモリアクセスがＤＲＡＭ１２０とＰＭ１３０とに分かれることで、互いの干渉が緩和されることが挙げられる。

例えば、複数のプロセスが同じＤＲＡＭ１２０へのメモリアクセスを行なう場合、当該ＤＲＡＭ１２０のバッファにおいて競合が発生する。これに対し、第１プロセスがＤＲＡＭ１２０にアクセスし、第２プロセスがＰＭ１３０にアクセスする場合、ＰＭ１３０のバッファとＤＲＡＭ１２０のバッファとにデータが分散するため、バッファにおける競合が緩和される。

さらに、上記（ii）の理由の１つとして、長い処理時間を要するＰＭ１３０へのライトリクエストが、ＭＣ１１６のキューに溜まり、ＰＭ１３０へのライトリクエストが第３プロセスのメモリアクセスよりも優先して処理されることが挙げられる。

ＭＣ１１６には、ＤＲＡＭ１２０及びＰＭ１３０のそれぞれに対応するキュー（共通のキューであってもよい）が設けられ、メモリアクセスリクエストがより滞留しているキューを優先して処理する。このため、第４プロセスのメモリアクセスは、第３プロセスよりも優先して処理され、性能低下の度合いは小さいが、第３プロセスのメモリアクセスは遅延し、性能低下の度合いが大きくなる。

ここで、上記（ｉ）及び（ii）における第１プロセス及び第３プロセスが、それぞれ図４に示すプロセスＡ及びＢであり、第２プロセス及び第４プロセスが、それぞれ図４に示すプロセスＹ及びＸである場合を想定する。

この場合、ドメイン＃０では、上記（ｉ）の例と同様にプロセスＡ及びＹの性能低下の度合いが小さくなるが、ドメイン＃１では、上記（ii）の例と同様にプロセスＢの性能低下の度合いが大きくなる。

このように、ハイブリッドメモリシステムでは、上記（ｉ）及び（ii）に例示する傾向により、図４を参照して説明した手法では、プロセスを適切に配置することが困難となる場合がある。

そこで、一実施形態においては、互いに処理速度の異なる第１及び第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサを備える情報処理装置における、処理性能の低下を抑制する手法を説明する。

〔１−２〕一実施形態の構成例
〔１−２−１〕ハードウェア構成例
図６は、一実施形態に係るサーバ１のＨＷ構成例を示すブロック図である。サーバ１は、情報処理装置の一例である。情報処理装置としては、サーバに代えて、例えば、ＰＣ、メインフレーム等の種々のコンピュータが挙げられる。サーバ１は、ＨＷ構成として、例示的に、プロセッサ１ａ、メモリ１ｂ、記憶部１ｃ、ＩＦ（Interface）部１ｄ、Ｉ／Ｏ（Input / Output）部１ｅ、及び、読取部１ｆを備えてよい。

プロセッサ１ａは、種々の制御や演算を行なう演算処理装置の一例である。プロセッサ１ａは、サーバ１内の各ブロックとバス１ｉで相互に通信可能に接続されてよい。一実施形態において、プロセッサ１ａは、複数のプロセッサ（例えば複数のＣＰＵ）を含むマルチプロセッサであってよい。また、複数のプロセッサの各々は、複数のプロセッサコアを有するマルチコアプロセッサであってよい。

図７は、一実施形態に係るサーバ１のプロセッサ１ａ及びメモリ１ｂに着目したＨＷ構成例を示すブロック図である。図７に例示するように、図６に示すプロセッサ１ａは、複数（図７の例では２つ）のプロセッサ２であってよい。各プロセッサ２は、複数のコア（「Ｃ」と表記）２ａ、ＬＬＣ２ｂ、及び、ＭＣ２ｃを備えてよい。コア２ａは、複数のプロセッサ２間は、各プロセッサ２内のＨＴ等のＩＦを介して、インターコネクト等により相互に通信可能に接続されてよい。

ＬＬＣ２ｂは、プロセッサ２が備える複数階層のキャッシュメモリのうちの最下層（換言すればＭＣ２ｃ側）のキャッシュメモリである。図７の例では、ＬＬＣ２ｂ以外のキャッシュメモリの図示を省略している。

ＭＣ２ｃは、１以上（図７の例では１つ）のＤＲＡＭ３、及び、１以上（図７の例では１つ）のＰＭ４と、同じ（共通の）メモリチャネル５を介して接続され、ＤＲＡＭ３及びＰＭ４の双方を管理する。例えば、ＭＣ２ｃは、ＤＲＡＭ３及びＰＭ４のそれぞれに、互いに異なるアドレス範囲を対応付け、コア２ａから指定されたメモリアドレスに応じて、共有のメモリチャネル５を介して、ＤＲＡＭ３又はＰＭ４に択一的にアクセスしてよい。換言すれば、ＭＣ２ｃは、ＤＲＡＭ３及びＰＭ４に対するプロセスによるアクセスを制御してよい。

なお、プロセッサ１ａとしては、ＣＰＵに代えて、ＭＰＵ、ＧＰＵ、ＡＰＵ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ等の集積回路（ＩＣ；Integrated Circuit）が用いられてもよい。ＭＰＵはMicro Processing Unitの略称である。ＧＰＵはGraphics Processing Unitの略称であり、ＡＰＵはAccelerated Processing Unitの略称である。ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific ICの略称であり、ＦＰＧＡはField-Programmable Gate Arrayの略称である。

図６の説明に戻り、メモリ１ｂは、種々のデータやプログラム等の情報を格納するＨＷの一例である。メモリ１ｂとしては、例えばＤＲＡＭ等の揮発性メモリ、及び、ＰＭ等の不揮発性メモリの双方が挙げられる。すなわち、一実施形態に係るサーバ１は、ＤＲＡＭ及びＰＭを用いるハイブリッドメモリシステムを実現してよい。

例えば、図７に示すように、メモリ１ｂは、プロセッサ２ごとに、１以上のＤＲＡＭ３と１以上のＰＭ４とのグループ（セット）を含んでよい。図７の例では、説明の簡略化のため、プロセッサ２（或いはＭＣ２ｃ）ごとにＤＲＡＭ３及びＰＭ４が１つずつ備えられるものとするが、これに限定されるものではない。例えば、図５に示すように、ＭＣ１１６（ＭＣ２ｃ）ごとに、ＤＲＡＭ３及びＰＭ４のグループが２つ以上備えられてもよい。

なお、ＤＲＡＭ３は、第１メモリの一例であり、ＰＭ４は、第１メモリとは処理速度の異なる（例えば低速である）第２メモリの一例である。

図６の説明に戻り、記憶部１ｃは、種々のデータやプログラム等の情報を格納するＨＷの一例である。記憶部１ｃとしては、例えばＳＳＤ（Solid State Drive）等の半導体ドライブ装置、ＨＤＤ（Hard Disk Drive）等の磁気ディスク装置、不揮発性メモリ等の各種記憶装置が挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ、ＳＣＭ（Storage Class Memory）、ＲＯＭ（Read Only Memory）等が挙げられる。

また、記憶部１ｃは、サーバ１の各種機能の全部若しくは一部を実現するプログラム１ｇを格納してよい。例えば、サーバ１のプロセッサ１ａは、記憶部１ｃに格納されたプログラム１ｇ（プロセス配置決定プログラム）をメモリ１ｂに展開して実行することにより、図７に示す後述する処理部１０としての機能を実現できる。処理部１０の機能は、後述する、ＯＳ２０、決定プロセス３０、及び、複数のプロセス４０の機能を含んでよい。

ＩＦ部１ｄは、図示しないネットワークとの間の接続及び通信の制御等を行なう通信ＩＦの一例である。例えば、ＩＦ部１ｄは、イーサネット（登録商標）等のＬＡＮ（Local Area Network）、或いは、光通信（例えばＦＣ（Fibre Channel；ファイバチャネル））等に準拠したアダプタを含んでよい。例えば、プログラム１ｇは、当該通信ＩＦを介して、ネットワークからサーバ１にダウンロードされ、記憶部１ｃに格納されてもよい。

Ｉ／Ｏ部１ｅは、マウス、キーボード、又は操作ボタン等の入力部、並びに、タッチパネルディスプレイ、ＬＣＤ（Liquid Crystal Display）等のモニタ、プロジェクタ、又はプリンタ等の出力部、の一方又は双方を含んでよい。

読取部１ｆは、記録媒体１ｈに記録されたデータやプログラムの情報を読み出すリーダの一例である。読取部１ｆは、記録媒体１ｈを接続可能又は挿入可能な接続端子又は装置を含んでよい。読取部１ｆとしては、例えば、ＵＳＢ（Universal Serial Bus）等に準拠したアダプタ、記録ディスクへのアクセスを行なうドライブ装置、ＳＤカード等のフラッシュメモリへのアクセスを行なうカードリーダ等が挙げられる。なお、記録媒体１ｈにはプログラム１ｇが格納されてもよく、読取部１ｆが記録媒体１ｈからプログラム１ｇを読み出して記憶部１ｃに格納してもよい。

記録媒体１ｈとしては、例示的に、磁気／光ディスクやフラッシュメモリ等の非一時的な記録媒体が挙げられる。磁気／光ディスクとしては、例示的に、フレキシブルディスク、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、ブルーレイディスク、ＨＶＤ（Holographic Versatile Disc）等が挙げられる。フラッシュメモリとしては、例示的に、ＵＳＢメモリやＳＤカード等の半導体メモリが挙げられる。

上述したサーバ１のＨＷ構成は例示である。従って、サーバ１内でのＨＷの増減（例えば任意のブロックの追加や削除）、分割、任意の組み合わせでの統合、又は、バスの追加若しくは削除等は適宜行なわれてもよい。

〔１−２−２〕機能構成例
図８は、一実施形態に係るサーバ１の機能構成例を示すブロック図である。図８に示すように、サーバ１は、一実施形態に係るプロセス配置に関する機能に着目すると、例示的に、処理部１０の機能を備えてよい。処理部１０は、図７に例示するサーバ１の複数のプロセッサ２が、ＤＲＡＭ３又はＰＭ４に展開したプログラム１ｇを実行することにより実現されてよい。

図８に示すように、処理部１０は、例示的に、オペレーティングシステム（ＯＳ）２０、決定プロセス３０、及び、複数のプロセス４０を備えてよい。

ＯＳ２０は、サーバ１の管理及び制御を行なう基本ソフトウェアの一例であり、種々のアプリケーションに対して、サーバ１のＨＷ資源及び／又はソフトウェア（ＳＷ）資源を利用可能とするソフトウェアである。

ＯＳ２０は、例示的に、配置リスト２１、及び、配置処理部２２を備えてよい。

図９は、配置リスト２１の一例を示す図である。配置リスト２１は、サーバ１が備える各プロセッサソケット（換言すればプロセッサ２）に配置するプロセスを記録するリストである。図９に示すように、配置リスト２１は、例示的に、ソケットＩＤ（Identifier）、及び、プロセスＩＤの項目を含んでよい。ソケットＩＤは、プロセッサ２が実装されるソケット、例えばＣＰＵソケットの識別情報の一例である。プロセスＩＤは、ソケットに配置されるプロセス４０の識別情報の一例である。

一実施形態において、ソケットへの配置対象となるプロセス４０は、処理部１０で実行される全てのプロセス４０のうちの一部のプロセス４０に制限されてもよい。例えば、配置対象となるプロセス４０は、一定以上の処理負荷が見込まれる、特定種別のプロセス４０に制限されてもよい。なお、一実施形態に係るプロセス配置決定プログラムのプロセス４０は、配置対象となるプロセス４０からは除外されてもよい。

特定種別のプロセス４０としては、一例として、ＶＭ（Virtual Machine）やコンテナ等のプロセス４０が挙げられる。配置対象となるプロセス４０がＶＭである場合、以下の説明において、「ＯＳ２０」を「ハイパバイザ」に読み替えてよい。

また、特定種別のプロセス４０は、例えば、処理負荷を表すパラメータが閾値を超えるプロセス４０を含んでもよい。処理負荷を表すパラメータとしては、例えば、コア２ａの使用率、ネットワークの帯域使用率、及び、後述するメモリアクセス頻度、等のうちの少なくとも１種類が挙げられる。パラメータの閾値は、例えば、パラメータの種類ごとに設定されてもよい。

なお、一実施形態において、配置対象のプロセス４０の数は、サーバ１が実行する複数のプロセス４０のうちの、プロセッサ２のソケット数よりも多い数であることを想定する。例えば、一実施形態では、図４に示す例と同様に、ソケット数が「２」であるのに対し、配置対象のプロセス４０の数が「４」である場合を想定する。

ＯＳ２０は、後述する決定プロセス３０から配置リスト３５を通知されると、配置処理部２２による配置処理のために、通知された配置リスト２１をＤＲＡＭ３等のメモリ１ｂの記憶領域に格納してよい。なお、ＯＳ２０は、配置リスト２１を備えずに、決定プロセス３０が生成する配置リスト３５を利用してもよい。

配置処理部２２は、配置リスト２１（又は３４）に基づき、プロセッサ２にプロセス４０を配置する。例えば、配置処理部２２は、配置リスト２１に登録されているプロセスＩＤのプロセス４０を、当該プロセスＩＤに対応付けられたソケットＩＤのプロセッサ２に配置してよい。

このように、ＯＳ２０は、決定プロセス３０による配置リスト３５の決定後に、配置処理対象の各プロセス４０のデータを、配置先のソケットに接続されたＤＲＡＭ３もしくはＰＭ４に移動させる。なお、ＯＳ２０による、プロセス４０のデータを移動させる処理は、既知の種々の手法により行なうことが可能であり、その詳細な説明は省略する。一例として、ＯＳ２０による配置処理は、ＮＵＭＡ（Non-Uniform Memory Access）等のアーキテクチャにおいてサポートされる、データの配置手法が用いられてもよい。

決定プロセス３０は、ハイブリッドメモリシステムにおける、各プロセス４０の特徴を把握し、当該特徴を考慮したソケット間のプロセス４０の配置を決定する。決定プロセス３０は、例えば、サーバ１においてバックグランドで動作するソフトウェアとして実装されてよい。一例として、決定プロセス３０は、ＯＳ２０上でユーザレベルのソフトウェアとして動作するランタイムシステムであってもよい。なお、決定プロセス３０は、複数のプロセス４０の１つであってよく、いずれかのプロセッサ２内の１以上のコア２ａにより実行されてよい。決定プロセス３０を実行するプロセス４０は、第１プロセッサの一例である。

図８に示すように、決定プロセス３０は、例えば、情報取得部３１、種類判定部３２、プロセスリスト３３、配置決定部３４、及び、配置リスト３５を備えてよい。

情報取得部３１は、各プロセス４０の種類を把握するための種々の情報を取得する。情報取得部３１は、例示的に、以下の（ａ）の情報、並びに、（ｂ）〜（ｄ）のうちの少なくとも１つの情報を取得し、取得した情報を種類判定部３２に出力（通知）してよい。

（ａ）各コア２ａにおけるプロセス４０ごとのＬＬＣ２ｂのキャッシュミス回数ａ
（ｂ）各コア２ａにおけるプロセス４０ごとのロード回数ｂ１、及び、ストア回数ｂ２
（ｃ）各コア２ａにおけるプロセス４０ごとの命令実行数ｃ１、及び、プリフェッチ回数ｃ２
（ｄ）プロセス４０ごとのアクセス先ｄ（ＤＲＡＭアクセス、又は、ＰＭアクセス）

（ａ）、（ｂ）及び（ｃ）の情報は、例えば、各コア２ａが備えるパフォーマンスカウンタ、及び、ＯＳ２０から得られる情報に基づき、取得可能である。パフォーマンスカウンタは、コア２ａにＨＷとして実装されてよい。

パフォーマンスカウンタは、例えば、ＬＬＣ２ｂのキャッシュミス回数、ロード回数、ストア回数、命令実行数、及び／又は、プリフェッチ回数を、コア２ａ単位で計数してよい。ＯＳ２０は、プロセス４０が実行（配置）されるコア２ａを示す情報を管理してよい。情報取得部３１は、例えば、パフォーマンスカウンタ及びＯＳ２０からこれらの情報を取得し、取得した情報に基づき、（ａ）、（ｂ）及び（ｃ）の情報を取得してよい。

なお、パフォーマンスカウンタがＬＬＣ ＭＰＫＩを算出可能である場合、情報取得部３１は、パフォーマンスカウンタからＬＬＣ ＭＰＫＩを取得してもよい。

（ｄ）の情報は、例えば、ＯＳ２０が管理するプロセス情報（図示省略）から取得可能である。プロセス情報は、プロセス４０に関する情報であり、例示的に、各プロセス４０が、ＤＲＡＭ３及びＰＭ４のうちのいずれのメモリにアクセスするのかを判定可能な情報を含んでよい。換言すれば、プロセス情報は、プロセス４０と、当該プロセス４０のアクセス先のメモリとを対応付けた情報である。

以上のように、情報取得部３１は、取得部の一例である。取得部としての情報取得部３１は、複数のコア２ａの各々から、コア２ａが実行するプロセス４０ごとのキャッシュミス回数、ロード回数、ストア回数、命令実行数、並びに、プリフェッチ回数、の少なくとも１種類の情報を取得してよい。また、取得部としての情報取得部３１は、複数のプロセッサ２が実行するＯＳ２０から、複数のプロセス４０の各々のアクセス先の情報を取得してよい。

種類判定部３２は、情報取得部３１が取得した情報に基づき、各プロセス４０の種類を判定し、判定結果を用いてプロセスリスト３３を作成する。プロセス４０の種類の判定は、プロセス４０の特徴（換言すれば、「特性」）の把握と読み替えてもよい。

図１０は、プロセスリスト３３の一例を示す図である。図１０に示すように、プロセスリスト３３は、例示的に、プロセスＩＤ、ＬＬＣ ＭＰＫＩ、リード／ライト、逐次／ランダム、及び、ＤＲＡＭ／ＰＭの項目を含んでよい。

プロセスＩＤは、配置対象のプロセス４０の識別情報の一例である。ＬＬＣ ＭＰＫＩは、メモリアクセス頻度の一例である。リード／ライトは、プロセス４０がリードインテンシブであるのか、ライトインテンシブであるのかを示す情報である。逐次／ランダムは、プロセス４０が、逐次アクセスプロセスであるのか、ランダムアクセスプロセスであるのかを示す情報である。ＤＲＡＭ／ＰＭは、プロセス４０がＤＲＡＭ３にアクセスするのか、ＰＭ４にアクセスするのかを示す情報である。

図１０に示すように、プロセスリスト３３は、ＬＬＣ ＭＰＫＩの降順でソートされてよい。換言すれば、プロセスリスト３３には、メモリアクセス頻度が大きいプロセスＩＤから小さいプロセスＩＤに向かって順に、エントリが登録されてよい。

種類判定部３２は、例えば、情報取得部３１が取得した（ａ）の情報、及び、（ｂ）〜（ｄ）の少なくとも１つの情報に基づき、以下の（Ａ）、並びに、（Ｂ）及び（Ｃ）の少なくとも１つの指標を判定し、判定結果を用いてプロセスリスト３３を作成してよい。

（Ａ）メモリアクセス頻度
（Ｂ）メモリアクセスパターン
（Ｃ）メモリアクセス先

上記（Ａ）について、種類判定部３２は、プロセス４０ごとに、１０００命令あたりのＬＬＣ２ｂで発生するキャッシュミスの回数（ＬＬＣ ＭＰＫＩ）を算出し、プロセスリスト３３に設定してよい。図１０では、ＬＬＣ ＭＰＫＩを、上記（Ａ）と対応付けて、符号Ａで示す。

例えば、種類判定部３２は、情報取得部３１が取得した上記（ａ）のキャッシュミス回数ａと、上記（ｃ）の情報のうちの命令実行数ｃ１とに基づき、下記（１）式によりＬＬＣ ＭＰＫＩを算出してよい。

ＬＬＣ ＭＰＫＩ ＝ （ａ×１０００）／ｃ１ （１）

なお、パフォーマンスカウンタから、コア２ａごと且つプロセス４０ごとに、ＬＬＣ ＭＰＫＩの値そのものを取得可能である場合、種類判定部３２は、上記（１）式による算出を省略し、情報取得部３１が取得したＬＬＣ ＭＰＫＩを用いてもよい。

上記（Ｂ）について、種類判定部３２は、メモリアクセスパターン、換言すれば、プロセス４０のアクセス傾向を判定してよい。アクセス傾向には、例えば、リードインテンシブ又はライトインテンシブの別（リード／ライト）と、逐次（シーケンシャル）アクセス又はランダムアクセスの別（逐次／ランダム）と、が含まれてよい。種類判定部３２は、これらのアクセス傾向を判定し、判定結果をプロセスリスト３３に設定してよい。図１０では、リード／ライト、及び、逐次／ランダムを、上記（Ｂ）と対応付けて、それぞれ、符号Ｂ１及びＢ２で示し、これらをまとめて符号Ｂで示す。

例えば、種類判定部３２は、プロセス４０がリードインテンシブであるのか、ライトインテンシブであるのかを、下記（２）式による各プロセス４０のリードアクセス率の算出結果と、閾値とを比較することで判定してよい。なお、下記（２）式において、ｂ１及びｂ２は、それぞれ、上記（ｂ）で取得したロード回数ｂ１（#loads）及びストア回数ｂ２（#stores）である。

リードアクセス率 ＝ （ｂ１／（ｂ１＋ｂ２））×１００［％］ （２）

例えば、種類判定部３２は、算出したリードアクセス率が、閾値である９０％以上である場合に、リードアクセスプロセス（リードインテンシブ）であると判定し、９０％未満である場合に、ライトアクセスプロセス（ライトインテンシブ）であると判定してよい。

また、例えば、種類判定部３２は、プロセス４０が逐次アクセスプロセスであるのか、ランダムアクセスプロセスであるのかを、下記（３）式による、各プロセス４０の１０００命令あたりのプリフェッチ回数の算出結果と、閾値とを比較することで判定してよい。なお、下記（３）式において、ｃ１及びｃ２は、それぞれ、上記（ｃ）で取得した命令実行数ｃ１（#instructions）、及び、プリフェッチ回数ｃ２（#prefetches）である。

プリフェッチ回数 ＝ （ｃ２×１０００）／ｃ１ （３）

例えば、種類判定部３２は、算出したプリフェッチ回数が、閾値である１０回以上である場合に、逐次アクセスプロセスであると判定し、１０回未満である場合に、ランダムアクセスプロセスであると判定してよい。

なお、リードアクセス率、及び、プリフェッチ回数の閾値は、それぞれ、「９０％」及び「１０回」に限定されるものではなく、サーバ１の構成、プロセッサ２、ＤＲＡＭ３又はＰＭ４等の処理性能又はアクセス性能、等の種々の条件に応じて設定されてよい。

上記（Ｃ）について、種類判定部３２は、上記（ｄ）で取得したアクセス先ｄに基づいて、プロセス４０ごとに、アクセス先のメモリ（ＤＲＡＭ／ＰＭ）を判定し、プロセスリスト３３に設定してよい。図１０では、ＤＲＡＭ／ＰＭを、上記（Ｃ）と対応付けて、符号Ｃで示す。

以上のように、種類判定部３２は、複数のプロセス４０の各々の特性として、アクセスの頻度、アクセスの傾向、及び、アクセスの対象であるＤＲＡＭ３又はＰＭ４、を判定する判定部の一例である。判定部としての種類判定部３２は、複数のプロセス４０の各々についてのアクセスの頻度、アクセスの傾向、及び、アクセスの対象を、アクセスの頻度に応じてソートしたプロセスリスト３３を生成してよい。

配置決定部３４は、プロセスリスト３３に基づき、プロセッサ２に対する複数の配置対象のプロセス４０の各々の配置を決定する。配置決定部３４は、例えば、決定した配置を配置リスト３５に登録し、登録した配置リスト３５をＯＳ２０に通知してよい。ＯＳ２０は、配置決定部３４が通知した配置リスト３５（２１）に基づき、プロセス４０の配置を行なう。

例えば、配置決定部３４は、プロセスリスト３３と、単一のソケットで同時に実行されるプロセス４０の種類に応じた、上述した（ｉ）及び（ii）の傾向と、に基づき、以下の（Ｉ）〜（III）の少なくとも１つの条件を満たすように配置を決定してよい。

（Ｉ）プロセスリスト３３に、ＰＭ４からランダムリードを行なうプロセス４０が含まれる場合。

上記（Ｉ）の場合、配置決定部３４は、当該プロセス４０を、ＤＲＡＭ３に高頻度にアクセスするプロセスと同じソケットに配置することを決定する。

（II）プロセスリスト３３に、ＰＭ４にライトを行なうプロセス４０が含まれる場合。

上記（II）の場合、配置決定部３４は、当該プロセス４０を、メモリアクセス頻度の低いプロセス４０と同じソケットに配置することを決定する。

（III）その他の組み合わせの場合。

上記（III）の場合、配置決定部３４は、メモリアクセス頻度に基づいて、プロセス４０の配置を決定する。

以上のように、配置決定部３４は、プロセッサ２、ＤＲＡＭ３及びＰＭ４を含むグループにおける、ＤＲＡＭ３及びＰＭ４のいずれかに格納されたデータにアクセスする複数のプロセス４０の各々の特性に基づき、複数のプロセッサ２に対する複数のプロセス４０の各々の配置を決定する決定部の一例である。

配置決定部３４によるプロセス配置の決定は、配置の最適化を行なう種々の手法により行なわれてよい。配置の最適化を行なう手法は、後述する動作例において、フローチャートを参照して一例を説明する。

図１１は、図１０に例示するプロセスリスト３３に基づき、配置決定部３４がプロセス４０の配置決定を行なう際に設定される配置リスト３５の一例を示す図である。図１１に例示するように、配置リスト３５は、配置リスト２１と同様に、ソケットＩＤ、及び、プロセスＩＤの項目を含んでよい。

図１１に例示するように、配置リスト３５ソケットＩＤ「０」に対しては、プロセスＩＤ「０」及び「３」の配置が決定され、ソケットＩＤ「１」に対しては、プロセスＩＤ「１」及び「２」の配置が決定される。

図１２は、ＯＳ２０の配置処理部２２により、図１１に例示する配置リスト３５に従い、プロセッサ２にプロセス４０が配置される場合の一例を示す図である。図１２に例示するように、プロセッサ＃０には、メモリアクセス頻度の小さい組み合わせでプロセス４０が配置され、プロセッサ＃１には、メモリアクセス頻度の大きい組み合わせでプロセス４０が配置される。

図４に例示するメモリアクセス頻度に基づきプロセス配置を行なう手法では、図１３に例示するように、メモリアクセス頻度自体はプロセッサ２間で分散するものの、アクセスが、プロセッサ＃０ではＤＲＡＭ＃０に、プロセッサ＃１ではＰＭ＃１に集中する。

図１３の例では、プロセッサ＃１において、ＰＭ＃１からランダムリードを行なうプロセス４０（プロセスＩＤ「１」）が、ＤＲＡＭ＃１ではなくＰＭ＃１にアクセスするプロセス４０（プロセスＩＤ「０」）と同一のプロセッサ＃１に配置される。このため、上記（ｉ）の傾向に合致せず、性能低下が小さくなるという利点が得られない。

また、図１３の例では、プロセッサ＃１において、ＰＭ＃１にライトを行なうプロセス４０（プロセスＩＤ「０」）が、メモリアクセス頻度の大きいプロセス４０（プロセスＩＤ「１」）と同一のプロセッサ＃１に配置される。このため、上記（ii）の傾向に合致してしまい、少なくともプロセス４０（プロセスＩＤ「１」）の性能低下が大きくなる。

これに対し、図１２に示す例では、プロセッサ＃０においては、上記（ii）の傾向に合致しないようにプロセス４０（プロセスＩＤ「０」、「３」）が配置される。また、プロセッサ＃１においては、上記（ｉ）の傾向に合致するようにプロセス４０（プロセスＩＤ「１」、「２」）が配置される。

発明者による検証によれば、プロセス４０を図１２に例示するように配置することで、図１３の例と比較して、約５０％の性能向上が得られた。

このように、配置決定部３４は、上記（Ｉ）の条件により、上記（ｉ）の傾向に合致するように、同じソケットに配置しても性能低下が小さいプロセス４０どうしを、同一のソケットに配置する。

また、配置決定部３４は、上記（II）の条件により、上記（ii）の傾向に合致しないように、同じソケットに配置すると性能低下が大きいプロセス４０どうしを、互いに異なるソケットに配置する。

以上のように、（Ｉ）及び（II）の少なくとも１種類の条件に従ったプロセス４０の配置により、プロセス４０間の「相性」を考慮した適切なプロセス配置を行なうことができる。換言すれば、配置決定部３４は、アクセスの頻度、アクセスの傾向、及び、アクセスの対象の組み合わせに基づいて、プロセス４０の適切な配置を決定できる。

従って、ＭＣ２ｃにおいてＤＲＡＭ３に対する処理及びＰＭ４に対する処理の競合が発生する可能性を低減させることができ、ＭＣ２ｃにおける処理時間の増加を抑制できるため、プロセッサ２の処理性能の低下を抑制することができる。

なお、一実施形態においては、上記（Ｉ）及び（II）のうちの少なくともいずれか一方の条件を満たすようにプロセス配置を行なえばよい。換言すれば、上記（Ｉ）及び（II）のうちの少なくとも一方に基づくプロセス配置は、省略されてもよい。

さらに、配置決定部３４は、上記（III）の条件により、上記（ｉ）及び（ii）のいずれの傾向にも該当しないプロセス４０を、メモリアクセス頻度に基づきソケットに配置する。これにより、（Ｉ）及び（II）に該当しないプロセス４０についてもソケットに適切に配置することができる。

このように、一実施形態によれば、複数のコア２ａ間で共有される単一階層のハイブリッドメモリシステムで実行されるプロセス４０の特性に基づいて、ソケット間のプロセス配置を決定することで、プロセス４０間の共有メモリ資源の競合を緩和できる。

〔１−３〕動作例
次に、図１４〜図１７を参照して、上述の如く構成された一実施形態に係るサーバ１の動作例を説明する。なお、サーバ１は、図７に示すように２つのプロセッサ２を備え、少なくとも、図１０に示す４つのプロセス４０（プロセスＩＤ「０」〜「３」）を実行するものとする。

〔１−３−１〕全体の動作例
まず、図１４を参照して、サーバ１による、プロセス４０の配置に関する全体の動作例を説明する。

図１４に例示するように、サーバ１の決定プロセス３０が起動すると、情報取得部３１は、パフォーマンスカウンタの値を取得する（ステップＳ１）。例えば、情報取得部３１は、各プロセッサ２における各プロセス４０のキャッシュミス回数ａ、ロード回数ｂ１、ストア回数ｂ２、命令実行数ｃ１、プリフェッチ回数ｃ２、及び、アクセス先ｄ等を取得する。

種類判定部３２は、情報取得部３１が取得した情報に基づいて、各プロセス４０の各指標を算出する（ステップＳ２）。指標としては、メモリアクセス頻度の一例であるＬＬＣ ＭＰＫＩ、リードアクセス率、プリフェッチ回数、及び、アクセス先等が挙げられる。

種類判定部３２は、算出した各指標を登録したプロセスリスト３３（図１０参照）を作成する（ステップＳ３）。

配置決定部３４は、配置リスト３５を初期化する（ステップＳ４）。また、配置決定部３４は、プロセッサ２のソケットＩＤを指定する変数ｉ、及び、ソケットにプロセス４０を配置する際のソケットＩＤの切り替え方向を示す変数ｉｎｃに、それぞれ、「０」、及び、「１」を設定することで初期化する（ステップＳ５）。

配置決定部３４は、プロセスリスト３３に基づき、ＰＭ４へのライトプロセス４０についての配置決定処理を行ない（ステップＳ６）、変数ｉが、サーバ１が備えるソケット数Ｎか否かを判定する（ステップＳ７）。変数ｉがソケット数Ｎであると判定した場合（ステップＳ７でＹＥＳ）、処理がステップＳ１０に移行する。

変数ｉがソケット数Ｎではないと判定した場合（ステップＳ７でＮＯ）、配置決定部３４は、プロセスリスト３３に基づき、ＰＭ４へのランダムリードプロセス４０についての配置決定処理を行なう（ステップＳ８）。そして、配置決定部３４は、変数ｉがソケット数Ｎか否かを判定する（ステップＳ９）。

変数ｉがソケット数Ｎではないと判定した場合（ステップＳ９でＮＯ）、処理がステップＳ１１に移行する。一方、変数ｉがソケット数Ｎであると判定した場合（ステップＳ９でＹＥＳ）、配置決定部３４は、変数ｉに、ソケット数Ｎから１を減じた値を設定し、変数ｉｎｃに０を設定し（ステップＳ１０）、処理がステップＳ１１に移行する。ステップＳ１１では、配置決定部３４は、メモリアクセス頻度に基づくプロセス４０の配置決定処理を行なう。

ステップＳ６、Ｓ８及びＳ１１の少なくとも１つの処理の実行により、配置リスト３５（図１１）が設定される。配置決定部３４は、配置決定部３４をＯＳ２０に通知する。

ＯＳ２０の配置処理部２２は、配置リスト３５（２１）を用いて、少なくとも配置リスト３５（２１）内の全プロセス４０の配置変更を行なう（ステップＳ１２）。決定プロセス３０は、一定時間待機し（ステップＳ１３）、処理がステップＳ１に移行する。

〔１−３−２〕ＰＭライトプロセスの配置決定処理
次に、図１５を参照して、図１４のステップＳ６に示すＰＭライトプロセス４０の配置決定処理の動作例を説明する。

図１５に例示するように、配置決定部３４は、プロセスリスト３３にＰＭ４へのライトプロセス４０と、その他のプロセス４０とが存在するか否かを判定する（ステップＳ２１）。ＰＭ４へのライトプロセス４０は、ＰＭ４に対する、逐次又はランダムアクセスを行なうライトプロセス４０を意味してよい。その他のプロセス４０は、種々の種類のプロセス４０を意味してよく、ＤＲＡＭ３又はＰＭ４に対する、逐次又はランダムアクセスを行なうリード又はライトプロセス４０をいう。ステップＳ２１の判定は、上記（II）の条件に従い配置決定を行なう対象となるプロセス４０がプロセスリスト３３に存在するか否かの判定であるといえる。

プロセスリスト３３に上述した２つのプロセス４０が含まれないと配置決定部３４が判定した場合（ステップＳ２１でＮＯ）、処理が終了する。

一方、プロセスリスト３３に上述した２つのプロセス４０が含まれると判定した場合（ステップＳ２１でＹｅｓ）、配置決定部３４は、プロセスリスト３３の先頭に近いＰＭライトプロセス４０を、配置リスト３５のソケットｉに登録する（ステップＳ２２）。プロセスリスト３３は、メモリアクセス頻度の降順にソートされているため、ＰＭライトプロセス４０が複数存在する場合、ステップＳ２２では、プロセスリスト３３に残存するプロセス４０のうち、メモリアクセス頻度が最も大きいＰＭライトプロセス４０から順に、配置リスト３５に登録される。

次いで、配置決定部３４は、プロセスリスト３３から、配置リスト３５に登録したＰＭライトプロセス４０を削除する（ステップＳ２３）。

また、配置決定部３４は、プロセスリスト３３の末尾のプロセス４０、換言すれば、メモリアクセス頻度の最も小さいプロセス４０を、配置リスト３５のソケットｉに登録する（ステップＳ２４）。そして、配置決定部３４は、当該プロセス４０をプロセスリスト３３から削除する（ステップＳ２５）。

配置決定部３４は、配置リスト３５のソケットｉに配置されたプロセス数が、ソケットあたりのプロセス数Ｍ未満か否かを判定する（ステップＳ２６）。なお、ソケットあたりのプロセス数Ｍは、配置対象のプロセス数を、サーバ１が備えるソケット数で除算することで得られてよい。

ソケットｉに配置されたプロセス数が、ソケットあたりのプロセス数Ｍ未満ではない（換言すれば、プロセス数Ｍ以上である）と判定した場合（ステップＳ２６でＮＯ）、配置決定部３４は、変数ｉがＮ−１か否かを判定する（ステップＳ２７）。最大のソケットＩＤを持つソケットにプロセス４０を配置したか否かの判定である。

変数ｉがＮ−１ではないと判定した場合（ステップＳ２７でＮＯ）、配置決定部３４は、変数ｉに１を加算（インクリメント）し（ステップＳ２８）、処理がステップＳ２１に移行する。

一方、変数ｉがＮ−１であると配置決定部３４が判定した場合（ステップＳ２７でＹＥＳ）、処理がステップＳ３０に移行する。

ステップＳ２６において、ソケットｉに配置されたプロセス数が、ソケットあたりのプロセス数Ｍ未満であると判定した場合（ステップＳ２６でＹＥＳ）、配置決定部３４は、プロセスリスト長が０か否かを判定する（ステップＳ２９）。この場合、ソケットｉには、未だプロセス４０を配置できるため、配置決定部３４は、プロセスリスト３３のデータ長が０か否か（エントリが無いか）否かを判定するのである。

プロセスリスト長が０ではないと配置決定部３４が判定した場合（ステップＳ２９でＮＯ）、処理がステップＳ２４に移行し、他のプロセス４０を配置リスト３５のソケットｉに登録する。

一方、プロセスリスト長が０であると判定した場合（ステップＳ２９でＹＥＳ）、配置決定部３４は、変数ｉに１を加算（インクリメント）し（ステップＳ３０）、処理が終了する。

以上のように、上記（II）の条件に基づく配置決定では、配置決定部３４は、プロセスリスト３３に基づき、以下の処理を行なうのである。

配置決定部３４は、アクセスの傾向が書き込みアクセスであってアクセスの対象がＰＭ４であるプロセス４０と、プロセスリスト３３に含まれるプロセス４０のうちのアクセスの頻度が最小のプロセス４０とを同一のプロセッサ２に配置すると決定する。また、配置決定部３４は、プロセスリスト３３から配置を決定したプロセス４０の情報を削除する。

〔１−３−３〕ＰＭランダムリードプロセスの配置決定処理
次に、図１６を参照して、図１４のステップＳ８に示すＰＭランダムリードプロセス４０の配置決定処理の動作例を説明する。

図１６に例示するように、配置決定部３４は、プロセスリスト３３にＰＭ４へのランダムリードプロセス４０と、ＤＲＡＭ３へのアクセスプロセス４０とが存在するか否かを判定する（ステップＳ３１）。ＰＭ４へのランダムリードプロセス４０は、ＰＭ４に対する、ランダムアクセスを行なうリードプロセス４０を意味してよい。ＤＲＡＭ３へのアクセスプロセス４０は、ＤＲＡＭ３に対する、逐次又はランダムアクセスを行なうライト又はリードプロセス４０を意味してよい。ステップＳ３１の判定は、上記（Ｉ）の条件に従い配置決定を行なう対象となるプロセス４０がプロセスリスト３３に存在するか否かの判定であるといえる。

プロセスリスト３３に上述した２つのプロセス４０が含まれないと配置決定部３４が判定した場合（ステップＳ３１でＮＯ）、処理が終了する。

一方、プロセスリスト３３に上述した２つのプロセス４０が含まれると判定した場合（ステップＳ３１でＹｅｓ）、配置決定部３４は、プロセスリスト３３の先頭に近いＰＭランダムリードプロセス４０を、配置リスト３５のソケットｉに登録する（ステップＳ３２）。プロセスリスト３３は、メモリアクセス頻度の降順にソートされているため、ＰＭランダムリードプロセス４０が複数存在する場合、ステップＳ３２では、プロセスリスト３３に残存するプロセス４０のうち、メモリアクセス頻度が最も大きいＰＭランダムリードプロセス４０から順に、配置リスト３５に登録される。

次いで、配置決定部３４は、プロセスリスト３３から、配置リスト３５に登録したＰＭランダムリードプロセス４０を削除する（ステップＳ３３）。

また、配置決定部３４は、プロセスリスト３３の先頭に近いＤＲＡＭアクセスプロセス４０、換言すれば、メモリアクセス頻度の最も大きいＤＲＡＭアクセスプロセス４０を、配置リスト３５のソケットｉに登録する（ステップＳ３４）。そして、配置決定部３４は、当該プロセス４０をプロセスリスト３３から削除する（ステップＳ３５）。

配置決定部３４は、配置リスト３５のソケットｉに配置されたプロセス数が、ソケットあたりのプロセス数Ｍ未満か否かを判定する（ステップＳ３６）。

ソケットｉに配置されたプロセス数が、ソケットあたりのプロセス数Ｍ未満ではない（換言すれば、プロセス数Ｍ以上である）と判定した場合（ステップＳ３６でＮＯ）、配置決定部３４は、変数ｉがＮ−１か否かを判定する（ステップＳ３７）。

変数ｉがＮ−１ではないと判定した場合（ステップＳ３７でＮＯ）、配置決定部３４は、変数ｉに１を加算（インクリメント）し（ステップＳ３８）、処理がステップＳ３１に移行する。

一方、変数ｉがＮ−１であると配置決定部３４が判定した場合（ステップＳ３７でＹＥＳ）、処理がステップＳ４０に移行する。

ステップＳ３６において、ソケットｉに配置されたプロセス数が、ソケットあたりのプロセス数Ｍ未満であると判定した場合（ステップＳ３６でＹＥＳ）、配置決定部３４は、プロセスリスト３３にＤＲＡＭアクセスプロセス４０が存在するか否かを判定する（ステップＳ３９）。

プロセスリスト３３にＤＲＡＭアクセスプロセス４０が存在すると配置決定部３４が判定した場合（ステップＳ３９でＹＥＳ）、処理がステップＳ３４に移行し、他のＤＲＡＭアクセスプロセス４０を配置リスト３５のソケットｉに登録する。

一方、プロセスリスト３３にＤＲＡＭアクセスプロセス４０が存在しないと判定した場合（ステップＳ３９でＮＯ）、配置決定部３４は、変数ｉに１を加算（インクリメント）し（ステップＳ４０）、処理が終了する。

以上のように、上記（Ｉ）の条件に基づく配置決定では、配置決定部３４は、プロセスリスト３３に基づき、以下の処理を行なうのである。

配置決定部３４は、アクセスの傾向がランダム読み出しアクセスであってアクセスの対象がＰＭ４であるプロセス４０と、プロセスリスト３３に含まれるプロセス４０のうちのアクセスの頻度が最大のプロセス４０であってアクセスの対象がＤＲＡＭ３であるプロセス４０とを同一のプロセッサ２に配置すると決定する。また、配置決定部３４は、プロセスリスト３３から配置を決定したプロセス４０の情報を削除する。

〔１−３−４〕メモリアクセス頻度に基づくプロセスの配置決定処理
次に、図１７を参照して、図１４のステップＳ１１に示す、メモリアクセス頻度に基づくプロセス４０の配置決定処理の動作例を説明する。

図１７に例示するように、配置決定部３４は、プロセスリスト長が０か否かを判定する（ステップＳ４１）。プロセス長が０であると配置決定部３４が判定した場合（ステップＳ４１でＹＥＳ）、処理がステップＳ５１に移行する。ステップＳ４１の判定は、上記（III）の条件に従い配置決定を行なう対象となるプロセス４０がプロセスリスト３３に存在するか否かの判定であるといえる。

プロセス長が０ではないと判定した場合（ステップＳ４１でＮＯ）、配置決定部３４は、プロセスリスト３３の先頭のプロセス４０を、配置リスト３５のソケットｉに登録する（ステップＳ４２）。プロセスリスト３３は、メモリアクセス頻度の降順にソートされているため、プロセス４０が複数存在する場合、ステップＳ４２では、プロセスリスト３３に残存するプロセス４０のうち、メモリアクセス頻度が最も大きいプロセス４０から順に、配置リスト３５に登録される。

次いで、配置決定部３４は、プロセスリスト３３から、配置リスト３５に登録したプロセス４０を削除する（ステップＳ４３）。

配置決定部３４は、変数ｉｎｃが１か否かを判定する（ステップＳ４４）。ステップＳ４４の判定は、ソケットにプロセス４０を配置する際のソケットＩＤの切り替え方向が、変数ｉの増加方向か否かの判定に相当する。

変数ｉｎｃが１であると判定した場合（ステップＳ４４でＹＥＳ）、配置決定部３４は、変数ｉがＮ−１か否かを判定する（ステップＳ４５）。変数ｉがＮ−１ではないと判定した場合（ステップＳ４５でＮＯ）、配置決定部３４は、変数ｉに１を加算（インクリメント）し（ステップＳ４６）、処理がステップＳ４１に移行する。

一方、変数ｉがＮ−１であると判定した場合（ステップＳ４５でＹＥＳ）、配置決定部３４は、変数ｉｎｃに０を設定し（ステップＳ４７）、処理がステップＳ４１に移行する。ステップＳ４７の処理は、ソケットにプロセス４０を配置する際のソケットＩＤの切り替え方向を、変数ｉの減少方向に変更する処理の一例である。

ステップＳ４４において、変数ｉｎｃが１ではないと判定した場合（ステップＳ４４でＮＯ）、配置決定部３４は、変数ｉが０か否かを判定する（ステップＳ４８）。変数ｉが０ではないと判定した場合（ステップＳ４８でＮＯ）、配置決定部３４は、変数ｉから１を減算（デクリメント）し（ステップＳ４９）、処理がステップＳ４１に移行する。

ステップＳ４８において、変数ｉが０であると判定した場合（ステップＳ４８でＹＥＳ）、配置決定部３４は、変数ｉｎｃに１を設定し（ステップＳ５０）、処理がステップＳ４１に移行する。

ステップＳ４１において、プロセスリスト長が０であると判定した場合（ステップＳ４１でＹＥＳ）、配置決定部３４は、配置リスト３５の内容をＯＳ２０に通知する。ＯＳ２０は、配置処理部２２により、配置リスト３５（２１）を用いて、全プロセス４０の配置変更を行ない（ステップＳ５１）、処理が終了する。

以上のように、上記（III）の条件に基づく配置決定では、配置決定部３４は、プロセスリスト３３に基づき、以下の処理を行なうのである。

配置決定部３４は、プロセスリスト３３に基づき、プロセスリスト３３に含まれるプロセス４０のうちのアクセスの頻度が最大のプロセス４０と、アクセスの頻度が最小のプロセス４０とを同一のプロセッサ２に配置すると決定する。また、配置決定部３４は、プロセスリスト３３から配置を決定したプロセス４０の情報を削除する。

〔２〕その他
上述した一実施形態に係る技術は、以下のように変形、変更して実施することができる。

例えば、図８に示すサーバ１において、決定プロセス３０及びＯＳ２０の機能は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。また、情報取得部３１、種類判定部３２、及び配置決定部３４の機能は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。

〔３〕付記
以上の実施形態に関し、さらに以下の付記を開示する。

（付記１）
第１メモリと、
前記第１メモリとは処理速度の異なる第２メモリと、
前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサと、
を含むグループを複数備え、
前記複数のプロセッサのうちの第１プロセッサは、
複数の前記グループにおける、前記第１メモリ及び前記第２メモリのいずれかに格納されたデータにアクセスする複数の前記プロセスの各々の特性に基づき、前記複数のプロセッサに対する前記複数のプロセスの各々の配置を決定する決定部、を備える、情報処理装置。

（付記２）
前記第１プロセッサは、
前記複数のプロセスの各々の特性として、前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象である前記第１メモリ又は前記第２メモリ、を判定する判定部を備え、
前記決定部は、前記判定部が判定した前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象の組み合わせに基づいて、前記配置を決定する、
付記１に記載の情報処理装置。

（付記３）
前記判定部は、前記複数のプロセスの各々についての前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象を、前記アクセスの頻度に応じてソートしたリストを生成し、
前記決定部は、前記リストに基づき、前記アクセスの傾向が書き込みアクセスであって、前記アクセスの対象が前記第２メモリであるプロセスと、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最小のプロセスと、を同一のプロセッサに配置すると決定し、前記リストから前記配置を決定したプロセスの情報を削除する、
付記２に記載の情報処理装置。

（付記４）
前記決定部は、前記リストに基づき、前記アクセスの傾向がランダム読み出しアクセスであって、前記アクセスの対象が前記第２メモリであるプロセスと、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最大のプロセスであって、前記アクセスの対象が前記第１メモリであるプロセスと、を同一のプロセッサに配置すると決定し、前記リストから前記配置を決定したプロセスの情報を削除する、
付記３に記載の情報処理装置。

（付記５）
前記決定部は、前記リストに基づき、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最大のプロセスと、前記アクセスの頻度が最小のプロセスと、を同一のプロセッサに配置すると決定し、前記リストから前記配置を決定したプロセスの情報を削除する、
付記３又は付記４に記載の情報処理装置。

（付記６）
前記複数のプロセッサの各々は、
１以上のコアを備え、
前記第１プロセッサは、
複数の前記コアの各々から、前記コアが実行するプロセスごとのキャッシュミス回数、ロード回数、ストア回数、命令実行数、並びに、プリフェッチ回数、の少なくとも１種類の情報を取得するとともに、前記複数のプロセッサが実行するＯＳから、前記複数のプロセスの各々のアクセス先の情報を取得する取得部、を備え、
前記判定部は、前記取得部が取得した情報に基づいて、前記判定を行なう、
付記１〜５のいずれか１項に記載の情報処理装置。

（付記７）
第１メモリと、
前記第１メモリとは処理速度の異なる第２メモリと、
前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサと、
を含むグループを複数備えるコンピュータに、
複数の前記グループにおける、前記第１メモリ及び前記第２メモリのいずれかに格納されたデータにアクセスする複数の前記プロセスの各々の特性に基づき、前記複数のプロセッサに対する前記複数のプロセスの各々の配置を決定する、
処理を実行させる、プロセス配置決定プログラム。

（付記８）
前記コンピュータに、
前記複数のプロセスの各々の特性として、前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象である前記第１メモリ又は前記第２メモリ、を判定し、
前記判定した前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象の組み合わせに基づいて、前記配置を決定する、
処理を実行させる、付記７に記載のプロセス配置決定プログラム。

（付記９）
前記コンピュータに、
前記複数のプロセスの各々についての前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象を、前記アクセスの頻度に応じてソートしたリストを生成し、
前記リストに基づき、前記アクセスの傾向が書き込みアクセスであって、前記アクセスの対象が前記第２メモリであるプロセスと、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最小のプロセスと、を同一のプロセッサに配置すると決定し、
前記リストから前記配置を決定したプロセスの情報を削除する、
処理を実行させる、付記８に記載のプロセス配置決定プログラム。

（付記１０）
前記コンピュータに、
前記リストに基づき、前記アクセスの傾向がランダム読み出しアクセスであって、前記アクセスの対象が前記第２メモリであるプロセスと、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最大のプロセスであって、前記アクセスの対象が前記第１メモリであるプロセスと、を同一のプロセッサに配置すると決定し、
前記リストから前記配置を決定したプロセスの情報を削除する、
処理を実行させる、付記９に記載のプロセス配置決定プログラム。

（付記１１）
前記コンピュータに、
前記リストに基づき、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最大のプロセスと、前記アクセスの頻度が最小のプロセスと、を同一のプロセッサに配置すると決定し、
前記リストから前記配置を決定したプロセスの情報を削除する、
処理を実行させる、付記９又は付記１０に記載のプロセス配置決定プログラム。

（付記１２）
前記複数のプロセッサの各々は、
１以上のコアを備え、
前記コンピュータに、
複数の前記コアの各々から、前記コアが実行するプロセスごとのキャッシュミス回数、ロード回数、ストア回数、命令実行数、並びに、プリフェッチ回数、の少なくとも１種類の情報を取得し、
前記複数のプロセッサが実行するＯＳから、前記複数のプロセスの各々のアクセス先の情報を取得し、
前記取得した情報に基づいて、前記判定を行なう、
処理を実行させる、付記７〜１１のいずれか１項に記載のプロセス配置決定プログラム。

１ サーバ
２ プロセッサ
２ａ コア
２ｂ ＬＬＣ
２ｃ ＭＣ
１０ 処理部
２０ ＯＳ
２１、３５ 配置リスト
２２ 配置処理部
３ ＤＲＡＭ
３０ 決定プロセス
３１ 情報取得部
３２ 種類判定部
３３ プロセスリスト
３４ 配置決定部
４ ＰＭ
４０ プロセス
５ メモリチャネル

Claims (7)

1. 第１メモリと、
   前記第１メモリとは処理速度の異なる第２メモリと、
   前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサと、
   を含むグループを複数備え、
   前記複数のプロセッサのうちの第１プロセッサは、
   複数の前記グループにおける、前記第１メモリ及び前記第２メモリのいずれかに格納されたデータにアクセスする複数の前記プロセスの各々の特性に基づき、前記複数のプロセッサに対する前記複数のプロセスの各々の配置を決定する決定部、を備える、情報処理装置。
2. 前記第１プロセッサは、
   前記複数のプロセスの各々の特性として、前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象である前記第１メモリ又は前記第２メモリ、を判定する判定部を備え、
   前記決定部は、前記判定部が判定した前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象の組み合わせに基づいて、前記配置を決定する、
   請求項１に記載の情報処理装置。
3. 前記判定部は、前記複数のプロセスの各々についての前記アクセスの頻度、前記アクセスの傾向、及び、前記アクセスの対象を、前記アクセスの頻度に応じてソートしたリストを生成し、
   前記決定部は、前記リストに基づき、前記アクセスの傾向が書き込みアクセスであって、前記アクセスの対象が前記第２メモリであるプロセスと、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最小のプロセスと、を同一のプロセッサに配置すると決定し、前記リストから前記配置を決定したプロセスの情報を削除する、
   請求項２に記載の情報処理装置。
4. 前記決定部は、前記リストに基づき、前記アクセスの傾向がランダム読み出しアクセスであって、前記アクセスの対象が前記第２メモリであるプロセスと、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最大のプロセスであって、前記アクセスの対象が前記第１メモリであるプロセスと、を同一のプロセッサに配置すると決定し、前記リストから前記配置を決定したプロセスの情報を削除する、
   請求項３に記載の情報処理装置。
5. 前記決定部は、前記リストに基づき、前記リストに含まれるプロセスのうちの前記アクセスの頻度が最大のプロセスと、前記アクセスの頻度が最小のプロセスと、を同一のプロセッサに配置すると決定し、前記リストから前記配置を決定したプロセスの情報を削除する、
   請求項３又は請求項４に記載の情報処理装置。
6. 前記複数のプロセッサの各々は、
   １以上のコアを備え、
   前記第１プロセッサは、
   複数の前記コアの各々から、前記コアが実行するプロセスごとのキャッシュミス回数、ロード回数、ストア回数、命令実行数、並びに、プリフェッチ回数、の少なくとも１種類の情報を取得するとともに、前記複数のプロセッサが実行するＯＳ（Operating System）から、前記複数のプロセスの各々のアクセス先の情報を取得する取得部、を備え、
   前記判定部は、前記取得部が取得した情報に基づいて、前記判定を行なう、
   請求項１〜５のいずれか１項に記載の情報処理装置。
7. 第１メモリと、
   前記第１メモリとは処理速度の異なる第２メモリと、
   前記第１メモリ及び前記第２メモリと接続され、前記第１メモリ及び前記第２メモリに対するプロセスによるアクセスを制御するメモリコントローラ、を有するプロセッサと、
   を含むグループを複数備えるコンピュータに、
   複数の前記グループにおける、前記第１メモリ及び前記第２メモリのいずれかに格納されたデータにアクセスする複数の前記プロセスの各々の特性に基づき、前記複数のプロセッサに対する前記複数のプロセスの各々の配置を決定する、
   処理を実行させる、プロセス配置決定プログラム。

Images