JP2021038106A - METHOD FOR EVALUATING SiC INGOT, METHOD FOR MANUFACTURING SiC DEVICE AND METHOD FOR EVALUATING SiC SEED CRYSTAL - Google Patents
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Abstract
Description
本発明は、ＳｉＣインゴットの評価方法、ＳｉＣデバイスの製造方法およびＳｉＣ種結晶の評価方法に関する。 The present invention relates to a method for evaluating a SiC ingot, a method for manufacturing a SiC device, and a method for evaluating a SiC seed crystal.
炭化珪素（ＳｉＣ）は、特徴的な特性を有する。例えば、炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）と比べて、絶縁破壊電界が１桁大きく、バンドギャップが３倍大きく、熱伝導率が３倍程度高い。そのため、炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。 Silicon carbide (SiC) has characteristic properties. For example, silicon carbide (SiC) has an insulation breakdown electric field that is an order of magnitude larger, a bandgap that is three times larger, and thermal conductivity that is about three times higher than that of silicon (Si). Therefore, silicon carbide (SiC) is expected to be applied to power devices, high frequency devices, high temperature operation devices and the like.
しかし、ＳｉＣデバイスには解決すべき多くの課題が残されている。
課題の一つとして製造プロセスの効率化があり、歩留まりの改善も課題の一つである。ＳｉＣの結晶成長技術は現在も発展途上にあるため、基板中に多くの結晶欠陥が存在する。これらの結晶欠陥がＳｉＣデバイスの特性を劣化させるデバイスキラー欠陥となり、歩留まりを阻害する大きな要因となっている。
However, there are still many issues to be solved for SiC devices.
One of the issues is to improve the efficiency of the manufacturing process, and improving the yield is also one of the issues. Since SiC crystal growth technology is still under development, many crystal defects exist in the substrate. These crystal defects become device killer defects that deteriorate the characteristics of the SiC device, and are a major factor that hinders the yield.
ＳｉＣエピタキシャルウェハを用いた半導体デバイスとして、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。ＭＯＳＦＥＴでは、ＳｉＣエピタキシャル層上に熱酸化などを用いてゲート酸化膜を形成し、そのゲート酸化膜の上にゲート電極を形成する。このとき、ＳｉＣデバイスを形成する基体であるＳｉＣ基板に欠陥があるとＳｉＣデバイスに異常をもたらすことがある（例えば、特許文献１等）。そのため、ＳｉＣエピタキシャルウェハを用いたＳｉＣデバイスの実用化の促進には、高品質のＳｉＣエピタキシャルウェハ、及び高品質のエピタキシャル成長技術の確立が不可欠である。 A MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) is known as a semiconductor device using a SiC epitaxial wafer. In MOSFET, a gate oxide film is formed on the SiC epitaxial layer by thermal oxidation or the like, and a gate electrode is formed on the gate oxide film. At this time, if the SiC substrate, which is the substrate on which the SiC device is formed, is defective, the SiC device may be abnormal (for example, Patent Document 1 and the like). Therefore, in order to promote the practical application of SiC devices using SiC epitaxial wafers, it is indispensable to establish high-quality SiC epitaxial wafers and high-quality epitaxial growth techniques.
一方で、ＳｉＣエピタキシャルウェハには、種々の欠陥が存在する。これらの欠陥は、すべてが半導体デバイスに悪影響を及ぼす訳ではない。すなわち、欠陥の種類によっては、ＳｉＣデバイスへの影響が無い又は小さい欠陥も存在する。そのため、種々の欠陥のうち、ＳｉＣデバイスの特性を劣化させるデバイスキラー欠陥を特定することが求められている。ＳｉＣエピタキシャルウェハに存在する貫通欠陥は、デバイスキラー欠陥の１つである。貫通欠陥を有するＳｉＣエピタキシャルウェハは、デバイスプロセス中に液漏れを引き起こす場合がある。また、デバイスを形成したとしても耐圧不良を引き起こす場合がある。 On the other hand, the SiC epitaxial wafer has various defects. Not all of these defects have a negative impact on semiconductor devices. That is, depending on the type of defect, there are some defects that have no effect on the SiC device or are small. Therefore, among various defects, it is required to identify a device killer defect that deteriorates the characteristics of the SiC device. The penetration defect existing in the SiC epitaxial wafer is one of the device killer defects. SiC epitaxial wafers with penetration defects can cause liquid leakage during the device process. Moreover, even if the device is formed, it may cause a withstand voltage failure.
特許文献２に記載の発明は、ＳｉＣ基板の表面側に水或いは水と同等の粘度を持つ液を塗布すると同時にＳｉＣ基板の中央周辺を裏面側から真空吸引し、ＳｉＣ基板に発生するマイクロパイプ等の貫通孔を簡便に検査する方法が開示されている。 In the invention described in Patent Document 2, water or a liquid having a viscosity equivalent to that of water is applied to the front surface side of the SiC substrate, and at the same time, the central periphery of the SiC substrate is evacuated from the back surface side to generate a micropipe or the like on the SiC substrate. A method for simply inspecting the through hole of the above is disclosed.
特許文献１に記載の方法では、１つのＳｉＣデバイスを検査することができる。しかしながら、それぞれのＳｉＣデバイスを逐一検査するためには、コストも時間もかかる。そのため、特許文献１に記載の方法ではスループットが悪い。 The method described in Patent Document 1 can inspect one SiC device. However, it is costly and time consuming to inspect each SiC device one by one. Therefore, the method described in Patent Document 1 has poor throughput.
特許文献２に記載の方法でデバイスキラー欠陥を有するＳｉＣ基板を特定するためには、ＳｉＣデバイスを製造するための工程に別途ＳｉＣ基板を検査する工程が必要である。特許文献２に記載の方法における検査には、水或いは水と同等の粘度を有する液体を塗布し、ＳｉＣ基板を真空吸引することが必要であり、コストも時間もかかる。そのため、スループットが悪い。また、特許文献２に記載の方法では、検査するＳｉＣ基板が有する貫通孔の位置を特定することができない。 In order to identify a SiC substrate having a device killer defect by the method described in Patent Document 2, a step of separately inspecting the SiC substrate is required in the process for manufacturing the SiC device. In the inspection by the method described in Patent Document 2, it is necessary to apply water or a liquid having a viscosity equivalent to that of water and vacuum-suck the SiC substrate, which is costly and time-consuming. Therefore, the throughput is poor. Further, the method described in Patent Document 2 cannot specify the position of the through hole of the SiC substrate to be inspected.
貫通欠陥は、ＳｉＣインゴットの広範囲にわたって存在する欠陥である。特許文献１および２は、いずれも特定のＳｉＣ基板に位置する貫通欠陥を特定しているのみであり、ＳｉＣインゴット中の他のＳｉＣ基板における貫通欠陥が存在する領域を推測することができない。 Penetration defects are widespread defects in SiC ingots. Patent Documents 1 and 2 only specify a penetration defect located on a specific SiC substrate, and it is not possible to infer a region where a penetration defect exists in another SiC substrate in the SiC ingot.
本発明は、上記事情を鑑みてなされたものであり、ＳｉＣインゴット中の貫通欠陥が存在する領域を推測することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to estimate a region in which a penetration defect exists in a SiC ingot.
（１）本発明の一態様にかかるＳｉＣインゴットの評価方法は、同一の種結晶から成長したＳｉＣインゴットから２枚以上のＳｉＣ基板を準備する準備工程と、前記２枚以上のＳｉＣ基板のうちの第１ウェハ及び第２ウェハにそれぞれ存在し、同じ貫通欠陥に伴う欠陥である第１欠陥と第２欠陥とを検出し、前記第１欠陥と前記第２欠陥との位置を特定する欠陥位置特定工程と、前記欠陥位置特定工程の結果に基づき、その他のＳｉＣ基板における前記同じ貫通欠陥に伴う欠陥の位置を推測する推測工程と、を有し、前記推測工程は、前記第１欠陥と前記第２欠陥との位置と、前記第１ウェハと前記第２ウェハとの枝番と、前記ＳｉＣインゴットのオフセット角と、を基にその他のウェハにおける前記同じ貫通欠陥の位置を推測する。 (1) The method for evaluating a SiC wafer according to one aspect of the present invention includes a preparatory step of preparing two or more SiC substrates from a SiC wafer grown from the same seed crystal, and one of the two or more SiC substrates. Defect position identification that is present on the first wafer and the second wafer, respectively, detects the first defect and the second defect that are associated with the same penetration defect, and specifies the positions of the first defect and the second defect. It includes a step and an estimation step of estimating the position of a defect associated with the same penetration defect in another SiC substrate based on the result of the defect position identification step, and the estimation step includes the first defect and the first defect. Based on the positions of the two defects, the branch numbers of the first wafer and the second wafer, and the offset angle of the SiC ingot, the positions of the same penetration defects on the other wafers are estimated.
（２）上記態様に係るＳｉＣインゴットの評価方法は、前記準備工程において、同一のＳｉＣインゴットから前記第１ウェハと前記第２ウェハと第３ウェハを含む３枚以上のＳｉＣウェハを準備し、前記欠陥位置特定工程は、前記３枚以上のＳｉＣ基板のうちの第３ウェハに存在し、前記第１欠陥および前記第２欠陥と同じ貫通欠陥に伴う欠陥である第３欠陥を検出し、前記第３欠陥の位置をさらに特定してもよい。 (2) In the method for evaluating a SiC ingot according to the above aspect, in the preparation step, three or more SiC wafers including the first wafer, the second wafer, and the third wafer are prepared from the same SiC ingot, and the above. The defect position identification step is present on the third wafer of the three or more SiC substrates, detects the first defect and the third defect which is a defect associated with the same penetration defect as the second defect, and the first defect is detected. 3 The location of the defect may be further specified.
（３）上記態様にかかるＳｉＣインゴットの評価方法において、前記推測工程は、（１）式により、前記ＳｉＣインゴットから切り出されるＳｉＣ基板のうち、前記第１ウェハと前記第２ウェハ以外の前記ＳｉＣ基板における前記同じ貫通欠陥に伴う欠陥の位置を推測してもよい；
（４）上記態様に係るＳｉＣインゴットの評価方法において、前記推測工程は、（２）式により、前記ＳｉＣインゴット中に存在し、前記ＳｉＣインゴットの種結晶から積層方向に距離Ｙだけ離間した位置における前記同じ貫通欠陥の位置を推測してもよい；
（５）上記態様に係るＳｉＣインゴットの評価方法において、前記推測工程は、（３）式により、前記ＳｉＣインゴット中に存在し、前記ＳｉＣインゴットの種結晶から積層方向に距離Ｙだけ離間した位置における前記同じ貫通欠陥の位置を推測してもよい；
（６）上記態様にかかるＳｉＣインゴットの評価方法において、前記第１ウェハは、前記ＳｉＣインゴットから切り出されるＳｉＣ基板のうち、前記種結晶から５枚目以内のＳｉＣ基板であってもよい。 (6) In the method for evaluating a SiC ingot according to the above aspect, the first wafer may be a SiC substrate within the fifth wafer from the seed crystal among the SiC substrates cut out from the SiC ingot.
（７）上記態様にかかるＳｉＣインゴットの評価方法において、前記第１ウェハは、前記ＳｉＣインゴットから切り出されるＳｉＣ基板のうち、前記種結晶から１枚目のＳｉＣ基板であってもよい。 (7) In the method for evaluating a SiC ingot according to the above aspect, the first wafer may be the first SiC substrate from the seed crystal among the SiC substrates cut out from the SiC ingot.
（８）上記態様にかかるＳｉＣインゴットの評価方法において、前記第１ウェハと前記第２ウェハとは、前記ＳｉＣインゴットの厚みの１／５以上離間していたＳｉＣ基板であってもよい。 (8) In the method for evaluating a SiC ingot according to the above aspect, the first wafer and the second wafer may be a SiC substrate that is separated by 1/5 or more of the thickness of the SiC ingot.
（９）本発明の第２の態様にかかるＳｉＣデバイスの製造方法は、上記態様に係るＳｉＣインゴットの評価方法を行い、ＳｉＣインゴット中に存在する貫通欠陥の位置を推測する推測工程と、前記ＳｉＣインゴットから前記ＳｉＣ基板を切り出し、前記ＳｉＣ基板の一面にエピタキシャル層を積層し、ＳｉＣエピタキシャルウェハを製造するＳｉＣエピタキシャルウェハ製造工程と、前記ＳｉＣエピタキシャルウェハにデバイスを形成するデバイス形成工程と、前記ＳｉＣエピタキシャルウェハをダンシングしてデバイスが形成された複数のチップを作製するチップ化工程と、前記複数のチップのうち、貫通欠陥を有するチップを取り除く、選択工程と、を有する。 (9) The method for manufacturing a SiC device according to the second aspect of the present invention includes a step of estimating the position of a penetration defect existing in the SiC ingot by performing the method for evaluating the SiC ingot according to the above aspect, and the above-mentioned SiC. A SiC epitaxial wafer manufacturing step of cutting out the SiC substrate from an ingot, laminating an epitaxial layer on one surface of the SiC substrate to manufacture a SiC epitaxial wafer, a device forming step of forming a device on the SiC epitaxial wafer, and the SiC epitaxial It has a chipping step of dancing a wafer to produce a plurality of chips on which a device is formed, and a selection step of removing a chip having a penetration defect from the plurality of chips.
（１０）本発明の第３の態様にかかるＳｉＣ種結晶の評価方法は、第１の態様にかかるＳｉＣインゴットの評価方法で推測した前記同じ貫通欠陥に伴う欠陥の位置を基に前記種結晶に存在する貫通欠陥の位置を推定する工程を有する。 (10) The method for evaluating a SiC seed crystal according to a third aspect of the present invention is to use the seed crystal based on the position of a defect associated with the same penetration defect estimated by the method for evaluating a SiC ingot according to the first aspect. It has a step of estimating the position of an existing penetration defect.
（１１）本発明の第４の態様に係るＳｉＣデバイスの製造方法は、第１の態様にかかるＳｉＣインゴットの評価方法を行い、ＳｉＣインゴット中に存在する貫通欠陥の位置を推測する推測工程と、前記ＳｉＣインゴットから前記ＳｉＣ基板を切り出し、前記ＳｉＣ基板の一面にエピタキシャル層を積層し、ＳｉＣエピタキシャルウェハを製造するＳｉＣエピタキシャルウェハ製造工程と、前記推測工程で推測した前記貫通欠陥の位置を基にデバイス形成する位置を決定するデバイス形成位置決定工程と、前記ＳｉＣエピタキシャルウェハをダンシングして、デバイスが形成された複数のチップを作製するチップ化工程と、を有する。 (11) The method for manufacturing a SiC device according to a fourth aspect of the present invention includes an estimation step of estimating the position of a penetration defect existing in the SiC ingot by performing the method for evaluating the SiC ingot according to the first aspect. A device based on a SiC epitaxial wafer manufacturing step of cutting out the SiC substrate from the SiC ingot, laminating an epitaxial layer on one surface of the SiC substrate to manufacture a SiC epitaxial wafer, and the position of the penetration defect estimated in the estimation step. It includes a device forming position determining step of determining a position to be formed, and a chipping step of dancing the SiC epitaxial wafer to produce a plurality of chips on which a device is formed.
本発明の一態様にかかるＳｉＣインゴットの評価方法によれば、ＳｉＣインゴット中の貫通欠陥が存在する領域を推測することができる。 According to the method for evaluating a SiC ingot according to one aspect of the present invention, it is possible to infer a region in the SiC ingot where a penetration defect exists.
以下、本発明の一態様にかかるＳｉＣインゴットの評価方法、ＳｉＣデバイスの製造方法およびＳｉＣ種結晶の評価方法の好ましい例について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。 Hereinafter, preferred examples of the method for evaluating a SiC ingot, the method for manufacturing a SiC device, and the method for evaluating a SiC seed crystal according to one aspect of the present invention will be described in detail with reference to figures as appropriate. The drawings used in the following description may be enlarged for convenience in order to make the features of the present invention easy to understand, and the dimensional ratios of the respective components may differ from the actual ones. is there. The materials, dimensions, etc. exemplified in the following description are examples, and the present invention is not limited thereto, and the present invention can be appropriately modified without changing the gist thereof.
本実施形態において、結晶方位及び面は、ミラー指数として以下の括弧を用いて表記される。（）と｛｝は面を表す時に用いられる。（）は特定の面を表現する際に用いられ、｛｝は結晶の対称性による等価な面の総称（集合面）を表現する際に用いられる。一方で、＜＞と［］は方向を表す特に用いられる。［］は特定の方向を表現する際に用いられ、＜＞は結晶の対称性による等価な方向を表現する際に用いられる。 In this embodiment, the crystal orientation and plane are expressed using the following parentheses as the Miller index. () And {} are used to represent faces. () Is used to represent a specific plane, and {} is used to represent a generic term (aggregate plane) of equivalent planes due to crystal symmetry. On the other hand, <> and [] are particularly used to indicate directions. [] Is used to express a specific direction, and <> is used to express an equivalent direction due to crystal symmetry.
本明細書において、ＳｉＣエピタキシャルウェハはＳｉＣエピタキシャル層を形成後のウェハを意味し、ＳｉＣ基板はＳｉＣエピタキシャル層を形成前のウェハを意味する。ＳｉＣデバイスとは、ＳｉＣエピタキシャルウェハを用いて製造した半導体デバイスのことをいう。また、本明細書において、貫通欠陥とはサイズの大きいマイクロパイプを含む。 In the present specification, the SiC epitaxial wafer means the wafer after the SiC epitaxial layer is formed, and the SiC substrate means the wafer before the SiC epitaxial layer is formed. The SiC device refers to a semiconductor device manufactured using a SiC epitaxial wafer. Further, in the present specification, the penetration defect includes a micropipe having a large size.
＜ＳｉＣインゴットの評価方法＞
（第１実施形態）
本実施形態にかかるＳｉＣインゴットの評価方法は、同一の種結晶から成長したＳｉＣインゴットから２枚のＳｉＣ基板を準備する工程と、同じ貫通欠陥に伴う欠陥を検出する工程と、検出した欠陥の位置を特定する工程と、ＳｉＣ基板に存在する欠陥の位置からその他のＳｉＣ基板における同じ貫通欠陥に伴う欠陥が存在する領域を推定する工程と、を有する。
<Evaluation method of SiC ingot>
(First Embodiment)
The method for evaluating a SiC ingot according to the present embodiment includes a step of preparing two SiC substrates from a SiC ingot grown from the same seed crystal, a step of detecting a defect associated with the same penetration defect, and a position of the detected defect. It includes a step of specifying the above and a step of estimating a region where a defect associated with the same penetration defect exists in another SiC substrate from the position of the defect existing on the SiC substrate.
図１は、本実施形態にかかるＳｉＣインゴットの評価方法を行うＳｉＣインゴットの一例を概略的に示した模式図である。ＳｉＣインゴット２は、スライスされ、符号Ｗ１、Ｗ２で一部を示されるＳｉＣ基板を形成する。ＳｉＣインゴット２は、オフセット角を有する。ＳｉＣインゴット２のオフセット角の大きさはθである。ＳｉＣインゴット２には、貫通欠陥１および貫通欠陥１１が存在する。貫通欠陥１の成長方向は、ＳｉＣインゴット２の積層方向と一致する。貫通欠陥１１の成長方向は、ＳｉＣインゴット２の積層方向と角度θをなす。図１中の符号１Ａ、１Ｂは同じ貫通欠陥１に伴う欠陥である。符号１Ａ、１Ｂの貫通欠陥はそれぞれ異なるＳｉＣ基板Ｗ１、Ｗ２に存在する。ＳｉＣインゴット２からＳｉＣ基板は、ＳｉＣインゴット２の積層方向に垂直な方向に対し、θだけ傾いた角度に切断される。 FIG. 1 is a schematic view schematically showing an example of a SiC ingot that performs the method for evaluating the SiC ingot according to the present embodiment. The SiC ingot 2 is sliced to form a SiC substrate, which is partially indicated by the symbols W1 and W2. The SiC ingot 2 has an offset angle. The size of the offset angle of the SiC ingot 2 is θ. The SiC ingot 2 has a penetration defect 1 and a penetration defect 11. The growth direction of the penetration defect 1 coincides with the stacking direction of the SiC ingot 2. The growth direction of the penetration defect 11 forms an angle θ with the stacking direction of the SiC ingot 2. Reference numerals 1A and 1B in FIG. 1 are defects associated with the same penetration defect 1. Penetration defects of reference numerals 1A and 1B exist on different SiC substrates W1 and W2, respectively. The SiC ingot 2 to the SiC substrate are cut at an angle inclined by θ with respect to the direction perpendicular to the stacking direction of the SiC ingot 2.
（準備工程）
準備工程では、同一の種結晶から成長したＳｉＣインゴットから２枚のＳｉＣ基板を準備する。ＳｉＣ基板は、単結晶のＳｉＣインゴットをスライスして得られる。
(Preparation process)
In the preparatory step, two SiC substrates are prepared from the SiC ingot grown from the same seed crystal. The SiC substrate is obtained by slicing a single crystal SiC ingot.
本実施形態では、準備する２枚のＳｉＣ基板のうち、ＳｉＣ種結晶の最も近くに位置していたＳｉＣ基板を第１ウェハという。例えば、図１に示すようにＳｉＣインゴット２から２枚のＳｉＣ基板Ｗ１、Ｗ２を準備したとき、種結晶の近くに位置していたＳｉＣ基板を第１ウェハＷ１といい、種結晶から離れた位置のＳｉＣ基板を第２ウェハＷ２という。 In the present embodiment, of the two SiC substrates to be prepared, the SiC substrate located closest to the SiC seed crystal is referred to as the first wafer. For example, when two SiC substrates W1 and W2 are prepared from the SiC ingot 2 as shown in FIG. 1, the SiC substrate located near the seed crystal is called the first wafer W1 and is located away from the seed crystal. The SiC substrate is called the second wafer W2.
第１ウェハＷ１は、ＳｉＣ種結晶の表面からインゴットの厚みの１／２以内の範囲から取り出されたＳｉＣ基板であることが好ましく、１／４以内の範囲から取り出されたＳｉＣ基板であることがより好ましい。また、第１ウェハＷ１は、ＳｉＣインゴット２から切り出されたＳｉＣ基板のうち、種結晶から１〜５枚以内であることが好ましく、種結晶の最も近くに位置していたＳｉＣ基板であることが最も好ましい。貫通欠陥には、種結晶に存在していた貫通欠陥が伸長した種結晶由来の欠陥とＳｉＣインゴットが成長する過程で生じた結晶成長面由来の欠陥とがある。このうち、ＳｉＣインゴットに存在する貫通欠陥は種結晶由来の欠陥が多い。また、貫通欠陥はＳｉＣインゴット中で伸張又は閉塞する場合がある。第１ウェハＷ１をＳｉＣ種結晶の近くの基板とすることで、ＳｉＣインゴット中に存在する貫通欠陥を見落す確率を下げることができる。さらに、後述するＳｉＣ種結晶の評価方法によりＳｉＣ種結晶に存在する貫通欠陥の位置の推定を高精度に行うことができる。 The first wafer W1 is preferably a SiC substrate taken out from the surface of the SiC seed crystal within 1/2 of the thickness of the ingot, and preferably a SiC substrate taken out from within 1/4 of the thickness. More preferred. Further, the first wafer W1 is preferably within 1 to 5 wafers from the seed crystal among the SiC substrates cut out from the SiC ingot 2, and is the SiC substrate located closest to the seed crystal. Most preferred. Penetration defects include defects derived from the seed crystal in which the penetration defects existing in the seed crystal are extended and defects derived from the crystal growth surface generated in the process of growing the SiC ingot. Of these, many of the penetration defects present in the SiC ingot are derived from seed crystals. In addition, penetration defects may stretch or block in the SiC ingot. By using the first wafer W1 as a substrate near the SiC seed crystal, it is possible to reduce the probability of overlooking the penetration defect existing in the SiC ingot. Further, the position of the penetration defect existing in the SiC seed crystal can be estimated with high accuracy by the method for evaluating the SiC seed crystal described later.
第２ウェハＷ２は、第１ウェハＷ１と枝番が連続するものであっても良いし、枝番が連続していないものであってもよい。ここで枝番は、同一のＳｉＣインゴットにおける位置を示し、種結晶に近い側から順に若い数字が振られる。例えば、枝番が「２」の場合、種結晶から２枚目のＳｉＣ基板である。枝番は、種結晶に遠い側から順に若い数字が振られる場合もある。本実施形態においては、枝番は種結晶に近い側から順に若い数字となるように変換して行う。種結晶に遠い側から枝番が振られるＳｉＣインゴットの枝番の扱いについて記載する。例えば、１０枚のＳｉＣ基板が切り出されるＳｉＣインゴットにおいて、枝番が「２」の場合、種結晶側から９枚目のＳｉＣ基板である。本実施形態においては、このＳｉＣ基板の枝番を「９」として扱う。 The second wafer W2 may have a branch number continuous with the first wafer W1 or may not have a continuous branch number. Here, the branch number indicates the position in the same SiC ingot, and the younger numbers are assigned in order from the side closest to the seed crystal. For example, when the branch number is "2", it is the second SiC substrate from the seed crystal. As for the branch number, a younger number may be assigned in order from the far side to the seed crystal. In the present embodiment, the branch number is converted so that the number becomes younger in order from the side closest to the seed crystal. The handling of the branch number of the SiC ingot whose branch number is assigned from the side far from the seed crystal is described. For example, in a SiC ingot from which 10 SiC substrates are cut out, when the branch number is "2", it is the 9th SiC substrate from the seed crystal side. In the present embodiment, the branch number of this SiC substrate is treated as "9".
第１ウェハＷ１の枝番と第２ウェハＷ２の枝番とが連続している場合、切り出されるＳｉＣ基板は隣り合っておりＳｉＣインゴットの評価方法を簡便に行うことができる。一方、詳細は後述するが第１ウェハＷ１の枝番と第２ウェハＷ２の枝番が離れていると、詳細は後述するが、ＳｉＣ基板のロス部分によるぶれの影響が小さくなり、貫通欠陥の存在する位置を推測する精度を向上することができる。ロス部分のぶれをなくす観点から、例えば、第１ウェハＷ１と第２ウェハＷ２とは、インゴットの厚みの１／５以上離間していた基板であることが好ましく、１／４以上離間していた基板であることがより好ましく、１／２以上離間していた基板であることがさらに好ましい。 When the branch number of the first wafer W1 and the branch number of the second wafer W2 are continuous, the SiC substrates to be cut out are adjacent to each other, and the evaluation method of the SiC ingot can be easily performed. On the other hand, although the details will be described later, if the branch number of the first wafer W1 and the branch number of the second wafer W2 are separated, the effect of blurring due to the loss portion of the SiC substrate is reduced and the penetration defect is caused. The accuracy of estimating the existing position can be improved. From the viewpoint of eliminating blurring of the loss portion, for example, the first wafer W1 and the second wafer W2 are preferably substrates that are separated by 1/5 or more of the thickness of the ingot, and are separated by 1/4 or more. It is more preferable that the substrate is a substrate, and it is further preferable that the substrate is separated by 1/2 or more.
（欠陥位置特定工程）
欠陥位置特定工程は、準備工程で準備したＳｉＣ基板を観察し、準備したＳｉＣ基板における同じ貫通欠陥に伴う欠陥を検出し、さらに、同じ貫通欠陥に伴う欠陥の位置を特定する。同じ貫通欠陥に伴う欠陥の検出と、同じ貫通欠陥に伴う欠陥の位置の特定は、同じ装置を用いて行ってもよいし、それぞれ異なる装置を用いて行ってもよい。
(Defect location identification process)
In the defect position identification step, the SiC substrate prepared in the preparation step is observed, the defect associated with the same penetration defect in the prepared SiC substrate is detected, and the position of the defect associated with the same penetration defect is further specified. The detection of defects associated with the same penetration defect and the identification of the position of the defect associated with the same penetration defect may be performed using the same device or different devices.
同じ貫通欠陥に伴う欠陥の検出および位置の特定は、公知の方法で行うことができる。例えば、同じインゴットから切り出された異なるＳｉＣ基板に存在する欠陥の位置を比較することにより行うことができる。欠陥位置特定工程は、ＳｉＣ基板の主面全体を観察し、観察したＳｉＣ基板に存在するすべての貫通欠陥を検出してもよいし、ＳｉＣ基板の任意の領域を観察し、特定の領域に存在する貫通欠陥を検出してもよい。 Defect detection and location identification associated with the same penetration defect can be performed by known methods. For example, it can be done by comparing the positions of defects existing on different SiC substrates cut out from the same ingot. In the defect positioning step, the entire main surface of the SiC substrate may be observed to detect all the penetration defects existing in the observed SiC substrate, or an arbitrary region of the SiC substrate may be observed and present in a specific region. Penetration defects may be detected.
以下に、本実施形態に係る同じ貫通欠陥に伴う欠陥を検出する方法の概要について記載する。欠陥の検出は、例えば、表面検査によりＳｉＣ基板の主面を観察して行う。表面検査は、公知の装置を用いて行うことができる。例えば、共焦点微分干渉顕微鏡とフォトルミネッセンス（ＰＬ）観察機能を併設した検査装置（レーザーテック株式会社製、ＳＩＣＡ８８と同様の原理の装置）の共焦点微分干渉顕微鏡や、光学式表面検査装置（オリンパス 株式会社社製、ＯＬＹＭＰＵＳ ＭＸ５１と同様の原理の装置）、電子顕微鏡（株式会社日立ハイテクノロジーズ社製、ＨＤ−２３００と同様の原理の装置）等を用いることができる。尚、本明細書においてＳｉＣ基板の主面とはＳｉＣ基板の表面のうち、面積の広い部分のことをいう。ＳｉＣエピタキシャルウェハを製造する場合、ＳｉＣ基板の主面にはＳｉＣエピタキシャル層が積層される。 The outline of the method for detecting the defect associated with the same penetration defect according to the present embodiment is described below. Defects are detected, for example, by observing the main surface of the SiC substrate by surface inspection. The surface inspection can be performed using a known device. For example, a confocal differential interference microscope (a device with the same principle as SICA88 manufactured by Lasertech Co., Ltd.) equipped with a confocal differential interference microscope and a photoluminescence (PL) observation function, and an optical surface inspection device (Olympus Corporation). An electron microscope (manufactured by Hitachi High-Technologies Corporation, a device having the same principle as the HD-2300), an electron microscope (a device manufactured by the company, which has the same principle as the OLYMPUS MX51), and the like can be used. In the present specification, the main surface of the SiC substrate means a portion of the surface of the SiC substrate having a large area. When manufacturing a SiC epitaxial wafer, a SiC epitaxial layer is laminated on the main surface of the SiC substrate.
次いで、準備したＳｉＣ基板の主面を公知の方法で表面検査し、欠陥の位置を特定する。ＳｉＣ基板の欠陥の検出と、欠陥の位置の特定は、同じ表面検査装置を用いて行ってもよいが、この例に限定されず、任意の方法により行う。以下、本実施形態では、ＳｉＣインゴット２に存在する貫通欠陥１を検出した場合について記載する。第１欠陥１Ａ、第２欠陥１Ｂは、いずれも貫通欠陥１に伴う欠陥である。貫通欠陥１Ａは第１ウェハＷ１に存在し、第２欠陥１Ｂは第２ウェハＷ２に存在する。第１ウェハＷ１および第２ウェハＷ２には、それぞれ同じ貫通欠陥１に伴う欠陥である第１欠陥１Ａおよび第２欠陥１Ｂが存在する。第１ウェハＷ１は、第２ウェハＷ２よりも種結晶の近くに位置していた基板である。 Next, the main surface of the prepared SiC substrate is surface-inspected by a known method to identify the position of the defect. The detection of defects on the SiC substrate and the identification of the positions of the defects may be performed using the same surface inspection device, but the present invention is not limited to this example, and any method is used. Hereinafter, in the present embodiment, the case where the penetration defect 1 existing in the SiC ingot 2 is detected will be described. Both the first defect 1A and the second defect 1B are defects associated with the penetration defect 1. The penetration defect 1A exists on the first wafer W1, and the second defect 1B exists on the second wafer W2. The first wafer W1 and the second wafer W2 have a first defect 1A and a second defect 1B, which are defects associated with the same penetration defect 1, respectively. The first wafer W1 is a substrate located closer to the seed crystal than the second wafer W2.
欠陥位置特定工程で欠陥であると識別する欠陥は、任意の貫通欠陥であるが、例えばＳＩＣＡのＰＬ観察機能を用いた像において、欠陥と思われる、発光する部分の輝度Ｓと欠陥でない部分と思われる、発光しない部分の輝度Ｎとの比（Ｓ／Ｎ比）が２．０以上の点である。 The defect identified as a defect in the defect positioning step is an arbitrary penetration defect. For example, in an image using the PL observation function of SICA, the brightness S of the light emitting portion and the non-defect portion, which are considered to be defects, are included. It is a point that the ratio (S / N ratio) of the portion that does not emit light to the brightness N is 2.0 or more.
次いで、位置を特定した、２枚以上のＳｉＣ基板の欠陥の位置を比較する。以下、２枚以上のＳｉＣ基板の欠陥の位置を比較する工程を比較工程という場合がある。比較工程は、欠陥位置特定工程に含まれる工程である。比較工程では、例えば、第１ウェハＷ１と第２ウェハＷ２とを比較する。比較工程は、第１ウェハに存在する欠陥と第２ウェハに存在する欠陥を任意に組み合わせて比較する。組み合わせの一例としては第１欠陥１Ａと第２欠陥１Ｂとを比較する。比較工程は、第１ウェハにおける欠陥と第２ウェハにおける欠陥との全ての組み合わせに対して行うことが好ましい。 Next, the positions of defects on two or more SiC substrates whose positions have been specified are compared. Hereinafter, the step of comparing the positions of defects on two or more SiC substrates may be referred to as a comparison step. The comparison step is a step included in the defect position identification step. In the comparison step, for example, the first wafer W1 and the second wafer W2 are compared. In the comparison step, the defects existing on the first wafer and the defects existing on the second wafer are arbitrarily combined and compared. As an example of the combination, the first defect 1A and the second defect 1B are compared. The comparison step is preferably performed on all combinations of defects on the first wafer and defects on the second wafer.
比較工程では、第１ウェハの欠陥と第２ウェハの欠陥とを比較する。比較工程において、第１ウェハの欠陥と第２ウェハの欠陥との［１１−２０］方向の欠陥距離が０．６ｍｍ以上の場合、比較した２つの欠陥は同じ貫通欠陥に伴う欠陥ではないと判断する。また、第１ウェハの欠陥と第２ウェハの欠陥との［１１−２０］方向の欠陥距離が０．２ｍｍ未満の場合、比較した２つの欠陥は同じ貫通欠陥に伴う欠陥であると判断する。第１ウェハの欠陥と第２ウェハの欠陥との［１１−２０］方向の欠陥距離が０．６ｍｍ以上であれば、比較した２つの欠陥は同じ貫通欠陥に伴う欠陥であることは統計的に考えにくく、第１ウェハの欠陥と第２ウェハの欠陥との［１１−２０］方向の欠陥距離が０．２ｍｍ以内であれば、比較した２つの欠陥は同じ貫通欠陥に伴う欠陥であることは統計的に確からしい。 In the comparison step, the defect of the first wafer and the defect of the second wafer are compared. In the comparison step, when the defect distance between the defect of the first wafer and the defect of the second wafer in the [11-20] direction is 0.6 mm or more, it is determined that the two compared defects are not defects due to the same penetration defect. To do. Further, when the defect distance between the defect of the first wafer and the defect of the second wafer in the [11-20] direction is less than 0.2 mm, it is determined that the two compared defects are defects associated with the same penetration defect. If the defect distance in the [11-20] direction between the defect of the first wafer and the defect of the second wafer is 0.6 mm or more, it is statistically that the two compared defects are defects associated with the same penetration defect. It is unlikely that if the defect distance between the defect on the first wafer and the defect on the second wafer in the [11-20] direction is within 0.2 mm, the two compared defects are defects associated with the same penetration defect. It seems to be statistically certain.
比較工程で比較した２つの欠陥の［１１−２０］方向の欠陥距離が０．２ｍｍ以上０．６ｍｍ未満の場合には、比較工程の後に欠陥距離と枝番との相関を求めることが好ましい。以下、欠陥距離と枝番との相関を求めることを相関決定工程という場合がある。相関決定工程は、欠陥位置特定工程に含まれる。相関決定工程を行うことで、［１１−２０］方向の欠陥距離が０．２ｍｍ以上０．６ｍｍ未満の欠陥が同じ貫通欠陥に伴う欠陥であるか否かを精度よく識別できる。 When the defect distances of the two defects compared in the comparison step in the [11-20] direction are 0.2 mm or more and less than 0.6 mm, it is preferable to obtain the correlation between the defect distance and the branch number after the comparison step. Hereinafter, obtaining the correlation between the defect distance and the branch number may be referred to as a correlation determination step. The correlation determination step is included in the defect location identification step. By performing the correlation determination step, it is possible to accurately identify whether or not a defect having a defect distance of 0.2 mm or more and less than 0.6 mm in the [11-20] direction is a defect associated with the same penetration defect.
相関決定工程では、準備工程で同一の種結晶から成長したＳｉＣインゴットから得られた３枚以上のＳｉＣ基板を準備し、それぞれのＳｉＣ基板に対して欠陥位置特定工程を行う。相関決定工程を行う場合、第１ウェハＷ１および第２ウェハＷ２以外のＳｉＣ基板である第３ウェハに存在する第３欠陥を特定する。第３欠陥は、第１欠陥１Ａおよび第２欠陥１Ｂとの［１１−２０］方向の欠陥距離が０．６ｍｍ未満の欠陥である。第３ウェハとしては、ＳｉＣインゴットから切り出された任意のＳｉＣ基板を選択することができる。 In the correlation determination step, three or more SiC substrates obtained from SiC ingots grown from the same seed crystal in the preparation step are prepared, and a defect position identification step is performed on each SiC substrate. When the correlation determination step is performed, the third defect existing in the third wafer, which is a SiC substrate other than the first wafer W1 and the second wafer W2, is identified. The third defect is a defect in which the defect distance between the first defect 1A and the second defect 1B in the [11-20] direction is less than 0.6 mm. As the third wafer, any SiC substrate cut out from the SiC ingot can be selected.
相関決定工程では、第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥の位置と第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥を有するＳｉＣ基板の枝番についての決定係数（相関決定係数）Ｒ２を求める。例えば、決定係数Ｒ２が０．７以上のとき、第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥は同一の貫通欠陥に伴う欠陥であると判断する。また、決定係数Ｒ２は、求められるスクリーニングの精度によって変更できる。例えば、決定係数Ｒ２が０．５以上のとき、第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥は同一の貫通欠陥に伴う欠陥である可能性が高いと判断してもよい。決定係数Ｒ２が０．５以上であると、第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥は、同じ貫通欠陥に伴う欠陥である蓋然性が高い欠陥も検出することができる。 In the correlation determination step, the coefficient of determination (correlation determination coefficient) for the positions of the first defect 1A, the second defect 1B and the third defect and the branch number of the SiC substrate having the first defect 1A, the second defect 1B and the third defect. Find R 2 . For example, when the coefficient of determination R 2 is 0.7 or more, it is determined that the first defect 1A, the second defect 1B and the third defect is a defect associated with the same threading defects. Further, the coefficient of determination R 2 can be changed depending on the required accuracy of screening. For example, the coefficient of determination when R 2 is not less than 0.5, the first defect 1A, the second defect 1B and the third defect may be determined that is likely to be a defect due to the same threading defects. When the coefficient of determination R 2 is 0.5 or more, the first defect 1A, the second defect 1B and the third defect can probability is defective due to the same through defects also detect high defect.
ここで決定係数を求めるためには、第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥のそれぞれの［１１−２０］方向成分（［１１−２０］方向の位置座標）とそれぞれの欠陥が存在するＳｉＣ基板の枝番とが必要である。以下、本明細書において［１１−２０］方向をＸ方向という場合がある。（枝番、欠陥のＸ方向成分）＝（ｎ、ｘ）として、共分散をｓｎｘ、枝番の標準偏差をｓｎ、欠陥の位置座標の標準偏差をｓｘとしたとき、決定係数Ｒ２は、Ｒ２＝｛ｓｎｘ／（ｓｎ×ｓｘ）｝２で求められる。すなわち、相関決定工程に用いたＳｉＣ基板の枚数がＮであり、それぞれのＳｉＣ基板の種結晶側からの順番をｉとし、種結晶側からの順番がｉ番目のＳｉＣ基板の枝番をｎｉ、相関を決定する欠陥のＸ方向成分をｘｉとし、枝番およびＸ方向成分の相加平均をｎａ、ｘａとしたとき、決定係数Ｒ２は、下記式（４）に記載の式により求めることができる。 Here, in order to obtain the coefficient of determination, there are the [11-20] direction components (positional coordinates in the [11-20] direction) of each of the first defect 1A, the second defect 1B, and the third defect, and each defect. The branch number of the SiC substrate to be used is required. Hereinafter, in the present specification, the [11-20] direction may be referred to as the X direction. When (branch number, X-direction component of defect) = (n, x), the covariance is s nx , the standard deviation of the branch number is s n , and the standard deviation of the position coordinates of the defect is s x , the coefficient of determination R 2 is calculated by R 2 = {s nx / ( s n × s x)} 2. That is, the number of SiC substrates used in the correlation determination step is N, the order of each SiC substrate from the seed crystal side is i, and the branch number of the SiC substrate in the i-th order from the seed crystal side is n i. when the X-direction component of the defect to determine the correlation and x i, the arithmetic mean of branch numbers and the X-direction component and a n a, x a, the coefficient of determination R 2 of the formula according to the following formula (4) Can be obtained by.
尚、本実施形態においてＳｉＣ基板の「枝番」は、種結晶側から順に大きくなる枝番の付し方を想定している。例えば、種結晶側から１、２、３、・・・と順に大きくなる枝番の付し方を想定している。しかしながら、上述のように、枝番の付し方には、種結晶側から順に小さくなる方法もある。例えば、１０枚のＳｉＣ基板を得られるＳｉＣインゴットから得られたＳｉＣ基板が種結晶側から１０、９、８、・・・と順に小さくなる枝番の付し方もある。本実施形態に係るＳｉＣ基板の評価方法は、いずれの枝番の付し方をされたＳｉＣ基板に対しても適用することができる。種結晶側から順に小さくなる枝番の付し方のＳｉＣインゴットに本実施形態に係るＳｉＣ基板の評価方法を適用する場合、上述の実施形態において、「枝番」として「（ＳｉＣインゴットから得られるＳｉＣ基板の枚数）−（枝番）＋１」を適用すればよい。例えば、種結晶側から順に小さくなる枝番の付し方のＳｉＣインゴットを用いるとき、そのＳｉＣインゴットから１０枚のＳｉＣ基板が得られるとき、種結晶側から３枚目のＳｉＣ基板の枝番は、本来８であるが、（１０−８＋１＝３）より、本実施形態を適用する場合、「枝番」として「３」を用いればよい。
相関決定工程は、第１欠陥１Ａ、第２欠陥１Ｂおよび第３欠陥のＸ方向位置と各欠陥を有する枝番についての近似直線を作成した上で、決定係数を求めても良い。
In the present embodiment, the "branch number" of the SiC substrate assumes a method of assigning a branch number that increases in order from the seed crystal side. For example, it is assumed that the branch numbers increase in order from the seed crystal side to 1, 2, 3, .... However, as described above, there is also a method of assigning branch numbers in order of decreasing size from the seed crystal side. For example, there is also a method of assigning a branch number in which the SiC substrate obtained from the SiC ingot from which 10 SiC substrates can be obtained becomes smaller in order from the seed crystal side to 10, 9, 8, .... The method for evaluating a SiC substrate according to the present embodiment can be applied to a SiC substrate having any branch number. When applying the method for evaluating a SiC substrate according to the present embodiment to a SiC ingot having a branch number that decreases in order from the seed crystal side, in the above-described embodiment, the "branch number" is "(obtained from the SiC ingot). (Number of SiC substrates)-(branch number) +1 "may be applied. For example, when using a SiC ingot with a branch number that decreases in order from the seed crystal side, when 10 SiC substrates are obtained from the SiC ingot, the branch number of the third SiC substrate from the seed crystal side is , Originally 8, but from (10-8 + 1 = 3), when this embodiment is applied, "3" may be used as the "branch number".
In the correlation determination step, the coefficient of determination may be obtained after creating approximate straight lines for the X-direction positions of the first defect 1A, the second defect 1B, and the third defect and the branch number having each defect.
欠陥位置特定工程を行うことで、ＳｉＣインゴット２に存在する貫通欠陥を検出し、検出した貫通欠陥の位置を特定することができる。 By performing the defect position specifying step, the penetration defect existing in the SiC ingot 2 can be detected, and the position of the detected penetration defect can be specified.
図２（ａ）および（ｂ）は、それぞれＳＩＣＡを用いて第１ウェハＷ１および第２ウェハＷ２の主面を観察して得られた顕微鏡像（以下、ＳＩＣＡ像という）である。ＳＩＣＡは、共焦点微分干渉顕微鏡とフォトルミネッセンス（ＰＬ）観察機能を併設した検査装置である。 2 (a) and 2 (b) are microscope images (hereinafter referred to as SICA images) obtained by observing the main surfaces of the first wafer W1 and the second wafer W2 using SICA, respectively. SICA is an inspection device that has a confocal differential interference microscope and a photoluminescence (PL) observation function.
図３は、第１ウェハＷ１の上面を模式的に示す上面模式図である。第１ウェハＷ１は、オリエンテーションフラット１０を有する。欠陥位置特定工程は、識別した第１欠陥１Ａの欠陥位置について、例えば図３に示すＸ成分とＹ成分とを特定する。図３において、Ｘ方向は［１１−２０］であり、Ｙ方向は［１−１００］である。［１１−２０］および［１−１００］がＳｉＣ基板Ｗの主面方向と相違する場合、Ｘ方向を［１１−２０］方向から±Ｚ軸方向に傾けた方向、Ｙ方向を［１−１００］方向から±Ｚ軸方向に傾けた方向としてもよい。 FIG. 3 is a schematic top view schematically showing the upper surface of the first wafer W1. The first wafer W1 has an orientation flat 10. In the defect position specifying step, for example, the X component and the Y component shown in FIG. 3 are specified for the defect position of the identified first defect 1A. In FIG. 3, the X direction is [11-20] and the Y direction is [1-100]. When [11-20] and [1-100] are different from the main surface direction of the SiC substrate W, the X direction is tilted from the [11-20] direction to the ± Z axis direction, and the Y direction is [1-100]. ] Direction may be tilted in the ± Z axis direction.
（推測工程）
推測工程は、欠陥位置特定工程で特定した同じ貫通欠陥に伴う２つ以上の欠陥のうち、２つの欠陥の位置を基に、ＳｉＣインゴット２中における貫通欠陥１の存在する領域を推測する。２つの欠陥の組み合わせは任意に選択することができる。例えば、第１欠陥１Ａおよび第２欠陥１Ｂの位置を基にＳｉＣインゴット２に存在する貫通欠陥１の領域を推測する。貫通欠陥１の領域を推測することで、ＳｉＣインゴット２から切り出される全てのＳｉＣ基板について同じ貫通欠陥に伴う欠陥の位置を推測することができる。推測工程は、第１欠陥１Ａおよび第２欠陥１Ｂの位置と、第１ウェハＷ１および第２ウェハＷ２の枝番と、ＳｉＣインゴットのオフセット角と、を基に貫通欠陥１の位置を推測する。
(Guessing process)
In the estimation step, the region where the penetration defect 1 exists in the SiC ingot 2 is estimated based on the positions of the two defects among the two or more defects associated with the same penetration defect identified in the defect position identification step. The combination of the two defects can be arbitrarily selected. For example, the region of the penetration defect 1 existing in the SiC ingot 2 is estimated based on the positions of the first defect 1A and the second defect 1B. By estimating the region of the penetration defect 1, the position of the defect associated with the same penetration defect can be estimated for all the SiC substrates cut out from the SiC ingot 2. In the estimation step, the position of the penetration defect 1 is estimated based on the positions of the first defect 1A and the second defect 1B, the branch numbers of the first wafer W1 and the second wafer W2, and the offset angle of the SiC ingot.
貫通欠陥１は、ＳｉＣインゴット中に直線的に存在する。そのため、枝番ｎのＳｉＣ基板における貫通欠陥の位置座標ｘは、ＳｉＣ基板１枚あたりの貫通欠陥の座標変化量と、貫通欠陥が通る点の位置座標を基に推測することができる。 The penetration defect 1 exists linearly in the SiC ingot. Therefore, the position coordinates x of the penetration defect in the SiC substrate of the branch number n can be estimated based on the coordinate change amount of the penetration defect per SiC substrate and the position coordinates of the point through which the penetration defect passes.
例えば、枝番ｎのＳｉＣ基板における貫通欠陥の位置座標は、下記式（５）の関係で定義することができる。
（枝番ｎのＳｉＣ基板における貫通欠陥１の位置座標）＝（ＳｉＣ基板の枝番が１増えたときの貫通欠陥の位置座標変化量）×（ｎ−１）+（枝番１のＳｉＣ基板での貫通欠陥の位置座標）・・・（５）
For example, the position coordinates of the penetration defect on the SiC substrate of the branch number n can be defined by the relation of the following equation (5).
(Position coordinates of penetration defect 1 in the SiC substrate of branch number n) = (Position coordinate change amount of penetration defect when the branch number of the SiC substrate is increased by 1) × (n-1) + (SiC substrate of branch number 1) Position coordinates of penetration defects in) ・ ・ ・ (5)
第１欠陥１Ａと第２欠陥１Ｂを用いて貫通欠陥１の位置を推測する場合を例とする。第１ウェハＷ１の枝番をＮ１、第２ウェハＷ２の枝番をＮ２とすると、第１ウェハＷ１と第２ウェハＷ２との間には、（Ｎ２−Ｎ１−１）枚のＳｉＣ基板が存在する。
また、第１欠陥１Ａと第２欠陥１ＢとのＸ方向における位置座標変化量は、（Ｘ２−Ｘ１）と表すことができる。
An example is a case where the position of the penetration defect 1 is estimated using the first defect 1A and the second defect 1B. Assuming that the branch number of the first wafer W1 is N1 and the branch number of the second wafer W2 is N2, there are (N2-N1-1) SiC substrates between the first wafer W1 and the second wafer W2. To do.
Further, the amount of change in the position coordinates of the first defect 1A and the second defect 1B in the X direction can be expressed as (X2-X1).
従って、（ＳｉＣ基板の枝番が１増えたときの貫通欠陥の位置座標変化量）は、（Ｘ２−Ｘ１）／（Ｎ２−Ｎ１）と表すことができる。 Therefore, (the amount of change in the position coordinates of the penetration defect when the branch number of the SiC substrate is increased by 1) can be expressed as (X2-X1) / (N2-N1).
第１ウェハＷ１と種結晶との間には、（Ｎ１−１）枚のＳｉＣ基板が位置しており、貫通欠陥１は、直線的に成長する。従って、（枝番１のＳｉＣ基板での貫通欠陥の位置座標）は、［Ｘ１−｛（Ｘ２−Ｘ１）／（Ｎ２−Ｎ１）｝×（Ｎ１−１）］で表すことができる。 (N1-1) pieces of SiC substrate are located between the first wafer W1 and the seed crystal, and the penetration defect 1 grows linearly. Therefore, (positional coordinates of the penetration defect on the SiC substrate of the branch number 1) can be represented by [X1-{(X2-X1) / (N2-N1)} × (N1-1)].
枝番ｎのＳｉＣ基板における貫通欠陥１のｘ座標をｘとし、式（５）に上記の関係を反映すると、枝番ｎのＳｉＣ基板における貫通欠陥１のｘ座標は、下記式（１）のように示すことができる。 Assuming that the x-coordinate of the penetration defect 1 in the SiC substrate of the branch number n is x and the above relationship is reflected in the equation (5), the x-coordinate of the penetration defect 1 in the SiC substrate of the branch number n is the following equation (1). Can be shown as.
本実施形態に係るＳｉＣインゴットの評価方法は、（１）式により、貫通欠陥１の枝番ｎのＳｉＣ基板での位置を推測することができる。 In the method for evaluating the SiC ingot according to the present embodiment, the position of the branch number n of the penetration defect 1 on the SiC substrate can be estimated by the equation (1).
本明細書において、貫通欠陥の位置座標とは、ＳｉＣインゴットに存在する貫通欠陥においてＳｉＣ基板の種結晶側の主面における位置座標のことをいうが、適宜変更して行ってもよい。例えば、ＳｉＣ基板の主面のうち、種結晶から離れた面のｘ座標を貫通欠陥の位置座標としてもよい。
尚、本実施形態に係るＳｉＣ基板の評価方法はアライメント制度が±５００μｍ以下を想定している。アライメント制度が±５００μｍ以下の範囲内に収まらない場合、比較工程において同じ貫通欠陥に伴う欠陥であるか否かについての欠陥距離の臨界値および相関決定工程を行うか否かについての欠陥距離の臨界値を適宜調整して行うことができる。
In the present specification, the position coordinates of the penetration defects refer to the position coordinates on the main surface of the SiC substrate on the seed crystal side in the penetration defects existing in the SiC ingot, but they may be changed as appropriate. For example, among the main surfaces of the SiC substrate, the x-coordinate of the surface away from the seed crystal may be used as the position coordinate of the penetration defect.
The evaluation method for the SiC substrate according to this embodiment assumes that the alignment system is ± 500 μm or less. If the alignment system does not fall within the range of ± 500 μm or less, the critical value of the defect distance as to whether or not the defect is associated with the same penetration defect in the comparison process and the critical value of the defect distance as to whether or not the correlation determination process is performed. The value can be adjusted as appropriate.
また、本実施形態では、オフセット角とＳｉＣインゴット２の積層方向に対するＳｉＣ基板の切断角度とが一致する場合を例に記載したが、この例に限定されない。例えば、オフセット角と切断角度とが異なる場合であっても、本実施形態により、枝番ｎのＳｉＣ基板での貫通欠陥１の位置を推測することができる。 Further, in the present embodiment, the case where the offset angle and the cutting angle of the SiC substrate with respect to the stacking direction of the SiC ingot 2 match is described as an example, but the present invention is not limited to this example. For example, even when the offset angle and the cutting angle are different, the position of the penetration defect 1 on the SiC substrate of the branch number n can be estimated according to the present embodiment.
（第２実施形態）
第２実施形態は、第１実施形態と推測工程が異なる。その他の工程は、第１実施形態と同様に行うことができる。
ＳｉＣ基板は、ＳｉＣインゴットから切り出された後、鏡面加工や洗浄などの加工が行われ、加工されたＳｉＣ基板は、ＳｉＣインゴットから切り出された直後のＳｉＣ基板よりも薄い場合がある。本実施形態においては、加工によりＳｉＣインゴットから切り出されたときと比較して、なくなった部分をロス部分という。図４は、第２実施形態に係るＳｉＣインゴット１２の一部分概略的に示す概略図である。図４において、ロス部分は、Ｌで示される部分である。加工されたＳｉＣ基板の厚さをＨとし、ロス部分の厚さをｈとする。また、図４において、第１ウェハＷ１と第２ウェハＷ２との間には、１枚のＳｉＣ基板が存在していたものとする。尚、本実施形態においては、切り出されたＳｉＣインゴット１２の主面の片側のみが加工された場合を図示しているが、主面の両面が加工され、両面にロス部分が存在していてもよい。
(Second Embodiment)
The second embodiment is different from the first embodiment in the estimation process. Other steps can be performed in the same manner as in the first embodiment.
The SiC substrate is cut out from the SiC ingot and then subjected to processing such as mirror surface processing and cleaning, and the processed SiC substrate may be thinner than the SiC substrate immediately after being cut out from the SiC ingot. In the present embodiment, the lost portion is referred to as a loss portion as compared with the case where the SiC ingot is cut out by processing. FIG. 4 is a schematic view schematically showing a part of the SiC ingot 12 according to the second embodiment. In FIG. 4, the loss portion is the portion indicated by L. Let H be the thickness of the processed SiC substrate and h be the thickness of the loss portion. Further, in FIG. 4, it is assumed that one SiC substrate exists between the first wafer W1 and the second wafer W2. In the present embodiment, the case where only one side of the main surface of the cut out SiC ingot 12 is processed is shown, but even if both sides of the main surface are processed and there is a loss portion on both sides. Good.
（推測工程）
本実施形態における推測工程は、欠陥位置特定工程と、比較工程と、ロス部分推定工程と、を有する。欠陥位置特定工程および比較工程は、第１実施形態と同様の方法でおこなってもよい。欠陥位置特定工程で観察するＳｉＣ基板は、鏡面加工等の加工が行われたＳｉＣ基板でもよいし、加工が行われる前のＳｉＣ基板でもよい。比較工程で、第１欠陥１Ａと第２欠陥１Ｂとの［１１−２０］方向における欠陥距離が０．２以上０．６未満であった場合、推測工程は相関決定工程をさらに有する。相関決定工程は、第１実施形態と同様の方法で行ってもよい。
(Guessing process)
The estimation step in the present embodiment includes a defect position identification step, a comparison step, and a loss partial estimation step. The defect location identification step and the comparison step may be performed in the same manner as in the first embodiment. The SiC substrate to be observed in the defect position identification step may be a SiC substrate that has been subjected to processing such as mirror surface processing, or a SiC substrate that has not been processed. If the defect distance between the first defect 1A and the second defect 1B in the [11-20] direction is 0.2 or more and less than 0.6 in the comparison step, the estimation step further includes a correlation determination step. The correlation determination step may be performed in the same manner as in the first embodiment.
（ロス部分推定工程）
ロス部分推定工程は、加工されたＳｉＣ基板の厚さを基にロス部分の厚さを推定する工程である。ロス部分推定工程は、まず加工されたＳｉＣ基板の厚さＨを測る。ＳｉＣ基板の厚さは、公知の方法により測る。例えば、平面度測定解析装置（TROPEL社製、FlatMasterと同様の原理の装置および、TROPEL社製、UltraSortと同様の原理の装置）等により測る。
(Loss partial estimation process)
The loss portion estimation step is a step of estimating the thickness of the loss portion based on the thickness of the processed SiC substrate. In the loss partial estimation step, first, the thickness H of the processed SiC substrate is measured. The thickness of the SiC substrate is measured by a known method. For example, it is measured by a flatness measurement and analysis device (TROPEL, a device having the same principle as FlatMaster, and TROPEL, a device having the same principle as UltraSort).
加工されたＳｉＣ基板の厚さＨとロス部分の厚さｈとの間には、下記式（６）の関係が成り立つ。従って、下記式（６）に加工されたＳｉＣ基板の厚さＨを適用することで、ロス部分の厚さｈを求めることができる。
ｈ＝３．２９５Ｈ−１０１３．４・・・（６）
The relationship of the following equation (6) holds between the thickness H of the processed SiC substrate and the thickness h of the loss portion. Therefore, the thickness h of the loss portion can be obtained by applying the thickness H of the SiC substrate processed to the following formula (6).
h = 3.295H-1013.4 ... (6)
ロス部分の厚さｈを求めることで、ＳｉＣ基板の面内方向とＳｉＣインゴットの積層方向についての関係式で貫通欠陥１の位置を示すことができる。具体的には、下記式（７）により貫通欠陥１の位置を示すことができる。 By obtaining the thickness h of the loss portion, the position of the penetration defect 1 can be indicated by the relational expression regarding the in-plane direction of the SiC substrate and the lamination direction of the SiC ingot. Specifically, the position of the penetration defect 1 can be indicated by the following equation (7).
第１欠陥１Ａと第２欠陥１Ｂとは積層方向に距離（Ｎ２−Ｎ１）×（Ｈ＋ｈ）だけ離間している。また、第１欠陥１Ａと第２欠陥１Ｂとは、［１１−２０］方向に距離（Ｘ２−Ｘ１）だけ離間している。すなわち、貫通欠陥は積層方向に距離ｙだけ離間すると、［１１−２０］方向に［（Ｘ２−Ｘ１）／｛（Ｎ２−Ｎ１）×（Ｈ＋ｈ）｝×Ｙ］だけ離間する。 The first defect 1A and the second defect 1B are separated by a distance (N2-N1) × (H + h) in the stacking direction. Further, the first defect 1A and the second defect 1B are separated by a distance (X2-X1) in the [11-20] direction. That is, when the penetration defects are separated by a distance y in the stacking direction, they are separated by [(X2-X1) / {(N2-N1) × (H + h)} × Y] in the [11-20] direction.
第１ウェハＷ１の枝番がＮ１のとき、（枝番１のＳｉＣ基板での貫通欠陥の位置座標）は、［Ｘ１−｛（Ｘ２−Ｘ１）／（Ｎ２−Ｎ１）｝×（Ｎ１−１）］で表すことができるので、貫通欠陥１の種結晶から積層方向に距離Ｙだけ離間した位置における［１１−２０］方向の位置座標は、下記式（７）で示すことができる。 When the branch number of the first wafer W1 is N1, the (positional coordinates of the penetration defect on the SiC substrate of the branch number 1) is [X1-{(X2-X1) / (N2-N1)} × (N1-1). )], The position coordinates in the [11-20] direction at a position separated from the seed crystal of the penetration defect 1 by a distance Y in the stacking direction can be expressed by the following equation (7).
ここで、式（６）は、統計により求められた関係式である。表１は、切りだされたＳｉＣ基板の厚さ（Ｈ＋ｈ）と加工されたＳｉＣ基板の厚さＨとを集計した表である。表１によると、加工されたＳｉＣ基板の厚さ５００μｍのＳｉＣ基板は、加工される前の厚さの平均値が１２４６μｍである。また、加工されたＳｉＣ基板の厚さが３５０μｍのＳｉＣ基板は、加工される前の厚さの平均値が５５１μｍである。また、加工されたＳｉＣ基板の厚さが３３０μｍのＳｉＣ基板は、加工される前の厚さの平均値が４６４μｍである。従って、加工されたＳｉＣ基板の厚さＨが３３０μｍ、３５０μｍ、５００μｍのとき、加工される前の厚さ（Ｈ＋ｈ）は、それぞれ４６４μｍ、５５１μｍ、１２４６μｍであると推定することができる。 Here, the equation (6) is a relational expression obtained by statistics. Table 1 is a tabulation of the thickness (H + h) of the cut out SiC substrate and the thickness H of the processed SiC substrate. According to Table 1, the processed SiC substrate having a thickness of 500 μm has an average thickness of 1246 μm before being processed. Further, the processed SiC substrate having a thickness of 350 μm has an average thickness of 551 μm before being processed. Further, the processed SiC substrate having a thickness of 330 μm has an average thickness of 464 μm before being processed. Therefore, when the thickness H of the processed SiC substrate is 330 μm, 350 μm, and 500 μm, the thickness (H + h) before processing can be estimated to be 464 μm, 551 μm, and 1246 μm, respectively.
図５は、加工される前のＳｉＣ基板の厚さの平均値と加工されたＳｉＣ基板の厚さとの関係を示すグラフである。図５に示すグラフにおいて（加工されたＳｉＣ基板の厚さ）をＨとし、加工される前のＳｉＣ基板の厚さの平均値を（Ｈ＋ｈ）とすると、下記式（８）の関係が成り立つ。
（Ｈ＋ｈ）＝４．３５２９５Ｈ―１０１３．４・・・（８）
式（８）の決定係数は、０．９９であった。式（８）は、Ｈ≧３００μｍの範囲で適用できる。
式（８）をｈについて解くと、（６）式が求められる。また、式（８）を式（７）に適用すると、下記式（２）が求まる。
FIG. 5 is a graph showing the relationship between the average value of the thickness of the SiC substrate before processing and the thickness of the processed SiC substrate. In the graph shown in FIG. 5, assuming that (thickness of the processed SiC substrate) is H and the average value of the thickness of the SiC substrate before processing is (H + h), the relationship of the following equation (8) is established.
(H + h) = 4.35295H-1013.4 ... (8)
The coefficient of determination of equation (8) was 0.99. Equation (8) can be applied in the range of H ≧ 300 μm.
Solving Eq. (8) for h gives Eq. (6). Further, when the equation (8) is applied to the equation (7), the following equation (2) can be obtained.
本実施形態に係るＳｉＣインゴットの評価方法は、（２）式を用いることで、ＳｉＣインゴット中に存在する貫通欠陥１の位置を求めることができる。 In the method for evaluating the SiC ingot according to the present embodiment, the position of the penetration defect 1 existing in the SiC ingot can be obtained by using the equation (2).
また、本実施形態では、オフセット角とＳｉＣインゴット２の積層方向に対するＳｉＣ基板の切断角度とが一致する場合を例に記載したが、この例に限定されない。例えば、オフセット角と切断角度とが異なる場合であっても、適用することができる。 Further, in the present embodiment, the case where the offset angle and the cutting angle of the SiC substrate with respect to the stacking direction of the SiC ingot 2 match is described as an example, but the present invention is not limited to this example. For example, it can be applied even when the offset angle and the cutting angle are different.
（第３実施形態）
第３実施形態に係るＳｉＣインゴットの評価方法は、ロス部分推定工程が第２実施形態に係るＳｉＣインゴットの評価方法と異なる。その他の工程は、第２実施形態と同様とすることができる。
(Third Embodiment)
In the method for evaluating the SiC ingot according to the third embodiment, the loss partial estimation step is different from the method for evaluating the SiC ingot according to the second embodiment. Other steps can be the same as in the second embodiment.
（ロス部分推定工程）
図４に存在する直角三角形に着目すると、第１欠陥１Ａおよび第２欠陥１Ｂを結んだ線は直角三角形の斜辺に対応する。第１欠陥１Ａと第２欠陥１Ｂとの［１１−２０］方向における距離（Ｘ２−Ｘ１）は、下記式（９）で示される。
（Ｘ２−Ｘ１）＝（Ｎ２−Ｎ１）×（Ｈ＋ｈ）×ｔａｎθ・・・（９）
従って、ロス部分の厚さｈは、下記式（１０）で示される。
(Loss partial estimation process)
Focusing on the right triangle existing in FIG. 4, the line connecting the first defect 1A and the second defect 1B corresponds to the hypotenuse of the right triangle. The distance (X2-X1) between the first defect 1A and the second defect 1B in the [11-20] direction is represented by the following formula (9).
(X2-X1) = (N2-N1) x (H + h) x tan θ ... (9)
Therefore, the thickness h of the loss portion is represented by the following formula (10).
従って、第１欠陥１Ａおよび第２欠陥１Ｂの積層方向における距離は、下記式（１１）で示される。
（Ｎ２−Ｎ１）×（Ｈ＋ｈ）＝（Ｘ２−Ｘ１）／ｔａｎθ・・・（１１）
Therefore, the distances of the first defect 1A and the second defect 1B in the stacking direction are represented by the following formula (11).
(N2-N1) × (H + h) = (X2-X1) / tanθ ... (11)
第１ウェハＷ１の枝番がＮ１のとき、（枝番１のＳｉＣ基板での貫通欠陥の位置座標）は、［Ｘ１−｛（Ｘ２−Ｘ１）／（Ｎ２−Ｎ１）｝×（Ｎ１−１）］で表すことができるので、貫通欠陥１の種結晶から積層方向に距離Ｙだけ離間した位置における［１１−２０］方向の位置座標は、下記式（３）で示すことができる。 When the branch number of the first wafer W1 is N1, the (positional coordinates of the penetration defect on the SiC substrate of the branch number 1) is [X1-{(X2-X1) / (N2-N1)} × (N1-1). )], The position coordinates in the [11-20] direction at a position separated from the seed crystal of the penetration defect 1 by a distance Y in the stacking direction can be expressed by the following equation (3).
本実施形態に係るＳｉＣインゴットの評価方法は、（３）式を用いることで、ＳｉＣインゴット中に存在する貫通欠陥１の位置を求めることができる。 In the method for evaluating the SiC ingot according to the present embodiment, the position of the penetration defect 1 existing in the SiC ingot can be obtained by using the equation (3).
また、本実施形態では、オフセット角とＳｉＣインゴット２の積層方向に対するＳｉＣ基板の切断角度とが一致する場合を例に記載したが、この例に限定されない。例えば、オフセット角と切断角度とが異なる場合であっても、適用することができる。具体的には、オフセット角がθであり、切断角度がαであるとき、上記式（３）における（ｔａｎθ）を（ｔａｎα）に置き換えることで、貫通欠陥の位置を推測することができる。 Further, in the present embodiment, the case where the offset angle and the cutting angle of the SiC substrate with respect to the stacking direction of the SiC ingot 2 match is described as an example, but the present invention is not limited to this example. For example, it can be applied even when the offset angle and the cutting angle are different. Specifically, when the offset angle is θ and the cutting angle is α, the position of the penetration defect can be estimated by replacing (tan θ) in the above equation (3) with (tan α).
（第４実施形態）
＜ＳｉＣデバイスの製造方法＞
本実施形態にかかるＳｉＣデバイスの製造方法は、推測工程と、ＳｉＣエピタキシャルウェハ製造工程と、デバイス形成工程と、チップ化工程と、選択工程と、を有する。推測工程は、上記実施形態にかかるＳｉＣインゴットの評価方法を用いてＳｉＣインゴット中に存在する貫通欠陥の位置を推測する。
(Fourth Embodiment)
<Manufacturing method of SiC device>
The method for manufacturing a SiC device according to the present embodiment includes a estimation step, a SiC epitaxial wafer manufacturing step, a device forming step, a chipping step, and a selection step. In the estimation step, the position of the penetration defect existing in the SiC ingot is estimated by using the method for evaluating the SiC ingot according to the above embodiment.
ＳｉＣエピタキシャルウェハ製造工程は、ＳｉＣインゴットから準備したＳｉＣ基板を用いて公知の方法でＳｉＣエピタキシャルウェハを形成する。例えば、化学気相成長法等によりＳｉＣエピタキシャルウェハを製造する。デバイス形成工程は、公知の方法でＳｉＣエピタキシャルウェハにデバイスを形成する。デバイスを形成するために方法は、形成するデバイスに併せて、任意の方法をとることができる。次いで、形成したデバイスについて、初期特性評価工程を行う。初期特性評価は、公知の方法で行う。初期特性評価工程は、推測工程で推測した貫通欠陥の位置を基に、特性を評価する位置を決定することが好ましい。次いで、チップ化工程を行う。チップ化工程は、デバイスを形成したＳｉＣエピタキシャルウェハを公知の方法でダンシングし、チップ化する。チップ化する際、貫通欠陥が含まれるチップをなるべく少なくすることが好ましい。次いで、選択工程を行う。選択工程は、推測工程で推測した貫通欠陥の位置を参考に貫通欠陥を有するチップを選択する。貫通欠陥はデバイスキラーであるため、選択工程において貫通欠陥を有するチップは取り除く。次いで、検査工程を行うことが好ましい。検査工程では、例えばパッケージ評価を行う。パッケージ評価は、公知の方法でＳｉＣデバイスの信頼性を評価する。検査工程で特性不良を示すチップは取り除く。本実施形態においては、選択工程後の貫通欠陥を有するチップが取り除かれたチップをＳｉＣデバイスという。 In the SiC epitaxial wafer manufacturing process, a SiC epitaxial wafer is formed by a known method using a SiC substrate prepared from a SiC ingot. For example, a SiC epitaxial wafer is manufactured by a chemical vapor deposition method or the like. In the device forming step, a device is formed on a SiC epitaxial wafer by a known method. The method for forming the device can be any method depending on the device to be formed. Next, the formed device is subjected to an initial characteristic evaluation step. The initial characteristic evaluation is performed by a known method. In the initial characteristic evaluation step, it is preferable to determine the position for evaluating the characteristic based on the position of the penetration defect estimated in the estimation step. Next, a chipping step is performed. In the chipping step, the SiC epitaxial wafer on which the device is formed is danced by a known method to form a chip. When making chips, it is preferable to reduce the number of chips containing penetration defects as much as possible. Then, the selection step is performed. In the selection process, a chip having a penetration defect is selected with reference to the position of the penetration defect estimated in the estimation step. Since the penetration defect is a device killer, the chip having the penetration defect is removed in the selection process. Then, it is preferable to carry out an inspection step. In the inspection process, for example, package evaluation is performed. The package evaluation evaluates the reliability of the SiC device by a known method. Chips that show poor characteristics in the inspection process are removed. In the present embodiment, the chip from which the chip having the penetration defect after the selection step has been removed is referred to as a SiC device.
本実施形態にかかるＳｉＣデバイスの製造方法は、特性不良を示すチップをパッケージ評価等の検査を行う前に取り除く。すなわち、検査を簡便に行うことができる。すなわち、本実施形態にかかるＳｉＣデバイスの製造方法は製造コストの抑制およびスループットの向上をすることができる。 In the method for manufacturing a SiC device according to the present embodiment, a chip showing poor characteristics is removed before an inspection such as package evaluation is performed. That is, the inspection can be easily performed. That is, the method for manufacturing a SiC device according to the present embodiment can suppress the manufacturing cost and improve the throughput.
（第５実施形態）
第５実施形態にかかるＳｉＣデバイスの製造方法は、推測工程と、ＳｉＣエピタキシャルウェハ製造工程と、デバイス形成位置決定工程と、デバイス形成工程と、チップ化工程と、を有する。推測工程は、上記実施形態にかかるＳｉＣインゴットの評価方法を用いてＳｉＣインゴット中に存在する貫通欠陥の位置を推測する。デバイス形成位置決定工程は、推測工程で推測した貫通欠陥の位置を基に、ＳｉＣウェハにおけるデバイスを形成する位置を決定する。デバイスを形成する位置は、後に行われるチップ化工程におけるチップの境界を考慮し、貫通欠陥を有さないチップに対応する位置としてもよい。デバイス形成位置決定工程を行うことにより、ＳｉＣデバイスの歩留りを改善することができる。また、ＳｉＣデバイス製造にかかるコストを抑制することができる。
(Fifth Embodiment)
The method for manufacturing a SiC device according to the fifth embodiment includes a estimation step, a SiC epitaxial wafer manufacturing step, a device forming position determining step, a device forming step, and a chipping step. In the estimation step, the position of the penetration defect existing in the SiC ingot is estimated by using the method for evaluating the SiC ingot according to the above embodiment. The device formation position determination step determines the position of forming the device on the SiC wafer based on the position of the penetration defect estimated in the estimation step. The position for forming the device may be a position corresponding to a chip having no penetration defect in consideration of the boundary of the chip in the chipping process to be performed later. By performing the device formation position determining step, the yield of the SiC device can be improved. In addition, the cost for manufacturing the SiC device can be suppressed.
ＳｉＣエピタキシャルウェハ製造工程は、ＳｉＣインゴットから準備したＳｉＣ基板を用いて公知の方法でＳｉＣエピタキシャルウェハを形成する。例えば、化学気相成長法等によりＳｉＣエピタキシャルウェハを製造する。デバイス形成位置決定工程は、推測工程で推測した貫通欠陥の位置を基に、デバイス形成する位置を決定する。デバイス形成位置決定工程を行うことで、デバイスキラー欠陥の一種である貫通欠陥を避けてデバイス形成をできるため、ＮＧチップを低減することができる。デバイス形成工程は、公知の方法でＳｉＣエピタキシャルウェハの主面上にデバイスを形成する。次いで、公知の方法で初期特性評価工程を行っても良い。チップ化工程は、公知の方法でデバイス形成されたＳｉＣエピタキシャルウェハをダンシングし、チップ化する。次いで、パッケージ評価工程を行うことが好ましい。パッケージ評価工程は、公知の方法でパッケージ評価を行う。パッケージ評価工程を行うことで、特性不良を示すチップを特定し、取り除いてもよい。 In the SiC epitaxial wafer manufacturing process, a SiC epitaxial wafer is formed by a known method using a SiC substrate prepared from a SiC ingot. For example, a SiC epitaxial wafer is manufactured by a chemical vapor deposition method or the like. The device formation position determination step determines the device formation position based on the position of the penetration defect estimated in the estimation step. By performing the device formation position determination step, the device can be formed while avoiding the penetration defect which is a kind of the device killer defect, so that the number of NG chips can be reduced. In the device forming step, a device is formed on the main surface of the SiC epitaxial wafer by a known method. Then, the initial characteristic evaluation step may be performed by a known method. In the chipping step, the SiC epitaxial wafer in which the device is formed by a known method is danced and chipped. Next, it is preferable to carry out a package evaluation step. In the package evaluation step, the package is evaluated by a known method. Chips showing poor characteristics may be identified and removed by performing a package evaluation step.
また、本実施形態に係るＳｉＣデバイスの製造方法では、貫通欠陥を有するチップは特性不良を示すため、デバイス形成を行わずに取り除く。すなわち、ＳｉＣデバイス製造におけるスループットを向上することができる。また、デバイス形成や特性評価を行うチップを低減し、ＳｉＣデバイス製造にかかるコストを抑制することができる。 Further, in the method for manufacturing a SiC device according to the present embodiment, since a chip having a penetration defect exhibits poor characteristics, it is removed without forming a device. That is, the throughput in manufacturing the SiC device can be improved. In addition, the number of chips for device formation and characteristic evaluation can be reduced, and the cost for manufacturing a SiC device can be suppressed.
＜ＳｉＣ種結晶の評価方法＞
本実施形態にかかるＳｉＣ種結晶の評価方法は、上記実施形態に記載のＳｉＣインゴットの評価方法により推測した貫通欠陥の位置を基に種結晶に存在する貫通欠陥の位置を推測する工程を有する。
<Evaluation method for SiC seed crystals>
The method for evaluating a SiC seed crystal according to the present embodiment includes a step of estimating the position of a penetrating defect existing in the seed crystal based on the position of the penetrating defect estimated by the method for evaluating a SiC ingot described in the above embodiment.
上記（１）式において、ｎ＝１とすることや、（２）、（３）式においてＹ＝０とすることで、種結晶に存在する貫通欠陥の位置を推測することができる。貫通欠陥には、種結晶に存在する貫通欠陥がＳｉＣインゴットにも伸長したものと、ＳｉＣインゴットの結晶成長面で発生するものとがある。このうち、多くは種結晶に存在する貫通欠陥がＳｉＣインゴットにも伸長したものである。ＳｉＣインゴットのステップフロー成長方向は、ＳｉＣ種結晶に依存するため貫通欠陥を有する特定の種結晶から成長するＳｉＣインゴットは同じ位置に貫通欠陥が伸長するリスクが高い。 By setting n = 1 in the above equation (1) and setting Y = 0 in the equations (2) and (3), the position of the penetration defect existing in the seed crystal can be estimated. Penetration defects include those in which the penetration defects existing in the seed crystal extend to the SiC ingot and those that occur in the crystal growth plane of the SiC ingot. Of these, most of the penetration defects present in the seed crystal are extended to the SiC ingot. Since the step flow growth direction of the SiC ingot depends on the SiC seed crystal, the SiC ingot grown from a specific seed crystal having a penetration defect has a high risk of the penetration defect extending at the same position.
本実施形態にかかるＳｉＣ種結晶の評価方法は、種結晶に存在する貫通欠陥の位置を推測することで、同じ種結晶から成長するＳｉＣインゴットに存在する貫通欠陥の位置を同定することができる。すなわち、検査を行うＳｉＣインゴットの数を限定することができ、スループットを向上することができる。 In the method for evaluating a SiC seed crystal according to the present embodiment, the position of a penetrating defect existing in a SiC ingot growing from the same seed crystal can be identified by estimating the position of a penetrating defect existing in the seed crystal. That is, the number of SiC ingots to be inspected can be limited, and the throughput can be improved.
以上、本発明の好ましい実施形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、第１実施形態においてＳｉＣ基板の厚さを測定し、第２、第３実施形態と同様にしてロス部分を考慮して貫通欠陥の位置を推測してもよい。 Although the preferred embodiments of the present invention have been described in detail above, the present invention is not limited to the specific embodiments, and various aspects of the present invention are described within the scope of the claims. It can be transformed and changed. For example, the thickness of the SiC substrate may be measured in the first embodiment, and the position of the penetration defect may be estimated in consideration of the loss portion in the same manner as in the second and third embodiments.
１、１１：貫通欠陥
２、１２：ＳｉＣインゴット
1,11: Penetration defect 2,12: SiC ingot
Claims (11)
前記２枚以上のＳｉＣ基板のうちの第１ウェハ及び第２ウェハにそれぞれ存在し、同じ貫通欠陥に伴う欠陥である第１欠陥と第２欠陥とを検出し、前記第１欠陥と前記第２欠陥との位置を特定する欠陥位置特定工程と、
前記欠陥位置特定工程の結果に基づき、その他のＳｉＣ基板における前記同じ貫通欠陥に伴う欠陥の位置を推測する推測工程と、を有し、
前記推測工程は、前記第１欠陥と前記第２欠陥との位置と、前記第１ウェハと前記第２ウェハとの枝番と、を基に前記同じ貫通欠陥の位置を推測する、ＳｉＣインゴットの評価方法。 A preparatory step for preparing two or more SiC substrates from a SiC ingot grown from the same seed crystal, and
The first defect and the second defect, which are present on the first wafer and the second wafer of the two or more SiC substrates and are the defects associated with the same penetration defect, are detected, and the first defect and the second defect are detected. Defect location identification process to identify the location of defects,
It has an estimation step of estimating the position of a defect associated with the same penetration defect on another SiC substrate based on the result of the defect position identification step.
In the estimation step, the position of the same penetration defect is estimated based on the positions of the first defect and the second defect and the branch numbers of the first wafer and the second wafer of the SiC ingot. Evaluation methods.
前記欠陥位置特定工程は、前記３枚以上のＳｉＣ基板のうちの第３ウェハに存在し、前記第１欠陥および前記第２欠陥と同じ貫通欠陥に伴う欠陥である第３欠陥を検出し、前記第３欠陥の位置をさらに特定する、請求項１に記載のＳｉＣインゴットの評価方法。 In the preparation step, three or more SiC wafers including the first wafer, the second wafer, and the third wafer are prepared from the same SiC ingot.
The defect position identification step is present on the third wafer of the three or more SiC substrates, detects the first defect and the third defect which is a defect associated with the same penetration defect as the second defect, and the above-mentioned The method for evaluating a SiC wafer according to claim 1, further specifying the position of the third defect.
前記ＳｉＣインゴットから前記ＳｉＣ基板を切り出し、前記ＳｉＣ基板の一面にエピタキシャル層を積層し、ＳｉＣエピタキシャルウェハを製造するＳｉＣエピタキシャルウェハ製造工程と、
前記ＳｉＣエピタキシャルウェハにデバイスを形成するデバイス形成工程と、
前記ＳｉＣエピタキシャルウェハをダンシングして、デバイスが形成有れた複数のチップを作製するチップ化工程と、
前記複数のチップのうち、貫通欠陥を有するチップを取り除く、選択工程と、
前記チップをパッケージ評価するパッケージ評価工程と、を有する、ＳｉＣデバイスの製造方法。 An estimation step of estimating the position of a penetration defect existing in the SiC ingot by performing the evaluation method of the SiC ingot according to any one of claims 1 to 8.
A SiC epitaxial wafer manufacturing process in which the SiC substrate is cut out from the SiC ingot, an epitaxial layer is laminated on one surface of the SiC substrate, and a SiC epitaxial wafer is manufactured.
A device forming step of forming a device on the SiC epitaxial wafer, and
A chipping step of dancing the SiC epitaxial wafer to produce a plurality of chips on which a device is formed, and
A selection step of removing a chip having a penetration defect from the plurality of chips,
A method for manufacturing a SiC device, comprising a package evaluation step for package evaluation of the chip.
前記ＳｉＣインゴットから前記ＳｉＣ基板を切り出し、前記ＳｉＣ基板の一面にエピタキシャル層を積層し、ＳｉＣエピタキシャルウェハを製造するＳｉＣエピタキシャルウェハ製造工程と、
前記推測工程で推測した前記貫通欠陥の位置を基にデバイス形成する位置を決定するデバイス形成位置決定工程と、
前記ＳｉＣエピタキシャルウェハをダンシングして、デバイスが形成された複数のチップを作製するチップ化工程と、を有するＳｉＣデバイスの製造方法。 An estimation step of estimating the position of a penetration defect existing in the SiC ingot by performing the evaluation method of the SiC ingot according to any one of claims 1 to 8.
A SiC epitaxial wafer manufacturing process in which the SiC substrate is cut out from the SiC ingot, an epitaxial layer is laminated on one surface of the SiC substrate, and a SiC epitaxial wafer is manufactured.
A device formation position determination step of determining a device formation position based on the position of the penetration defect estimated in the estimation step, and a device formation position determination step.
A method for manufacturing a SiC device, comprising a chipping step of dancing the SiC epitaxial wafer to produce a plurality of chips on which the device is formed.
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