JP2021033423A - コントローラ、半導体記憶装置、及び該装置における摩耗平準化処理方法 - Google Patents

Abstract

【課題】Ｘｐ−ＲｅＲＡＭ（クロスポイントＲｅＲＡＭ）の特性に応じてメモリ内におけるセルの摩耗の局在化を解消することで書込み不良を低減し、メモリの使用寿命の最大化を図るコントローラを提供する。【解決手段】書込み可能な不揮発性メモリ２０を有する半導体記憶装置の動作を制御するコントローラ１０は、不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、データ記憶領域に対するアクセスを制御するアクセス制御部１１０と、アクセスによって生じる複数のメモリセルの摩耗を平準化する摩耗平準化処理を行う摩耗平準化処理部１３０と、を備える。摩耗平準化処理部は、摩耗平準化処理を、アクセスごとに所定の確率で行う。【選択図】図６

Description

本技術は、コントローラ、半導体記憶装置、及び該装置における摩耗平準化処理方法に関する。

従来、不揮発性を備える書き換え可能な半導体記憶装置が知られているが、近年では、不揮発性を備えつつ、ＤＲＡＭを超える記憶容量及びＤＲＡＭに匹敵する高速性を備える書き換え可能な半導体記憶装置として、抵抗変化型ＲＡＭ（ＲｅＲＡＭ（Resistive RAM））が注目されている。ＲｅＲＡＭは、電圧の印加によって変化するセルの抵抗値の状態により情報を記録する。とりわけ、Ｘｐ−ＲｅＲＡＭ（クロスポイントＲｅＲＡＭ）は、ワード線とビット線との交差部に、記憶素子として機能する抵抗変化素子（ＶＲ：Variable Resistor）と双方向ダイオード特性を有する選択素子（ＳＥ：Selector Element）とが直列に接続されたセル構造を有する。

このような書き換え可能な半導体記憶装置は、その動作時に、所定の動作不良が希に起きることが知られている。このため、このような動作不良に対処するための技術が提案されている。

例えば、下記特許文献１は、メモリコントローラが、論理ブロックカウンタにおいて、データの書き込み先の論理ブロックアドレスの記録回数が相対的に多い場合、論物変換テーブルにおいて論理ブロックアドレスが割り当てられていない物理ブロックであるスペアブロックの中で、物理ブロックカウンタの消去回数が相対的に少ない物理ブロックアドレスを割り当てることで、物理ブロックの消去回数を平均化する技術を開示する。

また、下記特許文献２は、Ｘｐ−ＲｅＲＡＭにおいて、所定の低抵抗状態ＬＲと高抵抗状態ＨＲとの間を電気信号の印加に応じて可逆的に変化する抵抗変化素子を有する参照セルの抵抗値を、例えば、低抵抗状態における抵抗分布の上限値（ＬＲｍａｘ）や、高抵抗状態における抵抗分布の下限値（ＨＲｍｉｎ）といった、メモリセルアレイ内の各メモリセルが情報を保持している状態の境界的な条件（最悪状態）に設定した上で、当該参照セルの抵抗値の経時変化を観察し、当該参照セルにおいて、各メモリセルよりも先に情報の保持状態の劣化を検出してリフレッシュ動作を行う技術を開示する。

また、下記特許文献３は、ＲｅＲＡＭにおいて、ページサイズにより分割されたページを単位としてアクセスされる不揮発メモリの書込み回数である書込み回数情報を保持し、保持された前記書込み回数情報に基づいて前記ページを構成する全てのメモリセルの値を反転させるリフレッシュが必要か否かを判断し、リフレッシュが必要となる場合には書込みに加えてリフレッシュをさらに行う技術を開示する。

また、下記特許文献４は、ＲｅＲＡＭにおいて、ライト処理（書込み処理）時に２値（「０」「１」）のうちの一方の値への書換えと他方の値への書換えとを順に実行するメモリセルに対する入力データの少なくとも一部において前述の２値のうちの特定の値のビット数が基準値（例えば、半数）を超えるか否かを判定して当該判定の結果を示す判定データを生成し、前述のビット数が基準値を超えると判定された場合には少なくとも一部を反転した入力データをライトデータとして判定データとともにメモリセルへ出力する技術を開示する。

特開２０１６−１８４４０２号公報 国際公開２０１２／１４０９０３号 国際公開２０１６／０６７８４６号 特開２０１３−２３９１４２号公報

動作不良には、例えば記憶素子へのデータの書込みに失敗する書込み不良が含まれる。書込み不良は、上述のＸｐ−ＲｅＲＡＭを有する半導体記憶装置においても発生することが確認されており、動作の信頼性の低減や使用寿命が短くなるといった影響が生じる。Ｘｐ−ＲｅＲＡＭにおける書込み不良には、Ｘｐ−ＲｅＲＡＭの特性によりメモリ内においてセルの摩耗が局在化することに起因するものがある。

しかしながら、特許文献１−４に示されるような技術は、Ｘｐ−ＲｅＲＡＭの特性を考慮した上でメモリ内におけるセルの摩耗の局在化を解消し、書込み不良の低減を図るものではなかった。

そこで、本技術の目的は、Ｘｐ−ＲｅＲＡＭの特性に応じてメモリ内におけるセルの摩耗の局在化を解消することで書込み不良を低減し、メモリの使用寿命の最大化を図ることができるコントローラ、半導体記憶装置及び該装置における摩耗平準化処理方法を提供することである。

上記課題を解決するための本技術は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。

ある観点に従う本技術は、書込み可能な不揮発性メモリを有する半導体記憶装置の動作を制御するコントローラであって、前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御するアクセス制御部と、前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を行う摩耗平準化処理部と、を備え、前記摩耗平準化処理部は、前記摩耗平準化処理を、前記アクセスごとに所定の確率で行う。

なお、本明細書等において、手段とは、単に物理的手段を意味するものではなく、その手段が有する機能をソフトウェアによって実現する場合も含む。また、１つの手段が有する機能が２つ以上の物理的手段により実現されても、２つ以上の手段の機能が１つの物理的手段により実現されてもよい。

また、「システム」とは、複数の装置（又は特定の機能を実現する機能モジュール）が論理的に集合した物のことをいい、各装置や機能モジュールが単一の筐体内にあるか否かは特に問わない。

本技術の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

本技術の一実施形態に係る半導体記憶装置の概略的構造の一例を示す図である。 本技術の一実施形態に係る半導体記憶装置内のダイの概略的構造を示す図である。 本技術の一実施形態に係る半導体記憶装置内のバンクの概略的構造の一例を示す図である。 本技術の一実施形態に係る半導体記憶装置内のメモリセルアレイの概略的構造を示す図である。 本技術の一実施形態に係る半導体記憶装置におけるセクタデータの構造の一例を示す図である。 本技術の一実施形態に係る半導体記憶装置の機能的構成の一例を示すブロックダイアグラムである。 本技術の一実施形態に係る半導体記憶装置におけるマッピング情報のデータ構造の一例を示す図である。 本技術の一実施形態におけるセクタグループ管理情報に基づく論理セクタと物理セクタとの対応付け一例を説明する図である。 本技術の一実施形態におけるセクタグループ管理情報に基づく論理セクタと物理セクタとの対応付け一例を説明する図である。 本技術の一実施形態に係る不揮発性メモリの情報空間を示す図である。 本技術の一実施形態に係る半導体記憶装置におけるデータの書込み処理の一例を示すフローチャートである。 本技術の一実施形態に係る半導体記憶装置におけるデータの書込み処理の一例を示すフローチャートである。 本技術の一実施形態に係る半導体記憶装置におけるアドレスリマッピング処理の一例を示すフローチャートである。 本技術の一実施形態に係る半導体記憶装置におけるアドレスリマッピング処理でのセクション更新処理の一例を示すフローチャートである。 本技術の一実施形態に係る半導体記憶装置におけるデータの読出し処理の一例を示すフローチャートである。 本技術の一実施形態に係る半導体記憶装置におけるアドレスリマッピング処理のシミュレーション結果を示す図である。 本技術の一実施形態に係る半導体記憶装置におけるリフレッシュ処理の検証結果を示す図である。

以下、図面を参照して本技術の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本技術は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。

図１は、本技術の一実施形態（以下、「本実施形態」と略記する）に係る半導体記憶装置１の概略的構造の一例を示す図である。同図に示すように、半導体記憶装置１は、例えば、コントローラ１０と、複数の書換え可能な不揮発性メモリ（以下「不揮発性メモリ」という）２０と、ワークメモリ３０と、ホストインターフェース４０とを含み構成され、これらは例えば１つのボード５０上に配置され得る。

コントローラ１０は、半導体記憶装置１の動作を統括的に制御するコンポーネントである。本技術におけるコントローラ１０は、後述するように、メモリセルＭＣの摩耗の局在に対処するための処理を行い得るように構成されている。

不揮発性メモリ２０は、図示しないホストから受信したユーザデータや各種の制御データを記憶するためのコンポーネントであり、本例では、１０個の不揮発性メモリパッケージ２０（１）〜２０（１０）が設けられている。ＲｅＲＡＭは、不揮発性メモリの一例である。制御データは、例えば、メタデータ、アドレス管理データ、及びエラー訂正データ等を含む。１つの不揮発性メモリパッケージ２０は、例えば８ギガバイト×８ダイの６４ギガバイトのメモリ容量を有する。したがって、１０個のうち８個の不揮発性メモリパッケージに有効データを記憶可能な不揮発性メモリ２０は、６４ギガバイト×８パッケージの５１２ギガバイトのメモリ容量を実現する。また、図２に示すように、各ダイＤは、例えば１６個のバンクＢと、各バンクＢに対応するマイクロコントローラ７０（図２中、「μＣ」と略記）と、周辺回路／インターフェース回路６０とを含み構成される。また、図３に示すように、各バンクＢは、１ビットのアクセス単位をそれぞれ有するメモリセルアレイ（本例では２５６個）からなるタイルＴと、これらのタイルＴを制御するマイクロコントローラ７０とを含み構成される。各バンクＢは、マイクロコントローラ７０の制御の下、タイルＴ群を協調動作させ、全体で所定バイトサイズ（本例では２５６バイト）のデータブロックのアクセスを実現する。

タイルＴは、例えば、図４に示すように、２層のメモリセルアレイ構造となっている。本例において２層メモリセルアレイは、上部ワード線ＵＷＬとビット線ＢＬとの各交点及び下部ワード線ＬＷＬとビット線ＢＬとの各交点に１ビットのメモリセルＭＣを有する。メモリセルＭＣは、抵抗値の高低の状態により１ビットの情報を記録する抵抗変化素子ＶＲ（Variable Resistor）と、双方向ダイオード特性を有する選択素子ＳＥ（Selector Element）の直列構造となっている。なお、以下では、「メモリセル」を単に「セル」と称することもある。

図１に戻り、ワークメモリ３０は、半導体記憶装置１の高速化や摩耗低減等のために設けられ、不揮発性メモリ２０に格納された管理データの全部又は一部を一時的に保持するコンポーネントである。ワークメモリ３０は、例えば高速アクセス可能なＤＲＡＭ等の書換え可能な揮発性メモリにより構成される。ワークメモリ３０のサイズは、不揮発性メモリ２０のサイズに応じて設定され得る。

ホストインターフェース４０は、半導体記憶装置１が、コントローラ１０の制御下、図示しないホストとデータ通信をするためのインターフェース回路である。ホストインターフェース４０は、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ規格に従って構成される。

上述したように、Ｘｐ−ＲｅＲＡＭにおいては、セルの摩耗が局在化することで書き込み不良が発生し得る。書込み不良には、以下のようなものがある。

（１）書込み摩耗による書込み不良
メモリセルＭＣの抵抗変化素子ＶＲは、物理的特性から、抵抗値をＨＲＳ（高抵抗状態）からＬＲＳ（低抵抗状態）に変化させるセット、又はＬＲＳからＨＲＳに変化させるリセットを繰り返すこと、つまりデータ（ビットデータ）の書込みないしは書換えにより摩耗する。これを書込み摩耗（Write Endurance Wore-out）という。メモリセルＭＣに対する書込みないしは書き換えには、書込み摩耗に基づく限度がある。一のメモリセルＭＣは、データの消去および書込み（セット又はリセット）を１回として計測する書き換え回数（書込み回数）が書き込み耐用回数（Write Endurance）に達すると書込み摩耗が限度となり、最終的に、スタック不良を引き起こす。本実施形態による半導体記憶装置１において、メモリセルＭＣの書込み耐用回数は、例えば１２０万（１．２ｅ６）回である。

スタック不良とは、メモリセルＭＣにおいて抵抗変化素子ＶＲの抵抗値がＨＲＳからＬＲＳに、又はＬＲＳからＨＲＳに変化しなくなるエラーであって、これにより書き込み不良が生じる。スタック不良には、抵抗変化素子ＶＲがＬＲＳにスタックするスタック−ＬＲＳ及び抵抗変化素子ＶＲがＨＲＳにスタックするスタック−ＨＲＳ（以下これらをまとめて「スタック−ＬＲＳ／ＨＲＳ」と表記することもある。）がある。スタック−ＬＲＳ及びスタック−ＨＲＳの何れにスタックするかは、メモリセルＭＣの特性や書込まれるデータのパターンに依存し、また、不定であり得る。

（２）読出し摩耗による書込み不良
メモリセルＭＣの選択素子ＳＥは、書込みのみならず読出しを繰り返すことによっても摩耗する。これを読出し摩耗（Read Endurance Wore-out）という。読出し摩耗はＬＲＳのメモリセルＭＣからの読出しの繰り返しによって生じる。具体的には、読出しの対象となるメモリセルＭＣがＬＲＳである場合、選択状態（オン状態）の選択素子ＳＥの両端（ワード線とビット線ＢＬ）の電圧が低下して当該両端の間に急激に電流が流れる現象（スナップ）が生じる。このスナップが繰り返されることで読出し摩耗が生じる。メモリセルＭＣに対するデータの読出しには、読出し摩耗に基づく限度があり、ＬＲＳでの読出し回数が読出し耐用回数（Read Endurance）に達すると、スナップによる読出し摩耗が限度となり、最終的にディスターブ不良を引き起こす。本例において、メモリセルＭＣの読出し耐用回数は、例えば６００万（６．０ｅ６）回である。

読出し摩耗によってディスターブ不良が発生すると、選択素子ＳＥのしきい値電圧が通常より低くなり、メモリセルＭＣには低電圧の電流が流れる。これにより、ディスターブ不良が発生したメモリセルＭＣと同一ワード線（上部ワード線ＵＷＬ、下部ワード線ＬＷＬ）及びビット線ＢＬ上の他のメモリセルＭＣも書込み不良となる。

ディスターブ不良は、Ｘｐ−ＲｅＲＡＭ特有の不良であり、スタック不良と異なり、ワード線及びビット線ＢＬを共有する多数の正常なメモリセルＭＣにも書込み不良を引き起こす。このため、読出し摩耗を防止することにより、不揮発性メモリ２０の動作信頼性や使用寿命の大幅な向上が期待できる。

（３）連続読出しによる書込み不良
また、ＬＲＳにあるメモリセルＭＣからの読出し回数が上述の読出し耐用回数に達していなくても、連続読出し（Read-induced Over-SET）によって書込み不良が発生し得る。連続読出しは、ＬＲＳにあるメモリセルＭＣを、ＨＲＳに変化させることなく連続して読出す回数（連続読出し回数）が連続読出し基準回数（Over-Set Criteria）に達することにより、スタック−ＬＲＳを引き起こす現象である。本例では、連続読出し基準回数は例えば１万（１．０４ｅ）回程度である。連続読出しによる書込み不良は、選択素子ＳＥの特性および抵抗変化素子ＶＲの特性の両方に起因しており、Ｘｐ−ＲｅＲＡＭ特有の不良である。

このように、本技術における３種類の書込み不良は、特定のメモリセルＭＣに対するアクセス（書き込み、書き換えまたは読出し等）が繰り返されること、つまりアクセスが集中することによって、不揮発性メモリ２０内においてメモリセルＭＣの摩耗（抵抗変化素子ＶＲ、選択素子ＳＥの摩耗）が局在的することに起因する。そこで、本技術によるコントローラ１０は、不揮発性メモリ２０において発生する書込み不良に対処する処理として、不揮発性メモリ２０に対するアクセス時において所定の確率で、各メモリセルＭＣの摩耗を平準化する摩耗平準化処理を行い得るように構成されている。摩耗平準化処理は不揮発性メモリ２０内全体でメモリセルＭＣへのアクセスを分散させ得る処理である。

摩耗平準化処理の一例としては、例えばアドレスリマッピング処理、データ反転処理、リフレッシュ処理がある。アドレスリマッピング処理は、アドレスリマッピング（Address Remapping）技術により不揮発性メモリ２０内の各メモリセルＭＣの書込み（書き換え含む）回数を平均化するための処理である。また、データ反転処理は、メモリセルＭＣに書込むデータ（書込みデータ）を反転させて、不揮発性メモリ２０内における各メモリセルＭＣのセット処理回数とリセット処理回数とを平均化する処理である。また、リフレッシュ処理は、不揮発性メモリ２０内においてアクセス対象のメモリセルＭＣのうちＬＲＳにある全てのメモリセルＭＣを一旦ＨＲＳに変化させて、ＬＲＳでの連続読み出しを防止する処理である。これらの摩耗平準化処理の詳細は後述する。

本技術における半導体記憶装置１では、これらの摩耗平準化処理によって、不揮発性メモリ２０内全体でメモリセルＭＣの摩耗が平準化されてメモリセルＭＣの摩耗の局在が解消され、書込み不良が防止可能となる。また、不揮発性メモリ２０は、摩耗平準化処理によって書込み不良が防止されることで、使用寿命が最大化される。

本技術に係る半導体記憶装置１では、メモリアクセスは、例えば、セクション、セクタ及びページというデータブロックの単位で管理される。すなわち、セクションは、不揮発性メモリ２０のメモリ容量（５１２ギガバイト）を８キロバイト単位に区切って管理するデータブロックである。セクションは、例えば３２０バイト（実データは２５６バイト）のデータブロックであるセクタを３２個格納する。セクタは３２０バイトのセクタデータを格納するデータブロックであり、図示しないホストとの基本アクセス単位である。セクタデータは、半導体記憶装置１上で、例えば３２バイトのデータブロックであるページに１０分割され、それぞれ異なる１０チャネルを通じて不揮発性メモリ２０に書き込まれて記憶される。ページは、不揮発性メモリ２０の１つのダイＤにおける１つのバンクへのアクセス単位であり、各ページ中の各ビットには、各バンクＢ中のタイルＴの各ビット（メモリセルＭＣ）が対応する。

本技術に係る半導体記憶装置１においてセクタは、不揮発性メモリ２０内の複数のメモリセルＭＣに基づくデータ記憶領域に相当する物理セクタと、コントローラ１０におけるアクセス制御のために物理セクタにマッピング（対応付け）された仮想的なデータ記憶領域に相当する論理セクタとに分けて管理される。また、３２個の物理セクタを格納するセクションを物理セクションとし、物理セクタにマッピングされた３２個の論理セクタを格納するセクションを論理セクションとする。また、詳しくは後述するが、半導体記憶装置１では、物理セクション及び物理セクタを特定する物理アドレス（後述する物理セクションアドレス、物理セクタアドレス）と、論理セクション及び論理セクタを特定する論理アドレス（後述する論理セクションアドレス、論理セクタアドレス）とがセクション単位でマッピングされている。つまり、半導体記憶装置１においてセクションは、論理アドレスと物理アドレスとのマッピングに用いられるアクセス単位である。これにより、半導体記憶装置１におけるメモリアクセスにおいて、コントローラ１０はデータ記憶領域である物理セクタにアクセス可能となる。

図５は、本技術の一実施形態に係る半導体記憶装置１におけるセクタデータの構造の一例を示す図である。すなわち、同図に示すように、セクタデータは、例えば、２５６バイトの実データと、８バイトのメタデータと、４バイトの論理セクションアドレス・反転フラグ（以下「ＬＡ／ＩＶ」という）と、４５バイトのＥＣＣパリティ（以下「パリティ」という）と、７バイトのパッチとから構成される３２０バイトのデータである。メタデータは、実データを管理するための二次的なデータであり、例えばアドレス情報、ＣＲＣチェックサム、バージョン番号及びタイムスタンプ等を含む。実データ及びメタデータは、図示しないホストから受信されるユーザデータに相当する。パリティは、例えば、実データ、メタデータ及びＬＡ／ＩＶをペイロードとして生成されるパリティデータである。パッチは、セクタ内に発生したスタック不良及びディスターブ不良のメモリセルＭＣに本来記録されるべき正しい値を格納する。なお、セクタデータは、図示しないホストと半導体記憶装置１との間のアクセス単位でもある。３２０バイトのセクタデータは、半導体記憶装置１上で、例えば１０チャネルに分割されて記憶される。ＬＡ／ＩＶ、パリティ及びパッチは、ユーザデータに対してコントローラ１０によって付加されるデータである。

ここで、通常、半導体記憶装置に対しては相対的に小さいアクセス単位でのパフォーマンス向上やビットコストの低減といったことがユーザから望まれている。一方でエラー訂正の観点では、相対的に大きなアクセス単位でパリティを生成することによってエラー訂正能力の向上が見込まれる。これらの状況に鑑み、本例の半導体記憶装置１は、実データサイズを２５６バイトとしている。なお、セクタデータにおける実データのサイズは、求められる条件（パフォーマンスやエラー訂正の精度等）に応じて適宜設計され得る。

図６は、本技術の一実施形態に係る半導体記憶装置１の機能的構成の一例を示すブロックダイアグラムである。同図は、図１に示した半導体記憶装置１の構成を機能的に示したものである。

同図において、コントローラ１０は、不揮発性メモリ２０を有する半導体記憶装置１の動作を統括的に制御する。例えば、コントローラ１０は、ホストインターフェース部４０を介して、図示しないホストからアクセスコマンドを受信すると、当該アクセスコマンドに応じて、後述のアクセス制御部１１０によって不揮発性メモリ２０に対してアクセスし、その結果をホストに発行ないしは送信するように制御を行う。

本例では、コントローラ１０は、不揮発性メモリ２０に対するアクセスによって生じるメモリセルＭＣの摩耗の局在化を解消し、書き込み不良の発生を低減するための様々な処理（摩耗平準化処理）を行う。コントローラ１０は、同図に示すように、アクセス制御部１１０と、摩耗平準化処理部１３０と、ＥＣＣ処理部１２０と、を含み構成され得る。

アクセス制御部１１０は、不揮発性メモリ２０における物理セクタを特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、物理セクタに対するアクセスを制御する。ここで、物理セクタは、不揮発性メモリ２０における複数のメモリセルＭＣの幾つか（本例では、３２０バイト分（３２０個）のメモリセルＭＣ）に基づくデータ記憶領域の一形態である。

アクセス制御部１１０は、コントローラ１０がホストから受信したアクセスコマンドに基づいて、不揮発性メモリ２０へのアクセスを制御する。アクセスコマンドは、上述のセクタデータ（図５参照）のうち、ユーザデータ（実データ及びメタデータ）とともにコントローラ１０に受信される。アクセスコマンドには、少なくとも不揮発性メモリ２０のセクタ（物理セクタ）へのデータ書込みを要求する書込みアクセスコマンドと、物理セクタからのデータ読出しを要求する読出しアクセスコマンドがある。アクセス制御部１１０は、書込みアクセスコマンドを受信すると、物理セクタに対してデータを書込む書込みアクセスを行う。また、アクセス制御部１１０は、読出しアクセスコマンドを受信すると、物理セクタからデータを読出す読出しアクセスを行う。

アクセス制御部１１０は、不揮発性メモリ２０のセクタ（物理セクタ）へのアクセスにあたり、図示しないホストから受信された論理アドレスを不揮発性メモリ２０上の物理アドレスに変換するアドレス変換処理を行う。具体的には、論理アドレスは、図示しないホストからアクセスコマンドとともに送信されたユーザデータ（実データ及びメタデータ（図５参照））のうちメタデータにアドレス情報として格納されている。アクセス制御部１１０は、受信した論理アドレスに基づき、後述するワークメモリ３０上の作業用アドレス変換テーブル３１０が保有するマッピング情報を参照し、アドレス変換処理を行う。アドレス変換処理では、ホストから受信した論理アドレスに対応する半導体記憶装置１の論理アドレス（本例では論理セクションアドレス）を、不揮発性メモリ２０上の物理アドレスに変換する。なお、コントローラ１０は、アクセス制御部１１０とは独立した機能構成として、アドレス変換処理を実行するアドレス変換部を有していてもよい。

図７は、アドレス変換処理に用いられるマッピング情報を構成するアドレスのデータ構造の一例を示す図である。マッピング情報は、物理セクションアドレスと、物理セクションアドレスにマッピング（対応付け）された論理セクションアドレスと、論理セクションアドレスに付随するセクタ管理情報とで構成され、作業用アドレス変換テーブル３１０に格納される。本実施形態においてマッピング情報は、セクション単位で作業用アドレス変換テーブル３１０に保持されている。つまり、マッピング情報は、作業用アドレス変換テーブル３１０において、３２個の物理セクタを格納する物理セクションごとに保持されている。詳しくは後述するが、本実施形態において、マッピング情報における物理セクションアドレスと論理セクションアドレスとの対応付けは可変となっている。

物理セクションアドレスは、不揮発性メモリ２０上のデータ記憶領域である物理セクタを格納する物理セクションを特定するためのアドレスであり、例えば、２ビットのダイＩＤ、１３ビットのワード線アドレス、１１ビットのビット線アドレスの合計２６ビットからなる。ダイＩＤは不揮発性メモリ２０（１）〜（１０）のそれぞれにおけるダイＤを識別する情報であり、ワード線アドレスは、ダイＤにおける各バンクＢ内の各タイルＴにおける各上部ワード線ＵＷＬ、各下部ワード線ＬＷＬを特定するアドレスであり、ビット線アドレスは、各タイルＴにおける各ビット線ＢＬを特定するアドレスである。本実施形態による半導体記憶装置１において、各タイルＴは、８１９２（２＾１３）本のワード線（上部ワード線ＵＷＬ及び下部ワード線ＬＷＬがそれぞれ４０９６本ずつ）と、２０４８（２＾１１）本のビット線ＢＬとを有する。物理セクションアドレスでは、各不揮発性メモリ２０内のダイＤと、当該ダイＤが有するバンクＢ内のメモリセルＭＣとが特定される。

半導体記憶装置１において、物理セクションには、アクセス制御部１１０におけるアクセス制御に用いるデータブロックである論理セクションがマッピングされている（後述の図８Ａ及び図８Ｂ参照）。論理セクションアドレスは、物理セクションアドレスと同様に２６ビットのビット列であり、物理セクションにマッピングされた論理セクションを特定するためのアドレスである。論理セクションアドレスは、コントローラ１０によって任意の物理セクションアドレスにマッピングされる。

セクタ管理情報は、２ビットのセクタグループ管理情報と１２ビットのグループ内管理情報の合計１４ビットからなり、論理セクション内の３２個のセクタ（論理セクタ）と物理セクション内の３２個のセクタ（物理セクタ）とのマッピングを管理する情報である。本技術では、メモリセルＭＣの摩耗の平準化とマッピング情報の肥大化防止との両立に鑑み、アドレス変換テーブル（後述のアドレス変換テーブル２１０及び作業用アドレス変換テーブル３１０）において、論理セクション内の３２個の論理セクタを８個単位の４つのセクタグループに区切り、このセクタグループ単位で、論理セクタと物理セクタとのマッピングを管理している。なお、本例においてセクタグループは、マッピング情報における論理セクタの管理に用いるグループであり、半導体記憶装置１におけるデータブロックではない。２ビットのセクタグループ管理情報は、セクタグループ単位（８個単位）で論理セクタと物理セクタとのマッピングを管理する情報である。さらに、アドレス変換テーブル（アドレス変換テーブル２１０、作業用アドレス変換テーブル３１０）では、各セクタグループ内の８個の論理セクタそれぞれと、各セクタグループにマッピングされた８個の物理セクタそれぞれとの一対一のマッピングを、３ビットのグループ内管理情報によって管理する。後述する図８に示すように、１２ビットのグループ内管理情報には、４セクタグループ（本例ではグループ００〜０３）分の各３ビットのグループ内管理情報が含まれる。

３１ビットの論理アドレス情報（論理セクションアドレス及び１セクタグループ分のセクタ管理情報）は、ホストから受信された論理アドレスによって特定可能である。したがって、アクセス制御部１１０は、アクセスコマンドを受信すると、アドレス変換処理においてアドレス変換テーブル（例えば作業用アドレス変換テーブル３１０）を参照し、受信した論理アドレスに基づいて、マッピング情報から論理セクションアドレス（アクセス先論理セクションアドレス）を取得する。アクセス制御部１１０は取得したアクセス先論理セクションアドレスから、論理セクション内の論理セクタを一意に特定するための論理セクタアドレスを生成する。論理セクタアドレスは、受信した論理アドレスに対応する２６ビットの論理セクションアドレスと、５ビットのセクション内セクタアドレスからなる。ここで、セクション内セクタアドレスは、セクタ管理情報における２ビットのセクタ管理情報と、４セクタグループのうち一のセクタグループに対応する３ビットのグループ内管理情報から生成される。アクセス制御部１１０は、受信した論理アドレスに基づいて、取得したアクセス先論理セクションアドレスに対応する４セクタグループから一のセクタグループを特定する。

アクセス制御部１１０は、論理セクタアドレスを生成すると、生成した論理セクタアドレスを、物理セクタアドレスに変換する。物理セクタアドレスは、物理セクタを特定するアドレスであって、物理セクション内に格納された３２個の物理セクタを区別するために用いられる。

物理セクタアドレスは、取得した論理セクションアドレスに対応する２６ビットの物理セクションアドレスと、１ビットのチャネルグループＩＤ、及び４ビットのバンクアドレスの合計３１ビットからなる。チャネルグループＩＤ及びバンクアドレスは、論理セクタアドレスにおける５ビットのセクション内セクタアドレスを変換して生成される。チャネルＩＤは、コントローラ１０と不揮発性メモリ２０（１）〜（１０）のそれぞれとを接続するチャネルを特定する情報である。本実施形態において、コントローラ１０と１０パッケージの不揮発性メモリ２０とは、１０チャネル×２系統の計２０チャネルで接続される。具体的には、各不揮発性メモリ２０は系統の異なる２チャネルでコントローラ１０と接続されており、各不揮発性メモリ２０内の８つのダイＤは、４ダイずつ異なる系統のチャネルに接続されている。また、バンクアドレスは、各ダイＤが有する１６個のバンクＢのそれぞれを特定するアドレスであって、各ダイＤ内のバンクＢには異なるアドレスが割り当てられている。

このように本技術による半導体記憶装置１は、ホストから受信した論理アドレスを、アドレス変換テーブル（アドレス変換テーブル２１０、作業用アドレス変換テーブル３１０）に保持されたマッピング情報に基づいて、物理アドレス（本例では物理セクタアドレス）に変換することができる。

アクセス制御部１１０は、アドレス変換処理において取得した物理セクタアドレスを含むアクセス対象の物理セクタに対応するマッピング情報を、摩耗平準化処理部１３０に出力する。これにより、摩耗平準化処理部１３０は、アクセス対象の物理セクタに属するメモリセルＭＣについて、摩耗の局在化を解消するための摩耗平準化処理を行うことができる。

摩耗平準化処理部１３０は、アクセス（書込みアクセス又は読出しアクセス）によって生じる不揮発性メモリ２０内のメモリセルＭＣの摩耗を平準化する摩耗平準化処理を行う。本実施形態によるコントローラ１０において、摩耗平準化処理部１３０が、アクセス対象の物理セクタに属するメモリセルＭＣについて摩耗平準化処理を行うことで、不揮発性メモリ２０全体においてメモリセルＭＣの摩耗の局在化が解消される。これにより、コントローラ１０は、不揮発性メモリ２０内のメモリセルＭＣの摩耗を平準化して、書込み不良の発生を低減することができる。

また、本実施形態による摩耗平準化処理部１３０は、アクセス制御部１１０による物理セクタへのアクセスごとに所定の確率で、摩耗平準化処理を行う。つまり、摩耗平準化処理部１３０は、物理セクタに属するメモリセルＭＣへのデータの書込み回数や、メモリセルＭＣにおけるデータの消去回数、メモリセルＭＣからのデータの読出し回数等の計測（カウント）を行うことなく、確率論的に摩耗平準化処理を実行する。

通常、不揮発性メモリを有する半導体記憶装置は、突然の電源遮断時にもデータ信頼性を維持することが望まれる。従って、上述のような各種回数に基づくカウンタベースでのアルゴリズムでは、カウンタ情報を逐次不揮発性メモリに保存する必要が生じる。しかしながら、頻繁にカウンタ情報を不揮発性メモリへ記録すると、ホストとの間のアクセス速度を低下させる場合があり、アクセス速度の低下は、半導体記憶装置におけるアクセス頻度(ｉｏｐｓ:秒間入出力回数)が高いほど、半導体記憶装置の動作性能への影響が大きくなる。ここで、Ｘｐ−ＲｅＲＡＭでは、１０メガｉｏｐｓを超えるアクセス頻度が標榜される。したがって、従来のフラッシュメモリベースの半導体記憶装置(アクセス頻度が１００キロｉｏｐｓ以下程度)では顕在化しないカウンタ情報の記録コストが顕著になる。そこで、本技術によるコントローラ１０は、カウンタベースではなく、上述のように確率論的に摩耗平準化処理を実行する。これにより、コントローラ１０は、半導体記憶装置１におけるアクセス速度を低下させることなく要求される動作性能を維持しながら、摩耗平準化処理を行うことができる。

摩耗平準化処理部１３０は、例えば摩耗平準化処理としてアドレスリマッピング処理を行うアドレスリマッピング部１３２と、データ反転処理を行うデータ反転部１３４と、リフレッシュ処理を行うリフレッシュ部１３６と、所定数値範囲の乱数を生成する乱数生成部１３８と、を含み構成され得る。アドレスリマッピング部１３２はテーブル更新部の一形態であり、データ反転部１３４はデータ反転処理部の一形態であり、リフレッシュ部１３６は抵抗状態変更部の一形態である。

アドレスリマッピング部１３２は、アドレスリマッピング（Address Remapping）技術により不揮発性メモリ２０内の各メモリセルＭＣの書き換え回数（書込み回数）を平均化するためのアドレスリマッピング処理を行う。このアドレスリマッピング処理がテーブル更新処理の一例である。具体的には、アドレスリマッピング部１３２は、アドレスリマッピング処理として、アクセス制御部１１０による物理セクタへのアクセスごとに所定のアドレスリマッピング確率で、作業用アドレス変換テーブル３１０内のマッピング情報を更新する。この所定のアドレスリマッピング確率が第１の確率の一例である。つまり、本実施形態におけるアドレスリマッピング処理は、不揮発性メモリ２０へのアクセスごとに確率論的に実行される。

本実施形態においてアドレスリマッピング部１３２は、アドレスリマッピング処理として、作業用アドレス変換テーブル３１０におけるマッピング情報をセクション単位で更新するセクション更新処理と、当該マッピング情報を上述のセクタグループ単位で更新するセクタグループ更新処理とを行い得る。

アドレスリマッピング部１３２は、セクション更新処理において、アクセス制御部１１０による物理セクタへのアクセス（書込みアクセス及び読出しアクセス）ごとに、所定のアドレスリマッピング確率でマッピング情報を更新し、アクセス先論理セクションアドレスにマッピングされる物理セクションアドレスを更新する。これにより、アクセス対象の物理セクタと論理セクタとのマッピングが、セクションごとに更新される。すなわち、アドレスリマッピング部１３２は、アドレスリマッピング処理によるマッピング情報の更新を、アクセス対象の物理セクタが格納されるセクション（物理セクション）ごとに行うことができる。

また、アドレスリマッピング部１３２は、セクタグループ更新処理において、アクセス制御部１１０による物理セクタへのアクセス（書込みアクセス及び読出しアクセス）ごとに、所定のアドレスリマッピング確率でマッピング情報を更新し、アクセス先論理セクションアドレスに付随するセクタ管理情報（図７参照）を更新する。セクタグループ更新処理には、アクセス対象の物理セクタのマッピング情報においてセクタグループ管理情報を更新する第１グループ更新処理と、アクセス対象の物理セクタのマッピング情報においてグループ内管理情報を更新する第２グループ更新処理とが含まれる。

ここで、図８Ａ及び図８Ｂを用いてセクタ管理情報におけるセクタグループ管理情報及びグループ内管理情報について、セクション内における物理セクタと論理セクタとのマッピングと合わせて説明する。

図８Ａ中の１段目には、８キロバイト相当のデータブロックである物理セクションＰＳ内に格納された３２個の物理セクタの並び順を図示している。本例において、物理セクションＰＳ内に格納された物理セクタは、物理セクタアドレスＰＳＴ０〜３１で特定される。物理セクションＰＳ内において、３２個の物理セクタは、例えば物理セクタアドレスの昇順に格納されている。図８Ａ中の１段目では、物理セクタアドレスＰＳＴ０の物理セクタを先頭として、物理セクタアドレスＰＳＴ３１の物理セクタまでの３２個のセクタがこの順に並んでいる。本実施形態において、物理セクション内における物理セクタの割り付けは固定であり、物理セクション内での物理セクタの並び順も固定である。したがって、例えば物理セクションＰＳ内の３２個の物理セクタは全て、同じ論理セクション（本例では、論理セクションＬＳ）に対応付けられる。

また、図８Ａ中の２〜４段目には、物理セクションＰＳとマッピングされた論理セクションＬＳ内の３２個の論理セクタの並び順を図示している。本例において、論理セクションＬＳ内に格納された論理セクタは、論理セクタアドレスＬＳＴ０〜３１で特定される。上述のように、セクタ管理情報は、論理セクタを８個単位の４つのセクタグループに区切り、このセクタグループ単位で、論理セクタと物理セクタとのマッピングを管理している。図８Ａ中２〜４段目では、理解を容易にするため、論理セクションＬＳ内の３２個の論理セクタを８個×４セクタグループ（セクタグループ００〜０３）に分けて図示している。

本例において、セクタグループ００は、論理セクションＬＳ内の論理セクタアドレスの上位８番目まで（論理セクタアドレスＬＳＴ０〜７）に対応する論理セクタを含み、セクタグループ０１は、論理セクタアドレスの上位９番目から１６番目まで（論理セクタアドレスＬＳＴ８〜１５）に対応する論理セクタを含み、セクタグループ０２は、論理セクタアドレスの上位１７番目から２４番目まで（論理セクタアドレスＬＳＴ１６〜２３）に対応する論理セクタを含み、セクタグループ０３は、論理セクタアドレスの上位２５番目から３２番目まで（論理セクタアドレスＬＳＴ２４〜３１）に対応する論理セクタを含んでいる。また、セクタグループ内の論理セクタの割り付けは固定である。

また本実施形態において、論理セクション内の論理セクタの割り付けは、物理セクタと同様に固定であり、さらに各セクタグループ内の論理セクタの割り付けも固定である。一方で、論理セクション内における論理セクタの並び順は、セクタグループごと又はセクタグループ内の個々の論理セクタについて可変となっている。本実施形態においてマッピング情報におけるセクタ管理情報は、物理セクタの並び順（固定）に対する論理セクタのセクタグループ単位での並び順（可変）のシフト数（並び順）を示しており、これにより物理セクタと論理セクタとのセクタグループ単位でのマッピングが可能となっている。

本例において、図８Ａ中の２段目の左側に記載したセクタ管理情報１において、セクタグループ管理情報＝「０」、グループ内管理情報＝「０，０，０，０」である。セクタグループ管理情報及びグループ内管理情報は実際にはビットデータであるが、理解を容易にするため、図８Ａ及び図８Ｂ中では１０進数の数値に置き換えて図示している。セクタグループ管理情報及びグループ内管理情報における各データ（数値）は、論理セクタの並び順に係るシフト数を示している。例えば、シフト数が「０」であることは、物理セクタの並び順に対して、論理セクタの並び順がシフトされていないことを示す。具体的には、セクタグループ管理情報＝「０」は、物理セクタの並び順に対して、セクタグループ００〜０３のセクタグループ単位の並び順がシフトされていないことを示している。

また、グループ内管理情報＝「０，０，０，０」は、セクタグループ００〜０３内のいずれの論理セクタも、物理セクタの並び順に対して配置がシフトされていないことを示している。図８Ａ及び図８Ｂ中では、理解を容易にするため、セクタグループ００〜０３に対応するグループ内管理情報をカンマ区切りで示している。グループ内管理情報の４つデータは、この順に、セクタグループ００〜０３それぞれのシフト数を示している。グループ内管理情報は、実際はセクタグループ００〜０３に対応する３ビットのデータが連続する１２ビットのビット列である。１２ビットのグループ内管理情報は、冒頭から３ビットがセクタグループ００に対応し、以下３ビットずつセクタグループ０１〜０３に対応している。グループ内管理情報はセクタグループごとに３ビットで、セクタグループ内の８個の論理セクタのシフト数を示している。

このように、セクタグループ管理情報＝「０」かつグループ内管理情報＝「０，０，０，０」のセクタ管理情報１は、物理セクションＰＳ内の物理セクタの並び順と、論理セクションＬＳ内の論理セクタの並び順が一致していることを示している。この並び順が一致している状態を、シフト基準状態という。

図８Ａ中の３段目において、セクタ管理情報２は、セクタグループ管理情報＝「１」かつグループ内管理情報＝「０，０，０，０」となっている。セクタグループ管理情報＝「１」は、論理セクタの並び順、具体的にはシフト基準状態に対するセクタグループ００〜０３の並び順が、一方向（本例では論理セクタアドレスの先頭方向）に１つシフトされている１シフト状態であることを示している。本例においてセクタグループ管理情報の１シフト状態では、論理セクションＬＳ内におけるセクタグループの並び順が、セクタグループ０１、０２、０３、００の順に循環的にシフトしている。このように、セクタグループ管理情報は、シフト基準状態に対する４セクタグループのシフト数を示している。なお、セクタ管理情報２において、グループ内管理情報＝「０，０，０，０」であるため、各セクタグループ内における各論理セクタの並び順はシフト基準状態から変更されていない。これは、セクタ管理情報３でも同様である。

シフト基準状態に対して、セクタグループ内の論理セクタの並び順が１シフト状態となることは、すなわち、物理セクタの固定された並び順に対して、論理セクタの並び順がグループ単位で１シフト状態であることを示す。したがって、セクタグループの並び順が１シフト状態の場合、例えばセクタグループ０１内の論理セクタを特定する論理セクタアドレスＬＳＴ８〜１５は物理セクタアドレスＰＳＴ０〜７に、この順でマッピングされ、セクタグループ０２内の論理セクタを特定する論理セクタアドレスＬＳＴ１６〜２３は、物理セクタアドレスＰＳＴ８〜１５に、この順でマッピングされ、セクタグループ０３内の論理セクタを特定する論理セクタアドレスＬＳＴ２４〜３２は物理セクタアドレスＰＳＴ１６〜２３に、この順でマッピングされ、セクタグループ００内の論理セクタを特定する論理セクタアドレスＬＳＴ０〜７は物理セクタアドレスＰＳＴ２４〜３１に、この順でマッピングされる。

また、図示は省略するが、セクタグループ管理情報＝「２」は、シフト基準状態に対するセクタグループ００〜０３の並び順が、論理セクタアドレスの先頭方向に２つシフトされている２シフト状態であることを示す。本例においてセクタグループの２シフト状態では、論理セクションＬＳ内におけるセクタグループの並び順が、セクタグループ０２、０３、００、０１の順に循環的にシフトしている。

また、図８Ａ中の４段目において、セクタ管理情報３は、セクタグループ管理情報＝「３」かつグループ内管理情報＝「０，０，０，０」となっている。セクタグループ管理情報＝「３」は、シフト基準状態に対するセクタグループ００〜０３の並び順が、論理セクタアドレスの先頭方向に３つシフトされている１シフト状態であることを示している。本例においてセクタグループの３シフト状態では、論理セクションＬＳ内におけるセクタグループの並び順が、セクタグループ０３、００、０１、０２の順に循環的にシフトしている。

このように、本実施形態において、セクタグループ管理情報は、セクタグループごとの論理セクション内の論理セクタの並び順（シフト数）を示している。上述のように、セクタグループ管理情報では、物理セクタと論理セクタとのセクタグループ単位でのマッピングを、物理セクタの並び順に対する論理セクタのセクタグループ単位での並び順のシフト数を示すセクタグループ管理情報（２ビット）によって特定することができる。

つまり、アドレスリマッピング部１３２は、第１グループ更新処理によりセクタグループ管理情報を更新することで、マッピング情報の更新を物理セクション内の幾つかの物理セクタごとに行うことができる。ここで、物理セクション内の幾つかの物理セクタとは、セクタグループ内の論理セクタと対応する８個の物理セクタに相当する。すなわち、第１グループ更新処理では、論理セクション内における論理セクタの並び順、つまり物理セクタと論理セクタとのマッピングが、セクタグループ単位（８セクタ単位）で更新される。また、セクタグループ管理情報における並び順のシフト数は、常にシフト基準状態を基準としている。したがって、例えばセクタグループ管理情報が「０」から「３」に更新された場合と、セクタグループ管理情報が「１」から「３」更新された場合とでは、同様に、論理セクタの並び順は３シフト状態（図８Ａ中の４段目参照）となる。

図８Ｂ中の１段目は、図８Ａと同様に、物理セクションＰＳ内に格納された３２個の物理セクタの並び順を図示している。図８Ｂ中の２段目の左側に記載したセクタ管理情報４において、セクタグループ管理情報＝「０」、グループ内管理情報＝「２，０，０，０」である。グループ内管理情報＝「２，０，０，０」は、セクタグループ内の論理セクタの並び順が、セクタグループ００内のみ２シフト状態であり、他のセクタグループ０１〜０３内ではシフト基準状態のままである（シフトしていない）ことを示している。このため、セクタグループ００内における論理セクタの並び順は、シフト基準状態（図８Ａ中２段目参照）に対して、論理セクタアドレスの先頭方向に２つシフトされた２シフト状態となっている。具体的には、２シフト状態では、セクタグループ００内における論理セクタの並び順が、論理セクタアドレスＬＳＴ２〜７，０，１の順に循環的にシフトしている。

なお、セクタ管理情報４においてセクタグループ管理情報は、「０」である。つまり、セクタグループ単位での物理セクタと論理セクタとのマッピングがシフト基準状態のままである。このため、本例において、セクタ管理情報４では、論理セクタと物理セクタとのマッピングは、セクタグループ００にマッピングされた物理セクタアドレスＰＳＴ０〜７の８個の物理セクタそれぞれについてのみ更新される。具体的には、セクタ管理情報４によれば、セクタグループ００内の論理セクタを特定する論理セクタアドレスＬＳＴ２〜７，０，１は、この順に、それぞれ図８Ｂ中１段目に示す物理セクタアドレスＰＳＴ０〜７で特定される物理セクタにマッピングされる。

また、図８Ｂ中の３段目の左側に記載したセクタ管理情報５において、セクタグループ管理情報＝「０」、グループ内管理情報＝「５，０，５，０」である。これは、セクタグループ００，０２内では論理セクタの並び順が５シフト状態であり、他のセクタグループ０１，０３内では論理セクタの並び順がシフト基準状態のままである（シフトしていない）ことを示している。このため、セクタグループ００内における論理セクタの並び順は、シフト基準状態（図８Ａ中２段目参照）に対して、論理セクタアドレスの先頭方向に５つシフトされた５シフト状態となっている。具体的には、セクタグループ００内における論理セクタの並び順が、論理セクタアドレスＬＳＴ５〜７，０〜４の順に循環的にシフトしている。また、同様に、セクタグループ０２内における論理セクタの並び順は５シフト状態となっている。このため、具体的には、セクタグループ０２内における論理セクタの並び順が、論理セクタアドレスＬＳＴ２１〜２３，１６〜２０の順に循環的にシフトしている。

なお、管理情報５では、管理情報４と同様に、セクタグループ管理情報は、「０」である。つまり、セクタグループ００〜０３の並び順はシフト基準状態のままである。このため、セクタグループ００内の論理セクタとセクタグループ００にマッピングされた物理セクタアドレスＰＳＴ０〜７の８個の物理セクタそれぞれ、及びセクタグループ０２内の論理セクタとセクタグループ０２にマッピングされた物理セクタアドレスＰＳＴ１６〜２３の８個の物理セクタそれぞれについて、マッピングが更新される。具体的には、セクタグループ００内の論理セクタアドレスＬＳＴ５〜７，０〜４で特定される８個の論理セクタは、この順に、図８Ｂ中１段目に示す物理セクタアドレス００〜０７で特定される物理セクタにそれぞれマッピングされる。また、セクタグループ０２内の論理セクタアドレスＬＳＴ２１〜２３，１６〜２０で特定される８個の論理セクタは、この順に、図８Ｂ中１段目に示す物理セクタアドレスＰＳＴ１６〜２３で特定される物理セクタにそれぞれマッピングされる。

このように、本実施形態において、グループ内管理情報は、セクタグループ内の論理セクタの循環状態（シフト数）を示している。上述のように、グループ内管理情報は、各セクタグループ内の８個の論理セクタそれぞれと、各セクタグループにマッピングされた８個の物理セクタそれぞれとの一対一のマッピングを、３ビットずつのグループ内管理情報によって管理する。

なお、本技術においてセクタグループの数は、４個に限られず、各セクタグループに同数の論理セクタが含まれていれば４個以下であっても、４個以上であってもよい。セクタグループ単位でのシフト数を示すセクタグループ管理情報は、セクタグループの個数（ｎ個）−１を最大値とする第１数値範囲に設定されていればよい。ただし、セクタグループ管理情報の数値範囲が増えると、セクタグループ管理情報のビット数を増やす必要がある。したがって、マッピング情報の肥大化抑制の観点では、セクタグループ数は４個以下であるとよい。また、セクタグループの数に応じて、セクタグループ内の論理セクタ数も変化する。セクタグループ内での論理セクタのシフト数を示すグループ内管理情報は、セクタグループ内の論理セクタ個数（ｍ個）−１を最大値とする第２数値範囲に設定されればよい。

アドレスリマッピング部１３２は、第２グループ更新処理によりグループ内管理情報を更新することで、マッピング情報の更新を物理セクション内の幾つかの物理セクタ（セクタグループにマッピングされた８個の物理セクタ）それぞれについて行うことができる。すなわち、第２グループ更新処理では、セクタグループ内における論理セクタそれぞれの並び順が更新される。また、グループ内管理情報における並び順のシフト数は、常にシフト基準状態を基準としている。したがって、一のグループ内管理情報（例えばセクタグループ００のグループ内管理情報）が「０」から「２」に更新された場合と、当該グループ内管理情報が「１」から「２」に更新された場合とでは、同様に、セクタ内の論理セクタの並び順は２シフト状態（図８Ｂ中の２段目参照）となる。

本実施形態では、アドレスリマッピング部１３２がセクタグループ管理情報とグループ内管理情報との組合せ（セクタ管理情報）を更新することによって、セクタグループ単位での論理セクタの並び順と、セクタグループ内での論理セクタの並び順とをそれぞれ個別に制御することができる。

セクタグループ更新処理（第１更グループ新処理及び第２グループ更新処理）によって、セクタ管理情報（図７参照）におけるセクタグループ管理情報及びグループ内管理情報が更新されると、セクタグループ管理情報とグループ内管理情報とで生成されるセクション内セクタアドレスが更新される。つまり、アクセス先論理セクションアドレスに基づく論理セクタアドレスから変換される物理セクタアドレスが更新される。

本実施形態においてアドレスリマッピング部１３２は、セクション更新処理と同時に、セクタグループ更新処理（第１グループ更新処理および第２グループ更新処理）を行い得る。つまり、アドレスリマッピング部１３２は、セクション単位でのマッピング情報の更新時には、セクタグループ単位、及びセクタグループ内のそれぞれの論理セクタについてのマッピング情報の更新も合わせて行い得る。したがって、本実施形態によるコントローラ１０においてアドレスリマッピング部１３２は、マッピング情報におけるマッピングの階層（セクション、セクション内のセクタグループ、セクタグループ内のセクタ）が異なる、複数種類のアドレスリマッピング処理を合わせて実行可能に構成される。またマッピングの階層の違いは、マッピング情報の更新規模の違いにも相当する。マッピング情報の更新規模は、セクション→セクタグループ→セクタグループ内の各セクタ、の順に小さくなっている。

アドレスリマッピング部１３２は、セクタグループ更新処理における第２グループ更新処理のみを単独で実行し、アクセス対象の物理セクタのマッピング情報においてグループ内管理情報を単独で更新する場合もある。

本実施形態において、セクション更新処理とセクタグループ更新処理（第１グループ更新処理及び第２グループ更新処理）のいずれも、不揮発性メモリ２０へのアクセス（書込みアクセス及び読出しアクセス）ごとに確率論的に実行される。

本実施形態に係るコントローラ１０において、アドレスリマッピング確率のうち、第２グループ更新処理を実行する確率である第２アドレスリマッピング確率は、書込みアクセスごとに０．０２５％であればよく、読出しアクセスごとに０．０１％であればよい。これに対し、アドレスリマッピング確率のうち、セクション更新処理を実行する確率である第１アドレスリマッピング確率は、アクセス（書込みアクセス及び読出しアクセス）ごとに第２アドレスリマッピング確率の８分の一の確率であればよい。具体的には、第１アドレスリマッピング確率は、書込みアクセスごとに０．００３１２５％であればよく、読出しアクセスごとに０．００１２５％であればよい。

このように、アドレスリマッピング部１３２がアドレスリマッピング処理を行うアドレスリマッピング確率の値は、アクセス制御部１１０が行うアクセスが書込みアクセス又は読出しアクセスのいずれであるかによって異なっていてもよい。

データ反転部１３４は、メモリセルＭＣに書込むデータ（書込みデータ）を反転させて、不揮発性メモリ２０内における各メモリセルＭＣのセット処理回数とリセット処理回数とを平均化するデータ反転処理を行う。具体的には、データ反転部１３４は、データ反転処理として、書込みアクセス対象の物理セクタに属するメモリセルＭＣに書込まれる書込みデータ内のビットを反転する。本実施形態においてデータ反転部１３４は、アクセス制御部１１０による書込みアクセスごとに、所定の反転実行確率で、データ反転処理を行う。この所定の反転実行確率が、第２の確率の一例である。つまり、本実施形態におけるデータ反転処理は、不揮発性メモリ２０へのアクセス（本例では、書込みアクセス）ごとに確率論的に実行される。

本実施形態に係るコントローラ１０において、反転実行確率は４０％以上６０％以下の範囲であればよく、５０％であるとさらに好適である。

また、データ反転部１３４は、書込みアクセス時において、データ反転処理を行ったか否かを示すデータ反転情報を書込みデータに付加する。具体的には、データ反転部１３４は、データ反転処理を実行したか否か示す１ビットの反転フラグ（ＩＶ）を生成する。例えば、ＩＶ＝「０」はデータ反転処理が実行されず、書込みデータが反転されていないことを示す。また、ＩＶ＝「１」は、データ反転処理が実行され、書き込みデータが反転されていることを示す。書込みデータにＩＶが付加されて不揮発性メモリ２０内に記憶されることで、読出し時において当該セクタデータを反転前の状態に復号することができる。ＩＶは、データ反転処理の処理結果、つまりデータ反転の実行有無に基づいて生成されていればよい。ＩＶは、例えばデータ反転部１３４によって書込みデータに付加されてもよいし、データ反転処理結果（例えば、データ反転実行無し＝「０」、データ反転実行有り＝「１」）に基づいて、アクセス制御部１１０、またはコントローラ１０によって書込みデータに付加されてもよい。

リフレッシュ部１３６は、不揮発性メモリ２０内においてアクセス対象のメモリセルＭＣのうちＬＲＳにある全てのメモリセルＭＣを一旦ＨＲＳに変化させて、ＬＲＳでの連続読み出しを防止するリフレッシュ処理を行う。このリフレッシュ処理が、抵抗状態変更処理の一例である。具体的には、本実施形態においてリフレッシュ部１３６は、リフレッシュ処理として、コントローラ１０による不揮発性メモリ２０へのアクセス（書込みアクセス及び読出しアクセス）ごとに、所定のリフレッシュ実行確率でアクセス対象の物理セクタに対応するメモリセルＭＣをリフレッシュする処理を行う。この所定のリフレッシュ実行確率が、第３の確率の一例である。つまり、本実施形態におけるリフレッシュ処理は、不揮発性メモリ２０へのアクセス（本例では、書込みアクセス）ごとに確率論的に実行される。本実施形態におけるリフレッシュ処理は、アクセス対象の物理セクタに対応するメモリセルＭＣが有する抵抗変化素子ＶＲのうち、ＬＲＳ（低抵抗状態）の抵抗変化素子ＶＲを、ＨＲＳ（高抵抗状態）に変化させる処理である。

本実施形態による半導体記憶装置１における不揮発性メモリ２０の特性、すなわち、連続読出し基準回数が１万回程度であることを考慮すると、本技術に係るコントローラ１０において、リフレッシュ実行確率は例えば０．２５％であるとよい。

乱数生成部１３８は、所定の数値範囲内で乱数を生成する乱数生成処理を実行する。乱数生成部１３８が生成した乱数は、摩耗平準化処理部１３０の各処理部（アドレスリマッピング部１３２、データ反転部１３４及びリフレッシュ部１３６）において、摩耗平準化処理（アドレスリマッピング処理、データ反転処理、及びリフレッシュ処理）の実行有無の決定に用いられる。

ＥＣＣ処理部１２０は、パリティチェックにより、データに発生したエラー（符号誤り）を検出し、これを訂正するための処理を行う。本例では、ＥＣＣ処理部１２０は、アドレス指定された、複数のバンクＢからなる物理セクタへのアクセス時に、セクタデータに対してＥＣＣ符号化／復号化処理を行う。ＥＣＣ処理部１２０は、例えば、ＥＣＣエンコーダ１２２とＥＣＣデコーダ１２４とを含む。ＥＣＣ処理部１２０は、典型的には、ランダムエラー及び少数ビットのスタック不良及びＲＤ不良によるエラーに対処する。

ＥＣＣエンコーダ１２２は、物理セクタに対してデータを書き込む際に、パリティビットを生成し、これを該データに付加する。例えば、コントローラ１０が、図示しないホストから実データ及びメタデータからなる書込みデータを受信すると、該データに基づいてＬＡ／ＩＶを生成する。これを受けて、ＥＣＣエンコーダ１２２は、実データ、メタデータ及びＬＡ／ＩＶをペイロードとして、ＢＣＨ符号に基づいて、パリティを生成する。このパリティにより、コントローラ１０は、例えば３１３バイトあたり合計３０ビットまでのエラーを訂正し得る。本例では、書込み時のエラーは、例えば３１３バイトあたり１２ビットまで訂正されるものとし、したがって、ランダムエラーは１８ビットまで訂正され得る。

ＥＣＣデコーダ１２４は、セクタからデータを読み出す際に、付加されているパリティに基づいて、エラーチェックを行い、検出されたエラーを訂正して、データを復旧する。本例では、読み出し時のエラーは、例えば３１３バイトあたり１８ビットまで訂正し得る。

本技術の不揮発性メモリ２０は、上述したように、タイルＴ群をマイクロコントローラ７０のアクセス制御単位とした複数のメモリパッケージから構成される。不揮発性メモリ２０は、例えば、ユーザデータ２２０と各種の管理データとを格納する。各種の管理データは、例えば、バックアップされたアドレス変換テーブル２１０と、スペアデータ２４０とを含む。各種の管理データは、後述する。

アドレス変換テーブル２１０は、図示しないホストから受信されたアクセスコマンドが示す論理アドレスを、不揮発性メモリ２０上の物理セクタアドレスに変換するためのマッピング情報を格納したテーブルである。アドレス変換テーブル２１０はバックアップ用のアドレス変換テーブルであって、半導体記憶装置１の動作中、ワークメモリ３０に展開され、作業用アドレス変換テーブル３１０として保持される。なお、アドレス変換テーブル２１０のダウンサイジングのため、アドレス変換テーブル２１０において扱われるアドレス単位は、ＥＣＣ処理に適合したセクタサイズ（本例では３２０バイト）よりも大きくても良い。本例では、アドレス変換テーブル２１０のアドレス単位を８キロバイトのセクション単位とし、アドレス変換テーブル２１０における１アドレスに、３２組の実データ（各２５６バイト）と、パリティと、パッチとを含んでも良い。

アドレス変換テーブル２１０と作業用アドレス変換テーブル３１０とは、半導体記憶装置１の動作中、コントローラ１０の制御の下、同期される。これにより、コントローラ１０は、作業用アドレス変換テーブル３１０を参照することで、アドレス変換テーブル２１０に格納されているマッピング情報と同等の情報を高速で参照可能となる。さらに、半導体記憶装置１は、アドレス変換テーブル２１０と作業用アドレス変換テーブル３１０との同期により、突発的な電源断時にもアドレス変換テーブル３１０内のマッピング情報を復旧可能であり、動作信頼性を向上することができる。

バックアップ用のアドレス変換テーブル２１０には、インデックスとエントリで構成されるマッピング情報（図７参照）が複数保持されている。アドレス変換テーブル２１０は、マッピング情報における物理セクションアドレスをインデックス（索引）とし、インデックスに紐つくエントリとして、物理セクションアドレスにマッピング（対応付け）された論理セクションアドレス及びセクタ管理情報を保持している。つまり、アドレス変換テーブル２１０は、論理アドレスを索引として物理アドレスを取得する形式のアドレス変換テーブルに対して、物理セクションアドレスを索引とする逆引きテーブルである。アドレス変換テーブル２１０は、例えばエントリの参照時において、テーブル内を探索することなく、インデックス（物理セクションアドレス）によってエントリの格納位置を特定し、その格納位置を直接アクセスすることで、効率的にエントリ（論理セクションアドレス及びセクタ管理情報）を取得することができる。

スペアデータ２４０は、セクタ内の固定不良の発生数に応じて、当該セクタごと代替するために用いるデータである。より具体的には、例えばセクタ内の不良セルのエラーを訂正するＥＣＰエンジン（不図示）により訂正され得るエラーの所定のビット数（例えば５６ビット）を超えるビット数のエラーが発生した場合、当該セクタに格納されるべきデータがスペアデータとして記憶される。

本例のワークメモリ３０は、上述したように、不揮発性メモリ２０に格納された管理データの全部又は一部を一時的に保持する。ワークメモリ３０は、半導体記憶装置１の高速化及び摩耗防止のため、設けられている。ワークメモリ３０は、少なくとも作業用アドレス変換テーブル３１０を含み構成され得る。

作業用アドレス変換テーブル３１０は、不揮発性メモリ２０に保持されたバックアップ用のアドレス変換テーブル２１０の実質的なコピーである。ここでいう「実質的なコピー」とは、データフォーマットを問わず、元データの内容に意味的に同じであるデータをいう。例えば、作業用アドレス変換テーブル３１０が、圧縮形式や冗長形式のデータのアドレス変換テーブル２１０から復元されたものである場合、それは、実質的なコピーであるといえる。半導体記憶装置１の起動により、アクセス制御部１１０の制御の下、不揮発性メモリ２０から読み出されたアドレス変換テーブル２１０は、ワークメモリ３０上に作業用アドレス変換テーブル３１０として保持される。本実施形態において、マッピング情報の参照は通常、ワークメモリ３０上の作業用アドレス変換テーブル３１０に対して行われる。バックアップ用のアドレス変換テーブル２１０は、作業用アドレス変換テーブル３１０が更新された場合のみ更新される。

図９は、本技術の一実施形態に係る不揮発性メモリの情報空間を説明するための図である。同図に示すように、不揮発性メモリ２０の物理セクションは、アドレス変換テーブル２１０を介して論理セクションにマッピングされ、論理セクションは、データコンテンツに関連付けられる。

同図に示すように、データコンテンツは、複数のセクタ（本例では３２個）の何れかにセクタデータとして格納される。ユーザセクションは、データコンテンツのうちのユーザデータ（実データ及びメタデータ）を関連付けて格納している。スペアセクションは、代替されるべきスペアセクタを関連付けて格納している。不良セクションは、固定不良（ハードエラー）が発生した物理アドレスが示していたデータを関連付けて格納している。アドレス変換テーブルセクションは、アドレス変換テーブル２１０を関連付けて格納している。なお、アドレス変換テーブルセクションと物理セクションとのマッピングは固定されている。つまり、物理セクションは、アドレス変換テーブル２１０によって通常の論理セクション（ユーザセクション、スペアセクション及び不良セクション）と任意にマッピング可能な通常の物理セクションと、アドレス変換テーブル自体を格納し、アドレス変換テーブルセクションとのマッピングが固定されたマッピング固定の格納用の物理セクションとに分けられる。

アドレス変換テーブルセクションと物理セクションとのマッピングが固定されていることで、半導体記憶装置１の起動時においてコントローラ１０は、アドレス変換テーブルを参照することなく物理セクションからバックアップ用のアドレス変換テーブル２１０読み出して、ワークメモリ３０上に作業用アドレス変換テーブル３１０を展開することができる。マッピング固定の物理セクションにマッピングされたアドレス変換テーブルセクションは、図示しないホストにおいて利用可能な論理アドレスとマッピングされていないため、ホスト側からは参照できない。したがって、アドレス変換テーブルセクションと物理セクションとのマッピングが固定されてもホスト側からの悪意あるアクセス等による影響は受けない。

なお、本実施形態において、セクション（物理セクション、論理セクション）のサイズは、８キロバイトとしたが、本技術はこれに限られない。セクションのサイズは、半導体記憶装置１の仕様や、不揮発性メモリ２０とワークメモリ３０とのコスト比に応じて、適宜変更され得る。例えば、セクションのサイズが大きい程、作業用アドレス変換テーブル３１０のデータ量が小さくなり、容量の小さいワークメモリ３０に展開することができる。一方、セクションのサイズが小さい程、アドレスリマッピング処理における１回のマッピング更新時に、アクセスするデータ量が小さくなり、アドレスリマッピング処理の実行に伴う、パフォーマンス低下を抑制できる。さらに、セクションのサイズが小さい場合には、スペアセクションの単位を小さくできるため、例えば書込み不良時の救済率が向上する。

図１０Ａ及び図１０Ｂは、本実施形態に係る半導体記憶装置１におけるデータの書込み処理の一例を説明するためのフローチャートである。

当該書込み処理は、以下で説明されるように、摩耗平準化処理（アドレスリマッピング処理、データ反転処理及びリフレッシュ処理）を含む。

当該書込み処理は、例えば、コントローラ１０が図示しないホストから通常の書込みアクセスコマンドを受信した場合に実行される。すなわち、図１０Ａに示すように、コントローラ１０が書込みコマンドを受信すると、アクセス制御部１１０がアドレス変換処理により、書き込み先の物理セクタの物理セクタアドレスを取得する。具体的には、アクセス制御部１１０は、ワークメモリ３０上の作業用アドレス変換テーブル３１０を参照し、アクセス先論理セクションアドレス（ここでは、書込み先の論理セクションアドレス）を変換して書込み先の物理セクタアドレスを取得する（Ｓ１００１）。

アクセス制御部１１０は、例えばアクセス先論理セクションアドレスと、書込み先の物理セクタアドレスを摩耗平準化処理部１３０に出力する。この出力に基づいて、摩耗平準化処理部１３０に含まれるアドレスリマッピング部１３２は、アドレスリマッピング処理の制御を行う（Ｓ２０００）。データの書込み処理に伴うアドレスリマッピング処理の制御については、後述する。アドレスリマッピング部１３２は、アドレスリマッピング処理の制御を行うと、処理結果を摩耗平準化処理部１３０に出力する。アドレスリマッピング処理の処理結果は、例えばアドレスリマッピング処理の実行有無を示すフラグ情報である。

アドレスリマッピング処理結果の出力に基づいて、摩耗平準化処理部１３０に含まれるデータ反転部１３４はデータ反転処理の制御を開始する。具体的には、データ反転部１３４は、乱数生成部１３８からデータ反転処理の実行有無を決定するためのデータ反転決定乱数を取得する（Ｓ１００２）。データ反転乱数を取得すると、データ反転部１３４は、取得した乱数が実行数値範囲に含まれるか否かを判定する（Ｓ１００３）。ここで、実行数値範囲とは、乱数生成部１３８が生成可能なデータ反転乱数の数値範囲（０〜ｎ）と同一の数値範囲のうち、反転実行確率（例えば５０％）に相当する個数の数値からなる数値範囲である。データ反転部１３４は、取得したデータ反転決定乱数が実行数値範囲内に含まれると判定すると（Ｓ１００３のＹｅｓ）、書込みデータのデータ反転処理を行う（Ｓ１００４）。これにより、書込みアクセスごとに例えば５０％の反転実行確率に基づいて、確率論的にデータ反転処理が実行される。

具体的には、データ反転部１３４は、書込みデータのデータ反転処理として、書込みデータ内のビット値を反転（「１」→「０」、「０」→「１」）する処理を行う。データ反転時において、書込みデータは、書込みアクセスコマンドとともにホストから受信した２５６バイトの実データ及び８バイトのメタデータからなるデータである。本実施形態においてデータ反転部１３４は、データ反転処理において書込みデータの全ビット値を反転する。

なお、データ反転部１３４は、データ反転処理において書込みデータのうち一部のビットを反転するように構成されてもよい。この場合、いずれのビットを反転するかは、例えば乱数生成部１３８が生成する乱数に基づいて無作為に決定されてもよい。

データ反転部１３４は、データ反転処理を行うと、データ反転処理が実行され、書き込みデータが反転されていることを示す反転フラグＩＶ（例えば「１」）を生成する（Ｓ１００５）。一方、データ反転部１３４は、取得したデータ反転決定乱数が実行数値範囲内に含まれていないと判定すると（Ｓ１００３のＮｏ）、データ反転処理が実行されておらず書き込みデータが反転していないことを示す反転フラグＩＶ（例えば「０」）を生成する（Ｓ１００６）。生成された反転フラグＩＶは、摩耗平準化処理部１３０を介してアクセス制御部１１０に出力される。

以上のようにして、データ反転部１３４は確率論的にデータ反転処理の制御（Ｓ１００２〜Ｓ１００６）を実行し、書込みデータのアクセスパターンに偏りがある場合でも、メモリセルＭＣの書き換え回数を改善するとともに、各メモリセルＭＣがＬＲＳとなる確率を低減して、書込み摩耗及び読出し摩耗に対処する。

アクセス制御部１１０は、反転フラグＩＶが出力されると３１ビットの論理セクタアドレスＬＡと合わせて、反転フラグＩＶを書込みデータに付加する（Ｓ１００７）。これにより書込みデータには新たに４バイト（３２ビット）のデータ（ＬＡ＋ＩＶ）が付加される。

書込みデータに付加された論理セクタアドレスは、半導体記憶装置１内の通信路やワークメモリ３０上におけるデータの不具合（例えばデータ化け）の検出、訂正に用いられる。例えば、アクセス制御部１１０は物理セクタへのアクセス時において、アクセス対象の物理セクタ内のデータに付加された論理セクタアドレスと、受信した論理アドレスに基づいて作業用アドレス変換テーブル３１０から取得した論理セクタアドレスとが一致するか否かを判定する。ここで、当該２つの論理セクタアドレスが一致しない場合、アクセス制御部１１０は半導体記憶装置１内の通信路やワークメモリ３０上にデータの不具合（例えばデータ化け）があると判定し、データ不具合を訂正することができる。

次に、アクセス制御部１１０は、ＥＣＣエンコーダ１２２に書込みデータを出力して、書込みデータにパリティを付加する（図１０ＢのＳ１００８）。ＥＣＣエンコーダ１２２は、出力された書込みデータについて、実データ、メタデータ及びＬＡ／ＩＶをペイロードとして、ＢＣＨ符号に基づいて、パリティを生成する。アクセス制御部１１０は、書込みデータにパリティが付加されると、書込みデータを摩耗平準化処理部１３０に出力する。これに基づいて、摩耗平準化処理部１３０のリフレッシュ部１３６は、リフレッシュ処理の制御を開始する。

具体的には、リフレッシュ部１３６は、乱数生成部１３８からリフレッシュ処理の実行有無を決定するためのリフレッシュ決定乱数を取得する（Ｓ１００９）。リフレッシュ部１３６は、リフレッシュ決定乱数を取得すると、取得した乱数が実行数値範囲に含まれるか否かを判定する（Ｓ１０１０）。ここで、実行数値範囲は、乱数生成部１３８が生成可能なデータ反転乱数の数値範囲（０〜ｎ）と同一の数値範囲のうち、リフレッシュ実行確率（例えば０．２５％）に相当する個数の数値からなる数値範囲である。リフレッシュ部１３６は、取得したリフレッシュ決定乱数が実行数値範囲内に含まれると判定すると（Ｓ１０１０のＹｅｓ）、不揮発性メモリ２０にリフレッシュコマンドを発行する（Ｓ１０１１）。これにより、アクセス対象の物理セクタに属するメモリセルＭＣに書込みデータが書き込まれる書込みアクセスごとに例えば０．２５％のリフレッシュ実行確率に基づいて、確率論的にリフレッシュ処理が実行される。リフレッシュ処理を実行すると、リフレッシュ部１３６は、摩耗平準化処理部１３０を介してアクセス制御部１１０に、リフレッシュ処理を行った旨の処理結果（例えば「１」）を出力する。

本実施形態において、リフレッシュコマンドは、ＬＲＳにあるメモリセルＭＣを、一旦ＨＲＳに変化させた上で、データを書込むためのコマンドである。リフレッシュコマンドの発行に伴い、リフレッシュ部１３６は、書込みデータを不揮発性メモリ２０に発行する。これにより、リフレッシュ処理とともに書込みデータが不揮発性メモリ２０に書込まれる。書込みデータは、例えば３２０バイトである。具体的には、書込みデータは３２バイトのページに１０分割され、アクセス対象の物理セクタに属する複数のメモリセルＭＣに書込まれる。

一方、リフレッシュ部１３６は、取得したリフレッシュ決定乱数が実行数値範囲内に含まれないと判定すると（Ｓ１０１０のＮｏ）、摩耗平準化処理部１３０を介してアクセス制御部１１０に、リフレッシュ処理を行っていない旨の処理結果（例えば「０」）を出力する。アクセス制御部１１０は、当該処理結果に基づいて、書込みデータとともに書込みコマンドを不揮発性メモリ２０に発行する（Ｓ１０１２）。これにより、書込みコマンドによって書込みデータがアクセス対象の物理セクタに属する複数のメモリセルＭＣに書込まれる。

本実施形態において、リフレッシュコマンドは、リフレッシュ処理専用のコマンドとしてコントローラ１０に実装されていることが望ましい。具体的には、リフレッシュコマンドは、アクセス対象の物理セクタに対応するメモリセルＭＣにデータを書き込む書込みアクセス時に、アクセス制御部１１０が発行する書込みコマンド及びアクセス対象の物理セクタに対応するメモリセルＭＣからデータを読出す読出しアクセス時にアクセス制御部１１０が発行する読出しコマンドとは別個のコマンドであるとよい。これにより、コントローラ１０は、リフレッシュ処理の高速化を図ることができる。なお、本技術はこれに限られず、リフレッシュ処理は、例えば、通常の読出しコマンドまたは書込みコマンドに、データ装填コマンドを組み合わせて発行することで実現してもよい。ここで、データ装填コマンドは、コントローラ１０からのデータ入力なしに、所定のデータ（全ビット「０」または全ビット「１」））をメモリセルに書込むコマンドである。

以上のようにして、リフレッシュ部１３６は、確率論的にリフレッシュ処理の制御（Ｓ１００９〜Ｓ１０１１）を実行して、各メモリセルＭＣの連続読出し回数が連続読出し基準回数に達する確率を低減し、連続読出しによる書込み不良に対処する。

次に、不揮発性メモリ２０へのデータ書き込みが行われると、アクセス制御部１１０は、エラー数の確認を行う（Ｓ１０１３）。アクセス制御部１１０は、リフレッシュコマンドまたは書込みコマンドの発行後、所定の時間の経過を待って、モードレジスタ読出しコマンドを発行して、書込みデータ中の書込みできなかったビット数（エラー数）を確認する。つまり、モードレジスタ読出しコマンドにより、直前の書込みコマンドまたはリフレッシュコマンドの実行によって物理セクタ内の書込み不良が発生したメモリセルＭＣの数が取得される。

次に、アクセス制御部１１０は、確認したエラー数が、所定数（例えば１３ビット数）以上であるか否かを判定する（Ｓ１０１４）。エラー数が１２ビット数以下の場合（Ｓ１０１４のＮｏ）、当該エラーは、ＥＣＣ処理により訂正されることになる、エラー訂正後、アクセス制御部１１０は、書込み処理を終了する。一方、アクセス制御部１１０は、エラー数が所定数以上であると判定した場合（Ｓ１０１４のＹｅｓ）、代替処理を実行する（Ｓ１０１５）。代替処理においてアクセス制御部１１０は、書込みデータの書込み先をスペアデータ２４０に格納されているスペアセクタを示す物理セクタアドレスに割り当てる。アクセス制御部１１０は、代替処理後、再度書込みデータへのパリティ付加（Ｓ１００８）以降の処理を実行する。

以上のようにして、コントローラ１０のアクセス制御部１１０は、ある物理セクタについて、摩耗平準化処理を実行した上で、データ書込み処理を実行する。

図１１Ａは本実施形態に係る半導体記憶装置１におけるアドレスリマッピング処理の一例を説明するためのフローチャートである。また、図１１Ｂは、本実施形態に係る半導体記憶装置１におけるアドレスリマッピング処理のうち、セクション更新処理の一例を説明するためのフローチャートである。ここで、図１１Ａ及び図１１Ｂを参照して、上述のデータ書込み処理時における、アドレスリマッピング処理の制御（Ｓ２０００）について説明する。

アドレスリマッピング部１３２は、アクセス制御部１１０がアクセス先論理セクションアドレスと、書込み先の物理セクタアドレスを摩耗平準化処理部１３０に出力すると（図１０ＡのＳ１００１）、この出力に基づいて、セクション更新処理の実行有無を決定するためのセクション更新決定乱数を取得する（Ｓ２００１）。セクション更新決定乱数を取得すると、アドレスリマッピング部１３２は、取得した乱数が実行数値範囲に含まれるか否かを判定する（Ｓ２００２）。ここで、実行数値範囲とは、乱数生成部１３８が生成可能なセクション更新決定乱数の数値範囲（０〜ｎ）と同一の数値範囲のうち、書込みアクセス時における第１アドレスリマッピング確率（例えば０．００３１２５％）に相当する個数の数値からなる数値範囲である。アドレスリマッピング部１３２は、取得したセクション更新決定乱数が実行数値範囲内に含まれると判定すると（Ｓ２００２のＹｅｓ）、セクション更新処理を行う（Ｓ３０００）。これにより、書込みアクセスごとに例えば０．００３１２５％の第１アドレスリマッピング確率に基づいて、確率論的にセクション更新処理の制御が実行される。

このように、アドレスリマッピング部１３２は、アクセスごと（本例では、書込みアクセスごと）に、乱数生成部１３８が生成した乱数に基づいてアドレスリマッピング処理（本例では、セクション更新処理）を行うか否かを決定する。

ここで、図１１Ｂを参照してセクション更新処理について説明する。アドレスリマッピング部１３２は、セクション更新処理において、まず作業用アドレス変換テーブル３１０から、無作為に、一のマッピング情報を取得する（Ｓ３００１）。ここで取得するマッピング情報は、アクセス制御部１１０のアクセス対象の物理セクタに対応するマッピング情報でなければよい。ここで、アドレスリマッピング部１３２は、例えば乱数生成部１３８が生成する乱数に基づいて、取得対象の一のマッピング情報を決定してもよい。例えばアドレスリマッピング部１３２は、作業用アドレス変換テーブル３１０内の論理セクションアドレスに相当する数値範囲の乱数を乱数生成部１３８から取得し、取得した乱数値が示す論理セクションアドレスに紐付くマッピング情報を取得してもよい。

続いて、アドレスリマッピング部１３２は、作業用アドレス変換テーブル３１０を更新して、セクションアドレスのマッピングを更新する（Ｓ３００２）。具体的には、アドレスリマッピング部１３２は、アクセス先論理セクションアドレス（例えば「ＬＳ００１」）にマッピングされた物理セクションアドレス（例えば、「ＰＳ００１」）を、無作為に取得した一のマッピング情報における物理セクションアドレス（例えば「ＰＳ００２」）にマッピングする。さらに、アドレスリマッピング部１３２は、アクセス先論理セクションアドレス（ＬＳ００１）にマッピングされていた物理セクションアドレス（「ＰＳ００１」）を、無作為に取得した一のマッピング情報における論理セクションアドレス（例えば「ＬＳ００２」）にマッピングする。これにより、アクセス対象の物理セクタを特定する一の論理セクションアドレス（ＬＳ００１）に対応付く一の物理セクションアドレス（ＰＳ００１）が、一の物理セクションアドレスと異なる無作為に選択した他の物理セクションアドレス（ＰＳ００２）で置き換えられる。

アドレスリマッピング部１３２は、セクションアドレスのマッピングを更新すると、セクション単位でのデータの入れ替えを行い（Ｓ３００３）、アドレスリマッピング更新処理の制御に戻る。具体的には、アドレスリマッピング部１３２はアクセス先論理セクションアドレス（「ＬＳ００１」）にマッピングされていた更新前の物理セクションアドレス（「ＰＳ００１」）が示す物理セクション内の物理セクタのデータと、新たにマッピングされた更新後の物理セクションアドレス（「ＰＳ００２」）が示す物理セクション内の物理セクタのデータとを入れ替える。これにより、無作為に選択した他の物理セクションアドレス（ＰＳ００２）で特定される物理セクタに記憶されたデータが、更新前の物理セクションアドレス（「ＰＳ００１」）で特定される物理セクタに記憶されたデータに置き換えられる。

図１１Ａに戻って、アドレスリマッピング部１３２はセクション更新処理を実行すると、上述の第１グループ更新処理を実行して、作業用アドレス変換テーブル３１０のマッピング情報におけるセクタグループ管理情報を更新する（Ｓ２００３）。具体的には、アドレスリマッピング部１３２は、アクセス先論理セクションアドレス（「ＬＳ００１」）に対応するセクタグループ管理情報を更新する。アドレスリマッピング部１３２は、第１グループ更新処理におけるセクタグループ管理情報の更新値を無作為に決定する。アドレスリマッピング部１３２は、第１グループ更新処理時において、上述の第１数値範囲内の乱数を乱数生成部１３８から取得し、取得された乱数を、セクタグループ管理情報の更新値としてもよい。アドレスリマッピング部１３２は第１グループ更新処理を実行すると、上述の第２グループ更新処理を実行して、作業用アドレス変換テーブル３１０のマッピング情報におけるグループ内管理情報を更新する（Ｓ２００６）。

一方、アドレスリマッピング部１３２は、取得したセクション更新決定乱数が実行数値範囲内に含まれていないと判定すると（Ｓ２００２のＮｏ）、第２グループ更新処理の実行有無を決定するための第２グループ更新処理決定乱数を取得する（Ｓ２００４）。第２グループ更新処理決定乱数を取得すると、アドレスリマッピング部１３２は、取得した乱数が実行数値範囲に含まれるか否かを判定する（Ｓ２００５）。ここで、実行数値範囲とは、乱数生成部１３８が生成可能な第２グループ更新処理決定乱数の数値範囲（０〜ｎ）と同一の数値範囲のうち、書込みアクセス時における第２アドレスリマッピング確率（例えば０．０２５％）に相当する個数の数値からなる数値範囲である。アドレスリマッピング部１３２は、取得した第２グループ更新処理決定乱数が実行数値範囲内に含まれると判定すると（Ｓ２００５のＹｅｓ）、上述の第２グループ更新処理を実行して、作業用アドレス変換テーブル３１０のマッピング情報におけるグループ内管理情報を更新する（Ｓ２００６）。
第２グループ更新処理におけるグループ内管理情報の更新値は、無作為に決定される。例えば、アドレスリマッピング部１３２は、第２グループ更新処理時において、上述の第２数値範囲内の乱数を乱数生成部１３８から取得し、取得された乱数を、グループ内管理情報の更新値としてもよい。

アドレスリマッピング部１３２は、グループ内管理情報を更新すると、不揮発性メモリ２０上のバックアップ用のアドレス変換テーブル２１０を更新して、作業用アドレス変換テーブル３１０と同期する（Ｓ２００７）。本例においてアドレスリマッピング部１３２は、アドレス変換テーブル２１０を更新すると、データ書込み処理のＳ１００２（図１０Ａ参照）に戻る。

逆引きテーブルであるバックアップ用のアドレス変換テーブル２１０は、アドレスリマッピング処理によってアクセス対象の物理セクタが平準化されることに伴い、参照回数が平準化される。このため、図９に示すように、マッピングが固定された領域に格納されていても、アドレス変換テーブル２１０のデータを記憶するメモリセルＭＣの摩耗を平準化することができる。

以上のようにして、アドレスリマッピング部１３２は、アドレス変換テーブル２１０を更新して、セクション単位、セクタグループ単位、またはセクタグループ内の論理セクタ単位で、特定のセクタへのアクセス集中によるメモリセルＭＣの書込み摩耗に対処するためのアドレスリマッピング処理を実行する。

図１２は、本技術の一実施形態に係る半導体記憶装置１におけるデータの読出し処理の一例を説明するためのフローチャートである。当該読出し処理は、以下で説明されるように、摩耗平準化処理を含む。当該読出し処理は、例えば、コントローラ１０が図示しないホストから通常の読出しアクセスコマンドを受信した場合に実行される。

すなわち、同図に示すように、コントローラ１０が読出しコマンドを受信すると、アクセス制御部１１０がアドレス変換処理により、読出し先の物理セクタの物理セクタアドレスを取得する。具体的には、アクセス制御部１１０は、ワークメモリ３０上の作業用アドレス変換テーブル３１０を参照し、アクセス先論理セクションアドレス（ここでは、読出し先の論理セクションアドレス）を変換して読出し先の物理セクタアドレスを取得する（Ｓ１２０１）。

次に、アクセス制御部１１０は、読出しコマンドに基づく読出し先の物理セクタアドレスからデータの読み出しを行う（Ｓ１２０２）。アクセス制御部１１０が発行した読出しコマンドによって不揮発性メモリ２０の読出し先の物理セクタからデータが読み出されると、これを受けて、アクセス制御部１１０は、ＥＣＣ処理部１２０のＥＣＣデコーダ１２４に読出しデータを出力してＥＣＣ復号化を行う（Ｓ１２０３）。ＥＣＣデコーダ１２４は、読出しデータに付加されているパリティに基づいてＥＣＣ復号化処理を行う。例えば、ＥＣＣデコーダ１２４は読出しデータに付加されているパリティに基づいて、エラーチェックを行い、検出されたエラーを訂正して、データを復旧する。ＥＣＣ復号化を行うと、アクセス制御部１１０は読出しデータに付加された反転フラグ（ＩＶ）を確認する。アクセス制御部１１０は、反転フラグ（ＩＶ）が「１」であると判定すると（Ｓ１２０４のＹｅｓ）、当該読出しデータが書き込み時にデータ反転されていると判定し、読出しデータについて反転復号化処理を行う（Ｓ１２０５）。具体的には、アクセス制御部１１０は、読出しデータにおける実データ及びメタデータの全ビットを反転する。一方、アクセス制御部１１０は、反転フラグ（ＩＶ）が「０」であると判定すると（Ｓ１２０４のＮｏ）、当該読出しデータが書き込み時にデータ反転されていないと判定し、反転復号化処理をスキップする。

続いて、アクセス制御部１１０は、読出しデータをホストに送信する（Ｓ１２０６）。アクセス制御部１１０は読出しデータをホストに送信すると、摩耗平準化処理部１３０に、送信結果を出力する。これに基づいて、摩耗平準化処理部１３０におけるリフレッシュ部１３６は、リフレッシュ処理の制御を行う（Ｓ１２０７）。ここで、リフレッシュ処理の制御内容は、書込み処理時と同様である（図１０ＢのＳ１００９〜Ｓ１０１１）なお、データ読出し処理時のリフレッシュ処理において、リフレッシュ部１３６は、取得したリフレッシュ決定乱数が実行数値範囲内に含まれないと判定すると（Ｓ１０１０のＮｏ）、リフレッシュ処理の制御を終了する。また、データ読出し処理時のリフレッシュ処理においてリフレッシュ部１３６は、リフレッシュコマンドとともに、ＥＣＣ復号化処理を行った読出しデータを不揮発性メモリ２０に発行する。これにより、読出し先の物理セクタアドレスに、ＥＣＣ復号化処理後の読出しデータが書き戻される。また、リフレッシュ部１３６は、データ読出し処理時においてリフレッシュコマンドを発行しない場合、書込みコマンドとともにＥＣＣ復号化処理後の読出しデータを不揮発性メモリ２０に発行してもよい。

続いて、摩耗平準化処理部１３０におけるアドレスリマッピング部１３２は、アドレスリマッピング処理の制御を行う（Ｓ２０００）。ここで、データ読出し処理時におけるアドレスリマッピング処理の制御内容は、データ書込み処理時と同様である（図１１Ａ参照）。ただし、データ読出し処理におけるアドレスリマッピング処理において、セクション更新処理の実行に係る第１アドレスリマッピング確率は、０．００１２５％である。また、読出し処理におけるアドレスリマッピング処理において、第２グループ更新処理の実行に係る第２アドレスリマッピング確率は、０．０１％である。アドレスリマッピング部１３２におけるアドレスリマッピング処理が終了すると、アクセス制御部１１０はデータ読出し処理を終了する。

以下、本実施形態によるコントローラ１０が実行する摩耗平準化処理の効果について、シミュレーション結果を交えながら説明する。図１３は、本実施形態によるアドレスリマッピング処理のシミュレーション結果を示すヒストグラムである。本例では、アドレスリマッピング処理におけるセクション更新処理及びセクタグループ更新処理をソフトウェア実装し、各メモリセルＭＣに対するアクセスの平均化効果をシミュレーションした。本シミュレーションには、モンテカルロ法を用いた。本シミュレーションでは、不揮発性メモリの構成を１６，３８４セクタ＝５１２セクション×３２セクタと仮定した。また、本シミュレーションのソフトウェア実装では、擬似乱数を発生させることで、上述の第１アドレスリマッピング確率（書込みアクセスごとに０．００３１２５％、読出しアクセスごとに０．００１２５％）に従って、セクション更新処理を実行した。当該セクション更新処理時には、セクタグループ更新処理（第１グループ更新処理、第２グループ更新処理）も合わせて実行した。さらに、本シミュレーションのソフトウェア実装では、擬似乱数を発生させることで、第２アドレスリマッピング確率（書込みアクセスごとに０．０２５％、読出しアクセスごとに０．０１％）に従って、セクタグループ更新処理のうち第２グループ更新処理を実行した。

まず、アドレスリマッピング処理のシミュレーションとして、特定の論理セクタに対して集中的に書込みアクセスを行い、各物理セクタへのデータの書込み（セット又はリセット）回数を算出した。具体的には、特定の論理セクタを示す論理セクタアドレスに対して、１６，３８４×４．０ｅ６回（本実施形態における物理セクタごとの生涯書込み回数の平均値）の書込みアクセスを集中させ、各物理セクタへのデータの書込み回数を算出した。図１３上段は、本シミュレーションにおいて算出された書込み回数に対するセクタ（本例では物理セクタ）数の分布を示すヒストグラムである。なお、生涯書込み回数の平均値は、不揮発性メモリ２０において想定される生涯書込み容量（２エクサバイト）／不揮発性メモリ２０の容量（５１２ギガバイト）として求めた。

さらに、アドレスリマッピング処理のシミュレーションとして、特定の論理セクタに対して集中的に読出しアクセスを行い、各物理セクタからのデータの読出し回数を算出した。具体的には、特定の論理セクタを示す論理セクタアドレスに対して、１６，３８４×１．０ｅ７回（本実施形態における物理セクタごとの生涯読出し回数の平均値）の読出しアクセスを集中させ、各物理セクタからのデータの読出し回数を算出した。図１３下段は、本シミュレーションにおいて算出された読出し回数に対するセクタ（本例では物理セクタ）数の分布を示すヒストグラムである。なお、生涯読出し回数の平均値は、不揮発性メモリ２０において想定される生涯読出し容量（５エクサバイト）／不揮発性メモリ２０の容量（５１２ギガバイト）として求めた。

上述のシミュレーションの結果、図１３上段に示すように、特定の論理セクタを示す論理セクタアドレスに対して極端に偏った書込みアクセスを行った場合であっても、不揮発性メモリ上の物理セクタのうち９９．９％が想定される生涯書込み回数の平均値（４．０ｅ６）＋２０％＝４．８ｅ６以下の書込み回数となるように、アドレスリマッピング処理によって書込み回数を平均化できることが確かめられた。

また、上述のシミュレーションの結果、図１３下段に示すように、特定の論理セクタを示す論理セクタアドレスに対して極端に偏った読出しアクセスを行った場合であっても、不揮発性メモリ上の物理セクタのうち９９．９％が想定される生涯読出し回数の平均値（１．０ｅ７）＋２０％＝１．２ｅ７以下の読出し回数となるように、アドレスリマッピング処理によって読出し回数を平均化できることが確かめられた。

このように、本技術によるコントローラ１０は、摩耗平準化処理として、アドレスリマッピング処理のうちセクション更新処理を、例えば書込みアクセスごとに０．００３１２５％、読出しアクセスごとに０．００１２５の確率でセクタグループ更新処理とともに実行し、アドレスリマッピング処理のうち第２グループ更新処理を、例えば書込みアクセスごとに０．０２５％、読出しアクセスごとに０．０１％の確率で実行することで、各物理セクタに属する各メモリセルＭＣへの書込み回数、読出し回数を平均化することができる。

また、本技術によるコントローラ１０は、摩耗平準化処理として、確率論的にデータ反転処理を行う。例えば、書込みアクセス時に５０％の確率でデータ反転することで、書込みごとにビット値が変わる確率は５０％とみなすことができる。これにより、コントローラ１０は、偏りのあるデータパターン（例えば、全ビット「０」又は全ビット「１」）においても、メモリセルＭＣの書き換え回数を平均化して、書込み摩耗を平準化することができる。また、書込みアクセス時に５０％の確率でデータ反転が行われ、かつ読出しアクセスごとに所定確率（例えば０．００１２５％）でセクション更新処理及びセクタグループ更新処理が実行されることで、各メモリセルＭＣの生涯ＬＲＳ読出し回数、つまり生涯読出し回数のうち各メモリセルＭＣがＬＲＳである回数を５０％程度にすることができる。これは、偏りのあるデータパターンにおいても同様である。

また、図１４は、本実施形態によるリフレッシュ処理の検証結果を示す図である。本実施形態による不揮発性メモリ２０において、例えば連続読出し基準回数が１００００回である場合、読出しアクセスごとのリフレッシュ実行確率（図１４中では「実行確率／読出しアクセス」と表記）を０．３０％、０．２５％、０．２０％としてリフレッシュ処理の検証を行った。図１４に示すように、リフレッシュ実行確率を０．３０％とすると、連続読出しによる書込み不良の発生率は、０．００１％未満（図１４中では「０．０００％」と表記）となり、リフレッシュ実行確率を０．２５％とすると連続読出しによる書込み不良の発生率は０．０１３％となり、リフレッシュ実行確率を０．２０％とすると連続読出しによる書込み不良の発生率は２．０２０％となった。なお図１４中では、連続読出しによる書込み不良の発生率を「不良発生率」と表記した。また「不良発生率」は、セクタ数比（全物理セクタ数のうち、連続読出しによる書込み不良が発生した物理セクタ数の割合）として求めた。

本例において、リフレッシュ実行確率を０．３０％とした場合、連続読出しによる書込み不良の発生率は０．００１％未満と大幅に低減されるものの、一方で、半導体記憶装置１の動作性能への影響（例えば動作性能の低下）が大きい。また、リフレッシュ実行確率を０．２０％とした場合、上述のように連続読出しによる書込み不良の発生率は２％以上となり、書込み不良の低減が十分ではない。これに対し、当該リフレッシュ実行確率を０．２５％とした場合、上述のように連続読出しによる書込み不良の発生率を０．０１％程度にまで抑えることができるため、スペアセクション内のわずかなスペアアドレスで書込み不良に対する補償（救済）が可能であり、さらに半導体記憶装置１の動作性能への影響もごくわずかである。したがって、連続読出し基準回数が１００００回の場合、リフレッシュ実行確率は０．２５％が最適である。

また、不揮発性メモリ２０において、例えば連続読出し基準回数が５０００回である場合、読出しアクセスごとのリフレッシュ実行確率を０．６０％、０．５０％、０．４０％としてリフレッシュ処理の検証を行った。図１４に示すように、本例においてリフレッシュ実行確率を０．６０％とすると、連続読出しによる書込み不良の発生率は０．００１％未満となり、リフレッシュ実行確率を０．５０％とすると連続読出しによる書込み不良の発生率は０．０１３％となり、リフレッシュ実行確率を０．４０％とすると連続読出しによる書込み不良の発生率は１．９８０％となった。

本例において、読出しアクセスごとのリフレッシュ実行確率を０．６０％とすると、書込み不良の発生率は０．００１％未満となるものの、半導体記憶装置１の動作性能への影響が大きくなる。また、当該リフレッシュ実行確率を０．４０％とすると、連続読出しによる書込み不良の発生率が２％程度となるため、書込み不良の低減が十分ではない。これに対し、当該リフレッシュ実行確率を０．５０％とすると、連続読出しによる書込み不良の発生率を０．０１％程度にまで抑えることができ、さらに半導体記憶装置１の動作性能への影響も比較的小さいため、好適である。

また、不揮発性メモリ２０において、例えば連続読出し基準回数が２０００回である場合、読出しアクセスごとのリフレッシュ実行確率を１．３０％、１．２０％、１．１０％としてリフレッシュ処理の検証を行った。図１４に示すように、リフレッシュ実行確率を１．３０％とすると、連続読出しによる書込み不良の発生率は０．００４％となり、リフレッシュ実行確率を１．２０％とすると、連続読出しによる書込み不良の発生率は０．０３３％となり、リフレッシュ実行確率を１．１０％とすると、連続読出しによる書込み不良の発生率は０．２４７％となった。

本例において、読出しアクセスごとのリフレッシュ実行確率を１．３０％とすると書込み不良の発生率は０．００４％まで低減されるものの、半導体記憶装置１の動作性能への影響が大きくなる。また、当該リフレッシュ実行確率を１．１０％とすると、連続読出しによる書込み不良の発生率が０．２％以上となるため、書込み不良の低減が十分ではない。これに対し、当該リフレッシュ実行確率を１．２０％とすると、連続読出しによる書込み不良の発生率を０．０３％程度に抑えることができ、さらに半導体記憶装置１の動作性能への影響も比較的小さいため、好適である。

以上のように、本技術によれば、Ｘｐ−ＲｅＲＡＭの特性に応じてメモリ内におけるセルの摩耗の局在化を解消することで書込み不良を低減し、メモリの使用寿命の最大化を図ることができるコントローラ、半導体記憶装置及び該装置における摩耗平準化処理方法を提供することができるようになる。

上記各実施形態は、本技術を説明するための例示であり、本技術をこれらの実施形態にのみ限定する趣旨ではない。本技術は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本技術の要旨に含まれる。

また、本技術は、以下のような技術的事項を含み構成されても良い。
（１）
書込み可能な不揮発性メモリを有する半導体記憶装置の動作を制御するコントローラであって、
前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御するアクセス制御部と、
前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を行う摩耗平準化処理部と、を備え、
前記摩耗平準化処理部は、前記摩耗平準化処理を、前記アクセスごとに所定の確率で行う、
コントローラ。
（２）
前記摩耗平準化処理部は、
前記アクセスごとに第１の確率で前記アドレス変換テーブル内の前記マッピング情報を更新するテーブル更新処理を行うテーブル更新部を含む、
前記（１）に記載のコントローラ。
（３）
前記テーブル更新部は、
前記アクセス対象の前記データ記憶領域を特定する一の前記論理アドレスに対応付く一の前記物理アドレスを、前記一の物理アドレスと異なる無作為に選択した他の前記物理アドレスで置き換える、
前記（２）記載のコントローラ。
（４）
前記テーブル更新部は、前記他の物理アドレスで特定される前記データ記憶領域に記憶されたデータを、前記一の物理アドレスで特定される前記データ記憶領域に記憶されたデータで置き換える、
前記（３）記載のコントローラ。
（５）
乱数を生成する乱数生成部を備え、
前記テーブル更新部は、
前記アクセスごとに前記乱数生成部が生成した乱数に基づいて前記テーブル更新処理を行うか否かを決定する、
前記（２）乃至（４）の何れか一つに記載のコントローラ。
（６）
前記アドレス変換テーブルは、所定個数の前記データ記憶領域を格納する格納領域ごとに前記マッピング情報を保持し、
前記テーブル更新部は、前記テーブル更新処理を前記アクセス対象の前記データ記憶領域が格納される前記格納領域ごとに行う
前記（２）から（５）の何れか一つに記載のコントローラ。
（７）
前記テーブル更新部は、前記テーブル更新処理を前記格納領域内の幾つかの前記データ記憶領域ごとに行う
前記（６）に記載のコントローラ。
（８）
前記テーブル更新部は、前記テーブル更新処理を前記格納領域内の幾つかの前記データ記憶領域のそれぞれについて行う
前記（７）記載のコントローラ。
（９）
前記アクセス制御部が制御する前記アクセスは、前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセス及び前記データ記憶領域に対応する幾つかの前記メモリセルからデータを読み出す読出しアクセスを含み、
前記テーブル更新部が前記テーブル更新処理を行う前記第１の確率の値は、前記アクセスが前記書込みアクセス又は前記読出しアクセスのいずれであるかによって異なる
前記（２）から前記（８）のいずれか一つに記載のコントローラ。
（１０）
前記摩耗平準化処理部は、
前記アクセス制御部が制御する前記アクセスが前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセスの場合に、前記書込みアクセスごとに第２の確率で、前記メモリセルに書き込まれる書込みデータ内のビットを反転するデータ反転処理を行うデータ反転処理部を含む、
前記（１）から（９）の何れか一つに記載のコントローラ。
（１１）
前記データ反転処理部は、前記書込みアクセス時において、前記データ反転処理を行ったか否かを示すデータ反転情報を前記書込みデータに付加する、
前記（１０）に記載のコントローラ。
（１２）
前記不揮発性メモリは、クロスポイント・抵抗変化型ＲＡＭであって、
複数の前記メモリセルは、低抵抗状態および高抵抗状態に可逆的に変化可能な抵抗変化素子を有し、
前記摩耗平準化処理部は、
前記データ記憶領域に対する前記アクセスごとに第３の確率で、前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルが有する前記抵抗変化素子のうち、前記低抵抗状態の前記抵抗変化素子を、前記高抵抗状態に変化させる抵抗状態変更処理を行う抵抗状態変更部を含む、
前記（１）から（１１）の何れか一つに記載のコントローラ。
（１３）
前記抵抗状態変更部は、
前記抵抗状態変更処理を実行するための抵抗状態変更コマンドを前記アクセス対象の前記データ記憶領域を有する前記不揮発性メモリに発行して、前記抵抗状態変更処理を実行し、
前記抵抗状態変更コマンドは、
前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセス時に前記アクセス制御部が発行する書込みコマンド及び前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルからデータを読出す読出しアクセス時に前記アクセス制御部が発行する読出しコマンドとは別個のコマンドである、
前記（１２）記載のコントローラ。
（１４）
書き込み可能な不揮発性の複数のメモリセルを備える不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、を備える半導体記憶装置であって、
前記コントローラは、
前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御するアクセス制御部と、
前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を実行する摩耗平準化処理部と、を有し、
前記摩耗平準化処理部は、前記摩耗平準化処理を、前記アクセスごとに所定の確率で実行する、
半導体記憶装置。
（１５）
前記摩耗平準化処理部は、
前記アクセスごとに第１の確率で前記アドレス変換テーブル内の前記マッピング情報を更新するテーブル更新処理を行うテーブル更新部を含む、
前記（１４）記載の半導体記憶装置。
（１６）
前記摩耗平準化処理部は、
前記アクセス制御部が制御する前記アクセスが前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセスの場合に、前記書込みアクセスごとに第２の確率で、前記メモリセルに書き込まれる書込みデータ内のビットを反転するデータ反転処理を行うデータ反転処理部を含む、
前記（１４）または（１５）に記載の半導体記憶装置。
（１７）
前記不揮発性メモリは、クロスポイント・抵抗変化型ＲＡＭであって、
前記複数のメモリセルは、低抵抗状態および高抵抗状態に可逆的に変化可能な抵抗変化素子を有し、
前記摩耗平準化処理部は、
前記データ記憶領域に対する前記アクセスごとに第３の確率で、前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルが有する前記抵抗変化素子のうち、前記低抵抗状態の前記抵抗変化素子を、前記高抵抗状態に変化させる抵抗状態変更処理を行う抵抗状態変更部を含む、
前記（１４）から（１６）のいずれか１項に記載の半導体記憶装置。
（１８）
書き込み可能な不揮発性の複数のメモリセルを備える不揮発性メモリを備える半導体記憶装置において、前記複数のメモリセルの摩耗を平準化する摩耗平準化処理方法であって、
前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御することと、
前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を、前記アクセスごとに所定の確率で行うことと、
を含み、
前記摩耗平準化処理を行うことは、前記アクセスごとに第１の確率で前記アドレス変換テーブル内の前記マッピング情報を更新するテーブル更新処理を行うことを含む、
摩耗平準化処理方法
（１９）
前記摩耗平準化処理を行うことは、
前記アクセスが前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセスの場合に、前記書込みアクセスごとに第２の確率で、前記メモリセルに書き込まれる書込みデータ内のビットを反転するデータ反転処理を行うことを含む、
前記（１８）記載の摩耗平準化処理方法。
（２０）
前記不揮発性メモリは、クロスポイント・抵抗変化型ＲＡＭであって、
前記摩耗平準化処理を行うことは、
前記データ記憶領域に対する前記アクセスごとに第３の確率で、前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルが有する低抵抗状態および高抵抗状態に可逆的に変化可能な抵抗変化素子のうち、前記低抵抗状態の前記抵抗変化素子を、前記高抵抗状態に変化させる抵抗状態変更処理を行うことを含む、
前記（１８）または（１９）記載の摩耗平準化処理方法。

１…半導体記憶装置
１０…コントローラ
１１０…アクセス制御部
１２０…ＥＣＣ処理部
１２２…ＥＣＣエンコーダ
１２４…ＥＣＣデコーダ
１３０…摩耗平準化処理部
１３２…アドレスリマッピング部
１３４…データ反転部
１３６…リフレッシュ部
１３８…乱数生成部
２０…不揮発性メモリ（不揮発性メモリパッケージ）
２１０…アドレス変換テーブル
２２０…ユーザデータ
２４０…スペアデータ
３０…ワークメモリ
３１０…作業用アドレス変換テーブル
４０…ホストインターフェース、ホストインターフェース部
Ｂ…バンク
Ｄ…ダイ
Ｔ…タイル

Claims (20)

1. 書込み可能な不揮発性メモリを有する半導体記憶装置の動作を制御するコントローラであって、
   前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御するアクセス制御部と、
   前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を行う摩耗平準化処理部と、を備え、
   前記摩耗平準化処理部は、前記摩耗平準化処理を、前記アクセスごとに所定の確率で行う、
   コントローラ。
2. 前記摩耗平準化処理部は、
   前記アクセスごとに第１の確率で前記アドレス変換テーブル内の前記マッピング情報を更新するテーブル更新処理を行うテーブル更新部を含む、
   請求項１記載のコントローラ。
3. 前記テーブル更新部は、
   前記アクセス対象の前記データ記憶領域を特定する一の前記論理アドレスに対応付く一の前記物理アドレスを、前記一の物理アドレスと異なる無作為に選択した他の前記物理アドレスで置き換える、
   請求項２記載のコントローラ。
4. 前記テーブル更新部は、前記他の物理アドレスで特定される前記データ記憶領域に記憶されたデータを、前記一の物理アドレスで特定される前記データ記憶領域に記憶されたデータで置き換える、
   請求項３記載のコントローラ。
5. 乱数を生成する乱数生成部を備え、
   前記テーブル更新部は、
   前記アクセスごとに前記乱数生成部が生成した乱数に基づいて前記テーブル更新処理を行うか否かを決定する、
   請求項２に記載のコントローラ。
6. 前記アドレス変換テーブルは、所定個数の前記データ記憶領域を格納する格納領域ごとに前記マッピング情報を保持し、
   前記テーブル更新部は、前記テーブル更新処理を前記アクセス対象の前記データ記憶領域が格納される前記格納領域ごとに行う
   請求項２に記載のコントローラ。
7. 前記テーブル更新部は、前記テーブル更新処理を前記格納領域内の幾つかの前記データ記憶領域ごとに行う
   請求項６に記載のコントローラ。
8. 前記テーブル更新部は、前記テーブル更新処理を前記格納領域内の幾つかの前記データ記憶領域のそれぞれについて行う
   請求項７記載のコントローラ。
9. 前記アクセス制御部が制御する前記アクセスは、前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセス及び前記データ記憶領域に対応する幾つかの前記メモリセルからデータを読み出す読出しアクセスを含み、
   前記テーブル更新部が前記テーブル更新処理を行う前記第１の確率の値は、前記アクセスが前記書込みアクセス又は前記読出しアクセスのいずれであるかによって異なる
   請求項２に記載のコントローラ。
10. 前記摩耗平準化処理部は、
    前記アクセス制御部が制御する前記アクセスが前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセスの場合に、前記書込みアクセスごとに第２の確率で、前記メモリセルに書き込まれる書込みデータ内のビットを反転するデータ反転処理を行うデータ反転処理部を含む、
    請求項１に記載のコントローラ。
11. 前記データ反転処理部は、前記書込みアクセス時において、前記データ反転処理を行ったか否かを示すデータ反転情報を前記書込みデータに付加する、
    請求項１０に記載のコントローラ。
12. 前記不揮発性メモリは、クロスポイント・抵抗変化型ＲＡＭであって、
    複数の前記メモリセルは、低抵抗状態および高抵抗状態に可逆的に変化可能な抵抗変化素子を有し、
    前記摩耗平準化処理部は、
    前記データ記憶領域に対する前記アクセスごとに第３の確率で、前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルが有する前記抵抗変化素子のうち、前記低抵抗状態の前記抵抗変化素子を、前記高抵抗状態に変化させる抵抗状態変更処理を行う抵抗状態変更部を含む、
    請求項１に記載のコントローラ。
13. 前記抵抗状態変更部は、
    前記抵抗状態変更処理を実行するための抵抗状態変更コマンドを前記アクセス対象の前記データ記憶領域を有する前記不揮発性メモリに発行して、前記抵抗状態変更処理を実行し、
    前記抵抗状態変更コマンドは、
    前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセス時に前記アクセス制御部が発行する書込みコマンド及び前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルからデータを読出す読出しアクセス時に前記アクセス制御部が発行する読出しコマンドとは別個のコマンドである、
    請求項１２記載のコントローラ。
14. 書き込み可能な不揮発性の複数のメモリセルを備える不揮発性メモリと、
    前記不揮発性メモリを制御するコントローラと、を備える半導体記憶装置であって、
    前記コントローラは、
    前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御するアクセス制御部と、
    前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を実行する摩耗平準化処理部と、を有し、
    前記摩耗平準化処理部は、前記摩耗平準化処理を、前記アクセスごとに所定の確率で実行する、
    半導体記憶装置。
15. 前記摩耗平準化処理部は、
    前記アクセスごとに第１の確率で前記アドレス変換テーブル内の前記マッピング情報を更新するテーブル更新処理を行うテーブル更新部を含む、
    請求項１４記載の半導体記憶装置。
16. 前記摩耗平準化処理部は、
    前記アクセス制御部が制御する前記アクセスが前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセスの場合に、前記書込みアクセスごとに第２の確率で、前記メモリセルに書き込まれる書込みデータ内のビットを反転するデータ反転処理を行うデータ反転処理部を含む、
    請求項１４記載の半導体記憶装置。
17. 前記不揮発性メモリは、クロスポイント・抵抗変化型ＲＡＭであって、
    前記複数のメモリセルは、低抵抗状態および高抵抗状態に可逆的に変化可能な抵抗変化素子を有し、
    前記摩耗平準化処理部は、
    前記データ記憶領域に対する前記アクセスごとに第３の確率で、前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルが有する前記抵抗変化素子のうち、前記低抵抗状態の前記抵抗変化素子を、前記高抵抗状態に変化させる抵抗状態変更処理を行う抵抗状態変更部を含む、
    請求項１４記載の半導体記憶装置。
18. 書き込み可能な不揮発性の複数のメモリセルを備える不揮発性メモリを備える半導体記憶装置において、前記複数のメモリセルの摩耗を平準化する摩耗平準化処理方法であって、
    前記不揮発性メモリにおける複数のメモリセルの幾つかに基づくデータ記憶領域を特定する物理アドレスと論理アドレスとの間の対応関係を示すマッピング情報を保持するアドレス変換テーブルに従って、前記データ記憶領域に対するアクセスを制御することと、
    前記アクセスによって生じる前記複数のメモリセルの摩耗を平準化する摩耗平準化処理を、前記アクセスごとに所定の確率で行うことと、
    を含み、
    前記摩耗平準化処理を行うことは、前記アクセスごとに第１の確率で前記アドレス変換テーブル内の前記マッピング情報を更新するテーブル更新処理を行うことを含む、
    摩耗平準化処理方法。
19. 前記摩耗平準化処理を行うことは、
    前記アクセスが前記データ記憶領域に対応する幾つかの前記メモリセルにデータを書き込む書込みアクセスの場合に、前記書込みアクセスごとに第２の確率で、前記メモリセルに書き込まれる書込みデータ内のビットを反転するデータ反転処理を行うことを含む、
    請求項１８記載の摩耗平準化処理方法。
20. 前記不揮発性メモリは、クロスポイント・抵抗変化型ＲＡＭであって、
    前記摩耗平準化処理を行うことは、
    前記データ記憶領域に対する前記アクセスごとに第３の確率で、前記アクセス対象の前記データ記憶領域に対応する幾つかの前記メモリセルが有する低抵抗状態および高抵抗状態に可逆的に変化可能な抵抗変化素子のうち、前記低抵抗状態の前記抵抗変化素子を、前記高抵抗状態に変化させる抵抗状態変更処理を行うことを含む、
    請求項１８記載の摩耗平準化処理方法。

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