JP2021027670A - Power conversion device - Google Patents

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Abstract

To further downsize a transformer size by making a switching frequency high while maintaining control resolution of output voltage by reducing deviation in positive and negative current peak values by shortening as much as possible time required for detection of a trigger signal and output of a switching signal while suppressing increase in cost, and increasing time resolution when outputting a switching signal.SOLUTION: A trigger signal STG indicating that primary side current of a transformer Tr has achieved target current and a clock signal of a different phase are inputted in switching signal generating circuits 63 to 66. Respective switching signal generating circuit generates a switching signal turning one of second and fourth switching elements Q2 and Q4 from on to off and turning the other from off to on according to variation in the clock signal generated while the trigger signal STG is generated. An output circuit 67 outputs a switching signal generated earliest in the switching signal generating circuit as drive signals for driving the second and fourth switching elements Q2 and Q4.SELECTED DRAWING: Figure 4

Description

本開示は、トランスを利用して電力変換を行う電力変換装置に関する。 The present disclosure relates to a power conversion device that performs power conversion using a transformer.

トランスを利用して電力変換を行う電力変換装置においては、トランスの偏磁による磁気飽和を回避するために、例えば、トランスの体格にマージンを持たせたり、トランス巻線に直列にコンデンサや抵抗を挿入したりするなどの対策を施すことが必要であり、小型化を阻害する要因となっていた。 In a power conversion device that uses a transformer to perform power conversion, in order to avoid magnetic saturation due to magnetism of the transformer, for example, a margin may be provided in the physique of the transformer, or a capacitor or resistor may be installed in series with the transformer winding. It was necessary to take measures such as inserting it, which was a factor that hindered miniaturization.

このため、非特許文献１には、ピーク電流モード制御により位相シフト方式フルブリッジ型ＤＣ‐ＤＣコンバータを制御することで、受動部品の追加などを行わなくても、トランスの偏磁を抑制できることが開示されている。ピーク電流モード制御は、トランスの１次巻線に双方向に流れる正負の電流のピーク値が等しくなるように、フルブリッジ接続されたスイッチング素子の切替タイミングを制御するものである。このピーク電流モード制御により、１次巻線に流れる励磁電流の直流オフセットを低減することができ、偏磁を抑制することができる。 Therefore, according to Non-Patent Document 1, by controlling the phase shift type full bridge type DC-DC converter by peak current mode control, it is possible to suppress the demagnetization of the transformer without adding a passive component or the like. It is disclosed. The peak current mode control controls the switching timing of the switching elements connected in full bridge so that the peak values of the positive and negative currents flowing in both directions in the primary winding of the transformer are equal. By this peak current mode control, the DC offset of the exciting current flowing through the primary winding can be reduced, and the demagnetization can be suppressed.

「ディジタルピーク電流モード制御を用いた位相シフト方式フルブリッジ型ＤＣ−ＤＣコンバータの偏磁抑制」林裕二、金城博文、居安誠二、中村公計、半田祐一、平成２９年電気学会全国大会論文集、（２０１７‐０３‐０５）、４−１２９"Suppression of demagnetization of phase-shifted full-bridge DC-DC converter using digital peak current mode control" Yuji Hayashi, Hirofumi Kaneshiro, Seiji Iyasu, Kokei Nakamura, Yuichi Handa, Proceedings of the 2017 IEEJ National Convention , (2017-03-05), 4-129

ここで、上述した非特許文献１の装置は、１次巻線に流れる電流が、トランスの２次巻線側の出力電圧と目標電圧との差分に応じて定められた目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路を有する。非特許文献１の装置の制御回路は、トリガ信号発生回路がトリガ信号を発生すると、それ以上、電源からスイッチング素子を介して１次巻線に電流が通電されないようにスイッチング素子を切り替えるための切替信号（ＰＷＭ信号）を出力する。このようにして、非特許文献１の装置は、１次巻線の双方向に流れる正負の電流のピーク値を一致させるようにしている。 Here, in the device of Non-Patent Document 1 described above, when the current flowing through the primary winding reaches a target current determined according to the difference between the output voltage on the secondary winding side of the transformer and the target voltage. Also has a trigger signal generation circuit that generates a trigger signal. The control circuit of the device of Non-Patent Document 1 is a switch for switching the switching element so that when the trigger signal generation circuit generates the trigger signal, the current is not further applied to the primary winding from the power supply via the switching element. Outputs a signal (PWM signal). In this way, the apparatus of Non-Patent Document 1 makes the peak values of the positive and negative currents flowing in both directions of the primary winding match.

しかしながら、トリガ信号の発生から、そのトリガ信号を検出するまでの時間のずれや、スイッチング素子の切替信号（ＰＷＭ信号）を出力するまでの時間のずれが大きくなるほど、正負の電流のピーク値にずれが発生する可能性が高まる。正負の電流のピーク値がずれると、十分な偏磁の抑制効果が得られなくなってしまう。また、トランスの体格の更なる小型化を図るためには、スイッチング周波数を高周波化することが有効となるが、スイッチング周波数を高周波化しつつ出力電圧の制御分解能を維持するためには、スイッチング素子の切替信号（ＰＷＭ信号）を出力するときの時間分解能を上げる必要がある。 However, as the time lag from the generation of the trigger signal to the detection of the trigger signal and the time lag from the output of the switching element switching signal (PWM signal) become larger, the positive and negative current peak values are deviated. Is more likely to occur. If the peak values of the positive and negative currents deviate, a sufficient effect of suppressing demagnetization cannot be obtained. Further, in order to further reduce the size of the transformer, it is effective to increase the switching frequency, but in order to maintain the control resolution of the output voltage while increasing the switching frequency, the switching element It is necessary to increase the time resolution when outputting the switching signal (PWM signal).

上述した各々の時間のずれを極力小さくしたり、時間分解能を上げたりするために、制御回路におけるクロック信号を高周波化して、制御回路の各部の動作を高速化することが考えられる。ただし、この場合、高周波化されたクロック信号に従って動作するため制御回路も高性能化する必要があり、制御回路のコストの増大を招くという問題がある。 In order to minimize the time lag and increase the time resolution described above, it is conceivable to increase the frequency of the clock signal in the control circuit to speed up the operation of each part of the control circuit. However, in this case, since the control circuit operates according to the high-frequency clock signal, it is necessary to improve the performance of the control circuit, which causes an increase in the cost of the control circuit.

本開示は、上述した点に鑑み、コストの増加を抑制しながら、トリガ信号の検出および切替信号の出力に要する時間を極力短くすることにより、正負の電流のピーク値のずれを低減することが可能であり、さらには、切替信号を出力するときの時間分解能を上げることにより、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることが可能な電力変換装置を提供することを目的とする。 In view of the above points, the present disclosure can reduce the deviation of the peak value of the positive and negative currents by shortening the time required for detecting the trigger signal and outputting the switching signal as much as possible while suppressing the increase in cost. It is possible, and further, by increasing the time resolution when outputting the switching signal, it is possible to increase the switching frequency while maintaining the control resolution of the output voltage and further reduce the size of the transformer. It is an object of the present invention to provide a conversion device.

上記目的を達成するため、本開示による電力変換装置は、
電源（１０）と、
１次巻線と２次巻線とを有するトランス（Ｔｒ）と、
電源とトランスの１次巻線との間に設けられ、フルブリッジ接続された第１〜第４スイッチング素子（Ｑ１〜Ｑ４）と、
第１〜第４スイッチング素子は、第１スイッチング素子（Ｑ１）と第４スイッチング素子（Ｑ４）とがオンされると、１次巻線の一方向に電流が通電され、第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）とがオンされると、１次巻線の他方向に電流が通電されるように接続されており、
トランスの２次巻線に接続され、２次巻線の双方向に流れる電流を直流電流に整流する整流回路（１５）と、
第１スイッチング素子と第３スイッチング素子とを、スイッチング周期の半周期ごとに交互にオンオフさせつつ、第２スイッチング素子と第４スイッチング素子とを交互にオンオフさせるとともに、第１スイッチング素子と第３スイッチング素子とのオンオフ切り替えタイミングに対して、第２スイッチング素子と第４スイッチング素子とのオンオフ切替タイミングの位相をシフトさせるように制御することで、２次巻線側の出力電圧が目標電圧となるように制御する制御回路部（５０）と、を備え
制御回路部は、
１次巻線に流れる電流が、目標電圧に基づく目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路部（５１）と、
基準クロック信号から位相の異なる複数のクロック信号を生成するクロック信号生成回路部（６１）と、
複数のクロック信号と同数だけ設けられ、トリガ信号と、複数のクロック信号の内、それぞれ異なるクロック信号とが入力され、トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、第２スイッチング素子と第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、第２スイッチング素子と第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する複数の切替信号生成回路部（６３〜６６）と、
複数の切替信号生成回路部において最も早く発生された切替信号を、第２スイッチング素子と第４スイッチング素子とを駆動する駆動信号として出力する出力回路部（６７）と、を有する。 In order to achieve the above object, the power converter according to the present disclosure is
Power supply (10) and
A transformer (Tr) having a primary winding and a secondary winding,
The first to fourth switching elements (Q1 to Q4) provided between the power supply and the primary winding of the transformer and connected by a full bridge,
In the first to fourth switching elements, when the first switching element (Q1) and the fourth switching element (Q4) are turned on, a current is applied in one direction of the primary winding, and the second switching element (Q2). ) And the third switching element (Q3) are connected so that a current is applied in the other direction of the primary winding.
A rectifier circuit (15) that is connected to the secondary winding of the transformer and rectifies the current flowing in both directions of the secondary winding into a direct current.
The first switching element and the third switching element are alternately turned on and off every half cycle of the switching cycle, the second switching element and the fourth switching element are alternately turned on and off, and the first switching element and the third switching are switched. By controlling so as to shift the phase of the on / off switching timing between the second switching element and the fourth switching element with respect to the on / off switching timing with the element, the output voltage on the secondary winding side becomes the target voltage. The control circuit unit (50) is provided with the control circuit unit (50).
A trigger signal generation circuit unit (51) that generates a trigger signal when the current flowing through the primary winding reaches a target current based on the target voltage.
A clock signal generation circuit unit (61) that generates a plurality of clock signals having different phases from the reference clock signal, and
The same number of clock signals as a plurality of clock signals are provided, and a trigger signal and a different clock signal among the plurality of clock signals are input, and the input clock signal changes while the trigger signal is generated. An on / off switching signal for turning one of the second switching element and the fourth switching element from on to off and an off / on switching for turning the other of the second switching element and the fourth switching element from off to on accordingly. A plurality of switching signal generation circuit units (63 to 66) that generate switching signals including signals, and
It has an output circuit unit (67) that outputs the earliest switching signal generated in the plurality of switching signal generation circuit units as a drive signal for driving the second switching element and the fourth switching element.

本開示による電力変換装置によれば、クロック信号生成回路が、基準クロック信号から位相の異なる複数のクロック信号を生成する。生成された複数のクロック信号の内、位相の異なるクロック信号の各々が、複数の切替信号生成回路部にそれぞれ入力される。これら複数の切替信号生成回路部には、トリガ信号生成回路部によって発生されたトリガ信号も入力される。各切替信号生成回路部は、トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、第２スイッチング素子と第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、第２スイッチング素子と第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する。出力回路部は、複数の切替信号生成回路部において最も早く発生された切替信号を、第２スイッチング素子と第４スイッチング素子とを駆動する駆動信号として出力する。 According to the power converter according to the present disclosure, the clock signal generation circuit generates a plurality of clock signals having different phases from the reference clock signal. Of the plurality of generated clock signals, each of the clock signals having different phases is input to the plurality of switching signal generation circuit units. Trigger signals generated by the trigger signal generation circuit unit are also input to these plurality of switching signal generation circuit units. Each switching signal generation circuit unit turns one of the second switching element and the fourth switching element from on to off in response to a change in the input clock signal while the trigger signal is being generated. A switching signal including an on / off switching signal of the above and an off-on switching signal for turning the other of the second switching element and the fourth switching element from off to on is generated. The output circuit unit outputs the switching signal generated earliest in the plurality of switching signal generation circuit units as a drive signal for driving the second switching element and the fourth switching element.

このように、トリガ信号は、複数の切替信号生成回路部において、位相の異なる複数のクロック信号に基づいて検出される。従って、基準クロック信号を高周波化せずとも、トリガ信号を検出する時間分解能を向上することができる。このため、トリガ信号が発生したときに、そのトリガ信号の検出に要する時間の短縮化を図ることができる。さらに、位相の異なる複数のクロック信号が入力される複数の切替信号生成回路部は、トリガ信号の検出に応じて切替信号を発生するように構成されている。このため、切替信号の出力に関しても、トリガ信号の検出と同様に、位相の異なる複数のクロック信号によって時間分解能を向上することができる。従って、トリガ信号が発生されてから切替信号が出力されるまでに要する時間を極力短くすることができる。この結果、１次巻線を双方向に流れる正負電流のピーク値のずれを低減することができるので、十分な偏磁の抑制効果を得ることができる。さらに、切替信号を出力するときの時間分解能を高分解化できるので、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることができる。 In this way, the trigger signal is detected in the plurality of switching signal generation circuit units based on the plurality of clock signals having different phases. Therefore, the time resolution for detecting the trigger signal can be improved without increasing the frequency of the reference clock signal. Therefore, when a trigger signal is generated, the time required to detect the trigger signal can be shortened. Further, the plurality of switching signal generation circuit units into which a plurality of clock signals having different phases are input are configured to generate a switching signal in response to the detection of the trigger signal. Therefore, as for the output of the switching signal, the time resolution can be improved by a plurality of clock signals having different phases, as in the case of detecting the trigger signal. Therefore, the time required from the generation of the trigger signal to the output of the switching signal can be shortened as much as possible. As a result, it is possible to reduce the deviation of the peak value of the positive and negative current flowing in both directions in the primary winding, so that a sufficient effect of suppressing demagnetization can be obtained. Further, since the time resolution at the time of outputting the switching signal can be highly decomposed, the switching frequency can be increased to a higher frequency while maintaining the control resolution of the output voltage, and the transformer physique can be further miniaturized.

上記括弧内の参照番号は、本開示の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら発明の範囲を制限することを意図したものではない。 The reference numbers in parentheses are merely examples of the correspondence with the specific configuration in the embodiment described later in order to facilitate the understanding of the present disclosure, and are intended to limit the scope of the invention. It's not something I did.

また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。 In addition to the above-mentioned features, the technical features described in each claim of the claims will be clarified from the description of the embodiment and the attached drawings described later.

本実施形態に係る電力変換装置１００の全体構成を示す図である。It is a figure which shows the whole structure of the power conversion apparatus 100 which concerns on this embodiment. 制御回路５０の内部構成の一例を示す図である。It is a figure which shows an example of the internal structure of the control circuit 50. 本実施形態に係る電力変換装置１００の各部の動作波形を示す図である。It is a figure which shows the operation waveform of each part of the power conversion apparatus 100 which concerns on this embodiment. ＰＷＭ生成回路６０の内部構成の一例を示すブロック図である。It is a block diagram which shows an example of the internal structure of the PWM generation circuit 60. 第１生成回路６２の内部構成の一例を示す図である。It is a figure which shows an example of the internal structure of the 1st generation circuit 62. 第１切替信号生成回路６３の内部構成の一例を示す図である。It is a figure which shows an example of the internal structure of the 1st switching signal generation circuit 63. 本実施形態の有利な効果を説明するためのタイミングチャートである。It is a timing chart for demonstrating the advantageous effect of this embodiment.

以下、本開示の一実施形態について図面を参照して説明する。図１は、本実施形態に係る電力変換装置１００の全体構成を示す図である。図１に示す実施形態は、高圧バッテリ１０の電力によって低圧バッテリ２０を充電する電力変換装置１００を示している。この電力変換装置１００は、例えば、電動車両やハイブリッド車両に適用することができる。この場合、高圧バッテリ１０は、走行用モータを駆動する電力や低圧バッテリ２０を充電する電力を供給するとともに、発電用モータによって発生される回生電力によって充電される。低圧バッテリ２０は、車両に搭載された各種の補機などに電力を供給するとともに、高圧バッテリ１０によって充電される。ただし、本開示に係る電力変換装置は、電動車両やハイブリッド車両に適用することに限られず、他の用途に用いられる、電力変換が必要とされる各種の機器に適用することができる。 Hereinafter, one embodiment of the present disclosure will be described with reference to the drawings. FIG. 1 is a diagram showing an overall configuration of the power conversion device 100 according to the present embodiment. The embodiment shown in FIG. 1 shows a power conversion device 100 that charges the low voltage battery 20 with the power of the high voltage battery 10. The power conversion device 100 can be applied to, for example, an electric vehicle or a hybrid vehicle. In this case, the high-pressure battery 10 supplies electric power for driving the traveling motor and electric power for charging the low-voltage battery 20, and is charged by regenerative electric power generated by the power generation motor. The low-voltage battery 20 supplies electric power to various auxiliary machines mounted on the vehicle and is charged by the high-voltage battery 10. However, the power conversion device according to the present disclosure is not limited to being applied to electric vehicles and hybrid vehicles, and can be applied to various devices that require power conversion and are used for other purposes.

電力変換装置１００は、主として、電力変換回路３０と制御回路５０とから構成される。電力変換回路３０は、フルブリッジ接続されたスイッチング素子Ｑ１〜Ｑ４のスイッチング動作によりトランスＴｒの１次巻線Ｌ１に双方向に電流を通電して、高電圧を低電圧に電力変換する回路である。電力変換回路３０は、高圧バッテリ１０からの入力電力を受け、出力に接続されている低圧バッテリ２０を充電する。高圧バッテリ１０は、例えば、リチウムイオン電池、ニッケル水素電池などにより構成され、低圧バッテリ２０は、鉛バッテリなどにより構成することができる。 The power conversion device 100 is mainly composed of a power conversion circuit 30 and a control circuit 50. The power conversion circuit 30 is a circuit that converts a high voltage into a low voltage by passing a current in both directions to the primary winding L1 of the transformer Tr by the switching operation of the switching elements Q1 to Q4 connected in full bridge. .. The power conversion circuit 30 receives the input power from the high voltage battery 10 and charges the low voltage battery 20 connected to the output. The high-voltage battery 10 can be composed of, for example, a lithium ion battery, a nickel-hydrogen battery, or the like, and the low-voltage battery 20 can be composed of a lead battery or the like.

電力変換回路３０は、入力コンデンサＣ１を有する、入力コンデンサＣ１は、電力変換回路３０の入力端子間に接続され、高圧バッテリ１０から入力される入力電圧を平滑化する。 The power conversion circuit 30 has an input capacitor C1. The input capacitor C1 is connected between the input terminals of the power conversion circuit 30 to smooth the input voltage input from the high voltage battery 10.

入力コンデンサＣ１の後段であって、高圧バッテリ１０とトランスＴｒの１次巻線Ｌ１との間に、フルブリッジ接続された第１〜第４スイッチング素子Ｑ１〜Ｑ４が設けられている。換言すると、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３が直列接続された進みレグと、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４が直列接続された遅れレグとが並列接続されてフルブリッジ回路が構成されている。第１〜第４スイッチング素子Ｑ１〜Ｑ４は、例えば、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体素子によって構成される。 The first to fourth switching elements Q1 to Q4, which are after the input capacitor C1 and are fully bridge-connected between the high-voltage battery 10 and the primary winding L1 of the transformer Tr, are provided. In other words, a full bridge circuit in which a lead leg in which the first switching element Q1 and the third switching element Q3 are connected in series and a delayed leg in which the second switching element Q2 and the fourth switching element Q4 are connected in series are connected in parallel. Is configured. The first to fourth switching elements Q1 to Q4 are composed of, for example, power semiconductor elements such as MOSFETs and IGBTs.

第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３との間に、トランスＴｒの１次巻線Ｌ１の一端が接続されている。また、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４との間に、トランスＴｒの１次巻線Ｌ１の他端が接続されている。従って、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４とが同時にオンされると、トランスＴｒの１次巻線Ｌ１の正方向に電流が通電される。一方、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３とが同時にオンされると、１次巻線Ｌ１の負方向に電流が通電される。 One end of the primary winding L1 of the transformer Tr is connected between the first switching element Q1 and the third switching element Q3. Further, the other end of the primary winding L1 of the transformer Tr is connected between the second switching element Q2 and the fourth switching element Q4. Therefore, when the first switching element Q1 and the fourth switching element Q4 are turned on at the same time, a current is applied in the positive direction of the primary winding L1 of the transformer Tr. On the other hand, when the second switching element Q2 and the third switching element Q3 are turned on at the same time, a current is applied in the negative direction of the primary winding L1.

電流検出回路４０は、電流トランスＣＴを介して、トランスＴｒの１次巻線Ｌ１に双方向（正方向および負方向）に流れる電流をそれぞれ検出する。電流検出回路４０によって検出された電流は、制御回路５０に入力される。 The current detection circuit 40 detects currents flowing in both directions (positive direction and negative direction) in the primary winding L1 of the transformer Tr via the current transformer CT. The current detected by the current detection circuit 40 is input to the control circuit 50.

第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのゲートは、パルストランスＰＴ１を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ１に通電する駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３に応じて、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのいずれかを選択的に駆動することができる。同様に、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とのゲートは、パルストランスＰＴ２を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ２に通電する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４に応じて、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とのいずれかを選択的に駆動することができる。 The gate of the first switching element Q1 and the third switching element Q3 is connected to the control circuit 50 via the pulse transformer PT1. Therefore, the control circuit 50 can selectively drive either the first switching element Q1 or the third switching element Q3 according to the drive signals DRV_Q1 and DRV_Q3 that energize the pulse transformer PT1. Similarly, the gates of the second switching element Q2 and the fourth switching element Q4 are connected to the control circuit 50 via the pulse transformer PT2. Therefore, the control circuit 50 can selectively drive either the second switching element Q2 or the fourth switching element Q4 according to the drive signals DRV_Q2 and DRV_Q4 that energize the pulse transformer PT2.

具体的には、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３は、図３に示すように、制御回路５０からの駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３により、スイッチング周期ＴＳの半周期ＴＳ／２ごとに交互にオンオフするように駆動される。より詳細には、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３は、同時にオンすることを確実に防止するために、一方がオンからオフされた後、所定のデッドタイムが経過した後に、他方がオフからオンするように、制御回路５０によって駆動制御される。 Specifically, the first switching element Q1 third switching element Q3 as shown in FIG. 3, the drive signal DRV_Q1 from the control circuit 50, by DRV_Q3, every half period T S / 2 of the switching period T S It is driven to turn on and off alternately. More specifically, in order to prevent the first switching element Q1 and the third switching element Q3 from being turned on at the same time, one of the first switching element Q1 and the third switching element Q3 are turned on and off, and after a predetermined dead time has elapsed, the other It is driven and controlled by the control circuit 50 so as to turn from off to on.

第１スイッチング素子Ｑ１および第３スイッチング素子Ｑ３と同様に、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４も、図３に示すように、制御回路５０からの駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４により、交互にオンオフされる。また、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４も、一方のスイッチング素子がオンからオフされた後、所定のデッドタイムが経過した後に、他方のスイッチング素子がオフからオンするように駆動される。 Similar to the first switching element Q1 and the third switching element Q3, the second switching element Q2 and the fourth switching element Q4 are also turned on and off alternately by the drive signals DRV_Q2 and DRV_Q4 from the control circuit 50 as shown in FIG. Will be done. Further, the second switching element Q2 and the fourth switching element Q4 are also driven so that the other switching element is turned on from off after a predetermined dead time has elapsed after one switching element is turned off. ..

特に、本実施形態では、詳しくは後述するが、制御回路５０が、電流検出回路４０によって検出される１次側電流に基づき、トランスＴｒの１次巻線Ｌ１を双方向に流れる正負の電流ピーク値が一致するように、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのオンオフ切り替えタイミングに対して、第２スイッチング素子と前記第４スイッチング素子とのオンオフ切替タイミングの位相を制御する。このように、本実施形態に係る電力変換装置１００は、ピーク電流フィードバック制御を用いた、位相シフト方式フルブリッジ型の電力変化装置（ＤＣ‐ＤＣコンバータ）である。 In particular, in the present embodiment, as will be described in detail later, the control circuit 50 has a positive and negative current peak that flows in both directions through the primary winding L1 of the transformer Tr based on the primary side current detected by the current detection circuit 40. The phase of the on / off switching timing of the second switching element and the fourth switching element is controlled with respect to the on / off switching timing of the first switching element Q1 and the third switching element Q3 so that the values match. As described above, the power conversion device 100 according to the present embodiment is a phase shift type full bridge type power change device (DC-DC converter) using peak current feedback control.

トランスＴｒの２次側はセンタータップ方式となっており、整流回路１５として、第５スイッチング素子Ｑ５がトランスＴｒの一方の２次巻線Ｌ２１に接続され、第６スイッチング素子Ｑ６がトランスＴｒの他方の２次巻線Ｌ２２に接続される。第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とのゲートは、パルストランスＰＴ３を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ３に通電する駆動信号ＤＲＶ_Ｑ５、ＤＲＶ_Ｑ６に応じて、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とのいずれかを選択的に駆動することができる。具体的には、制御回路５０は、一方の２次巻線Ｌ２１に２次側電流ｉＬ２１が流れるときに、第５スイッチング素子Ｑ５がオンするように駆動信号ＤＲＶ_Ｑ５を出力する。一方、制御回路５０は、他方の２次巻線Ｌ２２に２次側電流ｉＬ２２が流れるときに、第６スイッチング素子Ｑ６がオンするように駆動信号ＤＲＶ_Ｑ６を出力する。なお、第５及び第６スイッチング素子Ｑ５、Ｑ６は、それぞれダイオードによって置換されてもよい。 The secondary side of the transformer Tr is a center tap system, and as a rectifier circuit 15, the fifth switching element Q5 is connected to one secondary winding L21 of the transformer Tr, and the sixth switching element Q6 is the other of the transformer Tr. It is connected to the secondary winding L22 of. The gate of the fifth switching element Q5 and the sixth switching element Q6 is connected to the control circuit 50 via the pulse transformer PT3. Therefore, the control circuit 50 can selectively drive either the fifth switching element Q5 or the sixth switching element Q6 according to the drive signals DRV_Q5 and DRV_Q6 that energize the pulse transformer PT3. Specifically, the control circuit 50 outputs a drive signal DRV_Q5 so that the fifth switching element Q5 is turned on when the secondary side current i L21 flows through one of the secondary windings L21. On the other hand, the control circuit 50 outputs a drive signal DRV_Q6 so that the sixth switching element Q6 is turned on when the secondary side current i L22 flows through the other secondary winding L22. The fifth and sixth switching elements Q5 and Q6 may be replaced by diodes, respectively.

整流回路１５の出力には、平滑リアクトルＬ３と出力コンデンサＣ２とからなるＬＣフィルタが接続されている。低圧バッテリ２０は、出力コンデンサＣ２と並列に接続される。従って、電力変換回路３０は、ＬＣフィルタによって平滑化された電圧を出力電圧として出力する。電力変換回路３０から出力された出力電圧は、低圧バッテリ２０を充電するために、低圧バッテリ２０に印加される。電圧検出回路４５は、電力変換回路３０の出力電圧を検出する。電圧検出回路４５によって検出された出力電圧は、制御回路５０に入力される。 An LC filter including a smoothing reactor L3 and an output capacitor C2 is connected to the output of the rectifier circuit 15. The low voltage battery 20 is connected in parallel with the output capacitor C2. Therefore, the power conversion circuit 30 outputs the voltage smoothed by the LC filter as the output voltage. The output voltage output from the power conversion circuit 30 is applied to the low-voltage battery 20 in order to charge the low-voltage battery 20. The voltage detection circuit 45 detects the output voltage of the power conversion circuit 30. The output voltage detected by the voltage detection circuit 45 is input to the control circuit 50.

次に、制御回路５０の内部構成の一例について、図２を参照して説明する。制御回路５０は、電流検出回路４０によって検出された１次側電流と、電圧検出回路４５によって検出された電力変換回路３０の出力電圧とに基づいて、第１〜第６スイッチング素子の駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ１〜ＤＲＶ_Ｑ６を生成して出力する。 Next, an example of the internal configuration of the control circuit 50 will be described with reference to FIG. The control circuit 50 is based on the primary side current detected by the current detection circuit 40 and the output voltage of the power conversion circuit 30 detected by the voltage detection circuit 45, and the drive signal of the first to sixth switching elements ( PWM signal) DRV_Q1 to DRV_Q6 are generated and output.

制御回路５０は、図２に示すように、トリガ信号発生回路５１を有する。トリガ信号発生回路５１は、スロープ補償回路５２、加算器５３、および比較器（ＣＭＰ）５４を含む。スロープ補償回路５２は、一定の勾配で増加するスロープ補償電流を発生する。加算器５３は、電流検出回路４０によって検出された１次側電流ＩＴｒと、スロープ補償回路５２によって発生されたスロープ補償電流を加算して、検出電流Ｉｓｅｎｓｅとして出力する。加算器５３において、１次側電流ＩＴｒにスロープ補償電流を加算して検出電流Ｉｓｅｎｓｅとすることで、検出電流Ｉｓｅｎｓｅの低周波発振を抑制することができる。加算器５３から出力される検出電流Ｉｓｅｎｓｅは、比較器５４の一方の入力に与えられる。 As shown in FIG. 2, the control circuit 50 includes a trigger signal generation circuit 51. The trigger signal generation circuit 51 includes a slope compensation circuit 52, an adder 53, and a comparator (CMP) 54. The slope compensation circuit 52 generates a slope compensation current that increases with a constant gradient. The adder 53 adds the primary side current I Tr detected by the current detection circuit 40 and the slope compensation current generated by the slope compensation circuit 52, and outputs the detection current I sense. In the adder 53, the low frequency oscillation of the detected current I sense can be suppressed by adding the slope compensation current to the primary side current I Tr to obtain the detected current I sense. The detection current sense output from the adder 53 is given to one input of the comparator 54.

トリガ信号発生回路５１は、さらに、アナログデジタル変換器（ＡＤＣ）５５、差分器５６、ＰＩ制御器５７、及びデジタルアナログ変換器（ＤＡＣ）５８を含む。ＡＤＣ５５は、電圧検出回路４５によって検出された電力変換回路３０の出力電圧を、アナログ値からデジタル値に変換する。差分器５６は、電力変換回路３０の出力電圧の目標電圧（すなわち、低圧バッテリ２０の目標電圧）に対して、検出された出力電圧との差分（偏差）を計算して出力する。差分器５６によって計算された偏差は、ＰＩ制御器５７に入力される。ＰＩ制御器５７は、入力された偏差に基づいて、比例積分制御値を算出する。ＤＡＣ５８は、ＰＩ制御器５７によって算出された比例積分制御値を、目標電流Ｉｒｅｆとして比較器５４の他方の入力に与える。 The trigger signal generation circuit 51 further includes an analog-to-digital converter (ADC) 55, a differencer 56, a PI controller 57, and a digital-to-analog converter (DAC) 58. The ADC 55 converts the output voltage of the power conversion circuit 30 detected by the voltage detection circuit 45 from an analog value to a digital value. The diffifier 56 calculates and outputs a difference (deviation) from the detected output voltage with respect to the target voltage of the output voltage of the power conversion circuit 30 (that is, the target voltage of the low-voltage battery 20). The deviation calculated by the diffifier 56 is input to the PI controller 57. The PI controller 57 calculates the proportional integral control value based on the input deviation. The DAC 58 gives the proportional integral control value calculated by the PI controller 57 to the other input of the comparator 54 as the target current I ref.

比較器５４は、検出電流Ｉｓｅｎｓｅと目標電流Ｉｒｅｆとを比較し、検出電流Ｉｓｅｎｓｅが目標電流Ｉｒｅｆに達すると、所定期間の間、トリガ信号ＳＴＧを出力する。このトリガ信号ＳＴＧは、ＰＷＭ生成回路６０に与えられる。なお、比較器５４は、図示していないが、検出電流Ｉｓｅｎｓｅが目標電流Ｉｒｅｆに達して、トリガ信号ＳＴＧの出力が開始されると、強制的に検出電流Ｉｓｅｎｓｅをゼロにホールドする回路部を有する。この回路部は、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３との内でオンしているスイッチング素子がオフされたときに、すなわち、スイッチング周期ＴＳの半周期ＴＳ／２、およびスイッチング周期ＴＳが経過したときに、ゼロホールドを解除する。 The comparator 54 compares the detected current I sense with the target current I ref , and when the detected current I sense reaches the target current I ref , outputs a trigger signal STG for a predetermined period. This trigger signal STG is given to the PWM generation circuit 60. Incidentally, comparator 54, although not shown, the detected current I sense reaches the target current I ref, the output of the trigger signal S TG is started, the holding force the detected current I sense to zero It has a circuit section. The circuit section, when the switching element and the first switching element Q1 is turned on within the third switching element Q3 is turned off, i.e., the half period T S / 2, and the switching cycle of the switching period T S when the T S has elapsed, to release the zero hold.

ＰＷＭ生成回路６０は、トリガ信号ＳＴＧと基準クロック信号ＣＬＫに基づいて、第１〜第６スイッチング素子Ｑ１〜Ｑ６の駆動信号ＤＲＶ_Ｑ１〜ＤＲＶ_Ｑ６としてのＰＷＭ信号を生成して出力する。 PWM generation circuit 60 on the basis of the trigger signal S TG and the reference clock signal CLK, and generates and outputs a PWM signal as a driving signal DRV_Q1~DRV_Q6 of the first to sixth switching elements Q1 to Q6.

ここで、図３の動作波形図に示すように、検出電流Ｉｓｅｎｓｅが目標電流Ｉｒｅｆに達して、比較器５４からトリガ信号ＳＴＧが出力された時点から極力遅滞なく、トリガ信号ＳＴＧを検出し、さらに、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４の内でオンされているスイッチング素子をオフする駆動信号（切替信号）を出力することにより、一スイッチング周期Ｔｓの内に２回発生する検出電流Ｉｓｅｎｓｅのピーク値をほぼ一致させることができる。これは、一スイッチング周期Ｔｓ内における１次側電流ＩＴｒの正方向の電流のピーク値と負方向の電流のピーク値とを絶対値としてほぼ同じ値に揃えることができることを意味する。その結果、１次側電流ＩＴｒの直流オフセットをほぼゼロに抑えることができ、偏磁を抑制することができるようになる。 Here, as shown in the operation waveform diagram of FIG. 3, the detected current I sense reaches the target current I ref, as much as possible without delay from the time when the trigger signal S TG is outputted from the comparator 54, the trigger signal S TG detected, further, by outputting the drive signal (switching signal) for turning off the switching element that is turned on within the second switching element Q2 and the fourth switching element Q4, 2 times within one switching period T s The peak value of the generated detection current I sense can be made to substantially match. This means that can be aligned in substantially the same value and the peak value in the positive direction of the peak value and the negative direction of the current of the current in the primary-side current I Tr within one switching period T s as an absolute value. As a result, the DC offset of the primary side current I Tr can be suppressed to almost zero, and the demagnetization can be suppressed.

なお、オンデューティは、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、または第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が同時にオンするオン時間ＴＯＮ／スイッチング周期ＴＳであり、電力変換回路３０の出力電圧は基本的にオンデューティに比例する。従って、電力変換回路３０の出力電圧の制御分解能は、ＰＷＭ生成回路６０が生成する駆動信号の時間分解能に依存する。 Incidentally, the on-duty is the on-time T ON / switching period T S of the first switching element Q1 fourth switching element Q4 and the second switching element Q2 and the third switching element Q3, turned on at the same time, the power conversion circuit 30 The output voltage of is basically proportional to the on-duty. Therefore, the control resolution of the output voltage of the power conversion circuit 30 depends on the time resolution of the drive signal generated by the PWM generation circuit 60.

上述した点に鑑み、本実施形態では、ＰＷＭ生成回路６０の構成に工夫を凝らし、トリガ信号ＳＴＧが発生してから、そのトリガ信号ＳＴＧの検出、およびオンされていたスイッチング素子をオフするための駆動信号の出力に要する時間を極力短くするとともに、駆動信号を出力するときの時間分解能を上げることを可能とした。以下に、図４〜図６を参照して、ＰＷＭ生成回路６０の構成を詳細に説明する。 In view of the above points, in the present embodiment, the configuration of the PWM generation circuit 60 is devised, and after the trigger signal STG is generated, the trigger signal STG is detected and the switching element that has been turned on is turned off. It is possible to shorten the time required to output the drive signal for this purpose as much as possible and to increase the time resolution when outputting the drive signal. Hereinafter, the configuration of the PWM generation circuit 60 will be described in detail with reference to FIGS. 4 to 6.

図４は、ＰＷＭ生成回路６０の内部構成の一例を示すブロック図である。図４に示すように、ＰＷＭ生成回路６０は、基準クロック信号ＣＬＫを入力して、位相の異なる４個のクロック信号ＣＬＫ１〜ＣＬＫ４を生成するクロック発生回路６１を有する。より詳細には、クロック発生回路６１は、基準クロック信号ＣＬＫと同位相の第１クロック信号ＣＬＫ１、基準クロック信号ＣＬＫから９０°位相がずれた（遅れた）第２クロック信号ＣＬＫ２、基準クロック信号ＣＬＫから１８０°位相がずれた（遅れた）第３クロック信号ＣＬＫ３、および、基準クロック信号ＣＬＫから２７０°位相がずれた（遅れた）第４クロック信号ＣＬＫ４を生成する。 FIG. 4 is a block diagram showing an example of the internal configuration of the PWM generation circuit 60. As shown in FIG. 4, the PWM generation circuit 60 has a clock generation circuit 61 that inputs the reference clock signal CLK and generates four clock signals CLK1 to CLK4 having different phases. More specifically, the clock generation circuit 61 includes a first clock signal CLK1 that is in phase with the reference clock signal CLK, a second clock signal CLK2 that is 90 ° out of phase (delayed) from the reference clock signal CLK, and a reference clock signal CLK. A third clock signal CLK3 that is 180 ° out of phase (delayed) and a fourth clock signal CLK4 that is 270 ° out of phase (delayed) from the reference clock signal CLK are generated.

なお、基準クロック信号ＣＬＫの周波数は、例えば２００ＭＨｚとすることができる。また、クロック発生回路６１が生成するクロック信号の数は４個に限られず、２個以上であればよい。さらに、クロック発生回路６１が、複数のクロック信号ＣＬＫ１〜ＣＬＫ４の位相の間隔が等しくなるように、複数のクロック信号ＣＬＫ１〜ＣＬＫ４を生成する例を示したが、必ずしも、すべて等しい間隔でなくてもよい。 The frequency of the reference clock signal CLK can be, for example, 200 MHz. Further, the number of clock signals generated by the clock generation circuit 61 is not limited to four, and may be two or more. Further, an example is shown in which the clock generation circuit 61 generates a plurality of clock signals CLK1 to CLK4 so that the phase intervals of the plurality of clock signals CLK1 to CLK4 are equal, but the intervals are not necessarily the same. Good.

ＰＷＭ生成回路６０は、第１スイッチング素子Ｑ１に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ１と、第３スイッチング素子Ｑ３に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ３を生成する第１生成回路６２を有する。なお、第１生成回路６２が生成する第１スイッチング素子Ｑ１に対する駆動信号ＤＲＶ_Ｑ１は、第５スイッチング素子Ｑ５に対する駆動信号ＤＲＶ_Ｑ５としても用いられる。同様に、第１生成回路６２が生成する第３スイッチング素子Ｑ３に対する駆動信号ＤＲＶ_Ｑ３は、第６スイッチング素子Ｑ６に対する駆動信号ＤＲＶ_Ｑ６としても用いられる。第１生成回路６２には、図４に示すように、基準クロック信号ＣＬＫと同位相の第１クロック信号ＣＬＫ１が入力される。以下、この第１生成回路６２の内部構成の一例およびその内部構成による動作を、図５を参照して説明する。 The PWM generation circuit 60 includes a first generation circuit 62 that generates a drive signal (PWM signal) DRV_Q1 for the first switching element Q1 and a drive signal (PWM signal) DRV_Q3 for the third switching element Q3. The drive signal DRV_Q1 for the first switching element Q1 generated by the first generation circuit 62 is also used as the drive signal DRV_Q5 for the fifth switching element Q5. Similarly, the drive signal DRV_Q3 for the third switching element Q3 generated by the first generation circuit 62 is also used as the drive signal DRV_Q6 for the sixth switching element Q6. As shown in FIG. 4, the first clock signal CLK1 having the same phase as the reference clock signal CLK is input to the first generation circuit 62. Hereinafter, an example of the internal configuration of the first generation circuit 62 and the operation according to the internal configuration will be described with reference to FIG.

図５に示すように、第１生成回路６２は、第１カウンタ７０、第１比較器７１、第１レジスタ７２、ＸＯＲ回路７３、第２カウンタ７４、第２比較器７５、第１ＡＮＤ回路７６、第２ＡＮＤ回路７７、第２レジスタ７８、第３レジスタ７９、および第４レジスタ８０を有する。 As shown in FIG. 5, the first generation circuit 62 includes a first counter 70, a first comparator 71, a first register 72, an XOR circuit 73, a second counter 74, a second comparator 75, and a first AND circuit 76. It has a second AND circuit 77, a second register 78, a third register 79, and a fourth register 80.

第１カウンタ７０は、第１クロック信号ＣＬＫ１のクロック数をカウントする。第１カウンタ７０のカウント数は、スイッチング周期ＴＳが経過する毎にリセットされる。第１比較器７１は、第１カウンタ７０のカウント数と、スイッチング周期ＴＳの半周期ＴＳ／２に相当する値とを比較する。第１比較器７１は、第１カウンタ７０のカウント数が半周期ＴＳ／２に相当する値よりも小さい場合、Ｌｏレベルの信号を出力する。一方、第１比較器７１は、第１カウンタ７０のカウント数が半周期ＴＳ／２に相当する値以上である場合、Ｈｉレベルの信号を出力する。つまり、第１比較器７１は、スイッチング周期ＴＳの０°から１８０°までの前半部分においてＬｏレベル信号を出力し、スイッチング周期ＴＳの１８０°から３６０°までの後半部分においてＨｉレベル信号を出力する。 The first counter 70 counts the number of clocks of the first clock signal CLK1. Count of the first counter 70 is reset each time the switching period T S has elapsed. The first comparator 71 compares the count of the first counter 70, and a value corresponding to a half period T S / 2 of the switching period T S. The first comparator 71, when the count number of the first counter 70 is smaller than the value corresponding to a half period T S / 2, and outputs a Lo level signal. On the other hand, the first comparator 71, when the count number of the first counter 70 is equal to or greater than the value corresponding to a half period T S / 2, and outputs a Hi-level signal. That is, the first comparator 71 outputs a Lo level signal at the first half of the 0 ° and the switching period T S to 180 °, a Hi level signal at the second half of the 180 ° switching period T S until 360 ° Output.

第１レジスタ７２は、第１クロック信号ＣＬＫ１の入力に同期して、入力端子に入力される第１比較器７１からの信号を取り込み、出力端子から出力する。ＸＯＲ回路７３は、第１比較器７１からの出力と、第１レジスタ７２からの出力との排他的論理和を演算して出力する。第１比較器７１からの出力と、第１レジスタ７２からの出力とは、概ね一致するが、第１比較器７１の出力がＬｏレベルからＨｉレベル、またはＨｉレベルからＬｏレベルに変化し、その変化後の信号が第１レジスタ７２に取り込まれて出力されるまでの僅かな期間において相違する。従って、ＸＯＲ回路７３の出力は、スイッチング周期ＴＳの半周期ＴＳ／２が経過した時点、およびスイッチング周期ＴＳが経過した時点において、Ｈｉレベルとなり、それ以外の期間はＬｏレベルとなる。 The first register 72 takes in the signal from the first comparator 71 input to the input terminal and outputs it from the output terminal in synchronization with the input of the first clock signal CLK1. The XOR circuit 73 calculates and outputs the exclusive OR of the output from the first comparator 71 and the output from the first register 72. The output from the first comparator 71 and the output from the first register 72 are substantially the same, but the output of the first comparator 71 changes from Lo level to Hi level or from Hi level to Lo level, and the output thereof is changed. It differs in a short period until the changed signal is taken into the first register 72 and output. Thus, the output of XOR circuit 73, when the half period T S / 2 of the switching period T S has elapsed, and at the time when the switching period T S has passed, becomes Hi level, the period of rest becomes Lo level.

第２カウンタ７４は、第１クロック信号ＣＬＫ１のクロック数をカウントするものである。この第２カウンタ７４は、ＸＯＲ回路７３から出力されるＨｉレベル信号によってリセットされる。従って、第２カウンタ７４は、スイッチング周期ＴＳの半周期ＴＳ／２が経過した時点、およびスイッチング周期ＴＳが経過した時点でリセットされ、カウント数がゼロとなる。第２比較器７５は、第２カウンタ７４のカウント数と、第１スイッチング素子のオン期間と第３スイッチング素子Ｑ３のオン期間との間に設けるデッドタイムに相当する設定値とを比較する。上述したように、第２カウンタ７４は、スイッチング周期ＴＳの半周期ＴＳ／２が経過した時点、およびスイッチング周期ＴＳが経過した時点でリセットされる。従って、スイッチング周期ＴＳが始まってから、およびスイッチング周期ＴＳの半周期ＴＳ／２の時点から、第２カウンタ７４のカウント数がデッドタイム設定値に到達するまでの間、第２比較器７５は、Ｌｏレベルの信号を出力する。その後、第２カウンタ７４のカウント数がデッドタイム設定値に到達すると、第２比較器７５は、Ｈｉレベルの信号を出力する。 The second counter 74 counts the number of clocks of the first clock signal CLK1. The second counter 74 is reset by the Hi level signal output from the XOR circuit 73. Accordingly, the second counter 74, when the half period T S / 2 of the switching period T S has elapsed, and is reset when the switching period T S has elapsed, it counts the number of zero. The second comparator 75 compares the count number of the second counter 74 with the set value corresponding to the dead time provided between the on period of the first switching element and the on period of the third switching element Q3. As described above, the second counter 74, when the half period T S / 2 of the switching period T S has elapsed, and the switching period T S is reset at the time of the lapse. Therefore, since the start of switching period T S, and between the time of the half period T S / 2 of the switching period T S, until the number of counts of the second counter 74 reaches the dead time set value, the second comparator The 75 outputs a Lo level signal. After that, when the count number of the second counter 74 reaches the dead time set value, the second comparator 75 outputs a Hi level signal.

第２比較器７５の出力は、第１及び第２ＡＮＤ回路７６、７７の２つの入力端子の内の一方に入力される。このため、第１及び第２ＡＮＤ回路７６、７７は、ともに、スイッチング周期ＴＳが始まったときから、および半周期ＴＳ／２が経過したときから、デッドタイムが経過するまで、Ｌｏレベルの信号を出力する。第１ＡＮＤ回路７６の出力は、第１スイッチング素子Ｑ１の駆動信号ＤＲＶ_Ｑ１を出力する第２レジスタ７８に入力される。また、第２ＡＮＤ回路７７の出力は、第３スイッチング素子Ｑ３の駆動信号ＤＲＶ_Ｑ３を出力する第３レジスタ７９に入力される。このため、第２比較器７５がＬｏレベルを出力する間は、第２レジスタ７８および第３レジスタ７９の双方からＨｉレベルの駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３が出力されることが禁止される。これにより、第１スイッチング素子Ｑ１の駆動信号ＤＲＶ_Ｑ１のＨｉレベル出力期間と第３スイッチング素子Ｑ３の駆動信号ＤＲＶ_Ｑ３のＨｉレベル出力期間との間に、デッドタイムが設定される。 The output of the second comparator 75 is input to one of the two input terminals of the first and second AND circuits 76 and 77. Therefore, the first and second 2AND circuit 76 and 77, both from the time when the switching period T S is started, and when the half period T S / 2 has elapsed, until the dead time has elapsed, Lo level signal Is output. The output of the first AND circuit 76 is input to the second register 78 that outputs the drive signal DRV_Q1 of the first switching element Q1. Further, the output of the second AND circuit 77 is input to the third register 79 that outputs the drive signal DRV_Q3 of the third switching element Q3. Therefore, while the second comparator 75 outputs the Lo level, it is prohibited that the Hi level drive signals DRV_Q1 and DRV_Q3 are output from both the second register 78 and the third register 79. As a result, a dead time is set between the Hi level output period of the drive signal DRV_Q1 of the first switching element Q1 and the Hi level output period of the drive signal DRV_Q3 of the third switching element Q3.

第１ＡＮＤ回路７６の２つの入力端子の内の他方には、第１レジスタ７２の出力が入力される。第２ＡＮＤ回路７７の２つの入力端子の内の他方には、ＮＯＴ回路を介して、第１レジスタ７２の出力が入力される。第１レジスタ７２は、上述したように、第１比較器７１からの信号を取り込んで出力端子から出力するので、スイッチング周期ＴＳの前半部分においてＬｏレベル信号を出力し、スイッチング周期ＴＳの後半部分においてＨｉレベル信号を出力する。このため、第１ＡＮＤ回路７６は、スイッチング周期ＴＳの前半部分に渡ってＬｏレベル信号を出力し、スイッチング周期ＴＳの後半部分においては、デッドタイム経過後にＨｉレベル信号を出力する。この結果、図３に示すように、第２レジスタ７８からは、スイッチング周期ＴＳの後半部分において、デッドタイム経過後にオンとなる駆動信号ＤＲＶ_Ｑ１が、第１スイッチング素子Ｑ１に対して出力される。一方、第２ＡＮＤ回路７７は、スイッチング周期ＴＳの前半部分においてデッドタイム経過後にＨｉレベル信号を出力し、スイッチング周期ＴＳの後半部分に渡ってＬｏレベル信号を出力する。従って、図３に示すように、第３レジスタ７９からは、スイッチング周期ＴＳの前半部分において、デッドタイム経過後にオンとなる駆動信号ＤＲＶ_Ｑ３が、第３スイッチング素子Ｑ３に対して出力される。 The output of the first register 72 is input to the other of the two input terminals of the first AND circuit 76. The output of the first register 72 is input to the other of the two input terminals of the second AND circuit 77 via the NOT circuit. The first register 72, as described above, since the output signal from the takes in the output terminal of the first comparator 71 outputs a Lo level signal at the first half of the switching period T S, the second half of the switching period T S The Hi level signal is output in the part. Therefore, the 1AND circuit 76 outputs a Lo level signal over the first half of the switching period T S, in the second half of the switching period T S, and outputs a Hi level signal after elapse of the dead time. As a result, as shown in FIG. 3, from the second register 78, the second half of the switching period T S, the drive signal DRV_Q1 to be turned on after elapse of the dead time is output to the first switching element Q1. On the other hand, the 2AND circuit 77 outputs a Hi level signal after elapse of the dead time in the first half of the switching period T S, and outputs a Lo level signal over the second half of the switching period T S. Accordingly, as shown in FIG. 3, from the third register 79, in the first half of the switching period T S, the drive signal DRV_Q3 to be turned on after elapse of the dead time is output to the third switching element Q3.

第４レジスタ８０は、第１レジスタ７２が出力する信号を取り込んで、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３のどちらがオンされているかを示す選択信号ＳＥＬを出力する。この第４レジスタ８０は、特許請求の範囲における選択信号発生回路部に相当する。具体的には、第４レジスタ８０は、第１スイッチング素子Ｑ１がオンされているときには、Ｈｉレベルの選択信号ＳＥＬを出力する。逆に、第４レジスタ８０は、第３スイッチング素子Ｑ３がオンされているときには、Ｌｏレベルの選択信号を出力する。なお、第４レジスタ８０を省略し、第１レジスタ７２が出力する信号を選択信号ＳＥＬとして出力してもよい。この場合、第１レジスタ７２が選択信号発生回路部に相当することになる。 The fourth register 80 takes in the signal output by the first register 72 and outputs a selection signal SEL indicating which of the first switching element Q1 and the third switching element Q3 is turned on. The fourth register 80 corresponds to the selection signal generation circuit unit in the claims. Specifically, the fourth register 80 outputs a Hi-level selection signal SEL when the first switching element Q1 is turned on. On the contrary, the fourth register 80 outputs a Lo level selection signal when the third switching element Q3 is turned on. The fourth register 80 may be omitted, and the signal output by the first register 72 may be output as the selection signal SEL. In this case, the first register 72 corresponds to the selection signal generation circuit unit.

再び、図４に戻り、ＰＷＭ生成回路６０の内部構成に関する説明を続ける。図４に示すように、ＰＷＭ生成回路６０は、第２スイッチング素子Ｑ２に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ２と、第４スイッチング素子Ｑ４に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ４を生成するための第２生成回路として、第１〜第４切替信号生成回路６３〜６６と、出力回路６７を有する。 Returning to FIG. 4 again, the description of the internal configuration of the PWM generation circuit 60 will be continued. As shown in FIG. 4, the PWM generation circuit 60 is a second generation circuit for generating a drive signal (PWM signal) DRV_Q2 for the second switching element Q2 and a drive signal (PWM signal) DRV_Q4 for the fourth switching element Q4. The first to fourth switching signal generation circuits 63 to 66 and an output circuit 67 are provided.

第１〜第４切替信号生成回路６３〜６６は、それぞれ、トリガ信号ＳＴＧと、位相の異なるクロック信号ＣＬＫ１〜ＣＬＫ４とを入力し、トリガ信号ＳＴＧが発生している状態で、入力されるクロック信号ＣＬＫ１〜ＣＬＫ４が変化したことに応じて、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４との一方をオンからオフにするためのオンオフ切替信号と、前記第２スイッチング素子と前記第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号と、を含む切替信号を発生する。出力回路６７は、第１〜第４切替信号生成回路６３〜６６において最も早く発生された切替信号を、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とを駆動する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４として出力する。 First to fourth switching signal generator circuit 63 to 66, respectively, inputs the trigger signal S TG, and a clock signal CLK1~CLK4 the different phases, in a state in which the trigger signal S TG is generated, is input An on / off switching signal for turning one of the second switching element Q2 and the fourth switching element Q4 from on to off according to the change of the clock signals CLK1 to CLK4, and the second switching element and the fourth switching. A switching signal including an off-on switching signal for turning the other side of the element from off to on is generated. The output circuit 67 outputs the earliest switching signal generated in the first to fourth switching signal generation circuits 63 to 66 as drive signals DRV_Q2 and DRV_Q4 for driving the second switching element Q2 and the fourth switching element Q4. ..

以下、第１〜第４切替信号生成回路６３〜６６の内部構成の一例およびその内部構成による動作を、図６を参照して説明する。なお、第１〜第４切替信号生成回路６３〜６６はすべて同様に構成されるので、以下においては、第１切替信号生成回路６３を代表例として説明する。 Hereinafter, an example of the internal configuration of the first to fourth switching signal generation circuits 63 to 66 and the operation according to the internal configuration will be described with reference to FIG. Since the first to fourth switching signal generation circuits 63 to 66 are all configured in the same manner, the first switching signal generation circuit 63 will be described below as a representative example.

図６に示すように、第１切替信号生成回路６３は、第１カウンタ８１、第１比較器８２、リセット信号生成回路８３、ＯＲ回路８４、第１レジスタ８５、第１ＸＯＲ回路８６、第２レジスタ８７、第２ＸＯＲ回路８８、第２カウンタ８９、第２比較器９０、第１ＡＮＤ回路９１、第２ＡＮＤ回路９２、第３レジスタ９３、および第４レジスタ９４を有する。 As shown in FIG. 6, the first switching signal generation circuit 63 includes a first counter 81, a first comparator 82, a reset signal generation circuit 83, an OR circuit 84, a first register 85, a first XOR circuit 86, and a second register. It has 87, a second XOR circuit 88, a second counter 89, a second comparator 90, a first AND circuit 91, a second AND circuit 92, a third register 93, and a fourth register 94.

なお、第１切替信号生成回路６３における、第２レジスタ８７、第２ＸＯＲ回路８８、第２カウンタ８９、第２比較器９０、第１ＡＮＤ回路９１、第２ＡＮＤ回路９２、第３レジスタ９３、および第４レジスタ９４は、上述した第１生成回路６２における、第１レジスタ７２、ＸＯＲ回路７３、第２カウンタ７４、第２比較器７５、第１ＡＮＤ回路７６、第２ＡＮＤ回路７７、第２レジスタ７８、および第３レジスタ７９と同様に構成され、同様に動作する。 In the first switching signal generation circuit 63, the second register 87, the second XOR circuit 88, the second counter 89, the second comparator 90, the first AND circuit 91, the second AND circuit 92, the third register 93, and the fourth. The register 94 is the first register 72, the XOR circuit 73, the second counter 74, the second comparator 75, the first AND circuit 76, the second AND circuit 77, the second register 78, and the second in the first generation circuit 62 described above. It is configured in the same manner as the three-counter 79 and operates in the same manner.

第１カウンタ８１は、第１クロック信号ＣＬＫ１のクロック数をカウントする。第１カウンタ８１のカウント数は、スイッチング周期ＴＳが経過する毎にリセットされる。第１比較器８２は、第１カウンタ８１のカウント数と、スイッチング周期ＴＳの半周期ＴＳ／２に相当する値とを比較する。第１比較器８２は、第１カウンタ８１のカウント数が半周期ＴＳ／２に相当する値よりも小さい場合、Ｌｏレベルの信号を出力する。一方、第１比較器８２は、第１カウンタ８１のカウント数が半周期ＴＳ／２に相当する値以上である場合、Ｈｉレベルの信号を出力する。つまり、第１比較器８２は、スイッチング周期ＴＳの０°から１８０°までの前半部分においてＬｏレベル信号を出力し、スイッチング周期ＴＳの１８０°から３６０°までの後半部分においてＨｉレベル信号を出力する。 The first counter 81 counts the number of clocks of the first clock signal CLK1. Count of the first counter 81 is reset each time the switching period T S has elapsed. The first comparator 82 compares the count of the first counter 81 and a value corresponding to a half period T S / 2 of the switching period T S. The first comparator 82, when the count number of the first counter 81 is smaller than the value corresponding to a half period T S / 2, and outputs a Lo level signal. On the other hand, the first comparator 82, when the count number of the first counter 81 is equal to or greater than the value corresponding to a half period T S / 2, and outputs a Hi-level signal. That is, the first comparator 82 outputs a Lo level signal at the first half of the 0 ° and the switching period T S to 180 °, a Hi level signal at the second half of the 180 ° switching period T S until 360 ° Output.

ＯＲ回路８４は、トリガ信号ＳＴＧを一方の入力とし、第１レジスタ８５の出力を他方の入力とする。ＯＲ回路８４の出力は、第１レジスタ８５に与えられ、第１クロック信号ＣＬＫ１が変化したときに、第１レジスタ８５に取り込まれる。従って、図２に示すトリガ信号発生回路５１が発生するトリガ信号ＳＴＧがＨｉレベルからＬｏレベルに変化しても、第１レジスタ８５により、Ｈｉレベルのトリガ信号ＳＴＧを保持することができる。リセット信号生成回路８３は、第１カウンタ８１のカウント数が、スイッチング周期ＴＳの半周期ＴＳ／２に相当する値のとき、またはスイッチング周期ＴＳに相当する値のとき、第１レジスタ８５にＨｉレベルのリセット信号を出力する。従って、第１レジスタ８５は、スイッチング周期ＴＳが始まったとき、および、スイッチング周期ＴＳの半周期ＴＳ／２が経過したときにリセットされ、その時点で、Ｈｉレベルのトリガ信号ＳＴＧを取り込んで保持することが可能な状態となる。 The OR circuit 84 uses the trigger signal STG as one input and the output of the first register 85 as the other input. The output of the OR circuit 84 is given to the first register 85, and is taken into the first register 85 when the first clock signal CLK1 changes. Therefore, even if the trigger signal STG generated by the trigger signal generation circuit 51 shown in FIG. 2 changes from the Hi level to the Lo level, the Hi level trigger signal STG can be held by the first register 85. Reset signal generating circuit 83, the count number of the first counter 81, when the value corresponding to the half period T S / 2 of the switching period T S, or when the value corresponding to the switching period T S, the first register 85 A Hi level reset signal is output to. Therefore, the first register 85 is reset when the switching cycle T S starts and when the half cycle T S / 2 of the switching cycle T S elapses, and at that time, the Hi level trigger signal STG is set. It will be in a state where it can be taken in and held.

第１ＸＯＲ回路８６は、第１比較器８２からの出力と、第１レジスタ８５からの出力との排他的論理和を演算して出力する。第１比較器８２が、スイッチング周期ＴＳの前半部分においてＬｏレベル信号を出力している間、Ｈｉレベルのトリガ信号ＳＴＧの発生以前は、第１レジスタ８５の出力もＬｏレベルである。このため、第１ＸＯＲ回路８６は、排他的論理和として、Ｌｏレベルの信号を出力する。このＬｏレベルの信号は、第２レジスタ８７を介して、第１ＡＮＤ回路９１および第２ＡＮＤ回路９２に入力される。このＬｏレベルの信号入力に応じて、入力にＮＯＴ回路を有する第１ＡＮＤ回路９１からの出力がＨｉレベルとなる。その結果、第３レジスタ９３が、第２スイッチング素子Ｑ２をオンするためのＨｉレベルの切替信号ＤＲＶ_Ｑ２_１を出力する。一方、第４レジスタ９４が、第４スイッチング素子Ｑ４に対して出力する切替信号ＤＲＶ_Ｑ４_１はＬｏレベルとなる。 The first XOR circuit 86 calculates and outputs the exclusive OR of the output from the first comparator 82 and the output from the first register 85. The first comparator 82, while outputs a Lo level signal at the first half of the switching period T S, the previous generation of the trigger signal S TG of Hi level, the output of the first register 85 is also Lo level. Therefore, the first XOR circuit 86 outputs a Lo level signal as an exclusive OR. This Lo level signal is input to the first AND circuit 91 and the second AND circuit 92 via the second register 87. In response to this Lo level signal input, the output from the first AND circuit 91 having a NOT circuit at the input becomes the Hi level. As a result, the third register 93 outputs the Hi level switching signal DRV_Q2_1 for turning on the second switching element Q2. On the other hand, the switching signal DRV_Q4_1 output by the 4th register 94 to the 4th switching element Q4 is at the Lo level.

その状態で、トリガ信号ＳＴＧがＯＲ回路８４に入力されると、第１ＸＯＲ回路８６には、第１比較器８２からのＬｏレベルの信号と、第１レジスタ８５からのＨｉレベルの信号とが入力されることになる。そのため、第１ＸＯＲ回路８６の出力はＬｏレベルからＨｉレベルに変化する。この第１ＸＯＲ回路８６の出力レベルの変化が、第２レジスタ８７および第２ＸＯＲ回路８８によって検出されて、第２ＸＯＲ回路８８から第２カウンタ８９をリセットするリセット信号が出力される。そのため、第２比較器９０からは、設定されたデッドタイムに相当する期間に渡ってＬｏレベルの信号が出力される。これにより、第３レジスタ９３および第４レジスタ９４の双方からＨｉレベルの切替信号ＤＲＶ_Ｑ２_１、ＤＲＶ_Ｑ４_１が出力されることが禁止される。換言すると、トリガ信号ＳＴＧが入力されたことに応じて、第３レジスタ９３は、オンされていた第２スイッチング素子Ｑ２をオフするためのオンオフ切替信号ＤＲＶ_Ｑ２_１を出力し、第４レジスタ９４は、オフされていた第４スイッチング素子を、デッドタイムが経過するまでオフのまま維持するための切替信号ＤＲＶ_Ｑ４_１を出力する。 In this state, when the trigger signal S TG is inputted to the OR circuit 84, the first 1XOR circuit 86, and the Lo level signal from the first comparator 82, and a Hi-level signal from the first register 85 It will be entered. Therefore, the output of the first XOR circuit 86 changes from the Lo level to the Hi level. The change in the output level of the first XOR circuit 86 is detected by the second register 87 and the second XOR circuit 88, and a reset signal for resetting the second counter 89 is output from the second XOR circuit 88. Therefore, the Lo level signal is output from the second comparator 90 for a period corresponding to the set dead time. As a result, it is prohibited that the Hi level switching signals DRV_Q2_1 and DRV_Q4_1 are output from both the third register 93 and the fourth register 94. In other words, in response to the trigger signal S TG is input, the third register 93, and outputs the OFF switching signal DRV_Q2_1 for turning off the second switching element Q2 which is turned on, the fourth register 94, The switching signal DRV_Q4_1 for keeping the fourth switching element that has been turned off in the off state until the dead time elapses is output.

デッドタイムが経過すると、第２比較器９０の出力がＨｉレベルとなる。このとき、第２レジスタ８７からはＨｉレベルの信号が出力されている。従って、第２ＡＮＤ回路９２を介して、第４レジスタ９４にＨｉレベルの信号が入力される。これにより、第４レジスタ９４は、オフされていた第４スイッチング素子Ｑ４をオンするためのオフオン切替信号ＤＲＶ_Ｑ４_１を出力する。 When the dead time elapses, the output of the second comparator 90 reaches the Hi level. At this time, a Hi level signal is output from the second register 87. Therefore, a Hi level signal is input to the fourth register 94 via the second AND circuit 92. As a result, the fourth register 94 outputs the off-on switching signal DRV_Q4_1 for turning on the fourth switching element Q4 that has been turned off.

第４レジスタ９４がＨｉレベルの切替信号ＤＲＶ_Ｑ４_１を出力中に、スイッチング周期ＴＳの半周期ＴＳ／２が経過したとき、第１比較器８２の出力はＬｏレベルからＨｉレベルに変化する。その一方で、第１レジスタ８５は半周期ＴＳ／２が経過した時点でリセットされるので、第１レジスタ８５の出力はＨｉレベルからＬｏレベルに変化する。このように、第１比較器８２と第１レジスタ８５の出力信号のレベルはそれぞれ変化するが、第１ＸＯＲ回路８６の入力信号のレベルの組み合わせ自体は変化しない。このため、第４レジスタ９４は、スイッチング周期ＴＳの半周期ＴＳ／２が経過する前後で、継続して、第４スイッチング素子Ｑ４に対してＨｉレベルの切替信号ＤＲＶ_Ｑ４_１を出力する。 The fourth register 94 while the output of the switching signal DRV_Q4_1 of Hi level, when the half period T S / 2 of the switching period T S has elapsed, the output of the first comparator 82 changes from Lo level to Hi level. On the other hand, the first register 85 because it is reset when the half period T S / 2 has elapsed, the output of the first register 85 changes from Hi level to Lo level. In this way, the levels of the output signals of the first comparator 82 and the first register 85 change, but the combination of the input signal levels of the first XOR circuit 86 itself does not change. Therefore, the fourth register 94, before and after a half period T S / 2 of the switching period T S elapses, continuously, and outputs a switching signal DRV_Q4_1 a Hi level for the fourth switching element Q4.

その状態で、トリガ信号ＳＴＧがＯＲ回路８４に入力されると、第１ＸＯＲ回路８６には、第１比較器８２からのＨｉレベルの信号と、第１レジスタ８５からのＨｉレベルの信号とが入力されることになる。そのため、第１ＸＯＲ回路８６の出力はＨｉレベルからＬｏレベルに変化する。この第１ＸＯＲ回路８６の出力レベルの変化が、第２レジスタ８７および第２ＸＯＲ回路８８によって検出されて、第２ＸＯＲ回路８８から第２カウンタ８９のリセット信号が出力される。そのため、第２比較器９０からは、設定されたデッドタイムに相当する期間に渡ってＬｏレベルの信号が出力される。これにより、第３レジスタ９３および第４レジスタ９４の双方からＨｉレベルの切替信号ＤＲＶ_Ｑ２_１、ＤＲＶ_Ｑ４_１が出力されることが禁止される。換言すると、トリガ信号ＳＴＧが入力されたことに応じて、第４レジスタ９４は、オンされていた第４スイッチング素子Ｑ４をオフするためのオンオフ切替信号ＤＲＶ_Ｑ４_１を出力し、第３レジスタ９３は、オフされていた第２スイッチング素子を、デッドタイムが経過するまでオフのまま維持するための切替信号ＤＲＶ_Ｑ２_１を出力する。 In this state, when the trigger signal S TG is inputted to the OR circuit 84, the first 1XOR circuit 86, a Hi-level signal from the first comparator 82, and a Hi-level signal from the first register 85 It will be entered. Therefore, the output of the first XOR circuit 86 changes from the Hi level to the Lo level. The change in the output level of the first XOR circuit 86 is detected by the second register 87 and the second XOR circuit 88, and the reset signal of the second counter 89 is output from the second XOR circuit 88. Therefore, the Lo level signal is output from the second comparator 90 for a period corresponding to the set dead time. As a result, it is prohibited that the Hi level switching signals DRV_Q2_1 and DRV_Q4_1 are output from both the third register 93 and the fourth register 94. In other words, in response to the trigger signal S TG is input, the fourth register 94, and outputs the OFF switching signal DRV_Q4_1 for turning off the fourth switching element Q4 had been turned on, the third register 93, The switching signal DRV_Q2_1 for keeping the second switching element that has been turned off remains off until the dead time elapses is output.

デッドタイムが経過すると、第２比較器９０の出力がＨｉレベルとなる。このとき、第２レジスタ８７からはＬｏレベルの信号が出力されている。従って、第１ＡＮＤ回路９１を介して、第３レジスタ９３にＨｉレベルの信号が入力される。これにより、第３レジスタ９３は、オフされていた第２スイッチング素子Ｑ２をオンするためのオフオン切替信号ＤＲＶ_Ｑ２_１を出力する。 When the dead time elapses, the output of the second comparator 90 reaches the Hi level. At this time, a Lo level signal is output from the second register 87. Therefore, a Hi level signal is input to the third register 93 via the first AND circuit 91. As a result, the third register 93 outputs the off-on switching signal DRV_Q2_1 for turning on the second switching element Q2 that has been turned off.

本実施形態においては、第１切替信号生成回路６３の他に、図４に示すように、第１切替信号生成回路６３と同様に構成されて、同様に動作する第２〜第４切替信号生成回路６４〜６６を備えている。これらの第１〜第４切替信号生成回路６３〜６６は、クロック発生回路６１によって発生される位相の異なる第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４に従って動作する。このため、１つの切替信号生成回路が基準クロック信号ＣＬＫのみに従って動作する場合に比較して、トリガ信号ＳＴＧを検出する時間分解能、および、第２及び第４スイッチング素子Ｑ２、Ｑ４に対して出力する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４の時間分解能を高めることができる。 In the present embodiment, in addition to the first switching signal generation circuit 63, as shown in FIG. 4, a second to fourth switching signal generation that is configured in the same manner as the first switching signal generation circuit 63 and operates in the same manner. It includes circuits 64-66. These first to fourth switching signal generation circuits 63 to 66 operate according to the first to fourth clock signals CLK1 to CLK4 having different phases generated by the clock generation circuit 61. Therefore, as compared with the case where one switching signal generation circuit operates only according to the reference clock signal CLK , the time resolution for detecting the trigger signal STG and the output to the second and fourth switching elements Q2 and Q4 The time resolution of the driving signals DRV_Q2 and DRV_Q4 can be improved.

第１〜第４切替信号生成回路６３〜６６によって、それぞれ生成された切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４は、出力回路６７に与えられる。出力回路６７は、図４に示すように、第１ＯＲ回路６７１、第１ＡＮＤ回路６７２、第１選択回路６７３、第２ＯＲ回路６７４、第２ＡＮＤ回路６７５、及び第２選択回路６７６を有する。 The switching signals DRV_Q2-1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 generated by the first to fourth switching signal generation circuits 63 to 66 are given to the output circuit 67, respectively. As shown in FIG. 4, the output circuit 67 includes a first OR circuit 671, a first AND circuit 672, a first selection circuit 673, a second OR circuit 674, a second AND circuit 675, and a second selection circuit 676.

第１〜第４切替信号生成回路６３〜６６によって、それぞれ生成された第２スイッチング素子Ｑ２に対する切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４は、第１ＯＲ回路６７１および第１ＡＮＤ回路６７２に入力される。第１ＯＲ回路６７１は、入力された切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４の論理和を演算して、第１選択回路６７３に出力する。また、第１ＡＮＤ回路６７２は、入力された切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４の論理積を演算して、第１選択回路６７３に出力する。 The switching signals DRV_Q2-1 to DRV_Q2_4 for the second switching element Q2 generated by the first to fourth switching signal generation circuits 63 to 66 are input to the first OR circuit 671 and the first AND circuit 672, respectively. The first OR circuit 671 calculates the logical sum of the input switching signals DRV_Q2_1 to DRV_Q2_4 and outputs them to the first selection circuit 673. Further, the first AND circuit 672 calculates the logical product of the input switching signals DRV_Q2_1 to DRV_Q2_4 and outputs the logical product to the first selection circuit 673.

同様に、第１〜第４切替信号生成回路６３〜６６によって、それぞれ生成された第４スイッチング素子Ｑ４に対する切替信号ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４は、第２ＯＲ回路６７４および第２ＡＮＤ回路６７５に入力される。第２ＯＲ回路６７４は、入力された切替信号ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４の論理和を演算して、第２選択回路６７６に出力する。また、第２ＡＮＤ回路６７５は、入力された切替信号ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４の論理積を演算して、第２選択回路６７６に出力する。 Similarly, the switching signals DRV_Q4-1 to DRV_Q4_4 for the fourth switching element Q4 generated by the first to fourth switching signal generation circuits 63 to 66 are input to the second OR circuit 674 and the second AND circuit 675, respectively. The second OR circuit 674 calculates the logical sum of the input switching signals DRV_Q4_1 to DRV_Q4_4 and outputs them to the second selection circuit 676. Further, the second AND circuit 675 calculates the logical product of the input switching signals DRV_Q4_1 to DRV_Q4_4 and outputs the logical product to the second selection circuit 676.

第１選択回路６７３は、第１生成回路６２から出力される選択信号ＳＥＬに応じて、第１ＯＲ回路６７１の出力と第１ＡＮＤ回路６７２の出力とのいずれかを選択して、第２スイッチング素子Ｑ２の駆動信号ＤＲＶ_Ｑ２として出力する。同様に、第２選択回路６７６は、第１生成回路６２から出力される選択信号ＳＥＬに応じて、第２ＯＲ回路６７４の出力と第２ＡＮＤ回路６７５の出力とのいずれかを選択して、第４スイッチング素子Ｑ２の駆動信号ＤＲＶ_Ｑ２として出力する。 The first selection circuit 673 selects either the output of the first OR circuit 671 or the output of the first AND circuit 672 according to the selection signal SEL output from the first generation circuit 62, and selects the second switching element Q2. Is output as the drive signal DRV_Q2 of. Similarly, the second selection circuit 676 selects either the output of the second OR circuit 674 or the output of the second AND circuit 675 according to the selection signal SEL output from the first generation circuit 62, and the fourth is It is output as the drive signal DRV_Q2 of the switching element Q2.

ここで、オンされていたスイッチング素子をオフするためのオンオフ切替信号に関しては、第１〜第４切替信号生成回路６３〜６６がそれぞれ生成する切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４に対して論理積演算を行うことにより最も早く発生されたオンオフ切替信号を選別することができる。一方、オフされていたスイッチング素子をオンするためのオフオン切替信号に関しては、第１〜第４切替信号生成回路６３〜６６がそれぞれ生成する切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４に対して論理和演算を行うことにより、最も早く発生されたオフオン切替信号を選別することができる。 Here, regarding the on / off switching signal for turning off the switched element that has been turned on, the logical product of the switching signals DRV_Q2-1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 generated by the first to fourth switching signal generation circuits 63 to 66, respectively. By performing the calculation, the earliest generated on / off switching signal can be selected. On the other hand, regarding the off-on switching signal for turning on the switching element that has been turned off, the logical sum operation is performed on the switching signals DRV_Q2-1 to DRV_Q2_4 and DRV_Q4-1 to DRV_Q4_4 generated by the first to fourth switching signal generation circuits 63 to 66, respectively. By performing the above, the earliest generated off-on switching signal can be selected.

このため、第１選択回路６７３は、選択信号ＳＥＬがＬｏレベルで、第３スイッチング素子Ｑ３がオンされていることを示す場合には、最も早く発生したオンオフ切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４を第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として出力するために、第１ＡＮＤ回路６７２の出力を選択する。一方、第１選択回路６７３は、選択信号ＳＥＬがＨｉレベルで、第１スイッチング素子Ｑ１がオンされていることを示す場合には、最も早く発生したオフオン切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４を第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として出力するために、第１ＯＲ回路６７１の出力を選択する。 Therefore, when the selection signal SEL is at the Lo level and the third switching element Q3 is turned on, the first selection circuit 673 sets the earliest on / off switching signals DRV_Q2-1 to DRV_Q2_4 as the second switching element. The output of the first AND circuit 672 is selected in order to output as the drive signal DRV_Q2 for Q2. On the other hand, when the selection signal SEL is at the Hi level and the first switching element Q1 is turned on, the first selection circuit 673 sets the earliest off-on switching signals DRV_Q2-1 to DRV_Q2_4 to the second switching element Q2. The output of the first OR circuit 671 is selected in order to output as the drive signal DRV_Q2 for.

同様にして、第２選択回路６７６は、選択信号ＳＥＬがＬｏレベルで、第３スイッチング素子Ｑ３がオンされていることを示す場合には、最も早く発生したオフオン切替信号ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４を第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として出力するために、第２ＯＲ回路６７４の出力を選択する。一方、第２選択回路６７６は、選択信号ＳＥＬがＨｉレベルで、第１スイッチング素子Ｑ１がオンされていることを示す場合には、最も早く発生したオンオフ切替信号ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４を第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として出力するために、第２ＡＮＤ回路６７５の出力を選択する。 Similarly, when the selection signal SEL is at the Lo level and the third switching element Q3 is turned on, the second selection circuit 676 switches the earliest off-on switching signals DRV_Q4_1 to DRV_Q4_4 to the fourth. The output of the second OR circuit 674 is selected in order to output as the drive signal DRV_Q4 for the element Q4. On the other hand, when the selection signal SEL is at the Hi level and the first switching element Q1 is turned on, the second selection circuit 676 uses the earliest on / off switching signals DRV_Q4_1 to DRV_Q4_4 as the fourth switching element Q4. The output of the second AND circuit 675 is selected in order to output as the drive signal DRV_Q4 for.

このように、第１及び第２選択回路６７３、６７６は、選択信号ＳＥＬに応じて、一方がオンオフ切替信号用の出力を選択した場合には、他方はオフオン切替信号用の出力を選択する。 As described above, when one of the first and second selection circuits 673 and 676 selects the output for the on / off switching signal according to the selection signal SEL, the other selects the output for the off-on switching signal.

図７は、本実施形態の有利な効果を説明するためのタイミングチャートである。図７のタイミングチャートでは、第３スイッチング素子Ｑ３がオンしている期間において、トリガ信号ＳＴＧが発生したことに応じて、第２スイッチング素子をオンからオフし、一定のデッドタイムが経過した後に第４スイッチング素子Ｑ４をオフからオンする例を示している。また、図７のタイミングチャートでは、基準クロック信号ＣＬＫの周期よりも短い時間差のあるトリガ信号ＳＴＧ１、ＳＴＧ２に対する動作を示している。 FIG. 7 is a timing chart for explaining the advantageous effects of the present embodiment. In the timing chart of FIG. 7, during the period when the third switching element Q3 is on, the second switching element is turned from on to off in response to the occurrence of the trigger signal STG, and after a certain dead time has elapsed. An example of turning on the fourth switching element Q4 from off is shown. Further, the timing chart of FIG. 7 shows the operation for the trigger signals S TG 1 and S TG 2 having a time difference shorter than the period of the reference clock signal CLK.

本実施形態では、図７に示すように、第１〜第４切替信号生成回路６３〜６６が、９０°ずつ位相の異なる第１〜第４クロック信号ＣＬＫ１〜ＣＬＫ４に同期してトリガ信号ＳＴＧを検出するとともに、切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４を生成する。そして、図７に示す例では、第３スイッチング素子Ｑ３がオンしている期間にトリガ信号ＳＴＧが発生したため、出力回路６７が、基準クロック信号ＣＬＫなどのクロックとは非同期に動作して、第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として、切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４の論理積演算を行う第１ＡＮＤ回路６７２の出力を選択し、第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として、切替信号ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４の論理和演算を行う第２ＯＲ回路６７４の出力を選択している。 In the present embodiment, as shown in FIG. 7, the first to fourth switching signal generator circuit 63 to 66 is, 90 ° each trigger signal in synchronization with the different first to fourth clock signals CLK1~CLK4 phases S TG Is detected, and switching signals DRV_Q2-1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 are generated. Then, in the example shown in FIG. 7, since the trigger signal STG is generated during the period when the third switching element Q3 is on, the output circuit 67 operates asynchronously with the clock such as the reference clock signal CLK, and the second 2 As the drive signal DRV_Q2 for the switching element Q2, the output of the first AND circuit 672 that performs the logical product calculation of the switching signals DRV_Q2-1 to DRV_Q2_4 is selected, and as the drive signal DRV_Q4 for the fourth switching element Q4, the logical sum of the switching signals DRV_Q4-1 to DRV_Q4_4. The output of the second OR circuit 674 that performs the calculation is selected.

図７に示すように、基準クロック信号ＣＬＫの周期よりも短いタイミングの差を持つトリガ信号ＳＴＧ１、ＳＴＧ２に対する動作として、タイミングＡで発生するトリガ信号ＳＴＧ１は、第２切替信号生成回路６４によって検出され、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４は、第２切替信号生成回路６４によって生成された切替信号ＤＲＶ_Ｑ２_２、ＤＲＶ_Ｑ４_２に基づく駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４によって駆動される。一方、タイミングＢで発生するトリガ信号ＳＴＧ２は、第４切替信号生成回路６６によって検出され、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４は、第４切替信号生成回路６６によって生成された切替信号ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_４に基づく駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４によって駆動される。 As shown in FIG. 7, as an operation for the trigger signal S TG 1, S TG 2 with short timing difference than the period of the reference clock signal CLK, the trigger signal S TG 1 generated at the timing A, the second switching signal Detected by the generation circuit 64, the second switching element Q2 and the fourth switching element Q4 are driven by the driving signals DRV_Q2 and DRV_Q4 based on the switching signals DRV_Q2_2 and DRV_Q4-2 generated by the second switching signal generation circuit 64. On the other hand, the trigger signal STG 2 generated at the timing B is detected by the fourth switching signal generation circuit 66, and the second switching element Q2 and the fourth switching element Q4 are switched generated by the fourth switching signal generation circuit 66. It is driven by the drive signals DRV_Q2 and DRV_Q4 based on the signals DRV_Q2_4 and DRV_Q4_4.

このように、本実施形態によれば、基準クロック信号ＣＬＫを高周波化せずに、位相の異なる複数のクロック信号ＣＬＫ１〜ＣＬＫ４によって動作する第１〜第４切替信号生成回路６３〜６６を用いることによって、トリガ信号ＳＴＧを検出する時間分解能を向上することができる。このため、トリガ信号ＳＴＧが発生したときに、そのトリガ信号ＳＴＧの検出に要する時間の短縮化を図ることができる。さらに、第１〜第４切替信号生成回路６３〜６６は、それぞれ、トリガ信号ＳＴＧの検出に応じて切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４を発生するように構成されている。このため、切替信号ＤＲＶ_Ｑ２_１〜ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１〜ＤＲＶ_Ｑ４_４の出力に関しても、トリガ信号ＳＴＧの検出と同様に、時間分解能を向上することができる。この結果、トリガ信号ＳＴＧが発生されてから、オンしているスイッチング素子をオフするための駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４を出力するまでに要する時間を極力短くすることができる。この結果、トランスＴｒの１次巻線Ｌ１を双方向に流れる正負電流のピーク値のずれを低減することができるので、十分な偏磁の抑制効果を得ることができる。さらに、切替信号を出力するときの時間分解能を高分解化できるので、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることができる。 As described above, according to the present embodiment, the first to fourth switching signal generation circuits 63 to 66 that operate by a plurality of clock signals CLK1 to CLK4 having different phases are used without increasing the frequency of the reference clock signal CLK. Therefore, the time resolution for detecting the trigger signal STG can be improved. Therefore, when the trigger signal STG is generated, the time required for detecting the trigger signal STG can be shortened. Further, first to fourth switching signal generator circuit 63 to 66, respectively, the switching signal DRV_Q2_1~DRV_Q2_4 in response to the detection of the trigger signal S TG, is configured to generate DRV_Q4_1～DRV_Q4_4. Therefore, the switching signal DRV_Q2_1～DRV_Q2_4, with regard output of DRV_Q4_1～DRV_Q4_4, like the detection of the trigger signal S TG, it is possible to improve the time resolution. As a result, the trigger signal S TG is generated, the drive signal DRV_Q2 for turning off the switching elements, which are on, can be minimized the time required to output the DRV_Q4. As a result, it is possible to reduce the deviation of the peak value of the positive and negative current flowing in both directions in the primary winding L1 of the transformer Tr, so that a sufficient effect of suppressing demagnetization can be obtained. Further, since the time resolution when the switching signal is output can be highly resolved, the switching frequency can be increased to a higher frequency while maintaining the control resolution of the output voltage, and the transformer physique can be further miniaturized.

１０：高圧バッテリ、１５：整流回路、２０：低圧バッテリ、３０：電力変換回路、４０：電流検出回路、４５：電圧検出回路、５０：制御回路、５１：トリガ信号発生回路、６０：ＰＷＭ生成回路、６１：クロック発生回路、６２：第１生成回路、６３：第１切替信号生成回路、６４：第２切替信号生成回路、６５：第３切替信号生成回路、６６：第４切替信号生成回路、６７：出力回路 10: High voltage battery, 15: Rectification circuit, 20: Low pressure battery, 30: Power conversion circuit, 40: Current detection circuit, 45: Voltage detection circuit, 50: Control circuit, 51: Trigger signal generation circuit, 60: PWM generation circuit , 61: Clock generation circuit, 62: 1st generation circuit, 63: 1st switching signal generation circuit, 64: 2nd switching signal generation circuit, 65: 3rd switching signal generation circuit, 66: 4th switching signal generation circuit, 67: Output circuit

Claims (5)

電源（１０）と、
１次巻線と２次巻線とを有するトランス（Ｔｒ）と、
前記電源と前記トランスの１次巻線との間に設けられ、フルブリッジ接続された第１〜第４スイッチング素子（Ｑ１〜Ｑ４）と、
前記第１〜第４スイッチング素子は、前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）とがオンされると、前記１次巻線の一方向に電流が通電され、前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）とがオンされると、前記１次巻線の他方向に電流が通電されるように接続されており、
前記トランスの２次巻線に接続され、前記２次巻線の双方向に流れる電流を直流電流に整流する整流回路（１５）と、
前記第１スイッチング素子と前記第３スイッチング素子とを、スイッチング周期の半周期ごとに交互にオンオフさせつつ、前記第２スイッチング素子と前記第４スイッチング素子とを交互にオンオフさせるとともに、前記第１スイッチング素子と前記第３スイッチング素子とのオンオフ切り替えタイミングに対して、前記第２スイッチング素子と前記第４スイッチング素子とのオンオフ切替タイミングの位相をシフトさせるように制御することで、前記２次巻線側の出力電圧が目標電圧となるように制御する制御回路部（５０）と、を備え
前記制御回路部は、
前記１次巻線に流れる電流が、前記目標電圧に基づく目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路部（５１）と、
基準クロック信号から位相の異なる複数のクロック信号を生成するクロック信号生成回路部（６１）と、
前記複数のクロック信号と同数だけ設けられ、前記トリガ信号と、前記複数のクロック信号の内、それぞれ異なるクロック信号とが入力され、前記トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、前記第２スイッチング素子と前記第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、前記第２スイッチング素子と前記第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する複数の切替信号生成回路部（６３〜６６）と、
前記複数の切替信号生成回路部において最も早く発生された切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とを駆動する駆動信号として出力する出力回路部（６７）と、を有する電力変換装置。 Power supply (10) and
A transformer (Tr) having a primary winding and a secondary winding,
The first to fourth switching elements (Q1 to Q4) provided between the power supply and the primary winding of the transformer and connected by a full bridge, and
When the first switching element (Q1) and the fourth switching element (Q4) are turned on, the first to fourth switching elements are energized with a current in one direction of the primary winding, and the first When the two switching elements (Q2) and the third switching element (Q3) are turned on, they are connected so that a current is applied in the other direction of the primary winding.
A rectifier circuit (15) connected to the secondary winding of the transformer and rectifying the current flowing in both directions of the secondary winding into a direct current.
While the first switching element and the third switching element are alternately turned on and off every half cycle of the switching cycle, the second switching element and the fourth switching element are alternately turned on and off, and the first switching is performed. By controlling the on / off switching timing of the element and the third switching element so as to shift the phase of the on / off switching timing of the second switching element and the fourth switching element, the secondary winding side The control circuit unit includes a control circuit unit (50) that controls the output voltage of the above to become a target voltage.
A trigger signal generation circuit unit (51) that generates a trigger signal when the current flowing through the primary winding reaches a target current based on the target voltage.
A clock signal generation circuit unit (61) that generates a plurality of clock signals having different phases from the reference clock signal, and
The same number of clock signals as the plurality of clock signals are provided, and the trigger signal and a different clock signal from the plurality of clock signals are input, and the input clock signal is generated in a state where the trigger signal is generated. An on / off switching signal for turning one of the second switching element and the fourth switching element from on to off and the other of the second switching element and the fourth switching element to be turned off according to the change. A plurality of switching signal generation circuit units (63 to 66) that generate switching signals including an off-on switching signal for turning on from
Power conversion including an output circuit unit (67) that outputs the earliest switching signal generated in the plurality of switching signal generation circuit units as a drive signal for driving the second switching element and the fourth switching element. apparatus. 前記クロック信号生成回路部は、前記複数のクロック信号の位相の間隔が等しくなるように、前記複数のクロック信号を生成する請求項１に記載の電力変換装置。 The power conversion device according to claim 1, wherein the clock signal generation circuit unit generates the plurality of clock signals so that the phase intervals of the plurality of clock signals are equal. 前記切替信号生成回路部は、前記第２スイッチング素子と前記第４スイッチング素子との一方が前記オンオフ切替信号によってオンからオフにされてから、所定のデッドタイム経過後に、前記第２スイッチング素子と前記第４スイッチング素子との他方が前記オフオン切替信号によってオフからオンにされるように、前記切替信号を発生する請求項１または２に記載の電力変換装置。 In the switching signal generation circuit unit, one of the second switching element and the fourth switching element is turned from on to off by the on / off switching signal, and after a predetermined dead time elapses, the second switching element and the fourth switching element are described. The power conversion device according to claim 1 or 2, wherein the switching signal is generated so that the other side of the fourth switching element is turned from off to on by the off-on switching signal. 前記出力回路部は、前記オンオフ切替信号に関しては、前記複数の切替信号生成回路部からそれぞれ出力されるオンオフ切替信号の論理積により、最も早く発生されたオンオフ切替信号を選別し、前記オフオン切替信号に関しては、前記複数の切替信号生成回路部からそれぞれ出力されるオフオン切替信号の論理和により、最も早く発生されたオフオン切替信号を選別して、前記第２スイッチング素子と前記第４スイッチング素子とを駆動する駆動信号として出力する請求項１乃至３のいずれかに記載の電力変換装置。 With respect to the on / off switching signal, the output circuit unit selects the earliest generated on / off switching signal based on the logical product of the on / off switching signals output from the plurality of switching signal generation circuit units, respectively, and the off-on switching signal. With respect to, the earliest generated off-on switching signal is selected by the logical sum of the off-on switching signals output from the plurality of switching signal generation circuit units, and the second switching element and the fourth switching element are separated from each other. The power conversion device according to any one of claims 1 to 3, which is output as a drive signal to be driven. 前記第１スイッチング素子と前記第３スイッチング素子のどちらがオンされているかを示す選択信号を発生する選択信号発生回路部（８０）をさらに有し、
前記出力回路部は、前記選択信号に従って、前記オンオフ切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とのいずれか一方の駆動信号として選択し、前記オフオン切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とのいずれか他方の駆動信号として選択する請求項１乃至４のいずれかに記載の電力変換装置。 Further, it has a selection signal generation circuit unit (80) that generates a selection signal indicating which of the first switching element and the third switching element is turned on.
The output circuit unit selects the on / off switching signal as a drive signal of either the second switching element or the fourth switching element according to the selection signal, and selects the off-on switching signal as the second switching. The power conversion device according to any one of claims 1 to 4, which is selected as a drive signal of either the element and the fourth switching element.
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