JP2021027303A - Semiconductor mounting board - Google Patents
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Abstract
Description
本発明は、複数の半導体デバイスを実装する半導体実装基板に関する。 The present invention relates to a semiconductor mounting substrate on which a plurality of semiconductor devices are mounted.
半導体デバイスを有するコンシューマー向けの電子機器は、半導体技術の向上により、年々、高性能化、小型化が進んでいる。
例えば、デジタルカメラやスマートフォンでは、膨大な画像データを高速に処理するために、高性能な画像処理ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を搭載している。
Consumer electronic devices with semiconductor devices are becoming more sophisticated and smaller year by year due to improvements in semiconductor technology.
For example, digital cameras and smartphones are equipped with a high-performance image processing LSI (Large-Scale Integrated Circuit) in order to process a huge amount of image data at high speed.
このような画像処理ＬＳＩは、画像処理能力を上げるために、一時記憶手段として揮発性メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を複数搭載しているものもある。 Some such image processing LSIs are equipped with a plurality of DRAMs (Dynamic Random Access Memory) which are volatile memories as temporary storage means in order to increase the image processing capacity.
またコンシューマー向けの電子機器では、ＤＲＡＭとして、例えばＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）などの高速で低消費電力なＤＲＡＭが使用されている。 Further, in electronic devices for consumers, high-speed and low power consumption DRAM such as LPDDR (Low Power Double Data Rate) is used as DRAM.
ＬＰＤＤＲは、ＪＥＤＥＣ（Ｊｏｉｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で規格化されており、高速通信を実現するために画像処理ＬＳＩとＤＲＡＭ間の信号品質を保つために様々な仕様が定められている。 LPDDR is standardized by JEDEC (Join Electron Engineering Engineering Council), and various specifications are defined to maintain the signal quality between the image processing LSI and the DRAM in order to realize high-speed communication.
例えば、ＬＰＤＤＲ４では、ＪＥＤＥＣにおいて、起動時の伝送路におけるトレーニングシーケンスについても言及されている。 For example, in LPDDR4, JEDEC also mentions a training sequence in a transmission line at startup.
また、ＪＥＤＥＣでは、ＤＲＡＭデバイスの端子配列やピンピッチ、パッケージサイズなども定義されている。 In addition, JEDEC defines the terminal arrangement, pin pitch, package size, etc. of the DRAM device.
一般的に、プリント基板などの半導体実装基板の設計では、画像処理ＬＳＩとＤＲＡＭをつなぐ伝送路において、配線パターン情報、基板の負荷容量情報、さらに半導体デバイスの回路情報を基に、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）シミュレーションを行う。 Generally, in the design of a semiconductor mounting substrate such as a printed circuit board, SI (Signal Integrity) is used in a transmission line connecting an image processing LSI and a DRAM based on wiring pattern information, substrate load capacitance information, and semiconductor device circuit information. ) Perform a simulation.
このＳＩシミュレーションより、画像処理ＬＳＩやＤＲＡＭのドライブ能力、ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）設定などの電気パラメータを求める。 From this SI simulation, electrical parameters such as drive capability of an image processing LSI or DRAM and ODT (On Die Termination) setting are obtained.
得られた電気パラメータは、画像処理ＬＳＩやＤＲＡＭの設定値として、起動時に設定し、その条件下において、ＪＥＤＥＣで規定されたトレーニングを実施することで、画像処理ＬＳＩとＤＲＡＭのタイミング調整や基準電位の調整が行われる。 The obtained electrical parameters are set at startup as the set values of the image processing LSI and DRAM, and under the conditions, the training specified by JEDEC is performed to adjust the timing of the image processing LSI and the DRAM and the reference potential. Is adjusted.
これらの電気パラメータは、起動時のトレーニングに必要になるため、例えば画像処理ＬＳＩ用のプログラムデータなどを保持しておく不揮発性メモリであるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などに事前に記憶されている。 Since these electrical parameters are required for training at startup, they are stored in advance in, for example, a ROM (Read Only Memory) which is a non-volatile memory for holding program data for an image processing LSI or the like.
よって、複数のＤＲＡＭを実装する場合、画像処理ＬＳＩとＤＲＡＭの配線パターンが、ＤＲＡＭ毎に異なると、伝送路におけるＳＩシミュレーションも個別に実施が必要となり、得られる電気パラメータが複数になる。 Therefore, when a plurality of DRAMs are mounted, if the wiring patterns of the image processing LSI and the DRAM are different for each DRAM, it is necessary to individually perform SI simulation in the transmission line, and the obtained electrical parameters are plurality.
その結果、ＲＯＭに記憶しておくトレーニング用の電気パラメータが増加するという問題が発生する。 As a result, there arises a problem that the electrical parameters for training stored in the ROM increase.
以上のことより、一般的には画像処理ＬＳＩとＤＲＡＭを結ぶ配線パターンは、例えばデータ線単位やコマンド線単位で等長にすることで信号品質を保つように配線している。 From the above, in general, the wiring pattern connecting the image processing LSI and the DRAM is wired so as to maintain the signal quality by making the lengths equal in units of data lines or command lines, for example.
但し、このような配線パターンの等長化は、複数のＤＲＡＭを実装する場合は、半導体実装基板の配線領域を増やすことになり、基板を大型化する問題が生じてしまう。 However, such an equal length wiring pattern increases the wiring area of the semiconductor mounting board when a plurality of DRAMs are mounted, which causes a problem of increasing the size of the board.
この問題を解決するために、特許文献１には、ひとつのメモリを基板の表面に実装し、もうひとつのメモリを端子配列が鏡像対象になるように裏面に実装し、且つ、同一端子をメモリ間に設けたビアに接続することで、基板の大型化を防ぐ技術が公開されている。 In order to solve this problem, in Patent Document 1, one memory is mounted on the front surface of the substrate, another memory is mounted on the back surface so that the terminal arrangement is mirrored, and the same terminal is mounted on the memory. The technology to prevent the size of the board from becoming large by connecting to the via provided between them is open to the public.
しかしながら、上記の特許文献１に開示されている技術は、複数のメモリにおいて、同一端子間を接続可能なメモリを使用する場合には有効だが、ＬＰＤＤＲの様にＤＲＡＭと画像処理ＬＳＩを１対１で接続するような場合は有効ではない。 However, the technique disclosed in Patent Document 1 described above is effective when using a memory capable of connecting the same terminals in a plurality of memories, but one-to-one DRAM and image processing LSI such as LPDDR. It is not effective when connecting with.
また、コンシューマー向けの電子機器として、小型化や放熱観点で、基板の同一面に複数のＤＲＡＭを配置したい場合には、適していない。 Further, as an electronic device for consumers, it is not suitable when it is desired to arrange a plurality of DRAMs on the same surface of a substrate from the viewpoint of miniaturization and heat dissipation.
本発明は、上記の問題点に鑑み、複数ＤＲＡＭを同一面上に基板配置した場合でも、ＲＯＭに記憶しておくトレーニング用の電気パラメータを増やすことなく、且つ基板の大型化を抑制する半導体実装基板を提供することを目的とする。 In view of the above problems, the present invention is a semiconductor mounting that suppresses the increase in size of the substrate without increasing the electrical parameters for training stored in the ROM even when a plurality of DRAMs are arranged on the same surface. The purpose is to provide a substrate.
上記の目的を達成するために、本発明に係る半導体実装基板は、
一辺に第一のメモリＩＦ手段と第二のメモリＩＦ手段を有する半導体装置と、前記第一のメモリＩＦ手段とデータ通信する第一のメモリ手段と、前記第二のメモリＩＦ手段とデータ通信する第二のメモリ手段と、前記第一のメモリＩＦ手段と前記第一のメモリ手段を接続する第一の配線手段と、前記第二のメモリＩＦ手段と前記第二のメモリ手段を接続する第二の配線手段と、を有し、前記第二の配線手段は前記第一の配線手段の配線パターンと鏡像関係にあり、前記第二のメモリ手段は前記第一のメモリ手段を１８０度回転させた向きに配置実装することを特徴とする。
In order to achieve the above object, the semiconductor mounting substrate according to the present invention is
A semiconductor device having a first memory IF means and a second memory IF means on one side, a first memory means for data communication with the first memory IF means, and data communication with the second memory IF means. A second memory means, a first wiring means for connecting the first memory IF means and the first memory means, and a second connecting the second memory IF means and the second memory means. The second wiring means has a mirror image relationship with the wiring pattern of the first wiring means, and the second memory means rotates the first memory means by 180 degrees. It is characterized by being arranged and mounted in an orientation.
本発明に係る半導体実装基板によれば、複数ＤＲＡＭに対するトレーニング用の電気パラメータをひとつに統合することが可能となり、プログラムを保持するＲＯＭデータを削減することが可能となる。また、配線パターンの等長化による基板サイズの増加を抑制することが可能となる。 According to the semiconductor mounting substrate according to the present invention, it is possible to integrate electrical parameters for training for a plurality of DRAMs into one, and it is possible to reduce ROM data for holding a program. In addition, it is possible to suppress an increase in the substrate size due to the equal length of the wiring pattern.
以下、本発明を実施するための形態について、図面を参照しながら詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.
実施例１では、本発明の半導体実装基板について、画像処理ＬＳＩを例に、２つのＤＲＡＭを画像処理ＬＳＩの一辺に実装する場合の配線パターンとＤＲＡＭデバイスの実装方法について説明する。 In the first embodiment, regarding the semiconductor mounting substrate of the present invention, a wiring pattern and a method of mounting a DRAM device when two DRAMs are mounted on one side of the image processing LSI will be described using an image processing LSI as an example.
実施例２では、本発明の半導体実装基板について、画像処理ＬＳＩを例に、４つのＤＲＡＭを２つずつ画像処理ＬＳＩの両辺に実装する場合の配線パターンとＤＲＡＭデバイスの実装方法について説明する。 In the second embodiment, regarding the semiconductor mounting substrate of the present invention, a wiring pattern and a method of mounting a DRAM device will be described when four DRAMs are mounted on both sides of the image processing LSI by taking an image processing LSI as an example.
＜実施例１＞
図１は、本発明における複数ＤＲＡＭデバイスの配置を示したイメージ図である。
<Example 1>
FIG. 1 is an image diagram showing the arrangement of a plurality of DRAM devices in the present invention.
図１において、ＤＲＡＭデバイス１００とＤＲＡＭデバイス１０４は、例として、ＬＰＤＤＲ４のＤＲＡＭデバイスにおける端子配列の一部をＴｏｐＶｉｅｗで示している。ここで、ＬＰＤＤＲ４では、一つのＤＲＡＭデバイスに２つのＣＨ（Ｃｈａｎｎｅｌ）を持つパッケージ構成になる。よって、図１において、ＤＲＡＭデバイス１００は、ＤＲＡＭデバイス１のＣＨ−Ａ端子群１０２とＤＲＡＭデバイス１のＣＨ−Ｂ端子群１０３の２ＣＨ分の端子群を持つ。 In FIG. 1, the DRAM device 100 and the DRAM device 104 show a part of the terminal arrangement in the DRAM device of LPDDR4 by TopView as an example. Here, LPDDR4 has a package configuration having two CHs (Channels) in one DRAM device. Therefore, in FIG. 1, the DRAM device 100 has two channels of the CH-A terminal group 102 of the DRAM device 1 and the CH-B terminal group 103 of the DRAM device 1.
同様にＤＲＡＭデバイス１０４も、ＤＲＡＭデバイス２のＣＨ−Ａ端子群１０６とＤＲＡＭデバイス２のＣＨ−Ｂ端子群１０７の２ＣＨ分の端子群を持つ。また、ＤＲＡＭデバイス１のインデックス１０１、およびＤＲＡＭデバイス２のインデックス１０５は、それぞれのＤＲＡＭデバイスにおける位置合わせ用のマーカーで、一般的な半導体デバイスでは１番ピンの位置を示している。 Similarly, the DRAM device 104 also has a terminal group for 2 channels of the CH-A terminal group 106 of the DRAM device 2 and the CH-B terminal group 107 of the DRAM device 2. Further, the index 101 of the DRAM device 1 and the index 105 of the DRAM device 2 are markers for alignment in each DRAM device, and indicate the position of pin 1 in a general semiconductor device.
通常、この様なマーカーは、半導体デバイスを基板に実装する際の向き合わせに使用するが、本実施例において、ＤＲＡＭデバイス１００とＤＲＡＭデバイス１０４の実装向きが分かりやすいように図示している。 Normally, such a marker is used for orientation when mounting a semiconductor device on a substrate, but in this embodiment, the mounting orientation of the DRAM device 100 and the DRAM device 104 is shown so as to be easy to understand.
ここで、本発明において、隣り合うＤＲＡＭデバイスは、図１に示したＤＲＡＭデバイス１００とＤＲＡＭデバイス１０４の様に、１８０度回転させた向きに配置する。つまり、図１において、ＤＲＡＭデバイス１０４は、仮想中心点１０９を中心に、ＤＲＡＭデバイス１００を１８０度回転させた位置と同じ場所に配置する。 Here, in the present invention, adjacent DRAM devices are arranged in a direction rotated by 180 degrees like the DRAM device 100 and the DRAM device 104 shown in FIG. That is, in FIG. 1, the DRAM device 104 is arranged at the same position as the position where the DRAM device 100 is rotated 180 degrees around the virtual center point 109.
このように隣り合うＤＲＡＭデバイスを１８０度回転させた向きに配置すると、ＤＲＡＭデバイス１００とＤＲＡＭデバイス１０４の端子配列は、図１に示した仮想水平線１０８に対し鏡像関係になる。但し、この時、ＤＲＡＭデバイス１のＣＨ−Ａ端子群１０２と鏡像関係になるのは、ＤＲＡＭデバイス２のＣＨ−Ｂ端子群１０７で、ＤＲＡＭデバイス１のＣＨ−Ｂ端子群１０３は、ＤＲＡＭデバイス２のＣＨ−Ａ端子群１０６と鏡像関係になる。 When the adjacent DRAM devices are arranged in a direction rotated by 180 degrees in this way, the terminal arrangements of the DRAM device 100 and the DRAM device 104 are in a mirror image relationship with respect to the virtual horizontal line 108 shown in FIG. However, at this time, it is the CH-B terminal group 107 of the DRAM device 2 that has a mirror image relationship with the CH-A terminal group 102 of the DRAM device 1, and the CH-B terminal group 103 of the DRAM device 1 is the DRAM device 2. It has a mirror image relationship with the CH-A terminal group 106 of.
しかしながら、ＤＲＡＭを使う半導体デバイスから見れば、ＤＲＡＭデバイスのＣＨ−ＡとＣＨ−Ｂは区別する必要がないため、図１の様に２つのＤＲＡＭデバイスを配置することで、完全な鏡像関係にある端子配列として考えることが可能である。 However, from the viewpoint of semiconductor devices that use DRAM, it is not necessary to distinguish between CH-A and CH-B of DRAM devices. Therefore, by arranging two DRAM devices as shown in FIG. 1, a perfect mirror image relationship is obtained. It can be thought of as a terminal array.
次に図２を用いて、本実施例におけるＤＲＡＭデバイスと、ＤＲＡＭを使用する半導体デバイスの配線パターンと配置について説明する。 Next, the wiring patterns and arrangements of the DRAM device and the semiconductor device using the DRAM in this embodiment will be described with reference to FIG.
図２において、ＤＲＡＭデバイス１００とＤＲＡＭデバイス１０４は図１で示したのと同様に１８０度回転させた向きに配置している。 In FIG. 2, the DRAM device 100 and the DRAM device 104 are arranged in a direction rotated by 180 degrees in the same manner as shown in FIG.
図２において、画像処理ＬＳＩ２００は、ＤＲＡＭを使用する半導体デバイスで、ＤＲＡＭデバイス１００とデータ通信するメモリＩＦ端子群２０１と、ＤＲＡＭデバイス１０４とデータ通信するメモリＩＦ端子群２０２を有している。 In FIG. 2, the image processing LSI 200 is a semiconductor device using a DRAM, and has a memory IF terminal group 201 for data communication with the DRAM device 100 and a memory IF terminal group 202 for data communication with the DRAM device 104.
メモリＩＦ端子群２０１と、メモリＩＦ端子群２０２は、それぞれ２ＣＨ分のメモリＩＦを持つ。 The memory IF terminal group 201 and the memory IF terminal group 202 each have a memory IF for 2 channels.
またメモリＩＦ端子群２０１と、メモリＩＦ端子群２０２は、画像処理ＬＳＩ２００の一辺に並べて配置する。 Further, the memory IF terminal group 201 and the memory IF terminal group 202 are arranged side by side on one side of the image processing LSI 200.
図２において、画像処理ＬＳＩ２００とＤＲＡＭデバイス１００の端子をつないでいる線２０３〜２０８は、プリント基板上の配線パターンである。例えば、画像処理ＬＳＩ２００のメモリＩＦ端子群２０１において、ＤＱ９＿Ａ１端子は、ＤＲＡＭデバイス１のＣＨ−Ａ端子群１０２におけるＤＱ９＿Ａ端子と配線パターン２０３でつながっている。同様に配線パターン２０４は、メモリＩＦ端子群２０１のＣＡ０＿Ａ１端子とＣＨ−Ａ端子群１０２のＣＡ０＿Ａ端子をつないでいる。 In FIG. 2, the lines 203 to 208 connecting the terminals of the image processing LSI 200 and the DRAM device 100 are wiring patterns on the printed circuit board. For example, in the memory IF terminal group 201 of the image processing LSI 200, the DQ9_A1 terminal is connected to the DQ9_A terminal in the CH-A terminal group 102 of the DRAM device 1 by a wiring pattern 203. Similarly, the wiring pattern 204 connects the CA0_A1 terminal of the memory IF terminal group 201 and the CA0_A terminal of the CH-A terminal group 102.
以下同様に配線パターン２０５、２０６、２０７、２０８は、メモリＩＦ端子群２０１の端子とＤＲＡＭデバイス１００の端子をつないでいる。 Similarly, the wiring patterns 205, 206, 207, and 208 connect the terminals of the memory IF terminal group 201 and the terminals of the DRAM device 100.
ここで、図２おいて、配線パターンは説明上５本しか示していないが、実際は画像処理ＬＳＩ２００とＤＲＡＭデバイス１００で対となる端子毎に配線パターンによってプリント基板上で結線されている。同様に、配線パターン２０９〜２１４は、メモリＩＦ端子群２０２の端子とＤＲＡＭデバイス１０４の端子をつないでいる。 Here, in FIG. 2, only five wiring patterns are shown for the sake of explanation, but in reality, each terminal paired with the image processing LSI 200 and the DRAM device 100 is connected on the printed circuit board by the wiring pattern. Similarly, the wiring patterns 209 to 214 connect the terminals of the memory IF terminal group 202 and the terminals of the DRAM device 104.
ここで、例えば配線パターン２０９は、メモリＩＦ端子群２０２において、ＤＱ９＿Ｂ２端子と、ＤＲＡＭデバイス２のＣＨ−Ｂ端子群１０７におけるＤＱ９＿Ｂ端子とをつないでいる。 Here, for example, in the wiring pattern 209, the DQ9_B2 terminal in the memory IF terminal group 202 and the DQ9_B terminal in the CH-B terminal group 107 of the DRAM device 2 are connected.
ここで、図１に示したように、ＤＲＡＭデバイス１００とＤＲＡＭデバイス１０４は仮想水平線１０８に対して鏡像関係の端子配列になる。よって、配線パターン２０３と配線パターン２０９も同様に、仮想水平線１０８に対して鏡像関係の配線パターンで接続することが可能となる。 Here, as shown in FIG. 1, the DRAM device 100 and the DRAM device 104 have a mirror image-related terminal arrangement with respect to the virtual horizontal line 108. Therefore, the wiring pattern 203 and the wiring pattern 209 can also be similarly connected to the virtual horizontal line 108 with a mirror image-related wiring pattern.
同様に、メモリＩＦ端子群２０１とＤＲＡＭデバイス１００をつなぐ配線パターンと、メモリＩＦ端子群２０２とＤＲＡＭデバイス１０４をつなぐ配線パターンは、全て仮想水平線１０８に対し鏡像関係にすることが可能となる。よって、本実施例においては、メモリＩＦ端子群２０１とＤＲＡＭデバイス１００をつなぐ伝送路のみＳＩシミュレーションを実施すれば、同じ電気パラメータをメモリＩＦ端子群２０２とＤＲＡＭデバイス１０４の伝送路に適用できる。 Similarly, the wiring pattern connecting the memory IF terminal group 201 and the DRAM device 100 and the wiring pattern connecting the memory IF terminal group 202 and the DRAM device 104 can all be mirror-imaged with respect to the virtual horizontal line 108. Therefore, in this embodiment, if SI simulation is performed only on the transmission line connecting the memory IF terminal group 201 and the DRAM device 100, the same electrical parameters can be applied to the transmission lines of the memory IF terminal group 202 and the DRAM device 104.
以上により、本実施例の構成によれば、ＤＲＡＭを使用する半導体デバイスに対し、２つのＤＲＡＭを１８０度回転させた向きに配置し、各々の配線パターンを鏡像関係にすることで、電気パラメータの統一と基板サイズの大型化を抑制することが可能となる。 Based on the above, according to the configuration of the present embodiment, the two DRAMs are arranged in a direction rotated by 180 degrees with respect to the semiconductor device using the DRAM, and the wiring patterns of the two DRAMs are mirror-imaged to obtain the electrical parameters. It is possible to unify and suppress the increase in board size.
＜実施例２＞
本実施例は、隣接する２つのＤＲＡＭは、実施例１と同じようにＤＲＡＭデバイスを配置し半導体デバイスと接続するが、４つのＤＲＡＭを一つの半導体デバイスに接続する点が異なるので、実施例１との差分についてのみ、図３を用いて説明する。
<Example 2>
In this embodiment, the two adjacent DRAMs are arranged and connected to the semiconductor device in the same manner as in the first embodiment, but the difference is that the four DRAMs are connected to one semiconductor device. Only the difference from and will be described with reference to FIG.
図３は、本実施例における画像処理ＬＳＩ２００と、ＤＲＡＭデバイス１００、ＤＲＡＭデバイス１０４、ＤＲＡＭデバイス３０４、ＤＲＡＭデバイス３０８を接続した際の各デバイス配置と配線パターンを示したイメージ図である。 FIG. 3 is an image diagram showing each device arrangement and wiring pattern when the image processing LSI 200 in this embodiment is connected to the DRAM device 100, the DRAM device 104, the DRAM device 304, and the DRAM device 308.
図３において、画像処理ＬＳＩ２００のメモリＩＦ端子群２０１とＤＲＡＭデバイス１００の配置および配線と、メモリＩＦ端子群２０２とＤＲＡＭデバイス１０４の配置および配線は、実施例１と同じである。 In FIG. 3, the arrangement and wiring of the memory IF terminal group 201 and the DRAM device 100 of the image processing LSI 200 and the arrangement and wiring of the memory IF terminal group 202 and the DRAM device 104 are the same as those in the first embodiment.
本実施例において、画像処理ＬＳＩ２００は、メモリＩＦ端子群３０２とメモリＩＦ端子群３０３を有する。 In this embodiment, the image processing LSI 200 has a memory IF terminal group 302 and a memory IF terminal group 303.
ＤＲＡＭデバイス３０４は、メモリＩＦ端子群３０２と接続し、ＤＲＡＭデバイス３０８は、メモリＩＦ端子群３０３と接続する。ここで、ＤＲＡＭデバイス３０４とＤＲＡＭデバイス３０８は、画像処理ＬＳＩ２００の仮想中心点３００を中心に、ＤＲＡＭデバイス１００、およびＤＲＡＭデバイス１０４を１８０度回転させた位置と同じ位置に配置する。 The DRAM device 304 is connected to the memory IF terminal group 302, and the DRAM device 308 is connected to the memory IF terminal group 303. Here, the DRAM device 304 and the DRAM device 308 are arranged at the same positions as the positions where the DRAM device 100 and the DRAM device 104 are rotated 180 degrees around the virtual center point 300 of the image processing LSI 200.
これにより、ＤＲＡＭデバイス３０４とＤＲＡＭデバイス３０８の端子配列は、ＤＲＡＭデバイス１００、およびＤＲＡＭデバイス１０４の端子配列と同様に、仮想水平線１０８に対して鏡像関係になる。 As a result, the terminal arrangements of the DRAM device 304 and the DRAM device 308 have a mirror image relationship with respect to the virtual horizontal line 108, similarly to the terminal arrangements of the DRAM device 100 and the DRAM device 104.
次に図３において、配線パターン３１２〜３１７は、メモリＩＦ端子群３０２の端子とＤＲＡＭデバイス３０４の端子をつないでいる。 Next, in FIG. 3, the wiring patterns 312 to 317 connect the terminals of the memory IF terminal group 302 and the terminals of the DRAM device 304.
また配線パターン３１８〜３２３は、メモリＩＦ端子群３０３の端子とＤＲＡＭデバイス３０８の端子をつないでいる。 Further, the wiring patterns 318 to 323 connect the terminals of the memory IF terminal group 303 and the terminals of the DRAM device 308.
ここで、配線パターン３１２〜３１７と配線パターン３１８〜３２３の関係は、実施例１で説明した配線パターン２０３〜２０８と配線パターン２０９〜２１４の関係と同様に、仮想水平線１０８に対して鏡像関係になる。つまり、メモリＩＦ端子群３０２とＤＲＡＭデバイス３０４をつなぐ配線パターンと、メモリＩＦ端子群３０３とＤＲＡＭデバイス３０８をつなぐ配線パターンは、全て、仮想水平線１０８に対し鏡像関係にすることが可能となる。 Here, the relationship between the wiring patterns 312 to 317 and the wiring patterns 318 to 323 is a mirror image relationship with respect to the virtual horizontal line 108, similar to the relationship between the wiring patterns 203 to 208 and the wiring patterns 209 to 214 described in the first embodiment. Become. That is, the wiring pattern connecting the memory IF terminal group 302 and the DRAM device 304 and the wiring pattern connecting the memory IF terminal group 303 and the DRAM device 308 can all be mirror-imaged with respect to the virtual horizontal line 108.
さらに、配線パターン３１２〜３１７と配線パターン３１８〜３２３は、画像処理ＬＳＩ２００の仮想垂直線３０１に対し、実施例１で説明した配線パターン２０３〜２０８と配線パターン２０９〜２１４と鏡像関係になる。つまり、メモリＩＦ端子群２０１とＤＲＡＭデバイス１００をつなぐ配線パターンを、その他、全てのＤＲＡＭデバイスと画像処理ＬＳＩ２００をつなぐ配線パターンに、同じ形状で反映することが可能となる。 Further, the wiring patterns 312 to 317 and the wiring patterns 318 to 323 have a mirror image relationship with the wiring patterns 203 to 208 and the wiring patterns 209 to 214 described in the first embodiment with respect to the virtual vertical line 301 of the image processing LSI 200. That is, the wiring pattern connecting the memory IF terminal group 201 and the DRAM device 100 can be reflected in the wiring pattern connecting all the DRAM devices and the image processing LSI 200 in the same shape.
以上により、本実施例の構成によれば、４つのＤＲＡＭを実装する場合でも、半導体デバイスの両辺に２つのＤＲＡＭを１８０度回転させた向きに配置し、各々の配線パターンを鏡像関係にすることで、電気パラメータの統一と基板サイズの大型化を抑制できる。 Based on the above, according to the configuration of this embodiment, even when four DRAMs are mounted, the two DRAMs are arranged on both sides of the semiconductor device in a direction rotated by 180 degrees, and the wiring patterns of the two DRAMs are mirror-imaged. Therefore, it is possible to unify the electrical parameters and suppress the increase in the size of the substrate.
１００ ＤＲＡＭデバイス、１０４ ＤＲＡＭデバイス、
２００ 画像処理ＬＳＩ、２０１ メモリＩＦ端子群１、
２０２ メモリＩＦ端子群２、２０３〜２１４ 配線パターン
100 DRAM devices, 104 DRAM devices,
200 image processing LSI, 201 memory IF terminal group 1,
202 Memory IF terminal group 2, 203 to 214 Wiring pattern
Claims (4)
前記第一のメモリＩＦ手段とデータ通信する第一のメモリ手段と、
前記第二のメモリＩＦ手段とデータ通信する第二のメモリ手段と、
前記第一のメモリＩＦ手段と前記第一のメモリ手段を接続する第一の配線手段と、
前記第二のメモリＩＦ手段と前記第二のメモリ手段を接続する第二の配線手段と、
を有し、
前記第二の配線手段は前記第一の配線手段の配線パターンと鏡像関係にあり、
前記第二のメモリ手段は前記第一のメモリ手段を１８０度回転させた向きに配置実装することを特徴とする半導体実装基板。 A semiconductor device having a first memory IF means and a second memory IF means on one side,
The first memory means for data communication with the first memory IF means,
A second memory means for data communication with the second memory IF means,
A first wiring means for connecting the first memory IF means and the first memory means,
A second wiring means for connecting the second memory IF means and the second memory means,
Have,
The second wiring means has a mirror image relationship with the wiring pattern of the first wiring means.
The second memory means is a semiconductor mounting substrate, characterized in that the first memory means is arranged and mounted in a direction rotated by 180 degrees.
前記第三のメモリＩＦ手段とデータ通信する第三のメモリ手段と、
前記第四のメモリＩＦ手段とデータ通信する第四のメモリ手段と、
前記第三のメモリＩＦ手段と前記第三のメモリ手段を接続する第三の配線手段と、
前記第四のメモリＩＦ手段と前記第四のメモリ手段を接続する第四の配線手段と、
を有し、
前記第三の配線手段と前記第四の配線手段の配線パターンは、前記第一の配線手段と前記第二の配線手段の配線パターンと、鏡像関係にあり、
前記第三のメモリ手段と前記第四のメモリ手段の配置は、前記第一のメモリ手段と前記第二のメモリ手段の配置を１８０度回転させた向きに配置実装することを特徴とする請求項１又は請求項２に記載の半導体実装基板。 A semiconductor device having a third memory IF and a fourth memory IF means on a side facing the side on which the first memory IF means and the second memory IF means are arranged.
A third memory means for data communication with the third memory IF means,
A fourth memory means for data communication with the fourth memory IF means,
A third wiring means for connecting the third memory IF means and the third memory means,
A fourth wiring means for connecting the fourth memory IF means and the fourth memory means,
Have,
The wiring patterns of the third wiring means and the fourth wiring means have a mirror image relationship with the wiring patterns of the first wiring means and the second wiring means.
A claim, wherein the arrangement of the third memory means and the fourth memory means is arranged and implemented in a direction in which the arrangement of the first memory means and the second memory means is rotated by 180 degrees. 1 or the semiconductor mounting substrate according to claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019146907A JP2021027303A (en) | 2019-08-09 | 2019-08-09 | Semiconductor mounting board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019146907A JP2021027303A (en) | 2019-08-09 | 2019-08-09 | Semiconductor mounting board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2021027303A true JP2021027303A (en) | 2021-02-22 |
Family
ID=74662559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019146907A Pending JP2021027303A (en) | 2019-08-09 | 2019-08-09 | Semiconductor mounting board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2021027303A (en) |
-
2019
- 2019-08-09 JP JP2019146907A patent/JP2021027303A/en active Pending
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