JP2021005382A - 通信装置およびメッセージを認証するための方法 - Google Patents
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Abstract
Description
101 中央制御ユニット
102 ノード
103 コンピュータバス
200 フロー図
201 受信したデータ
202 受信したMAC
203 MAC計算
204 暗号鍵
205 MAC比較
300 受信機
301 セーフなCPU
302 セキュアなCPU
303 ハードウェアMACコンパレータ
304 コンピュータバス
400 ハードウェアMACコンパレータ
401 セーフなドメイン
402 セキュアなドメイン
403〜406 レジスタ
407,408 アクセス権管理回路
409 MAC比較回路
410 MAC値のサイズ/比較するためのビット数
500 ハードウェアMACコンパレータ
501 セーフなドメイン
502 セキュアなドメイン
503〜506 レジスタ
507,508 アクセス権管理回路
509 MAC比較回路
510 レジスタ
511 サイズ比較回路
600 通信装置
601 受信機
602 メッセージ
603,604 レジスタ
605,606 プロセッサ
607 比較回路
608 比較結果
609 アクセス制御回路
700 フロー図
701〜704 処理動作
Claims (20)
- 通信装置であって、前記通信装置は、
メッセージデータとメッセージ認証コードとを含むメッセージを受信するように構成された受信機と、
受信したメッセージ認証コードを格納するための第1のレジスタと、
計算したメッセージ認証コードを格納するための第2のレジスタと、
前記メッセージから前記メッセージ認証コードを抽出し、前記メッセージ認証コードを前記第1のレジスタに格納するように構成された第1のプロセッサと、
前記メッセージデータに基づいてメッセージ認証コードを計算し、計算した前記メッセージ認証コードを前記第2のレジスタに格納するように構成された第2のプロセッサと、
前記第1のレジスタの内容と前記第2のレジスタの内容とを比較し、比較結果を提供するように構成された比較回路と、
前記第2のプロセッサによる前記第1のレジスタへのアクセスを阻止し、前記第1のプロセッサによる前記第1のレジスタへのアクセスを許可し、前記第1のプロセッサによる前記第2のレジスタへのアクセスを阻止し、前記第2のプロセッサによる前記第2のレジスタへのアクセスを許可するように構成されたアクセス制御回路と、
を含む通信装置。 - 前記第1のプロセッサは、前記メッセージから前記メッセージデータを抽出し、前記メッセージデータを前記第2のプロセッサに提供するように構成されている、
請求項1記載の通信装置。 - 前記第2のプロセッサは、前記第2のレジスタへの排他的なアクセスを有する、
請求項1または2記載の通信装置。 - 前記第1のプロセッサは、前記第1のレジスタへの排他的なアクセスを有する、
請求項1から3までのいずれか1項記載の通信装置。 - 前記第1のプロセッサは、前記比較結果を処理するように構成されている、
請求項1から4までのいずれか1項記載の通信装置。 - 前記第1のプロセッサは、前記比較結果が正である場合に、前記メッセージを有効なメッセージとして受諾するように構成されている、
請求項1から5までのいずれか1項記載の通信装置。 - 前記通信装置は、前記第1のレジスタと、前記第2のレジスタと、前記比較回路と、を含むハードウェアコンパレータを含む、
請求項1から6までのいずれか1項記載の通信装置。 - 前記第1のプロセッサと前記第2のプロセッサとは、バスによって前記ハードウェアコンパレータに結合されている、
請求項7記載の通信装置。 - 前記ハードウェアコンパレータは、結果レジスタを含み、前記結果レジスタに前記比較結果を格納するように構成されている、
請求項7または8記載の通信装置。 - 前記アクセス制御回路は、前記第1のプロセッサによる前記結果レジスタへのアクセスを許可するように構成されている、
請求項7から9までのいずれか1項記載の通信装置。 - 前記第1のプロセッサは、セーフなプロセッサである、
請求項1から10までのいずれか1項記載の通信装置。 - 前記第1のプロセッサは、セーフティを保証するための冗長メカニズムを実装する、
請求項1から11までのいずれか1項記載の通信装置。 - 前記冗長メカニズムは、前記第2のプロセッサによって実装されないメカニズムである、
請求項12記載の通信装置。 - 前記第2のプロセッサは、セキュアなプロセッサである、
請求項1から13までのいずれか1項記載の通信装置。 - 前記通信装置は、前記第2のプロセッサを含むハードウェアセキュリティモジュールを含む、
請求項1から14までのいずれか1項記載の通信装置。 - 前記第1のプロセッサは、前記ハードウェアセキュリティモジュールの外側に配置されている、
請求項15記載の通信装置。 - 前記通信装置は、カウンタを含み、
前記カウンタは、負の比較結果を伴った比較の回数をカウントし、その回数が所定の値を超えたときに警報信号を生成するように構成されている、
請求項1から16までのいずれか1項記載の通信装置。 - 前記比較回路は、前記第1のレジスタの内容と前記第2のレジスタの内容とを比較した後、前記第1のレジスタの内容と前記第2のレジスタの内容との両方の更新を待機し、その後、再び、前記第1のレジスタの内容と前記第2のレジスタの内容とを比較するように構成されている、
請求項1から17までのいずれか1項記載の通信装置。 - 前記第1のプロセッサは、第1のコンピュータプログラムを実行するように構成されており、
前記第1のプロセッサは、前記メッセージからメッセージ認証コードを抽出し、前記メッセージ認証コードを第1のメモリ領域に格納し、前記比較結果を前記第1のコンピュータプログラムに即して処理するように構成されている、
請求項1から18までのいずれか1項記載の通信装置。 - メッセージを認証するための方法であって、前記方法は、
メッセージデータとメッセージ認証コードとを含むメッセージを受信するステップと、
第1のプロセッサにより、前記メッセージから前記メッセージ認証コードを抽出し、前記メッセージ認証コードを第1のレジスタに格納するステップと、
第2のプロセッサにより、前記メッセージデータに基づいてメッセージ認証コードを計算し、計算した前記メッセージ認証コードを第2のレジスタに格納するステップと、
前記第1のレジスタの内容と前記第2のレジスタの内容とを比較し、比較結果を提供するステップと、
前記第2のプロセッサによる前記第1のレジスタへのアクセスを阻止するステップと、
前記第1のプロセッサによる前記第1のレジスタへのアクセスを許可するステップと、
前記第1のプロセッサによる前記第2のレジスタへのアクセスを阻止するステップと、
前記第2のプロセッサによる前記第2のレジスタへのアクセスを許可するステップと、
を含む方法。
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