JP2020537788A - 汎用化画像処理の画像前処理 - Google Patents
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Abstract
Description
本開示の実施例は、一般的に、コンピューティングシステムおよび電子回路に関し、特に、汎用化画像処理の画像前処理に関する。
機械学習は、明示的にプログラムすることなく、コンピューティングシステムを動作させる科学である。従来の機械学習は、様々なクラスタリングおよび分類技術、例えば、K平均法、線形およびロジスティック回帰、確率勾配降下法、相関ルール学習法を含む。深層学習は、機械学習の新しい分野である。深層学習は、非線形処理ユニットの複数の層を用いて、特徴の抽出および変換を実行するための機械学習アルゴリズムである。深層学習アルゴリズムは、監視なし学習アルゴリズム(例えば、パターン分析)であってもよく、または監視あり学習アルゴリズム(例えば、分類)であってもよい。深層学習アルゴリズムは、人工ニューラルネットワーク(ANN)(以下、「ニューラルネットワーク」と呼ぶ)の層を用いて実装することができる。
画像の前処理手法を説明する。一例において、画像データを複数の画像サンプルストリームにフォーマットするためのプリプロセッサ回路は、画像データの複数行を記憶し、複数行のうちのある行を出力するように構成された第1のバッファと、第1のバッファに連結され、第1のバッファによって出力された行に対応する複数の画像サンプルを記憶するための複数の記憶位置を含む第2のバッファと、複数のシフトレジスタと、複数の接続を含む相互接続ネットワークとを含み、各接続は、複数のシフトレジスタの各シフトレジスタを複数の記憶位置のうち2つ以上の記憶位置に連結し、複数の記憶位置のうち1つ以上の記憶位置は、複数の接続のうち2つ以上の接続に連結され、複数の接続に基づいて複数の画像サンプルを複数のシフトレジスタにロードし、複数のシフトレジスタをシフトすることによって、複数の画像サンプルストリームを出力するように構成された制御回路とを含む。
上記の特徴を詳細に理解できるように、添付の図面に示されているいくつかの実現例を参照することによって、上記の概要をより具体的に説明する。理解すべきことは、添付の図面は、典型的な実現例のみを示しており、本発明の範囲を限定するものと見なされるべきではないことである。
理解を容易にするために、可能な限り、同様の参照番号を用いて、図面に共通の同様の要素を示す。一例の要素を他の例に有利に組み込むことができる。
図6は、一例に従って、畳み込みプロセッサ600を示すブロック図である。畳み込みプロセッサ600は、メモリ602、画像プリプロセッサ604、およびプロセッサ606を含む。画像プリプロセッサ604およびプロセッサ606は、上述した加速回路230に実装されてもよい。例えば、プロセッサ606は、DSPアレイ362であってもよい。画像プリプロセッサ604は、画像プリプロセッサ344であってもよい。メモリ602は、ハードウェアアクセラレータ116内のRAM226であってもよい。以下、図7を参照して、画像プリプロセッサ604の例示的な構造を説明する。他の例において、畳み込みプロセッサ600は、図3に示されている加速回路と異なる構造を有する加速回路または他の種類の回路に実装されてもよい。
Claims (14)
- 画像データを複数の画像サンプルストリームにフォーマットするためのプリプロセッサ回路であって、
前記画像データの複数行を記憶し、前記複数行のうちのある行を出力するように構成された第1のバッファと、
前記第1のバッファに連結され、前記第1のバッファによって出力された前記行に対応する複数の画像サンプルを記憶するための複数の記憶位置を含む第2のバッファと、
複数のシフトレジスタと、
複数の接続を含む相互接続ネットワークとを含み、各接続は、前記複数のシフトレジスタの各シフトレジスタを前記複数の記憶位置のうち2つ以上の記憶位置に連結し、前記複数の記憶位置のうち1つ以上の記憶位置は、前記複数の接続のうち2つ以上の接続に連結され、
前記複数の接続に基づいて前記複数の画像サンプルを前記複数のシフトレジスタにロードし、前記複数のシフトレジスタをシフトすることによって、前記複数の画像サンプルストリームを出力するように構成された制御回路とを含む、プリプロセッサ回路。 - 前記複数の接続は、複数の第1の接続であり、
前記相互接続ネットワークは、複数のマルチプレクサを含み、
各マルチプレクサは、前記複数の第1の接続の各々に連結された第1の入力と、前記複数のシフトレジスタの各々に連結された出力とを含む、請求項1に記載のプリプロセッサ回路。 - 前記相互接続ネットワークは、複数の第2の接続を含み、
前記第2の接続の各々は、前記複数の記憶位置のうち2つ以上の記憶位置を前記複数のマルチプレクサの各々の第2の入力に連結し、
前記複数の記憶位置のうち1つ以上の記憶位置は、前記複数の第2の接続のうち2つ以上に連結されている、請求項2に記載のプリプロセッサ回路。 - 前記制御回路は、前記複数のマルチプレクサを制御して、前記複数の第1の接続または前記複数の第2の接続のうち1つの接続を選択するように、前記相互接続ネットワークのモードを設定するように構成されている、請求項3に記載のプリプロセッサ回路。
- 各接続は、前記複数のシフトレジスタの各シフトレジスタを異なるパターンの前記複数の記憶位置に連結する、請求項1に記載のプリプロセッサ回路。
- 前記複数の接続のうち第1の接続を介して前記複数のシフトレジスタのうち第1のシフトレジスタに連結された前記複数の記憶位置のパターンは、前記複数の接続のうち第2の接続を介して前記複数のシフトレジスタのうち第2のシフトレジスタに連結された前記複数の記憶位置のパターンと重複する、請求項5に記載のプリプロセッサ回路。
- 前記異なるパターンの前記複数の記憶位置は、前記画像データとフィルタとの間の畳み込みパラメータによって定義され、
前記パラメータは、前記フィルタの幅、水平ストライド、および水平拡張を含む、請求項5に記載のプリプロセッサ回路。 - 集積回路であって、
請求項1から7のいずれか1項に記載のプリプロセッサ回路を含み、
画像データを記憶するメモリにアクセスするように構成されたメモリコントローラと、
前記画像プリプロセッサに連結され、前記複数の画像サンプルストリームを処理するように構成されたプロセッサとをさらに含む、集積回路。 - 前記プロセッサは、データ処理ユニットのシストリックアレイである、請求項8に記載の集積回路。
- 画像データを複数の画像サンプルストリームにフォーマットする方法であって、
前記画像データの複数行および前記複数行のうち出力された行を、第1のバッファに記憶することと、
前記第1のバッファによって出力された前記行に対応する複数の画像サンプルを、複数の記憶位置を有する第2のバッファに記憶することと、
相互接続ネットワークの複数の接続に基づいて、前記複数の画像サンプルを複数のシフトレジスタにロードすることとを含み、各接続は、前記複数のシフトレジスタの各シフトレジスタを前記複数の記憶位置のうち2つ以上の記憶位置に連結し、前記複数の記憶位置のうち1つ以上の記憶位置は、前記複数の接続のうち2つ以上の接続に連結され、
前記複数のシフトレジスタをシフトすることによって、前記複数の画像サンプルストリームを出力することを含む、方法。 - 各接続は、前記複数のシフトレジスタの各シフトレジスタを異なるパターンの前記複数の記憶位置に連結する、請求項10に記載の方法。
- 前記異なるパターンの前記複数の記憶位置は、前記画像データとフィルタとの間の畳み込みパラメータによって定義され、
前記パラメータは、前記フィルタの幅、水平ストライド、および水平拡張を含む、請求項11に記載の方法。 - 前記複数の接続は、複数の第1の接続であり、
前記相互接続ネットワークは、複数のマルチプレクサを含み、
各マルチプレクサは、前記複数の第1の接続の各々に連結された第1の入力と、前記複数のシフトレジスタの各々に連結された出力とを含む、請求項10に記載の方法。 - 前記相互接続ネットワークは、複数の第2の接続を含み、
前記第2の接続の各々は、前記複数の記憶位置のうち2つ以上の記憶位置を前記複数のマルチプレクサの各々の第2の入力に連結し、
前記複数の記憶位置のうち1つ以上の記憶位置は、前記複数の第2の接続のうち2つ以上に連結されている、請求項13に記載の方法。
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