JP2020514878A - データ処理 - Google Patents
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Abstract
Description
前記メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始し、
メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、メモリに格納されているデータにアクセスし、
アクセスされたデータをデータアクセスリクエストに対するデータアクセス応答として提供するように構成されたメモリアクセス回路を備えるメモリコントローラが提供される。
前記メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始することと、
メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、メモリに格納されているデータにアクセスすることと、
アクセスされたデータをデータアクセスリクエストに対するデータアクセス応答として提供することとを含むメモリ制御方法が提供される。
第1データソースにデータアクセスリクエストを発行する発行回路であって、所与のデータアクセスリクエストが第2データソースによって応えられるであろうと予測器回路が予測したことに応答して、当該所与のデータアクセスリクエストに第2データソースが応えなければならないであろうという指示を第2データソースに発行する発行回路とを備えるデータ処理回路が提供される。
予測データから、次のデータアクセスリクエストが第1データソースによって応えられるか、または第2データソースによって応えられるかを予測することであって、第1データソースおよび第2データソースが、第1データソースがデータアクセスリクエストに応えない場合には、第2データソースによって応えるように配置されている、予測することと、
所与のデータアクセスリクエストが、第2データソースによって応えられるだろうと予測する予測器回路に応答して、当該所与のデータアクセスリクエストに第2データソースが応えなければならないであろうという指示を第2データソースに発行することとを含むデータ処理方法が提供される。
メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始し、
メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、メモリに格納されているデータにアクセスし、
アクセスされたデータをデータアクセスリクエストに対するデータアクセス応答として提供する
ように構成されたメモリアクセス回路を備えるメモリコントローラを提供する。
メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始することと、
メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、メモリに格納されているデータにアクセスすることと、
アクセスされたデータをデータアクセスリクエストに対するデータアクセス応答として提供することとを含むメモリ制御方法を提供する。
第1データソースにデータアクセスリクエストを発行する発行回路であって、所与のデータアクセスリクエストが第2データソースによって応えられるであろうと予測器回路が予測したことに応答して、当該所与のデータアクセスリクエストに第2データソースが応えなければならないであろうという指示を第2データソースに発行する発行回路とを備えるデータ処理回路を提供する。
データ読み出しリクエストと、
命令フェッチリクエストと、
アドレス変換フェッチリクエストとからなるリストから選択されてもよい。
予測器回路は、データアクセスリクエストを開始する処理命令のためのプログラムカウンタ値と、
データアクセスリクエストに応答してアクセスされるデータ項目のアドレスとのうちの1つ以上に依存して予測を生成するように構成される。
第1データソースを提供するホームノードであって、キャッシュメモリのうち1つ以上からリクエストされたデータを取得することによって所与のデータアクセスリクエストに応えられるか否かを検出するように構成され、かつホームノードが所与のデータアクセスリクエストに応えることができない場合に、第2データソースから、リクエストされたデータをリクエストするように構成されたホームノードと、
各々が、高レベルメモリを有し、第2データソースを提供する1つ以上のスレーブノードとを備えるデータ処理装置を提供する。
ホームノードは、送信リクエストをシリアライズし、1つ以上のスレーブノードへのリクエストにアクセスするようにして、スレーブノードでメモリアドレスに書き込まれたデータを、後続のアクセスリクエストに応答して、メモリアドレスから読み出されたデータと一致させるように構成される。
予測データから、次のデータアクセスリクエストが第1データソースまたは第2データソースであって、第1データソースおよび第2データソースが、第1データソースがデータアクセスリクエストに応えない場合には、第2データソースによって応えるように配置されている、第1データソースによって応えられるか、または第2データソースによって応えられるかを予測することと、
所与のデータアクセスリクエストが、第2データソースによって応えられるだろうと予測する予測器回路に応答して、当該所与のデータアクセスリクエストに第2データソースが応えなければならないであろうという指示を第2データソースに発行することとを含むデータ処理方法を提供する。
メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始することと、
ステップ1110において、メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、メモリに格納されているデータにアクセスすることと、
ステップ1120において、アクセスされたデータをデータアクセスリクエストに対するデータアクセス応答として提供することとを含むメモリ制御方法を概略的に示す。
ステップ1210で、予測データから、次のデータアクセスリクエストが第1データソースまたは第2データソースであって、第1データソースおよび第2データソースが、第1データソースがデータアクセスリクエストに応えない場合には、第2データソースによって応えるように配置されている、第1データソースによって応えられるか、または第2データソースによって応えられるかを予測することと、
ステップ1220において、所与のデータアクセスリクエストが、第2データソースによって応えられるだろうと予測する予測器回路に応答して、当該所与のデータアクセスリクエストに、第2データソースが応えなければならないであろうという指示を第2データソースに発行することとを含むデータ処理方法を概略的に示す。
Claims (29)
- メモリアクセス回路を備えるメモリコントローラであって、前記メモリアクセス回路が、
前記メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始し、
前記メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、前記メモリに格納されているデータにアクセスし、
アクセスされた前記データを前記データアクセスリクエストに対するデータアクセス応答として提供する、
ように構成されている、メモリコントローラ。 - 前記データアクセスヒントメッセージおよび前記データアクセスリクエストの各々が、1つ以上のメモリアドレスの範囲によってデータアクセスを指定する請求項1に記載のメモリコントローラ。
- 前記メモリアクセス回路が、データアクセスヒントメッセージに応答して、1つ以上のメモリアドレスの所与の範囲に対するデータアクセスを開始した場合、前記メモリアクセス回路は、前記メモリコントローラが、1つ以上のメモリアドレスの前記所与の範囲を指定する後続のデータアクセスリクエストを受信したときにのみ、アクセスされた前記データをデータアクセス応答として提供するように構成されている、請求項2に記載のメモリコントローラ。
- 前記データアクセスリクエストが、前記メモリコントローラとデータ通信している別のノードであって、前記データアクセス応答が提供されるべき別のノードを指定する、請求項1に記載のメモリコントローラ。
- 前記メモリアクセス回路が、受信したデータアクセスヒントメッセージに応答して、データアクセスを開始するか否かを決定するように構成されている、請求項1に記載のメモリコントローラ。
- データ処理システムであって、
各々が、関連づけられたキャッシュメモリを有する1つ以上のマスターノードと、
各々が、請求項1に記載のメモリコントローラを備える1つ以上のスレーブノードと、
前記データ処理システムによって格納されているデータ間のコヒーレンシを制御するためのホームノードと、
を備えるデータ処理システム。 - 前記1つ以上のマスターノードが、前記ホームノードにデータアクセスリクエストを発行するように構成され、
前記ホームノードが、前記ホームノードがデータアクセスリクエストに応えられるか、または前記データアクセスが、1つ以上のスレーブノードへのアクセスを必要とするかを検出し、1つ以上のスレーブノードへのアクセスが必要なときに、前記1つ以上のスレーブノードにデータアクセスリクエストを送信するように構成されている、
請求項6に記載のデータ処理システム。 - 前記1つ以上のマスターノードが、
前記ホームノードへのデータアクセスリクエスト、または
前記ホームノードへのデータアクセスリクエスト、および前記ホームノードが前記データアクセスに応えることができない場合に、前記データアクセスリクエストによって指定された前記データアクセスに応える、1つ以上のスレーブノードのうちの、該当する1つへのデータアクセスヒントメッセージ、
のいずれか一方を送信するように構成されている、請求項7に記載のデータ処理システム。 - 前記1つ以上のマスターノードが、前記データアクセスヒントメッセージを送信するか否かを決定する予測回路を備える、請求項8に記載のデータ処理システム。
- 前記予測回路が、前記ホームノードおよびスレーブノードの一方または両方から受信した指示であって、前記スレーブノードが、以前のデータアクセスリクエストの1つ以上に応えたか否かを示す指示に応答して、前記データアクセスヒントメッセージを前記スレーブノードに送信するか否かを決定するように構成されている、請求項9に記載のデータ処理システム。
- 前記メモリコントローラとデータ通信している別のノードから受信したデータアクセスヒントメッセージに応答して、メモリに格納されているデータのデータアクセスを開始することと、
前記メモリコントローラとデータ通信している別のノードから受信したデータアクセスリクエストに応答して、前記メモリに格納されているデータにアクセスすることと、
アクセスされた前記データを前記データアクセスリクエストに対するデータアクセス応答として提供することと、
を含むメモリ制御方法。 - 最近のデータアクセスリクエストが第1データソースによって応えられたか、または第2データソースによって応えられたかを示す予測データを格納し、前記予測データから、次のデータアクセスリクエストが前記第1データソースによって応えられるかまたは前記第2データソースによって応えられるかを予測する予測器回路であって、前記第1データソースおよび前記第2データソースが、データアクセスリクエストが前記第1データソースによって応えられない場合に、前記第2データソースによって応えられるように配置されている、予測器回路と、
前記第1データソースに前記データアクセスリクエストを発行する発行回路であって、所与のデータアクセスリクエストが前記第2データソースによって応えられるであろうと前記予測器回路が予測したことに応答して、前記所与のデータアクセスリクエストに前記第2データソースが応えなければならないであろうという指示を前記第2データソースに発行する発行回路と、
を備えるデータ処理回路。 - 前記予測器回路が、前記第1データソースおよび前記第2データソースの一方または両方から受信した、どのデータソースが最近のデータアクセスリクエストに応えたかを示す情報に応答して前記予測データを格納するように構成されている、請求項12に記載のデータ処理回路。
- 前記予測データがカウント値を含み、前記予測器回路が、最近のデータアクセスリクエストに前記第1データソースが応えたか、または前記第2データソースが応えたか応じて前記カウント値を変更するように構成されている、請求項13に記載のデータ処理回路。
- 前記予測器回路が、前記カウント値をしきい値と比較するための比較器を備える、請求項14に記載のデータ処理回路。
- 前記予測器回路が、最近のデータアクセスに前記第1データソースが応えたことに応答して第1変更量だけ前記カウント値を変更し、最近のデータアクセスに前記第2データソースが応えたことに応答して前記第1変更量とは逆の第2変更量だけカウント値を変化させるように構成されている、請求項14に記載のデータ処理回路。
- 前記予測器回路が、前記第1変更量および前記第2変更量の一方または両方を変化させるように構成される、請求項16に記載のデータ処理回路。
- 前記予測器回路が、データアクセスリクエストの2つ以上のクラスについてそれぞれの予測を生成するように構成されている、請求項12に記載のデータ処理回路。
- データアクセスリクエストの前記2つ以上のクラスが、
データ読み出しリクエストと、
命令フェッチリクエストと、
アドレス変換フェッチリクエストとからなるリストと、から選択される、請求項18に記載のデータ処理回路。 - 前記予測器回路が、
データアクセスリクエストを開始する処理命令のためのプログラムカウンタ値と、
前記データアクセスリクエストに応答してアクセスされるデータ項目のアドレスと、
のうちの1つ以上に依存して予測を生成するように構成されている、請求項12に記載のデータ処理回路。 - 前記予測器回路が、前記プログラムカウンタ値、および前記データ項目の前記アドレスの一方または両方からインデックスを生成し、前記インデックスによってカウンタ値のテーブルにアクセスするように構成されている、請求項20に記載のデータ処理回路。
- 前記予測器回路が、前記プログラムカウンタ値、および前記データ項目の前記アドレスの一方または両方からタグを生成し、前記インデックスによってアクセスされるカウンタ値の前記テーブル内のエントリに関連して前記タグを格納する、請求項21に記載のデータ処理回路。
- 前記予測器回路が、格納されているタグを検索し、検索された前記タグを前記プログラムカウンタ値、および前記データ項目の前記アドレスの一方または両方から生成された前記タグと比較するように構成されている、請求項22に記載のデータ処理回路。
- 前記予測器回路が、前記プログラムカウンタ値、および前記データ項目の前記アドレスの一方または両方の、異なるそれぞれの部分から生成されたそれぞれのインデックスによって、カウンタ値の2つ以上のテーブルにアクセスするように構成されている、請求項23に記載のデータ処理回路。
- 2つ以上のテーブルが、生成されたタグと一致する格納されたタグを有するとき、前記予測器回路が、前記2つ以上のテーブルのうちの該当する1つによって格納されたカウンタ値であって、前記プログラムカウンタ値と前記データ項目の前記アドレスの一方または両方の、より大きいビット数によって生成された前記インデックスの参照先であるカウンタ値に応じて前記予測を生成するように構成されている、請求項24に記載のデータ処理回路。
- 各々が、請求項12に記載のデータ処理回路を備え、各々が、関連づけられたキャッシュメモリを有する1つ以上のマスターノードと、
前記第1データソースを提供するホームノードであって、前記キャッシュメモリのうち、1つ以上からリクエストされたデータを取得することによって所与のデータアクセスリクエストに応えられるか否かを検出するように構成され、かつ前記ホームノードが前記所与のデータアクセスリクエストに応えることができない場合に、前記第2データソースから、リクエストされた前記データをリクエストするように構成されたホームノードと、
各々が、高レベルメモリを有し、前記第2データソースを提供する1つ以上のスレーブノードと、
を備えるデータ処理装置。 - 前記マスターノードが、前記1つ以上のスレーブノードのうちの1つへのデータ送信をリクエストする送信リクエストを、前記ホームノードに発行するように構成され、
前記ホームノードが、送信リクエストをシリアライズし、前記1つ以上のスレーブノードへのリクエストにアクセスするようにして、スレーブノードでメモリアドレスに書き込まれたデータを、後続のアクセスリクエストに応答して、前記メモリアドレスから読み出されたデータと一致させるように構成されている、請求項26に記載のデータ処理装置。 - 前記ホームノードが、コヒーレントメモリシステムとして、前記1つ以上のマスターノードの前記キャッシュメモリおよび前記1つ以上のスレーブノードの前記高レベルメモリにわたってコヒーレンシを制御し、1つのノードによって、前記コヒーレントメモリシステム内のあるメモリアドレスに書き込まれたデータを、別のノードによって、前記コヒーレントメモリシステム内の、前記メモリアドレスから読み出されたデータと一致させるように構成されている、請求項26に記載のデータ処理装置。
- 最近のデータアクセスリクエストが第1データソースによって応えられたか、または第2データソースによって応えられたかを示す予測データを格納することと、
前記予測データから、次のデータアクセスリクエストが前記第1データソースによって応えられるかまたは前記第2データソースによって応えられるかを予測することであって、前記第1データソースおよび前記第2データソースが、データアクセスリクエストが前記第1データソースによって応えられない場合に、前記第2データソースによって応えられるように配置されている、予測することと、
前記第2データソースに指示を発行することとであって、所与のデータアクセスリクエストが前記第2データソースによって応えられるであろうと前記予測器回路が予測したことに応答して、前記所与のデータアクセスリクエストに前記第2データソースが応えなければならないであろうという指示を前記第2データソースに発行することと、を含むデータ処理方法。
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