JP2020181530A - 物理量検出装置 - Google Patents

Abstract

【課題】 制御回路と、制御回路から電源供給を受けると共に、制御回路と信号の送受信を行うセンサ素子とから構成される物理量検出装置において、電源線の断線を検知する。【解決手段】 電源回路と、電源回路から電源供給を受ける出力回路と、を備える制御回路と、電源回路から電源供給を受ける電源部と、電源部と接続されたＰＯＲ回路と、電源部と接続され、出力回路から信号を受ける入力回路と、を備えるセンサ素子と、制御回路の電源出力端子とセンサ素子の電源入力端子を接続する電源線と、制御回路の信号出力端子とセンサ素子の信号入力端子を接続する信号線と、を具備する物理量検出装置であって、入力回路は、電源入力端子と信号入力端子の間に接続された保護回路と、信号入力端子に接続されたバッファ回路を有し、出力回路は、電源出力端子と信号出力端子間に接続された負荷回路と、信号出力端子に接続されたＮＭＯＳトランジスタを有する。【選択図】 図１

Description

本発明は、制御回路からセンサ素子に電力を供給する電源線の断線を検知できる、物理量検出装置に関するものである。

電源線の断線を検出する従来技術として、特許文献１の電子制御装置が知られている。

この特許文献１の、例えば請求項１には、「回路内部又は回路外部に設けられた電源部（１１）からの電力に基づいて電圧が出力される電源端子（２ａ）と、少なくとも外部に信号が出力される出力端子（２ｂ）と、少なくとも外部からの信号が入力される入力端子（２ｃ）とを備えた第１制御回路（２）と、前記第１制御回路（２）の前記電源端子（２ａ）に接続される電源ライン（Ｌ１）を介して前記第１制御回路（２）側から電力供給を受けると共に、前記第１制御回路（２）の前記出力端子（２ｂ）に接続される信号ライン（Ｌ２）を介して信号を受信可能な第２制御回路（３）と、を備え、前記出力端子（２ｂ）に接続される前記信号ライン（Ｌ２）と前記電源ライン（Ｌ１）との間に、前記信号ライン（Ｌ１）側から前記電源ライン（Ｌ２）側に電流を流し得る保護回路（４２）が設けられ、前記第２制御回路（３）には、前記電源ライン（Ｌ１）からの電力供給に基づいて動作すると共に、前記電源端子（２ａ）から前記電源ライン（Ｌ１）を介して電力供給を受けているときに前記第１制御回路（２）の前記入力端子（２ｂ）に対して基準電圧を超える電圧信号を出力可能な信号処理部（４０）が設けられており、前記第１制御回路（２）は、前記第２制御回路（３）から前記入力端子（２ｃ）を介して入力される電圧信号が前記基準電圧（Ｖｔｈ、Ｖｔｈ１）以下となる異常状態が発生したか否かを判断する判断部（２０）と、前記判断部（２０）によって前記異常状態が発生したと判断された場合に所定の対応動作を行う対応部（１３）と、を有することを特徴とする電子制御装置（１）。」が開示されている。

すなわち、特許文献１には、第１制御回路と第１制御回路から電源ラインを介して電力供給を受け、第１制御回路と信号を送受信可能な第２制御回路から構成される電子制御装置であって、電源ラインの断線を検知可能な電子制御装置が開示されている。

特許第５８１７５８５号

特許文献１では、第２制御回路から第１制御回路に信号を送信する信号ラインの振幅の変化により電源ラインの断線を検知している。

しかしながら、第２制御回路の出力回路がオープンドレインで構成され、その負荷回路が第２制御回路の外部に配置される場合には、信号ラインの信号振幅に変化が生じないため、特許文献１の方法では、電源ラインの断線を検知できないという課題がある。

そこで、本発明の目的は、第２制御回路の出力回路の構成によらず、電源ラインの断線を検知可能な物理量検出装置を提供することである。

上記目的を達成するため、本発明の物理量検出装置は、電源回路と、該電源回路から電源供給を受ける出力回路と、を備える制御回路と、前記電源回路から電源供給を受ける電源部と、該電源部と接続されたＰＯＲ回路と、前記電源部と接続され、前記出力回路から信号を受ける入力回路と、を備えるセンサ素子と、前記制御回路の電源出力端子と前記センサ素子の電源入力端子を接続する電源線と、前記制御回路の信号出力端子と前記センサ素子の信号入力端子を接続する信号線と、を具備する物理量検出装置であって、前記入力回路は、前記電源入力端子と前記信号入力端子の間に接続された保護回路と、前記信号入力端子に接続されたバッファ回路を有し、前記出力回路は、前記電源出力端子と前記信号出力端子の間に接続された負荷回路と、前記信号出力端子に接続されたＮＭＯＳトランジスタを有するものとした。

本発明によれば、電源線の断線時に、制御回路内の負荷回路が、センサ素子内の保護回路を経由してセンサ素子内の電源部に流れる電流を制限するので、センサ素子の電源電圧の上昇をＰＯＲ回路が動作する範囲内に抑えることができる。この結果、センサ素子はリセット状態となるため、制御回路から信号を送信しても応答しなくなるので、制御回路は電源線の断線を検知することが可能となる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

実施例１における物理量検出装置の回路図である。 出力回路の別の回路図である。 物理量検出装置の別の回路図である。 実施例２における物理量検出装置の回路図である。 実施例２における出力回路の制御信号のタイミング図である。 物理量検装置の別の回路図である。

以下、本発明の実施例に係る物理量検出装置について、図面を用いて説明する。

図１から図３を用いて、本発明の実施例１に係る物理量検出装置１を説明する。はじめに、物理量検出装置１の回路図を示した後、電源線の断線時の動作に関して説明する。

図１に本実施例における物理量検出装置１の回路図を示す。この物理量検出装置１は、制御回路２とセンサ素子３を配線で接続した装置であり、制御回路２とセンサ素子３の通信には、Ｉ^２Ｃ（Inter-Integrated Circuit）を用いている。

制御回路２は、電源出力端子２０ａ、接地電源端子２０ｂ、リセット信号出力端子２０ｃ、入出力端子２０ｄ、２０ｅを備える。また、センサ素子３は、電源入力端子３０ａ、接地電源端子３０ｂ、リセット信号入力端子３０ｃ、入出力端子３０ｄ、３０ｅを備える。

制御回路２とセンサ素子３の端子同士は、図示する配線により電気的に接続されている。すなわち、電源出力端子２０ａと電源入力端子３０ａは電源線ＶＤＤにより、接地電源端子２０ｂと３０ｂは接地電源線ＧＮＤにより、リセット信号出力端子２０ｃとリセット信号入力端子３０ｃはリセット信号線ＲＳＴＢにより、入出力端子２０ｄと３０ｄは信号線ＳＣＬにより、入出力端子２０ｅと３０ｅは信号線ＳＤＡにより、それぞれ接続されている。また、電源線ＶＤＤと信号線ＳＣＬの間には抵抗素子４が、電源線ＶＤＤと信号線ＳＤＡの間には抵抗素子５がそれぞれ接続されている。

また、制御回路２は、電源入力端子２１と信号出力端子２２を備えており、エンジンコントロールユニット（ＥＣＵ）等の外部機器から電源入力端子２１を介して電源供給を受けるとともに、信号出力端子２２を介してＥＣＵ等の外部機器に信号を送信する。なお、物理量検出装置１からＥＣＵ等に送信される信号は、周波数や電圧などのアナログ信号またはＳＥＮＴなどのデジタル信号などである。

さらに、制御回路２は、その内部に、電源回路２３、出力回路２４、論理回路２５、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）２６、２７、リセット出力回路２８を有している。これらのうち、リセット出力回路２８は、ＮＭＯＳトランジスタ２８ａと負荷回路であるプルアップ抵抗（抵抗素子２８ｂ）から構成される。このリセット出力回路２８においては、ＮＭＯＳトランジスタ２８ａのドレインはリセット信号出力端子２０ｃに、ソースは接地電源線ＧＮＤに、ゲートは論理回路２５により制御される制御信号線rst_nにそれぞれ接続される。抵抗素子２８ｂは電源出力端子２０ａとリセット信号出力端子２０ｃとの間に接続される。

制御回路２の電源回路２３は、電源入力端子２１に供給される外部電源ＶＣＣを降圧し内部電圧ＶＩＮＴを生成する回路である。出力回路２４は、論理回路２５の制御信号に基づいて、信号出力端子２２を介して、ＥＣＵ等の外部機器に信号ＯＵＴを出力する回路である。論理回路２５は、出力回路２４、リセット出力回路２８、ＮＭＯＳトランジスタ２６、２７の制御や、センサ素子３から受信した信号の補正処理や、補正処理された信号を出力回路２４の制御信号に変換する処理などを行う回路である。ＮＭＯＳトランジスタ２６、２７は、論理回路２５の制御信号に基づいて、信号線ＳＣＬ、ＳＤＡを駆動する回路である。リセット出力回路２８は、論理回路２５の制御信号rst_nに基づいて、リセット信号を生成する回路であり、具体的には、センサ素子３をリセットしない場合はリセット信号線ＲＳＴＢをＨレベルに、リセットする場合はリセット信号線ＲＳＴＢを一時的にＬレベルに駆動する回路である。

センサ素子３は、その内部に、ＰＯＲ回路３１、論理回路３２、ＮＭＯＳトランジスタ３３、３４、入力回路３５を有している。入力回路３５は、保護回路３５ａとバッファ回路３５ｂから構成される。保護回路３５ａは、電源入力端子３０ａとリセット信号入力端子３０ｃの間に接続される保護ダイオード３５ａ１と、リセット信号入力端子３０ｃと接地電源線ＧＮＤの間に接続される保護ダイオード３５ａ２から構成され、バッファ回路３５ｂを静電気放電などのノイズから保護する。また、バッファ回路３５ｂの入力はリセット信号入力端子３０ｃに接続され、出力は論理回路３２に入力される。

ＰＯＲ回路３１は、電源入力端子３０ａと等電位の電源部３ａが所定の電圧レベルに達するまで、センサ素子３に搭載される回路を一時的に停止したり、初期化したりする回路である。論理回路３２は、ＮＭＯＳトランジスタ３３、３４の制御、センサ素子３で検出する物理量の補正処理、補正処理された信号をＩ^２Ｃに変換する処理、入力回路３５の出力信号に基づきセンサ素子３に搭載される回路の制御を行う回路である。ＮＭＯＳトランジスタ３３、３４は、論理回路２５の制御信号に基づいて、信号線ＳＣＬ、ＳＤＡを駆動する回路である。

次に、電源線ＶＤＤと電源入力端子３０ａが断線した場合の物理量検出装置１の動作を説明する。この場合、電源回路２３からは、抵抗素子２８ｂ、リセット信号線ＲＳＴＢ、保護ダイオード３５ａ１を経由して、センサ素子３の電源部３ａに電流が流れ込み、センサ素子３の電源電圧が上昇する。この電圧上昇が、ＰＯＲ回路３１が停止する電圧値となると、電源線ＶＤＤが断線していても、センサ素子３が正常動作する可能性があり、制御回路２は電源線ＶＤＤの断線を検知することができない。

そこで、本実施例では、リセット出力回路２８の抵抗素子２８ｂの抵抗値を、例えば、１０ｋΩ程度以上と大きくし、リセット出力回路２８を経由してセンサ素子３に流れ込む電流を低減することで、センサ素子３の電源部３ａの電圧上昇をＰＯＲ回路３１が動作する電圧値以下に抑えることとした。これにより、センサ素子３をリセット状態にすることができ、制御回路２から信号を送ってもセンサ素子３は応答しなくなるので、制御回路２は電源線ＶＤＤの断線を検知することができる。

すなわち、以上説明してきた構成、動作とすることにより、電源線ＶＤＤと電源入力端子３０ａが断線したことを検知可能な物理量検出装置を実現することができる。

なお、上記では、リセット出力回路２８の負荷回路を抵抗素子２８ｂで構成したが、図２に示すように、リセット出力回路２８の負荷回路をＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）２８ｃ、２８ｄから構成されるカレントミラー回路で構成してもよい。図２の構成とした場合、ＰＭＯＳトランジスタ２８ｃに流れる電流は、基準電流回路２８ｅが流す電流と、ＰＭＯＳトランジスタ２８ｃと２８ｄのチャネル長、チャネル幅により決めることができる。このような構成とすることで、図１のように負荷回路を抵抗素子で構成する場合に比べて面積を小さくしつつ、図１と同様に、電源線ＶＤＤの断線を検知することができる。

また、上記では、制御回路２は、信号出力端子２２を備える構成としたが、これに代え、入出力端子を備える構成としてもよい。また、この入出力端子を介して、物理量検出装置１から、例えば、ＥＣＵに送信される信号は、ＬＩＮやＳＥＮＴ ＳＰＣなどのデジタル信号であってもよい。このような構成とすることで、ＥＣＵから物理量検出装置１に対して信号を送信することが可能となる。

さらに、上記では、制御回路２は電源回路２３を内蔵する構成としたが、電源回路を制御回路２の外部に設け、制御回路２は外部に設けた電源回路からの電圧を入力可能なように構成してもよい。このような構成とすることで、制御回路２のチップ面積を小さくすることができる。

さらに加えて、上記の物理量検出装置１は、制御回路２とセンサ素子３とはＩ^２Ｃを用いて信号の送受信が行う構成としたが、制御回路２をマスターとするＳＰＩ（Serial Peripheral Interface）で行ってもよい。図３に、ＳＰＩを用いた物理量検出装置１の回路図を示す。制御回路２は、出力端子２０ｆ、２０ｇ、２０ｈ、２０ｊ、入力端子２０ｉを、センサ素子３は、入力端子３０ｆ、３０ｇ、３０ｈ、３０ｊ、出力端子３０ｉを、それぞれ備える。また、出力端子２０ｆ、入力端子３０ｆはリセット信号線ＲＳＴＢにより、出力端子２０ｇ、入力端子３０ｇは信号線ＣＥにより、出力端子２０ｈ、入力端子３０ｈは信号線ＳＣＬにより、出力端子２０ｊ、入力端子３０ｊは信号線ＭＯＳＩにより、入力端子２０ｉ、出力端子３０ｉは信号線ＭＩＳＯによりそれぞれ接続される。入力端子３０ｆ、３０ｇ、３０ｈ、３０ｊのうち電源入力端子３０ａとの間に保護ダイオードを備える入力端子を駆動する制御回路２の出力回路を本実施例で示した回路構成とすることにより、本実施例と同じ効果を得ることができる。

以上で説明した本実施例の物理量検出装置によれば、電源線の断線時に、制御回路内の負荷回路が、センサ素子内の保護回路を経由してセンサ素子内の電源部に流れる電流を制限するので、センサ素子の電源電圧の上昇をＰＯＲ回路が動作する範囲内に抑えることができる。この結果、センサ素子はリセット状態となるため、制御回路から信号を送信しても応答しなくなるので、制御回路は電源線の断線を検知することが可能となる。

次に、図４から図６を用いて、本発明の実施例２に係る物理量検出装置を説明する。本実施例の物理量検出装置では、リセット信号線ＲＳＴＢの駆動速度を向上しながら、負荷回路の抵抗値を大きくできるリセット出力回路２８を用いる。なお、以下では、実施例１と構成が同じものについては重複説明を省略する。

図４に本実施例における物理量検出装置１の回路図を示す。ここに示すように、本実施例のリセット出力回路２８は、ＮＭＯＳトランジスタ２８ａ、抵抗素子２８ｂ、ＰＭＯＳトランジスタ２８ｃから構成される。

このリセット出力回路２８においては、ＮＭＯＳトランジスタ２８ａのドレインはリセット信号出力端子２０ｃに、ソースは接地電源線ＧＮＤに、ゲートは論理回路２５により制御される制御信号線rst_nにそれぞれ接続される。また、抵抗素子２８ｂは電源出力端子２０ａとリセット信号出力端子２０ｃとの間に接続される。さらに、ＰＭＯＳトランジスタ２８ｃのドレインはリセット信号出力端子２０ｃに、ソースは電源出力端子２０ａに、ゲートは論理回路２５により制御される制御信号線rst_pにそれぞれ接続される。

図５に、リセット出力回路２８のタイミング図を示す。センサ素子３のリセットを行わない場合、リセット信号線ＲＳＴＢはＨレベルに保持される。このとき、制御信号線rst_nはＬレベル、制御信号線rst_pはＨレベルであり、ＮＭＯＳトランジスタ２８ａ、ＰＭＯＳトランジスタ２８ｃはともにオフ状態であるが、抵抗素子２８ｂによりリセット信号線ＲＳＴＢはＨレベルに保持される。

一方、センサ素子３のリセットを行う場合、制御信号線rst_nはＨレベルに駆動され、一定期間保持される。このとき、オン状態となるＮＭＯＳトランジスタ２８ａによりリセット信号線ＲＳＴＢがＬレベルに保持される。リセット信号線ＲＳＴＢがＬレベルに保持されている期間内にセンサ素子３のリセットが行われる。センサ素子３のリセットを解除する場合、制御信号線rst_nをＬレベルに駆動し、ＮＭＯＳトランジスタ２８ａをオフ状態とした後、制御信号線rst_pをＬレベルにパルス駆動することで、ＰＭＯＳトランジスタ２８ｃを一時的にオン状態とし、リセット信号線ＲＳＴＢをＨレベルに駆動する。この動作により、リセット信号線ＲＳＴＢの駆動速度を、抵抗素子２８ｂのみで行う場合よりも高速化することができる。リセット信号線ＲＳＴＢがＨレベルとなった後は、抵抗素子２８ｂによりＨレベルが保持される。

以上説明してきた構成、動作とすることにより、抵抗素子２８ｂの抵抗値を大きくしたとしても、リセット信号線ＲＳＴＢの駆動速度を向上することができる物理量検出装置を実現することができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。

上記実施例では、トランジスタとして、ＭＯＳトランジスタを用いているが、バイポーラトランジスタ等のその他のトランジスタ（スイッチ）を用いてもよい。

上記実施例では、センサ素子が１つの場合を示したが、図６に示すように制御回路にセンサ素子を複数接続可能なような構成としてもよい。センサ素子の通信方式はＩ^２Ｃに限らずＳＰＩなどとしてもよいし、センサ素子の出力信号はデジタル出力に限らず、アナログ出力でもよい。

また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１…物理量検出装置
２…制御回路
２０ａ…電源出力端子
２０ｂ…接地電源端子
２０ｃ…リセット信号出力端子
２０ｆ、２０ｇ、２０ｈ、２０ｊ…出力端子
２０ｄ、２０ｅ…入出力端子
２０ｉ…入力端子
２１…電源入力端子
２２…信号出力端子
２３…電源回路
２４…出力回路
２５…論理回路
２６、２７、２８ａ…ＮＭＯＳトランジスタ
２８…リセット出力回路
２８ａ…ＮＭＯＳトランジスタ
２８ｂ…抵抗素子
２８ｃ、２８ｄ…ＰＭＯＳトランジスタ
２８ｅ…基準電流回路
３…センサ素子
３ａ…電源部
３０ａ…電源入力端子
３０ｂ…接地電源端子
３０ｃ…リセット信号入力端子
３０ｆ、３０ｇ、３０ｈ、３０ｊ…入力端子
３０ｄ、３０ｅ…入出力端子
３０ｉ…出力端子
３１…ＰＯＲ回路
３２…論理回路
３３、３４…ＮＭＯＳトランジスタ
３５…入力回路
３５ａ…保護回路
３５ａ１、３５ａ２…保護ダイオード
３５ｂ…バッファ回路
４、５…抵抗素子

Claims (7)

1. 電源回路と、該電源回路から電源供給を受ける出力回路と、を備える制御回路と、
   前記電源回路から電源供給を受ける電源部と、該電源部と接続されたＰＯＲ回路と、前記電源部と接続され、前記出力回路から信号を受ける入力回路と、を備えるセンサ素子と、
   前記制御回路の電源出力端子と前記センサ素子の電源入力端子を接続する電源線と、
   前記制御回路の信号出力端子と前記センサ素子の信号入力端子を接続する信号線と、
   を具備する物理量検出装置であって、
   前記入力回路は、前記電源入力端子と前記信号入力端子の間に接続された保護回路と、前記信号入力端子に接続されたバッファ回路を有し、
   前記出力回路は、前記電源出力端子と前記信号出力端子の間に接続された負荷回路と、前記信号出力端子に接続されたＮＭＯＳトランジスタを有することを特徴とする物理量検出装置。
2. 前記出力回路は、前記センサ素子にリセット信号を出力するリセット信号出力回路であることを特徴とする請求項１に記載の物理量検出装置。
3. 前記制御回路と前記センサ素子の通信は、Ｉ^２ＣまたはＳＰＩで行われることを特徴とする請求項１または請求項２に記載の物理量検出装置。
4. 前記負荷回路は、抵抗素子で構成されることを特徴とする請求項１から請求項３の何れか一項に記載の物理量検出装置。
5. 前記出力回路は、さらに、前記電源出力端子と前記信号出力端子の間に接続されたＰＭＯＳトランジスタを有し、
   該ＰＭＯＳトランジスタは、前記出力回路の出力信号をＨレベルに駆動するときのみ一時的に活性化されることを特徴とする請求項４に記載の物理量検出装置。
6. 前記抵抗素子は、１０ｋΩ以上であることを特徴とする請求項４に記載の物理量検出装置。
7. 前記負荷回路は、カレントミラー回路で構成されることを特徴とする請求項１から請求項３の何れか一項に記載の物理量検出装置。

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