JP2020174073A - Multilayer ceramic capacitor - Google Patents
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Abstract
Description
本発明は、積層セラミックコンデンサに関する。 The present invention relates to multilayer ceramic capacitors.
近年、電子機器内にはセラミック製のチップ型電子部品である積層セラミックコンデンサが多数使用されている。このような積層セラミックコンデンサが使用される電子機器は高性能化が進んでおり、それに伴い、積層セラミックコンデンサにおいても小型化や大容量化などの高性能化が急速に進んでいる。例えば特許文献1のような積層セラミックコンデンサが使用されている。 In recent years, many multilayer ceramic capacitors, which are ceramic chip-type electronic components, have been used in electronic devices. Electronic devices that use such multilayer ceramic capacitors are becoming more sophisticated, and along with this, multilayer ceramic capacitors are also rapidly becoming more sophisticated, such as becoming smaller and having a larger capacity. For example, a multilayer ceramic capacitor as in Patent Document 1 is used.
上記の背景に伴い、積層セラミックコンデンサのようなチップ型電子部品は、一般的に誘電率の比較的高いチタン酸バリウムなどの強誘電体材料が用いられることが多くなってきている。 With the above background, ferroelectric materials such as barium titanate, which has a relatively high dielectric constant, are generally used for chip-type electronic components such as multilayer ceramic capacitors.
このような強誘電体材料から成る積層体を有する積層セラミックコンデンサに電圧を印加すると、電歪現象により電界方向に沿って印加された電圧の大きさに応じた歪みが積層体に発生し、機械的変位が生じる。このように電歪現象が生じた場合、積層セラミックコンデンサの内部で応力が発生する。 When a voltage is applied to a multilayer ceramic capacitor having a laminate made of such a ferroelectric material, strain is generated in the laminate according to the magnitude of the applied voltage along the electric field direction due to the electrolytic distortion phenomenon, and the machine Displacement occurs. When the electrostriction phenomenon occurs in this way, stress is generated inside the monolithic ceramic capacitor.
積層セラミックコンデンサの内部で発生する応力は、電界の影響を受けて変形する有効層部と電界の影響をうけない誘電体層のみからなる外周部との間で生じるものである。外周部とは、内部電極同士が対向する有効層部と積層体の最も第1の主面に近い内部電極と第1の主面との間に位置する第1の外層部と、積層体の最も第2の主面に近い内部電極と第2の主面との間に位置する第2の外層部と、有効層部と第1の側面との間に位置する積層体の第1の側部と、有効層部と第2の側面との間に位置する積層体の第2の側部と、を示す。 The stress generated inside the multilayer ceramic capacitor is generated between the effective layer portion that is deformed by the influence of the electric field and the outer peripheral portion consisting only of the dielectric layer that is not affected by the electric field. The outer peripheral portion is an effective layer portion in which the internal electrodes face each other, a first outer layer portion located between the internal electrode closest to the first main surface of the laminated body and the first main surface, and the laminated body. The second outer layer portion located between the internal electrode closest to the second main surface and the second main surface, and the first side of the laminate located between the effective layer portion and the first side surface. A portion and a second side portion of the laminate located between the effective layer portion and the second side surface are shown.
ここで、特に、電界の影響を受けない第1の側部および第2の側部と、電界の影響をうけて変形する有効層部との間に、電界の向きに沿って引張応力が生じクラックに至る可能性がある。 Here, in particular, tensile stress is generated along the direction of the electric field between the first side portion and the second side portion that are not affected by the electric field and the effective layer portion that is deformed under the influence of the electric field. It can lead to cracks.
したがって、本発明では上記の課題を抑制することが可能な積層セラミックコンデンサを提供することを目的とする。 Therefore, an object of the present invention is to provide a multilayer ceramic capacitor capable of suppressing the above problems.
本発明にかかる積層セラミックコンデンサは、積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する幅方向に相対する第1の側面および第2の側面と、積層方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面と、を含む積層体と、内部電極は、第1の端面に露出する第1の内部電極と、第2の端面に露出する第2の内部電極とを有し、第1の内部電極に接続され、少なくとも第1の端面上に配置される第1の外部電極と、第2の内部電極に接続され、少なくとも第2の端面上に配置される第2の外部電極と、を有し、積層体は、第1の主面および第2の主面同士を結ぶ積層方向において、内部電極同士が対向する有効層部と、最も第1の主面に近い内部電極と第1の主面との間に位置する第1の外層部と、最も第2の主面に近い内部電極と第2の主面との間に位置する第2の外層部と、を有し、第1の外層部および第2の外層部の電歪定数は、有効層部の電歪定数よりも大きいことを特徴とする。 The laminated ceramic capacitor according to the present invention includes a plurality of laminated dielectric layers and a plurality of laminated internal electrodes, and has a first main surface and a second main surface facing the stacking direction and a stacking direction. A laminate including a first side surface and a second side surface opposite to each other in the width direction orthogonal to each other, and a first end surface and a second end surface facing each other in the length direction orthogonal to the stacking direction and the width direction, and the inside. The electrode has a first internal electrode exposed to the first end face and a second internal electrode exposed to the second end face, is connected to the first internal electrode, and is at least on the first end face. It has a first external electrode to be arranged and a second external electrode connected to the second internal electrode and arranged on at least the second end face, and the laminate comprises the first main surface and In the stacking direction connecting the second main surfaces, the effective layer portion in which the internal electrodes face each other and the first outer layer portion located between the internal electrode closest to the first main surface and the first main surface. And a second outer layer portion located between the inner electrode closest to the second main surface and the second main surface, and the electric strain constants of the first outer layer portion and the second outer layer portion. Is larger than the electric strain constant of the effective layer portion.
本発明では、第1の外層部および第2の外層部の電歪定数を有効層部の電歪定数よりも大きくすることで、第1の外層部および第2の外層部において、有効層部の厚み方向の電歪による伸びを抑える方向に電歪の伸びが発生するため、有効層部における電歪による機械的変位を抑制することが可能となる。その結果、電界の影響を受けない第1の側部および第2の側部と、電界の影響をうけて変形する有効層部との間における引張応力も抑制することが可能となる。したがって、有効層部と積層体の第1の側部および第2の側部との間で積層体に生じるクラックを抑制することができる。 In the present invention, the electric strain constants of the first outer layer portion and the second outer layer portion are made larger than the electric strain constants of the effective layer portion, so that the effective layer portion is formed in the first outer layer portion and the second outer layer portion. Since the elongation of the electric strain occurs in the direction of suppressing the elongation due to the electric strain in the thickness direction, it is possible to suppress the mechanical displacement due to the electric strain in the effective layer portion. As a result, it is possible to suppress the tensile stress between the first side portion and the second side portion that are not affected by the electric field and the effective layer portion that is deformed by the influence of the electric field. Therefore, cracks generated in the laminated body between the effective layer portion and the first side portion and the second side portion of the laminated body can be suppressed.
本発明によれば、電界の影響を受けない第1の側部および第2の側部と、電界の影響をうけて変形する有効層部との間に、電界の向きに沿って引張応力が生じクラックに至るという課題を抑制することが可能な積層セラミックコンデンサを提供することができる。 According to the present invention, a tensile stress is applied along the direction of the electric field between the first side portion and the second side portion which are not affected by the electric field and the effective layer portion which is deformed by the influence of the electric field. It is possible to provide a monolithic ceramic capacitor capable of suppressing the problem of causing cracks.
本発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-mentioned object, other object, feature and advantage of the present invention will be further clarified from the description of the embodiment for carrying out the following invention with reference to the drawings.
1.積層セラミックコンデンサ
以下、図面を参照して本発明の一実施の形態に係る積層セラミックコンデンサについて説明する。図1は、本発明にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図2は、本発明にかかる積層セラミックコンデンサの一例を示す正面図である。図3は、本発明にかかる積層セラミックコンデンサを示す図1のIII−III線における断面図である。図4は、本発明にかかる積層セラミックコンデンサを示す図1のIV−IV線における断面図である。図5(a)は、本発明にかかる積層セラミックコンデンサのL−T方向の模式図である。図5(b)は、本発明にかかる積層セラミックコンデンサのW−T方向の模式図である。図6は、本発明にかかる積層セラミックコンデンサにおいて、有効層部に電界を加えた場合の引張応力の方向と電歪が生じる方向を示す模式図である。図7(a)は、本発明にかかる積層セラミックコンデンサにおける積層体の内部電極の対向電極部が2つに分割された構造を示す図である。図7(b)は、本発明にかかる積層セラミックコンデンサにおける積層体の内部電極の対向電極部が3つに分割された構造を示す図である。図7(c)は、本発明にかかる積層セラミックコンデンサにおける積層体の内部電極の対向電極部が4つに分割された構造を示す図である。
1. 1. Multilayer Ceramic Capacitor Hereinafter, the monolithic ceramic capacitor according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to the present invention. FIG. 2 is a front view showing an example of a multilayer ceramic capacitor according to the present invention. FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 1 showing a multilayer ceramic capacitor according to the present invention. FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG. 1 showing a multilayer ceramic capacitor according to the present invention. FIG. 5A is a schematic view of the multilayer ceramic capacitor according to the present invention in the LT direction. FIG. 5B is a schematic view of the multilayer ceramic capacitor according to the present invention in the WT direction. FIG. 6 is a schematic view showing the direction of tensile stress and the direction in which electric strain occurs when an electric field is applied to the effective layer portion in the multilayer ceramic capacitor according to the present invention. FIG. 7A is a diagram showing a structure in which the counter electrode portion of the internal electrode of the laminated body in the multilayer ceramic capacitor according to the present invention is divided into two. FIG. 7B is a diagram showing a structure in which the counter electrode portion of the internal electrode of the laminated body of the multilayer ceramic capacitor according to the present invention is divided into three parts. FIG. 7C is a diagram showing a structure in which the counter electrode portion of the internal electrode of the laminated body of the multilayer ceramic capacitor according to the present invention is divided into four parts.
図1ないし図4に示すように、本実施の形態に係る積層セラミックコンデンサ10は、積層体12と、積層体12の表面に形成された第1の外部電極24aおよび第2の外部電極24b(一対の外部電極)とを備える。
As shown in FIGS. 1 to 4, the multilayer
(積層体12)
積層体12は、積層された複数の誘電体層14と複数の内部電極16とを含み、積層方向xに相対する第1の主面12aおよび第2の主面12bと、積層方向xに直交する幅方向yに相対する第1の側面12cおよび第2の側面12dと、積層方向xおよび幅方向yに直交する長さ方向zに相対する第1の端面12eおよび第2の端面12fと、を含む。
(Laminated body 12)
The laminated
積層体12の第1主面12aおよび第2主面12bは、積層セラミックコンデンサ10が実装される面(以下、「実装面」という。図示せず。)と平行な面をさす。特に、第2の主面12bは、実際に実装面に実装されることとなる面となる。
The first
また、積層体12は、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体12の隣接する3面が交わる部分のことであり、稜線部とは、積層体12の隣接する2面が交わる部分のことである。さらに、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d、ならびに第1の端面12eおよび第2の端面12fの一部または全体に凹凸などが形成されていてもよい。
Further, it is preferable that the laminated
積層体12は、図5(a)および(b)に示すように、積層体12の第1の主面12aおよび第2の主面12b同士を結ぶ積層方向xにおいて、後述する第1の内部電極16aおよび第2の内部電極16bが対向する有効層部13aと、最も第1の主面12aに近い内部電極16と第1の主面12aとの間に位置する第1の外層部13bと、最も第2の主面12bに近い内部電極16と第2の主面12bとの間に位置する第2の外層部13cと、有効層部13aと第1の側面12cとの間に位置する第1の側部13dと、有効層部13aと第2の側面12dとの間に位置する第2の側部13eと、有効層部13aと第1の端面12eとの間に位置し、第1の内部電極の引出電極部20aを含む第1の端部13f、有効層部13aと第2の端面12fとの間に位置し、第2の内部電極の引出電極部20bを含む第2の端部13gとを有している。外周部は、誘電体層から構成される第1の外層部13bと、第2の外層部13cと、第1の側部13dと、第2の側部13eとを有している。
As shown in FIGS. 5A and 5B, the
第1の外層部13bは、積層体12の第1の主面12a側に位置し、第1の主面12aと最も第1の主面12aに近い内部電極16との間に位置する複数枚の誘電体層14の集合体である。
A plurality of first
第2の外層部13cは、積層体12の第2の主面12b側に位置し、第2の主面12bと最も第2の主面12bに近い内部電極16との間に位置する複数枚の誘電体層14の集合体である。
The second
第1の外層部13bと第2の外層部13cに挟まれた領域が有効層部13aである。
The region sandwiched between the first
第1の外層部13bおよび第2の外層部13cの電歪定数は、有効層部13aの電歪定数よりも大きい。これにより、第1の外層部13bおよび第2の外層部13cの機械的変位が大きくなり、第1の外層部13bおよび第2の外層部13cにおいて、図6に示すように、有効層部13aの厚み方向(矢印30)の電歪による伸びを抑える方向(矢印40)に電歪の伸びが発生するため、有効層部13aにおける電歪による機械的変位を抑制することが可能となる。その結果、電界の影響を受けない第1の側部13dおよび第2の側部13eと、電界の影響をうけて変形する有効層部13aとの間における引張応力も抑制することが可能となる。したがって、有効層部13aと積層体12の第1の側部13dおよび第2の側部13eとの間で積層体12に生じるクラックを抑制することができる。
The electric strain constants of the first
ここで、積層セラミックコンデンサ10において有効層部13a、第1の外層部13bおよび第2の外層部13cの電歪定数は以下のように表される。
Here, in the multilayer
(数1)
Q11=(ε2*E2)/x1
ここで、x1は電界方向の歪量である。
(Number 1)
Q 11 = (ε 2 * E 2 ) / x 1
Here, x 1 is the amount of strain in the electric field direction.
(数2)
Q12=(ε2*E2)/x2
ここで、x2は電界と垂直方向の歪量である。
(Number 2)
Q 12 = (ε 2 * E 2 ) / x 2
Here, x 2 is the amount of strain in the direction perpendicular to the electric field.
上記の式で表される第1の外層部13bおよび第2の外層部13cの電歪定数は、Q11が0.05m4C-2以上0.20m4C-2以下であり、|Q12|が0.02m4C-2以上0.09m4C-2以下であることが好ましく、有効層部13aの電歪定数は、Q11が0.03m4C-2以上0.05m4C-2以下、|Q12|が0.01m4C-2以上0.06m4C-2以下であることが好ましい。また、第1の外層部13bおよび第2の外層部13cの材料と、有効層部13aの材料との電歪定数の差は、Q11が0.02m4C-2以上0.15m4C-2以下、|Q12|が0.01m4C-2以上0.03m4C-2以下であることが好ましい。これにより、第1の外層部13bおよび第2の外層部13cの機械的変位が大きくなり、第1の側部13dおよび第2の側部13eの機械的変位を抑制する力が大きくなるため有効層部13aと第1の外層部13bおよび第2の外層部13cとの間でクラックを抑制する効果を得ることができる。
The electrolytic strain constants of the first
(誘電体層14)
誘電体層14の誘電体材料としては、例えば、BaTiO3、CaTiO3、SrTiO3、またはCaZrO3などの成分を含む誘電体セラミックを用いることができる。また、これらの成分にMn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。
(Dielectric layer 14)
As the dielectric material of the
誘電体層14の枚数は、第1の外層部13bおよび第2の外層部13cを含めて10枚以上2000枚以下であることが好ましい。誘電体層14の厚みは、0.5μm以上10μm以下であることが好ましい。
The number of the
(内部電極16)
内部電極16は、複数の誘電体層14と交互に積層され、第1の端面12eに露出する複数の第1の内部電極16aと、複数の誘電体層14と交互に積層され、第2の端面12fに露出する複数の第2の内部電極16bとを有する。
(Internal electrode 16)
The
第1の内部電極16aは、第2の内部電極16bと互いに対向する第1の対向電極部18aと、第1の対向電極部18aから積層体12の第1の端面12eに引き出される第1の引出電極部20aとを備えている。第1の内部電極16aの第1の引出電極部20aは、端部が積層体12の第1の端面12eの表面に引き出されており、露出部を形成している。
The first
第2の内部電極16bは、第1の内部電極16aと互いに対向する第2の対向電極部18bと、第2の対向電極部18bから積層体12の第2の端面12fに引き出される第2の引出電極部20bとを備えている。第2の内部電極16bの第2の引出電極部20bは、端部が積層体12の第2の端面12fの表面に引き出されており、露出部を形成している。
The second
対向電極部18は、第1の内部電極16aの第1の対向電極部18aおよび第2の内部電極16bの第2の対向電極部18bによって構成される。第1の対向電極部18aおよび第2の対向電極部18bの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、第1の対向電極部18aおよび第2の対向電極部18bのコーナー部は、丸められていても、例えばテーパー状に斜めに形成されていてもよい。
The
引出電極部20は、第1の内部電極16aの第1の引出電極部20aおよび第2の内部電16bの第2の引出電極部20bによって構成される。第1の引出電極部20aおよび第2の引出電極部20bの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、第1の引出電極部20aおよび第2の引出電極部20bのコーナー部は、丸められていても、例えばテーパー状に斜めに形成されていてもよい。
The
第1の内部電極16aの第1の対向電極部18aおよび第2の内部電極16bの第2の対向電極部18bの幅と、第1の内部電極16aの第1の引出電極部20aおよび第2の内部電極16bの第2の引出電極部20bの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
The width of the first
また、積層体12は、第1の内部電極16aおよび第2の内部電極16bと、第1の内部電極16aおよび第2の内部電極16bが対向する第1の対向電極部18aおよび第2の対向電極部18bと、第1の対向電極部18aおよび第2の対向電極部18bと第1の側面12cおよび第2の側面12dとの間に位置する積層体12の側部22a(Wギャップ部)と、第1の対向電極部18aおよび第2の対向電極部18bと第1の端面12eおよび第2の端面12fとの間に位置し、第1の内部電極16aおよび第2の内部電極16bのいずれか一方の第1の引出電極部20aおよび第2の引出電極部20bを含む積層体12の端部22b(Lギャップ部)とを含む。
Further, in the
また、図7に示すように、内部電極16には、第1の端面12eおよび第2の端面12fのどちらにも引き出されない浮き内部電極16cが設けられており、浮き内部電極16cによって、対向電極部18が複数に分割された構造としてもよい。例えば、2連構造(図7(a)参照)、3連構造(図7(b)参照)、4連構造(図7(c)参照)である。4連以上の構造でもよいことは言うまでもない。このように、対向電極部18を複数個に分割した構造とすることによって、対向する内部電極16間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサ10の高耐圧化を図ることができる。
Further, as shown in FIG. 7, the
第1の内部電極16aおよび第2の内部電極16bは、例えば、Ni、Cu、Ag、Pd、Auなどの金属や、Ag−Pd合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
The first
本実施形態では、第1の対向電極部18aおよび第2の対向電極部18b同士が誘電体層14を介して対向することにより静電容量が形成され、コンデンサの特性が発現する。
In the present embodiment, the first
第1の内部電極16aおよび第2の内部電極16bのそれぞれの厚みは、例えば、0.2μm以上2.0μm以下であることが好ましい。内部電極16の枚数は、特に限定されないが、10枚以上2000枚以下であることが好ましい。
The thickness of each of the first
(外部電極24)
外部電極24は、第1の外部電極24aと第2の外部電極24bとを有する。
(External electrode 24)
The
第1の外部電極24aは、第1の内部電極16aに電気的に接続され、第1の端面12e上および少なくとも実装面に実装されることとなる第2の主面12b上の一部に配置されている。また、第2の外部電極24bは、第2の内部電極16bに電気的に接続され、第2の端面12f上および少なくとも実装面に実装されることとなる第2の主面12b上の一部に配置されている。
The first
第1の外部電極24aは、積層体12の上に配置される導電性金属を含む第1の下地電極層26aを有し、第1の下地電極層26a上を覆うように配置される第1のめっき層28aを有している。また、第2の外部電極24bは、積層体12の上に配置される導電性金属を含む第2の下地電極層26bを有し、第2の下地電極層26b上を覆うように配置される第2のめっき層28bを有している。
The first
第1の下地電極層26aおよび第2の下地電極層26bは、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも1つを含む。
The first
焼付け層は、ガラス成分と金属とを含む。焼付け層のガラス成分は、B、Si、Ba、Mg、Al、Li等から選ばれる少なくとも1つを含む。焼付け層の金属は、例えば、Cu、Ni、Ag、Pd、Ag−Pd合金、Au等から選ばれる少なくとも1つを含む。焼付け層は、複数層であってもよい。 The baking layer contains a glass component and a metal. The glass component of the baking layer contains at least one selected from B, Si, Ba, Mg, Al, Li and the like. The metal of the baking layer contains, for example, at least one selected from Cu, Ni, Ag, Pd, Ag—Pd alloy, Au and the like. The baking layer may be a plurality of layers.
焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体12に塗布して焼付けたものであり、内部電極16と同時焼成したものでもよく、内部電極16を焼成した後に焼付けてもよい。
The baking layer is formed by applying a conductive paste containing glass and metal to the laminate 12 and baking it, and may be baked at the same time as the
第1の端面12eおよび第2の端面12fに位置する第1の下地電極層26aおよび第2の下地電極層26bの積層方向xの中央部における第1の焼付け層および第2の焼付け層の厚みは、例えば、15μm以上300μm以下であることが好ましい。また、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に下地電極層26を設ける場合には、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に位置する第1の下地電極層26aおよび第2の下地電極層26bである長さ方向zの中央部における第1の焼付け層および第2の焼付け層の厚みは、例えば、5μm以上60μm以下であることが好ましい。
The thickness of the first baking layer and the second baking layer at the center of the first
導電性樹脂層は、熱硬化性樹脂および金属を含む。導電性樹脂層は、複数層であってもよい。導電性樹脂層は、焼付け層上に焼付け層を覆うように配置されるか、積層体12上に直接配置されてもよい。
The conductive resin layer contains a thermosetting resin and a metal. The conductive resin layer may be a plurality of layers. The conductive resin layer may be arranged on the baking layer so as to cover the baking layer, or may be arranged directly on the
導電性樹脂層の熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。 As the thermosetting resin of the conductive resin layer, for example, various known thermosetting resins such as epoxy resin, phenol resin, urethane resin, silicone resin, and polyimide resin can be used. Among them, epoxy resin having excellent heat resistance, moisture resistance, adhesion and the like is one of the most suitable resins.
導電性樹脂層に含まれる熱硬化性樹脂は、導電性樹脂全体の体積に対して、25vol%以上65vol%以下で含まれていることが好ましい。 The thermosetting resin contained in the conductive resin layer is preferably contained in an amount of 25 vol% or more and 65 vol% or less with respect to the total volume of the conductive resin.
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。 Further, the conductive resin layer preferably contains a curing agent together with the thermosetting resin. When an epoxy resin is used as the base resin, various known compounds such as phenol-based, amine-based, acid anhydride-based, and imidazole-based compounds can be used as the curing agent for the epoxy resin.
導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性樹脂層に含まれる金属どうしが接触することにより、導電性樹脂層の内部に通電経路が形成される。 The metal contained in the conductive resin layer mainly bears the electrical conductivity of the conductive resin layer. Specifically, when the metals contained in the conductive resin layer come into contact with each other, an energization path is formed inside the conductive resin layer.
導電性樹脂層に含まれる金属の形状は、特に限定されない。導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。また、導電性樹脂層に含まれる金属の平均粒径は、特に限定されない。導電性樹脂層に含まれる金属の平均粒径は、例えば、0.3μm以上10μm以下であってもよい。 The shape of the metal contained in the conductive resin layer is not particularly limited. As the metal contained in the conductive resin layer, a spherical metal, a flat metal, or the like can be used, but it is preferable to use a mixture of the spherical metal powder and the flat metal powder. Further, the average particle size of the metal contained in the conductive resin layer is not particularly limited. The average particle size of the metal contained in the conductive resin layer may be, for example, 0.3 μm or more and 10 μm or less.
導電性樹脂層に含まれる金属としては、Ag、Cu、またはそれらの合金を使用することができる。また、金属粉の表面にAgコーティングされたものを使用することができる。金属粉の表面にAgコーティングされたものを使用する際には金属粉としてCuやNiを用いることが好ましい。また、Cuに酸化防止処理を施したものを使用することもできる。 As the metal contained in the conductive resin layer, Ag, Cu, or an alloy thereof can be used. Further, a metal powder having an Ag coating on the surface can be used. When an Ag-coated metal powder is used, it is preferable to use Cu or Ni as the metal powder. Further, it is also possible to use Cu which has been subjected to an antioxidant treatment.
導電性樹脂層の金属にAgの導電性金属粉を用いる理由としては、Agは金属の中でもっとも比抵抗が低いため電極材料に適しており、Agは貴金属であるため酸化せず耐候性が高いためである。なお、Agコーティングされた金属を用いる理由としては、上記のAgの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。 The reason for using Ag conductive metal powder as the metal of the conductive resin layer is that Ag is suitable as an electrode material because it has the lowest specific resistance among metals, and since Ag is a noble metal, it does not oxidize and has weather resistance. Because it is expensive. The reason for using the Ag-coated metal is that the metal of the base material can be made inexpensive while maintaining the above-mentioned characteristics of Ag.
導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、35vol%以上75vol%以下で含まれていることが好ましい。 The metal contained in the conductive resin layer is preferably contained in an amount of 35 vol% or more and 75 vol% or less with respect to the total volume of the conductive resin.
第1の端面12eおよび第2の端面12fに位置する第1の下地電極層26aおよび第2の下地電極層26bの積層方向xの中央部における第1の導電性樹脂層および第2の導電性樹脂層の厚みは、例えば、10μm以上200μm以下であることが好ましい。また、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に下地電極層26を設ける場合には、第1の主面12aおよび第2の主面12b、第1の側面12cおよび第2の側面12d上に位置する第1の下地電極層26aおよび第2の下地電極層26bである長さ方向zの中央部における第1の導電性樹脂層および第2の導電性樹脂層の厚みは、例えば、5μm以上50μm以下であることが好ましい。
The first conductive resin layer and the second conductivity in the central portion of the first
導電性樹脂層は、熱硬化性樹脂を含むため、例えばめっき膜や導電性ペーストの焼成物からなる下地電極層26よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ10に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサ10へのクラックを防止することができる。
Since the conductive resin layer contains a thermosetting resin, it is more flexible than the
薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された1μm以下の層である。 The thin film layer is a layer having a thickness of 1 μm or less formed by a thin film forming method such as a sputtering method or a thin film deposition method and having metal particles deposited therein.
(めっき層28)
めっき層28は、第1のめっき層28aと第2のめっき層28bとを有する。第1のめっき層28aは、第1の下地電極層26aを覆うように配置されている。第2のめっき層28bは、第2の下地電極層26bを覆うように配置されている。
(Plating layer 28)
The
めっき層28としては、例えば、Cu、Ni、Ag、Pd、Ag−Pd合金、Au等から選ばれる少なくとも1つを含む。
The
めっき層28は複数層により形成されていてもよい。好ましくは、Niめっき層、Snめっき層の2層構造である。Niめっき層は、下地電極層26が積層セラミックコンデンサ10を実装する際のはんだによって侵食されることを防止することができ、Snめっき層は、積層セラミックコンデンサ10を実装する際のはんだの濡れ性を向上させ、容易に実装することができる。
The
めっき層28の1層あたりの厚みは、2μm以上15μm以下であることが好ましい。
The thickness of the
なお、下地電極層26を設けずにめっき層28だけで外部電極24を形成してもよい。
以下、下地電極層26を設けずにめっき層28を設ける構造について説明する。
The
Hereinafter, a structure in which the
第1の外部電極24aおよび第2の外部電極24bのそれぞれは、下地電極層26が設けられず、めっき層28が積層体12の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ10は、第1の内部電極16aまたは第2の内部電極16bに電気的に接続されるめっき層28を含む構造であってもよい。このような場合、前処理として積層体12の表面に触媒を配設した後で、めっき層28が形成されてもよい。
Each of the first
めっき層28は、積層体12の表面に形成される下層めっき層と、下層めっき層の表面に形成される上層めっき層とを含むことが好ましい。
The
下層めっき層および上層めっき層はそれぞれ、例えば、Cu、Ni、Sn、Pb、Au、Ag、Pd、BiまたはZnなどから選ばれる少なくとも1種の金属または当該金属を含む合金を含むことが好ましい。 The lower plating layer and the upper plating layer preferably contain, for example, at least one metal selected from Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, Zn, and the like, or an alloy containing the metal.
下層めっき層は、はんだバリア性能を有するNiを用いて形成されることが好ましく、上層めっき層は、はんだ濡れ性が良好なSnやAuを用いて形成されることが好ましい。 The lower plating layer is preferably formed using Ni having solder barrier performance, and the upper plating layer is preferably formed using Sn or Au having good solder wettability.
また、例えば、第1の内部電極16aおよび第2の内部電極16bがNiを用いて形成される場合、下層めっき層は、Niと接合性のよいCuを用いて形成されることが好ましい。なお、上層めっき層は必要に応じて形成されればよく、第1の外部電極24aおよび第2の外部電極24bはそれぞれ、下層めっき層のみで構成されてもよい。
Further, for example, when the first
めっき層28は、上層めっき層を最外層としてもよいし、上層めっき層の表面にさらに他のめっき層を形成してもよい。
In the
下地電極層26を設けずにめっき層28を設ける構造におけるめっき層28の1層あたりの厚みは、1μm以上15μm以下であることが好ましい。
In a structure in which the
めっき層28は、ガラスを含まないことが好ましい。めっき層28の単位体積あたりの金属割合は、99vol%以上であることが好ましい。
The
積層体12と外部電極24とを含む積層セラミックコンデンサ10の長さ方向zの寸法をLM寸法とする。LM寸法は、0.2mm以上10.0mm以下であることが好ましい。積層体12と外部電極24とを含む積層セラミックコンデンサ10の幅方向yの寸法をWM寸法とする。WM寸法は、0.1mm以上5.0mm以下であることが好ましい。積層体12と外部電極24とを含む積層セラミックコンデンサ10の積層方向xの寸法をTM寸法とする。TM寸法は、0.1mm以上5.0mm以下であることが好ましい。
The dimensions of the length direction z of the laminated
2.積層セラミックコンデンサの製造方法
次に本発明にかかる積層セラミックコンデンサ10の製造方法について説明する。
2. Method for Manufacturing Multilayer Ceramic Capacitor Next, a method for manufacturing the monolithic
まず、誘電体シート、内部電極用の導電性ペーストを準備する。誘電体シートや内部電極用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。 First, a dielectric sheet and a conductive paste for internal electrodes are prepared. The conductive paste for the dielectric sheet and the internal electrode contains a binder and a solvent, and known organic binders and organic solvents can be used.
この時、第1の外層部13bおよび第2の外層部13c、有効層部13aの電歪定数の関係になるように誘電体シートを準備する。なお、電歪定数はチタン酸バリウムの組成をコントロールすることで調整することができる。本発明の実施の形態では、チタン酸バリウムに添加するCa量を調整し、第1の外層部13bおよび第2の外層部13c、有効層部13aの電歪定数をコントロールした。
At this time, the dielectric sheet is prepared so as to have a relationship of the electric strain constants of the first
次に、有効層部13a用の誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストを印刷し、内部電極パターンを形成する。
Next, the conductive paste for the internal electrode is printed on the dielectric sheet for the
次に、内部電極パターンが印刷されていない第1の外層部13bおよび第2の外層部13c用の誘電体シートを所定枚数積層し、その上に内部電極パターンが印刷された誘電体シートを順次積層し、その上に第1の外層部13bおよび第2の外層部13c用の誘電体シートを所定枚数積層し、積層シートを作製する。
Next, a predetermined number of dielectric sheets for the first
次に、積層シートを静水圧プレスなどの手段により積層方向xにプレスし積層ブロックを作製する。 Next, the laminated sheet is pressed in the lamination direction x by means such as a hydrostatic press to prepare a laminated block.
次に、積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。 Next, the laminated block is cut to a predetermined size, and the laminated chip is cut out. At this time, the corners and ridges of the laminated chips may be rounded by barrel polishing or the like.
次に、積層チップを焼成し積層体12を作製する。焼成温度は、誘電体層14や内部電極16の材料にもよるが、900度以上1400度以下であることが好ましい。
Next, the laminated chips are fired to produce a
次に、積層体12に外部電極24を形成する。焼付け層を形成し、焼付け層の表面にめっき層28を形成してもよい。また、焼付け層を設けずに、積層体12の表面に直接めっき層28を形成してもよい。
Next, the
下地電極層26として焼付け層を形成する場合には、積層体12の両端面に外部電極24用の導電性ペーストを塗布し、焼き付け、外部電極24の下地電極層26として焼付け層を形成する。本発明の実施の形態では、下地電極層26として、焼付け層を形成した。ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼き付け処理を行い、下地電極層を形成する。この時の焼き付け処理の温度は、700度以上900度以下であることが好ましい。
When a baking layer is formed as the
下地電極層26として導電性樹脂層を形成する場合には、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体12上に直接形成してもよい。
When the conductive resin layer is formed as the
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体上に塗布し、250度以上550度以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、N2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は100ppm以下に抑えることが好ましい。 As a method for forming the conductive resin layer, a conductive resin paste containing a thermosetting resin and a metal component is applied on a baking layer or a laminate, and heat treatment is performed at a temperature of 250 ° C. or higher and 550 ° C. or lower to obtain the resin. It is thermoset to form a conductive resin layer. The atmosphere during the heat treatment at this time is preferably an N 2 atmosphere. Further, in order to prevent the resin from scattering and to prevent the oxidation of various metal components, the oxygen concentration is preferably suppressed to 100 ppm or less.
下地電極層26として導電性樹脂層を形成する場合には、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層26は金属粒子が堆積された1μm以下の層である。
When the conductive resin layer is formed as the
さらに、下地電極層26を設けずに積層体12の内部電極16の露出部にめっき層28を設けてもよい。その場合は、以下の方法で形成することができる。
Further, the
積層体12の第1の端面12eおよび第2の端面12fにめっき処理を施し、内部電極16の露出部上に下地めっき膜を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
The
その後、下地電極層26の表面、導電性樹脂層の表面もしくは下地めっき層の表面、上層めっき層の表面に、めっき層28が形成される。本実施形態では焼付け層上にNiめっき層およびSnめっき層を形成した。Niめっき層およびSnめっき層は、たとえばバレルめっき法により、順次形成される。
After that, the
上記のようにして、本実施の形態にかかる積層セラミックコンデンサ10が製造される。
As described above, the monolithic
以上の構成により、本発明では、第1の外層部13bおよび第2の外層部13cの電歪定数を有効層部13aの電歪定数よりも大きくすることで、第1の外層部13bおよび第2の外層部13cにおいて、有効層部13aの厚み方向の電歪による伸びを抑える方向に電歪の伸びが発生するため、有効層部13aにおける電歪による機械的変位を抑制することが可能となる。その結果、電界の影響を受けない第1の側部13dおよび第2の側部13eと、電界の影響をうけて変形する有効層部13aとの間における引張応力も抑制することが可能となる。したがって、有効層部13aと積層体12の第1の側部13dおよび第2の側部13eとの間で積層体に生じるクラックを抑制することができる。
With the above configuration, in the present invention, the electric strain constants of the first
したがって、電界の影響を受けない第1の側部13dおよび第2の側部13eと、電界の影響をうけて変形する有効層部13aとの間に、電界の向きに沿って引張応力が生じクラックに至るという課題を抑制することが可能な積層セラミックコンデンサ10を提供することができる。
Therefore, tensile stress is generated along the direction of the electric field between the
なお、本発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で、種々に変更される。 The present invention is not limited to the above-described embodiment, and is variously modified within the scope of the gist thereof.
10 積層セラミックコンデンサ
12 積層体
12a 第1の主面
12b 第2の主面
12c 第1の側面
12d 第2の側面
12e 第1の端面
12f 第2の端面
13a 有効層部
13b 第1の外層部
13c 第2の外層部
13d 第1の側部
13e 第2の側部
13f 第1の端部
13g 第2の端部
14 誘電体層
16 内部電極
16a 第1の内部電極
16b 第2の内部電極
16c 浮き内部電極
18 対向電極部
18a 第1の対向電極部
18b 第2の対向電極部
20 引出電極部
20a 第1の引出電極部
20b 第2の引出電極部
22a Wギャップ部
22b Lギャップ部
24 外部電極
24a 第1の外部電極
24b 第2の外部電極
26 下地電極層
26a 第1の下地電極層
26b 第2の下地電極層
28 めっき層
28a 第1のめっき層
28b 第2のめっき層
30 矢印(有効層部の歪む方向)
40 矢印(第1および第2の外層部の歪む方向)
x 積層方向
y 幅方向
z 長さ方向
L 積層体の長さ方向の長さ
W 積層体の幅方向の長さ
T 積層体の積層方向の長さ
LM 積層セラミック電子部品の長さ方向の長さ
WM 積層セラミック電子部品の幅方向の長さ
TM 積層セラミック電子部品の積層方向の長さ
10 Multilayer
40 Arrow (distortion direction of the first and second outer layers)
x Lamination direction y Width direction z Length direction L Length in the length direction of the laminate W Length in the width direction of the laminate T Length in the lamination direction of the laminate L M Length in the length direction of the laminated ceramic electronic component It is W M length of the stacking direction of the width direction of the length T M multilayer ceramic electronic component of a multilayer ceramic electronic component
Claims (3)
前記内部電極は、前記第1の端面に露出する第1の内部電極と、前記第2の端面に露出する第2の内部電極とを有し、
前記第1の内部電極に接続され、少なくとも前記第1の端面上に配置される第1の外部電極と、
前記第2の内部電極に接続され、少なくとも前記第2の端面上に配置される第2の外部電極と、
を有し、
前記積層体は、前記第1の主面および前記第2の主面同士を結ぶ積層方向において、前記内部電極同士が対向する有効層部と、最も前記第1の主面に近い前記内部電極と前記第1の主面との間に位置する第1の外層部と、最も前記第2の主面に近い前記内部電極と前記第2の主面との間に位置する第2の外層部と、
を有し、
前記第1の外層部および前記第2の外層部の電歪定数は、前記有効層部の電歪定数よりも大きい、積層セラミックコンデンサ。 A first main surface and a second main surface that include a plurality of laminated dielectric layers and a plurality of laminated internal electrodes and face each other in the stacking direction and a first surface that faces the width direction orthogonal to the stacking direction. A laminate including the side surfaces and the second side surface, and the first end face and the second end face facing each other in the length direction orthogonal to the stacking direction and the width direction.
The internal electrode has a first internal electrode exposed to the first end face and a second internal electrode exposed to the second end face.
With a first external electrode connected to the first internal electrode and disposed at least on the first end face.
With the second external electrode connected to the second internal electrode and arranged at least on the second end face,
Have,
The laminated body includes an effective layer portion in which the internal electrodes face each other in the stacking direction connecting the first main surface and the second main surface, and the internal electrode closest to the first main surface. A first outer layer portion located between the first main surface and a second outer layer portion located between the internal electrode closest to the second main surface and the second main surface. ,
Have,
A monolithic ceramic capacitor in which the electric strain constants of the first outer layer portion and the second outer layer portion are larger than the electric strain constants of the effective layer portion.
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CN114551100A (en) * | 2020-11-25 | 2022-05-27 | 株式会社村田制作所 | Multilayer ceramic capacitor |
-
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