JP2020161780A

JP2020161780A - Surge absorption circuit

Info

Publication number: JP2020161780A
Application number: JP2019063044A
Authority: JP
Inventors: 千加志渕上; Chikashi Fuchigami
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2020-10-01
Anticipated expiration: 2039-03-28
Also published as: JP7347951B2

Abstract

PURPOSE: To provide a surge absorption circuit excellent in durability, enabling a small-sized IC chip with improved flexibility of a circuit layout.CONSTITUTION: The surge absorption circuit includes: an inverter circuit which is connected to a power line and a grounding line, to output a trigger voltage by the input of a surge voltage generated between the power line and the grounding line; a switching element which is connected to the power line, the grounding line and the inverter circuit, to make a short circuit between the power line and the grounding line by the input of the trigger voltage; a first resistive element which is connected to the grounding line and the switching element; and at least one diode connected between the inverter circuit and the switching element, and between the grounding line and the switching element.SELECTED DRAWING: Figure 2

Description

本発明は、電源ラインまたはラインに発生するいわゆるＥＳＤ（静電気放電）などのサージ電圧から半導体集積回路を保護するサージ吸収回路に関する。 The present invention relates to a surge absorbing circuit that protects a semiconductor integrated circuit from a surge voltage such as so-called ESD (electrostatic discharge) generated in a power supply line or a line.

大規模集積回路（Large Scale Integrated：以下、ＬＳＩ）等の半導体集積回路は、微細なトランジスタの集合体であるが故に、静電気放電（Electro Static Discharge：以下、ＥＳＤ）に曝されるとさまざまな誤作動や破壊が生じる。例えば、一瞬の誤動作から、機能低下や停止に繋がるシリコンの溶融、金属配線の断線などの破壊も生じる。よって、ＥＳＤからＬＳＩを保護するＥＳＤ保護回路としてのサージ吸収回路を搭載する場合がある。 Since semiconductor integrated circuits such as large scale integrated circuits (LSIs) are aggregates of fine transistors, various errors occur when exposed to Electro Static Discharge (ESDs). Operation or destruction occurs. For example, a momentary malfunction may cause damage such as melting of silicon and disconnection of metal wiring, which may lead to functional deterioration or stoppage. Therefore, a surge absorption circuit as an ESD protection circuit that protects the LSI from ESD may be mounted.

図１は、公知のＥＳＤ保護回路の１例を示している。 FIG. 1 shows an example of a known ESD protection circuit.

この公知のＥＳＤ保護回路においては、互いに直列に接続された抵抗Ｒ３とキャパシタＣ１とを含む時定数回路ＧＣが電源端子ＶＣＣＱ及び接地端子ＶＳＳＱに接続されている（例えば特許文献１参照）。 In this known ESD protection circuit, a time constant circuit GC including a resistor R3 and a capacitor C1 connected in series with each other is connected to a power supply terminal VCSQ and a ground terminal VSSQ (see, for example, Patent Document 1).

キャパシタＣ１のチャージ電圧は、インバータ回路ＩＮＶ１、ＩＮＶ２の入力端子に供給される。これらのインバータ回路ＩＮＶ１及びＩＮＶ２の出力端子は、出力線ＧＴＤＶ及びＷＬＤＶに接続される。 The charge voltage of the capacitor C1 is supplied to the input terminals of the inverter circuits INV1 and INV2. The output terminals of these inverter circuits INV1 and INV2 are connected to the output lines GTDV and WLDV.

例えば、電源端子ＶＣＣＱに正のサージ電圧が発生した時、ＩＮＶ１及びＩＮＶ２にはＶＣＣＱから動作電圧が供給され、ＩＮＶ１及びＩＮＶ２の入力端子には時定数回路により遅れてサージ電圧に対応したハイレベルが入力される。したがって、インバータ回路ＩＮＶ１及びＩＮＶ２は、電源端子ＶＣＣＱに正のサージ電圧が発生した時からキャパシタＣ１のチャージ電圧がインバータ回路ＩＮＶ１及びＩＮＶ２の論理しきい値電圧に到達するまでの間ハイレベルを維持し、ＩＯセルに分散して設けられたＭＯＳＦＥＴＱ３がオン状態となってこのサージ電圧が放電される。 For example, when a positive surge voltage is generated at the power supply terminal VCSQ, the operating voltage is supplied from the VCSQ to INV1 and INV2, and the input terminals of INV1 and INV2 are delayed by the time constant circuit to have a high level corresponding to the surge voltage. Entered. Therefore, the inverter circuits INV1 and INV2 maintain a high level from the time when a positive surge voltage is generated at the power supply terminal VCSQ until the charge voltage of the capacitor C1 reaches the logical threshold voltage of the inverter circuits INV1 and INV2. , The MOSFET Q3 distributed in the IO cell is turned on and this surge voltage is discharged.

国際公開第２００７−１４５３０７号International Publication No. 2007-145307

しかしながら、インバータ回路はｐチャネル型ＭＯＳＦＥＴ、ｎチャネル型ＭＯＳＦＥＴの相補的ＦＥＴ対の複合素子である故、回路面積が大きくなる。それ故、図１に示した事例の複数のインバータ回路を含むＥＳＤ保護回路においてはＩＣチップ上に形成されるこのＥＳＤ保護回路の占有面積が大きくなってしまう。すなわち、回路レイアウト制約やＩＣチップの肥大化などの問題が挙げられる。 However, since the inverter circuit is a composite element of complementary FET pairs of the p-channel MOSFET and the n-channel MOSFET, the circuit area becomes large. Therefore, in the ESD protection circuit including the plurality of inverter circuits of the example shown in FIG. 1, the occupied area of the ESD protection circuit formed on the IC chip becomes large. That is, there are problems such as circuit layout restrictions and bloated IC chips.

また、サージ電圧に耐えられる耐圧特性を持つＭＯＳＦＥＴは、ゲート抵抗が高くなる。すなわち、ＭＯＳＦＥＴのドレインにサージ電圧が印加された時、高いゲート抵抗によるスイッチング動作の遅延が生じ、ＭＯＳＦＥＴが破壊に至る虞がある。 Further, a MOSFET having a withstand voltage characteristic that can withstand a surge voltage has a high gate resistance. That is, when a surge voltage is applied to the drain of the MOSFET, the switching operation is delayed due to the high gate resistance, and the MOSFET may be destroyed.

本発明は、回路レイアウトの自由度の向上とＩＣチップ縮小化を可能とし、且つ耐久性に秀でたサージ吸収回路を提供することを目的とする。 An object of the present invention is to provide a surge absorbing circuit which is capable of improving the degree of freedom in circuit layout and reducing the size of an IC chip and has excellent durability.

本発明に係るサージ吸収回路は、電源ラインと接地ラインの間に生ずるサージ電圧に応答してトリガ電圧を出力する時定数回路及びインバータ回路を含むトリガ回路と、前記トリガ電圧に応答して前記電源ラインと前記接地ラインの間を短絡するバイパス素子と、シャントｎＭＯＳＦＥＴのスイッチング応答速度を高速化するプルダウン抵抗と、通常動作時にサージ吸収回路外部から接地ラインを経由してサージ吸収回路内部にノイズが流入するのを阻止するダイオードと、を有する。 The surge absorption circuit according to the present invention includes a trigger circuit including a time constant circuit and an inverter circuit that output a trigger voltage in response to a surge voltage generated between a power supply line and a ground line, and the power supply in response to the trigger voltage. A bypass element that short-circuits between the line and the ground line, a pull-down resistor that speeds up the switching response speed of the shunt nMOSFET, and noise flows from the outside of the surge absorption circuit to the inside of the surge absorption circuit via the ground line during normal operation. It has a diode that prevents it from doing so.

本発明に係るサージ吸収回路においては、静電気放電に伴うサージ電圧が電源ラインに印加されると、サージ電圧が時定数回路及びインバータ回路の動作電源電圧端子に印加される。前記時定数回路によりサージ電圧はインバータ回路の入力端子に遅延して印加され、サージ発生とほぼ同時に印加された動作電源電圧との間に電位差が生じる。これによりインバータ回路はオン状態となり、サージ電圧相当のハイレベルのトリガ電圧を出力し、出力されたトリガ電圧はダイオードを介してシャントｎＭＯＳＦＥＴのゲートに印加される。シャントｎＭＯＳＦＥＴのゲートにトリガ電圧が印加されることでシャントｎＭＯＳＦＥＴがオン状態となりドレイン−ソース間が導通状態となる故、静電気放電に伴うサージ電圧はシャントｎＭＯＳＦＥＴを介して放電される。 In the surge absorption circuit according to the present invention, when a surge voltage associated with electrostatic discharge is applied to the power supply line, the surge voltage is applied to the operating power supply voltage terminals of the time constant circuit and the inverter circuit. Due to the time constant circuit, the surge voltage is applied to the input terminal of the inverter circuit with a delay, and a potential difference is generated between the surge generation and the applied operating power supply voltage almost at the same time. As a result, the inverter circuit is turned on, a high-level trigger voltage corresponding to the surge voltage is output, and the output trigger voltage is applied to the gate of the shunt nMOSFET via the diode. When the trigger voltage is applied to the gate of the shunt nMOSFET, the shunt nMOSFET is turned on and the drain and source are in a conductive state. Therefore, the surge voltage accompanying the electrostatic discharge is discharged via the shunt nMOSFET.

プルダウン抵抗がシャントｎＭＯＳＦＥＴのゲートとソース間に並列に接続されているため、シャントｎＭＯＳＦＥＴ素子内のゲートとソース間抵抗及びゲートとソース寄生容量による時定数はプルダウン抵抗により減少する。時定数減少に伴い、シャントｎＭＯＳＦＥＴのゲート印加電圧の立ち上がりが早くなることでシャントｎＭＯＳＦＥＴのスイッチング応答速度は高速化され、ドレインとソース間に過電圧が印加される時間が短くなり、アバランシェ破壊を抑制することが可能となる。 Since the pull-down resistor is connected in parallel between the gate and the source of the shunt nMOSFET, the time constant due to the gate-source resistance and the gate-source parasitic capacitance in the shunt nMOSFET element is reduced by the pull-down resistor. As the time constant decreases, the rise of the gate applied voltage of the shunt nMOSFET becomes faster, so that the switching response speed of the shunt nMOSFET becomes faster, the time when the overvoltage is applied between the drain and the source becomes shorter, and the avalanche breakdown is suppressed. It becomes possible.

したがって、サージ吸収回路は電源ラインと接地ラインの間に並列に接続されている他のＬＳＩ内部回路を保護することが可能となると共に、サージ吸収回路内のシャントｎＭＯＳＦＥＴの破壊を抑制することが可能となる。 Therefore, the surge absorption circuit can protect other LSI internal circuits connected in parallel between the power supply line and the ground line, and can suppress the destruction of the shunt nMOSFET in the surge absorption circuit. It becomes.

ＥＳＤ保護回路を示す回路図である。It is a circuit diagram which shows the ESD protection circuit. 実施例１のサージ吸収回路を示す回路図である。It is a circuit diagram which shows the surge absorption circuit of Example 1. FIG. インバータ回路を相補的ＦＥＴで示した回路図である。It is a circuit diagram which showed the inverter circuit by the complementary FET. シャントｎＭＯＳＦＥＴとこれに寄生するバイポーラトランジスタを示す等価回路図である。It is an equivalent circuit diagram which shows the shunt nMOSFET and the bipolar transistor which parasitizes this. 実施例２のサージ吸収回路を示す回路図である。It is a circuit diagram which shows the surge absorption circuit of Example 2.

図２は、実施例１のサージ吸収回路１０の回路図である。サージ吸収回路１０は、抵抗２１とキャパシタ２２からなる時定数回路２０と、時定数回路２０の出力に応答してトリガ電圧を出力するインバータ回路３０と、を有する。また、サージ吸収回路１０は、トリガ電圧に応答してオン状態となり電源ラインＶＤＤと接地ラインＶＳＳの間を短絡するシャントｎＭＯＳＦＥＴ６１と、シャントｎＭＯＳＦＥＴ６１のスイッチング応答速度を高速化するプルダウン抵抗５１と、通常動作時にサージ吸収回路１０の外部から接地ラインＶＳＳを経由してサージ吸収回路１０内部にノイズが流入するのを阻止するダイオード４１と、を有する。 FIG. 2 is a circuit diagram of the surge absorption circuit 10 of the first embodiment. The surge absorption circuit 10 includes a time constant circuit 20 including a resistor 21 and a capacitor 22, and an inverter circuit 30 that outputs a trigger voltage in response to the output of the time constant circuit 20. Further, the surge absorption circuit 10 is turned on in response to the trigger voltage to short-circuit between the power supply line VDD and the ground line VSS, a shunt nMOSFET 61, a pull-down resistor 51 for increasing the switching response speed of the shunt nMOSFET 61, and normal operation. It sometimes has a diode 41 that prevents noise from flowing into the surge absorption circuit 10 from the outside of the surge absorption circuit 10 via the ground line VSS.

サージ吸収回路１０は、電源ラインＶＤＤと接地ラインＶＳＳの間に、図示しないＬＳＩ内部回路と並列に接続される。サージ吸収回路１０は、電源ラインＶＤＤと接地ラインＶＳＳとの間において互いに直列に接続された抵抗２１とキャパシタ２２とを含む時定数回路２０を含んでいる。具体的には、時定数回路２０の抵抗２１が電源ラインＶＤＤと、キャパシタ２２が接地ラインＶＳＳと接続される。 The surge absorption circuit 10 is connected in parallel with an LSI internal circuit (not shown) between the power supply line VDD and the ground line VSS. The surge absorption circuit 10 includes a time constant circuit 20 including a resistor 21 and a capacitor 22 connected in series with each other between the power supply line VDD and the ground line VSS. Specifically, the resistor 21 of the time constant circuit 20 is connected to the power supply line VDD, and the capacitor 22 is connected to the ground line VSS.

インバータ回路３０は、入力端子が時定数回路２０の抵抗２１とキャパシタ２２との間に接続された入力端子と、電源ラインＶＤＤ及び接地ラインＶＳＳに接続された動作電源電圧端子とを有している。インバータ回路３０は、入力端子からの入力信号を反転して出力する。すなわち、入力電圧Ｖｉｎと動作電源電圧ＶＤＤとの電位差がインバータ回路３０の閾値電圧を上回る場合（ロウレベル：ＶＤＤ−Ｖｉｎ＞Ｖｔｈ）には、インバータ回路３０は動作電源電位ＶＤＤ（ハイレベル）を出力する。また、入力電圧Ｖｉｎと動作電源電圧ＶＤＤとの電位差がインバータ回路３０の閾値電圧未満の場合（ハイレベル：ＶＤＤ−Ｖｉｎ＜Ｖｔｈ）、インバータ回路３０は接地電位ＶＳＳ（ロウレベル）を出力する。 The inverter circuit 30 has an input terminal whose input terminal is connected between the resistor 21 of the time constant circuit 20 and the capacitor 22, and an operating power supply voltage terminal whose input terminal is connected to the power supply line VDD and the ground line VSS. .. The inverter circuit 30 inverts the input signal from the input terminal and outputs the signal. That is, when the potential difference between the input voltage Vin and the operating power supply voltage VDD exceeds the threshold voltage of the inverter circuit 30 (low level: VDD-Vin> Vth), the inverter circuit 30 outputs the operating power supply potential VDD (high level). .. Further, when the potential difference between the input voltage Vin and the operating power supply voltage VDD is less than the threshold voltage of the inverter circuit 30 (high level: VDD-Vin <Vth), the inverter circuit 30 outputs the ground potential VSS (low level).

ダイオード４１は、アノードがインバータ回路３０の出力に接続され、カソードが接地ラインＶＳＳに接続されているダイオードである。すなわち、ダイオード４１のアノードには、出力Ｖｏｕｔが入力される。 The diode 41 is a diode in which the anode is connected to the output of the inverter circuit 30 and the cathode is connected to the ground line VSS. That is, the output Vout is input to the anode of the diode 41.

シャントｎＭＯＳＦＥＴ６１は、ドレインが電源ラインＶＤＤと接続され、ソースが接地ラインＶＳＳに接続され、ゲートがダイオード４１のカソードに接続され、バックゲートがインバータ回路３０の出力に接続されているＭＯＳＦＥＴである。すなわち、シャントｎＭＯＳＦＥＴ６１のバックゲートにはインバータ回路３０の出力Ｖｏｕｔが入力され、ゲートにはダイオード４１を介したインバータ回路３０の出力Ｖｏｕｔが入力される。 The shunt nMOSFET 61 is a MOSFET in which the drain is connected to the power supply line VDD, the source is connected to the ground line VSS, the gate is connected to the cathode of the diode 41, and the back gate is connected to the output of the inverter circuit 30. That is, the output Vout of the inverter circuit 30 is input to the back gate of the shunt nMOSFET 61, and the output Vout of the inverter circuit 30 via the diode 41 is input to the gate.

プルダウン抵抗５１は、一端がダイオード４１のカソード及びシャントｎＭＯＳＦＥＴ６１のゲートに接続され、他端が接地ラインＶＳＳに接続されている抵抗である。すなわち、ダイオード４１のカソード及びシャントｎＭＯＳＦＥＴ６１のゲートは、プルダウン抵抗５１を介して接地ラインＶＳＳに接続されている。 The pull-down resistor 51 is a resistor having one end connected to the cathode of the diode 41 and the gate of the shunt nMOSFET 61 and the other end connected to the ground line VSS. That is, the cathode of the diode 41 and the gate of the shunt nMOSFET 61 are connected to the ground line VSS via the pull-down resistor 51.

図３は、図２におけるインバータ回路３０を相補的ＭＯＳＦＥＴであるｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３２とによって構成した回路図である。インバータ回路３０は、ｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２のドレイン同士が接続されたＭＯＳＦＥＴ対である。入力端子をｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３２のゲートとし、電源ラインＶＤＤ側の動作電源電圧端子をｐチャネル型ＭＯＳＦＥＴ３１のソースとし、接地ラインＶＳＳ側の動作電源電圧端子をｎチャネル型ＭＯＳＦＥＴ３２のソースとする相補的ＭＯＳＦＥＴで構成される。インバータ回路３０の出力端子は、ｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３２の双方のドレインである。 FIG. 3 is a circuit diagram in which the inverter circuit 30 in FIG. 2 is composed of a p-channel MOSFET 31 and an n-channel MOSFET 32, which are complementary MOSFETs. The inverter circuit 30 is a MOSFET pair in which the drains of the p-channel MOSFET 31 and the n-channel MOSFET 32 are connected to each other. The input terminal is the gate of the p-channel MOSFET 31 and the n-channel MOSFET 32, the operating power supply voltage terminal on the power supply line VDD side is the source of the p-channel MOSFET 31, and the operating power supply voltage terminal on the ground line VSS side is the source of the n-channel MOSFET 32. It is composed of complementary MOSFETs. The output terminal of the inverter circuit 30 is the drain of both the p-channel type MOSFET 31 and the n-channel type MOSFET 32.

インバータ回路３０の入力電圧と電源ラインＶＤＤ側の動作電源電圧端子に電位差が生じない場合、ｎチャネル型ＭＯＳＦＥＴ３２がオン状態となり、インバータ回路３０からは接地電位ＶＳＳが出力される。一方、インバータ回路３０の入力電圧と電源ラインＶＤＤ側の動作電源電圧端子に電位差が生じこの電位差がｐチャネル型ＭＯＳＦＥＴ３１の閾値電圧を超えた場合、ｐチャネル型ＭＯＳＦＥＴ３１がオン状態となり、インバータ回路３０からは電源電位ＶＤＤが出力される。 When there is no potential difference between the input voltage of the inverter circuit 30 and the operating power supply voltage terminal on the power supply line VDD side, the n-channel type MOSFET 32 is turned on and the ground potential VSS is output from the inverter circuit 30. On the other hand, when a potential difference occurs between the input voltage of the inverter circuit 30 and the operating power supply voltage terminal on the power supply line VDD side and this potential difference exceeds the threshold voltage of the p-channel type MOSFET 31, the p-channel type MOSFET 31 is turned on and the inverter circuit 30 turns on. Outputs the power supply potential VDD.

次に、上述したサージ吸収回路１０の動作について説明する。 Next, the operation of the surge absorption circuit 10 described above will be described.

まず、サージ電圧の生じていない通常動作時、時定数回路２０、インバータ回路３０の動作電源電圧端子及び入力端子電圧ＶｉｎにはＶＤＤが印加されており、ｐチャネル型ＭＯＳＦＥＴ３１のソースには電源ライン電位ＶＤＤが印加されており、ｎチャネル型ＭＯＳＦＥＴ３２のソースには接地電位ＶＳＳが印加されている。したがって、ｎチャネル型ＭＯＳＦＥＴ３２のゲート−ソース間にて電位差が生じる（Ｖｉｎ−ＶＳＳ＞Ｖｔｈ）ため、ｎチャネル型ＭＯＳＦＥＴ３２はオン状態となり、ソース−ドレイン間が導通状態となる。したがって、インバータ回路３０の出力端子からはトリガ電圧Ｖｏｕｔ＝ＶＳＳが出力される。 First, during normal operation in which no surge voltage is generated, VDD is applied to the operating power supply voltage terminal and input terminal voltage Vin of the time constant circuit 20, the inverter circuit 30, and the power supply line potential is applied to the source of the p-channel type MOSFET 31. VDD is applied, and the ground potential VSS is applied to the source of the n-channel type MOSFET 32. Therefore, since a potential difference occurs between the gate and the source of the n-channel MOSFET 32 (Vin-VSS> Vth), the n-channel MOSFET 32 is turned on and the source and drain are in a conductive state. Therefore, the trigger voltage Vout = VSS is output from the output terminal of the inverter circuit 30.

インバータ回路から出力された電圧Ｖｏｕｔは、ダイオード４１を介してシャントｎＭＯＳＦＥＴ６１のゲートに印加される。通常動作時において、Ｖｏｕｔ＝ＶＳＳなので、シャントｎＭＯＳＦＥＴ６１はオフ状態となる。すなわち、通常動作時において、インバータ回路３０の動作電圧端子と出力端子間及びシャントｎＭＯＳＦＥＴ６１のドレインとソース間は非導通状態となり、抵抗２１及びキャパシタ２２には電流が流れない。したがって、サージ吸収回路１０に並列に接続されるＬＳＩ内部回路には、通常動作電圧の電源電圧ＶＤＤが供給される。 The voltage Vout output from the inverter circuit is applied to the gate of the shunt nMOSFET 61 via the diode 41. Since Vout = VSS during normal operation, the shunt nMOSFET 61 is turned off. That is, during normal operation, the operating voltage terminal and the output terminal of the inverter circuit 30 and the drain and the source of the shunt nMOSFET 61 are in a non-conducting state, and no current flows through the resistor 21 and the capacitor 22. Therefore, the power supply voltage VDD of the normal operating voltage is supplied to the LSI internal circuit connected in parallel to the surge absorption circuit 10.

また、通常動作時、サージ吸収回路１０に並列に接続される被保護回路から接地ラインＶＳＳを経由しサージ吸収回路１０に信号ノイズが流入した場合、信号ノイズはダイオード４１によりインバータ回路３０のバックゲートに印加されない。すなわち、インバータ回路３０のセルフターンオンによる誤動作は発生しない。 Further, during normal operation, when signal noise flows into the surge absorption circuit 10 from the protected circuit connected in parallel to the surge absorption circuit 10 via the ground line VSS, the signal noise is transmitted to the back gate of the inverter circuit 30 by the diode 41. Is not applied to. That is, the malfunction due to the self-turn-on of the inverter circuit 30 does not occur.

電源ラインＶＤＤに静電気放電が発生した場合、静電気放電に伴うサージ電圧は、時定数回路２０と、インバータ回路３０のＶＤＤ側の動作電源電圧端子と、シャントｎＭＯＳＦＥＴ６１のドレインとに印加される。インバータ回路３０の入力電圧Ｖｉｎは、時定数回路２０によって遅延したサージ電圧が印加される。Ｖｉｎのサージ電圧印加の遅延により、ｐチャネル型ＭＯＳＦＥＴ３１のゲートとソース間にて電位差が生じる（サージ電圧−Ｖｉｎ＞Ｖｔｈ）。これにより、ｐチャネル型ＭＯＳＦＥＴ３１はオン状態となり、ソースとドレイン間が導通状態となる。したがって、インバータ回路３０の出力端子からはトリガ電圧Ｖｏｕｔ＝サージ電圧が出力される。 When electrostatic discharge occurs in the power supply line VDD, the surge voltage accompanying the electrostatic discharge is applied to the time constant circuit 20, the operating power supply voltage terminal on the VDD side of the inverter circuit 30, and the drain of the shunt nMOSFET 61. A surge voltage delayed by the time constant circuit 20 is applied to the input voltage Vin of the inverter circuit 30. Due to the delay in applying the surge voltage of Vin, a potential difference is generated between the gate and the source of the p-channel type MOSFET 31 (surge voltage − Vin> Vth). As a result, the p-channel type MOSFET 31 is turned on, and the source and drain are in a conductive state. Therefore, the trigger voltage Vout = surge voltage is output from the output terminal of the inverter circuit 30.

インバータ回路３０から出力されたサージ電圧であるトリガ電圧は、シャントｎＭＯＳＦＥＴ６１のゲート及びバックゲートに印加され、シャントｎＭＯＳＦＥＴ６１はオン状態となる。すなわち、シャントｎＭＯＳＦＥＴ６１がオン状態になることで、サージ吸収回路１０はシャントｎＭＯＳＦＥＴ６１を介してＶＤＤ−ＶＳＳ間が短絡して、サージ電圧は放電される。 The trigger voltage, which is the surge voltage output from the inverter circuit 30, is applied to the gate and the back gate of the shunt nMOSFET 61, and the shunt nMOSFET 61 is turned on. That is, when the shunt nMOSFET 61 is turned on, the surge absorption circuit 10 is short-circuited between VDD and VSS via the shunt nMOSFET 61, and the surge voltage is discharged.

接地ラインＶＳＳに静電気放電が発生した場合、静電気放電に伴うサージ電圧は、時定数回路２０と、インバータ回路３０のＶＳＳ側の動作電源電圧端子と、シャントｎＭＯＳＦＥＴ６１のソースとに印加される。通常動作時においてｎチャネル型ＭＯＳＦＥＴ３２はオン状態なので、ｎチャネル型ＭＯＳＦＥＴ３２のドレインとソース間はすでに導通状態である。すなわち、インバータ回路３０のＶＳＳ側の動作電源電圧端子に印加されたサージ電圧は直ちにインバータ回路３０の出力端子からトリガ電圧として出力され、シャントｎＭＯＳＦＥＴ６１のゲート及びバックゲートに印加される。このトリガ電圧により、シャントｎＭＯＳＦＥＴ６１がオン状態になることで、サージ吸収回路１０においてシャントｎＭＯＳＦＥＴ６１を介してＶＤＤとＶＳＳ間が短絡してサージ電圧は放電される。 When electrostatic discharge occurs in the ground line VSS, the surge voltage accompanying the electrostatic discharge is applied to the time constant circuit 20, the operating power supply voltage terminal on the VSS side of the inverter circuit 30, and the source of the shunt nMOSFET 61. Since the n-channel MOSFET 32 is in the ON state during normal operation, the drain and source of the n-channel MOSFET 32 are already in a conductive state. That is, the surge voltage applied to the operating power supply voltage terminal on the VSS side of the inverter circuit 30 is immediately output as a trigger voltage from the output terminal of the inverter circuit 30 and applied to the gate and back gate of the shunt nMOSFET 61. When the shunt nMOSFET 61 is turned on by this trigger voltage, the surge voltage is discharged by short-circuiting between VDD and VSS via the shunt nMOSFET 61 in the surge absorption circuit 10.

図４は、シャントｎＭＯＳＦＥＴ６１における、シャントｎＭＯＳＦＥＴ６１素子とこれに寄生するバイポーラトランジスタ６２素子を示すｎチャネル型ＭＯＳＦＥＴ素子６０の等価回路である。このｎチャネル型ＭＯＳＦＥＴ素子６０は、ゲートＧとバックゲートＢＧにインバータ回路３０の出力端子が接続されている。このｎ型ＭＯＳＦＥＴ６０のゲート側（チャネル層側）には、回路図上で表記されるドレインＤ、ゲートＧ、ソースＳ及びバックゲートＢＧを持つシャントｎＭＯＳＦＥＴ６１が構成されており、バックゲート側（ウェル層側）には、ドレインＤをコレクタＣとし、バックゲートＢＧをベースＢとし、ソースＳをエミッタＥとする寄生バイポーラトランジスタ６２が構成される。シャントｎＭＯＳＦＥＴ６１のドレイン及び寄生バイポーラトランジスタ６２のコレクタが電源ラインＶＤＤに接続されており、シャントｎＭＯＳＦＥＴ６１のソース及び寄生バイポーラトランジスタ６２のエミッタが接地ラインＶＳＳに接続される。シャントｎＭＯＳＦＥＴ６１のバックゲート及び寄生バイポーラトランジスタ６２のベースはインバータ回路３０の出力端子と接続されている。 FIG. 4 is an equivalent circuit of an n-channel MOSFET element 60 showing a shunt nMOSFET 61 element and a bipolar transistor 62 element parasitic on the shunt nMOSFET 61. In this n-channel MOSFET element 60, the output terminal of the inverter circuit 30 is connected to the gate G and the back gate BG. On the gate side (channel layer side) of the n-type MOSFET 60, a shunt nMOSFET 61 having a drain D, a gate G, a source S and a back gate BG shown on the circuit diagram is configured, and a back gate side (well layer). On the side), a parasitic bipolar transistor 62 having a drain D as a collector C, a back gate BG as a base B, and a source S as an emitter E is configured. The drain of the shunt nMOSFET 61 and the collector of the parasitic bipolar transistor 62 are connected to the power line VDD, and the source of the shunt nMOSFET 61 and the emitter of the parasitic bipolar transistor 62 are connected to the ground line VSS. The back gate of the shunt nMOSFET 61 and the base of the parasitic bipolar transistor 62 are connected to the output terminal of the inverter circuit 30.

サージ電圧印加によりインバータ回路３０からトリガ電圧が出力されｎチャネル型ＭＯＳＦＥＴ素子６０のゲート及びバックゲートに印加される。トリガ電圧の印加によりシャントｎＭＯＳＦＥＴ６１はオン状態となり、ドレインからソースへと電流が流れる。また、サージ電圧印加により寄生バイポーラトランジスタ６２にもベース電流が供給されオン状態となり、コレクタからエミッタへ電流を流すことが可能となる。したがって、ウェル層側でも電流を流すことができるため、大きな電流を流すことができ、迅速な放電が可能となる。 When the surge voltage is applied, the trigger voltage is output from the inverter circuit 30 and applied to the gate and back gate of the n-channel MOSFET element 60. The application of the trigger voltage turns on the shunt nMOSFET 61, and a current flows from the drain to the source. Further, when the surge voltage is applied, the base current is also supplied to the parasitic bipolar transistor 62 and is turned on, so that the current can flow from the collector to the emitter. Therefore, since a current can be passed on the well layer side as well, a large current can be passed and rapid discharge is possible.

プルダウン抵抗５１がシャントｎＭＯＳＦＥＴ６１のゲートとソース間に接続されているため、シャントｎＭＯＳＦＥＴ６１のゲートとソース間抵抗およびプルダウン抵抗５１が並列に接続される構成になる。すなわち、シャントｎＭＯＳＦＥＴ６１素子内のゲートとソース間抵抗を低くすることができ、シャントｎＭＯＳＦＥＴ６１の寄生容量による時定数を小さくすることが可能となる。そのため、シャントｎＭＯＳＦＥＴ６１のスイッチング動作を速くすることができ、サージ発生時にシャントｎＭＯＳＦＥＴ６１のドレイン電圧が急峻に立ち上がっても、ゲート印加電圧が素早く追従しシャントｎＭＯＳＦＥＴ６１をオン状態にするため、アバランシェ破壊を抑制することが可能となる。 Since the pull-down resistor 51 is connected between the gate and the source of the shunt nMOSFET 61, the gate of the shunt nMOSFET 61 and the source-to-source resistor and the pull-down resistor 51 are connected in parallel. That is, the resistance between the gate and the source in the shunt nMOSFET 61 element can be lowered, and the time constant due to the parasitic capacitance of the shunt nMOSFET 61 can be reduced. Therefore, the switching operation of the shunt nMOSFET 61 can be accelerated, and even if the drain voltage of the shunt nMOSFET 61 rises sharply when a surge occurs, the gate applied voltage quickly follows and the shunt nMOSFET 61 is turned on, thus suppressing avalanche destruction. It becomes possible.

シャントｎＭＯＳＦＥＴ６１のゲート及びバックゲートにおいて、インバータ回路３０から出力されたトリガ電圧がほぼ同時に印加されるため、シャントｎＭＯＳＦＥＴ６１のグート−バックゲート間に電位差が生じない。すなわち、シャントｎＭＯＳＦＥＴ６１のゲート−バックゲート間を貫通する貫通電流が生じないため、シャントｎＭＯＳＦＥＴ６１のゲート酸化膜は破壊され難くなる。 Since the trigger voltage output from the inverter circuit 30 is applied to the gate and back gate of the shunt nMOSFET 61 almost at the same time, no potential difference occurs between the gut and the back gate of the shunt nMOSFET 61. That is, since no penetrating current is generated between the gate and the back gate of the shunt nMOSFET 61, the gate oxide film of the shunt nMOSFET 61 is less likely to be destroyed.

サージ電圧が放電され、電源ライン電圧がサージ電圧から電源ライン電圧ＶＤＤまで電圧降下することにより、インバータ回路３０及びシャントｎＭＯＳＦＥＴ６１はオフ状態となり、通常動作状態へ戻る。 When the surge voltage is discharged and the power supply line voltage drops from the surge voltage to the power supply line voltage VDD, the inverter circuit 30 and the shunt nMOSFET 61 are turned off and returned to the normal operating state.

したがって、サージ電圧が外部と接続された電源ラインＶＤＤ及び接地ラインＶＳＳに印加された場合、サージ吸収回路１０において、サージ電圧の印加に応答してシャントｎＭＯＳＦＥＴ６１のドレインとソース間が導通状態となり、サージ吸収回路１０は電源ラインＶＤＤと接地ラインＶＳＳの間で短絡状態となる。これにより、サージ吸収回路１０に並列に接続されている他の回路をサージ電圧およびサージ電流から保護する。 Therefore, when a surge voltage is applied to the power supply line VDD and the ground line VSS connected to the outside, the drain and the source of the shunt nMOSFET 61 become conductive in response to the application of the surge voltage in the surge absorption circuit 10, and the surge. The absorption circuit 10 is short-circuited between the power supply line VDD and the ground line VSS. This protects other circuits connected in parallel to the surge absorption circuit 10 from surge voltage and surge current.

また、プルダウン抵抗５１によりシャントｎＭＯＳＦＥＴ６１のスイッチング動作速度の高速化がなされることで、シャントｎＭＯＳＦＥＴ６１のアバランシェ破壊を抑制することが可能となる。 Further, the pull-down resistor 51 speeds up the switching operation speed of the shunt nMOSFET 61, so that the avalanche destruction of the shunt nMOSFET 61 can be suppressed.

よって、本発明によれば、サージ吸収回路（ＥＳＤ保護回路）に形成されるインバータ回路の数量を削減することが可能となる。すなわち、半導体集積回路内に形成されたサージ吸収回路の面積を縮小することが可能となり、回路レイアウトの自由度の向上とＩＣチップ縮小化を可能とする。 Therefore, according to the present invention, it is possible to reduce the number of inverter circuits formed in the surge absorption circuit (ESD protection circuit). That is, it is possible to reduce the area of the surge absorption circuit formed in the semiconductor integrated circuit, improve the degree of freedom in circuit layout, and reduce the size of the IC chip.

また、電源ラインと接地ラインの間にサージ電圧が生じても、サージ吸収回路内のシャントｎＭＯＳＦＥＴが破壊されない耐久性に秀でたサージ吸収回路を提供することが可能となる。 Further, it is possible to provide a surge absorption circuit having excellent durability in which the shunt nMOSFET in the surge absorption circuit is not destroyed even if a surge voltage is generated between the power supply line and the ground line.

図５は実施例２のサージ吸収回路１０Ａを示す回路図である。同一導通方向に直列に接続された２個以上の複数のダイオード群４２のアノードがインバータ回路３０の出力と接続されており、且つ、複数のダイオード群４２のカソードがシャントｎＭＯＳＦＥＴ６１のバックゲートと接続されている。シャントｎＭＯＳＦＥＴ６１のゲートがインバータ回路３０の出力に接続されている。 FIG. 5 is a circuit diagram showing the surge absorption circuit 10A of the second embodiment. The anodes of two or more diode groups 42 connected in series in the same conduction direction are connected to the output of the inverter circuit 30, and the cathodes of the plurality of diode groups 42 are connected to the back gate of the shunt nMOSFET 61. ing. The gate of the shunt nMOSFET 61 is connected to the output of the inverter circuit 30.

ダイオード群４２は通常動作時に被保護回路から接地ラインＶＳＳを経由して流入する信号ノイズの電圧レベルに応じて適切な個数（例えば３個）を同一導通方向に直列に接続される。なお、実施例１の回路においても、信号ノイズの電圧レベルに応じてダイオードを複数接続してもよい。 An appropriate number (for example, three) of the diode group 42 is connected in series in the same conduction direction according to the voltage level of the signal noise flowing from the protected circuit via the ground line VSS during normal operation. In the circuit of the first embodiment, a plurality of diodes may be connected according to the voltage level of the signal noise.

実施例２の回路の動作は、上述の実施例１の動作と同様に、電源ラインＶＤＤ及び接地ラインＶＳＳに静電気放電が発生した場合、サージ電圧の印加に応答してインバータ回路３０及びシャントｎＭＯＳＦＥＴ６１はオン状態となり、シャントｎＭＯＳＦＥＴ６１のドレインとソース間が導通状態となることで、サージ電圧は放電される。なお、実施例２におけるサージ吸収回路１０Ａは、前述した実施例１の効果と同様の効果を有する。 The operation of the circuit of the second embodiment is the same as the operation of the first embodiment described above. When an electrostatic discharge occurs in the power supply line VDD and the ground line VSS, the inverter circuit 30 and the shunt nMOSFET 61 respond to the application of the surge voltage. The surge voltage is discharged when it is turned on and the drain and source of the shunt nMOSFET 61 are in a conductive state. The surge absorption circuit 10A in the second embodiment has the same effect as that of the first embodiment described above.

１０、１０Ａサージ吸収回路
２０時定数回路
３０インバータ回路
３１ｐチャネル型ＭＯＳＦＥＴ
３２ｎチャネル型ＭＯＳＦＥＴ
４１、４２ダイオード
５１プルダウン抵抗
６０ｎチャネル型ＭＯＳＦＥＴ素子
６１シャントｎＭＯＳＦＥＴ
６２寄生バイポーラトランジスタ 10, 10A Surge absorption circuit 20 Time constant circuit 30 Inverter circuit 31 p-channel MOSFET
32 n-channel MOSFET
41, 42 Diode 51 Pull-down resistor 60 n-channel MOSFET element 61 Shunt n MOSFET
62 Parasitic bipolar transistor

Claims

An inverter circuit that is connected to the power supply line and the ground line, and the surge voltage generated between the power supply line and the ground line is input and the trigger voltage is output.
A switching element connected to the power supply line, the grounding line, and the inverter circuit, and short-circuiting between the power supply line and the grounding line by inputting the trigger voltage.
The ground line, the first resistance element connected to the switching element, and
At least one diode connected between the inverter circuit and the switching element, and between the ground line and the switching element.
Surge absorption circuit with.

The surge absorption circuit according to claim 1, wherein the inverter circuit includes a pair of complementary transistors.

A claim that includes a second resistance element and a capacitor that are connected to the power supply line, the grounding line, and the inverter circuit and are connected in series with each other, and further include a time constant circuit that inputs an input voltage to the inverter circuit. The surge absorption circuit according to 1 or 2.

The surge absorption circuit according to any one of claims 1 to 3, wherein the switching element is a MOSFET that uses the trigger voltage as an input of a gate or a back gate.

A time constant circuit having resistance elements and capacitors connected to the power line and ground line and connected in series with each other.
It is connected to the power supply line, the ground line and the time constant circuit, has a pair of complementary transistors, and a surge voltage generated between the power supply line and the ground line is input via the time constant circuit. And an inverter circuit that outputs the trigger voltage
A switching element connected to the power supply line, the grounding line, and the inverter circuit, and short-circuiting between the power supply line and the grounding line by inputting the trigger voltage.
Surge absorption circuit with.