JP2020160720A

JP2020160720A - 故障検出装置

Info

Publication number: JP2020160720A
Application number: JP2019058597A
Authority: JP
Inventors: 靖沈; Yasushi Chin
Original assignee: Denso Corp; NSI Texe Inc
Current assignee: Denso Corp; NSI Texe Inc
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2020-10-01

Abstract

【課題】共通原因故障の発生率を充分に低減することが可能な故障検出装置を提供する。【解決手段】故障検出装置（４０）は、主入力（Ｘ）に対して主処理を行って主出力（Ｚ）を生成し、次段に主出力（Ｚ）を出力する主機能部（４２）と、主入力（Ｘ）に対して主処理とは異なる作動に基づく他処理を行って他出力（Ｚ’）を生成する他機能部（４４）と、主出力（Ｚ）と他出力（Ｚ’）とが主処理と他処理とにより定まる正常条件を満たすか否か判定する判定部（４６）と、を有する。【選択図】図３

Description

本発明は、デジタル回路において故障を検出する故障検出装置に関する。

従来、デジタル回路における故障検出では、主機能回路と同一の機能を備えるチェック回路を用い、同一の入力に対する主機能回路及びチェック回路からの出力が互いに同一であるか否か判定することにより、故障検出を行っている。

もっとも、主機能回路とチェック回路とが同一の機能を備え、同一の入力に基づく同一の作動を行う場合には、主機能回路及びチェック回路において同一の原因により同時に故障が発生する共通原因故障の発生率が高くなる。

このような共通原因故障の発生率を低減するために、遅延付きロックステップ方式の故障検出が用いられている。遅延付きロックステップ方式の故障検出では、チェック回路への入力を遅延回路により所定クロックだけ遅らせると共に、主機能回路からの出力を遅延回路により同一クロックだけ遅らせたうえで、主機能回路及びチェック回路からの出力が互いに同一であるか否か判定するようにしている（例えば、非特許文献１参照）。

ARM、"Application Note Cortex-M33 Dual Core Lockstep Version 1.0"、[online]、 [平成３１年３月２６日検索]、インターネット＜URL:http://infocenter.arm.com/help/topic/com.arm.doc.ecm0690721/ARM_ECM_0690721_Cortex_M33_DCLS.pdf＞

遅延付きロックステップ方式の故障検出では、主機能回路に対して所定クロックだけ遅らせてチェック回路を作動させているものの、主機能回路及びチェック回路において同一の入力に基づく同一の作動を行うことに変わりはなく、共通原因故障の発生率を充分に低減することは困難である。

本発明は上記課題に鑑みてなされたものであり、その目的は、共通原因故障の発生率を充分に低減することが可能な故障検出装置を提供することにある。

本発明は上記課題を解決するために以下の技術的手段を採用する。特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施の形態に記載の具体的手段との対応関係を示す一例であって、本発明の技術的範囲を限定するものではない。

本発明の第１実施態様は、主入力（Ｘ，ｘ，ｙ）に対して主処理を行って主出力（Ｚ，ｚ）を生成し、次段に主出力を出力する主機能部（４２）と、前記主入力に対して前記主処理とは異なる作動に基づく他処理を行って他出力（Ｚ’，ｚ’）を生成する他機能部（４４）と、前記主出力と前記他出力とが前記主処理と前記他処理とにより定まる正常条件を満たすか否か判定する判定部（４６）と、を具備する故障検出装置（４０）である。

本発明の第２実施態様は、主入力に対して主処理を行って主出力を生成し、次段に主出力を出力する主機能部と、前記主出力に対して前記主処理とは逆の逆処理を行って逆出力（Ｘ’）を生成する逆機能部（６０）と、前記主入力と前記逆出力とが同一であるか否か判定する判定部と、を具備する故障検出装置である。

本発明では、共通原因故障の発生率を充分に低減することが可能となっている。

本発明の第１実施形態のＤＦＰシステムを示すブロック図。本発明の第１実施形態のＤＦＰを示すブロック図。本発明の第１実施形態の故障検出回路の概念を示すブロック図。本発明の第１実施形態の故障検出回路を示すブロック図。本発明の第２実施形態の故障検出回路を示すブロック図。本発明の第３実施形態の故障検出回路の概念を示すブロック図。

本発明の故障検出回路については、特に自動運転等の機能安全規格に対応した高い安全度が要求される半導体デジタル集積回路に有用なものであり、以下の実施形態では、データフロープロセッサ（ＤａｔａＦｌｏｗＰｒｏｃｅｓｓｏｒ、以下「ＤＦＰ」という。）に故障検出回路を適用したものを例として説明する。

［第１実施形態］
図１乃至図４を参照して、本発明の第１実施形態について説明する。

図１を参照して、ＤＦＰシステム１０について概説する。
本実施形態のＤＦＰシステム１０では、ＤＦＰ１１については、ホストＣＰＵ１２の重い演算負荷に対処する個別のマスタとして機能し、プログラム及び独自の命令フェッチが可能であり、イベントハンドラ１３が生成した割込み処理をサポートする。ＤＦＰ１１、ホストＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１５及び外部インターフェイス１６は、システムバス１７を介して、データの送受信を行う。

図２を参照して、ＤＦＰ１１について概説する。
ＤＦＰ１１については、多量のスレッドに対して、ハードウェアによる動的レジスタ配置及びスレッド・スケジューリングにより、異なる命令ストリームに対してであっても複数のスレッドを並列実行することを可能とする。なお、このような多量のスレッドについては、コンパイラによって、プログラムコードを自動ベクトル化し、プログラムのタスク並列性及びグラフ並列性を保持するグラフ構造を抽出することにより、生成することが可能である。

ＤＦＰ１１において、実行コア２２は、独立してスケジューリング可能な多数のパイプラインを備え、４つのプロセッシングエレメントＰＥ＃０、ＰＥ＃１、ＰＥ＃２、ＰＥ＃３間でリソースを共有する。スレッドスケジューラ２４は、多数のスレッドを跨いだスケジューリングを実現し、多数のスレッドを同時実行する。コマンドユニット２６は、コンフィグ・インターフェイス２８との間でデータを送受信し、コマンド・バッファとして機能する。メモリサブシステム３０は、アービタ３２、Ｌ１キャッシュ３４ａ及びＬ２キャッシュ３４ｂによって形成され、システムバス・インターフェイス３６及びＲＯＭインターフェイス３８との間でデータを送受信する。

図３を参照して、本実施形態の故障検出回路４０の概念について説明する。
図３に示されるように、故障検出回路４０については、主機能回路４２、他機能回路４４及び判定回路４６によって形成されている。主機能回路４２は、主入力Ｘに対して主処理を行って主出力Ｚを生成し、当該主出力Ｚを次段に出力すると共に、判定回路４６に出力する。他機能回路４４は、主機能回路４２に入力されるのと同一の主入力Ｘに対して、主機能回路４２で行われる主処理とは異なる作動に基づく他処理を行って他出力Ｚ’を生成し、当該他出力Ｚ’を判定回路４６に出力する。判定回路４６は、主機能回路４２からの主出力Ｚと、他機能回路４４からの他出力Ｚ’とが、主機能回路４２で行われる主処理と、他機能回路４４で行われる他処理とから定められる所定の正常条件Ｚ＝ｆ（Ｚ’）を満たすか否かを判定する。判定回路４６によって主出力Ｚと他出力Ｚ’とが所定の正常条件Ｚ＝ｆ（Ｚ’）を満たさないと判定された場合には、故障が検出され、警告処理等がなされる。

ここで、他機能回路４４の一部として、主機能回路４２と同一の機能を有する副機能回路４８が含まれる場合であっても、主機能回路４２に入力される主入力と、副機能回路４８に入力される副入力とが異なる場合には、主機能回路４２と副機能回路４８とは互いに異なる作動を行うこととなる。このため、主機能回路４２で行われる主処理と、他機能回路４４で行われる他処理とは、互いに異なる作動に基づくものとなる。一方、他機能回路４４の一部として、主機能回路４２と同一の機能を有する副機能回路４８が含まれ、主入力と副入力とが同一である場合には、主機能回路４２と副機能回路４８とが同一の作動を行うこととなる。このため、主処理と他処理とが互いに異なる作動に基づくものではないこととなる。なお、図３及び本段落では、主機能回路４２に副機能回路４８が含まれる場合について説明しているが、上記故障検出回路４０の概念においては、必ずしも副機能回路４８が必須となるものではない。

図４を参照して、本実施形態の故障検出回路４０について説明する。
図４に示されるように、本実施形態では、主機能回路４２として主加算器５０ａが設けられている。主加算器５０ａは、第１及び第２の主入力ｘ，ｙに対して加算処理を行って主出力ｚ＝ｘ＋ｙを生成し、判定回路４６に出力する。主機能回路４２で行われる主処理（ｚ＝ｘ＋ｙ）により、第１及び第２の主入力ｘ，ｙの加算結果ｘ＋ｙが算出されることになる。

他機能回路４４については、第１及び第２の前段補数生成器５２ａ，５２ｂ、副加算器５０ｂ、並びに、後段補数生成器５２ｃによって形成されている。第１及び第２の前段補数生成器５２ａ，５２ｂは、夫々、第１及び第２の主入力ｘ，ｙに対して補数変換処理を行って第１及び第２の副入力ｕ＝−ｘ，ｖ＝−ｙを生成し、次段と共に副加算器５０ｂに出力する。副機能回路４８としての副加算器５０ｂは、第１及び第２の副入力ｕ，ｖに対して加算処理を行って副出力ｗ＝ｕ＋ｖを生成し、後段補数生成器５２ｃに出力する。後段補数生成器５２ｃは、副出力ｗに対して補数変換処理を行って他出力ｚ’＝−ｗを生成し、判定回路４６に出力する。他機能回路４４で行われる他処理（ｚ’＝−ｗ＝−（ｕ＋ｖ）＝−（（−ｘ）＋（−ｙ））＝ｘ＋ｙ）により、第１及び第２の主入力ｘ，ｙの加算結果ｘ＋ｙが算出されることになる。

ここで、他機能回路４４に含まれる副加算器５０ｂは、主機能回路４２をなす主加算器５０ａとは、加算処理を行うという同一の機能を備えるが、副加算器５０ｂへの第１及び第２の副入力ｕ＝−ｘ，ｖ＝−ｙは、主加算器５０ａへの第１及び第２の主入力ｘ，ｙの補数であって、第１及び第２の主入力ｘ，ｙとは異なる。このため、副加算器５０ｂは主加算器５０ａとは異なる作動を行うこととなる。

主機能回路４２で行われる主処理及び他機能回路４４で行われる他処理により、いずれも、第１及び第２の主入力ｘ，ｙの加算結果ｘ＋ｙが算出されることになる。このため、各回路が正常であれば、主機能回路４２からの主出力ｚと他機能回路４４からの他出力ｚ’とは互いに同一であるはずであり、正常条件については、主出力ｚと他出力ｚ’とが互いに同一であることになる（ｚ＝ｚ’）。当該正常条件を判定するために、判定回路４６として比較器５４ａが設けられており、比較器５４ａは主出力ｚと他出力ｚ’とが同一であるか否か判定する。

本実施形態の故障検出回路４０は以下の効果を奏する。
本実施形態の故障検出回路４０では、主機能回路４２をなす主加算器５０ａと他機能回路４４に含まれる副加算器５０ｂとは同一の機能を備えるが、主加算器５０ａへの主入力ｘ，ｙと副加算器５０ｂへの副入力ｕ＝−ｘ，ｖ＝−ｙとが互いに異なるため、主加算器５０ａと副加算器５０ｂとは互いに異なる作動を行うこととなる。このため、主機能回路４２で行われる主処理と、他機能回路４４で行われる他処理とが互いに異なる作動に基づくものとなっており、故障検出回路４０における共通原因故障の発生率が低減されている。

加えて、他機能回路４４においては、主機能回路４２をなす主加算器５０ａと同一の機能を有する副加算器５０ｂ以外に、補数生成器５０ａ〜５０ｃを用いている。補数生成器５０ａ〜５０ｃについては、遅延回路等と比較して、回路規模及び消費電力が充分に小さくなっている。このため、故障検出回路４０において、回路規模及び消費電力を充分に削減することが可能となっている。なお、このような回路規模及び消費電力の削減効果については、主機能回路４２及び他機能回路４２への主入力Ｘの入力数が増大するにつれて、特に顕著となる。

［第２実施形態］
図５を参照して、本発明の第２実施形態について説明する。
本実施形態の故障検出回路４０の概念については、図３に示される第１実施形態の故障検出回路４０の概念と同様である。さらに、本実施形態の故障検出回路４０では、回路システムに元々含まれる回路を他機能回路４４として用いるようにしており、主機能回路４２に加えて、他機能回路４４も他出力を次段に出力するようになっている。

図５に示されるように、本実施形態の故障検出回路４０では正弦発生回路５６ａ及び余弦発生回路５６ｂが設けられており、正弦発生回路５６ａ及び余弦発生回路５６ｂからの出力はいずれも次段及び判定回路４６に出力されるようになっている。即ち、正弦発生回路５６ａ及び余弦発生回路５６ｂは、回路システムに元々含まれる回路であり、いずれも主機能回路４２として機能すると共に、一方は他方の他機能回路４４としても機能するようになっている。以下では、正弦発生回路５６ａを主機能回路４２、余弦発生回路５６ｂを他機能回路４４として説明するが、これを逆としても同様の説明が成り立つものである。

故障検出回路４０において、主機能回路４２としての正弦発生回路５６ａは、主入力ｘに対して正弦発生処理を行って主出力ｚ＝ｓｉｎ（ｘ）を生成し、次段に出力すると共に、判定回路４６に出力する。即ち、主機能回路４２としての正弦発生回路５６ａにおいて、主処理としての正弦発生処理により、主入力ｘの正弦ｓｉｎ（ｘ）が算出される。

また、他機能回路４４としての余弦発生回路５６ｂは、主入力ｘに対して余弦発生処理を行って他出力ｚ’＝ｃｏｓ（ｘ）を生成し、判定回路４６に出力する。即ち、他機能回路４４としての余弦発生回路５６ｂにおいて、他処理としての余弦発生処理により、主入力ｘの余弦ｃｏｓ（ｘ）が算出される。

ここで、正弦発生回路５６ａの正弦発生処理及び余弦発生回路５６ｂの余弦発生処理により、夫々、主入力ｘの正弦ｓｉｎ（ｘ）及び余弦ｃｏｓ（ｘ）が算出されることになる。このため、各回路が正常であれば、主出力ｚ＝ｓｉｎ（ｘ）及び他出力ｚ’＝ｃｏｓ（ｘ）を自乗して加算すると１となるはずであり、正常条件については、主出力ｚと他出力ｚ’とを自乗して加算すると１となることとなる（ｚ^２＋ｚ’^２＝１）。

当該正常条件を判定するために、判定回路４６として、第１及び第２の自乗器５８ａ，５８ｂ、加算器５０ｃ、及び、比較器５４ｂが設けられている。第１及び第２の自乗器５８ａ，５８ｂは、夫々、主出力ｚ及び他出力ｚ’に対して自乗処理を行って、両自乗結果ｏ＝ｚ^２，ｐ＝ｚ’^２を加算器５０ｃに出力する。加算器５０ｃは、入力された両自乗結果ｏ，ｐに対して加算処理を行い、加算結果ｑ＝ｏ＋ｐを比較器５４ｂに出力する。比較器５４ｂは、入力された加算結果ｑが１となるか否かを判断する。

本実施形態の故障検出回路４０は以下の効果を奏する。
本実施形態の故障検出回路４０では、主機能回路４２及び他機能回路４４としての正弦発生回路５６ａ及び余弦発生回路５６ｂで行われる正弦発生処理及び余弦発生処理は互いに異なる作動に基づくものとなっており、故障検出回路４０における共通原因故障の発生率が低減されている。

また、正弦発生回路５６ａ及び余弦発生回路５６ｂは、回路システムに元々含まれる回路であり、いずれも主機能回路４２として機能すると共に、一方は他方の他機能回路４４としても機能するようになっている。このように、故障検出のために新たな他機能回路４４を設けているわけではないため、故障検出回路４０の消費電力及び回路規模の増大が回避されている。

［第３実施形態］
図６を参照して、本発明の第３実施形態について説明する。
図６に示されるように、故障検出回路４０については、主機能回路４２、逆機能回路６０及び判定回路４６によって形成されている。主機能回路４２は、主入力Ｘに対して主処理を行って主出力Ｚを生成し、当該主出力Ｚを次段に出力すると共に、逆機能回路６０に出力する。逆機能回路６０は、主出力Ｚに対して、主機能回路４２で行われる主処理とは逆の逆処理を行って逆出力Ｘ’を生成し、逆出力Ｘ’を判定回路４６に出力する。主機能回路４２及び逆機能回路６０としては、例えば、エンコーダ及びデコーダが用いられる。

ここで、逆出力Ｘ’は、主入力Ｘに対して主処理を行った後に、主処理とは逆の逆処理を行ったものであるから、各回路が正常であれば、元の主入力Ｘと同一であるはずである。このため、判定回路４６は、正常条件として、主入力Ｘと逆出力Ｘ’とが同一であるか否かを判定する。判定回路４６によって主入力Ｘと逆出力Ｘ’とが同一ではないと判定された場合には、故障が検出され、警告処理等がなされる。

本実施形態の故障検出回路４０は以下の効果を奏する。
本実施形態の故障検出回路４０では、主機能回路４２及び逆機能回路６０で行われる主処理及び逆処理は互いに異なる作動に基づくものとなっており、故障検出回路４０における共通原因故障の発生率が低減されている。

４０…故障検出装置４２…主機能部４４…他機能部４６…判定部６０…逆機能部
Ｘ，ｘ，ｙ…主入力Ｚ，ｚ…主出力Ｚ’，ｚ’…他出力Ｘ’…逆出力

Claims

主入力（Ｘ，ｘ，ｙ）に対して主処理を行って主出力（Ｚ，ｚ）を生成し、次段に主出力を出力する主機能部（４２）と、
前記主入力に対して前記主処理とは異なる作動に基づく他処理を行って他出力（Ｚ’，ｚ’）を生成する他機能部（４４）と、
前記主出力と前記他出力とが前記主処理と前記他処理とにより定まる正常条件を満たすか否か判定する判定部（４６）と、
を具備する故障検出装置（４０）。
前記他機能部は、前記主入力に対して補数変換処理を行って副入力（ｕ，ｖ）を生成する前段補数生成部（５２ａ，５２ｂ）と、前記主機能部と同一の機能を備え前記副入力に対して副処理を行って副出力（ｗ）を生成する副機能部（４８）と、前記副出力に対して補数変換処理を行って前記他出力を生成する後段補数生成部（５２ｃ）と、を有し、
前記判定部は、前記主出力と前記他出力とが同一であるか否か判定する、
請求項１に記載の故障検出装置。
前記他機能部は、前記他出力を次段に出力する、
請求項１に記載の故障検出装置。
主入力に対して主処理を行って主出力を生成し、次段に主出力を出力する主機能部と、
前記主出力に対して前記主処理とは逆の逆処理を行って逆出力（Ｘ’）を生成する逆機能部（６０）と、
前記主入力と前記逆出力とが同一であるか否か判定する判定部と、
を具備する故障検出装置。