JP2020148544A - 位相雑音計測装置、および位相雑音計測方法 - Google Patents
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Abstract
【課題】デジタル位相雑音計測において、ハードウェア規模を縮小すること。【解決手段】位相雑音計測装置は、第1クロックに基づき、位相雑音を有する発振器の信号を第1デジタル信号に変換する第1変換部と、第2クロックに基づき、発振器の信号を第2デジタル信号に変換する第2変換部と、第1デジタル信号を、第1ベースバンド信号に変換する第1ダウンコンバージョンと、第2デジタル信号を、第2ベースバンド信号に変換する第2ダウンコンバージョンと、第1ベースバンド信号を高速フーリエ変換し、第1信号を生成する第1高速フーリエ変換部と、第2ベースバンド信号を高速フーリエ変換し、第2信号を生成する第2高速フーリエ変換部と、第1信号と第2信号とを平均化する平均化部とを備え、第1クロックの周波数成分と第2クロックの周波数成分とが一致し、第1クロックの位相雑音成分と第2クロックの位相雑音成分とが一致しないように制御されている。【選択図】図2
Description
本発明は、位相雑音計測装置、および位相雑音計測方法に関する。
2020年に導入予定の第5世代移動通信システム(5G)に代表される高速・大容量通信の実現には搬送波周波数をより高安定化する必要がある。
無線通信に用いられる搬送波周波数は数10kHzから数10GHzと様々であり、無線端末の多くは数10MHzから数100MHz程度の水晶発振器を局部発振器(基準発振器)とし、その周波数を逓倍するか、周波数合成によって必要な周波数を得ている(周波数シンセサイザ方式)。このため、局部発振器の安定度が重要となりその特性を高精度に評価する必要がある。
周波数安定度を表す尺度の一つとして位相雑音がある。位相雑音は、理想的な正弦波を基準とした信号波形の位相の揺らぎを意味する。位相雑音を実際に測定する場合には、被測定信号よりも位相揺らぎの小さい超高安定発振器を用意するか、被測定信号と同等の安定度を二台以上用意して行っている。
無線通信に用いられる搬送波周波数は数10kHzから数10GHzと様々であり、無線端末の多くは数10MHzから数100MHz程度の水晶発振器を局部発振器(基準発振器)とし、その周波数を逓倍するか、周波数合成によって必要な周波数を得ている(周波数シンセサイザ方式)。このため、局部発振器の安定度が重要となりその特性を高精度に評価する必要がある。
周波数安定度を表す尺度の一つとして位相雑音がある。位相雑音は、理想的な正弦波を基準とした信号波形の位相の揺らぎを意味する。位相雑音を実際に測定する場合には、被測定信号よりも位相揺らぎの小さい超高安定発振器を用意するか、被測定信号と同等の安定度を二台以上用意して行っている。
位相雑音を測定する技術に関して、基準発振器を一台使用した手法と、基準発振器を二台使用した手法とが知られている(例えば、非特許文献1、2参照)。
今池健、作田幸憲、「アンダーサンプリングを用いたフルディジタル位相雑音計測におけるノイズフロアの推定とその特性」、電気学会論文誌A、IEEJ Transactions on Fundamentals and Materials、 2017 Vol.137 No.1 pp.71−77
今池健、佐々木望、「2つの基準発振器を用いたフルディジタル位相雑音計測」、電気学会論文誌A、IEEJ Transactions on Fundamentals and Materials、 2018 Vol.138 No.5 pp.192−197
発振器の位相雑音を、一台の基準発振器を使用して測定する場合には、測定対象の発振器よりも位相雑音が小さい基準発振器が必要である。測定対象の発振器よりも位相雑音が大きい基準発振器を使用した場合、基準発振器の位相雑音が残留する場合がある。
発振器の位相雑音を、二台の基準発振器を使用して測定する場合には、発振器の位相雑音を測定できるが、部品の数が増加するため、ハードウェアのサイズが大きくなる。
本発明は、デジタル位相雑音計測において、ハードウェア規模を縮小できる位相雑音計測装置、および位相雑音計測方法を提供することを目的とする。
発振器の位相雑音を、二台の基準発振器を使用して測定する場合には、発振器の位相雑音を測定できるが、部品の数が増加するため、ハードウェアのサイズが大きくなる。
本発明は、デジタル位相雑音計測において、ハードウェア規模を縮小できる位相雑音計測装置、および位相雑音計測方法を提供することを目的とする。
本発明の一態様は、第1クロック信号に基づいて、位相雑音を有する発振器の信号を第1デジタル信号に変換する第1アナログデジタル変換部と、第2クロック信号に基づいて、前記発振器の前記信号を第2デジタル信号に変換する第2アナログデジタル変換部と、前記第1デジタル信号を、ダウンコンバージョン方式で処理することで、第1ベースバンド信号に変換する第1ダウンコンバージョンと、前記第2デジタル信号を、ダウンコンバージョン方式で処理することで、第2ベースバンド信号に変換する第2ダウンコンバージョンと、前記第1ベースバンド信号を高速フーリエ変換する第1高速フーリエ変換部と、前記第2ベースバンド信号を高速フーリエ変換する第2高速フーリエ変換部と、第1高速フーリエ変換部が出力した第1信号と、前記第2高速フーリエ変換部が出力した第2信号とを平均化する平均化部とを備え、前記第1クロック信号の周波数成分と、前記第2クロック信号の周波数成分とが一致し、前記第1クロック信号の位相雑音成分と、前記第2クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置である。
また、本発明の一態様の位相雑音計測装置において、前記第1クロック信号は、第1原子時計に基づいて生成され、前記第2クロック信号は、前記第1原子時計とは異なる第2原子時計に基づいて生成される。
また、本発明の一態様の位相雑音計測装置において、前記第1クロック信号を生成する第1クロック回路と、前記第2クロック信号を生成する第2クロック回路と、前記第1クロック信号と前記第2クロック信号との周波数又は位相の差分を検出し、検出した前記周波数又は前記位相の前記差分である誤差信号を出力するミキサーと、前記ミキサーが出力した前記誤差信号を平滑化するループフィルタとを備え、前記第2クロック回路は、前記ループフィルタが平滑化した前記誤差信号に基づいて、前記第2クロック信号を生成する。
また、本発明の一態様の位相雑音計測装置において、前記第1クロック信号と前記第2クロック信号を受信する受信部を備え、前記第1アナログデジタル変換部は、前記受信部が受信した前記第1クロック信号に基づいて、前記発振器の前記信号を前記第1デジタル信号に変換し、前記第2アナログデジタル変換部は、前記受信部が受信した前記第2クロック信号に基づいて、前記発振器の前記信号を前記第2デジタル信号に変換する。
また、本発明の一態様は、位相雑音計測装置のコンピュータが実行する位相雑音計測方法であって、第1クロック信号に基づいて、位相雑音を有する発振器の信号を第1デジタル信号に変換するステップと、第2クロック信号に基づいて、前記発振器の前記信号を第2デジタル信号に変換するステップと、前記第1デジタル信号を、ダウンコンバージョン方式で処理することで、第1ベースバンド信号に変換するステップと、前記第2デジタル信号を、ダウンコンバージョン方式で処理することで、第2ベースバンド信号に変換するステップと、前記第1ベースバンド信号を高速フーリエ変換することで第1信号を生成するステップと、前記第2ベースバンド信号を高速フーリエ変換することで第2信号を生成するステップと、前記第1信号と、前記第2信号とを平均化するステップとを有し、前記第1クロック信号の周波数成分と、前記第2クロック信号の周波数成分とが一致し、前記第1クロック信号の位相雑音成分と、前記第2クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測方法である。
本発明によれば、デジタル位相雑音計測において、ハードウェア規模を縮小できる位相雑音計測装置、および位相雑音計測方法を提供できる。
以下、実施形態の位相雑音計測装置、および位相雑音計測方法を、図面を参照して説明する。以下で説明する実施形態は一例に過ぎず、本発明が適用される実施形態は、以下の実施形態に限られない。
なお、実施形態を説明するための全図において、同一の機能を有するものは同一符号を用い、繰り返しの説明は省略する。
また、本願でいう「XXに基づいて」とは、「少なくともXXに基づく」ことを意味し、XXに加えて別の要素に基づく場合も含む。また、「XXに基づいて」とは、XXを直接に用いる場合に限定されず、XXに対して演算や加工が行われたものに基づく場合も含む。「XX」は、任意の要素(例えば、任意の情報)である。
なお、実施形態を説明するための全図において、同一の機能を有するものは同一符号を用い、繰り返しの説明は省略する。
また、本願でいう「XXに基づいて」とは、「少なくともXXに基づく」ことを意味し、XXに加えて別の要素に基づく場合も含む。また、「XXに基づいて」とは、XXを直接に用いる場合に限定されず、XXに対して演算や加工が行われたものに基づく場合も含む。「XX」は、任意の要素(例えば、任意の情報)である。
(実施形態)
(位相雑音計測装置)
実施形態に係る位相雑音計測装置について説明する。実施形態に係る位相雑音計測装置は、位相雑音を計測する。
図1は、実施形態の位相雑音計測装置の一例を示す図である。
実施形態の位相雑音計測装置100は、被測定発振器(DUT)102と、第1アナログデジタル変換器(ADC1)104と、第1クロック回路(CLK1)106と、第2アナログデジタル変換器(ADC2)108と、第2クロック回路(CLK2)110とを備える。被測定発振器(DUT)102と、第1アナログデジタル変換器(ADC1)104と、第1クロック回路(CLK1)106と、第2アナログデジタル変換器(ADC2)108と、第2クロック回路(CLK2)110とは、ハードウェアで実現される。
さらに、位相雑音計測装置100は、第1デジタルダウンコンバージョン(DDC: Digital Down Conversion)112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部(FFT: Fast Fourier Transform)116と、第2高速フーリエ変換部118と、加算器120とを備える。第1デジタルダウンコンバージョン112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と、加算器120とは、FPGA(Field Programmable Gate Array)などのハードウェア又はソフトウェアをコンピュータに実行させることによって実現される。
(位相雑音計測装置)
実施形態に係る位相雑音計測装置について説明する。実施形態に係る位相雑音計測装置は、位相雑音を計測する。
図1は、実施形態の位相雑音計測装置の一例を示す図である。
実施形態の位相雑音計測装置100は、被測定発振器(DUT)102と、第1アナログデジタル変換器(ADC1)104と、第1クロック回路(CLK1)106と、第2アナログデジタル変換器(ADC2)108と、第2クロック回路(CLK2)110とを備える。被測定発振器(DUT)102と、第1アナログデジタル変換器(ADC1)104と、第1クロック回路(CLK1)106と、第2アナログデジタル変換器(ADC2)108と、第2クロック回路(CLK2)110とは、ハードウェアで実現される。
さらに、位相雑音計測装置100は、第1デジタルダウンコンバージョン(DDC: Digital Down Conversion)112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部(FFT: Fast Fourier Transform)116と、第2高速フーリエ変換部118と、加算器120とを備える。第1デジタルダウンコンバージョン112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と、加算器120とは、FPGA(Field Programmable Gate Array)などのハードウェア又はソフトウェアをコンピュータに実行させることによって実現される。
被測定発振器(DUT)102は、信号を出力する。被測定発振器102が出力した信号は、パワースプリッタ103へ出力される。
パワースプリッタ103は、被測定発振器102と接続される。パワースプリッタ103は、被測定発振器(DUT)102が出力した信号を取得し、取得した信号を、二分岐する。パワースプリッタ103が、二分岐した信号の各々は、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とへ出力される。
第1クロック回路106は、第1アナログデジタル変換器104と接続される。第1クロック回路106は、クロック信号(以下「第1クロック信号」という)を生成し、生成した第1クロック信号を、第1アナログデジタル変換器104へ出力する。
第2クロック回路110は、第2アナログデジタル変換器108と接続される。第2クロック回路110は、クロック信号(以下「第2クロック信号」という)を生成し、生成した第2クロック信号を、第2アナログデジタル変換器108へ出力する。
ここで、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とは一致し、第1クロック信号の位相雑音成分と、第2クロック信号の位相雑音成分とが一致しないように制御されている。換言すれば、第1クロック信号の位相揺らぎと、第2クロック信号の位相揺らぎとが相関を持たないように制御されている。さらに、第1クロック信号の周波数成分と、第2クロック信号の2周波数成分とが、位相雑音測定の最低周波数以下に制御されている。例えば、第1クロック信号は、第1原子時計に基づいて生成され、第2クロック信号は、第1原子時計とは異なる第2原子時計によって生成されている。つまり、第1クロック信号と、第2クロック信号とは、異なる原振から取得される。
パワースプリッタ103は、被測定発振器102と接続される。パワースプリッタ103は、被測定発振器(DUT)102が出力した信号を取得し、取得した信号を、二分岐する。パワースプリッタ103が、二分岐した信号の各々は、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とへ出力される。
第1クロック回路106は、第1アナログデジタル変換器104と接続される。第1クロック回路106は、クロック信号(以下「第1クロック信号」という)を生成し、生成した第1クロック信号を、第1アナログデジタル変換器104へ出力する。
第2クロック回路110は、第2アナログデジタル変換器108と接続される。第2クロック回路110は、クロック信号(以下「第2クロック信号」という)を生成し、生成した第2クロック信号を、第2アナログデジタル変換器108へ出力する。
ここで、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とは一致し、第1クロック信号の位相雑音成分と、第2クロック信号の位相雑音成分とが一致しないように制御されている。換言すれば、第1クロック信号の位相揺らぎと、第2クロック信号の位相揺らぎとが相関を持たないように制御されている。さらに、第1クロック信号の周波数成分と、第2クロック信号の2周波数成分とが、位相雑音測定の最低周波数以下に制御されている。例えば、第1クロック信号は、第1原子時計に基づいて生成され、第2クロック信号は、第1原子時計とは異なる第2原子時計によって生成されている。つまり、第1クロック信号と、第2クロック信号とは、異なる原振から取得される。
第1アナログデジタル変換器104は、パワースプリッタ103と接続される。第1アナログデジタル変換器104は、パワースプリッタ103が出力した信号を、第1クロック回路106が出力した第1クロックに基づいてサンプリングする。第1アナログデジタル変換器104は、サンプリングすることによって、離散データ(以下「デジタル信号」という)に変換する。第1アナログデジタル変換器104は、サンプリングすることによって得られた第1デジタル信号を、第1デジタルダウンコンバージョン112へ出力する。
第1デジタルダウンコンバージョン112は、第1アナログデジタル変換器104と接続される。第1デジタルダウンコンバージョン112は、第1アナログデジタル変換器104が出力した第1デジタル信号を取得し、取得した第1デジタル信号に対してデジタル演算処理を行う。本実施形態では、第1デジタルダウンコンバージョン112は、第1デジタル信号に対してダウンコンバージョン方式で処理する場合について説明を続ける。第1デジタルダウンコンバージョン112が、第1デジタル信号に対してダウンコンバージョン方式で処理することによって、位相雑音が得られる。ここで、第1デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音は、ベースバンド信号である。以下、第1デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音を、第1ベースバンド信号と呼ぶ。第1デジタルダウンコンバージョン112が導出した第1ベースバンド信号は、第1高速フーリエ変換部116に出力される。
第1高速フーリエ変換部116は、第1デジタルダウンコンバージョン112と接続される。第1高速フーリエ変換部116は、第1デジタルダウンコンバージョン112が出力した第1ベースバンド信号を取得し、取得した第1ベースバンド信号を、高速フーリエ変換する。第1高速フーリエ変換部116は、高速フーリエ変換した第1ベースバンド信号を、加算器120へ出力する。
第1デジタルダウンコンバージョン112は、第1アナログデジタル変換器104と接続される。第1デジタルダウンコンバージョン112は、第1アナログデジタル変換器104が出力した第1デジタル信号を取得し、取得した第1デジタル信号に対してデジタル演算処理を行う。本実施形態では、第1デジタルダウンコンバージョン112は、第1デジタル信号に対してダウンコンバージョン方式で処理する場合について説明を続ける。第1デジタルダウンコンバージョン112が、第1デジタル信号に対してダウンコンバージョン方式で処理することによって、位相雑音が得られる。ここで、第1デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音は、ベースバンド信号である。以下、第1デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音を、第1ベースバンド信号と呼ぶ。第1デジタルダウンコンバージョン112が導出した第1ベースバンド信号は、第1高速フーリエ変換部116に出力される。
第1高速フーリエ変換部116は、第1デジタルダウンコンバージョン112と接続される。第1高速フーリエ変換部116は、第1デジタルダウンコンバージョン112が出力した第1ベースバンド信号を取得し、取得した第1ベースバンド信号を、高速フーリエ変換する。第1高速フーリエ変換部116は、高速フーリエ変換した第1ベースバンド信号を、加算器120へ出力する。
第2アナログデジタル変換器108は、パワースプリッタ103と接続される。第2アナログデジタル変換器108は、パワースプリッタ103が出力した信号を、第2クロック回路110が出力した第2クロックに基づいてサンプリングする。第2アナログデジタル変換器108は、サンプリングすることによって、離散データ(以下「デジタル信号」という)に変換する。第2アナログデジタル変換器108は、サンプリングすることによって得られた第2デジタル信号を、第2デジタルダウンコンバージョン114へ出力する。
第2デジタルダウンコンバージョン114は、第2アナログデジタル変換器108と接続される。第2デジタルダウンコンバージョン114は、第2アナログデジタル変換器108が出力した第2デジタル信号を取得し、取得した第2デジタル信号に対してデジタル演算処理を行う。本実施形態では、第2デジタルダウンコンバージョン114は、第2デジタル信号に対してダウンコンバージョン方式で処理する場合について説明を続ける。第2デジタルダウンコンバージョン114が、第2デジタル信号に対してダウンコンバージョン方式で処理することによって、位相雑音が得られる。ここで、第2デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音は、ベースバンド信号である。以下、第2デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音を、第2ベースバンド信号と呼ぶ。第2デジタルダウンコンバージョン114が導出した第2ベースバンド信号は、第2高速フーリエ変換部118に出力される。
第2高速フーリエ変換部118は、第2デジタルダウンコンバージョン114と接続される。第2高速フーリエ変換部118は、第2デジタルダウンコンバージョン114が出力した第2ベースバンド信号を取得し、取得した第2ベースバンド信号を、高速フーリエ変換する。第2高速フーリエ変換部118は、高速フーリエ変換した第2ベースバンド信号を、加算器120へ出力する。
第2デジタルダウンコンバージョン114は、第2アナログデジタル変換器108と接続される。第2デジタルダウンコンバージョン114は、第2アナログデジタル変換器108が出力した第2デジタル信号を取得し、取得した第2デジタル信号に対してデジタル演算処理を行う。本実施形態では、第2デジタルダウンコンバージョン114は、第2デジタル信号に対してダウンコンバージョン方式で処理する場合について説明を続ける。第2デジタルダウンコンバージョン114が、第2デジタル信号に対してダウンコンバージョン方式で処理することによって、位相雑音が得られる。ここで、第2デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音は、ベースバンド信号である。以下、第2デジタル信号に対してダウンコンバージョン方式で処理を行うことによって得られる位相雑音を、第2ベースバンド信号と呼ぶ。第2デジタルダウンコンバージョン114が導出した第2ベースバンド信号は、第2高速フーリエ変換部118に出力される。
第2高速フーリエ変換部118は、第2デジタルダウンコンバージョン114と接続される。第2高速フーリエ変換部118は、第2デジタルダウンコンバージョン114が出力した第2ベースバンド信号を取得し、取得した第2ベースバンド信号を、高速フーリエ変換する。第2高速フーリエ変換部118は、高速フーリエ変換した第2ベースバンド信号を、加算器120へ出力する。
加算器120は、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と接続される。加算器120は、第1高速フーリエ変換部116が出力した高速フーリエ変換した第1ベースバンド信号と、第2高速フーリエ変換部118が出力した高速フーリエ変換した第2ベースバンド信号とを取得する。加算器120は、取得した高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行う。加算器120は、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを、クロススペクトルの平均化を行った結果を出力する。
ここで、第1デジタルダウンコンバージョン112の詳細について説明する。
図2は、第1デジタルダウンコンバージョンの一例を示す図である。
デジタルダウンコンバージョン112は、乗算器202と、乗算器204と、数値制御発振器(Numerically controlled oscillator, NCO)206と、ローパスフィルタ(Low−pass filter: LPF)208と、ローパスフィルタ210と、演算部212とを備える。
図2は、第1デジタルダウンコンバージョンの一例を示す図である。
デジタルダウンコンバージョン112は、乗算器202と、乗算器204と、数値制御発振器(Numerically controlled oscillator, NCO)206と、ローパスフィルタ(Low−pass filter: LPF)208と、ローパスフィルタ210と、演算部212とを備える。
第1アナログデジタル変換器104が出力した第1デジタル信号は、乗算器202と、乗算器204とへ出力される。
数値制御発振器206は、乗算器202と、乗算器204と接続される。数値制御発振器206は、被測定発振器102と同一の周波数の信号を、乗算器202と、乗算器204とへ出力する。
乗算器202は、第1アナログデジタル変換器104と接続される。乗算器202は、第1アナログデジタル変換器104が出力した第1デジタル信号を取得し、取得した第1デジタル信号を、数値制御発振器206が出力する信号で、直交変調する。乗算器202は、第1デジタル信号を直交変調することによって得られた同相(Inphase)成分の信号を、ローパスフィルタ208へ出力する。
ローパスフィルタ208は、乗算器202と接続される。ローパスフィルタ208は、乗算器202が出力した同相成分の信号を取得し、取得した同相成分の信号の低域周波数のみを通過させる。ローパスフィルタ208を通過した同相成分の信号は、演算部212へ出力される。
数値制御発振器206は、乗算器202と、乗算器204と接続される。数値制御発振器206は、被測定発振器102と同一の周波数の信号を、乗算器202と、乗算器204とへ出力する。
乗算器202は、第1アナログデジタル変換器104と接続される。乗算器202は、第1アナログデジタル変換器104が出力した第1デジタル信号を取得し、取得した第1デジタル信号を、数値制御発振器206が出力する信号で、直交変調する。乗算器202は、第1デジタル信号を直交変調することによって得られた同相(Inphase)成分の信号を、ローパスフィルタ208へ出力する。
ローパスフィルタ208は、乗算器202と接続される。ローパスフィルタ208は、乗算器202が出力した同相成分の信号を取得し、取得した同相成分の信号の低域周波数のみを通過させる。ローパスフィルタ208を通過した同相成分の信号は、演算部212へ出力される。
乗算器204は、第1アナログデジタル変換器104と接続される。乗算器204は、第1アナログデジタル変換器104が出力した第1離散データを取得し、取得した第1デジタル信号を、数値制御発振器206が出力する信号で、直交変調する。乗算器202は、第1デジタル信号を直交変調することによって得られた直交(Quadrature)成分の信号を、ローパスフィルタ210へ出力する。
ローパスフィルタ210は、乗算器204と接続される。ローパスフィルタ210は、乗算器204が出力した直交成分の信号を取得し、取得した直交成分の信号の低域周波数のみを通過させる。ローパスフィルタ208を通過した直交成分の信号は、演算部212へ出力される。
演算部212は、ローパスフィルタ208と、ローパスフィルタ210と接続される。演算部212は、ローパスフィルタ208を通過した同相成分の信号と、ローパスフィルタ210を通過した直交成分の信号とを取得し、取得した同相成分の信号と、直交成分の信号とに基づいて、tan−1(Q/I)演算を行う。ここで、「I」は同相成分の信号であり、「Q」は直交成分の信号である。演算部212は、tan−1(Q/I)演算を行うことによって得られる位相を示す信号を、第1高速フーリエ変換部116へ出力する。
第2デジタルダウンコンバージョン114は、第1デジタルダウンコンバージョン112を適用できるため、ここでの説明は省略する。
ローパスフィルタ210は、乗算器204と接続される。ローパスフィルタ210は、乗算器204が出力した直交成分の信号を取得し、取得した直交成分の信号の低域周波数のみを通過させる。ローパスフィルタ208を通過した直交成分の信号は、演算部212へ出力される。
演算部212は、ローパスフィルタ208と、ローパスフィルタ210と接続される。演算部212は、ローパスフィルタ208を通過した同相成分の信号と、ローパスフィルタ210を通過した直交成分の信号とを取得し、取得した同相成分の信号と、直交成分の信号とに基づいて、tan−1(Q/I)演算を行う。ここで、「I」は同相成分の信号であり、「Q」は直交成分の信号である。演算部212は、tan−1(Q/I)演算を行うことによって得られる位相を示す信号を、第1高速フーリエ変換部116へ出力する。
第2デジタルダウンコンバージョン114は、第1デジタルダウンコンバージョン112を適用できるため、ここでの説明は省略する。
(位相雑音計測装置100の動作)
図3は、実施形態の位相雑音計測装置の動作の一例を示すフローチャートである。
(ステップS1)
被測定発振器102は、信号を出力する。ここで、被測定発振器102の位相雑音をφDUTと呼ぶ。
被測定発振器102が出力した信号は、パワースプリッタ103へ出力される。パワースプリッタ103は、被測定発振器102が出力した信号を取得し、取得した信号を、二分岐する。パワースプリッタ103が二分岐した信号の各々は、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とへ出力される。
(ステップS2)
第1アナログデジタル変換器104は、パワースプリッタ103が出力した信号を、第1クロック回路106が出力した第1クロックに基づいてサンプリングする。第1アナログデジタル変換器104は、サンプリングすることによって得られた第1デジタル信号を、第1デジタルダウンコンバージョン112へ出力する。ここで、第1クロックの位相雑音をφCLK1と呼び、第1アナログデジタル変換器104の位相雑音をφADC1と呼ぶ。
(ステップS3)
第2アナログデジタル変換器108は、パワースプリッタ103が出力した信号を、第2クロック回路110が出力した第2クロックに基づいてサンプリングする。第2アナログデジタル変換器108は、サンプリングすることによって得られた第2デジタル信号を、第2デジタルダウンコンバージョン114へ出力する。ここで、第2クロックの位相雑音をφCLK2と呼び、第2アナログデジタル変換器108の位相雑音をφADC2と呼ぶ。
図3は、実施形態の位相雑音計測装置の動作の一例を示すフローチャートである。
(ステップS1)
被測定発振器102は、信号を出力する。ここで、被測定発振器102の位相雑音をφDUTと呼ぶ。
被測定発振器102が出力した信号は、パワースプリッタ103へ出力される。パワースプリッタ103は、被測定発振器102が出力した信号を取得し、取得した信号を、二分岐する。パワースプリッタ103が二分岐した信号の各々は、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とへ出力される。
(ステップS2)
第1アナログデジタル変換器104は、パワースプリッタ103が出力した信号を、第1クロック回路106が出力した第1クロックに基づいてサンプリングする。第1アナログデジタル変換器104は、サンプリングすることによって得られた第1デジタル信号を、第1デジタルダウンコンバージョン112へ出力する。ここで、第1クロックの位相雑音をφCLK1と呼び、第1アナログデジタル変換器104の位相雑音をφADC1と呼ぶ。
(ステップS3)
第2アナログデジタル変換器108は、パワースプリッタ103が出力した信号を、第2クロック回路110が出力した第2クロックに基づいてサンプリングする。第2アナログデジタル変換器108は、サンプリングすることによって得られた第2デジタル信号を、第2デジタルダウンコンバージョン114へ出力する。ここで、第2クロックの位相雑音をφCLK2と呼び、第2アナログデジタル変換器108の位相雑音をφADC2と呼ぶ。
(ステップS4)
第1デジタルダウンコンバージョン112は、第1アナログデジタル変換器104が出力した第1デジタル信号を取得し、取得した第1デジタル信号に対してダウンコンバージョン方式で処理を行うことによって、第1ベースバンド信号を導出する。ここで、第1ベースバンド信号は、φDUTと、φCLK1と、φADC1とを有する。第1デジタルダウンコンバージョン112は、導出した第1ベースバンド信号を、第1高速フーリエ変換部116へ出力する。
(ステップS5)
第2デジタルダウンコンバージョン114は、第2アナログデジタル変換器108が出力した第2デジタル信号を取得し、取得した第2デジタル信号に対してダウンコンバージョン方式で処理を行うことによって、第2ベースバンド信号を導出する。ここで、第2ベースバンド信号は、φDUTと、φCLK2と、φADC2とを有する。第2デジタルダウンコンバージョン114は、導出した第2ベースバンド信号を、第2高速フーリエ変換部118へ出力する。
第1デジタルダウンコンバージョン112は、第1アナログデジタル変換器104が出力した第1デジタル信号を取得し、取得した第1デジタル信号に対してダウンコンバージョン方式で処理を行うことによって、第1ベースバンド信号を導出する。ここで、第1ベースバンド信号は、φDUTと、φCLK1と、φADC1とを有する。第1デジタルダウンコンバージョン112は、導出した第1ベースバンド信号を、第1高速フーリエ変換部116へ出力する。
(ステップS5)
第2デジタルダウンコンバージョン114は、第2アナログデジタル変換器108が出力した第2デジタル信号を取得し、取得した第2デジタル信号に対してダウンコンバージョン方式で処理を行うことによって、第2ベースバンド信号を導出する。ここで、第2ベースバンド信号は、φDUTと、φCLK2と、φADC2とを有する。第2デジタルダウンコンバージョン114は、導出した第2ベースバンド信号を、第2高速フーリエ変換部118へ出力する。
(ステップS6)
第1高速フーリエ変換部116は、第1デジタルダウンコンバージョン112が出力した第1ベースバンド信号を取得し、取得した第1ベースバンド信号を、高速フーリエ変換する。第1高速フーリエ変換部116は、高速フーリエ変換した第1ベースバンド信号を、加算器120へ出力する。高速フーリエ変換した第1ベースバンド信号は、φDUTと、φCLK1と、φADC1とを有する。
(ステップS7)
第2高速フーリエ変換部118は、第2デジタルダウンコンバージョン114が出力した第2ベースバンド信号を取得し、取得した第2ベースバンド信号を、高速フーリエ変換する。第2高速フーリエ変換部118は、高速フーリエ変換した第2ベースバンド信号を、加算器120へ出力する。高速フーリエ変換した第2ベースバンド信号は、φDUTと、φCLK2と、φADC2とを有する。
第1高速フーリエ変換部116は、第1デジタルダウンコンバージョン112が出力した第1ベースバンド信号を取得し、取得した第1ベースバンド信号を、高速フーリエ変換する。第1高速フーリエ変換部116は、高速フーリエ変換した第1ベースバンド信号を、加算器120へ出力する。高速フーリエ変換した第1ベースバンド信号は、φDUTと、φCLK1と、φADC1とを有する。
(ステップS7)
第2高速フーリエ変換部118は、第2デジタルダウンコンバージョン114が出力した第2ベースバンド信号を取得し、取得した第2ベースバンド信号を、高速フーリエ変換する。第2高速フーリエ変換部118は、高速フーリエ変換した第2ベースバンド信号を、加算器120へ出力する。高速フーリエ変換した第2ベースバンド信号は、φDUTと、φCLK2と、φADC2とを有する。
(ステップS8)
加算器120は、第1高速フーリエ変換部116が出力した高速フーリエ変換した第1ベースバンド信号と、第2高速フーリエ変換部118が出力した高速フーリエ変換した第2ベースバンド信号とを取得する。加算器120は、取得した高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行う。
ここで、前述したように、高速フーリエ変換した第1ベースバンド信号は、φDUTと、φCLK1と、φADC1とを有し、高速フーリエ変換した第2ベースバンド信号は、φDUTと、φCLK2と、φADC2とを有する。第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分とが、位相雑音測定の最低周波数以下に制御されているため、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行うことによって、φCLK1と、φADC1と、φCLK2と、φADC2とが除去される。つまり、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行うことによって、φDUTを測定できる。
ここで、第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分とが、位相雑音測定の最低周波数以下に制御されているとは、具体的には、被測定発振器102が出力する信号の周波数が1Hz以上且つ1MHz以下である場合には、第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分との間のずれが、0.1Hz以下に制御されていることである。換言すれば、第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分との間のずれが、被測定発振器102が出力する信号の周波数の1/10から1/100以下に制御されていることである。
加算器120は、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを、クロススペクトルの平均化を行った結果である位相雑音電力スペクトル密度SφDUTを出力する。
図3に示されるフローチャートにおいて、ステップS2とS3との処理を入れ替えてもよいし、ステップS4とS5との処理を入れ替えてもよいし、ステップS6とS7との処理を入れ替えてもよい。
加算器120は、第1高速フーリエ変換部116が出力した高速フーリエ変換した第1ベースバンド信号と、第2高速フーリエ変換部118が出力した高速フーリエ変換した第2ベースバンド信号とを取得する。加算器120は、取得した高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行う。
ここで、前述したように、高速フーリエ変換した第1ベースバンド信号は、φDUTと、φCLK1と、φADC1とを有し、高速フーリエ変換した第2ベースバンド信号は、φDUTと、φCLK2と、φADC2とを有する。第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分とが、位相雑音測定の最低周波数以下に制御されているため、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行うことによって、φCLK1と、φADC1と、φCLK2と、φADC2とが除去される。つまり、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを用いて、クロススペクトルの平均化を行うことによって、φDUTを測定できる。
ここで、第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分とが、位相雑音測定の最低周波数以下に制御されているとは、具体的には、被測定発振器102が出力する信号の周波数が1Hz以上且つ1MHz以下である場合には、第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分との間のずれが、0.1Hz以下に制御されていることである。換言すれば、第1クロック信号の第1周波数成分と、第2クロック信号の第2周波数成分との間のずれが、被測定発振器102が出力する信号の周波数の1/10から1/100以下に制御されていることである。
加算器120は、高速フーリエ変換した第1ベースバンド信号と、高速フーリエ変換した第2ベースバンド信号とを、クロススペクトルの平均化を行った結果である位相雑音電力スペクトル密度SφDUTを出力する。
図3に示されるフローチャートにおいて、ステップS2とS3との処理を入れ替えてもよいし、ステップS4とS5との処理を入れ替えてもよいし、ステップS6とS7との処理を入れ替えてもよい。
(位相雑音計測装置100による位相雑音の計測の結果)
図4は、位相雑音の計測結果の例1を示す図である。
図4は、周波数シンセサイザで、発振周波数5MHzの信号を発生させ、その信号の位相雑音を、位相雑音計測装置100によって、倍精度演算することによって計測した結果を示す。ここで、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とは、分解能が16bitであり、サンプリング周波数は20MHzである。図4には、比較のために、従来手法による結果も示す。
図4において、横軸はオフセット周波数[Hz]であり、縦軸は位相雑音[dBrad2/Hz]である。つまり、横軸の左端は発振周波数である5MHz±1Hzに該当し、横軸の右端は発振周波数である5MHz±1MHzに該当する。
図4によれば、本実施形態の位相雑音の測定結果(本実施形態の手法)と、従来手法の結果とがほぼ一致しているのが分かる。
図4は、位相雑音の計測結果の例1を示す図である。
図4は、周波数シンセサイザで、発振周波数5MHzの信号を発生させ、その信号の位相雑音を、位相雑音計測装置100によって、倍精度演算することによって計測した結果を示す。ここで、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とは、分解能が16bitであり、サンプリング周波数は20MHzである。図4には、比較のために、従来手法による結果も示す。
図4において、横軸はオフセット周波数[Hz]であり、縦軸は位相雑音[dBrad2/Hz]である。つまり、横軸の左端は発振周波数である5MHz±1Hzに該当し、横軸の右端は発振周波数である5MHz±1MHzに該当する。
図4によれば、本実施形態の位相雑音の測定結果(本実施形態の手法)と、従来手法の結果とがほぼ一致しているのが分かる。
図5は、位相雑音の計測結果の例2を示す図である。
図5は、図4において、本実施形態の手法と、従来手法とに加えて、本実施形態の手法と従来手法との差をプロットしたものである。
図5において、横軸はオフセット周波数[Hz]であり、縦軸は位相雑音スペクトル密度SφDUT[dBrad2/Hz]である。
図5によれば、本実施形態の手法と、従来手法の結果との差が零近傍であるのが分かる。
図4と図5とから、本実施形態の手法によって、従来手法と同等の結果が得られるのが分かる。
前述した実施形態では、位相雑音計測装置100が、第1クロック回路106と、第2クロックとを備える場合について説明したが、この例に限られない。例えば、第1クロックと、第2クロックとを備えることなく、第1クロックと、第2クロックとを受信する受信部を備えていてもよい。この場合、受信部は、少なくとの二台の異なるGPS衛星が送信するクロック信号を受信する。このクロック信号は、GPS衛星が送信する信号から再生された原振に同期した信号である。このように構成することによって、受信部は、異なる原振から生成されたクロック信号を取得できる。
受信部は、受信した異なるGPS衛星の各々が送信するクロック信号を、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とへ出力する。第1アナログデジタル変換器104は、受信部が出力したクロック信号を、第1クロックとして使用する。第2アナログデジタル変換器108は、受信部が出力したクロック信号を、第2クロックとして使用する。ここで、「クロック信号」は、「周波数」、「タイミング信号」と置き換えてもよい。
図5は、図4において、本実施形態の手法と、従来手法とに加えて、本実施形態の手法と従来手法との差をプロットしたものである。
図5において、横軸はオフセット周波数[Hz]であり、縦軸は位相雑音スペクトル密度SφDUT[dBrad2/Hz]である。
図5によれば、本実施形態の手法と、従来手法の結果との差が零近傍であるのが分かる。
図4と図5とから、本実施形態の手法によって、従来手法と同等の結果が得られるのが分かる。
前述した実施形態では、位相雑音計測装置100が、第1クロック回路106と、第2クロックとを備える場合について説明したが、この例に限られない。例えば、第1クロックと、第2クロックとを備えることなく、第1クロックと、第2クロックとを受信する受信部を備えていてもよい。この場合、受信部は、少なくとの二台の異なるGPS衛星が送信するクロック信号を受信する。このクロック信号は、GPS衛星が送信する信号から再生された原振に同期した信号である。このように構成することによって、受信部は、異なる原振から生成されたクロック信号を取得できる。
受信部は、受信した異なるGPS衛星の各々が送信するクロック信号を、第1アナログデジタル変換器104と、第2アナログデジタル変換器108とへ出力する。第1アナログデジタル変換器104は、受信部が出力したクロック信号を、第1クロックとして使用する。第2アナログデジタル変換器108は、受信部が出力したクロック信号を、第2クロックとして使用する。ここで、「クロック信号」は、「周波数」、「タイミング信号」と置き換えてもよい。
本実施形態の位相雑音計測装置100によれば、基準発振器を使用することなく、被測定発振器102の位相雑音を測定することができる。
また、位相雑音計測装置100によれば、そのサイズを小さくできる。基準発振器を一台使用した手法と、二台使用した手法とを比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とには、アナログデジタル変換器が四個必要である。
これに対して、本実施形態の位相雑音計測装置100は、アナログデジタル変換器が二個でよい。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100は、アナログデジタル変換器を二個減少させることができる。
また、位相雑音計測装置100によれば、その演算量を減少できる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とは、四チャネルのデジタルダウンコンバージョンと、二チャネルの減算が行われる。
これに対して、位相雑音計測装置100は、二チャネルのデジタルダウンコンバージョンが行われるが、減算は行われない。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100は、演算量を減少できる。
また、位相雑音計測装置100によれば、そのサイズを小さくできる。基準発振器を一台使用した手法と、二台使用した手法とを比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とには、アナログデジタル変換器が四個必要である。
これに対して、本実施形態の位相雑音計測装置100は、アナログデジタル変換器が二個でよい。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100は、アナログデジタル変換器を二個減少させることができる。
また、位相雑音計測装置100によれば、その演算量を減少できる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とは、四チャネルのデジタルダウンコンバージョンと、二チャネルの減算が行われる。
これに対して、位相雑音計測装置100は、二チャネルのデジタルダウンコンバージョンが行われるが、減算は行われない。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100は、演算量を減少できる。
(変形例)
実施形態の変形例の位相雑音計測装置100aについて説明する。
図6は、実施形態の変形例の位相雑音計測装置の一例を示す図である。
実施形態の変形例の位相雑音計測装置100aは、実施形態の位相雑音計測装置100と比較して、位相同期ループ(PLL: Phase Locked Loop)130を備える点で、実施形態と異なる。
実施形態の変形例の位相雑音計測装置100aは、被測定発振器102と、第1アナログデジタル変換器104と、第1クロック回路106と、第2アナログデジタル変換器108と、第2クロック回路110と、ミキサー121と、ローパスフィルタ122と、ループフィルタ126とを備える。被測定発振器102と、第1アナログデジタル変換器104と、第1クロック回路106と、第2アナログデジタル変換器108と、第2クロック回路110と、ミキサー121と、ローパスフィルタ122と、ループフィルタ126とは、ハードウェアで実現される。
さらに、位相雑音計測装置100aは、第1デジタルダウンコンバージョン112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と、加算器120とを備える。第1デジタルダウンコンバージョン112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と、加算器120とは、FPGAなどのハードウェア又はソフトウェアをコンピュータに実行させることによって実現される。
実施形態の変形例の位相雑音計測装置100aについて説明する。
図6は、実施形態の変形例の位相雑音計測装置の一例を示す図である。
実施形態の変形例の位相雑音計測装置100aは、実施形態の位相雑音計測装置100と比較して、位相同期ループ(PLL: Phase Locked Loop)130を備える点で、実施形態と異なる。
実施形態の変形例の位相雑音計測装置100aは、被測定発振器102と、第1アナログデジタル変換器104と、第1クロック回路106と、第2アナログデジタル変換器108と、第2クロック回路110と、ミキサー121と、ローパスフィルタ122と、ループフィルタ126とを備える。被測定発振器102と、第1アナログデジタル変換器104と、第1クロック回路106と、第2アナログデジタル変換器108と、第2クロック回路110と、ミキサー121と、ローパスフィルタ122と、ループフィルタ126とは、ハードウェアで実現される。
さらに、位相雑音計測装置100aは、第1デジタルダウンコンバージョン112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と、加算器120とを備える。第1デジタルダウンコンバージョン112と、第2デジタルダウンコンバージョン114と、第1高速フーリエ変換部116と、第2高速フーリエ変換部118と、加算器120とは、FPGAなどのハードウェア又はソフトウェアをコンピュータに実行させることによって実現される。
第1クロック回路106は、第1アナログデジタル変換器104と、ミキサー121と接続される。第1クロック回路106は、第1クロック信号を、第1アナログデジタル変換器104へ出力するとともに、ミキサー121へ出力する。
第2クロック回路110は、第2アナログデジタル変換器108と、ミキサー121と接続される。第2クロック回路110は、第2クロック信号を、第2アナログデジタル変換器108へ出力するとともに、ミキサー121へ出力する。
ミキサー121は、第1クロック回路106が出力した第1クロック信号と、第2クロック回路110が出力した第2クロック信号とを取得し、取得した第1クロック信号と、第2クロック信号とに基づいて、信号を発生する。具体的には、ミキサー121は、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とを比較し、第1クロック信号の周波数成分と、第2クロック信号の周波数成分との差に応じた誤差信号を発生する。ミキサー121は、発生した誤差信号を、ローパスフィルタ122へ出力する。
ローパスフィルタ122は、ミキサー121が出力した誤差信号を取得し、取得した誤差信号の低域周波数のみを通過させる。ローパスフィルタ122を通過した誤差信号は、ループフィルタ126へ出力される。
ループフィルタ126は、ローパスフィルタ122が出力した誤差信号を平滑化し、平滑化した誤差信号を、第2クロック回路110へ出力する。
第2クロック回路110は、ループフィルタ126が出力した誤差信号に基づいて、第2クロックの周波数成分を制御する。つまり、第2クロック回路110は、ループフィルタ126が出力した誤差信号に基づいて、第1クロックの周波数成分と一致するように、第2クロックの周波数成分を制御する。
位相雑音計測装置100aの動作は、図3を参照して説明した実施形態の位相雑音計測装置100の動作を適用できる。
位相雑音計測装置100aの処理の結果は、図4と、図5とを参照して説明した実施形態の位相雑音計測装置100aの処理の結果を適用できる。
前述した実施形態の変形例では、ミキサー121が、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とを比較し、第1クロック信号の周波数成分と、第2クロック信号の周波数成分との差に応じた誤差信号を発生する場合について説明したが、この例に限られない。例えば、ミキサー121が、第1クロック信号の位相成分と、第2クロック信号の位相成分とを比較し、第1クロック信号の位相成分と、第2クロック信号の位相成分との差に応じた誤差信号を発生するようにしてもよい。
第2クロック回路110は、第2アナログデジタル変換器108と、ミキサー121と接続される。第2クロック回路110は、第2クロック信号を、第2アナログデジタル変換器108へ出力するとともに、ミキサー121へ出力する。
ミキサー121は、第1クロック回路106が出力した第1クロック信号と、第2クロック回路110が出力した第2クロック信号とを取得し、取得した第1クロック信号と、第2クロック信号とに基づいて、信号を発生する。具体的には、ミキサー121は、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とを比較し、第1クロック信号の周波数成分と、第2クロック信号の周波数成分との差に応じた誤差信号を発生する。ミキサー121は、発生した誤差信号を、ローパスフィルタ122へ出力する。
ローパスフィルタ122は、ミキサー121が出力した誤差信号を取得し、取得した誤差信号の低域周波数のみを通過させる。ローパスフィルタ122を通過した誤差信号は、ループフィルタ126へ出力される。
ループフィルタ126は、ローパスフィルタ122が出力した誤差信号を平滑化し、平滑化した誤差信号を、第2クロック回路110へ出力する。
第2クロック回路110は、ループフィルタ126が出力した誤差信号に基づいて、第2クロックの周波数成分を制御する。つまり、第2クロック回路110は、ループフィルタ126が出力した誤差信号に基づいて、第1クロックの周波数成分と一致するように、第2クロックの周波数成分を制御する。
位相雑音計測装置100aの動作は、図3を参照して説明した実施形態の位相雑音計測装置100の動作を適用できる。
位相雑音計測装置100aの処理の結果は、図4と、図5とを参照して説明した実施形態の位相雑音計測装置100aの処理の結果を適用できる。
前述した実施形態の変形例では、ミキサー121が、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とを比較し、第1クロック信号の周波数成分と、第2クロック信号の周波数成分との差に応じた誤差信号を発生する場合について説明したが、この例に限られない。例えば、ミキサー121が、第1クロック信号の位相成分と、第2クロック信号の位相成分とを比較し、第1クロック信号の位相成分と、第2クロック信号の位相成分との差に応じた誤差信号を発生するようにしてもよい。
本実施形態の変形例の位相雑音計測装置100aによれば、基準発振器を使用することなく、被測定発振器102の位相雑音を測定することができる。
また、位相雑音計測装置100aによれば、そのサイズを小さくできる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した手法と、二台使用した位相雑音計測装置には、アナログデジタル変換器が四個必要である。
これに対して、本実施形態の位相雑音計測装置100は、アナログデジタル変換器が二個でよい。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100aは、アナログデジタル変換器を二個減少させることができる。
また、位相雑音計測装置100aによれば、その演算量を減少できる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とは、四チャネルのデジタルダウンコンバージョンと、二チャネルの減算が行われる。
これに対して、位相雑音計測装置100は、二チャネルのデジタルダウンコンバージョンが行われるが、減算は行われない。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100は、演算量を減少できる。
さらに、位相雑音計測装置100aによれば、PLL130を備えることによって、第1クロック回路106が出力する第1クロックの周波数成分と、第2クロック回路110が出力する第2クロックの周波数成分とを一致させることができる。
また、位相雑音計測装置100aによれば、そのサイズを小さくできる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した手法と、二台使用した位相雑音計測装置には、アナログデジタル変換器が四個必要である。
これに対して、本実施形態の位相雑音計測装置100は、アナログデジタル変換器が二個でよい。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100aは、アナログデジタル変換器を二個減少させることができる。
また、位相雑音計測装置100aによれば、その演算量を減少できる。基準発振器を一台使用した手法と、二台使用した手法と比較する。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置とは、四チャネルのデジタルダウンコンバージョンと、二チャネルの減算が行われる。
これに対して、位相雑音計測装置100は、二チャネルのデジタルダウンコンバージョンが行われるが、減算は行われない。基準発振器を一台使用した位相雑音計測装置と、二台使用した位相雑音計測装置と比較して、位相雑音計測装置100は、演算量を減少できる。
さらに、位相雑音計測装置100aによれば、PLL130を備えることによって、第1クロック回路106が出力する第1クロックの周波数成分と、第2クロック回路110が出力する第2クロックの周波数成分とを一致させることができる。
<構成例>
一構成例として、第1クロック信号に基づいて、位相雑音を有する発振器(実施形態では「被測定発振器」)の信号を第1デジタル信号に変換する第1アナログデジタル変換部(実施形態では「第1アナログデジタル変換器」)と、第2クロック信号に基づいて、発振器の信号を第2デジタル信号に変換する第2アナログデジタル変換部(実施形態では「第2アナログデジタル変換器」)と、第1デジタル信号を、ダウンコンバージョン方式で処理することで、第1ベースバンド信号に変換する第1ダウンコンバージョンと、第2デジタル信号を、ダウンコンバージョン方式で処理することで、第2ベースバンド信号に変換する第2ダウンコンバージョンと、第1ベースバンド信号を高速フーリエ変換する第1高速フーリエ変換部と、第2ベースバンド信号を高速フーリエ変換する第2高速フーリエ変換部と、第1高速フーリエ変換部が出力した第1信号と、第2高速フーリエ変換部が出力した第2信号とを平均化する平均化部(実施形態では「加算器」)とを備え、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とが一致し、第1クロック信号の位相雑音成分と、第2クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置。
一構成例として、第1クロック信号は、第1原子時計に基づいて生成され、第2クロック信号は、第1原子時計とは異なる第2原子時計に基づいて生成される。
一構成例として、第1クロック信号を生成する第1クロック回路と、第2クロック信号を生成する第2クロック回路と、第1クロック信号と第2クロック信号との周波数又は位相の差分を検出し、検出した周波数又は位相の差分である誤差信号を出力するミキサーと、ミキサーが出力した誤差信号を平滑化するループフィルタとを備え、第2クロック回路は、ループフィルタが平滑化した誤差信号に基づいて、第2クロック信号を生成する。
一構成例として、第1クロック信号と第2クロック信号を受信する受信部を備え、第1アナログデジタル変換部は、受信部が受信した第1クロック信号に基づいて、発振器の信号を第1デジタル信号に変換し、第2アナログデジタル変換部は、受信部が受信した第2クロック信号に基づいて、発振器の信号を第2デジタル信号に変換する。
一構成例として、第1クロック信号に基づいて、位相雑音を有する発振器(実施形態では「被測定発振器」)の信号を第1デジタル信号に変換する第1アナログデジタル変換部(実施形態では「第1アナログデジタル変換器」)と、第2クロック信号に基づいて、発振器の信号を第2デジタル信号に変換する第2アナログデジタル変換部(実施形態では「第2アナログデジタル変換器」)と、第1デジタル信号を、ダウンコンバージョン方式で処理することで、第1ベースバンド信号に変換する第1ダウンコンバージョンと、第2デジタル信号を、ダウンコンバージョン方式で処理することで、第2ベースバンド信号に変換する第2ダウンコンバージョンと、第1ベースバンド信号を高速フーリエ変換する第1高速フーリエ変換部と、第2ベースバンド信号を高速フーリエ変換する第2高速フーリエ変換部と、第1高速フーリエ変換部が出力した第1信号と、第2高速フーリエ変換部が出力した第2信号とを平均化する平均化部(実施形態では「加算器」)とを備え、第1クロック信号の周波数成分と、第2クロック信号の周波数成分とが一致し、第1クロック信号の位相雑音成分と、第2クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置。
一構成例として、第1クロック信号は、第1原子時計に基づいて生成され、第2クロック信号は、第1原子時計とは異なる第2原子時計に基づいて生成される。
一構成例として、第1クロック信号を生成する第1クロック回路と、第2クロック信号を生成する第2クロック回路と、第1クロック信号と第2クロック信号との周波数又は位相の差分を検出し、検出した周波数又は位相の差分である誤差信号を出力するミキサーと、ミキサーが出力した誤差信号を平滑化するループフィルタとを備え、第2クロック回路は、ループフィルタが平滑化した誤差信号に基づいて、第2クロック信号を生成する。
一構成例として、第1クロック信号と第2クロック信号を受信する受信部を備え、第1アナログデジタル変換部は、受信部が受信した第1クロック信号に基づいて、発振器の信号を第1デジタル信号に変換し、第2アナログデジタル変換部は、受信部が受信した第2クロック信号に基づいて、発振器の信号を第2デジタル信号に変換する。
以上、本発明の実施形態と、実施形態の変形例について図面を参照して詳述してきたが、具体的な構成はこの実施形態と、実施形態の変形例とに限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
また、上述した位相雑音計測装置100、位相雑音計測装置100aの機能を実現するためのコンピュータプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行するようにしてもよい。なお、ここでいう「コンピュータシステム」とは、OSや周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ROM、フラッシュメモリ等の書き込み可能な不揮発性メモリ、DVD(Digital Versatile Disk)等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
また、上述した位相雑音計測装置100、位相雑音計測装置100aの機能を実現するためのコンピュータプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行するようにしてもよい。なお、ここでいう「コンピュータシステム」とは、OSや周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ROM、フラッシュメモリ等の書き込み可能な不揮発性メモリ、DVD(Digital Versatile Disk)等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ(例えばDRAM(Dynamic Random Access Memory))のように、一定時間プログラムを保持しているものも含むものとする。
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク(通信網)や電話回線等の通信回線(通信線)のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。
さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル(差分プログラム)であっても良い。
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク(通信網)や電話回線等の通信回線(通信線)のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。
さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル(差分プログラム)であっても良い。
100、100a…位相雑音計測装置、102…被測定発振器、104…第1アナログデジタル変換器、106…第1クロック回路、108…第2アナログデジタル変換器、110…第2クロック回路、112…第1デジタルダウンコンバージョン、114…第2デジタルダウンコンバージョン、116…第1高速フーリエ変換部、118…第2高速フーリエ変換部、120…加算器、121…ミキサー、122…ローパスフィルタ、126…ループフィルタ、130…PLL、202…乗算器、204…乗算器、206…数値制御発振器、208…ローパスフィルタ、210…ローパスフィルタ、212…演算部
Claims (5)
- 第1クロック信号に基づいて、位相雑音を有する発振器の信号を第1デジタル信号に変換する第1アナログデジタル変換部と、
第2クロック信号に基づいて、前記発振器の前記信号を第2デジタル信号に変換する第2アナログデジタル変換部と、
前記第1デジタル信号を、ダウンコンバージョン方式で処理することで、第1ベースバンド信号に変換する第1ダウンコンバージョンと、
前記第2デジタル信号を、ダウンコンバージョン方式で処理することで、第2ベースバンド信号に変換する第2ダウンコンバージョンと、
前記第1ベースバンド信号を高速フーリエ変換する第1高速フーリエ変換部と、
前記第2ベースバンド信号を高速フーリエ変換する第2高速フーリエ変換部と、
第1高速フーリエ変換部が出力した第1信号と、前記第2高速フーリエ変換部が出力した第2信号とを平均化する平均化部と
を備え、
前記第1クロック信号の周波数成分と、前記第2クロック信号の周波数成分とが一致し、前記第1クロック信号の位相雑音成分と、前記第2クロック信号の位相雑音成分とが一致しないように制御されている、位相雑音計測装置。 - 前記第1クロック信号は、第1原子時計に基づいて生成され、
前記第2クロック信号は、前記第1原子時計とは異なる第2原子時計に基づいて生成される、請求項1に記載の位相雑音計測装置。 - 前記第1クロック信号を生成する第1クロック回路と、
前記第2クロック信号を生成する第2クロック回路と、
前記第1クロック信号と前記第2クロック信号との周波数又は位相の差分を検出し、検出した前記周波数又は前記位相の前記差分である誤差信号を出力するミキサーと、
前記ミキサーが出力した前記誤差信号を平滑化するループフィルタと
を備え、
前記第2クロック回路は、前記ループフィルタが平滑化した前記誤差信号に基づいて、前記第2クロック信号を生成する、請求項1又は請求項2に記載の位相雑音計測装置。 - 前記第1クロック信号と前記第2クロック信号を受信する受信部
を備え、
前記第1アナログデジタル変換部は、前記受信部が受信した前記第1クロック信号に基づいて、前記発振器の前記信号を前記第1デジタル信号に変換し、
前記第2アナログデジタル変換部は、前記受信部が受信した前記第2クロック信号に基づいて、前記発振器の前記信号を前記第2デジタル信号に変換する、請求項1又は請求項2に記載の位相雑音計測装置。 - 位相雑音計測装置のコンピュータが実行する位相雑音計測方法であって、
第1クロック信号に基づいて、位相雑音を有する発振器の信号を第1デジタル信号に変換するステップと、
第2クロック信号に基づいて、前記発振器の前記信号を第2デジタル信号に変換するステップと、
前記第1デジタル信号を、ダウンコンバージョン方式で処理することで、第1ベースバンド信号に変換するステップと、
前記第2デジタル信号を、ダウンコンバージョン方式で処理することで、第2ベースバンド信号に変換するステップと、
前記第1ベースバンド信号を高速フーリエ変換することで第1信号を生成するステップと、
前記第2ベースバンド信号を高速フーリエ変換することで第2信号を生成するステップと、
前記第1信号と、前記第2信号とを平均化するステップと
を有し、
前記第1クロック信号の周波数成分と、前記第2クロック信号の周波数成分とが一致し、前記第1クロック信号の位相雑音成分と、前記第2クロック信号の第相雑音成分とが一致しないように制御されている、位相雑音計測方法。
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JP2019044951A JP2020148544A (ja) | 2019-03-12 | 2019-03-12 | 位相雑音計測装置、および位相雑音計測方法 |
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JP2019044951A Pending JP2020148544A (ja) | 2019-03-12 | 2019-03-12 | 位相雑音計測装置、および位相雑音計測方法 |
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Cited By (1)
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CN113659931A (zh) * | 2021-08-16 | 2021-11-16 | 南京国睿安泰信科技股份有限公司 | 一种在低速时钟下对高速信号的下变频处理系统和方法 |
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2019
- 2019-03-12 JP JP2019044951A patent/JP2020148544A/ja active Pending
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CN113659931A (zh) * | 2021-08-16 | 2021-11-16 | 南京国睿安泰信科技股份有限公司 | 一种在低速时钟下对高速信号的下变频处理系统和方法 |
CN113659931B (zh) * | 2021-08-16 | 2024-01-09 | 南京国睿安泰信科技股份有限公司 | 一种在低速时钟下对高速信号的下变频处理系统和方法 |
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