JP2020145241A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。 Embodiments of the present invention relate to semiconductor devices and methods for manufacturing them.
近年、様々な構造の３次元メモリが提案されている。３次元メモリの構造を決定する際には、どのような構造を採用すれば３次元メモリのメモリセルを好適に動作させることができるかが問題となる。 In recent years, three-dimensional memories having various structures have been proposed. When determining the structure of the three-dimensional memory, the problem is what kind of structure should be adopted so that the memory cells of the three-dimensional memory can be operated suitably.
３次元メモリのメモリセルを好適に動作させることが可能な半導体装置およびその製造方法を提供する。 A semiconductor device capable of suitably operating a memory cell of a three-dimensional memory and a method for manufacturing the same are provided.
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延びる複数の半導体層とを備える。前記装置はさらに、前記複数の半導体層の側面に設けられた複数の電荷蓄積層と、前記複数の電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層とを備える。 According to one embodiment, the semiconductor device is a plurality of semiconductor devices provided on the substrate, separated from each other in the first direction perpendicular to the surface of the substrate, and extending in the second direction parallel to the surface of the substrate. It is provided with a semiconductor layer of. The device is further provided on a plurality of charge storage layers provided on the side surfaces of the plurality of semiconductor layers and on the side surfaces of the plurality of charge storage layers, separated from each other in the second direction, and extends in the first direction. It is provided with a plurality of electrode layers.
以下、本発明の実施形態を、図面を参照して説明する。図１から図１２において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In FIGS. 1 to 12, the same or similar configurations are designated by the same reference numerals, and redundant description will be omitted.
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１(ａ)と図１(ｂ)はそれぞれ、本実施形態の半導体装置の縦断面と横断面とを示している。図１(ｂ)は、図１(ａ)のＡ−Ａ’線上の横断面を示している。図１(ａ)は、図１(ｂ)のＢ−Ｂ’線上の縦断面を示している。本実施形態の半導体装置は、例えば３次元メモリである。
(First Embodiment)
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device of the first embodiment. 1 (a) and 1 (b) show a vertical cross section and a horizontal cross section of the semiconductor device of the present embodiment, respectively. FIG. 1B shows a cross section of FIG. 1A on the line AA'. FIG. 1 (a) shows a vertical cross section on the line BB'of FIG. 1 (b). The semiconductor device of this embodiment is, for example, a three-dimensional memory.
本実施形態の半導体装置は、基板１と、基板１上に交互に積層された複数の絶縁層２および複数のチャネル半導体層３とを備えている。これらの絶縁層２およびチャネル半導体層３のうち、図１(ａ)は、２つの絶縁層２と１つのチャネル半導体層３とを示している。 The semiconductor device of the present embodiment includes a substrate 1, a plurality of insulating layers 2 alternately laminated on the substrate 1, and a plurality of channel semiconductor layers 3. Of these insulating layer 2 and channel semiconductor layer 3, FIG. 1A shows two insulating layers 2 and one channel semiconductor layer 3.
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１(ａ)と図１(ｂ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｙ方向は第２方向の例である。 The substrate 1 is, for example, a semiconductor substrate such as a Si (silicon) substrate. 1 (a) and 1 (b) show the X and Y directions parallel to the surface of the substrate 1 and perpendicular to each other, and the Z direction perpendicular to the surface of the substrate 1. In the present specification, the + Z direction is treated as an upward direction, and the −Z direction is treated as a downward direction. The −Z direction may or may not coincide with the direction of gravity. The Z direction is an example of the first direction, and the Y direction is an example of the second direction.
上記の複数の絶縁層２は、Ｚ方向に互いに離間しており、Ｙ方向に延びている。これらの絶縁層２は例えば、ＳｉＯ２膜（シリコン酸化膜）であり、３０ｎｍ程度の膜厚を有している。 The plurality of insulating layers 2 are separated from each other in the Z direction and extend in the Y direction. These insulating layers 2 are, for example, a SiO 2 film (silicon oxide film) and have a film thickness of about 30 nm.
上記の複数のチャネル半導体層３も、Ｚ方向に互いに離間しており、Ｙ方向に延びている。これらのチャネル半導体層３は例えば、Ｓｉ層であり、２０ｎｍ程度の膜厚を有している。当該Ｓｉ層は、単結晶Ｓｉ層でも多結晶Ｓｉ層でもよい。当該Ｓｉ層は例えば、ボロン（Ｂ）を含むｐ型Ｓｉ層、または、リン（Ｐ）またはヒ素（Ａｓ）を含むｎ型Ｓｉ層である。図１(ｂ)は、Ｙ方向に延びる１本のチャネル半導体層３を示している。 The plurality of channel semiconductor layers 3 are also separated from each other in the Z direction and extend in the Y direction. These channel semiconductor layers 3 are, for example, Si layers and have a film thickness of about 20 nm. The Si layer may be a single crystal Si layer or a polycrystalline Si layer. The Si layer is, for example, a p-type Si layer containing boron (B) or an n-type Si layer containing phosphorus (P) or arsenic (As). FIG. 1B shows one channel semiconductor layer 3 extending in the Y direction.
本実施形態の半導体装置はさらに、複数のチャネル半導体層３の側面に順に形成された複数のトンネル絶縁膜４および複数の電荷蓄積層５と、複数の絶縁層２の側面やこれらの電荷蓄積層５の側面に順に形成された複数のブロック絶縁膜６および複数の電極層７とを備えている。これらのトンネル絶縁膜４、電荷蓄積層５、ブロック絶縁膜６、および電極層７のうち、図１(ａ)と図１(ｂ)は、１つのトンネル絶縁膜４、１つの電荷蓄積層５、１つのブロック絶縁膜６、および１つの電極層７を示している。 Further, the semiconductor device of the present embodiment includes a plurality of tunnel insulating films 4 and a plurality of charge storage layers 5 formed in order on the side surfaces of the plurality of channel semiconductor layers 3, a plurality of side surfaces of the insulating layer 2, and these charge storage layers. A plurality of block insulating films 6 and a plurality of electrode layers 7 formed in order on the side surface of the 5 are provided. Of these tunnel insulating film 4, charge storage layer 5, block insulating film 6, and electrode layer 7, FIGS. 1 (a) and 1 (b) are one tunnel insulating film 4 and one charge storage layer 5. One block insulating film 6 and one electrode layer 7 are shown.
上記の複数の電極層７は、Ｙ方向に互いに離間しており、Ｚ方向に延びている。これらの電極層７は例えば、ＴｉＮ膜（チタン窒化膜）とＷ層（タングステン層）とを含む金属層であり、ワード線（制御電極）として機能する。図１(ａ)は、Ｚ方向に延びる１本の電極層７を示している。 The plurality of electrode layers 7 are separated from each other in the Y direction and extend in the Z direction. These electrode layers 7 are, for example, metal layers including a TiN film (titanium nitride film) and a W layer (tungsten layer), and function as a word line (control electrode). FIG. 1A shows one electrode layer 7 extending in the Z direction.
上記の複数の電荷蓄積層５は、Ｙ方向に延びる複数のチャネル半導体層３と、Ｚ方向に延びる複数の電極層７との間に設けられており、具体的には、これらのチャネル半導体層３とこれらの電極層７とが交差する位置に２次元アレイ状に設けられている。図１(ａ)と図１(ｂ)は、１本のチャネル半導体層３と１本の電極層７とが交差する位置に設けられた１個の電荷蓄積層５を示している。このように、本実施形態の電荷蓄積層５は、クロスポイント型のアレイ状に配置されている。 The plurality of charge storage layers 5 are provided between the plurality of channel semiconductor layers 3 extending in the Y direction and the plurality of electrode layers 7 extending in the Z direction. Specifically, these channel semiconductor layers are provided. It is provided in a two-dimensional array at a position where 3 and these electrode layers 7 intersect. 1 (a) and 1 (b) show one charge storage layer 5 provided at a position where one channel semiconductor layer 3 and one electrode layer 7 intersect. As described above, the charge storage layers 5 of the present embodiment are arranged in a cross-point type array.
本実施形態の電荷蓄積層５は、チャネル半導体層３と同様に、Ｚ方向に互いに隣接する絶縁層２間に形成されている。図１(ａ)は、２本の絶縁層２間に形成された１本のチャネル半導体層３と１個の電荷蓄積層５とを示している。Ｚ方向に互いに隣接する電荷蓄積層５同士は、互いに電気的に絶縁されている。 The charge storage layer 5 of the present embodiment is formed between the insulating layers 2 adjacent to each other in the Z direction, similarly to the channel semiconductor layer 3. FIG. 1A shows one channel semiconductor layer 3 and one charge storage layer 5 formed between two insulating layers 2. The charge storage layers 5 adjacent to each other in the Z direction are electrically insulated from each other.
本実施形態では、各チャネル半導体層３の一側面に複数の電荷蓄積層５が形成されている。これらの電荷蓄積層５は、Ｙ方向に互いに隣接しており、互いに電気的に絶縁されている。このように、本実施形態では、Ｙ方向に互いに隣接する電荷蓄積層５同士や、Ｚ方向に互いに隣接する電荷蓄積層５同士が、互いに電気的に絶縁されている。 In the present embodiment, a plurality of charge storage layers 5 are formed on one side surface of each channel semiconductor layer 3. These charge storage layers 5 are adjacent to each other in the Y direction and are electrically insulated from each other. As described above, in the present embodiment, the charge storage layers 5 adjacent to each other in the Y direction and the charge storage layers 5 adjacent to each other in the Z direction are electrically insulated from each other.
電荷蓄積層５は、Ｓｉ層などの半導体層でもよいし、ＳｉＮ膜（シリコン窒化膜）のような絶縁膜でもよい。前者の場合、当該Ｓｉ層は例えば、ボロン（Ｂ）を含むｐ型多結晶Ｓｉ層、または、リン（Ｐ）またはヒ素（Ａｓ）を含むｎ型多結晶Ｓｉ層である。電荷蓄積層５およびチャネル半導体層３が共に不純物原子（ボロン原子、リン原子、またはヒ素原子）を含む不純物半導体層である場合、電荷蓄積層５中の不純物原子の濃度は、チャネル半導体層３中の不純物原子の濃度よりも高いことが望ましい。また、電荷蓄積層５は、金属原子を含む層でもよく、例えば、金属シリサイド層でもよい。電荷蓄積層５が半導体層や金属シリサイド層の場合、電荷蓄積層５は浮遊電極とも呼ばれる。電荷蓄積層５の膜厚は、例えば３０ｎｍ程度である。 The charge storage layer 5 may be a semiconductor layer such as a Si layer or an insulating film such as a SiN film (silicon nitride film). In the former case, the Si layer is, for example, a p-type polycrystalline Si layer containing boron (B) or an n-type polycrystalline Si layer containing phosphorus (P) or arsenic (As). When both the charge storage layer 5 and the channel semiconductor layer 3 are impurity semiconductor layers containing impurity atoms (boron atom, phosphorus atom, or arsenic atom), the concentration of the impurity atom in the charge storage layer 5 is in the channel semiconductor layer 3. It is desirable that the concentration is higher than the concentration of impurity atoms in. Further, the charge storage layer 5 may be a layer containing a metal atom, for example, a metal silicide layer. When the charge storage layer 5 is a semiconductor layer or a metal silicide layer, the charge storage layer 5 is also called a floating electrode. The film thickness of the charge storage layer 5 is, for example, about 30 nm.
上記の複数のブロック絶縁膜６は、複数の電荷蓄積層５と複数の電極層７との間に設けられ、Ｙ方向に互いに離間しており、Ｚ方向に延びている。ブロック絶縁膜６は、第２絶縁膜の例である。図１(ａ)は、Ｚ方向に延びる１本のブロック絶縁膜６を示している。各ブロック絶縁膜６は例えば、ＳｉＮ膜などの第１層６ａと、ＳｉＯ２膜などの第２層６ｂと、ＳｉＮ膜などの第３層６ｃとを含んでいる。第１層６ａ、第２層６ｂ、第３層６ｃの膜厚は例えば、それぞれ２ｎｍ程度、７ｎｍ程度、３ｎｍ程度である。ただし、各ブロック絶縁膜６を構成する層の種類は、これに限られるものではない。 The plurality of block insulating films 6 are provided between the plurality of charge storage layers 5 and the plurality of electrode layers 7, are separated from each other in the Y direction, and extend in the Z direction. The block insulating film 6 is an example of the second insulating film. FIG. 1A shows one block insulating film 6 extending in the Z direction. Each block insulating film 6 includes, for example, a first layer 6a such as a SiN film, a second layer 6b such as a SiO 2 film, and a third layer 6c such as a SiN film. The film thicknesses of the first layer 6a, the second layer 6b, and the third layer 6c are, for example, about 2 nm, about 7 nm, and about 3 nm, respectively. However, the types of layers constituting each block insulating film 6 are not limited to this.
上記の複数のトンネル絶縁膜４は、複数のチャネル半導体層３と複数の電荷蓄積層５との間に設けられ、Ｚ方向に互いに離間しており、Ｙ方向に延びている。トンネル絶縁膜４は、第１絶縁膜の例である。図１(ｂ)は、Ｙ方向に延びる１本のトンネル絶縁膜４を示している。本実施形態では、トンネル絶縁膜４の膜厚が、ブロック絶縁膜６の膜厚より薄く設定されている。トンネル絶縁膜４は例えば、ＳｉＯ２膜であり、７ｎｍ程度の膜厚を有している。 The plurality of tunnel insulating films 4 are provided between the plurality of channel semiconductor layers 3 and the plurality of charge storage layers 5, are separated from each other in the Z direction, and extend in the Y direction. The tunnel insulating film 4 is an example of the first insulating film. FIG. 1B shows one tunnel insulating film 4 extending in the Y direction. In the present embodiment, the film thickness of the tunnel insulating film 4 is set to be thinner than the film thickness of the block insulating film 6. The tunnel insulating film 4 is, for example, a SiO 2 film and has a film thickness of about 7 nm.
本実施形態の半導体装置はさらに、複数の絶縁層２の側面に形成された複数の絶縁膜８を備えている。これらの絶縁膜８のうち、図１(ｂ)は、２つの絶縁膜８を示している。 The semiconductor device of the present embodiment further includes a plurality of insulating films 8 formed on the side surfaces of the plurality of insulating layers 2. Of these insulating films 8, FIG. 1B shows two insulating films 8.
各絶縁膜８は、Ｙ方向に互いに隣接する電荷蓄積層５同士、ブロック絶縁膜６同士、および電極層７同士の間に設けられている。逆に言うと、各電荷蓄積層５、各ブロック絶縁膜６、および各電極層７は、図１(ｂ)に示すように、Ｙ方向に互いに隣接する絶縁膜８間に設けられている。絶縁膜８は、例えばＳｉＯ２膜である。 The insulating films 8 are provided between the charge storage layers 5 adjacent to each other in the Y direction, between the block insulating films 6, and between the electrode layers 7. Conversely, each charge storage layer 5, each block insulating film 6, and each electrode layer 7 are provided between the insulating films 8 adjacent to each other in the Y direction, as shown in FIG. 1 (b). The insulating film 8 is, for example, a SiO 2 film.
以上のように、図１(ａ)および図１(ｂ)は、１本のチャネル半導体層３と、１本の電極層７と、これらチャネル半導体層３と電極層７とが交差する位置に設けられた１個の電荷蓄積層５とを示している。これらは、この電荷蓄積層５に信号電荷を蓄積する１個のメモリセルを構成している。本実施形態の半導体装置は、電荷蓄積層５の個数と同じ個数のメモリセルを備えている。 As described above, FIGS. 1 (a) and 1 (b) are located at positions where one channel semiconductor layer 3, one electrode layer 7, and these channel semiconductor layers 3 and electrode layer 7 intersect. It shows one charge storage layer 5 provided. These constitute one memory cell that stores signal charges in the charge storage layer 5. The semiconductor device of this embodiment includes the same number of memory cells as the number of charge storage layers 5.
一般的な３次元メモリでは、基板上に複数の絶縁層と複数の電極層（ワード線）とが交互に積層されている。一方、本実施形態では、基板１上に複数の絶縁層２と複数のチャネル半導体層３とが交互に積層されている。前者の場合には、電極層を薄膜化すると、電極層の抵抗の上昇や電極層間の耐圧の低下が、電極層内の信号に遅延やリークなどの悪影響をもたらすことが問題となる。一方、後者の場合には、このような問題を抑制しつつチャネル半導体層３を薄膜化することができる。よって、本実施形態によれば、例えば基板１上に多数のチャネル半導体層３を積層して、半導体装置の集積度を向上させることが可能となる。 In a general three-dimensional memory, a plurality of insulating layers and a plurality of electrode layers (word lines) are alternately laminated on a substrate. On the other hand, in the present embodiment, the plurality of insulating layers 2 and the plurality of channel semiconductor layers 3 are alternately laminated on the substrate 1. In the former case, when the electrode layer is thinned, there is a problem that an increase in the resistance of the electrode layer and a decrease in the withstand voltage between the electrode layers have an adverse effect such as delay and leakage on the signal in the electrode layer. On the other hand, in the latter case, the channel semiconductor layer 3 can be thinned while suppressing such a problem. Therefore, according to the present embodiment, for example, a large number of channel semiconductor layers 3 can be laminated on the substrate 1 to improve the degree of integration of the semiconductor device.
図２は、第１実施形態の比較例の半導体装置の構造を示す断面図である。図２(ａ)と図２(ｂ)はそれぞれ、本比較例の半導体装置の縦断面と横断面とを示している。図２(ｂ)は、図２(ａ)のＣ−Ｃ’線上の横断面を示している。図２(ａ)は、図２(ｂ)のＤ−Ｄ’線上の縦断面を示している。 FIG. 2 is a cross-sectional view showing the structure of the semiconductor device of the comparative example of the first embodiment. 2 (a) and 2 (b) show a vertical cross section and a horizontal cross section of the semiconductor device of this comparative example, respectively. FIG. 2 (b) shows a cross section on the line CC'of FIG. 2 (a). FIG. 2A shows a vertical cross section on the DD'line of FIG. 2B.
本比較例の半導体装置は、基板１と、基板１上に交互に積層された複数の絶縁層２および複数のチャネル半導体層３とを備えている。これらの絶縁層２およびチャネル半導体層３のうち、図２(ａ)は、２つの絶縁層２と１つのチャネル半導体層３とを示している。 The semiconductor device of this comparative example includes a substrate 1, a plurality of insulating layers 2 alternately laminated on the substrate 1, and a plurality of channel semiconductor layers 3. Of these insulating layer 2 and channel semiconductor layer 3, FIG. 2A shows two insulating layers 2 and one channel semiconductor layer 3.
本比較例の半導体装置はさらに、複数の絶縁層２および複数のチャネル半導体層３の側面に順に形成されたトンネル絶縁膜４、電荷蓄積層５、ブロック絶縁膜６、および電極層７を備えている。本比較例において、電極層７は、Ｚ方向に延びる円柱状の形状を有しており、ブロック絶縁膜６、電荷蓄積層５、およびトンネル絶縁膜４は、Ｚ方向に延びる円管状の形状を有している。 The semiconductor device of this comparative example further includes a tunnel insulating film 4, a charge storage layer 5, a block insulating film 6, and an electrode layer 7 which are sequentially formed on the side surfaces of the plurality of insulating layers 2 and the plurality of channel semiconductor layers 3. There is. In this comparative example, the electrode layer 7 has a columnar shape extending in the Z direction, and the block insulating film 6, the charge storage layer 5, and the tunnel insulating film 4 have a cylindrical shape extending in the Z direction. Have.
本比較例では、ブロック絶縁膜６がトンネル絶縁膜４の内側にあるため、ブロック絶縁膜６の直径がトンネル絶縁膜４の直径より小さい。そのため、トンネル絶縁膜４とブロック絶縁膜６との容量比（カップリング比）が小さくなり、トンネル絶縁膜４に電界が掛かりにくくなる。よって、本比較例では、メモリセルへのデータ書き込みや、メモリセルからのデータ消去がしにくいことが問題となる。また、本比較例の半導体装置を多値メモリにする場合には、多値化に必要なＶｔウィンドウを確保しにくいことが問題となる。 In this comparative example, since the block insulating film 6 is inside the tunnel insulating film 4, the diameter of the block insulating film 6 is smaller than the diameter of the tunnel insulating film 4. Therefore, the capacitance ratio (coupling ratio) between the tunnel insulating film 4 and the block insulating film 6 becomes small, and it becomes difficult for an electric field to be applied to the tunnel insulating film 4. Therefore, in this comparative example, there is a problem that it is difficult to write data to the memory cell or erase data from the memory cell. Further, when the semiconductor device of this comparative example is a multi-valued memory, there is a problem that it is difficult to secure the Vt window required for multi-valued memory.
一方、本実施形態のトンネル絶縁膜４やブロック絶縁膜６は、円管上ではなく直線状の形状を有している。そのため、比較例の場合のようなトンネル絶縁膜４に電界が掛かりにくいという問題は回避することが可能となる。よって、本実施形態によれば、基板１上に複数のチャネル半導体層３を積層する場合のメリットを享受しつつ、メモリセルを好適に動作させることが可能となる。 On the other hand, the tunnel insulating film 4 and the block insulating film 6 of the present embodiment have a linear shape rather than on a circular tube. Therefore, it is possible to avoid the problem that the electric field is difficult to be applied to the tunnel insulating film 4 as in the case of the comparative example. Therefore, according to the present embodiment, it is possible to preferably operate the memory cell while enjoying the merit of stacking the plurality of channel semiconductor layers 3 on the substrate 1.
図３〜図９は、第１実施形態の半導体装置の製造方法を示す断面図である。図３(ａ)、図４(ａ)、・・・および図９(ａ)は、図１(ａ)に対応する縦断面を示している。図３(ｂ)、図４(ｂ)、・・・および図９(ｂ)は、図１(ｂ)に対応する横断面を示している。 3 to 9 are cross-sectional views showing a method of manufacturing the semiconductor device of the first embodiment. 3 (a), 4 (a), ..., And 9 (a) show a vertical cross section corresponding to FIG. 1 (a). 3 (b), 4 (b), ..., And 9 (b) show a cross section corresponding to FIG. 1 (b).
まず、基板１上に複数の絶縁層２と複数のチャネル半導体層３とを交互に形成する（図３(ａ)および図３(ｂ)）。絶縁層２は例えばＳｉＯ２膜であり、ＣＶＤ（Chemical Vapor Deposition）により３００〜７００℃かつ２０００Ｐａ以下の減圧環境にてＴＥＯＳ（オルトケイ酸テトラエチル）を用いて形成される。チャネル半導体層３は例えばＳｉ層であり、ＣＶＤにより２０００Ｐａ以下の減圧環境にてＳｉＨ４（Ｈは水素を表す）を用いて形成される。その後、チャネル半導体層３をＮ２雰囲気で６００℃以上でアニールして、チャネル半導体層３を結晶化する。 First, a plurality of insulating layers 2 and a plurality of channel semiconductor layers 3 are alternately formed on the substrate 1 (FIGS. 3 (a) and 3 (b)). The insulating layer 2 is, for example, a SiO 2 film, and is formed by CVD (Chemical Vapor Deposition) in a reduced pressure environment of 300 to 700 ° C. and 2000 Pa or less using TEOS (tetraethyl orthosilicate). The channel semiconductor layer 3 is, for example, a Si layer, and is formed by CVD using SiH 4 (H represents hydrogen) in a reduced pressure environment of 2000 Pa or less. Thereafter, a channel semiconductor layer 3 is annealed at above 600 ° C. in a N 2 atmosphere, to crystallize the channel semiconductor layer 3.
次に、これらの絶縁層２およびチャネル半導体層３を貫通するように、Ｙ方向に延びる複数の溝Ｈ１を形成する（図４(ａ)および図４(ｂ)）。その結果、これらの溝Ｈ１の間の絶縁層２およびチャネル半導体層３からなる複数のライン部と、これらの溝Ｈ１からなる複数のスペース部とを含むＬ／Ｓ（Line and Space）パターンが形成される。各ライン部や各スペース部のＸ方向の幅は、例えば５０ｎｍ程度である。図４(ａ)は、１本のライン部と１本のスペース部（溝Ｈ１）とを示している。各ライン部は、Ｚ方向に互いに離間しＹ方向に延びる複数のチャネル半導体層３を含んでいる。 Next, a plurality of grooves H1 extending in the Y direction are formed so as to penetrate the insulating layer 2 and the channel semiconductor layer 3 (FIGS. 4 (a) and 4 (b)). As a result, an L / S (Line and Space) pattern including a plurality of line portions composed of the insulating layer 2 and the channel semiconductor layer 3 between these grooves H1 and a plurality of space portions composed of these grooves H1 is formed. Will be done. The width of each line portion and each space portion in the X direction is, for example, about 50 nm. FIG. 4A shows one line portion and one space portion (groove H1). Each line portion includes a plurality of channel semiconductor layers 3 that are separated from each other in the Z direction and extend in the Y direction.
次に、絶縁層２およびチャネル半導体層３のうちのチャネル半導体層３のみを選択的にエッチングする（図５(ａ)および図５(ｂ)）。具体的には、各チャネル半導体層３の＋Ｘ方向の側面および−Ｘ方向の側面を、アルカリ系薬液により１０ｎｍ程度リセスする。その結果、各チャネル半導体層３のこれらの側面に、空洞Ｈ２が形成される。図５(ａ)は、１本のチャネル半導体層３の＋Ｘ方向の側面に形成された１個の空洞Ｈ２を示している。 Next, only the channel semiconductor layer 3 of the insulating layer 2 and the channel semiconductor layer 3 is selectively etched (FIGS. 5 (a) and 5 (b)). Specifically, the side surface in the + X direction and the side surface in the −X direction of each channel semiconductor layer 3 are recessed with an alkaline chemical solution by about 10 nm. As a result, cavities H2 are formed on these sides of each channel semiconductor layer 3. FIG. 5A shows one cavity H2 formed on the side surface of one channel semiconductor layer 3 in the + X direction.
次に、各チャネル半導体層３の±Ｘ方向の側面にトンネル絶縁膜４を形成する（図６(ａ)および図６(ｂ)）。トンネル絶縁膜４は例えばＳｉＯ２膜であり、ＡＬＤ（Atomic Layer Deposition）により４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＴＤＭＡＳ（tris(dimethylamino)silane）およびＯ３を用いて形成される。図６(ａ)は、１本のチャネル半導体層３の＋Ｘ方向の側面に形成された１本のトンネル絶縁膜４を示している。このトンネル絶縁膜４は、空洞Ｈ２内においてＹ方向に延びている。 Next, a tunnel insulating film 4 is formed on the side surface of each channel semiconductor layer 3 in the ± X direction (FIGS. 6 (a) and 6 (b)). Tunnel insulating film 4 is SiO 2 film, for example, is formed using TDMAS (tris (dimethylamino) silane) and O 3 at ALD (Atomic Layer Deposition) by 400 to 800 ° C. and 2000Pa following vacuum environment. FIG. 6A shows one tunnel insulating film 4 formed on the side surface of one channel semiconductor layer 3 in the + X direction. The tunnel insulating film 4 extends in the Y direction in the cavity H2.
次に、基板１の全面に電荷蓄積層５を形成して各空洞Ｈ２を電荷蓄積層５で完全に埋め込み、その後、各空洞Ｈ２外の電荷蓄積層５をアルカリ系薬液により除去する（図７(ａ)および図７(ｂ)）。その結果、各トンネル絶縁膜４の側面に電荷蓄積層５が形成される。電荷蓄積層５は例えばＳｉ層であり、ＣＶＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＳｉＨ４を用いて形成される。図７(ａ)は、１本のトンネル絶縁膜４の＋Ｘ方向の側面に形成された１本の電荷蓄積層５を示している。この電荷蓄積層５は、空洞Ｈ２内においてＹ方向に延びている。 Next, a charge storage layer 5 is formed on the entire surface of the substrate 1, each cavity H2 is completely embedded in the charge storage layer 5, and then the charge storage layer 5 outside each cavity H2 is removed with an alkaline chemical solution (FIG. 7). (A) and FIG. 7 (b)). As a result, the charge storage layer 5 is formed on the side surface of each tunnel insulating film 4. The charge storage layer 5 is, for example, a Si layer, and is formed by CVD using SiH 4 in a reduced pressure environment of 400 to 800 ° C. and 2000 Pa or less. FIG. 7A shows one charge storage layer 5 formed on the side surface of one tunnel insulating film 4 in the + X direction. The charge storage layer 5 extends in the Y direction in the cavity H2.
例えば、図４(ａ)および図４(ｂ)の工程で基板１上にＮ本（Ｎは２以上の整数）のチャネル半導体層３が形成された場合、図７(ａ)および図７(ｂ)ではこれらのチャネル半導体層３の±Ｘ方向の側面に２×Ｎ本の電荷蓄積層５が形成される。後述するように、これらの電荷蓄積層５の各々はさらに、Ｍ個（Ｍは２以上の整数）の電荷蓄積層５に分割されることになる。その結果、Ｎ本のチャネル半導体層３の±Ｘ方向の側面に２×Ｎ×Ｍ個の電荷蓄積層５が形成されることになる。 For example, when N (N is an integer of 2 or more) channel semiconductor layers 3 are formed on the substrate 1 in the steps of FIGS. 4 (a) and 4 (b), FIGS. 7 (a) and 7 (a) and 7 (b). In b), 2 × N charge storage layers 5 are formed on the side surfaces of these channel semiconductor layers 3 in the ± X direction. As will be described later, each of these charge storage layers 5 is further divided into M charge storage layers 5 (M is an integer of 2 or more). As a result, 2 × N × M charge storage layers 5 are formed on the side surfaces of the N channel semiconductor layers 3 in the ± X direction.
次に、各溝Ｈ１内の複数の絶縁層２および複数の電荷蓄積層５の側面にブロック絶縁膜６と電極層７とを順に形成する（図８(ａ)および図８(ｂ)）。本実施形態のブロック絶縁膜６は、第１層６ａと、第２層６ｂと、第３層６ｃとを順に含んでいる。第１層６ａは例えばＳｉＮ膜であり、ＡＬＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＳｉＨ２Ｃｌ２（Ｃｌは塩素を表す）およびＮＨ３を用いて形成される。第２層６ｂは例えばＳｉＯ２膜であり、ＡＬＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＴＤＭＡＳおよびＯ３を用いて形成される。第３層６ｃは例えばＳｉＮ膜であり、ＡＬＤにより４００〜８００℃かつ２０００Ｐａ以下の減圧環境にてＳｉＨ２Ｃｌ２およびＮＨ３を用いて形成される。電極層７は例えばＴｉＮ膜とＷ層とを含む金属層であり、ＴｉＮ膜はＴｉＣｌ４およびＮＨ３を用いて形成され、Ｗ層はＷＦ６（Ｆはフッ素を表す）を用いて形成される。ブロック絶縁膜６と電極層７は、各溝Ｈ１を完全に埋め込むように形成される。 Next, the block insulating film 6 and the electrode layer 7 are sequentially formed on the side surfaces of the plurality of insulating layers 2 and the plurality of charge storage layers 5 in each groove H1 (FIGS. 8 (a) and 8 (b)). The block insulating film 6 of the present embodiment includes the first layer 6a, the second layer 6b, and the third layer 6c in this order. The first layer 6a is, for example, a SiN film, which is formed by ALD in a reduced pressure environment of 400 to 800 ° C. and 2000 Pa or less using SiH 2 Cl 2 (Cl represents chlorine) and NH 3 . The second layer 6b is SiO 2 film, for example, is formed using TDMAS and O 3 at 400 to 800 ° C. and 2000Pa following vacuum environment by ALD. The third layer 6c is, for example, a SiN film, which is formed by ALD using SiH 2 Cl 2 and NH 3 in a reduced pressure environment of 400 to 800 ° C. and 2000 Pa or less. The electrode layer 7 is, for example, a metal layer including a TiN film and a W layer, the TiN film is formed using TiCl 4 and NH 3 , and the W layer is formed using WF 6 (F represents fluorine). .. The block insulating film 6 and the electrode layer 7 are formed so as to completely embed each groove H1.
次に、各溝Ｈ１内の電荷蓄積層５、ブロック絶縁膜６、および電極層７内に、複数の絶縁膜８を埋め込むための複数の穴Ｈ３を形成し、その後、これらの穴Ｈ３にこれらの絶縁膜８を埋め込む（図９(ａ)および図９(ｂ)）。図９(ｂ)は、１つの穴Ｈ３の形成範囲を点線で示している。各溝Ｈ１内の絶縁膜８は、Ｙ方向に互いに隣接しており、Ｘ方向に延びている。絶縁膜８は例えばＳｉＯ２膜であり、ＣＶＤにより３００〜７００℃かつ２０００Ｐａ以下の減圧環境にてＴＥＯＳを用いて形成される。 Next, a plurality of holes H3 for embedding the plurality of insulating films 8 are formed in the charge storage layer 5, the block insulating film 6, and the electrode layer 7 in each groove H1, and then these holes H3 are formed. (FIG. 9 (a) and FIG. 9 (b)). In FIG. 9B, the formation range of one hole H3 is shown by a dotted line. The insulating films 8 in each groove H1 are adjacent to each other in the Y direction and extend in the X direction. The insulating film 8 is, for example, a SiO 2 film, and is formed by CVD using TEOS in a reduced pressure environment of 300 to 700 ° C. and 2000 Pa or less.
このように、図９(ａ)および図９(ｂ)の工程では、各溝Ｈ１内の電荷蓄積層５、ブロック絶縁膜６、および電極層７内に複数の穴Ｈ３が形成される。その結果、各溝Ｈ１内の電極層７が、Ｙ方向に互いに離間しＺ方向に延びる複数の電極層７に分割される。同様に、各溝Ｈ１内のブロック絶縁膜６が、Ｙ方向に互いに離間しＺ方向に延びる複数のブロック絶縁膜６に分割される。 As described above, in the steps of FIGS. 9A and 9B, a plurality of holes H3 are formed in the charge storage layer 5, the block insulating film 6, and the electrode layer 7 in each groove H1. As a result, the electrode layers 7 in each groove H1 are divided into a plurality of electrode layers 7 that are separated from each other in the Y direction and extend in the Z direction. Similarly, the block insulating film 6 in each groove H1 is divided into a plurality of block insulating films 6 that are separated from each other in the Y direction and extend in the Z direction.
一方、図９(ａ)および図９(ｂ)の工程を実施する前に、各電荷蓄積層５はＹ方向に延びる形状を有している。図９(ａ)および図９(ｂ)の工程では、各電荷蓄積層５が、Ｙ方向に互いに離間した複数の電荷蓄積層５に分割される。その結果、各溝Ｈ１内に２次元アレイ状に配置された複数の電荷蓄積層５が形成される。図９(ａ)および図９(ｂ)の工程では、上述のように各電荷蓄積層５がＭ個の電荷蓄積層５に分割される。 On the other hand, before carrying out the steps of FIGS. 9 (a) and 9 (b), each charge storage layer 5 has a shape extending in the Y direction. In the steps of FIGS. 9A and 9B, each charge storage layer 5 is divided into a plurality of charge storage layers 5 separated from each other in the Y direction. As a result, a plurality of charge storage layers 5 arranged in a two-dimensional array are formed in each groove H1. In the steps of FIGS. 9A and 9B, each charge storage layer 5 is divided into M charge storage layers 5 as described above.
その後、基板１上に種々の配線層や層間絶縁膜などが形成される。このようにして、本実施形態の半導体装置が製造される。チャネル半導体層３、電荷蓄積層５、電極層７等の配置の詳細は、図１０および図１１を参照して後述する。 After that, various wiring layers, interlayer insulating films, and the like are formed on the substrate 1. In this way, the semiconductor device of the present embodiment is manufactured. Details of the arrangement of the channel semiconductor layer 3, the charge storage layer 5, the electrode layer 7, and the like will be described later with reference to FIGS. 10 and 11.
図１０は、第１実施形態の半導体装置の構造を示す断面図である。 FIG. 10 is a cross-sectional view showing the structure of the semiconductor device of the first embodiment.
図１０は、図１(ａ)と同様に本実施形態の半導体装置の縦断面を示しているが、図１(ａ)よりも広い範囲を示している。図１０は、基板１上に交互に積層された複数の絶縁層２および複数のチャネル半導体層３と、これらのチャネル半導体層３の側面に形成された複数のトンネル絶縁膜４および複数の電荷蓄積層５と、これらの絶縁層２および電荷蓄積層５の側面に形成された１本のブロック絶縁膜６と１本の電極層７とを示している。 FIG. 10 shows a vertical cross section of the semiconductor device of the present embodiment as in FIG. 1A, but shows a wider range than that in FIG. 1A. FIG. 10 shows a plurality of insulating layers 2 and a plurality of channel semiconductor layers 3 alternately laminated on a substrate 1, a plurality of tunnel insulating films 4 formed on the side surfaces of the channel semiconductor layers 3, and a plurality of charge storages. A layer 5, one block insulating film 6 formed on the side surfaces of the insulating layer 2 and the charge storage layer 5, and one electrode layer 7 are shown.
図１０は、各チャネル半導体層３の＋Ｘ方向の側面に形成された種々の層を示しているが、各チャネル半導体層３の−Ｘ方向の側面にも同様の層が形成されている。このような構造の詳細を、図１１を参照して説明する。 FIG. 10 shows various layers formed on the side surface of each channel semiconductor layer 3 in the + X direction, and a similar layer is also formed on the side surface of each channel semiconductor layer 3 in the −X direction. Details of such a structure will be described with reference to FIG.
図１１は、第１実施形態の半導体装置の詳細を説明するための断面図である。 FIG. 11 is a cross-sectional view for explaining the details of the semiconductor device of the first embodiment.
図１１は、図１(ｂ)と同様に本実施形態の半導体装置の横断面を示しているが、図１(ｂ)よりも広い範囲を示している。図１１は、各チャネル半導体層３の＋Ｘ方向の側面に形成された電荷蓄積層５、電極層７等と、各チャネル半導体層３の−Ｘ方向の側面に形成された電荷蓄積層５、電極層７等とを示している。＋Ｘ方向の側面は、第１側面の例であり、−Ｘ方向の側面は、第１側面の反対側の第２側面の例である。図１１の各ブロック絶縁膜６は、第１から第３層６ａ〜６ｃに加えて、第４層６ｄをさらに備えていることに留意されたい。第４層６ｄは例えば、ＡｌＯＸ膜（アルミニウム酸化膜）である。また、図１１の各電極層７は、各電極層７の左側のチャネル半導体層３と、各電極層７の右側のチャネル半導体層３とに共有されている点に留意されたい。 FIG. 11 shows a cross section of the semiconductor device of the present embodiment as in FIG. 1 (b), but shows a wider range than FIG. 1 (b). FIG. 11 shows the charge storage layer 5, the electrode layer 7, and the like formed on the side surface of each channel semiconductor layer 3 in the + X direction, and the charge storage layer 5, the electrode formed on the side surface of each channel semiconductor layer 3 in the −X direction. It shows layer 7 and the like. The side surface in the + X direction is an example of the first side surface, and the side surface in the −X direction is an example of the second side surface opposite to the first side surface. It should be noted that each block insulating film 6 of FIG. 11 further includes a fourth layer 6d in addition to the first to third layers 6a to 6c. The fourth layer 6d is, for example, AlO X film (aluminum oxide film). Further, it should be noted that each electrode layer 7 in FIG. 11 is shared by the channel semiconductor layer 3 on the left side of each electrode layer 7 and the channel semiconductor layer 3 on the right side of each electrode layer 7.
本実施形態では、各チャネル半導体層３の−Ｘ方向の側面に形成された電荷蓄積層５および電極層７のＹ方向の位置が、各チャネル半導体層３の＋Ｘ方向の側面に形成された電荷蓄積層５および電極層７のＹ方向の位置と異なっている。例えば、矢印Ａの左側の各電荷蓄積層５は、矢印Ａの右側の電荷蓄積層５ではなく、矢印Ａの右側の絶縁膜８とＸ方向に対向している。同様に、矢印Ａの右側の各電荷蓄積層５は、矢印Ａの左側の電荷蓄積層５ではなく、矢印Ａの左側の絶縁膜８とＸ方向に対向している。別言すると、矢印Ａの左側の複数の電荷蓄積層５と、矢印Ａの右側の複数の電荷蓄積層５は、互い違い（千鳥型）に配置されている。これは、電極層７についても同様である。 In the present embodiment, the positions of the charge storage layer 5 and the electrode layer 7 formed on the −X direction side surface of each channel semiconductor layer 3 in the Y direction are the charges formed on the + X direction side surface of each channel semiconductor layer 3. The positions of the storage layer 5 and the electrode layer 7 in the Y direction are different. For example, each charge storage layer 5 on the left side of the arrow A faces the insulating film 8 on the right side of the arrow A in the X direction, not the charge storage layer 5 on the right side of the arrow A. Similarly, each charge storage layer 5 on the right side of the arrow A faces the insulating film 8 on the left side of the arrow A in the X direction, not the charge storage layer 5 on the left side of the arrow A. In other words, the plurality of charge storage layers 5 on the left side of the arrow A and the plurality of charge storage layers 5 on the right side of the arrow A are arranged alternately (staggered). This also applies to the electrode layer 7.
このような配置には、例えば次のような利点がある。矢印Ａは、チャネル半導体層３を流れるセル電流（Ｉｃｅｌｌ）を表す。点線Ｂは、チャネル半導体層３内の反転層の位置を表す。点線Ｃは、選択セルの一例を表す。上記のような千鳥型の配列によれば、反転層をチャネル半導体層３全体に形成してメモリセルをオンにすることが可能となり、これによりセル電流を増加させることが可能となる。 Such an arrangement has the following advantages, for example. Arrow A represents a cell current (I cell ) flowing through the channel semiconductor layer 3. The dotted line B represents the position of the inversion layer in the channel semiconductor layer 3. The dotted line C represents an example of the selected cell. According to the staggered arrangement as described above, the inversion layer can be formed on the entire channel semiconductor layer 3 to turn on the memory cell, which makes it possible to increase the cell current.
以下、図１等を参照して、本実施形態の半導体装置の詳細や変形例を説明する。 Hereinafter, details and modification examples of the semiconductor device of this embodiment will be described with reference to FIG. 1 and the like.
上述のように、比較例ではトンネル絶縁膜４の方がブロック絶縁膜６よりも表面積が大きく、トンネル絶縁膜４にかかる電界が低い（カップリング比が低い）ため、メモリセルの書き込み特性や消去特性が劣化してしまう。一方、本実施形態では、トンネル絶縁膜４とブロック絶縁膜６の面積比が電荷蓄積層５の表面にて１：１となるため、良好な書き込み特性や消去特性を確保することができる。加えて、本実施形態では、チャネル半導体層３を積層することで、電極層７を積層する場合に比べて半導体装置のＺ方向の高さを低減することができ、積層方向でのシュリンクを実現可能となる。また、本実施形態はクロスポイント型の構成を採用しているため、半導体装置の規模をＸＹ方向に縮小することが可能であり、セル面積を縮小でき、半導体装置を高集積化することができる。以下、これらの内容をより詳細に説明する。 As described above, in the comparative example, the tunnel insulating film 4 has a larger surface area than the block insulating film 6, and the electric field applied to the tunnel insulating film 4 is low (coupling ratio is low), so that the writing characteristics and erasure of the memory cell are reduced. The characteristics deteriorate. On the other hand, in the present embodiment, since the area ratio of the tunnel insulating film 4 and the block insulating film 6 is 1: 1 on the surface of the charge storage layer 5, good writing characteristics and erasing characteristics can be ensured. In addition, in the present embodiment, by stacking the channel semiconductor layers 3, the height of the semiconductor device in the Z direction can be reduced as compared with the case where the electrode layers 7 are laminated, and shrink in the stacking direction is realized. It will be possible. Further, since the present embodiment employs a cross-point type configuration, the scale of the semiconductor device can be reduced in the XY direction, the cell area can be reduced, and the semiconductor device can be highly integrated. .. Hereinafter, these contents will be described in more detail.
比較例では、カップリング比（Ｃｒ比）が低いことで、多値化に必要なＶｔウィンドウを確保できないことが問題となる。一方、本実施形態では、単純面積比でＣｒ比をおおむね０．５以上にでき、多値化に必要なＶｔウィンドウを確保することが可能である。さらには、ブロック絶縁膜６をｈｉｇｋ−ｋ材料で形成すれば、ブロック絶縁膜６の電気的膜厚（ＥＯＴ）を薄くでき、Ｃｒ比をさらに向上させることができる。良好なＶｔウィンドウを確保できるようになると、閾値分布を一山でも多くすることができ、多値化が可能になり、半導体装置の高集積化が可能になる。加えて、本実施形態では、電荷蓄積層５がＺ方向に隣接するチャネル半導体層３間で分割されているため、消去特性が良好であり、消去側のウィンドウが広くなるという利点が得られる。 In the comparative example, since the coupling ratio (Cr ratio) is low, there is a problem that the Vt window required for multi-value increase cannot be secured. On the other hand, in the present embodiment, the Cr ratio can be set to about 0.5 or more by the simple area ratio, and the Vt window required for multi-value increase can be secured. Furthermore, if the block insulating film 6 is formed of a highk-k material, the electrical film thickness (EOT) of the block insulating film 6 can be reduced, and the Cr ratio can be further improved. If a good Vt window can be secured, the threshold distribution can be increased as much as possible, the value can be increased, and the semiconductor device can be highly integrated. In addition, in the present embodiment, since the charge storage layer 5 is divided between the channel semiconductor layers 3 adjacent to each other in the Z direction, the erasing characteristics are good and the window on the erasing side is widened.
本実施形態において、電極層７が２０ｎｍより薄くなると、電極層７の端部からの電界漏れを無視できなくなる。具体的には、電源から供給されブロック絶縁膜６付近にかかる電圧が低下してしまい、書き込み特性や消去特性が劣化してしまう。そのため、多値化に必要なＶｔウィンドウを確保できない可能性がある。一方、チャネル半導体層３は１０ｎｍより薄くなっても移動度が劣化しないため、電極層７より薄膜化しやすい。本実施形態では、電極層７ではなくチャネル半導体層３を基板１上に積層しており、積層方向でのシュリンクに適している。単純に試算して、基板１上に絶縁層２と電極層７とを積層する場合、１対の絶縁層２および電極層７の厚さは最小でも４５ｎｍ程度である。一方、基板１上に絶縁層２とチャネル半導体層３とを積層する場合には、１対の絶縁層２およびチャネル半導体層３の厚さは３０ｎｍ以下にすることができ、１対の絶縁層２および電極層７の厚さに比べて４０％以上薄くすることができる。 In the present embodiment, when the electrode layer 7 is thinner than 20 nm, the electric field leakage from the end portion of the electrode layer 7 cannot be ignored. Specifically, the voltage supplied from the power source and applied to the vicinity of the block insulating film 6 is lowered, and the writing characteristics and the erasing characteristics are deteriorated. Therefore, there is a possibility that the Vt window required for multi-value increase cannot be secured. On the other hand, since the mobility of the channel semiconductor layer 3 does not deteriorate even if it is thinner than 10 nm, it is easier to make the channel semiconductor layer thinner than the electrode layer 7. In the present embodiment, the channel semiconductor layer 3 is laminated on the substrate 1 instead of the electrode layer 7, and is suitable for shrinking in the stacking direction. When the insulating layer 2 and the electrode layer 7 are laminated on the substrate 1 by simple calculation, the thickness of the pair of the insulating layer 2 and the electrode layer 7 is at least about 45 nm. On the other hand, when the insulating layer 2 and the channel semiconductor layer 3 are laminated on the substrate 1, the thickness of the pair of insulating layers 2 and the channel semiconductor layer 3 can be 30 nm or less, and the thickness of the pair of insulating layers can be 30 nm or less. It can be made 40% or more thinner than the thickness of 2 and the electrode layer 7.
本実施形態では、各チャネル半導体層３の両側面側の部分を、各々ＮＡＮＤストリングとして扱うことが可能となる（図１１）。この場合、チャネル半導体層３自身の体積を増やすことが可能となり、チャネル抵抗を低減することが可能になる。加えて、選択ＮＡＮＤストリングとは逆側のＮＡＮＤストリングにはチャネルが開くようなＶｐａｓｓ相当の電圧を印加することで、シート状のチャネル半導体層３全体をチャネルとして機能させることができ、チャネル電流Ｉｃｅｌｌを増加させることができる。Ｉｃｅｌｌが増加するとチャネル長を伸ばすことができ、チャネル半導体層３の分割数を削減でき、これによる絶縁層２のエリア削減が可能となり、高集積化が可能となる。Ｉｃｅｌｌが増加する分、半導体装置のセンスアンプにチャージする時間も早くなり、半導体装置の動作の高速化が可能となる。 In the present embodiment, the portions on both side surfaces of each channel semiconductor layer 3 can be treated as NAND strings (FIG. 11). In this case, the volume of the channel semiconductor layer 3 itself can be increased, and the channel resistance can be reduced. In addition, by applying a voltage equivalent to V pass that opens the channel to the NAND string on the opposite side of the selected NAND string, the entire sheet-shaped channel semiconductor layer 3 can function as a channel, and the channel current can be obtained. I cell can be increased. When the I cell increases, the channel length can be extended, the number of divisions of the channel semiconductor layer 3 can be reduced, the area of the insulating layer 2 can be reduced, and high integration can be achieved. As the I cell increases, the time for charging the sense amplifier of the semiconductor device becomes shorter, and the operation of the semiconductor device can be speeded up.
また、本実施形態では、チャネル半導体層３を例えば単結晶Ｓｉ層としている。この場合、チャネル半導体層３が多結晶Ｓｉ層の場合と比べて、チャネル移動度を５倍以上に改善することが可能となる。チャネル移動度が５倍に改善すると、例えばＩｃｅｌｌも５倍に改善することができる。この効果をチャネル半導体層３の分割数の低減に使えば、上記のように余剰なエリアの削減により高集積化が可能となる。また、チャネル半導体層３が単結晶Ｓｉ層の場合、トンネル絶縁膜４をチャネル半導体層３の熱酸化で形成すると、Ｓｉ基板を酸化した場合のような良好な「チャネル半導体層３−トンネル絶縁膜４界面」の形成が可能である。チャネル半導体層３が多結晶Ｓｉ層の場合と比べて界面の状態が改善するため、ノイズが低減され、誤読み出し動作が抑制でき、Ｖｔｈ（閾値電圧）分布がタイトになり、セル特性の改善が見込める。トンネル絶縁膜４をチャネル半導体層３の熱酸化で形成することで、トンネル絶縁膜４の材料に起因する不純物を低減することも可能となり、サイクルストレス後のリーク電流の増加（ＳＩＬＣ）を抑制することが可能となる。これにより、サイクルストレス後の電荷保持特性や、読み出し動作でのＶｔの分布幅がタイトになると期待できる。 Further, in the present embodiment, the channel semiconductor layer 3 is, for example, a single crystal Si layer. In this case, the channel mobility can be improved by 5 times or more as compared with the case where the channel semiconductor layer 3 is a polycrystalline Si layer. If the channel mobility is improved 5 times, for example, I cell can be improved 5 times. If this effect is used to reduce the number of divisions of the channel semiconductor layer 3, high integration can be achieved by reducing the excess area as described above. Further, when the channel semiconductor layer 3 is a single crystal Si layer, when the tunnel insulating film 4 is formed by thermal oxidation of the channel semiconductor layer 3, a good “channel semiconductor layer 3-tunnel insulating film” as in the case of oxidizing a Si substrate is obtained. It is possible to form "four interfaces". Since the state of the interface is improved as compared with the case where the channel semiconductor layer 3 is a polycrystalline Si layer, noise is reduced, erroneous reading operation can be suppressed, the Vth (threshold voltage) distribution becomes tight, and cell characteristics are improved. You can expect it. By forming the tunnel insulating film 4 by thermal oxidation of the channel semiconductor layer 3, impurities caused by the material of the tunnel insulating film 4 can be reduced, and an increase in leakage current (SILC) after cycle stress is suppressed. It becomes possible. As a result, it can be expected that the charge retention characteristics after cycle stress and the distribution width of Vt in the read operation become tight.
さらに、本実施形態では、電荷蓄積層５を例えば不純物半導体層としている。これにより、チャネル半導体層３にキャリアが湧きやすくなり、書き込み特性や消去特性を改善することが可能となる。例えば、電荷蓄積層５がｐ型半導体の場合には、仕事関数が低くなり、トンネル絶縁膜４やブロック絶縁膜６の電子障壁が高くなり、電荷保持特性を改善することができる。 Further, in the present embodiment, the charge storage layer 5 is, for example, an impurity semiconductor layer. As a result, carriers are likely to be generated in the channel semiconductor layer 3, and it is possible to improve write characteristics and erase characteristics. For example, when the charge storage layer 5 is a p-type semiconductor, the work function becomes low, the electron barrier of the tunnel insulating film 4 and the block insulating film 6 becomes high, and the charge retention characteristics can be improved.
一方、本実施形態では、電荷蓄積層５を例えばＳｉＮ膜としてもよい。この場合、各セルの電荷蓄積層５内の電荷が他のセルに拡散することを抑制しやすくなる。この場合、電荷蓄積層５をクロスポイント型の配置（２次元アレイ状の配置）にせずに、各電荷蓄積層５を例えばＺ方向に延びる形状にしてもよい。これにより、図７(ａ)および図７(ｂ)の工程で、各空洞Ｈ２外の電荷蓄積層５をアルカリ系薬液により除去することが不要となる。その結果、この工程に起因するプロセスバラつきを抑制でき、閾値分布をタイトにすることができる。また、これにより電荷蓄積層５を薄膜化することが可能となるため、半導体装置をＸＹ方向に縮小することが可能であり、メモリセルの高集積化が可能となる。 On the other hand, in the present embodiment, the charge storage layer 5 may be, for example, a SiN film. In this case, it becomes easy to prevent the charge in the charge storage layer 5 of each cell from diffusing into other cells. In this case, instead of arranging the charge storage layers 5 in a cross-point type (two-dimensional array-like arrangement), each charge storage layer 5 may have a shape extending in the Z direction, for example. This eliminates the need to remove the charge storage layer 5 outside each cavity H2 with an alkaline chemical solution in the steps of FIGS. 7 (a) and 7 (b). As a result, process variation caused by this step can be suppressed, and the threshold distribution can be made tight. Further, since the charge storage layer 5 can be thinned, the semiconductor device can be reduced in the XY direction, and the memory cells can be highly integrated.
チャネル半導体層３や電荷蓄積層５は、本実施形態ではＳｉＨ４ガスを用いて形成したが、その他のガスを用いて形成してもよい。このようなガスの一例は、Ｓｉ２Ｈ６ガスである。例えば、チャネル半導体層３や電荷蓄積層５のシード層を有機ＳｉソースガスまたはＳｉ２Ｈ６ガスを用いて形成し、チャネル半導体層３や電荷蓄積層５のメイン層をＳｉＨ４ガスを用いて形成してもよい。電荷蓄積層５がｐ型Ｓｉ層の場合には、ＳｉＨ４ガスなどのソースガスと共に、ＢＣｌ３ガスを供給してもよい。電荷蓄積層５がｎ型Ｓｉ層の場合には、ＳｉＨ４ガスなどのソースガスと共に、ＰＨ３ガスを供給してもよい。これは、チャネル半導体層３を形成する場合にも適用可能である。また、図７(ａ)および図７(ｂ)の工程で各空洞Ｈ２外の電荷蓄積層５をアルカリ系薬液により除去した後に、ＧＰＤ（Gas phase doping）で上記のガスを用いて電荷蓄積層５に不純物原子（ボロンやリン）を添加してもよい。チャネル半導体層３や電荷蓄積層５内の不純物原子の濃度は、セルトランジスタの閾値やメモリセルの特性を考慮して最適な濃度に設定することが望ましい。 Channel semiconductor layer 3 and the charge storage layer 5, in the present embodiment is formed by using a SiH 4 gas may be formed by using other gases. An example of such a gas is Si 2 H 6 gas. For example, the seed layer of the channel semiconductor layer 3 and the charge storage layer 5 is formed using an organic Si source gas or Si 2 H 6 gas, the main layer of the channel semiconductor layer 3 and the charge storage layer 5 by using a SiH 4 gas It may be formed. When the charge storage layer 5 is a p-type Si layer, BCl 3 gas may be supplied together with a source gas such as SiH 4 gas. When the charge storage layer 5 is an n-type Si layer, PH 3 gas may be supplied together with a source gas such as SiH 4 gas. This is also applicable when forming the channel semiconductor layer 3. Further, after removing the charge storage layer 5 outside each cavity H2 with an alkaline chemical solution in the steps of FIGS. 7 (a) and 7 (b), the charge storage layer is used in GPD (Gas phase doping) using the above gas. Impurity atoms (boron and phosphorus) may be added to 5. It is desirable that the concentration of impurity atoms in the channel semiconductor layer 3 and the charge storage layer 5 be set to an optimum concentration in consideration of the threshold value of the cell transistor and the characteristics of the memory cell.
トンネル絶縁膜４中やブロック絶縁膜６中のＳｉＯ２膜は、本実施形態ではＴＤＭＡＳおよびＯ３を用いて形成したが、その他の物質を用いて形成してもよい。このような物質の例は、Ｓｉ２Ｃｌ６（ＨＣＤ：ヘキサクロロジシラン）およびＯ２や、酸化剤である。また、トンネル絶縁膜４は、チャネル半導体層３の側面を酸化することで形成してもよい。また、ブロック絶縁膜６は、本実施形態ではＮＯＮ構造を有するが（ここでいうＮはＳｉＮ膜を表し、ＯはＳｉＯ２膜を表す）、例えばＮＯＮＯＮ構造を有していてもよい。ブロック絶縁膜６中のＳｉＮ膜は、Ｓｉ層やＳｉＯ膜の側面をＮ２ラジカルやＮＨ３により窒化して形成してもよい。ブロック絶縁膜６は、ＡｌＯＸ膜、ＨｆＯＸ膜、ＺｒＯＸ膜、ＬａＯＸ膜などのｈｉｇｈ−ｋ膜でもよいし、ｈｉｇｈ−ｋ膜を含む積層膜でもよい（Ｈｆはハフニウム、Ｚｒはジルコニウム、Ｌａはランタンを表す）。 Tunnel SiO 2 film of the insulating film 4 and the block insulating film 6, in the present embodiment was formed using TDMAS and O 3, may be formed using other materials. Examples of such substances are Si 2 Cl 6 (HCD: hexachlorodisilane) and O 2 and oxidants. Further, the tunnel insulating film 4 may be formed by oxidizing the side surface of the channel semiconductor layer 3. Further, although the block insulating film 6 has a NON structure in the present embodiment (N in this case represents a SiN film and O represents a SiO 2 film), it may have a NONON structure, for example. The SiN film in the block insulating film 6 may be formed by nitriding the side surfaces of the Si layer and the SiO film with N 2 radicals and NH 3 . Block insulating film 6, AlO X film, HfO X film, ZrO X film, may be a high-k film, such as LaO X film may be a multilayer film including a high-k film (Hf is hafnium, Zr is zirconium, La stands for lantern).
電極層７は、本実施形態では金属層であるが、不純物原子を高濃度に含む多結晶Ｓｉ層でもよい。 The electrode layer 7 is a metal layer in this embodiment, but may be a polycrystalline Si layer containing a high concentration of impurity atoms.
以上のように、本実施形態の半導体装置は、Ｙ方向に延びる複数のチャネル半導体層３と、Ｚ方向に延びる複数の電極層７と、これらのチャネル半導体層３および電極層７の間に設けられた複数の電荷蓄積層５とを備えている。よって、本実施形態によれば、メモリセルを好適に動作させることが可能な３次元メモリを提供することが可能となる。 As described above, the semiconductor device of the present embodiment is provided between the plurality of channel semiconductor layers 3 extending in the Y direction, the plurality of electrode layers 7 extending in the Z direction, and the channel semiconductor layers 3 and the electrode layers 7. It is provided with the plurality of charge storage layers 5 provided. Therefore, according to the present embodiment, it is possible to provide a three-dimensional memory capable of suitably operating the memory cell.
（第２実施形態）
図１２は、第２実施形態の半導体装置の製造方法を示す断面図である。図１２(ａ)から図１２(ｃ)は、図１(ａ)と同様の縦断面を示している。
(Second Embodiment)
FIG. 12 is a cross-sectional view showing a method of manufacturing the semiconductor device of the second embodiment. 12 (a) to 12 (c) show the same vertical cross section as in FIG. 1 (a).
まず、基板１上に複数の犠牲半導体層９と複数のチャネル半導体層３とを交互に形成する（図１２(ａ)）。上述のように、チャネル半導体層３は例えば、Ｓｉ層であり、２０ｎｍ程度の膜厚を有している。犠牲半導体層９は、チャネル半導体層３と異なる材料で形成された半導体層である。犠牲半導体層９は例えば、ＳｉＧｅ（シリコンゲルマニウム）層であり、３０ｎｍ程度の膜厚を有している。犠牲半導体層９は、第２半導体層の例である。 First, a plurality of sacrificial semiconductor layers 9 and a plurality of channel semiconductor layers 3 are alternately formed on the substrate 1 (FIG. 12A). As described above, the channel semiconductor layer 3 is, for example, a Si layer and has a film thickness of about 20 nm. The sacrificial semiconductor layer 9 is a semiconductor layer formed of a material different from that of the channel semiconductor layer 3. The sacrificial semiconductor layer 9 is, for example, a SiGe (silicon germanium) layer and has a film thickness of about 30 nm. The sacrificial semiconductor layer 9 is an example of the second semiconductor layer.
チャネル半導体層３は例えば、２０００Ｐａ以下の減圧環境にてＳｉＨ４を用いて形成される。一方、犠牲半導体層９は例えば、６００℃以上かつ２０００Ｐａ以下の減圧環境にてＳｉＨ４およびＧｅＨ４を用いて形成される。チャネル半導体層３および犠牲半導体層９は、ＳｉＨ４ガスを供給する期間と、ＳｉＨ４ガスおよびＧｅＨ４ガスを供給する期間とを交互に繰り返すことで、エピタキシャル成長により形成される。よって、本実施形態のチャネル半導体層３は、単結晶Ｓｉ層となる。 The channel semiconductor layer 3 is formed using SiH 4 in a reduced pressure environment of 2000 Pa or less, for example. On the other hand, the sacrificial semiconductor layer 9 is formed using SiH 4 and GeH 4 in a reduced pressure environment of, for example, 600 ° C. or higher and 2000 Pa or lower. The channel semiconductor layer 3 and the sacrificial semiconductor layer 9 are formed by epitaxial growth by alternately repeating a period of supplying SiH 4 gas and a period of supplying SiH 4 gas and GeH 4 gas. Therefore, the channel semiconductor layer 3 of the present embodiment is a single crystal Si layer.
次に、これらの犠牲半導体層９およびチャネル半導体層３を貫通するように、Ｙ方向に延びる複数の溝Ｈ１を形成する（図１２(ｂ)）。その結果、これらの溝Ｈ１の間の犠牲半導体層９およびチャネル半導体層３からなる複数のライン部と、これらの溝Ｈ１からなる複数のスペース部とを含むＬ／Ｓパターンが形成される。各ライン部や各スペース部のＸ方向の幅は、例えば５０ｎｍ程度である。図１２(ｂ)は、１本のライン部と１本のスペース部（溝Ｈ１）とを示している。各ライン部は、Ｚ方向に互いに離間しＹ方向に延びる複数のチャネル半導体層３を含んでいる。 Next, a plurality of grooves H1 extending in the Y direction are formed so as to penetrate the sacrificial semiconductor layer 9 and the channel semiconductor layer 3 (FIG. 12 (b)). As a result, an L / S pattern including a plurality of line portions composed of the sacrificial semiconductor layer 9 and the channel semiconductor layer 3 between these grooves H1 and a plurality of space portions composed of these grooves H1 is formed. The width of each line portion and each space portion in the X direction is, for example, about 50 nm. FIG. 12B shows one line portion and one space portion (groove H1). Each line portion includes a plurality of channel semiconductor layers 3 that are separated from each other in the Z direction and extend in the Y direction.
次に、これらの犠牲半導体層９を複数の絶縁層２に置き換えるリプレイス工程を実行する（図１２(ｃ)）。具体的には、犠牲半導体層９およびチャネル半導体層３のうちの犠牲半導体層９をウェットエッチングにより選択的に除去して、チャネル半導体層３間に複数の空洞を形成する。そして、これらの空洞内に複数の絶縁層２を埋め込む。その結果、基板１上に複数の絶縁層２と複数のチャネル半導体層３とが交互に形成される。絶縁層２は例えば、ＳｉＯ２膜であり、ＣＶＤにより形成される。 Next, a replacement step of replacing these sacrificial semiconductor layers 9 with a plurality of insulating layers 2 is executed (FIG. 12 (c)). Specifically, the sacrificial semiconductor layer 9 of the sacrificial semiconductor layer 9 and the channel semiconductor layer 3 is selectively removed by wet etching to form a plurality of cavities between the channel semiconductor layers 3. Then, a plurality of insulating layers 2 are embedded in these cavities. As a result, the plurality of insulating layers 2 and the plurality of channel semiconductor layers 3 are alternately formed on the substrate 1. The insulating layer 2 is, for example, a SiO2 film, and is formed by CVD.
その後、図５(ａ)および図５(ｂ)の工程から、図９(ａ)および図９(ｂ)の工程までが実行される。さらには、基板１上に種々の配線層や層間絶縁膜などが形成される。このようにして、本実施形態の半導体装置が製造される。本実施形態の半導体装置の構造は、第１実施形態の半導体装置の構造と同様である。 After that, the steps from FIGS. 5 (a) and 5 (b) to the steps of FIGS. 9 (a) and 9 (b) are executed. Further, various wiring layers, interlayer insulating films, and the like are formed on the substrate 1. In this way, the semiconductor device of the present embodiment is manufactured. The structure of the semiconductor device of the present embodiment is the same as that of the semiconductor device of the first embodiment.
なお、犠牲半導体層９は、本実施形態ではＳｉＨ４ガスおよびＧｅＨ４ガスを用いて形成したが、その他のガスを用いて形成してもよい。このようなガスの例は、Ｓｉ２Ｈ２Ｃｌ２ガスおよびＧｅＨ４ガスである。 Although the sacrificial semiconductor layer 9 is formed by using SiH 4 gas and GeH 4 gas in the present embodiment, it may be formed by using other gases. Examples of such gases are Si 2 H 2 Cl 2 gas and GeH 4 gas.
また、犠牲半導体層９の除去によりチャネル半導体層３の積層構造が倒壊するのを防止するため、事前にこの積層構造を支える柱を形成しておいてもよい。このような柱の構造は例えば、他のリプレイス工程で使用されている構造としてもよい。 Further, in order to prevent the laminated structure of the channel semiconductor layer 3 from collapsing due to the removal of the sacrificial semiconductor layer 9, a pillar supporting the laminated structure may be formed in advance. The structure of such a pillar may be, for example, a structure used in another replacement process.
また、犠牲半導体層９を除去するタイミングは、本実施形態ではトンネル絶縁膜４の形成前であるが、その他のタイミングでもよい。例えば、犠牲半導体層９は、電極層７の形成後に除去してもよい。 Further, the timing for removing the sacrificial semiconductor layer 9 is before the formation of the tunnel insulating film 4 in the present embodiment, but other timings may be used. For example, the sacrificial semiconductor layer 9 may be removed after the electrode layer 7 is formed.
本実施形態によれば、第１実施形態と同様に、メモリセルを好適に動作させることが可能な３次元メモリを提供することが可能となる。 According to the present embodiment, it is possible to provide a three-dimensional memory capable of suitably operating the memory cell as in the first embodiment.
また、本実施形態の各チャネル半導体層３は、基板１上に複数の犠牲半導体層９と複数のチャネル半導体層３とを交互に積層することで形成される。よって、本実施形態によれば、各チャネル半導体層３を単結晶層とすることが可能となり、これによりメモリセルの特性を改善することが可能となる。一般に、単結晶層のチャネル半導体層３は、多結晶層のチャネル半導体層３に比べて、キャリア移動度が高く、オン電流が大きく、欠陥の少なさのためにオン電流のばらつき（ノイズ）が少ない。これにより、Ｖｔ分布幅が小さくなり、メモリの多値化を実現しやすくなる。また、トンネル絶縁膜４を単結晶層であるチャネル半導体層３の酸化により形成できるようになるため、高品質なトンネル絶縁膜４を形成することが可能となり、書き込み消去サイクルストレスによるトンネル絶縁膜４の絶縁劣化を抑制することが可能となる。 Further, each channel semiconductor layer 3 of the present embodiment is formed by alternately stacking a plurality of sacrificial semiconductor layers 9 and a plurality of channel semiconductor layers 3 on a substrate 1. Therefore, according to the present embodiment, each channel semiconductor layer 3 can be a single crystal layer, which makes it possible to improve the characteristics of the memory cell. In general, the channel semiconductor layer 3 of the single crystal layer has a higher carrier mobility, a larger on-current, and less defects, so that the on-current variation (noise) is higher than that of the channel semiconductor layer 3 of the polycrystalline layer. Few. As a result, the Vt distribution width becomes smaller, and it becomes easier to realize a multi-valued memory. Further, since the tunnel insulating film 4 can be formed by oxidizing the channel semiconductor layer 3 which is a single crystal layer, it is possible to form a high-quality tunnel insulating film 4, and the tunnel insulating film 4 due to write-erasing cycle stress. It is possible to suppress the deterioration of insulation.
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。 Although some embodiments have been described above, these embodiments are presented only as examples and are not intended to limit the scope of the invention. The novel devices and methods described herein can be implemented in a variety of other forms. In addition, various omissions, substitutions, and changes can be made to the forms of the apparatus and method described in the present specification without departing from the gist of the invention. The appended claims and their equivalent scope are intended to include such forms and variations contained within the scope and gist of the invention.
１：基板、２：絶縁層、３：チャネル半導体層、４：トンネル絶縁膜、
５：電荷蓄積層、６：ブロック絶縁膜、６ａ：第１層、６ｂ：第２層、
６ｃ：第３層、６ｄ：第４層、７：電極層、８：絶縁膜、９：犠牲半導体層
1: Substrate 2: Insulation layer 3: Channel semiconductor layer 4: Tunnel insulating film,
5: Charge storage layer, 6: Block insulating film, 6a: 1st layer, 6b: 2nd layer,
6c: 3rd layer, 6d: 4th layer, 7: electrode layer, 8: insulating film, 9: sacrificial semiconductor layer
Claims (16)
前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延びる複数の半導体層と、
前記複数の半導体層の側面に設けられた複数の電荷蓄積層と、
前記複数の電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層と、
を備える半導体装置。 With the board
A plurality of semiconductor layers provided on the substrate, separated from each other in the first direction perpendicular to the surface of the substrate, and extending in the second direction parallel to the surface of the substrate.
A plurality of charge storage layers provided on the side surfaces of the plurality of semiconductor layers, and
A plurality of electrode layers provided on the side surfaces of the plurality of charge storage layers, separated from each other in the second direction, and extending in the first direction.
A semiconductor device equipped with.
前記複数の電荷蓄積層と前記複数の電極層との間に設けられ、前記第２方向に互いに離間し、前記第１方向に延び、前記第１絶縁膜より膜厚が厚い複数の第２絶縁膜と、
をさらに備える請求項１から１０のいずれか１項に記載の半導体装置。 A plurality of first insulating films provided between the plurality of semiconductor layers and the plurality of charge storage layers, separated from each other in the first direction, and extend in the second direction.
A plurality of second insulations provided between the plurality of charge storage layers and the plurality of electrode layers, separated from each other in the second direction, extend in the first direction, and have a thickness thicker than that of the first insulating film. With the film
The semiconductor device according to any one of claims 1 to 10, further comprising.
前記基板上に設けられ、前記基板の表面に垂直な第１方向に互いに離間し、前記基板の表面に平行な第２方向に延び、第１側面と前記第１側面の反対側の第２側面とを有する複数の半導体層と、
前記複数の半導体層の前記第１側面に設けられた複数の第１電荷蓄積層と、
前記複数の第１電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の第１電極層と、
前記第２方向に沿って前記複数の第１電荷蓄積層および前記複数の第１電極層と交互に設けられた複数の第３絶縁膜と、
前記複数の半導体層の前記第２側面に設けられた複数の第２電荷蓄積層と、
前記複数の第２電荷蓄積層の側面に設けられ、前記第２方向に互いに離間し、前記第１方向に延びる複数の第２電極層と、
前記第２方向に沿って前記複数の第２電荷蓄積層および前記複数の第２電極層と交互に設けられた複数の第４絶縁膜とを備え、
前記第１電荷蓄積層および前記第１電極層は、前記半導体層を介して前記第４絶縁膜と対向する位置に設けられており、
前記第２電荷蓄積層および前記第２電極層は、前記半導体層を介して前記第３絶縁膜と対向する位置に設けられている、
半導体装置。 With the board
Provided on the substrate, separated from each other in the first direction perpendicular to the surface of the substrate, extending in the second direction parallel to the surface of the substrate, the first side surface and the second side surface opposite to the first side surface. With a plurality of semiconductor layers having
A plurality of first charge storage layers provided on the first side surface of the plurality of semiconductor layers, and
A plurality of first electrode layers provided on the side surfaces of the plurality of first charge storage layers, separated from each other in the second direction, and extending in the first direction.
A plurality of third insulating films provided alternately with the plurality of first charge storage layers and the plurality of first electrode layers along the second direction.
A plurality of second charge storage layers provided on the second side surface of the plurality of semiconductor layers, and
A plurality of second electrode layers provided on the side surfaces of the plurality of second charge storage layers, separated from each other in the second direction, and extending in the first direction.
The plurality of second charge storage layers and a plurality of fourth insulating films alternately provided with the plurality of second electrode layers are provided along the second direction.
The first charge storage layer and the first electrode layer are provided at positions facing the fourth insulating film via the semiconductor layer.
The second charge storage layer and the second electrode layer are provided at positions facing the third insulating film via the semiconductor layer.
Semiconductor device.
前記複数の半導体層の側面に複数の電荷蓄積層を形成し、
前記複数の電荷蓄積層の側面に、前記第２方向に互いに離間し、前記第１方向に延びる複数の電極層を形成する、
ことを含む半導体装置の製造方法。 A plurality of semiconductor layers that are separated from each other in the first direction perpendicular to the surface of the substrate and extend in the second direction parallel to the surface of the substrate are formed on the substrate.
A plurality of charge storage layers are formed on the side surfaces of the plurality of semiconductor layers, and a plurality of charge storage layers are formed.
A plurality of electrode layers that are separated from each other in the second direction and extend in the first direction are formed on the side surfaces of the plurality of charge storage layers.
A method of manufacturing a semiconductor device including the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019038961A JP2020145241A (en) | 2019-03-04 | 2019-03-04 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019038961A JP2020145241A (en) | 2019-03-04 | 2019-03-04 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2020145241A true JP2020145241A (en) | 2020-09-10 |
Family
ID=72353747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019038961A Pending JP2020145241A (en) | 2019-03-04 | 2019-03-04 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2020145241A (en) |
-
2019
- 2019-03-04 JP JP2019038961A patent/JP2020145241A/en active Pending
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