JP2020119325A - Storage system, and storage controller - Google Patents
Storage system, and storage controller Download PDFInfo
- Publication number
- JP2020119325A JP2020119325A JP2019010432A JP2019010432A JP2020119325A JP 2020119325 A JP2020119325 A JP 2020119325A JP 2019010432 A JP2019010432 A JP 2019010432A JP 2019010432 A JP2019010432 A JP 2019010432A JP 2020119325 A JP2020119325 A JP 2020119325A
- Authority
- JP
- Japan
- Prior art keywords
- address
- information
- dcm
- storage
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、ストレージシステム、及びストレージ制御装置に関する。 The present invention relates to a storage system and a storage control device.
スケールアウト型のストレージ制御装置を複数備えるストレージシステムにおいて、アクセス先の記憶装置が他のストレージ制御装置の配下になり、ドメインを跨ったアクセスが必要とされる場合がある。 In a storage system including a plurality of scale-out type storage control devices, an access destination storage device may be under the control of another storage control device, and access across domains may be required.
このような従来のドメインを跨ったアクセスを実施する場合、中継装置、例えば、フロントエンドルータ（Front-end Router; ＦＲＴ）を介して通信を行なうと共に、アクセス先の記憶装置を管理するストレージ制御装置にアクセス処理を依頼することになる。そのため、ドメインを跨った記憶装置へのアクセスを実施する場合には、同一のドメイン内で記憶装置にアクセスするのに比べ、当該アクセスに要する時間が長くなる（レスポンスが遅くなる）場合がある。 When performing such conventional access across domains, a storage control device that communicates via a relay device, for example, a front-end router (FRT), and manages a storage device to be accessed. To request access processing. Therefore, when the storage device is accessed across domains, the time required for the access may be longer (the response may be slower) than when the storage device is accessed in the same domain.
１つの側面では、ドメインを跨った記憶装置へのアクセスに要する時間を短縮させることを目的とする。 In one aspect, the object is to reduce the time required to access a storage device across domains.
このストレージシステムは、第一のストレージ制御装置と、前記第一のストレージ制御装置にインタフェースを介して接続され、前記第一のストレージ制御装置による制御下で動作する記憶装置と、前記第一のストレージ制御装置と通信可能に接続される第二のストレージ制御装置とを備え、前記第二のストレージ制御装置が、当該第二のストレージ制御装置に備えられたメモリにおけるアドレス情報を前記第一のストレージ制御装置に通知する通知部と、前記記憶装置に対するデータアクセス要求を発行するデータアクセス要求発行部とを備え、前記第一のストレージ制御装置が、前記データアクセス要求発行部からの前記記憶装置に対する前記データアクセス要求に応じて作成される応答データの送信先アドレスに、前記通知部によって通知された前記アドレス情報を用いて前記第二のストレージ制御装置の前記メモリにおけるアドレスを設定する宛先設定部と、前記宛先設定部によって設定された前記送信先アドレスを指定して、前記応答データを、前記第二のストレージ制御装置の前記メモリに送信する送信部とを備える。 The storage system includes a first storage control device, a storage device connected to the first storage control device via an interface, and operating under the control of the first storage control device, and the first storage device. A second storage control device communicatively connected to the control device, wherein the second storage control device uses address information in a memory provided in the second storage control device as the first storage control device. A data access request issuing unit for issuing a data access request to the storage device, wherein the first storage control device sends the data to the storage device from the data access request issuing unit. A destination setting unit that sets an address in the memory of the second storage control device by using the address information notified by the notification unit as a destination address of response data created in response to an access request; And a transmission unit that specifies the transmission destination address set by the destination setting unit and transmits the response data to the memory of the second storage control device.
一実施形態によれば、ドメインを跨った記憶装置へのアクセスに要する時間を短縮させることができる。 According to one embodiment, it is possible to reduce the time required to access storage devices across domains.
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図等はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の実施形態で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the embodiments described below are merely examples, and there is no intention of excluding various modifications and application of techniques that are not explicitly shown below. For example, the present embodiment can be variously modified and implemented without departing from the spirit thereof. In addition, in the drawings used in the following embodiments, parts denoted by the same reference numerals represent the same or similar parts unless otherwise specified.
〔１〕比較例に係る異なるドメイン間での記憶装置へのアクセスについて
はじめに、図１６を用いて、一実施形態の比較例に係るストレージ制御装置間でのドメインを跨ったアクセス、すなわち、異なるドメイン間での記憶装置へのアクセスについて説明する。なお、以下の処理は、例えば、コンピュータにより実施されてよい。
[1] Access to Storage Device between Different Domains According to Comparative Example First, referring to FIG. 16, access across domains between storage control devices according to a comparative example of one embodiment, that is, different domains. Access to the storage device during the period will be described. The following processing may be implemented by a computer, for example.
図１６は、ストレージ制御装置間でのドメインを跨ったアクセスを例示するものである。 FIG. 16 exemplifies access across storage controllers between domains.
この図１６に例示するストレージシステム１００は、スケールアウト型のストレージ制御装置であるコントローラモジュール（Controller Module; ＣＭ）を１つ以上（ＣＭ１０１−０，・・・，ＣＭ１０１−ｎ；ｎは０以上の整数）備える。また、ＣＭ１０１−０，・・・，ＣＭ１０１−ｎは、それぞれ、ＣＭ＃０,・・・，ＣＭ＃ｎとも表される。以下、ＣＭを示す符号としては、複数のＣＭのうち１つを特定する必要があるときには符号１０１−０，・・・，１０１−ｎを用いるが、任意のＣＭを指すときには符号１０１を用いる。
The
さらに、このストレージシステム１００は、これら複数のＣＭ１０１にそれぞれ接続されるＦＲＴ１０３を備える。
Further, the
この図１６は、ＣＭ＃０とＣＭ＃１、ＣＭ＃４とＣＭ＃５、ＣＭ＃８とＣＭ＃９とでペアを構成することで本システム１００を冗長化することを例示する。
FIG. 16 exemplifies that the
そして、ＣＭ＃０，ＣＭ＃４，ＣＭ＃８をプライマリ（現用系）のストレージ制御装置、ＣＭ＃１，ＣＭ＃５，ＣＭ＃９をセカンダリ（予備系）のストレージ制御装置として機能させる。例えば、プライマリのＣＭ＃４が故障した場合には、ＣＭ＃４のセカンダリのストレージ制御装置であるＣＭ＃５がＣＭ＃４の業務を引き継ぐ。これらセカンダリのストレージ制御装置を、ミラーＣＭ（Mirror Controller Module; ＭＣＭ）ともいう。
Then,
また、このストレージシステム１００では、記憶装置であるＳＳＤ（Solid State Drive）を１つ以上備え、このＳＳＤは、ＮＶＭｅ（Non-Volatile Memory express；登録商標）のインタフェースを用いるものとする。なお、このＮＶＭｅインタフェースを用いるＳＳＤをＮＶＭｅ−ＳＳＤと表す。
In addition, the
図１６に例示するように、ストレージシステム１００は１つ以上のＮＶＭｅ−ＳＳＤ（ＮＶＭｅ−ＳＳＤ１０２−０，・・・，ＮＶＭｅ−ＳＳＤ１０２−ｍ；ｍは０以上の整数）を備える。また、ＮＶＭｅ−ＳＳＤ１０２−０，・・・，ＮＶＭｅ−ＳＳＤ１０２−ｍは、それぞれ、ＮＶＭｅ−ＳＳＤ＃１,・・・，ＮＶＭｅ−ＳＳＤ＃ｍとも表される。以下、ＮＶＭｅ−ＳＳＤを示す符号としては、複数のＮＶＭｅ−ＳＳＤのうち１つを特定する必要があるときには符号１０２−１，・・・，１０２−ｍを用いるが、任意のＮＶＭｅ−ＳＳＤを指すときには符号１０２を用いる。
As illustrated in FIG. 16, the
図１６に例示するように、ストレージシステム１００では、プライマリのＣＭ＃０とセカンダリＣＭ＃１とのペアに対して、ＮＶＭｅ−ＳＳＤ＃０を割り当て、プライマリのＣＭ＃４とセカンダリＣＭ＃５とのペアに対して、ＮＶＭｅ−ＳＳＤ＃２を割り当てる。また、プライマリのＣＭ＃８とセカンダリＣＭ＃９とのペアに対して、ＮＶＭｅ−ＳＳＤ＃４を割り当てる。すなわち、ＮＶＭｅ−ＳＳＤ＃０，ＮＶＭｅ−ＳＳＤ＃２，ＮＶＭｅ−ＳＳＤ＃４を、それぞれ、ＣＭ＃０，ＣＭ＃４，ＣＭ＃８の配下とする。
As illustrated in FIG. 16, in the
この割り当ては、ＮＶＭｅ−ＳＳＤ１０２へのアクセス制御を担当するプライマリのＣＭ１０１を決定するものである。図１６に示す例において、ＮＶＭｅ−ＳＳＤ＃０へのアクセス制御を担当するＣＭ１０１は、ＣＭ＃０であり、ＮＶＭｅ−ＳＳＤ＃２へのアクセス制御を担当するＣＭ１０１は、ＣＭ＃４である。また、ＮＶＭｅ−ＳＳＤ＃４へのアクセス制御を担当するＣＭ１０１は、ＣＭ＃８である。なお、これら各ＮＶＭｅ−ＳＳＤ１０２へのアクセス制御を担当するＣＭを、担当ＣＭともいう。
This allocation determines the primary CM 101 in charge of controlling access to the NVMe-SSD 102. In the example illustrated in FIG. 16, the CM 101 responsible for access control to the NVMe-
このようなストレージシステム１００では、ＮＶＭｅ−ＳＳＤ１０２に対して、当該ＮＶＭｅ−ＳＳＤ１０２の担当ＣＭからアクセスする場合、担当ＣＭはＮＶＭｅ−ＳＳＤ１０２に直接アクセスできる。
In such a
また、このようなストレージシステム１００に備えられるＣＭ１０１がスケールアウト型のストレージ制御装置である以上、一のＣＭ１０１から、他のＣＭ１０１が担当ＣＭとなるＮＶＭｅ−ＳＳＤ１０２へのアクセスが発生する場合がある。
Further, since the CM 101 provided in such a
ここで、図１６に例示するように、ＣＭ＃８が担当ＣＭであるＮＶＭｅ−ＳＳＤ＃４に対して、ＣＭ＃４がアクセスする場合を例にとる。図１６において、アクセス先であるＮＶＭｅ−ＳＳＤ＃４の担当ＣＭであるＣＭ＃８をドライブコントローラモジュール（Drive Controller Module; ＤＣＭ）ともいう。また、アクセス元のＣＭであるＣＭ＃４をローカルコントローラモジュール（Local Controller Module; ＬＣＭ）ともいう。
Here, as illustrated in FIG. 16, a case where the
ＣＭ＃４がＮＶＭｅ−ＳＳＤ＃４にアクセスしようとしても、ＣＭ＃８が担当ＣＭであるため、ＣＭ＃４はＮＶＭｅ−ＳＳＤ＃４に直接アクセスすることができない。そこで、ＣＭ＃８は、自身のメモリ１０４上に備えたＢＥＣバッファ１０５に、ＮＶＭｅ−ＳＳＤ＃４のデータを移動させる。そして、ＣＭ＃４は、ＦＲＴ１０３を介してＢＥＣバッファ１０５内のデータを受信することにより当該データにアクセスする。
Even if the
図１７は、同一ドメイン間での記憶装置へのアクセスを説明するためのシーケンスチャートである。具体的に、この図１７は、図１６に例示するストレージシステム１００において、ＣＭ＃４から自身の配下にあるＮＶＭｅ−ＳＳＤ＃２に対して読み出し（ＲＥＡＤ）によるアクセスを実施した場合のシーケンスチャートである。この図１７に例示する詳細なステップや、各ステップにおいて送受信されるコマンドについては後述する。
FIG. 17 is a sequence chart for explaining access to the storage device between the same domains. Specifically, FIG. 17 is a sequence chart when the
この図１７に例示するように、ＣＭ＃４のＣＰＵは、ＮＶＭｅ−ＳＳＤ＃２に対してＲＥＡＤコマンド（“ＳＱ＿Ｂｅｌｌ”コマンド，“ＳＱ”コマンド）を送信する。そして、ＮＶＭｅ−ＳＳＤ＃２は、ＣＭ＃４のＣＰＵに対して、ＲＥＡＤデータ（“ＲＤ”コマンド）を受信する。その後、ＮＶＭｅ−ＳＳＤ＃２は、ＣＭ＃４のＣＰＵに対して、ＲＥＡＤデータを送信した後、ＲＥＡＤコマンドの完了応答（“ＣＱ”コマンド，“ＭＳＩ−Ｘ”コマンド）を送信する。図１７に例示する、これらの各コマンドについては後述する。
As illustrated in FIG. 17, the
次に、図１８は、異なるドメイン間での記憶装置へのアクセスを説明するためのシーケンスチャートである。具体的に、この図１８は、図１７に例示するストレージシステム１００において、ＣＭ＃４から、ＣＭ＃８の配下にあるＮＶＭｅ−ＳＳＤ＃４に対して読み出しによるアクセスを実行した場合のシーケンスチャートである。この図１８に例示する詳細なステップと、各ステップにおいて送受信されるコマンドについても後述する。
Next, FIG. 18 is a sequence chart for explaining access to a storage device between different domains. Specifically, FIG. 18 is a sequence chart when a read access is performed from
この図１８に例示する一連の処理を、図１９を参照しながら説明する。図１９は、異なるドメイン間での記憶装置へのアクセスの概要を説明するための図であり、図１８のシーケンスチャートに例示する処理を模式的に示したものである。この図１９に例示する詳細なステップ、各ステップにおいて送受信されるコマンド、ＣＭ＃８のメモリ１０４の構成についても後述する。
A series of processes illustrated in FIG. 18 will be described with reference to FIG. FIG. 19 is a diagram for explaining the outline of access to the storage device between different domains, and schematically shows the processing illustrated in the sequence chart of FIG. Detailed steps illustrated in FIG. 19, commands transmitted and received in each step, and the configuration of the
この図１８に例示するように、ＣＭ＃４のＣＰＵは、まず、ＦＲＴ１０３を介してＣＭ＃８のＣＰＵに対しＮＶＭｅ−ＳＳＤ＃４へのＲＥＡＤアクセス（“Ｒｄ ｒｅｑ”コマンド）を依頼する。この処理を、図１９における矢印Ｗ１に示す。
As illustrated in FIG. 18, the CPU of
続いて、ＣＭ＃８のＣＰＵが、ＮＶＭｅ−ＳＳＤ＃４に対して、ＲＥＡＤコマンド（“ＳＱ＿Ｂｅｌｌ”コマンド，“ＳＱ”コマンド）を送信すると、ＮＶＭｅ−ＳＳＤ＃４はこのＲＥＡＤコマンドを受信する。この処理を、図１９における矢印Ｗ２に示す。
Subsequently, when the CPU of
続いて、ＮＶＭｅ−ＳＳＤ＃４は、ＣＭ＃８のＣＰＵに対して、ＲＥＡＤデータを送信した後、ＲＥＡＤコマンドの完了応答を送信する。そして、ＣＭ＃８のＣＰＵは、自身のメモリ上に備えたＢＥＣバッファ１０５に、ＮＶＭｅ−ＳＳＤ＃４に格納されるデータを移動させる。この処理を、図１９における矢印Ｗ３に示す。
Subsequently, the NVMe-
その後、ＣＭ＃８のＣＰＵは、ＣＭ＃４のＣＰＵに対して、メモリへの書き込みコマンド（“ＲＤ”コマンド）を送信することにより、ＢＥＣバッファ１０５に格納されたデータが、ＦＲＴ１０３を介してＣＭ＃４のＣＰＵに移動される。これにより、ＣＭ＃４は、ＢＥＣバッファ内１０５のデータにアクセスすることになる。この処理を、図１９における矢印Ｗ４に示す。
Then, the
図１７に例示するシーケンスチャートに比べ、図１８に例示するシーケンスチャートでは、ＣＭ＃４のＣＰＵがＣＭ＃８のＣＰＵに対してＲＥＡＤアクセスを依頼するステップ（図１９における矢印Ｗ１参照）が必要となる。さらに、ＣＭ＃８のＣＰＵが、ＣＭ＃４のＣＰＵに対して、メモリへの書き込みコマンドを送信して、ＢＥＣバッファ１０５に格納されたデータをＣＭ＃４のＣＰＵに移動させるステップ（図１９における矢印Ｗ４参照）も必要となる。
Compared with the sequence chart illustrated in FIG. 17, the sequence chart illustrated in FIG. 18 requires a step in which the CPU of
これらの結果、ドメインを跨った記憶装置へのアクセスを実行する場合には、同一のドメイン間でのアクセスを実行するのに比べて、当該アクセスに要する時間が長くなる（レスポンスが遅くなる）。 As a result, when the storage device is accessed across domains, the time required for the access becomes longer (the response becomes slower) than when the access is performed between the same domains.
〔２〕一実施形態
一実施形態に係るストレージシステム１では、ドメインを跨った記憶装置へのアクセスに要する時間を短縮させる。
[2] One Embodiment In the
〔２−１〕一実施形態に係るストレージシステムのハードウェア構成例
図１は、実施形態の一例としてのストレージシステム１のハードウェア構成を例示する図である。
[2-1] Hardware Configuration Example of Storage System According to One Embodiment FIG. 1 is a diagram illustrating a hardware configuration of a
この図１に例示するように、ストレージシステム１は、スケールアウト型のストレージ制御装置であるＣＭを１つ以上（ＣＭ１０−０，・・・，ＣＭ１０−ｎ；ｎは０以上の整数）備える。また、ＣＭ１０−０，・・・，ＣＭ１０−ｎは、それぞれ、ＣＭ＃０,・・・，ＣＭ＃ｎとも表される。以下、ＣＭを示す符号としては、複数のＣＭのうち１つを特定する必要があるときには符号１０−０，・・・，１０−ｎを用いるが、任意のＣＭを指すときには符号１０を用いる。なお、“＃”に続く数字（０，・・・，ｎ）は、識別子（ＩＤ）ともいい、ＣＭ１０の特定に用いる。
As illustrated in FIG. 1, the
さらに、このストレージシステム１は、これら各ＣＭ１０に接続されるＦＲＴ３０を備える。
Further, the
ＣＭ１０は、ＦＲＴ３０と接続され、種々の制御を行なうサーバである。このＣＭ１０は、図示しない管理装置に接続され、当該管理装置から記憶装置（後述するＮＶＭｅ−ＳＳＤ２０）のデータに対するアクセス要求を処理する。
The
ＮＶＭｅ−ＳＳＤ２０は、ＮＶＭｅインタフェースを用いるＳＳＤであり、種々のデータやプログラム等を格納するハードウェアの一例である。このＮＶＭｅ−ＳＳＤ２０は、トランザクション層のパケット（Transaction Layer Packet；ＴＬＰ）を生成する。なお、このＴＬＰは公知であるため、ここでの説明を省略する。 The NVMe-SSD 20 is an SSD that uses an NVMe interface, and is an example of hardware that stores various data and programs. The NVMe-SSD 20 generates a transaction layer packet (TLP). Since this TLP is publicly known, its description is omitted here.
ＦＲＴ３０は、複数のＣＭ１０の各々を相互に通信可能にし、複数のＣＭ１０間で相互に送受信される情報を中継する、ルータ等の中継装置である。
The
この図１では、ＣＭ＃０とＣＭ＃１、ＣＭ＃４とＣＭ＃５、ＣＭ＃８とＣＭ＃９とでペアを構成することで本システム１を冗長化することを例示している。
In FIG. 1,
そして、ＣＭ＃０，ＣＭ＃４，ＣＭ＃８をプライマリのストレージ制御装置、ＣＭ＃１，ＣＭ＃５，ＣＭ＃９をセカンダリのストレージ制御装置として機能させる。
Then,
また、図１に例示するストレージシステム１は、記憶装置として１つ以上のＮＶＭｅ−ＳＳＤ（ＮＶＭｅ−ＳＳＤ２０−０，・・・，ＮＶＭｅ−ＳＳＤ２０−ｍ；ｍは０以上の整数）を備える。また、ＮＶＭｅ−ＳＳＤ２０−０，・・・，ＮＶＭｅ−ＳＳＤ２０−ｍは、それぞれ、ＮＶＭｅ−ＳＳＤ＃０,・・・，ＮＶＭｅ−ＳＳＤ＃ｍとも表される。以下、ＮＶＭｅ−ＳＳＤを示す符号としては、複数のＮＶＭｅ−ＳＳＤのうち１つを特定する必要があるときには符号２０−０，・・・，２０−ｍを用いるが、任意のＮＶＭｅ−ＳＳＤを指すときには符号２０を用いる。
Further, the
図１に例示するように、ストレージシステム１では、プライマリのＣＭ＃０とセカンダリＣＭ＃１とのペアに対して、ＮＶＭｅ−ＳＳＤ＃０を割り当て、プライマリのＣＭ＃４とセカンダリＣＭ＃５とのペアに対して、ＮＶＭｅ−ＳＳＤ＃２を割り当てる。また、プライマリのＣＭ＃８とセカンダリＣＭ＃９とのペアに対して、ＮＶＭｅ−ＳＳＤ＃４を割り当てる。
As illustrated in FIG. 1, in the
なお、図１では、ＣＭ１０のペアが、それぞれ１つのＮＶＭｅ−ＳＳＤ２０を備える場合を例示したが、複数のＮＶＭｅ−ＳＳＤ２０を備えてもよい。
In addition, in FIG. 1, the case where each pair of
〔２−２〕一実施形態に係るストレージシステムにおけるＣＭのハードウェア構成例
図２は、実施形態の一例としてのストレージシステム１におけるＣＭ１０のハードウェア構成を例示する図である。
[2-2] Example of Hardware Configuration of CM in Storage System According to One Embodiment FIG. 2 is a diagram illustrating a hardware configuration of the
この図２を用いて、図１に示すＣＭ１０のハードウェア構成を説明する。
The hardware configuration of the
ＣＭ１０は、例示的に、ＣＰＵ（Central Processing Unit）１１、記憶部１２、メモリ１３、ＩＦ部１４、入出力部１５、スイッチ１６、及び、変換部１７を備えてよい。また、この変換部１７は、変換部メモリ１８を備えてよい。
The
ＣＰＵ１１は、後述する記憶部１２に格納されるＯＳ（Operating System）やプログラムを実行し、例えば、図示しない管理装置から入力された要求に応じ、例えば、ＮＶＭｅ−ＳＳＤ２０へのアクセスを実行すべくＣＭ１０を制御する。本実施形態では、ＣＰＵ１１は、後述する制御プログラム９０を実行する。
The
記憶部１２は、種々のデータやプログラム等を格納するハードウェアの一例である。例えば、記憶部１２は、ＣＭ１０の二次記憶装置として使用されてよく、ＯＳやファームウェア、アプリケーション等のプログラム、及び各種データが格納されてよい。この記憶部１２としては、例えば、ＨＤＤ(Hard Disk Drive)の磁気ディスク装置の他、ＳＳＤやＳＣＭ(Storage Class Memories)が挙げられる。記憶部１２は、ＣＭ１０の各種機能の全部若しくは一部を実現するプログラム（後述する制御プログラム９０）を格納してもよい。
The
メモリ１３は、種々のデータやプログラム等を格納するハードウェアの一例である。メモリ１３としては、ＲＡＭ（Random Access Memory）等の揮発性メモリや、フラッシュメモリ、ＳＣＭ、ＲＯＭ（Read Only Memory）等の不揮発性メモリが挙げられる。また、メモリ１３は、制御プログラム９０を格納してもよい。なお、メモリ１３の一例として、後述する、ＤＣＭ１０が備えるＤＣＭメモリ、ＬＣＭ１０が備えるＬＣＭメモリ、及び、ＭＣＭ１０が備えるＭＣＭメモリがある。以下、ＬＣＭが備えるメモリ１３をＬＣＭメモリ１３Ｌといい、ＤＣＭ１０が備えるメモリ１３をＤＣＭメモリ１３Ｄという場合がある。
The
ＩＦ部１４は、他のＣＭ１０、ＮＶＭｅ−ＳＳＤ２０、ＦＲＴ３０、及び、図示しない管理装置との間の接続及び通信の制御等を行なう通信インタフェースの一例である。例えば、ＩＦ部１４は、図示しない管理装置を接続するためのアダプタ（ポート）を備えてもよい。なお、制御プログラム９０は、図示しないネットワークから当該ＩＦ部１４を介してダウンロードされてもよい。
The
入出力部１５は、例えば、マウス、キーボード、タッチパネル、操作ボタン等の入力装置、の少なくともいずれか一つを含んでよい。
The input/
スイッチ１６は、ＣＭ１０、ＮＶＭｅ−ＳＳＤ２０、及び、ＦＲＴ３０との間の通信を制御する。このスイッチ１６は、ＣＰＵ１１が接続されるポートを１つ備え、ＮＶＭｅ−ＳＳＤ２０やＦＲＴ３０が接続されるポートを複数備えるものとする。また、スイッチ１６は、ＦＲＴ３０を介してＬＣＭ１０と通信する。なお、このスイッチ１６は、ＰＣＩｅ（PCI Express）のインタフェースを用いるものとする。
The
変換部１７は、ＤＣＭ１０において用いられるものであり、ＬＣＭ１０がＮＶＭｅ−ＳＳＤ２０に対してアクセスした場合に、情報（パケット）が含まれるＴＬＰの送信先アドレスをＬＣＭ１０側のアドレスに変換する。なお、この変換部１７はチップ化（ＦＰＧＡ等で集積回路化）することにより実現されてもよい。なお、ＦＰＧＡはField-Programmable Gate Arrayの略称である。また、ＤＣＭ１０が自身の配下にあるＮＶＭｅ−ＳＳＤ２０に対してアクセスした場合、アドレスの変換を行なわないものとする。
The
また、変換部１７が備える変換部メモリ１８は、種々のデータやプログラム等を格納するハードウェアの一例である。変換部メモリ１８としては、ＲＡＭ等の揮発性メモリや、フラッシュメモリ、ＳＣＭ、ＲＯＭ等の不揮発性メモリが挙げられる。
The
上述したＣＭ１０のハードウェア構成は例示である。したがって、ＣＭ１０内でのハードウェアの増減（例えば、任意のブロックの追加や省略）、分割、任意の組み合わせでの統合等は適宜行なわれてもよい。
The hardware configuration of the
〔２−３〕一実施形態にストレージシステムにおける機能構成例
本ストレージシステムに係るＣＭ１０の機能構成について、図３を用いて説明する。
[2-3] Example of Functional Configuration in Storage System According to One Embodiment The functional configuration of the
図３は、図２に示す実施形態の一例としてのＣＭ１０の機能構成を例示する図である。
FIG. 3 is a diagram illustrating a functional configuration of the
この図３では、ＬＣＭ１０がＣＭ＃４であり、ＤＣＭ１０がＣＭ＃8である場合の各機能構成を例示する。このＤＣＭ１０を第一のストレージ制御装置ともいい、ＬＣＭ１０を第二のストレージ制御装置ともいう。
In FIG. 3, each functional configuration when the
図３に例示するように、ＬＣＭ１０（ＣＭ＃４）は、例示的に、解析部４０、及び、変換情報作成部４１を備えてもよい。そして、ＬＣＭメモリ１３Ｌは、例示的に、ＬＣＭ設定情報５０Ｌ、ＬＣＭ割り込み通知情報５１Ｌ、ＬＣＭアクセス情報５２Ｌ、及び、対ＤＣＭ領域５３を備えてもよい。また、この対ＤＣＭ領域５３は、例示的に、対ＤＣＭアクセス情報５４、アクセス用アドレス変換情報５５、及び、割り込み通知用アドレス変換情報５６を備えてもよい。
As illustrated in FIG. 3, the LCM 10 (CM#4) may exemplarily include an
また、図３に例示するように、ＤＣＭ１０（ＣＭ＃８）は、例示的に、送受信部６０、及び、アドレス変換部６１を備えてもよい。そして、このアドレス変換部６１は、ＣＭアドレス情報６２を備えてもよい。さらに、ＤＣＭメモリ１３Ｄは、例示的に、ＤＣＭ設定情報５０Ｄ、ＤＣＭ割り込み通知情報５１Ｄ、及び、ＤＣＭアクセス情報５２Ｄを備えてもよい。
Further, as illustrated in FIG. 3, the DCM 10 (CM#8) may exemplarily include a transmission/
まず、ＬＣＭ（ＣＭ＃４）の機能構成について説明する。 First, the functional configuration of the LCM (CM#4) will be described.
ＬＣＭの解析部４０は、ＤＣＭ１０に対して、ＤＣＭ設定情報５０ＤとＤＣＭ割り込み通知情報５１Ｄとを含む設定情報の送信を依頼する。また、解析部４０は、ＤＣＭ１０の送受信部６０から設定情報を受信し、受信した設定情報を解析する。解析部４０は、受信した設定情報を解析して、例えば、ＤＣＭ１０のアドレスや、ＤＣＭ１０の配下にあるＮＶＭｅ−ＳＳＤ２０のアドレスを抽出する。なお、これらのＤＣＭ設定情報５０Ｄ、及び、ＤＣＭ割り込み通知情報５１Ｄについては、後述する。
The
ＬＣＭの変換情報作成部４１は、ＬＣＭメモリ１３Ｌ上に、変換情報（後述する、アクセス用アドレス変換情報５５と割り込み通知用アドレス変換情報５６）の領域を作成し、当該変換情報を作成する。また、このＬＣＭの変換情報作成部４１は、作成した変換情報を、後述するＤＣＭ１０のアドレス変換部６１に送信する。
The LCM conversion
次に、ＬＣＭメモリ１３Ｌが備える、ＬＣＭ設定情報５０Ｌ、ＬＣＭ割り込み通知情報５１Ｌ、ＬＣＭアクセス情報５２Ｌ、及び、対ＤＣＭアクセス情報５４について、図４の（ａ）を用いて説明する。
Next, the
この図４の（ａ）は、ＬＣＭメモリ１３Ｌの記憶領域の使用例を示す図である。
FIG. 4A is a diagram showing a usage example of the storage area of the
この図４の（ａ）に例示するように、ＬＣＭメモリ１３Ｌには、一例として、ＬＣＭ設定情報５０Ｌ、ＬＣＭ割り込み通知情報５１Ｌ、ＬＣＭアクセス情報５２Ｌ、及び、対ＤＣＭアクセス情報５４がそれぞれ格納される。そのため、ＬＣＭメモリ１３Ｌ上には、図４の（ａ）に例示するような、これら各種情報の記憶領域が備えられるものとする。
As illustrated in FIG. 4A, as an example, the
ＬＣＭ設定情報５０Ｌは、ＬＣＭ１０の配下にあるＮＶＭｅ−ＳＳＤ２０の設定情報（ＰＣＩｅコンフィグ（config）情報）であり、例えば、配下のＮＶＭｅ−ＳＳＤ２０のアドレスを含む。図３に示す例において、ＣＭ＃４（ＬＣＭ１０）の備えるメモリ１３のＬＣＭ設定情報５０Ｌには、例えば、自身が担当ＣＭであるＮＶＭｅ−ＳＳＤ＃２の設定情報が格納される。なお、この設定情報には、他のドメインに属するＮＶＭｅ−ＳＳＤ２０の設定情報は含まれない。
The
ＬＣＭ割り込み通知情報５１Ｌは、ＬＣＭ１０が、自身の配下にあるＮＶＭｅ−ＳＳＤ２０から通知される割り込み（後述する“ＭＳＩ−Ｘ”コマンド）に関する情報である。例えば、図３の場合、ＣＭ＃４（ＬＣＭ１０）の備えるメモリ１３のＬＣＭ割り込み通知情報５１Ｌには、ＤＣＭ１０からＬＣＭ１０に対して送信される完了の通知が格納される。
The LCM interrupt
ＬＣＭアクセス情報５２Ｌは、ＬＣＭ１０と、当該ＬＣＭ１０が担当ＣＭであるＮＶＭｅ−ＳＳＤ２０との間で送受信されるコマンド（例えば、“ＳＱ”コマンドや“ＣＱ”コマンド）を含む。このコマンドについては後述する。
The
このように、上述した、ＬＣＭ設定情報５０Ｌ、ＬＣＭ割り込み通知情報５１Ｌ、及び、ＬＣＭアクセス情報５２Ｌは、ＬＣＭ１０が、自身の配下にあるＮＶＭｅ−ＳＳＤ２０との間で送受信する情報や、当該送受信に必要な設定情報を格納するものである。一方、ＬＣＭメモリ１３Ｌにおける、対ＤＣＭ領域５３は、ＬＣＭ１０が、ＤＣＭ１０との間で送受信する情報や、当該送受信に必要な設定情報を格納するものである。この対ＤＣＭ領域５３について以下に説明する。
As described above, the
対ＤＣＭ領域５３は、上述したように、ＬＣＭ１０が、ＤＣＭ１０との間で送受信する情報や、当該送受信に必要な設定情報を格納するものである。
As described above, the area for
この対ＤＣＭ領域５３は、図３に例示するように、対ＤＣＭアクセス情報５４、アクセス用アドレス変換情報５５、及び、割り込み通知用アドレス変換情報５６を備える。図５，図６を参照しながら、これらの各情報について説明する。なお、図４の（ａ）中の「ＢＡＲ（α’）」は、ＬＣＭメモリ１３Ｌにおいて、対ＤＣＭ領域５３内に対ＤＣＭアクセス情報５４が格納される領域の先頭アドレスを示すものである。
As illustrated in FIG. 3, the
対ＤＣＭアクセス情報５４は、ＬＣＭ１０が、ＤＣＭ配下のＮＶＭｅ−ＳＳＤ２０に対してアクセスした場合に、ＬＣＭ１０とＤＣＭ配下のＮＶＭｅ−ＳＳＤ２０との間で送受信されるコマンド（例えば、“ＳＱ”コマンド）を含む。例えば、図２に示す例の場合、ＣＭ＃４（ＬＣＭ１０）と、ＣＭ＃８（ＤＣＭ１０）が担当ＣＭであるＮＶＭｅ−ＳＳＤ＃４との間で送受信されるコマンド（例えば、“ＳＱ”コマンド）が格納される。このコマンドについては後述する。
The
図５は、アクセス用アドレス変換情報５５を例示するものである。また、図６は、割り込み通知用アドレス変換情報５６を例示するものである。なお、本実施形態では、図５，図６に示すように、アクセス用アドレス変換情報５５、及び、割り込み通知用アドレス変換情報５６をテーブル形式で表現している。しかしながら、アクセス用アドレス変換情報５５、及び、割り込み通知用アドレス変換情報５６に格納される情報の表現形式はテーブルに限られるものではなく、種々変形して実施することができる。
FIG. 5 illustrates the access
なお、図５に例示するこれらのアクセス用アドレス変換情報５５、及び、図６に例示する割り込み通知用アドレス変換情報５６では、ＤＣＭ１０（ＣＭ＃８），ＬＣＭ１０（ＣＭ＃４）に関する情報を取り上げて例示するが、これに限られるものではない。また、これらのアクセス用アドレス変換情報５５と割り込み通知用アドレス変換情報５６とを総称して、変換情報ともいう。
In the access
図５に例示するアクセス用アドレス変換情報５５は、“ＣＭ＿ＩＤ”、及び、“アクセス用アドレス”の各フィールドを備える。
The access
アクセス用アドレス変換情報５５のフィールド“ＣＭ＿ＩＤ”は、ＣＭ１０を一意に特定するためのＩＤを格納するものである。なお、本実施形態において、この“ＣＭ＿ＩＤ”に格納される値は、管理者によって付与されるものとする。
The field “CM_ID” of the access
アクセス用アドレス変換情報５５のフィールド“アクセス用アドレス”は、フィールド“ＣＭ＿ＩＤ”に格納される値により特定されるＣＭ１０の備えるメモリ１３において、コマンドを格納する領域の先頭アドレスである。このフィールド“アクセス用アドレス”に格納される値を、アドレス情報ともいう。
The field “access address” of the access
図５は、ＣＭ＃８（ＤＣＭ１０）が、自メモリ（ＤＣＭメモリ）１３上のアドレス「ＢＡＲ（α）」で始まる領域に、配下のＮＶＭｅ−ＳＳＤ２０に対するコマンド（ＤＣＭアクセス情報５２Ｄ）を格納することを示す（図４の（ｂ）参照）。
In FIG. 5, the CM#8 (DCM 10) stores a command (
また、ＣＭ＃４（ＬＣＭ１０）が自メモリ（ＬＣＭメモリ）１３上のアドレス「ＢＡＲ（α’）」で始まる領域に、他ＣＭ１０配下のＮＶＭｅ−ＳＳＤ２０に対するコマンド（対ＤＣＭアクセス情報５４）を格納することを示す（図４の（ａ）参照）。
Further, the CM #4 (LCM 10) stores a command (to the DCM access information 54) to the NVMe-SSD 20 under the control of another
次に、図６に例示する割り込み通知用アドレス変換情報５６は、“ＣＭ＿ＩＤ”、及び、“割り込み通知用アドレス”の各フィールドを備える。
Next, the interrupt notification
割り込み通知用アドレス変換情報５６のフィールド“ＣＭ＿ＩＤ”は、ＣＭ１０を一意に特定するためのＩＤを格納するものである。なお、本実施形態において、この“ＣＭ＿ＩＤ”に格納される値は、管理者によって付与されるものとする。
The field “CM_ID” of the interrupt notification
割り込み通知用アドレス変換情報５６のフィールド“割り込み通知用アドレス”は、フィールド“ＣＭ＿ＩＤ”に格納される値により特定されるＣＭ１０の備えるメモリ１３において、割り込み通知情報を格納する領域の先頭アドレスである。
The field “interrupt notification address” of the interrupt notification
図６は、ＣＭ＃８（ＤＣＭ１０）が、自メモリ（ＤＣＭメモリ）１３上のアドレス「ＢＡＲ（β）」で始まる領域に、配下のＮＶＭｅ−ＳＳＤ２０からのに対する割り込み通知情報を格納することを示す（図４の（ｂ）参照）。なお、このアドレス「ＢＡＲ（β）」については図示を省略する。 FIG. 6 shows that the CM#8 (DCM 10) stores the interrupt notification information for the subordinate NVMe-SSD 20 in the area starting with the address “BAR(β)” on the own memory (DCM memory) 13. (See FIG. 4B). Note that illustration of this address “BAR(β)” is omitted.
また、ＣＭ＃４（ＬＣＭ１０）が自メモリ（ＬＣＭメモリ）１３上のアドレス「ＢＡＲ（β’）」で始まる領域に、他ＣＭ１０配下のＮＶＭｅ−ＳＳＤ２０からの割り込み通知情報を格納することを示す（図４の（ａ）参照）。なお、このアドレス「ＢＡＲ（β’）」については図示を省略する。
Also, it is indicated that the CM#4 (LCM 10) stores the interrupt notification information from the NVMe-SSD 20 under the control of the
次に、図３に例示するＣＭ１０の機能構成に関する説明に戻り、ＤＣＭ１０（ＣＭ＃８）の機能構成について説明する。
Next, returning to the description of the functional configuration of the
ＤＣＭ１０の送受信部６０は、ＤＣＭ１０だけでなく、ＬＣＭ１０に対してもＦＲＴ３０を介して情報を送受信できる機能を備える。この送受信部６０は、図２に例示するスイッチ１６によって実現されるものとする。また、ＬＣＭ１０によるアクセス要求の送信は、ＬＣＭ１０のＣＰＵ１１（データアクセス要求発行部）によって実行される。
The transmission/
この送受信部６０は、ＬＣＭ１０からのアクセス要求をＦＲＴ３０を介して受信し、受信したアクセス要求をアドレス変換部６１を介してＮＶＭｅ−ＳＳＤ２０に渡す。なお、本実施形態では、後述する、アクセス開始の通知（“ＳＱ＿Ｂｅｌｌ”コマンドの送信）や、フェッチしたコマンド（“ＳＱ”コマンド）の送信を総称してアクセス要求、又は、データアクセス要求ともいう。また、このアクセス要求には、読み出し要求と書き込み要求とが含まれるものとする。
The transmission/
また、送受信部６０は、ＬＣＭ１０からのアクセス要求に対するライトデータやリードデータをアドレス変換部６１を介してＮＶＭｅ−ＳＳＤ２０から受信し、要求元のＬＣＭ１０にＦＲＴ３０を介して送信する。
Further, the transmission/
また、送受信部６０は、ＬＣＭ１０への指示や通知、及び、完了応答をアドレス変換部６１を介してＮＶＭｅ−ＳＳＤ２０から受信し、要求元のＬＣＭ１０にＦＲＴ３０を介して送信する。なお、本実施形態では、後述する、コマンドフェッチの指示（“ＭＲｄ”（ＴＬＰ）コマンドの送信）、完了応答（“ＣＱ”コマンドの送信）、及び、割り込み通知（“ＭＳＩ−Ｘ”コマンド）の送信を総称して応答データともいう。
Further, the transmission/
また、送受信部６０は、ＬＣＭ１０の解析部４０から、ＤＣＭ設定情報５０ＤとＤＣＭ割り込み通知情報５１Ｄとの送信の依頼を受け、ＦＲＴ３０を介してＬＣＭ１０に対してこれらの情報を送信する。なお、これらのＤＣＭ設定情報５０ＤとＤＣＭ割り込み通知情報５１Ｄとを総称して、設定情報ともいう。
Further, the transmission/
ＤＣＭ１０のアドレス変換部６１は、ＮＶＭｅ−ＳＳＤ２０に対するアクセス要求元がＬＣＭ１０である場合、当該アクセス要求に対する情報の送信先（返信先）を、要求元であるＬＣＭ１０（側）のアドレスに変換する機能を備える。そのために、アドレス変換部６１は、ＬＣＭ１０の変換情報作成部４１から、変換情報（アクセス用アドレス変換情報５５、及び、割り込み通知用アドレス変換情報５６）を受信し、後述するＣＭアドレス情報６２を設定（更新）する。そして、変換部１７は、設定したＣＭアドレス情報６２を用いて、応答データが含まれるＴＬＰの送信先アドレスをＬＣＭ１０（側）のアドレスに変換する。
When the access request source for the NVMe-SSD 20 is the
なお、このアドレス変換部６１は、図２に例示する変換部１７によって実現されるものであり、また、ＣＰＵ１１が制御プログラム９０を実行することにより実現されるものとする。
The
また、アドレス変換部６１は、後述するＣＭアドレス情報６２を備える。このＣＭアドレス情報６２は、図２に例示する変換部メモリ１８に格納されてもよい。
The
ＣＭアドレス情報６２は、ＬＣＭ１０（側）とＤＣＭ１０とのアドレス情報であり、一例として、図５に例示するアクセス用アドレス変換情報５５、及び、図６例示する割り込み通知用アドレス変換情報５６と同等の情報を同形式で備えてもよい。具体的には、ＤＣＭ１０が、自身の配下であるＮＶＭｅ−ＳＳＤ２０に対するコマンドを格納する領域の先頭アドレスを備えてもよい。また、ＬＣＭ１０からＤＣＭ１０の配下のＮＶＭｅ−ＳＳＤ２０に対するコマンドを格納する領域の先頭アドレスを備えてもよい。
The CM address
次に、ＤＣＭメモリ１３Ｄが備える、ＤＣＭ設定情報５０Ｄ、ＤＣＭ割り込み通知情報５１Ｄ、及び、ＤＣＭアクセス情報５２Ｄについて図４の（ｂ）を用いて説明する。
Next, the
この図４の（ｂ）は、ＤＣＭメモリ１３Ｄの記憶領域の使用例を示す図である。
FIG. 4B is a diagram showing a usage example of the storage area of the
この図４の（ｂ）に例示するように、ＤＣＭメモリ１３Ｄには、ＤＣＭ設定情報５０Ｄ、ＤＣＭ割り込み通知情報５１Ｄ、及び、ＤＣＭアクセス情報５２Ｄが格納される。そのため、ＤＣＭメモリ１３Ｄ上には、図４の（ｂ）に例示するようなこれらの各種情報のための記憶領域がそれぞれ備えられるものとする。
As illustrated in FIG. 4B, the
ＤＣＭ設定情報５０Ｄは、ＤＣＭ１０の配下にあるＮＶＭｅ−ＳＳＤ２０の設定情報（ＰＣＩｅコンフィグ（config）情報）であり、例えば、配下のＮＶＭｅ−ＳＳＤ２０のアドレスを含む。図２の場合、ＣＭ＃８（ＤＣＭ１０）の備えるメモリ１３の設定情報５０には、例えば、自身が担当ＣＭであるＮＶＭｅ−ＳＳＤ＃４の設定情報が格納される。なお、この設定情報には、他のドメインに属するＮＶＭｅ−ＳＳＤ２０の設定情報は含まれない。
The
ＤＣＭ割り込み通知情報５１Ｄは、ＤＣＭ１０が、自身の配下にあるＮＶＭｅ−ＳＳＤ２０から通知される割り込み（後述する“ＭＳＩ−Ｘ”コマンド）に関する情報である。例えば、図２に示す例の場合、ＣＭ＃８（ＤＣＭ１０）の備えるメモリ１３のＤＣＭ割り込み通知情報５２Ｄには、ＤＣＭ１０の割り込み通知に関する情報が格納される。
The DCM interrupt
また、ＤＣＭアクセス情報５２Ｄは、ＤＣＭ１０配下のＮＶＭｅ−ＳＳＤ２０に対するコマンドが格納される。例えば、図２に示す例の場合、ＣＭ＃８（ＤＣＭ１０）が、自身が担当ＣＭであるＮＶＭｅ−ＳＳＤ＃４に対するコマンドが格納される。なお、図４の（ｂ）に示す「ＢＡＲ（α）」は、ＤＣＭメモリ１３Ｄ上に当該コマンドが格納される領域の開始アドレスを示す。
The
なお、本実施形態では、上述したＬＣＭメモリ１３Ｌ内のＬＣＭ設定情報５０Ｌ，ＬＣＭ割り込み通知情報５１Ｌ，ＬＣＭアクセス情報５２Ｌに格納される情報は、ストレージシステム１の起動時に書き込まれるか、又は、当該情報が更新されるものとする。同様に、上述したＬＣＭメモリ１３Ｌの対ＤＣＭ領域５３内の情報（対ＤＣＭアクセス情報５４，アクセス用アドレス変換情報５５，割り込み通知用アドレス変換情報５６）は、本システム１の起動時に書き込まれるか、又は、当該情報が更新されるものとする。
In this embodiment, the information stored in the
また、本実施形態では、変換部メモリ１８内のＣＭアドレス情報６２に格納される情報は、ストレージシステム１の起動時に当該情報が書き込まれるか、又は、当該情報が更新されるものとする。これは、ＣＰＵ１１が制御プログラム９０を実行することにより実現されるものとする。
Further, in the present embodiment, the information stored in the
〔２−４〕一実施形態に係るストレージシステムにおける起動時の処理
上述の如く構成された実施形態の一例として、ストレージシステム１における起動時の処理を、図７に示すシーケンスチャート（ステップＳ１〜Ｓ９）に従って説明する。
[2-4] Processing at Startup in Storage System According to One Embodiment As an example of the embodiment configured as described above, processing at startup in the
この図７は、一実施形態に係るストレージシステム１における起動時の処理を説明するためのシーケンスチャートである。図７では、ＣＭ＃４がＬＣＭ１０であり、ＣＭ＃８がＤＣＭ１０であり、ＣＭ＃８（ＤＣＭ１０）がＮＶＭｅ−ＳＳＤ＃４の担当ＣＭである場合のストレージシステム１における起動時の処理を例示する。
7. FIG. 7 is a sequence chart for explaining processing at the time of booting in the
なお、図７のステップＳ１に示す処理は、ストレージシステム１の起動を起点として開始するものとする。
It should be noted that the process shown in step S1 of FIG. 7 is started when the
ステップＳ１において、ＤＣＭ１０は、自身が担当ＣＭであるＮＶＭｅ−ＳＳＤ２０を設定する。図７の例では、ステップＳ１において、ＣＭ＃８（ＤＣＭ１０）がＮＶＭｅ−ＳＳＤ＃４を設定する。
In step S1, the
続くステップＳ２において、ＬＣＭ（ＣＭ＃４）の解析部４０は、ＤＣＭ１０（ＣＭ＃８）に対して設定情報を依頼する。
In subsequent step S2, the
続くステップＳ３において、ＤＣＭ１０（ＣＭ＃８）の送受信部６０は、ＬＣＭ１０（ＣＭ＃４）に対して設定情報を送信する。具体的には、ＤＣＭ１０（ＣＭ＃８）の送受信部６０は、ＤＣＭ設定情報５０ＤとＤＣＭ割り込み通知情報５１ＤとをＬＣＭ１０（ＣＭ＃４）に対して送信する。
In subsequent step S3, the transmission/
続くステップＳ４において、ＬＣＭ１０（ＣＭ＃４）の解析部４０は、上記ステップＳ５にてＤＣＭ１０（ＣＭ＃８）が送信した設定情報を受信する。
In subsequent step S4, the
続くステップＳ５において、ＬＣＭ１０（ＣＭ＃４）の解析部４０は、上記ステップＳ４にて受信した設定情報を解析する。解析部４０は、受信した設定情報を解析して、例えば、ＤＣＭ１０のアドレスや、ＤＣＭ１０の配下にあるＮＶＭｅ−ＳＳＤ２０のアドレスを抽出する。
In subsequent step S5, the
続くステップＳ６において、ＬＣＭ１０（ＣＭ＃４）の変換情報作成部４１は、ＬＣＭメモリ１３Ｌ上に対ＤＣＭ領域５３を作成する。
In subsequent step S6, the conversion
続くステップＳ７において、ＬＣＭ１０（ＣＭ＃４）の変換情報作成部４１は、例えば、上記ステップＳ５にて抽出した情報（ＤＣＭ１０のアドレス等）に基づき、変換情報を作成し、対ＤＣＭ領域５３に格納する。具体的に、変換情報作成部４１は、アクセス用アドレス変換情報５５（図５参照）、及び、割り込み通知用アドレス変換情報５６（図６参照）を生成し対ＤＣＭ領域５３に格納する。すなわち、ステップＳ７では、図５，図６に示すような、ＬＣＭ１０（ＣＭ＃４）とＤＣＭ１０（ＣＭ＃８）とのアドレスの対応情報を作成する。
In subsequent step S7, the conversion
続くステップＳ８において、ＬＣＭ１０（ＣＭ＃４）の変換情報作成部４１は、上記ステップＳ７にて生成した変換情報をＤＣＭ１０（ＣＭ＃８）に対して送信する。
In subsequent step S8, the conversion
続くステップＳ９において、ＤＣＭ１０（ＣＭ＃８）の送受信部６０は、上記ステップＳ８にて送信された変換情報を受信する。そして、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１は、この受信した変換情報に基づき変換部メモリ１８上のＣＭアドレス情報６２を設定する。なお、この処理は、ＣＰＵ１１が制御プログラム９０を実行することにより実現されるものとする。そして、処理を終了する。
In the following step S9, the transmission/
上述したステップＳ１〜Ｓ９に示す処理を経て、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１（変換部１７）は、ＤＣＭ１０のアドレスだけでなく、ＬＣＭ１０（側）のアドレスをも取得することができる。これにより、ＬＣＭ１０から、ＤＣＭ１０が担当ＣＭであるＮＶＭｅ−ＳＳＤ２０に対するアクセス要求があった場合にも、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１（変換部１７）により、ＴＬＰの送信先をＬＣＭ１０（側）宛に変更できる。そして、ＤＣＭ１０側では、ＤＣＭメモリ１３Ｄを介さずに、ＤＣＭ１０のスイッチ１６がＦＲＴ３０を介してＬＣＭ１０へ応答データを送受信することが可能となる。
Through the processes shown in steps S1 to S9 described above, the address conversion unit 61 (conversion unit 17) of the DCM 10 (CM#8) can acquire not only the address of the
なお、図７に例示した起動処理では、ＬＣＭ１０（ＣＭ＃４）とＤＣＭ１０（ＣＭ＃８）との間で上記のような起動時の処理を行なう場合を例示したが、これに限られない。また、当該ストレージシステム１に上記以外のＣＭ１０も備えられる場合には、すべての又は一部のＣＭ１０の組み合わせについて図９に例示する起動時の処理を行なってもよい。
In the activation process illustrated in FIG. 7, the case where the above-described activation process is performed between the LCM 10 (CM#4) and the DCM 10 (CM#8) is illustrated, but the invention is not limited thereto. When the
また、上記図７のステップＳ１に示す処理は、ストレージシステム１の起動を起点として開始するものとしたが、当該ストレージシステム１に備える各種装置（例えば、ＣＭ１０やＮＶＭｅ−ＳＳＤ２０）の増減が発生したタイミングで開始するものとしてもよい。
Further, the processing shown in step S1 of FIG. 7 is started with the activation of the
〔２−５〕一実施形態に係るストレージシステムにおけるドメインを跨ったアクセスの処理
上述の如く構成された実施形態の一例として、ストレージシステム１におけるドメインを跨ったアクセスの処理を、図９〜１２を参照しながら、図８に示すシーケンスチャート（ステップＴ１〜Ｔ６）に従って説明する。
[2-5] Access Processing Across Domains in Storage System According to One Embodiment As an example of the embodiment configured as described above, the access processing across domains in the
図８は、本実施形態におけるドメインを跨ったアクセスの処理を説明するためのシーケンスチャートである。具体的に、この図８は、図１に例示するストレージシステム１において、ＬＣＭ１０（ＣＭ＃４）から、ＤＣＭ１０（ＣＭ＃８）の配下にあるＮＶＭｅ−ＳＳＤ＃４に対して読み出しによるアクセスを実行した場合のシーケンスチャートである。
FIG. 8 is a sequence chart for explaining a process of access across domains in this embodiment. Specifically, in FIG. 8, in the
図９は、本実施形態におけるドメインを跨ったアクセスの処理を模式的に説明するための図である。 FIG. 9 is a diagram for schematically explaining the processing of access across domains in this embodiment.
図１０は、本実施形態におけるドメインを跨ったアクセスの処理と比較例とを比較するための図である。 FIG. 10 is a diagram for comparing the access processing across domains in the present embodiment with the comparative example.
図１１は、本実施形態における書き込み要求時に送受信される情報を例示する図である。この図１１は、ＬＣＭ１０であるＣＭ＃４からＤＣＭ１０であるＣＭ＃８配下のＮＶＭｅ−ＳＳＤ＃４に対してデータの読み出しを要求した際に、ＣＭ＃４とＮＶＭｅ−ＳＳＤ＃４との間で送受信される各情報を例示したものである。
FIG. 11 is a diagram exemplifying information transmitted/received at the time of a write request in the present embodiment. This FIG. 11 shows that between the
図８のステップＴ１において、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１は、ＦＲＴ１０３を介してＮＶＭｅ−ＳＳＤ＃４に対してアクセス開始を通知する（“ＳＱ＿Ｂｅｌｌ”コマンドを送信する）。なお、この“ＳＱ”は“Submission Queue”を表す。
In step T1 of FIG. 8, the
このステップＴ１に示す処理を、図９における矢印Ｐ１に示す。この矢印Ｐ１に示すように、ＬＣＭ１０（ＣＭ＃４）から送信されたアクセス開始の通知は、ＤＣＭ１０（ＣＭ＃８）の送受信部６０（スイッチ１６）で受信され、当該要求がＮＶＭｅ−ＳＳＤ＃４に送信される。なお、本実施形態では、ＬＣＭ１０（ＣＭ＃４）側での情報の送受信の処理は、当該ＬＣＭ１０（ＣＭ＃４）が備える送受信部６０（スイッチ１６）が行なうものとする。
The process shown in step T1 is shown by an arrow P1 in FIG. As shown by the arrow P1, the access start notification transmitted from the LCM 10 (CM#4) is received by the transmission/reception unit 60 (switch 16) of the DCM 10 (CM#8), and the request is sent to the NVMe-
続くステップＴ２において、ＮＶＭｅ−ＳＳＤ＃４は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対して、コマンドフェッチを指示する（“ＭＲｄ（ＳＱ）”コマンドを送信する）。なお、この“ＭＲｄ”は“Memory Read”（メモリリード）を表す。
In the following step T2, the NVMe-
このステップＴ２に示す処理を、図９における矢印Ｐ２に示す。この矢印Ｐ２に示すように、ＮＶＭｅ−ＳＳＤ＃４から送信されたコマンドフェッチの指示は、ＴＬＰにてＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１（変換部１７）に送信される。そして、このアドレス変換部６１（変換部１７）がＣＭアドレス情報６２を参照し、当該ＴＬＰの送信先アドレスを、当該要求元であるＣＭ（ＣＭ＃４）側のアドレスに変換する。そして、変換したアドレスが送信先アドレスとなったＴＬＰがＤＣＭ１０（ＣＭ＃８）の送受信部６０（スイッチ１６）へ送信され、送受信部６０（スイッチ１６）は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対してコマンドフェッチの指示を送信する。
The process shown in step T2 is shown by an arrow P2 in FIG. As shown by the arrow P2, the command fetch instruction transmitted from the NVMe-
図５に示す例の場合、ステップＴ２において、アドレス変換部６１（変換部１７）は、ＲＥＡＤアクセス要求に対する返信の宛先アドレス（送信先アドレス）を、「ＢＡＲ（α）」から「ＢＡＲ（α’）」に変更する。 In the case of the example shown in FIG. 5, in step T2, the address translation unit 61 (translation unit 17) changes the destination address (destination address) of the reply to the READ access request from "BAR(α)" to "BAR(α'. )”.
このステップＴ２においてＮＶＭｅ−ＳＳＤ＃４から送信された情報を図１１の矢印Ｃ１で示す。この矢印Ｃ１で示す情報は、ＮＶＭｅ−ＳＳＤ＃４からＳＱ宛に発行されたコマンド“ＭＲｄ”（ＴＬＰ）を表す。なお、図１１の矢印Ｃ２に示す、送信先アドレス（「０ｘ００００Ｅ２３Ｃ０」）は、ＤＣＭメモリ１３ＤにおけるＤＣＭアクセス情報５２Ｄの領域内でＳＱコマンド用データが格納されるアドレスを示す。また、変換後の送信先アドレス（「０ｘ００００Ｅ２３Ｃ０’」）は、ＬＣＭメモリ１３Ｌにおける対ＤＣＭ領域５３の対ＤＣＭアクセス情報５４領域内でＳＱコマンド用データが格納されるアドレスを示す。このようにして、コマンド“ＭＲｄ”（ＴＬＰ）の送信先がＤＣＭ１０（ＣＭ＃８）からＬＣＭ１０（＃４）に変換されたことがわかる。
The information transmitted from the NVMe-
続くステップＴ３において、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１は、上記ステップＴ２にて受信したコマンドフェッチの指示を受けて、当該ＬＣＭメモリ１３Ｌからコマンドをフェッチする。そして、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１は、フェッチしたコマンドを、ＦＲＴ１０３を介してＮＶＭｅ−ＳＳＤ＃４に対して送信する（“ＳＱ”コマンドを送信する）。また、このコマンドには、ＬＣＭ（ＣＭ＃４）のアドレスが含まれる。このように、ＮＶＭｅ−ＳＳＤ＃４は、ＬＣＭ１０（ＣＭ＃４）から“ＳＱ”コマンドを受信してはじめて、ＬＣＭ１０（ＣＭ＃４）が自身に対してどのようなコマンド（例えば、リードコマンドやライトコマンド）を送信したのかがわかる。
In the following step T3, the
続くステップＴ４において、ＮＶＭｅ−ＳＳＤ＃４は、リードデータを読み出して、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対し、読み出した情報を送信する（“ＲＤ”コマンドを送信する）。なお、この“ＲＤ”は“Read Data”を表す。
In the following step T4, the NVMe-
このステップＴ４に示す処理を、図９における矢印Ｐ２に示す。この矢印Ｐ２に示すように、ＮＶＭｅ−ＳＳＤ＃４で読み出された情報は、ＴＬＰにてＤＣＭ１０（ＣＭ＃８）の送受信部６０（スイッチ１６）へ送信される。そして、送受信部６０（スイッチ１６）は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対してリードデータを送信する。このステップＴ４では、上述したステップＴ３において受信したＬＣＭ（ＣＭ＃４）のアドレスを用いてＬＣＭ（ＣＭ＃４）に対してリードデータを送信するため、アドレス変換部６１（変換部１７）においてはアドレス変換の処理は行なわない。
The process shown in step T4 is shown by an arrow P2 in FIG. As indicated by the arrow P2, the information read by the NVMe-
続くステップＴ５において、ＮＶＭｅ−ＳＳＤ＃４は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対して、ＲＥＡＤコマンドの完了応答（“ＣＱ”コマンド）を送信する。なお、この“ＣＱ”は“Completion Queue”を表す。
In the subsequent step T5, the NVMe-
このステップＴ５に示す処理も、上記ステップＴ２における処理と同様に、図９における矢印Ｐ２の流れとなる。すなわち、矢印Ｐ２に示すように、ＮＶＭｅ−ＳＳＤ＃４が送信した完了応答（“ＣＱ”コマンド）は、ＴＬＰにてＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１（変換部１７）に送信される。そして、このアドレス変換部６１（変換部１７）がＣＭアドレス情報６２を参照し、当該ＴＬＰの送信先アドレスを、当該要求元であるＣＭ（ＣＭ＃４）のアドレスに変換する。そして、変換したアドレスが送信先アドレスとなったＴＬＰがＤＣＭ１０（ＣＭ＃８）の送受信部６０（スイッチ１６）へ送信され、送受信部６０（スイッチ１６）は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対してＲＥＡＤコマンドの完了応答を送信する。
The process shown in step T5 also follows the flow of arrow P2 in FIG. 9, as in the process in step T2. That is, as shown by the arrow P2, the completion response (“CQ” command) transmitted by the NVMe-
このステップＴ５においてＮＶＭｅ−ＳＳＤ＃４から送信された情報を図１１の矢印Ｃ３で示す。この矢印Ｃ３で示す情報は、ＮＶＭｅ−ＳＳＤ＃４からＳＱ宛に発行されたコマンド“ＣｐｌＱ”（“ＭＷｒ”；ＴＬＰ）を表す。なお、図１１の矢印Ｃ４に示す、送信先アドレス（「０ｘ００００Ｆ２０Ｆ０」）は、ＤＣＭメモリ１３ＤにおけるＤＣＭアクセス情報５２Ｄの領域内でＣＱコマンド用データが格納されるアドレスを示す。また、変換後の送信先アドレス（「０ｘ００００Ｆ２０Ｆ０’」）は、ＬＣＭメモリ１３Ｌにおける対ＤＣＭ領域５３の対ＤＣＭアクセス情報５４の領域内でＣＱコマンド用データが格納されるアドレスを示す。このようにして、コマンド“ＭＲｄ”（ＴＬＰ）の送信先がＤＣＭ１０（ＣＭ＃８）からＬＣＭ１０（＃４）に変換されたことがわかる。
The information transmitted from the NVMe-
続くステップＴ６において、ＮＶＭｅ−ＳＳＤ＃４は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対して、割り込み通知（“ＭＳＩ−Ｘ”コマンド）を送信する。なお、この“ＭＳＩ−Ｘ”は“Message Signaled Interrupts”を表す。
In the following step T6, the NVMe-
このステップＴ６に示す処理も、上記ステップＴ２，Ｔ５における処理と同様に、図９における矢印Ｐ２の流れとなる。すなわち、矢印Ｐ２に示すように、ＮＶＭｅ−ＳＳＤ＃４が送信した割り込み通知（“ＭＳＩ−Ｘ”コマンド）は、ＴＬＰにてＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１（変換部１７）に送信される。そして、このアドレス変換部６１（変換部１７）がＣＭアドレス情報６２を参照し、当該ＴＬＰの送信先アドレスを、当該要求元であるＣＭ（ＣＭ＃４）側のアドレスに変換する。そして、変換したアドレスが送信先アドレスとなったＴＬＰがＤＣＭ１０（ＣＭ＃８）の送受信部６０（スイッチ１６）へ送信される。そして、送受信部６０（スイッチ１６）は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対して割り込み通知（“ＭＳＩ−Ｘ”コマンド）を送信する。そして、処理を終了する。
The process shown in step T6 also follows the flow of arrow P2 in FIG. 9, similarly to the processes in steps T2 and T5. That is, as shown by the arrow P2, the interrupt notification (“MSI-X” command) transmitted by the NVMe-
このステップＴ６においてＮＶＭｅ−ＳＳＤ＃４から送信された情報を図１１の矢印Ｃ５で示す。この矢印Ｃ５で示す情報は、ＮＶＭｅ−ＳＳＤ＃４からＳＱ宛に発行されたコマンド“ＭＳＩ−Ｘ Ｉｎｔｅｒｒｕｐｔ”（“ＭＷｒ”；ＴＬＰ）を表す。なお、図１１の矢印Ｃ６に示す、送信先アドレス（「０ｘＦＥＥ０００００」）は、ＤＣＭメモリ１３ＤにおけるＤＣＭ割り込み通知情報５１Ｄの領域内でＭＳＩ−Ｘコマンド用データが格納されるアドレスを示す。また、変換後の送信先アドレス（「０ｘＦＥＥ０００００’」）は、ＬＣＭメモリ１３Ｌにおける対ＤＣＭ領域５３の対ＤＣＭアクセス情報５４領域内でＭＳＩ−Ｘ用データが格納されるアドレスを示す。このようにして、コマンド“ＭＲｄ”（ＴＬＰ）の送信先がＤＣＭ１０（ＣＭ＃８）からＬＣＭ１０（＃４）に変換されたことがわかる。
The information transmitted from the NVMe-
上記ステップＴ１〜Ｔ６に示す処理を経ることにより、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１は、ＤＣＭ１０（ＣＭ＃８）のＣＰＵ１１やＢＥＣバッファ（１０５）を介さず、リクエストの送受信を行なうことができる。
Through the processes shown in steps T1 to T6, the
図１０には、本実施形態におけるドメインを跨ったアクセス処理（右図）と、比較例におけるドメインを跨ったアクセス処理（左図）とを例示する。 FIG. 10 illustrates an access process across domains (right diagram) in the present embodiment and an access process across domains (left diagram) in the comparative example.
図１０を参照すると、本実施形態（右図）では、ステップＴ２のコマンドフェッチの指示、ステップＴ５のＲＥＡＤコマンドの完了応答、及び、ステップＴ６の割り込み通知が、ＮＶＭｅ−ＳＳＤ＃４からＬＣＭ１０（ＣＭ＃４のＣＰＵ１１）に送信される。これは、これらのメッセージ（ＴＬＰ）の送信先が、アドレス変換部６１（変換部１７）によってＬＣＭ１０（ＣＭ＃４）側のアドレスに変換されるからである。
Referring to FIG. 10, in the present embodiment (right diagram), the command fetch instruction in step T2, the READ command completion response in step T5, and the interrupt notification in step T6 are transmitted from the NVMe-
比較例（左図）では、以上のメッセージの送受信においてＣＭ＃８のＣＰＵ１１やＢＥＣバッファ（１０５）が介在することになる。これに対し、本実施形態では、ＣＭ＃８のＣＰＵ１１やＢＥＣバッファ（１０５）への通信を回避することができる。
In the comparative example (left figure), the
一方、比較例（左図）では、ＤＣＭ１０（ＣＭ＃８）のＣＰＵ１１がＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対して、メモリ書き込み（“Ｍｅｍ Ｗｒ”）コマンドを送信することにより、ＢＥＣバッファ１０５のデータがＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に移動される。これに対し、本実施形態では、ＢＥＣバッファ（１０５）を用いずに情報をＬＣＭ１０（ＣＭ＃４）へ送信できる。
On the other hand, in the comparative example (left diagram), the
したがって、本実施形態におけるドメインを跨った記憶装置（ＮＶＭｅ−ＳＳＤ２０）へのアクセス時間を短縮することができる。 Therefore, it is possible to shorten the access time to the storage device (NVMe-SSD 20) across domains in the present embodiment.
また、図８〜図１１を用いてＬＣＭ１０（＃４）から読み出し要求を受信した場合を上述したが、書き込み要求を受信した場合においても、ＴＬＰの送信先アドレスは同様に変換される。この書き込み要求時に送受信される情報について図１２に例示する。図１２に例示する要求時に送受信される情報（コマンド（ＴＬＰ））は、図１１に例示した読み出し要求時に送受信される情報と概ね同様であるため説明を省略する。 Further, the case where the read request is received from the LCM 10 (#4) has been described above with reference to FIGS. 8 to 11. Even when the write request is received, the transmission destination address of the TLP is similarly converted. Information transmitted and received at the time of this write request is illustrated in FIG. The information (command (TLP)) transmitted/received at the time of the request illustrated in FIG. 12 is almost the same as the information transmitted/received at the time of the read request illustrated in FIG.
〔３〕実施形態の変形例
上記図１〜図１２ではドメインを跨った記憶装置（ＮＶＭｅ−ＳＳＤ２０）へのアクセス処理を説明したが、本変形例では、プライマリのＬＣＭ１０が故障した場合の切り替え処理について説明する。
[3] Modification of Embodiment Although the access processing to the storage device (NVMe-SSD 20) across domains has been described with reference to FIGS. 1 to 12 above, in this modification, the switching processing when the
なお、本変形例に係るストレージシステム１やＣＭ１０のハードウェア構成（図１，図２参照）、及び、ＣＭ１０の機能構成（図３参照）については、上述した一実施形態と同様のため、説明を省略する。
The hardware configuration (see FIGS. 1 and 2) of the
〔３−１〕実施形態の変形例に係るストレージシステムにおける切り替え処理の概要
本変形例に係るストレージシステム１における切り替え処理の概要について、図１４を参照しながら、図１３を用いて説明する。
[3-1] Outline of Switching Process in Storage System According to Modified Example of Embodiment An outline of switching process in the
図１３は、本変形例に係るストレージシステム１における切り替え処理を説明する例示する図である。
FIG. 13 is a diagram illustrating an example of a switching process in the
この図１３は、プライマリのＣＭ１０であるＣＭ＃４と、セカンダリのＣＭ１０であるＣＭ＃５（ＭＣＭ１０）とがペアを構成しており、ＣＭ＃４がＬＣＭ１０として、ＤＣＭ１０（ＣＭ＃８）配下のＮＶＭｅ−ＳＳＤ＃４にアクセスする場合を例示している。
In FIG. 13, the
ここで、図１３に例示するように、ＬＣＭ１０（ＣＭ＃４）が、ＤＣＭ１０（ＣＭ＃８）配下のＮＶＭｅ−ＳＳＤ＃４に対してアクセス要求を送信した後にＬＣＭ１０（ＣＭ＃４）に故障が発生した場合を想定する。この場合、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１（変換部１７）で、応答データの送信先をＬＣＭ１０（ＣＭ＃４）側のアドレスに変換したとしても、ＬＣＭ１０（ＣＭ＃４）にて当該情報を受信することができないという課題が発生する。
Here, as illustrated in FIG. 13, after the LCM10 (CM#4) transmits an access request to the NVMe-
そこで、本変形例では、上述したような場合に、ＭＣＭ１０（＃５）がＬＣＭ１０（ＣＭ＃４）の代わりに処理を実行（代行）する。これを、切り替えともいう。この切り替えのために、ＬＣＭ１０（ＣＭ＃４）にて故障が発生していない間は、随時、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１が、ＬＣＭメモリ１３Ｌの対ＤＣＭ領域５３の情報を、ＭＣＭ１０（ＣＭ＃５）のメモリ１３にコピーする（ミラーリング；図１３参照）。なお、このＭＣＭ１０（ＣＭ＃５）のメモリ１３をＭＣＭメモリ１３Ｍともいう。
Therefore, in the present modification, the MCM 10 (#5) executes (instead of) the process in place of the LCM 10 (CM #4) in the above case. This is also called switching. Due to this switching, the
また、変換部メモリ１８に備えるＣＭアドレス情報６２に、ＭＣＭ１０（＃５）のアドレスに関する情報をさらに備える。そして、ＤＣＭ１０（ＣＭ＃８）のＣＰＵ１１が、例えば、当該システム１の起動時に当該情報を取得して、変換部メモリ１８のＣＭアドレス情報６２に書き込んでもよい（更新してもよい）。このＭＣＭ１０（＃５）のアドレスに関する情報について、図１４を用いて説明する。
Further, the
図１４は、本変形例に係るストレージシステム１における切り替え用情報６３を説明する例示する図である。この図１４は、図１３に例示するように、プライマリのＣＭ１０としてＣＭ＃４を、ＭＣＭ１０としてＣＭ＃５を、そして、ＤＣＭ１０としてＣＭ＃８を設定した場合の切り替え用情報６３を例示する。なお、図１４は、ＣＭ＃４とＣＭ＃５とのペア（プライマリのＣＭがＣＭ＃４，ＭＣＭ１０がＣＭ＃５）に関する情報を例示したが、他のＣＭのペア毎に、図１４に例示する切り替え用情報６３を備えてもよい。
FIG. 14 is a diagram illustrating an example of the switching
この図１４に例示する切り替え用情報６３は、“プライマリのＣＭの状態”、“切り替え前アドレス”及び、“切り替え後アドレス”の各フィールドを備える。
The switching
切り替え用情報６３のフィールド“プライマリのＣＭの状態”は、プライマリのＣＭ１０（ＣＭ＃４）の状態が、「生存状態」であるか、又は、「故障状態」であるかを示すものである。本変形例において、このフィールド“プライマリのＣＭの状態”に示す状態は、後述するアドレス変換部６１による生存確認により判断できる。
The field “Primary CM status” of the switching
切り替え用情報６３のフィールド“切り替え前アドレス”は、ＤＣＭ１０（ＣＭ＃８）メモリ１３における、ＤＣＭアクセス情報５２Ｄを格納する領域の先頭アドレス（「ＢＡＲ（α）」）を格納するものである。
The field “address before switching” of the switching
切り替え用情報６３のフィールド“切り替え後アドレス”は、ＬＣＭメモリ１３Ｌにおける、対ＤＣＭアクセス情報５４を格納する領域の先頭アドレスを格納する。プライマリのＣＭ１０（ＣＭ＃４）が「生存状態」である場合、ＤＣＭ１０との間で情報の送受信が可能であるため、“切り替え後アドレス”にはＬＣＭメモリ１３Ｌ上の対ＤＣＭアクセス情報５４が格納される領域の先頭アドレス（「ＢＡＲ（α’）」）を格納する。
The field “address after switching” of the switching
また、プライマリのＣＭ（ＬＣＭ１０；ＣＭ＃４）が「故障状態」である場合には、ＤＣＭ１０との間で情報の送受信が不可能である。したがって、フィールド“切り替え後アドレス”には、ＭＣＭメモリ１３Ｍ上の対ＤＣＭアクセス情報５４が格納される領域の先頭アドレス（「ＢＡＲ（α’’）」）を格納する。
Further, when the primary CM (LCM10; CM#4) is in the “failed state”, it is impossible to transmit/receive information to/from the
この図１４に例示した切り替え用情報６３に格納される各種情報は、図７に例示した起動時の処理と同様に、当該システム１の起動時に、ＬＣＭ１０（ＣＭ＃４）からＤＣＭ１０（＃８）に送信されてもよい。
Various information stored in the switching
また、図１４は、対ＤＣＭアクセス情報５４を格納する領域の先頭アドレスの切り替えについて例示したが、割り込み通知情報を格納する領域の先頭アドレスの切り替えについても、同様に制御されてもよい。
Further, although FIG. 14 exemplifies the switching of the start address of the area storing the
なお、図１３に例示するように、ＤＣＭメモリ１３Ｄ上には、ＬＣＭメモリ１３Ｌ上の対ＤＣＭアクセス情報５４を格納する領域の先頭アドレス（「ＢＡＲ（α’）」）が管理されてもよい。また、ＤＣＭメモリ１３Ｄにおいて、ＭＣＭメモリ１３Ｍ上の対ＤＣＭアクセス情報５４を格納する領域の先頭アドレス（「ＢＡＲ（α’’）」）も管理されてもよい。
As illustrated in FIG. 13, the start address (“BAR(α′)”) of the area for storing the
さらに、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１は、所定の間隔でＣＭ１０の故障の有無を検出すべく、ＣＭ１０に対してポーリングを行なう。このポーリングのことを生存確認ともいう。
Further, the
また、アドレス変換部６１は、生存確認の結果、プライマリのＣＭ１０から応答を受信しなかった場合には、このプライマリのＣＭ１０が故障状態（故障が発生している状態）であると判定する。そして、アドレス変換部６１は、ＴＬＰの送信先をＭＣＭ１０（側）に切り替える。
Further, as a result of the survival confirmation, the
一方、アドレス変換部６１は、プライマリのＣＭ１０から応答を受信した場合には、このプライマリのＣＭ１０が生存状態（故障が発生している状態ではない）であると判定する。そして、アドレス変換部６１は、引き続き、ＴＬＰの送信先をプライマリのＣＭ１０とする（に変換する）。
On the other hand, when the
このようにして、プライマリのＣＭ１０（ＣＭ＃４）において故障が発生した場合においても、セカンダリのＣＭ１０（ＣＭ＃５）に切り替えられるようになる。 In this way, even if a failure occurs in the primary CM 10 (CM#4), it can be switched to the secondary CM 10 (CM#5).
〔３−２〕実施形態の変形例に係るストレージシステムにおける切り替え処理
本変形例に係るストレージシステム１における切り替え処理について、図１５に例示するシーケンスチャート（Ｂ１〜Ｂ６）に従って説明する。
[3-2] Switching Processing in Storage System According to Modification of Embodiment Switching processing in the
図１５は、変形例に係るストレージシステム１における切り替え処理を説明するためのシーケンスチャートである。具体的に、この図１５は、図１に例示するストレージシステム１において、ＤＣＭ１０（ＣＭ＃８）によって、配下のＮＶＭｅ−ＳＳＤ＃４からの情報をＬＣＭ１０（ＣＭ＃４）に対して送信された後、切り替え処理を行なう場合のシーケンスチャートである。
FIG. 15 is a sequence chart for explaining the switching process in the
図１５のステップＢ１において、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１は、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１に対して“メモリリード”（ＭＲｄ）コマンドを送信する。そして、処理がステップＢ２とステップＢ４とに進む。
In step B1 of FIG. 15, the
ステップＢ２において、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１は、故障していない（生存している）場合、上記ステップＢ２にて受信した情報を読み出す。
In step B2, the
ステップＢ３において、ＬＣＭ１０（ＣＭ＃４）のＣＰＵ１１は、故障していない（生存している）場合、上記ステップＢ３にて行なった読み出しの処理が終了すると、ＤＣＭ１０（ＣＭ＃８）に対して完了応答を送信する。そして、処理がステップＢ４に進む。
In step B3, the
ステップＢ４において、ＤＣＭ１０（ＣＭ＃８）の送受信部６０は、ＬＣＭ１０（ＣＭ＃４）から完了応答を受信したか否かを判定する。ここで、ＤＣＭ１０（ＣＭ＃８）の送受信部６０は、所定時間の間に完了応答を受信したか否かを判定してもよい。完了応答を受信したと判定した場合（ステップＢ４における“Ｙｅｓ”ルート）、処理がステップＢ１に戻る。一方、完了応答を受信しなかったと判定した場合（ステップＢ４における“Ｎｏ”ルート）、処理がステップＢ５に移行する。
In step B4, the transmission/
ステップＢ５において、ＤＣＭ１０（ＣＭ＃８）のアドレス変換部６１は、図１４に例示する切り替え用情報６３に基づき、ＴＬＰの送信先をＭＣＭメモリ上の対ＤＣＭアクセス情報５４のアドレス（「ＢＡＲ（α’’）」）に切り替える。そして、切り替え処理を終了する。
In step B5, the
また、ＭＣＭ１０（Ｍ＃８）のＣＰＵ１１は、ＬＣＭ１０が故障したことを検知し、自身がＬＣＭ１０の処理を代行できるよう、ＬＣＭ１０の処理を切り替える（ステップＢ６参照）。そして、切り替え処理を終了する。
Further, the
以上のステップＢ１〜Ｂ６に示す処理を経ることにより、ＬＣＭ（ＣＭ＃４）に故障等の問題が発生して情報の送受信ができなくなった場合においても、ＤＣＭ１０（ＣＭ＃８）とＭＣＭ１０（Ｍ＃８）との間で情報の送受信が可能となる。 Through the processes shown in steps B1 to B6 above, even when the LCM (CM#4) has a problem such as a failure and cannot transmit/receive information, the DCM10(CM#8) and the MCM10(M It is possible to send and receive information to and from #8).
〔４〕効果
上述のように、一実施形態及び変形例に係るストレージシステム１では、ＤＣＭ１０にアドレス変換部６１（変換部１７）を設け、さらに、変換部メモリ１８にＣＭアドレス情報６２を備え、当該ＣＭアドレス情報６２にてＬＣＭ１０側のアドレスを管理する。これにより、ＬＣＭ１０からＤＣＭ１０配下のＮＶＭｅ−ＳＳＤ２０に対してアクセス要求があった場合においても、アドレス変換部６１（変換部１７）において、ＣＭアドレス情報６２を参照してＴＬＰの送信先をＬＣＭ１０側のアドレスに変換する。そして、ＤＣＭ１０のスイッチ１６は、ＤＣＭメモリ１３Ｄを用いずに、変換したアドレスに基づき、ＦＲＴ３０を介してＬＣＭ１０に応答データを送信できる。
[4] Effects As described above, in the
したがって、ドメインを跨った記憶装置（ＮＶＭｅ−ＳＳＤ２０）へのアクセスに要する時間を短縮させることができる。 Therefore, the time required to access the storage device (NVMe-SSD 20) across domains can be shortened.
また、変形例に係るストレージシステム１において、プライマリのＬＣＭ１０が故障した場合、ＤＣＭ１０のアドレス変換部６１（変換部１７）では、ＴＬＰの送信先をＭＣＭ１０側のアドレスに切り替える。これにより、プライマリのＬＣＭ１０が故障した場合にも、ＭＣＭ１０がＬＣＭ１０の処理を代行できると共に、ＤＣＭ１０とＭＣＭ１０との間で確実に情報の送受信を行なうことができる。
Further, in the
また、一実施形態及び変形例に係るストレージシステム１において、ＤＣＭ１０のアドレス変換部６１（変換部１７）が、当該システムの起動時に変換部メモリ１８内のＣＭアドレス情報６２を生成する。これにより、新たにストレージ制御装置が追加された場合においても自動的にＣＭアドレス情報６２が更新される。したがって、工場出荷時の設定情報に限定されることなく、柔軟なスケールアウトが実現できる。
In addition, in the
〔５〕その他
上述した一実施形態及び変形例に係る技術は、以下のように変形、変更して実施することができる。
[5] Others The technology according to the above-described embodiment and modification can be modified and modified as follows.
上述した一実施形態及び変形例では、ＣＭ１０のペアが、それぞれ１つの記憶装置であるＮＶＭｅ−ＳＳＤ２０を備えるものとしたが、各ペアが複数のＮＶＭｅ−ＳＳＤ２０を備えてもよい。
In the above-described embodiment and modification, each pair of
上述した一実施形態及び変形例では、アクセス要求として読み出しの処理を例示したが、アクセス要求は読み出し要求に限られず、例えば、書き込み要求を含んでもよい。 In the above-described one embodiment and modification, the read process is illustrated as the access request, but the access request is not limited to the read request and may include, for example, a write request.
〔６〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
[6] Supplementary Notes The following supplementary notes will be disclosed regarding the above-described embodiment.
（付記１）
第一のストレージ制御装置と、
前記第一のストレージ制御装置にインタフェースを介して接続され、前記第一のストレージ制御装置による制御下で動作する記憶装置と、
前記第一のストレージ制御装置と通信可能に接続される第二のストレージ制御装置とを備えるストレージシステムであって、
前記第二のストレージ制御装置が、
当該第二のストレージ制御装置に備えられたメモリにおけるアドレス情報を前記第一のストレージ制御装置に通知する通知部と、
前記記憶装置に対するデータアクセス要求を発行するデータアクセス要求発行部と
を備え、
前記第一のストレージ制御装置が、
前記データアクセス要求発行部からの前記記憶装置に対する前記データアクセス要求に応じて作成される応答データの送信先アドレスに、前記通知部によって通知された前記アドレス情報を用いて前記第二のストレージ制御装置の前記メモリにおけるアドレスを設定する宛先設定部と、
前記宛先設定部によって設定された前記送信先アドレスを指定して、前記応答データを、前記第二のストレージ制御装置の前記メモリに送信する送信部と
を備えることを特徴とする、ストレージシステム。
(Appendix 1)
A first storage controller,
A storage device that is connected to the first storage control device via an interface and that operates under the control of the first storage control device;
A storage system comprising a second storage control device communicatively connected to the first storage control device,
The second storage control device,
A notification unit that notifies the first storage control device of address information in the memory provided in the second storage control device,
A data access request issuing unit for issuing a data access request to the storage device,
The first storage controller is
The second storage control device using the address information notified by the notifying unit as the destination address of the response data created in response to the data access request from the data access request issuing unit to the storage device. A destination setting unit for setting an address in the memory,
A storage system comprising: a transmission unit that specifies the transmission destination address set by the destination setting unit and transmits the response data to the memory of the second storage control device.
（付記２）
前記宛先設定部が、
前記応答データに送信先アドレスとして設定された前記第一のストレージ制御装置のメモリにおけるアドレスを、前記通知部によって通知された前記アドレス情報を用いて前記第二のストレージ制御装置の前記メモリにおけるアドレスに書き換える
ことを特徴とする付記１記載のストレージシステム。
(Appendix 2)
The destination setting unit,
The address in the memory of the first storage controller set as the destination address in the response data is set to the address in the memory of the second storage controller using the address information notified by the notification unit. The storage system according to
（付記３）
前記第一のストレージ制御装置が、
前記第二のストレージ制御装置の生存確認を行なう確認部を備え、
前記第二のストレージ制御装置の生存を確認できない場合に、
前記宛先設定部が、におけるアドレス情報を、前記第二のストレージ制御装置を代行する第三のストレージ制御装置のメモリにおけるアドレス情報に置き書き換える
ことを特徴とする付記１または２記載のストレージシステム。
(Appendix 3)
The first storage controller is
A confirmation unit for confirming the existence of the second storage control device;
If the existence of the second storage control device cannot be confirmed,
3. The storage system according to
（付記４）
インタフェースを介して接続される記憶装置を制御するとともに、第二のストレージ制御装置と通信可能に接続される第一のストレージ制御装置であって、
前記第二のストレージ制御装置から、当該第二のストレージ制御装置に備えられたメモリにおけるアドレス情報を受信する通信部と、
前記第二のストレージ制御装置からの前記記憶装置に対するデータアクセス要求に応じて作成される応答データの送信先アドレスに、前記第二のストレージ制御装置から通知されたアドレス情報を用いて前記メモリにおけるアドレスを設定する宛先設定部と、
前記宛先設定部によって設定された前記送信先アドレスを指定して前記応答データを、前記第二のストレージ制御装置の前記メモリに送信する送信部と
を備えることを特徴とする、ストレージ制御装置。
(Appendix 4)
A first storage control device that controls a storage device connected via an interface and is communicatively connected to a second storage control device,
A communication unit that receives address information in a memory provided in the second storage control device from the second storage control device;
An address in the memory using the address information notified from the second storage control device as the destination address of the response data created in response to the data access request from the second storage control device to the storage device. Destination setting section for setting
A storage control device comprising: a transmission unit that specifies the transmission destination address set by the destination setting unit and transmits the response data to the memory of the second storage control device.
（付記５）
前記宛先設定部が、
前記第二のストレージ制御装置からの前記データアクセス要求に応じて前記記憶装置から読み出して作成された応答データに送信先アドレスとして設定された前記第一のストレージ制御装置のメモリにおけるアドレス情報を、前記通知部によって通知された前記アドレス情報を用いて書き換える
ことを特徴とする付記４記載のストレージ制御装置。
(Appendix 5)
The destination setting unit,
The address information in the memory of the first storage control device, which is set as the destination address in the response data read from the storage device in response to the data access request from the second storage control device, 6. The storage control device according to
（付記６）
前記第二のストレージ制御装置の生存確認を行なう確認部を備え、
前記第二のストレージ制御装置の生存を確認できない場合に、
前記宛先設定部が、
前記応答データの送信先アドレスにおけるアドレス情報を、前記第二のストレージ制御装置を代行する第三のストレージ制御装置のメモリにおけるアドレス情報を用いて書き換える
ことを特徴とする付記４または５記載のストレージ制御装置。
(Appendix 6)
A confirmation unit for confirming the existence of the second storage control device;
If the existence of the second storage control device cannot be confirmed,
The destination setting unit,
6. The storage control according to
１ ストレージシステム
１０ ＣＭ（ＤＣＭ，ＬＣＭ，ＭＣＭ）
２０ ＮＶＭｅ−ＳＳＤ
３０ ＦＲＴ
１１ ＣＰＵ
１２ 記憶部
１３Ｌ ＬＣＭメモリ（メモリ）
１３Ｄ ＤＣＭメモリ（メモリ）
１３Ｍ ＭＣＭメモリ（メモリ）
１４ ＩＦ部
１５ 入出力部
１６ スイッチ
１７ 変換部
１８ 変換部メモリ
４０ 解析部
４１ 変換情報作成部
５０Ｄ ＤＣＭ設定情報
５１Ｄ ＤＣＭ割り込み通知情報
５２Ｄ ＤＣＭアクセス情報
５０Ｌ ＬＣＭ設定情報
５１Ｌ ＬＣＭ割り込み通知情報
５２Ｌ ＬＣＭアクセス情報
５３ 対ＤＣＭ領域
５４ 対ＤＣＭアクセス情報
５５ アクセス用アドレス変換情報
５６ 割り込み通知用アドレス変換情報
６０ 送受信部
６１ アドレス変換部
６２ ＣＭアドレス情報
６３ 切り替え用情報
９０ 制御プログラム
１００ ストレージシステム
１０１ ＣＭ
１０２ ＮＶＭｅ−ＳＳＤ
１０３ ＦＲＴ
１０４ メモリ
１０５ ＢＥＣバッファ
1
20 NVMe-SSD
30 FRT
11 CPU
12
13D DCM memory (memory)
13M MCM memory (memory)
14 IF
102 NVMe-SSD
103 FRT
104
Claims (4)
前記第一のストレージ制御装置にインタフェースを介して接続され、前記第一のストレージ制御装置による制御下で動作する記憶装置と、
前記第一のストレージ制御装置と通信可能に接続される第二のストレージ制御装置とを備えるストレージシステムであって、
前記第二のストレージ制御装置が、
当該第二のストレージ制御装置に備えられたメモリにおけるアドレス情報を前記第一のストレージ制御装置に通知する通知部と、
前記記憶装置に対するデータアクセス要求を発行するデータアクセス要求発行部と
を備え、
前記第一のストレージ制御装置が、
前記データアクセス要求発行部からの前記記憶装置に対する前記データアクセス要求に応じて作成される応答データの送信先アドレスに、前記通知部によって通知された前記アドレス情報を用いて前記第二のストレージ制御装置の前記メモリにおけるアドレスを設定する宛先設定部と、
前記宛先設定部によって設定された前記送信先アドレスを指定して、前記応答データを、前記第二のストレージ制御装置の前記メモリに送信する送信部と
を備えることを特徴とする、ストレージシステム。 A first storage controller,
A storage device that is connected to the first storage control device via an interface and that operates under the control of the first storage control device;
A storage system comprising a second storage control device communicatively connected to the first storage control device,
The second storage control device,
A notification unit that notifies the first storage control device of address information in the memory provided in the second storage control device,
A data access request issuing unit for issuing a data access request to the storage device,
The first storage controller is
The second storage control device using the address information notified by the notifying unit as the destination address of the response data created in response to the data access request from the data access request issuing unit to the storage device. A destination setting unit for setting an address in the memory,
A storage system comprising: a transmission unit that specifies the transmission destination address set by the destination setting unit and transmits the response data to the memory of the second storage control device.
前記応答データに送信先アドレスとして設定された前記第一のストレージ制御装置のメモリにおけるアドレスを、前記通知部によって通知された前記アドレス情報を用いて前記第二のストレージ制御装置の前記メモリにおけるアドレスに書き換える
ことを特徴とする請求項１記載のストレージシステム。 The destination setting unit,
The address in the memory of the first storage controller set as the destination address in the response data is set to the address in the memory of the second storage controller using the address information notified by the notification unit. The storage system according to claim 1, which is rewritten.
前記第二のストレージ制御装置の生存確認を行なう確認部を備え、
前記第二のストレージ制御装置の生存を確認できない場合に、
前記宛先設定部が、
前記第二のストレージ制御装置におけるアドレス情報を、前記第二のストレージ制御装置を代行する第三のストレージ制御装置のメモリにおけるアドレス情報に置き換える
ことを特徴とする請求項１または２記載のストレージシステム。 The first storage controller is
A confirmation unit for confirming the existence of the second storage control device;
If the existence of the second storage control device cannot be confirmed,
The destination setting unit,
3. The storage system according to claim 1, wherein the address information in the second storage control device is replaced with the address information in the memory of the third storage control device acting on behalf of the second storage control device.
前記第二のストレージ制御装置から、当該第二のストレージ制御装置に備えられたメモリにおけるアドレス情報を受信する通信部と、
前記第二のストレージ制御装置からの前記記憶装置に対するデータアクセス要求に応じて作成される応答データの送信先アドレスに、前記第二のストレージ制御装置から通知されたアドレス情報を用いて前記メモリにおけるアドレスを設定する宛先設定部と、
前記宛先設定部によって設定された前記送信先アドレスを指定して前記応答データを、前記第二のストレージ制御装置の前記メモリに送信する送信部と
を備えることを特徴とする、ストレージ制御装置。
A first storage control device that controls a storage device connected via an interface and is communicatively connected to a second storage control device,
A communication unit that receives address information in a memory provided in the second storage control device from the second storage control device;
An address in the memory using the address information notified from the second storage control device as the destination address of the response data created in response to the data access request from the second storage control device to the storage device. Destination setting section for setting
A storage control device comprising: a transmission unit that specifies the transmission destination address set by the destination setting unit and transmits the response data to the memory of the second storage control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019010432A JP7147589B2 (en) | 2019-01-24 | 2019-01-24 | Storage system and storage control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019010432A JP7147589B2 (en) | 2019-01-24 | 2019-01-24 | Storage system and storage control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020119325A true JP2020119325A (en) | 2020-08-06 |
| JP7147589B2 JP7147589B2 (en) | 2022-10-05 |
Family
ID=71890888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019010432A Active JP7147589B2 (en) | 2019-01-24 | 2019-01-24 | Storage system and storage control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7147589B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111966303A (en) * | 2020-09-02 | 2020-11-20 | 深圳大普微电子科技有限公司 | Data processing method, system, equipment and readable storage medium |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150324118A1 (en) * | 2014-05-07 | 2015-11-12 | HGST Netherlands B.V. | SYSTEM AND METHOD FOR PEER-TO-PEER PCIe STORAGE TRANSFERS |
| WO2017154943A1 (en) * | 2016-03-11 | 2017-09-14 | パナソニックＩｐマネジメント株式会社 | Information processing device |
| WO2018020630A1 (en) * | 2016-07-28 | 2018-02-01 | 株式会社日立製作所 | Computer system, processing method, and driver program |
| JP2018060419A (en) * | 2016-10-06 | 2018-04-12 | 富士通株式会社 | Storage controller and storage device |
-
2019
- 2019-01-24 JP JP2019010432A patent/JP7147589B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150324118A1 (en) * | 2014-05-07 | 2015-11-12 | HGST Netherlands B.V. | SYSTEM AND METHOD FOR PEER-TO-PEER PCIe STORAGE TRANSFERS |
| WO2017154943A1 (en) * | 2016-03-11 | 2017-09-14 | パナソニックＩｐマネジメント株式会社 | Information processing device |
| WO2018020630A1 (en) * | 2016-07-28 | 2018-02-01 | 株式会社日立製作所 | Computer system, processing method, and driver program |
| JP2018060419A (en) * | 2016-10-06 | 2018-04-12 | 富士通株式会社 | Storage controller and storage device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111966303A (en) * | 2020-09-02 | 2020-11-20 | 深圳大普微电子科技有限公司 | Data processing method, system, equipment and readable storage medium |
| CN111966303B (en) * | 2020-09-02 | 2024-03-19 | 深圳大普微电子科技有限公司 | Data processing method, system, equipment and readable storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7147589B2 (en) | 2022-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11256582B2 (en) | System, and control method and program for input/output requests for storage systems | |
| US20180349128A1 (en) | Containerized upgrade in operating system level virtualization | |
| WO2020108271A1 (en) | Application program updating method, device and equipment, and storage medium | |
| US8032786B2 (en) | Information-processing equipment and system therefor with switching control for switchover operation | |
| JP2009205614A (en) | Storage system controlling method, switch device and storage system | |
| JP2011145910A (en) | Information processing apparatus and firmware updating method of the same | |
| JP2012027680A (en) | Multipath control system and method | |
| JP6663478B2 (en) | Data migration method and computer system | |
| US20210089379A1 (en) | Computer system | |
| WO2019080150A1 (en) | Dual active storage system and address allocation method | |
| JPWO2014147817A1 (en) | Information processing apparatus, program update method, and program | |
| JP6961045B2 (en) | System and its control method and program | |
| JP2020119325A (en) | Storage system, and storage controller | |
| US20190073150A1 (en) | Storage management server, method of controlling storage management server, and computer system | |
| US20130239110A1 (en) | Detaching method and recording medium | |
| JP2017130125A (en) | Information processing device, management device and method for switching information processing device | |
| JP5975003B2 (en) | Virtualization control device, virtualization system, virtualization method, and virtualization control program. | |
| JP5464449B2 (en) | Method for detecting inconsistency between processing units considering reboot due to failure, shared apparatus, and cluster system | |
| JP6269673B2 (en) | Information processing apparatus, I / O system, and I / O control method | |
| CN111831217A (en) | Storage system, drive enclosure thereof, and parity calculation method | |
| JP5477122B2 (en) | Computer system, computer system management method, gateway device, and program | |
| US20240078019A1 (en) | Memory system and control method | |
| JP5910745B2 (en) | Data backup method and interface card | |
| US20140059164A1 (en) | Apparatus and method for managing terminal device | |
| JP2010277555A (en) | Relay device and relay program |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20190607 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211007 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220823 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220905 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7147589 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |