JP2020058098A - 昇圧回路 - Google Patents

Abstract

【課題】回路規模を低減させつつ、効率良く昇圧する。【解決手段】昇圧回路は、入力端子と出力端子との間に直列接続された少なくとも１つの昇圧ブロックを備える。昇圧ブロックは、入力端子から出力端子に向かう方向が順方向となるようにダイオード接続された第１トランジスタと、第１トランジスタから出力端子に向かう方向が順方向となるようにダイオード接続された第２トランジスタとを有する。さらに、昇圧ブロックは、第１トランジスタのカソードと第１端子との間に接続される第１コンデンサと、第２トランジスタのカソードと第２端子との間に接続される第２コンデンサとを有する。昇圧ブロックでは、少なくとも、第１トランジスタのバックゲート端子が第１トランジスタのドレイン端子に接続されるか、又は、第２トランジスタのバックゲート端子が第２トランジスタのドレイン端子に接続される。【選択図】図２

Description

本発明は、昇圧回路に関する。

従来から、チャージポンプ式の昇圧回路が知られている（例えば、特許文献１及び非特許文献１）。チャージポンプ式の昇圧回路は、特許文献１及び非特許文献１に記載されるように、整流素子及びコンデンサを含んで構成される。このようなチャージポンプ式の昇圧回路は、多様な利点を有するため、広く利用されている。

例えば、チャージポンプ式の昇圧回路は、コイル等を用いたトランス式の昇圧回路よりも、小さい電力を扱うことができる。そのため、チャージポンプ式の昇圧回路は、出力電力が小さい環境発電装置の出力電圧を昇圧するために、利用されている。

また、例えば、チャージポンプ式の昇圧回路は、コイル等を用いたトランス式の昇圧回路よりも、小さく構成され得る。そのため、小型化が求められるモバイル機器及び半導体チップ等に、用いられている。

ここで、特許文献１及び非特許文献１に記載されるように、チャージポンプ式の昇圧回路の整流素子には、ダイオード接続されたＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることができる。ＭＯＳトランジスタを用いることで、製造コストを削減することができる。

しかしながら、ＭＯＳトランジスタを整流素子として用いる場合、整流素子としてのＭＯＳトランジスタが順方向に電流を流すとき、整流素子としてのＭＯＳトランジスタの機能が低下してしまう場合がある。整流素子としてのＭＯＳトランジスタの機能が低下してしまうと、昇圧回路が効率良く昇圧できない場合がある。

そこで、特許文献１に記載の昇圧回路では、整流素子としてのＰ型ＭＯＳトランジスタのバックゲート端子に、Ｐ型ＭＯＳトランジスタのソース電圧及びドレイン電圧のうち、高い方の電圧を印加している。このような構成によって、特許文献１に記載の昇圧回路では、整流素子としてのＭＯＳトランジスタの機能が低下することを防いでいる。

特開２０１６−５４５８６号公報

JOHN F DICKSON著、「On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique」、IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.SC-11、NO.3、１９７６年６月

しかしながら、特許文献１に記載の昇圧回路では、整流素子としてのＰＭＯＳトランジスタ（メイントランジスタ）に加えて、サブトランジスタ及び抵抗素子を設けることが必要となる。そのため、特許文献１に記載の昇圧回路では、回路規模が増大してしまう。さらに、特許文献１では、昇圧回路を構成する素子数が多くなるため、消費電力が増大してしまう。

そこで、本発明の目的は、上述した課題を解決し、回路規模を低減させつつ、効率良く昇圧することができる昇圧回路を提供することにある。

この発明は、上記課題を有利に解決することを目的とするものであり、直流電源の電圧が印加される入力端子と、出力端子と、第１クロック信号が入力される第１端子と、前記第１クロック信号を反転させた第２クロック信号が入力される第２端子と、前記入力端子と前記出力端子との間に直列接続される少なくとも１つの昇圧ブロックと、を備え、前記昇圧ブロックは、前記入力端子から前記出力端子に向かう方向が順方向となるように、ダイオード接続された第１トランジスタと、前記第１トランジスタから前記出力端子に向かう方向が順方向となるように、ダイオード接続された第２トランジスタと、前記ダイオード接続された第１トランジスタのカソードと前記第１端子との間に接続される第１コンデンサと、前記ダイオード接続された第２トランジスタのカソードと前記第２端子との間に接続される第２コンデンサと、を有し、少なくとも、前記第１トランジスタのバックゲート端子が前記第１トランジスタのドレイン端子に接続されるか、又は、前記第２トランジスタのバックゲート端子が前記第２トランジスタのドレイン端子に接続される。このような構成とすることで、第１トランジスタ及び第２トランジスタ以外のトランジスタ等の新たな素子を設けることなく、少なくとも第１トランジスタ又は第２トランジスタの閾値電圧を小さくすることができる。これにより、昇圧回路は、回路規模を低減させつつ、効率良く昇圧することができる。

ここで、本発明の昇圧回路において、前記第１トランジスタ及び第２トランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第１トランジスタのバックゲート端子及び第２トランジスタのバックゲート端子は、前記第１トランジスタのドレイン端子に接続されることが好ましい。このような構成によって、第１トランジスタの閾値電圧及び第２トランジスタの閾値電圧を、小さくすることができる。

また、本発明の昇圧回路において、前記昇圧回路は、前記昇圧ブロックの後段に昇圧ブロックをさらに備え、前記後段の昇圧ブロックは、前記入力端子から前記出力端子に向かう方向が順方向となるように、ダイオード接続される第１トランジスタと、前記後段の昇圧ブロックの第１トランジスタから前記出力端子に向かう方向が順方向となるように、ダイオード接続される第２トランジスタと、前記後段の昇圧ブロックの第１トランジスタのカソードと前記第１端子との間に接続される第１コンデンサと、前記後段の昇圧ブロックの第２トランジスタのカソードと前記第２端子との間に接続される第２コンデンサと、を有し、前記後段の昇圧ブロックの第１トランジスタのバックゲート端子及び前記後段の昇圧ブロックの第２トランジスタのバックゲート端子は、前記後段の昇圧ブロックの前段の昇圧ブロックの第１トランジスタのドレイン端子に接続されることが好ましい。

また、本発明の昇圧回路において、前記第１トランジスタ及び第２トランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第１トランジスタのバックゲート端子及び第２トランジスタのバックゲート端子は、前記第２トランジスタのドレイン端子に接続されることが好ましい。このような構成によって、第１トランジスタの閾値電圧及び第２トランジスタの閾値電圧を、小さくすることができる。

また、本発明の昇圧回路において、前記昇圧回路は、前記昇圧ブロックの前段に昇圧ブロックをさらに備え、前記前段の昇圧ブロックは、前記入力端子から前記出力端子に向かう方向が順方向となるように、ダイオード接続される第１トランジスタと、前記前段の昇圧ブロックの第１トランジスタから前記出力端子に向かう方向が順方向となるように、ダイオード接続される第２トランジスタと、前記前段の昇圧ブロックの第１トランジスタのカソードと前記第１端子との間に接続される第１コンデンサと、前記前段の昇圧ブロックの第２トランジスタのカソードと前記第２端子との間に接続される第２コンデンサと、を有し、前記前段の昇圧ブロックの第１トランジスタのバックゲート端子及び前記前段の昇圧ブロックの第２トランジスタのバックゲート端子は、前記前段の昇圧ブロックの後段の昇圧ブロックの第２トランジスタのドレイン端子に接続されることが好ましい。

また、本発明の昇圧回路において、前記第１トランジスタのバックゲート端子は、前記第１トランジスタのドレイン端子に接続され、前記第２トランジスタのバックゲート端子は、前記第２トランジスタのドレイン端子に接続されることが好ましい。このような構成によって、第１トランジスタ及び第２トランジスタの閾値電圧をより小さくすることができる。

また、本発明の昇圧回路において、前記昇圧回路は、直列接続された複数の前記昇圧ブロックを備え、前記複数の昇圧ブロックのうちの少なくとも１つの昇圧ブロックは、Ｎ型ＭＯＳトランジスタで構成され、前記複数の昇圧ブロックのうちの少なくとも１つの昇圧ブロックは、Ｐ型ＭＯＳトランジスタで構成されることが好ましい。

また、本発明の昇圧回路において、前記昇圧回路は、前記第１コンデンサと前記第１端子との間に接続される第１バッファと、前記第２コンデンサと前記第２端子との間に接続される第２バッファと、をさらに有することが好ましい。このような構成によって、伝搬中に前記第１クロック信号等の電圧波形が乱れても、前記昇圧ブロックにおいて当該電圧波形の乱れを修正することができる。電圧波形の乱れが修正されることで、前記昇圧回路は、より効率良く昇圧することができる。

本発明によれば、回路規模を低減させつつ、効率良く昇圧することができる昇圧回路を提供することができる。

本発明の第１実施形態に係る昇圧装置のブロック図である。 図１に示す昇圧回路のブロック図である。 第１フェーズにおける昇圧ブロックの動作の説明図である。 第２フェーズにおける昇圧ブロックの動作の説明図である。 本発明の第２実施形態に係る昇圧回路のブロック図である。 本発明の第３実施形態に係る昇圧回路のブロック図である。 本発明の第４実施形態に係る昇圧回路のブロック図である。 本発明の第５実施形態に係る昇圧回路のブロック図である。 本発明の第６実施形態に係る昇圧回路のブロック図である。 本発明の第７実施形態に係る昇圧回路のブロック図である。 本発明の第８実施形態に係る昇圧回路のブロック図である。 本発明の第９実施形態に係る昇圧回路のブロック図である。

以下、本発明に係る実施形態について、図面を参照して説明する。各図において共通の構成部には、同一符号を付す。なお、以下では、直流電源は、環境発電体であるものとして説明する。ただし、本開示の「直流電源」は、環境発電体に限定されない。本開示の「直流電源」は、直流電圧を出力可能な任意の電源を含むことができる。

［昇圧装置の構成］
図１は、本発明の第１実施形態に係る昇圧装置１のブロック図である。なお、昇圧装置１、環境発電体２及び負荷３は、１つの装置として、例えば１つの定点観測用のセンサ装置として、構成されてよい。また、昇圧装置１及び環境発電体２が、１つの装置として、例えば１つの携帯可能な発電装置として、構成されてもよい。

昇圧装置１は、環境発電体２の発電電圧を、所定電圧まで昇圧する。当該所定電圧は、例えば汎用の電子機器等の定格電圧に基づいて、適宜選択されてよい。昇圧装置１は、昇圧後の電圧を、負荷３に出力する。昇圧装置１は、昇圧回路１０と、判定回路１１と、発振回路１２とを備える。これらの要素に加えて、昇圧装置１は、一次電池及び低飽和型レギュレータ等を備えてもよい。

環境発電体２は、外部環境中のエネルギーを利用して発電する。外部環境中のエネルギーの例として、太陽光、振動及び地熱が挙げられる。環境発電体２は、発電電圧を、昇圧装置１の昇圧回路１０に出力する。

環境発電体２は、昇圧装置１、環境発電体２及び負荷３が１つの定点観測用のセンサ装置として構成される場合、当該センサ装置の設置箇所の環境に応じて適宜選択されてよい。例えば、当該センサ装置の設置箇所に太陽光が照射され得る場合、環境発電体２は、太陽電池であってよい。当該太陽電池の例として、無機系材料を用いた無機系太陽電池、有機系材料を用いた有機系太陽電池、有機無機ハイブリッド太陽電池、ペロブスカイト系化合物を用いた太陽電池及び色素増感系太陽電池が挙げられる。

また、環境発電体２は、昇圧装置１及び環境発電体２が１つの携帯可能な発電装置として構成される場合、小型の太陽電池であってよい。当該小型の太陽電池の例として、色素増感系太陽電池が挙げられる。

負荷３には、昇圧装置１から電力が供給される。負荷３は、昇圧装置１から供給される電力によって充電される二次電池であってもよいし、昇圧装置１から供給される電力を消費する任意の機器であってよい。例えば、負荷３は、昇圧装置１、環境発電体２及び負荷３が１つのセンサ装置として構成される場合、当該センサ装置に含まれるセンサ機器であってよい。例えば、昇圧装置１及び環境発電体２が１つの携帯可能な発電装置として構成される場合、当該発電装置の利用者が使用する電気機器であってよい。

昇圧回路１０には、発振回路１２から、クロック信号ＣＫ（第１クロック信号）と、クロック信号ＣＫＢ（第２クロック信号）とが入力される。クロック信号ＣＫ，ＣＫＢは、それぞれ、所定周期のクロック信号である。また、クロック信号ＣＫＢは、クロック信号ＣＫを反転させた信号である。さらに、昇圧回路１０には、環境発電体２から電圧が入力される。

昇圧回路１０は、クロック信号ＣＫ，ＣＫＢに基づいて、環境発電体２から入力された電圧を、昇圧する。昇圧回路１０は、昇圧後の電圧を、負荷３に出力する。昇圧回路１０の構成の詳細は、後述する。

判定回路１１には、環境発電体２の電圧が入力される。判定回路１１は、環境発電体２から入力された電圧が所定値を下回るか否か判定する。判定回路１１は、環境発電体２から入力された電圧が所定値を下回ると判定するとき、発振回路１２の発振を停止させるための制御信号を、発振回路１２に送信する。一方、判定回路１１は、環境発電体２から入力された電圧が所定値以上であると判定するとき、発振回路１２を発振させるための制御信号を、発振回路１２に出力する。

判定回路１１は、論理積回路を含んで構成されてよい。また、判定回路１１は、発振回路１２に含まれてよい。

判定回路１１は、環境発電体２から供給される電力によって駆動してもよい。また、判定回路１１は、昇圧装置１が一次電池を備える場合、当該一次電池から供給される電力によって駆動してもよい。

発振回路１２には、判定回路１１から制御信号が入力される。発振回路１２は、ＣＲ発振器又はリングオシレータを含んで構成されてよい。当該リングオシレータは、ＭＯＳトランジスタを含んで構成されてよい。

発振回路１２は、発振することにより、クロック信号ＣＫ，ＣＫＢを生成する。発振回路１２は、生成したクロック信号ＣＫ，ＣＫＢを、昇圧回路１０に出力する。

発振回路１２は、発振を停止させるための制御信号が入力されると、発振を停止する。発振回路１２は、発振を停止することにより、クロック信号ＣＫ，ＣＫＢの生成を停止する。

発振回路１２は、環境発電体２から供給される電力によって駆動してよい。また、発振回路１２は、昇圧装置１が一次電池を備える場合、当該一次電池から供給される電力によって駆動してもよい。

［昇圧回路の構成］
図２は、図１に示す昇圧回路１０のブロック図である。昇圧回路１０は、入力端子Ｐ１と、出力端子Ｐ２と、第１端子Ｔ１と、第２端子Ｔ２とを備える。昇圧回路１０は、入力端子Ｐ１と出力端子Ｐ２の間に直列接続された昇圧ブロック２０−１，２０−２，…，２０−ｎを備える。さらに、昇圧回路１０は、第１バッファ３１−１，３１−２，…，３１−ｎと、第２バッファ３２−１，３２−２，…，３２−ｎとを備えてよい。ここで、ｎは、任意の自然数である。換言すると、昇圧回路１０は、少なくとも１つの昇圧ブロックを備えればよい。さらに、昇圧回路１０は、昇圧ブロックの数に応じた、任意の数の第１バッファ及び第２バッファを備えればよい。

なお、昇圧ブロック２０−１，２０−２，…，２０−ｎには、同様の構成を採用することができる。以下、昇圧ブロック２０−１，２０−２，…，２０−ｎの構成を特に区別しない場合、単に「昇圧ブロック２０」と称する。

また、第１バッファ３１−１，３１−２，…，３１−ｎには、同様の構成を採用することができる。以下、第１バッファ３１−１，３１−２，…，３１−ｎの構成を特に区別しない場合、単に「第１バッファ３１」と称する。

また、第２バッファ３２−１，３２−２，…，３２−ｎには、同様の構成を採用することができる。以下、第２バッファ３２−１，３２−２，…，３２−ｎの構成を特に区別しない場合、単に「第２バッファ３２」と称する。

ここで、本開示において、昇圧ブロック２０の前段とは、当該昇圧ブロック２０よりも、一段だけ、昇圧回路１０の入力側に位置する段を意味する。例えば、昇圧ブロック２０−２の前段は、昇圧ブロック２０−１である。また、昇圧ブロック２０−１の前段は、入力端子Ｐ１である。

また、本開示において、昇圧ブロック２０の後段とは、当該昇圧ブロック２０よりも、一段だけ、昇圧回路１０の出力側に位置する段を意味する。例えば、昇圧ブロック２０−１の後段は、昇圧ブロック２０−２である。また、昇圧ブロック２０−ｎの後段は、出力端子Ｐ２である。

入力端子Ｐ１には、直流電源としての図１に示す環境発電体２の発電電圧が印加される。また、出力端子Ｐ２からは、昇圧回路１０が昇圧した電圧が負荷３に出力される。

第１端子Ｔ１には、図１に示す発振回路１２からのクロック信号ＣＫが入力される。また、第２端子Ｔ２には、図１に示す発振回路１２からのクロック信号ＣＫＢが入力される。

昇圧ブロック２０は、第１トランジスタ２１と、第２トランジスタ２２と、第１コンデンサＣ１と、第２コンデンサＣ２とを有する。

第１トランジスタ２１及び第２トランジスタ２２のそれぞれは、ゲート端子（Ｇ）と、ソース端子（Ｓ）と、ドレイン端子（Ｄ）と、バックゲート端子（Ｂ）とを含む。

第１トランジスタ２１は、Ｎ型ＭＯＳトランジスタである。第２トランジスタ２２は、Ｎ型ＭＯＳトランジスタである。

第１トランジスタ２１は、入力端子Ｐ１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

例えば、第１トランジスタ２１のゲート端子は、第１トランジスタ２１のドレイン端子に接続される。さらに、ダイオード接続された第１トランジスタ２１のアノード（すなわち、第１トランジスタ２１のドレイン端子）は、前段の昇圧ブロック２０の出力に接続される。加えて、ダイオード接続された第１トランジスタ２１のカソード（すなわち、第１トランジスタ２１のソース端子）は、第２トランジスタ２２のドレイン端子に接続される。

第２トランジスタ２２は、第１トランジスタ２１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

例えば、第２トランジスタ２２のゲート端子は、第２トランジスタ２２のドレイン端子に接続される。さらに、ダイオード接続された第２トランジスタ２２のアノード（すなわち、第２トランジスタ２２のドレイン端子）は、第１トランジスタ２１のソース端子に接続される。加えて、ダイオード接続された第２トランジスタ２２のカソード（すなわち、第２トランジスタ２２のソース端子）は、後段の昇圧ブロック２０の入力に接続される。

ここで、本開示の「昇圧ブロック」では、少なくとも、第１トランジスタのバックゲート端子が第１トランジスタのドレイン端子に接続されるか、又は、第２トランジスタのバックゲート端子が第２トランジスタのドレイン端子に接続される。第１実施形態では、第１トランジスタ２１のバックゲート端子が、第１トランジスタ２１のドレイン端子に接続される。さらに、第１実施形態では、第２トランジスタ２２のバックゲート端子が、第１トランジスタ２１のドレイン端子に接続される。

第１コンデンサＣ１は、ダイオード接続された第１トランジスタ２１のカソード（すなわち、第１トランジスタ２１のソース端子）と、第１端子Ｔ１との間に接続される。例えば、第１コンデンサＣ１の一方の端子（以下、「正極端子」と称する）は、ダイオード接続された第１トランジスタ２１のカソード（すなわち、第１トランジスタ２１のソース端子）に接続される。また、第１コンデンサＣ１の他方の端子（以下、「負極端子」と称する）は、第１バッファ３１を介して第１端子Ｔ１に接続される。なお、第１コンデンサＣ１の負極端子は、昇圧回路１０が第１バッファ３１を備えない場合、第１端子Ｔ１に直接接続されてよい。

第２コンデンサＣ２は、ダイオード接続された第２トランジスタ２２のカソード（すなわち、第２トランジスタ２２のソース端子）と、第２端子Ｔ２との間に接続される。例えば、第２コンデンサＣ２の一方の端子（以下、「正極端子」という）は、ダイオード接続された第２トランジスタ２２のカソード（すなわち、第２トランジスタ２２のソース端子）に接続される。また、第２コンデンサＣ２の他方の端子（以下、「負極端子」と称する）は、第２バッファ３２を介して第２端子Ｔ２に接続される。なお、第２コンデンサＣ２の負極端子は、昇圧回路１０が第２バッファ３２を備えない場合、第２端子Ｔ２に直接接続されてよい。

第１バッファ３１は、第１コンデンサＣ１と第１端子Ｔ１との間に接続される。第２バッファ３２は、第２コンデンサＣ２と第２端子Ｔ２との間に接続される。第１バッファ３１及び第２バッファ３２のそれぞれは、直列接続させた偶数段のインバータ素子を含んで構成されてよい。

［昇圧回路の動作］
昇圧回路１０は、以下に説明するような、第１フェーズにおける動作と、第２フェーズにおける動作とを繰り返すことにより、入力電圧を昇圧する。

図３は、第１フェーズにおける昇圧ブロック２０の動作の説明図である。第１フェーズとは、所定周期のクロック信号ＣＫ，ＣＫＢにおいて、クロック信号ＣＫがＬレベルであり、且つクロック信号ＣＫＢがＨレベルである期間である。

ノードＮ１は、前段の昇圧ブロック２０のノードＮ２に接続される。なお、ノードＮ１は、昇圧ブロック２０が図１に示す昇圧ブロック２０−１である場合、入力端子Ｐ１に接続される。

ノードＮ２は、後段の昇圧ブロック２０のノードＮ１に接続される。なお、ノードＮ２は、昇圧ブロック２０が図２に示す昇圧ブロック２０−ｎである場合、出力端子Ｐ２に接続される。

第１フェーズでは、クロック信号ＣＫがＨレベルからＬレベルに遷移する。そのため、第１コンデンサＣ１の負極端子が０［Ｖ］に引下げられる。第１コンデンサＣ１の負極端子が０［Ｖ］に引下げられると、電荷保存則により、第１コンデンサＣ１の正極端子の電圧も引下げされる。すなわち、第１トランジスタ２１のソース端子の電圧及び第２トランジスタ２２のドレイン端子の電圧が、引下げられる。

第１フェーズでは、クロック信号ＣＫＢがＬレベルからＨレベルに遷移する。そのため、第２コンデンサＣ２の負極端子がΔＶ［Ｖ］に引上げられる。ここで、ΔＶ［Ｖ］は、クロック信号ＣＫ，ＣＫＢの電圧振幅に依拠する値である。第２コンデンサＣ２の負極端子がΔＶ［Ｖ］に引上げられると、電荷保存則により、第２コンデンサＣ２の正極端子の電圧も引上げられる。すなわち、ノードＮ２の電圧が引上げられる。図３に示すノードＮ２と同様に、前段の昇圧ブロック２０のノードＮ２の電圧も引上げられる。前段の昇圧ブロック２０のノードＮ２の電圧が引上げられることで、前段の昇圧ブロック２０のノードＮ２に接続される第１トランジスタ２１のゲート端子及びドレイン端子の電圧が、引上げられる。

このように、第１フェーズでは、前段の昇圧ブロック２０のノードＮ２の電圧が引上げられるため、第１トランジスタ２１のゲート端子及びドレイン端子の電圧が引上げられる。さらに、第１フェーズでは、第１トランジスタ２１のソース端子の電圧が引下げられる。そのため、第１フェーズでは、第１トランジスタ２１は、オンして、整流素子として機能する。一方、第２トランジスタ２２のゲート端子及びドレイン端子の電圧が引下げられ、且つ第２トランジスタ２２のソース端子の電圧が引上げられる。そのため、第１フェーズでは、第２トランジスタ２２は、オフする。

第１フェーズでは、第１トランジスタ２１が整流素子として機能することで、前段の昇圧ブロック２０からの電流が、第１コンデンサＣ１に流れ込む。換言すると、第１コンデンサＣ１は、前段の昇圧ブロック２０からの電流によって充電される。第１コンデンサＣ１が充電されることで、第１コンデンサＣ１の正極端子の電圧は、Ｖ１［Ｖ］に達する。Ｖ１［Ｖ］は、前段の昇圧ブロック２０が出力する電圧に応じた値であり得る。

本実施形態では、第１トランジスタ２１のバックゲート端子を第１トランジスタ２１のドレイン端子に接続させることで、第１トランジスタ２１の閾値電圧を小さくすることができる。第１トランジスタ２１の閾値電圧が小さくなることで、第１フェーズにおいて、第１トランジスタ２１を、オンさせやすくすることができる。換言すると、第１フェーズにおいて、第１トランジスタ２１の整流素子としての機能を高めることができる。第１トランジスタ２１の整流素子としての機能が高まることで、前段の昇圧ブロック２０からの電流が第１コンデンサＣ１に流れ込みやすくなり得る。そのため、第１フェーズにおいて、第１コンデンサＣ１を効率良く充電させることができる。

図４は、第２フェーズにおける昇圧ブロック２０の動作の説明図である。なお、第２フェーズとは、所定周期のクロック信号ＣＫ，ＣＫＢにおいて、クロック信号ＣＫがＨレベルであり、且つクロック信号ＣＫＢがＬレベルである期間である。

第２フェーズでは、クロック信号ＣＫがＬレベルからＨレベルに遷移する。そのため、第１コンデンサＣ１の負極端子の電圧が、０［Ｖ］からΔＶ［Ｖ］に引上げられる。第１コンデンサＣ１の負極端子の電圧が０［Ｖ］からΔＶ［Ｖ］に引上げられることで、第１コンデンサＣ１の正極端子の電圧は、電荷保存則により、Ｖ１［Ｖ］から（Ｖ１＋ΔＶ）［Ｖ］に引上げられる。すなわち、第１トランジスタ２１のソース端子の電圧及び第２トランジスタ２２のドレイン端子の電圧が、Ｖ１［Ｖ］から（Ｖ１＋ΔＶ）［Ｖ］に引上げられる。

第２フェーズでは、クロック信号ＣＫＢがＨレベルからＬレベルに遷移する。そのため、第２コンデンサＣ２の負極端子が０［Ｖ］に引下げられる。第２コンデンサＣ２の負極端子が０［Ｖ］に引下げられると、電荷保存則により、第２コンデンサＣ２の正極端子の電圧も引下げされる。すなわち、第２トランジスタ２２のソース端子の電圧及びノードＮ２の電圧が、引下げられる。図４に示すノードＮ２と同様に、前段の昇圧ブロック２０のノードＮ２の電圧も引下げられる。前段の昇圧ブロック２０のノードＮ２の電圧が引下げられることで、前段の昇圧ブロック２０のノードＮ２に接続される第１トランジスタ２１のゲート端子及びドレイン端子の電圧が引下げられる。

このように、第２フェーズでは、第１トランジスタ２１のソース端子の電圧が引上げられ、且つ第１トランジスタ２１のゲート端子及びドレイン端子の電圧が引下げられる。そのため、第１トランジスタ２１は、オフする。一方、第２トランジスタ２２のソース端子の電圧が引下げられ、且つ第２トランジスタ２２のドレイン端子及びゲート端子の電圧が引上げられる。そのため、第２トランジスタ２２は、オンして、整流素子として機能する。

第２フェーズでは、第２トランジスタ２２が整流素子として機能することで、第１コンデンサＣ１に充電された電流が、第２コンデンサＣ２に流れ込む。換言すると、第２コンデンサＣ２は、第１コンデンサＣ１からの電流によって充電される。

本実施形態では、第２トランジスタ２２のバックゲート端子を第１トランジスタ２１のドレイン端子に接続させることで、第２トランジスタ２２の閾値電圧を小さくすることができる。第２トランジスタ２２の閾値電圧が小さくなることで、第２フェーズにおいて、第２トランジスタ２２の整流素子としての機能を高めることができる。第２トランジスタ２２の整流素子としての機能が高まることで、第１コンデンサＣ１に充電された電流が、第２コンデンサＣ２に流れ込みやすくなり得る。そのため、第２フェーズにおいて、第２コンデンサＣ２を効率良く充電させることができる。

以上述べたように、第１実施形態に係る昇圧回路１０では、第１トランジスタ２１のバックゲート端子が第１トランジスタ２１のドレイン端子に接続され、且つ第２トランジスタ２２のバックゲート端子が第１トランジスタ２１のドレイン端子に接続される。このような構成によって、第１トランジスタ２１及び第２トランジスタの整流素子としての機能を高めることができる。第１トランジスタ２１及び第２トランジスタ２２の整流素子としての機能が高まることで、第１コンデンサＣ１及び第２コンデンサＣ２を効率良く充電させることができる。そのため、本実施形態に係る昇圧回路１０は、効率良く昇圧することができる。さらに、第１実施形態に係る昇圧回路１０では、第１トランジスタ２１及び第２トランジスタ２２以外のトランジスタ等の新たな素子を設けることなく、第１トランジスタ２１及び第２トランジスタ２２の整流素子としての機能をそれぞれ高めることができる。従って、第１実施形態に係る昇圧回路１０は、回路規模を低減させつつ、効率良く昇圧することができる。

さらに、第１実施形態に係る昇圧回路１０では、第１トランジスタ２１のバックゲート端子及び第２トランジスタ２２のバックゲート端子が、第１トランジスタ２１のドレイン端子に接続される。このような構成によって、第１トランジスタ２１及び第２トランジスタ２２を、ディープＮ型ウェル内の共通のＰ型ウェルに、形成することができる。第１トランジスタ２１及び第２トランジスタ２２を共通のＰ型ウェルに形成することで、第１トランジスタ２１及び第２トランジスタ２２の動作を安定化することができる。

また、第１実施形態に係る昇圧回路１０では、図２に示すように、第１バッファ３１及び第２バッファ３２を設けてよい。第１バッファ３１及び第２バッファ３２を設けることで、例えば図１に示す発振回路１２から昇圧回路１０への伝搬中にクロック信号ＣＫ，ＣＫＢの電圧波形が乱れても、昇圧ブロック２０内において当該電圧波形の乱れを修正することができる。電圧波形の乱れが修正されることで、昇圧回路１０は、より効率良く昇圧することができる。

（第２実施形態）
次に、図５を参照して、本発明の第２実施形態に係る昇圧回路１０Ａについて説明する。以下では、第２実施形態に係る昇圧回路１０Ａと第１実施形態に係る昇圧回路１０との相違点を中心に説明する。

図５は、本発明の第２実施形態に係る昇圧回路１０Ａのブロック図である。昇圧回路１０Ａは、昇圧ブロック２０−１の後段に、昇圧ブロック２０Ａを備える。ただし、昇圧回路１０Ａは、昇圧回路１０Ａが備える複数の昇圧ブロック２０において、何れの昇圧ブロック２０の後段に、昇圧ブロック２０Ａを備えてもよい。また、昇圧回路１０Ａは、２つ以上の昇圧ブロック２０Ａを備えてよい。

昇圧ブロック２０Ａは、第１トランジスタ２１Ａと、第２トランジスタ２２Ａと、第１コンデンサＣ１と、第２コンデンサＣ２とを有する。

第１トランジスタ２１Ａは、Ｎ型ＭＯＳトランジスタである。第２トランジスタ２２Ａは、Ｎ型ＭＯＳトランジスタである。

第１トランジスタ２１Ａは、第１トランジスタ２１と同様に、入力端子Ｐ１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。第２トランジスタ２２Ａは、第２トランジスタ２２と同様に、第１トランジスタ２１Ａから出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

第１トランジスタ２１Ａのバックゲート端子及び第２トランジスタ２２Ａのバックゲート端子は、昇圧ブロック２０Ａの前段の昇圧ブロック２０−１の第１トランジスタ２１のドレイン端子に接続される。

なお、昇圧回路１０Ａは、昇圧ブロック２０−１の後段に、複数の昇圧ブロック２０Ａを備えてよい。この場合、複数の昇圧ブロック２０Ａの第１トランジスタ２１Ａのバックゲート端子の全てが及び第２トランジスタ２２Ａのバックゲート端子の全てが、前段である昇圧ブロック２０−１の第１トランジスタ２１のドレイン端子に接続されてよい。又は、複数の昇圧ブロック２０Ａのうちの任意の昇圧ブロック２０Ａの第１トランジスタ２１Ａのバックゲート端子及び第２トランジスタ２２Ａのバックゲート端子が、前段である昇圧ブロック２０−１の第１トランジスタ２１のドレイン端子に接続されてよい。

このような第２実施形態に係る昇圧回路１０Ａは、第１実施形態に係る昇圧回路１０と同様の効果を奏することができる。

（第３実施形態）
次に、図６を参照して、本発明の第３実施形態に係る昇圧回路１０Ｂについて説明する。以下では、第３実施形態に係る昇圧回路１０Ｂと第１実施形態に係る昇圧回路１０との相違点を中心に説明する。

図６は、本発明の第３実施形態に係る昇圧回路１０Ｂのブロック図である。昇圧回路１０Ｂは、入力端子Ｐ１と出力端子Ｐ２の間に直列接続された昇圧ブロック４０−１，４０−２，…，４０−ｎを備える。ここで、ｎは、任意の自然数である。換言すると、昇圧回路１０Ｂは、少なくとも１つの昇圧ブロックを備えればよい。

なお、昇圧ブロック４０−１，４０−２，…，４０−ｎには、同様の構成を採用することができる。以下、昇圧ブロック４０−１，４０−２，…，４０−ｎの構成を特に区別しない場合、単に「昇圧ブロック４０」と称する。

昇圧ブロック４０は、第１トランジスタ４１と、第２トランジスタ４２と、第１コンデンサＣ１と、第２コンデンサＣ２とを有する。

第１トランジスタ４１は、第１実施形態とは異なり、Ｐ型ＭＯＳトランジスタである。第２トランジスタ４２も、第１実施形態とは異なり、Ｐ型ＭＯＳトランジスタである。

第１トランジスタ４１は、入力端子Ｐ１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

例えば、第１トランジスタ４１のゲート端子は、第１トランジスタ４１のドレイン端子に接続される。さらに、ダイオード接続された第１トランジスタ４１のアノード（すなわち、第１トランジスタ４１のソース端子）は、前段の昇圧ブロック４０に出力に接続される。加えて、ダイオード接続された第１トランジスタ４１のカソード（すなわち、第１トランジスタ４１のドレイン端子）は、第２トランジスタ４２のソース端子に接続される。

第２トランジスタ４２は、第１トランジスタ４１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

例えば、第２トランジスタ４２のゲート端子は、第２トランジスタ４２のドレイン端子に接続される。さらに、ダイオード接続された第２トランジスタ４２のアノード（すなわち、第２トランジスタ４２のソース端子）は、第１トランジスタのドレイン端子に接続される。加えて、ダイオード接続された第２トランジスタ４２のカソード（すなわち、第２トランジスタ４２のドレイン端子）は、後段の昇圧ブロック４０の入力に接続される。

ここで、本開示の「昇圧ブロック」では、少なくとも、第１トランジスタのバックゲート端子が第１トランジスタのドレイン端子に接続されるか、又は、第２トランジスタのバックゲート端子が第２トランジスタのドレイン端子に接続される。第２実施形態では、第２トランジスタ４２のバックゲートが第２トランジスタ４２のドレインに接続される。さらに、第１トランジスタ４１のバックゲート端子は、第２トランジスタ４２のドレイン端子に接続される。

第１コンデンサＣ１の正極端子は、ダイオード接続された第１トランジスタ４１のカソード（すなわち、第１トランジスタ４１のドレイン端子）に接続される。また、第１コンデンサＣ１の負極端子は、第１バッファ３１を介して第１端子Ｔ１に接続される。なお、第１コンデンサＣ１の負極端子は、昇圧回路１０が第１バッファ３１を備えない場合、第１端子Ｔ１に直接接続されてよい。

第２コンデンサＣ２は、ダイオード接続された第２トランジスタ４２のカソード（すなわち、第２トランジスタ４２のドレイン端子）と、第２端子Ｔ２との間に接続される。例えば、第２コンデンサＣ２の正極端子は、ダイオード接続された第２トランジスタ２２のカソード（すなわち、第２トランジスタ４２のドレイン端子）に接続される。また、第２コンデンサＣ２の負極端子は、第２バッファ３２を介して第２端子Ｔ２に接続される。なお、第２コンデンサＣ２の負極端子は、昇圧回路１０が第２バッファ３２を備えない場合、第２端子Ｔ２に直接接続されてよい。

このような第３実施形態に係る昇圧回路１０Ａは、第１実施形態に係る昇圧回路１０と同様の効果を奏することができる。

（第４実施形態）
次に、図７を参照して、本発明の第４実施形態に係る昇圧回路１０Ｃについて説明する。以下では、第４実施形態に係る昇圧回路１０Ｃと第３実施形態に係る昇圧回路１０Ｂとの相違点を中心に説明する。

図７は、本発明の第４実施形態に係る昇圧回路１０Ｃのブロック図である。昇圧回路１０Ｃは、昇圧ブロック４０−２の前段に、昇圧ブロック４０Ｃを備える。ただし、昇圧回路１０Ｃは、昇圧回路１０Ｃが備える複数の昇圧ブロック２０において、何れの昇圧ブロック２０の前段に、昇圧ブロック４０Ｃを備えてもよい。また、昇圧回路１０Ｃは、２つ以上の昇圧ブロック４０Ｃを備えてよい。

昇圧ブロック４０Ｃは、第１トランジスタ４１Ｃと、第２トランジスタ４２Ｃと、第１コンデンサＣ１と、第２コンデンサＣ２とを有する。

第１トランジスタ４１Ｃは、Ｐ型ＭＯＳトランジスタである。第２トランジスタ４２Ｃは、Ｐ型ＭＯＳトランジスタである。

第１トランジスタ４１Ｃは、第１トランジスタ４１と同様に、入力端子Ｐ１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。第２トランジスタ４２Ｃは、第２トランジスタ４２と同様に、第１トランジスタ４１Ｃから出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

第１トランジスタ４１Ｃのバックゲート端子及び第２トランジスタ４２Ｃのバックゲート端子は、昇圧ブロック４０Ｃの後段の昇圧ブロック４０−２の第２トランジスタ４２のドレイン端子に接続される。

なお、昇圧回路１０Ｃは、昇圧ブロック４０−２の前段に、複数の昇圧ブロック４０Ｃを備えてよい。この場合、複数の昇圧ブロック４０Ｃの第１トランジスタ４１Ｃのバックゲート端子の全てが及び第２トランジスタ４２Ｃのバックゲート端子の全てが、後段である昇圧ブロック４０−２の第２トランジスタ４２のドレイン端子に接続されてよい。又は、複数の昇圧ブロック４０Ｃのうちの任意の昇圧ブロック４０Ｃの第１トランジスタ４１Ｃのバックゲート及び第２トランジスタ４２Ｃのバックゲートが、後段である昇圧ブロック４０−２の第２トランジスタ４２のドレイン端子に接続されてよい。

このような第４実施形態に係る昇圧回路１０Ｃは、第３実施形態に係る昇圧回路１０Ｂと同様の効果を奏することができる。

（第５実施形態）
次に、図８を参照して、本発明の第５実施形態に係る昇圧回路１０Ｄについて説明する。以下では、第５実施形態に係る昇圧回路１０Ｄと第１実施形態に係る昇圧回路１０との相違点を中心に説明する。

図８は、本発明の第５実施形態に係る昇圧回路１０Ｄのブロック図である。昇圧回路１０Ｄは、入力端子Ｐ１と出力端子Ｐ２の間に直列接続された昇圧ブロック５０−１，５０−２，…，５０−ｎとを備える。ここで、ｎは、任意の自然数である。換言すると、昇圧回路１０Ｄは、少なくとも１つの昇圧ブロックを備えればよい。

なお、昇圧ブロック５０−１，５０−２，…，５０−ｎには、同様の構成を採用することができる。以下、昇圧ブロック５０−１，５０−２，…，５０−ｎの構成を特に区別しない場合、単に「昇圧ブロック５０」と称する。

昇圧ブロック５０は、第１トランジスタ５１と、第２トランジスタ５２と、第１コンデンサＣ１と、第２コンデンサＣ２とを有する。

第１トランジスタ５１は、第１実施形態と同様に、Ｎ型ＭＯＳトランジスタである。第２トランジスタ５２は、第１実施形態と同様に、Ｎ型ＭＯＳトランジスタである。

第１トランジスタ５１は、第１実施形態と同様に、入力端子Ｐ１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。第２トランジスタ５２は、第１実施形態と同様に、第１トランジスタ５１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

第１トランジスタ５１のバックゲート端子は、第１実施形態と同様に、第１トランジスタ５１のドレイン端子に接続される。一方、第２トランジスタ５２のバックゲート端子は、第１実施形態と同様とは異なり、第２トランジスタ５２のドレイン端子に接続される。

このように第５実施形態に係る昇圧回路１０Ｄでは、第２トランジスタ５２のバックゲート端子が第２トランジスタ５２のドレイン端子に接続される。このような構成によって、第２トランジスタ５２の閾値電圧を、例えば第１実施形態に係る第２トランジスタ２２の閾値電圧よりも、小さくすることができる。第５実施形態では、第２トランジスタ５２の閾値電圧がより小さくなることで、第２フェーズにおいて、第２トランジスタ５２の整流素子としての機能をより高めることができる。第２トランジスタ５２の整流素子としての機能が高まることで、第２フェーズにおいて、第２コンデンサＣ２をより効率良く充電させることができる。第５実施形態に係る昇圧回路１０Ｂは、第２コンデンサＣ２がより効率良く充電されることで、より効率良く昇圧することができる。

第５実施形態に係る昇圧回路１０Ｄのその他の効果は、第１実施形態に係る昇圧回路１０と同様である。

（第６実施形態）
次に、図９を参照して、本発明の第６実施形態に係る昇圧回路１０Ｅについて説明する。以下では、第６実施形態に係る昇圧回路１０Ｅと第３実施形態に係る昇圧回路１０Ｂとの相違点を中心に説明する。

図９は、本発明の第６実施形態に係る昇圧回路１０Ｅのブロック図である。昇圧回路１０Ｅは、入力端子Ｐ１と出力端子Ｐ２の間に直列接続された昇圧ブロック６０−１，６０−２，…，６０−ｎを備える。ここで、ｎは、任意の自然数である。換言すると、昇圧回路１０Ｅは、少なくとも１つの昇圧ブロックを備えればよい。

なお、昇圧ブロック６０−１，６０−２，…，６０−ｎには、同様の構成を採用することができる。以下、昇圧ブロック６０−１，６０−２，…，６０−ｎの構成を特に区別しない場合、単に「昇圧ブロック６０」と称する。

昇圧ブロック６０は、第１トランジスタ６１と、第２トランジスタ６２と、第１コンデンサＣ１と、第２コンデンサＣ２とを有する。

第１トランジスタ６１は、第３実施形態と同様に、Ｐ型ＭＯＳトランジスタである。第２トランジスタ６２は、第３実施形態と同様に、Ｐ型ＭＯＳトランジスタである。

第１トランジスタ６１は、第３実施形態と同様に、入力端子Ｐ１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。第２トランジスタ６２は、第３実施形態と同様に、第１トランジスタ６１から出力端子Ｐ２に向かう方向が順方向となるように、ダイオード接続される。

ここで、第１トランジスタ６１のバックゲート端子は、第３実施形態とは異なり、第１トランジスタ６１のドレイン端子に接続される。一方、第２トランジスタ６２のバックゲート端子は、第３実施形態と同様に、第２トランジスタ６２のドレイン端子に接続される。

このように第６実施形態に係る昇圧回路１０Ｅでは、第１トランジスタ６１のバックゲート端子が第１トランジスタ６１のドレイン端子に接続される。このような構成によって、第１トランジスタ６１の閾値電圧を、例えば第３実施形態に係る第１トランジスタ４１の閾値電圧よりも、小さくすることができる。第６実施形態では、第１トランジスタ６１の閾値電圧がより小さくなることで、第１フェーズにおいて、第１トランジスタ６１の整流素子としての機能をより高めることができる。第１トランジスタ６１の整流素子としての機能が高まることで、第１フェーズにおいて、第１コンデンサＣ１をより効率良く充電させることができる。第６実施形態に係る昇圧回路１０Ｅは、第１コンデンサＣ１がより効率良く充電されることで、より効率良く昇圧することができる。

第６実施形態に係る昇圧回路１０Ｅのその他の効果は、第３実施形態に係る昇圧回路１０Ｂと同様である。

（第７実施形態）
次に、図１０を参照して、本発明の第７実施形態に係る昇圧回路１０Ｆについて説明する。

図１０は、本発明の第７実施形態に係る昇圧回路１０Ｆのブロック図である。昇圧回路１０Ｆは、１段目として第１実施形態に係る昇圧ブロック２０と、２段目として第３実施形態に係る昇圧ブロック４０と、ｎ段目として第６実施形態に係る昇圧ブロック６０とを備える。換言すると、昇圧回路１０Ｆは、Ｎ型ＭＯＳトランジスタで構成される昇圧ブロック２０と、Ｐ型ＭＯＳトランジスタで構成される昇圧ブロック４０，６０とを備える。

なお、昇圧回路１０Ｆの構成は、図１０に示す構成に限定されない。昇圧回路１０Ｆは、図２に示す昇圧ブロック２０、図５に示す昇圧ブロック２０Ａ、図６に示す昇圧ブロック４０、図７に示す昇圧ブロック４０Ｃ、図８に示す昇圧ブロック５０及び図９に示す昇圧ブロック６０の何れを含んで構成されてもよい。

このような第７実施形態に係る昇圧回路１０Ｆは、第１実施形態に係る昇圧回路１０等と同様の効果を奏することができる。

（第８実施形態）
次に、図１１を参照して、本発明の第８実施形態に係る昇圧回路１０Ｇについて説明する。

図１１は、本発明の第８実施形態に係る昇圧回路１０Ｇのブロック図である。昇圧回路１０Ｇは、１段目として第１実施形態に係る昇圧ブロック２０と、２段目として第５実施形態に係る昇圧ブロック５０と、ｎ段目として第１実施形態に係る昇圧ブロック２０とを備える。ただし、昇圧回路１０Ｇは、任意の数の昇圧ブロック２０、及び、任意の数の昇圧ブロック５０を備えてよい。

なお、昇圧回路１０Ｇの構成は、図１１に示す構成に限定されない。昇圧回路１０Ｇは、任意の段に昇圧ブロック２０を備えてよい。また、昇圧回路１０Ｇは、任意の段に昇圧ブロック５０を備えてよい。例えば、昇圧回路１０Ｇは、１段目として昇圧ブロック５０を備え、２段目として昇圧ブロック２０を備えてよい。

このような第８実施形態に係る昇圧回路１０Ｇは、第１実施形態に係る昇圧回路１０等と同様の効果を奏することができる。

（第９実施形態）
次に、図１２を参照して、本発明の第９実施形態に係る昇圧回路１０Ｈについて説明する。

図１２は、本発明の第９実施形態に係る昇圧回路１０Ｈのブロック図である。昇圧回路１０Ｈは、１段目として第３実施形態に係る昇圧ブロック４０と、２段目として第６実施形態に係る昇圧ブロック６０と、ｎ段目として第３実施形態に係る昇圧ブロック４０とを備える。ただし、昇圧回路１０Ｈは、任意の数の昇圧ブロック４０、及び、任意の数の昇圧ブロック６０を備えてよい。

なお、昇圧回路１０Ｈの構成は、図１２に示す構成に限定されない。昇圧回路１０Ｈは、任意の段に昇圧ブロック４０を備えてよい。また、昇圧回路１０Ｈは、任意の段に昇圧ブロック６０を備えてよい。例えば、昇圧回路１０Ｇは、１段目として昇圧ブロック６０を備え、２段目として昇圧ブロック４０を備えてよい。

このような第９実施形態に係る昇圧回路１０Ｈは、第１実施形態に係る昇圧回路１０等と同様の効果を奏することができる。

前述したところは本発明の一実施形態を示したに過ぎず、特許請求の範囲において、種々の変更を加えてもよいことは言うまでもない。

例えば、図２に示す昇圧回路１０は、複数の昇圧ブロック２０を備える場合、第１トランジスタ２１及び第２トランジスタ２２のバックゲート端子を接地電圧ＶＳＳに切替可能なスイッチを備えてよい。このスイッチは、例えば昇圧回路１０の用途に応じて、昇圧ブロック２０の段数を制御したい場合に、使用されてよい。同様の構成が、図５に示す昇圧回路１０Ａ、図８に示す昇圧回路１０Ｄ及び図１０に示す昇圧回路１０Ｆに採用されてよい。

例えば、図６に示す昇圧回路１０Ｂは、複数の昇圧ブロック４０を備える場合、第１トランジスタ４１及び第２トランジスタ４２のバックゲート端子を電源電圧ＶＤＤに切替可能なスイッチを備えてよい。このスイッチは、例えば昇圧回路１０Ｂの用途に応じて、昇圧ブロック４０の段数を制御したい場合に、使用されてよい。同様の構成が、図７に示す昇圧回路１０Ｃ、図９に示す昇圧回路１０Ｅ及び図１０に示す昇圧回路１０Ｆに採用されてよい。

本発明によれば、回路規模を低減させつつ、効率良く昇圧することができる昇圧回路を提供することができる。

１ 昇圧装置
２ 環境発電体（直流電源）
３ 負荷
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ 昇圧回路
１１ 判定回路
１２ 発振回路
２０，２０−１，２０−２，２０−ｎ，２０Ａ 昇圧ブロック
２１，２１Ａ，４１，４１Ｃ，５１，６１ 第１トランジスタ
２２，２２Ａ，４２，４２Ｃ，５２，６２ 第２トランジスタ
３１，３１−１，３１−２，３１−ｎ 第１バッファ
３２，３２−１，３２−２，３２−ｎ 第２バッファ
４０，４０−１，４０−２，４０−ｎ，４０Ｃ 昇圧ブロック
５０，５０−１，５０−２，５０−ｎ 昇圧ブロック
６０，６０−１，６０−２，６０−ｎ 昇圧ブロック
Ｐ１ 入力端子
Ｐ２ 出力端子
Ｔ１ 第１端子
Ｔ２ 第２端子
Ｃ１ 第１コンデンサ
Ｃ２ 第２コンデンサ

Claims (8)

1. 直流電源の電圧が印加される入力端子と、
   出力端子と、
   第１クロック信号が入力される第１端子と、
   前記第１クロック信号を反転させた第２クロック信号が入力される第２端子と、
   前記入力端子と前記出力端子との間に直列接続される少なくとも１つの昇圧ブロックと、を備え、
   前記昇圧ブロックは、
   前記入力端子から前記出力端子に向かう方向が順方向となるように、ダイオード接続された第１トランジスタと、
   前記第１トランジスタから前記出力端子に向かう方向が順方向となるように、ダイオード接続された第２トランジスタと、
   前記第１トランジスタのカソードと前記第１端子との間に接続される第１コンデンサと、
   前記第２トランジスタのカソードと前記第２端子との間に接続される第２コンデンサと、を有し、
   少なくとも、前記第１トランジスタのバックゲート端子が前記第１トランジスタのドレイン端子に接続されるか、又は、前記第２トランジスタのバックゲート端子が前記第２トランジスタのドレイン端子に接続される、昇圧回路。
2. 前記第１トランジスタ及び第２トランジスタは、Ｎ型ＭＯＳトランジスタであり、
   前記第１トランジスタのバックゲート端子及び第２トランジスタのバックゲート端子は、前記第１トランジスタのドレイン端子に接続される、請求項１に記載の昇圧回路。
3. 前記昇圧回路は、前記昇圧ブロックの後段に昇圧ブロックをさらに備え、
   前記後段の昇圧ブロックは、
   前記入力端子から前記出力端子に向かう方向が順方向となるように、ダイオード接続される第１トランジスタと、
   前記後段の昇圧ブロックの第１トランジスタから前記出力端子に向かう方向が順方向となるように、ダイオード接続される第２トランジスタと、
   前記後段の昇圧ブロックの第１トランジスタのカソードと前記第１端子との間に接続される第１コンデンサと、
   前記後段の昇圧ブロックの第２トランジスタのカソードと前記第２端子との間に接続される第２コンデンサと、を有し、
   前記後段の昇圧ブロックの第１トランジスタのバックゲート端子及び前記後段の昇圧ブロックの第２トランジスタのバックゲート端子は、前記後段の昇圧ブロックの前段の昇圧ブロックの第１トランジスタのドレイン端子に接続される、請求項２に記載の昇圧回路。
4. 前記第１トランジスタ及び第２トランジスタは、Ｐ型ＭＯＳトランジスタであり、
   前記第１トランジスタのバックゲート端子及び第２トランジスタのバックゲート端子は、前記第２トランジスタのドレイン端子に接続される、請求項１に記載の昇圧回路。
5. 前記昇圧回路は、前記昇圧ブロックの前段に昇圧ブロックをさらに備え、
   前記前段の昇圧ブロックは、
   前記入力端子から前記出力端子に向かう方向が順方向となるように、ダイオード接続される第１トランジスタと、
   前記前段の昇圧ブロックの第１トランジスタから前記出力端子に向かう方向が順方向となるように、ダイオード接続される第２トランジスタと、
   前記前段の昇圧ブロックの第１トランジスタのカソードと前記第１端子との間に接続される第１コンデンサと、
   前記前段の昇圧ブロックの第２トランジスタのカソードと前記第２端子との間に接続される第２コンデンサと、を有し、
   前記前段の昇圧ブロックの第１トランジスタのバックゲート端子及び前記前段の昇圧ブロックの第２トランジスタのバックゲート端子は、前記前段の昇圧ブロックの後段の昇圧ブロックの第２トランジスタのドレイン端子に接続される、請求項４に記載の昇圧回路。
6. 前記第１トランジスタのバックゲート端子は、前記第１トランジスタのドレイン端子に接続され、前記第２トランジスタのバックゲート端子は、前記第２トランジスタのドレイン端子に接続される、請求項１に記載の昇圧回路。
7. 前記昇圧回路は、直列接続された複数の前記昇圧ブロックを備え、
   前記複数の昇圧ブロックのうちの少なくとも１つの昇圧ブロックは、Ｎ型ＭＯＳトランジスタで構成され、
   前記複数の昇圧ブロックのうちの少なくとも１つの昇圧ブロックは、Ｐ型ＭＯＳトランジスタで構成される、請求項１に記載の昇圧回路。
8. 前記昇圧回路は、
   前記第１コンデンサと前記第１端子との間に接続される第１バッファと、
   前記第２コンデンサと前記第２端子との間に接続される第２バッファと、をさらに有する、請求項１乃至７の何れか一項に記載の昇圧回路。
   
   

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