JP2019506656A - 単一回線ｐｍｉｃホスト低レベル制御インターフェース - Google Patents

単一回線ｐｍｉｃホスト低レベル制御インターフェース Download PDF

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Abstract

単一の双方向回線を介したデバイス間のシグナリングを容易にするシステム、方法、および装置について説明する。一例では、装置は、単一の双方向回線を介して第1のデバイスを第2のデバイスに結合し、第1のデバイスから第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示し、第2のデバイスから第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示す。別の例では、第1のデバイスは、第1のアクションを開始し、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示し、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信する。

Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に組み込まれる、2015年12月11日に米国特許商標庁に出願された非仮出願第14/966,844号の優先権および利益を主張する。
本開示は、一般に高速データ通信に関し、より詳細には、単一の双方向回線を使用してデバイス間でシグナリングするためのシステムおよび方法に関する。
高速インターフェースは、モバイルワイヤレスデバイスおよび他の複雑な装置の回路および構成要素の間で頻繁に使用される。たとえば、いくつかのデバイスは、通信リンクを介して互いと対話する処理デバイス、通信デバイス、記憶デバイスおよび/またはディスプレイデバイスを含み得る。シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、これらのデバイスのうちのいくつかは、プロセッサクロックレートでデータおよび制御情報を提供または消費することが可能であり得る。ディスプレイコントローラなどの他のデバイスは、比較的低いビデオリフレッシュレートで可変量のデータを必要とすることがある。
電子デバイス(セルラー電話、ワイヤレスモデム、コンピュータ、デジタル音楽プレーヤ、全地球測位システムユニット、携帯情報端末、ゲームデバイスなど)は、日常生活の一部になっている。今では、小型のコンピューティングデバイスが、自動車から住宅の鍵まであらゆるものに配置されており、ますますより複雑になっている。たとえば、多くの電子デバイスは、デバイスを制御するのを助ける1つまたは複数のプロセッサ、ならびにプロセッサおよびデバイスの他の部分をサポートするためのいくつかのデジタル回路を有する。電子デバイスは、通信および動作上の協調のためにボードレベルの相互接続を必要とする複数の集積回路を含み得る。しかしながら、複数の相互接続の存在は、ボードレベルの輻輳を引き起こす。したがって、必要なものは、相互接続が排除されることを可能にする、インターフェースのピン効率を改善するための方式である。相互接続の排除は、ボードレベルの輻輳を低減するとともに、通常ならば相互接続に必要とされるであろうピンおよび関連する回路構成を他の用途のために保持する。
本明細書で開示する実施形態は、デバイス間でシグナリングするためのシステム、方法および装置を提供する。
本開示の一態様では、デバイス間でシグナリングする方法は、単一の双方向回線を介して第1のデバイスを第2のデバイスに結合するステップと、第1のデバイスから第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示すステップと、第2のデバイスから第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示すステップとを含む。方法は、第2のデバイスにおいて、第1のデバイスから送信された第1の単一の遷移を受信すると第1のアクションへの応答をトリガするステップと、第1のデバイスにおいて、第2のデバイスから送信された第2の単一の遷移を受信すると第2のアクションへの応答をトリガするステップとをさらに含む。
本開示の一態様では、第1の単一の遷移は立上りエッジまたは立下りエッジのうちの少なくとも1つであり、第2の単一の遷移は立上りエッジまたは立下りエッジのうちの少なくとも1つである。本開示のさらなる態様では、第1のデバイスによって送信された第1の単一の遷移は立上りエッジであり、第2のデバイスによって送信された第2の単一の遷移は立下りエッジである。
本開示の一態様では、第1のデバイスおよび第2のデバイスのうちの一方は電力管理集積回路(PMIC)であり、第1のデバイスおよび第2のデバイスのうちの他方はシステムオンチップ(SoC)である。本開示の別の態様では、第1のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、第2のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つである。
本開示の一態様では、デバイス間でシグナリングするための装置は、第1のデバイスと、第2のデバイスと、第1のデバイスを第2のデバイスに結合する単一の双方向回線とを含む。第1のデバイスは、第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示し、第2のデバイスは、第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示す。さらに、第2のデバイスは、第1のデバイスから送信された第1の単一の遷移を受信すると第1のアクションへの応答をトリガし、第1のデバイスは、第2のデバイスから送信された第2の単一の遷移を受信すると第2のアクションへの応答をトリガする。
本開示の一態様では、デバイス間でシグナリングするための装置は、単一の双方向回線を介して第1のデバイスを第2のデバイスに結合するための手段と、第1のデバイスから第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示すための手段と、第2のデバイスから第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示すための手段と、第2のデバイスにおいて、第1のデバイスから送信された第1の単一の遷移を受信すると第1のアクションへの応答をトリガするための手段と、第1のデバイスにおいて、第2のデバイスから送信された第2の単一の遷移を受信すると第2のアクションへの応答をトリガするための手段とを含む。
本開示の一態様では、プロセッサ可読記憶媒体は、処理回路によって実行されると、単一の双方向回線を介して第1のデバイスを第2のデバイスに結合することと、第1のデバイスから第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示すことと、第2のデバイスから第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示すことと、第2のデバイスにおいて、第1のデバイスから送信された第1の単一の遷移を受信すると第1のアクションへの応答をトリガすることと、第1のデバイスにおいて、第2のデバイスから送信された第2の単一の遷移を受信すると第2のアクションへの応答をトリガすることとを処理回路に行わせる、1つまたは複数の命令を有する。
本開示の一態様では、第1のデバイスにおいてシグナリングする方法は、第1のアクションを開始するステップと、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示すステップと、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信するステップとを含む。方法は、第2のイベントに関連付けられた第1の遷移を受信すると第2のアクションへの応答をトリガするステップをさらに含む。本開示の一態様では、トリガされた応答は、第1のデバイスと第2のデバイスとを含むシステムの状態に応じて変化する。
本開示の一態様では、第1のイベントは、第1の数のパルスを含み、第2のイベントは、第1の数とは異なる第2の数のパルスを含む。本開示の別の態様では、第1のイベントがシングルパルスを含み、第2のイベントがダブルパルスを含むか、または、第1のイベントがダブルパルスを含み、第2のイベントがシングルパルスを含む。本開示のさらなる態様では、第1のイベントは、電圧レベル、インピーダンスレベル、パルス幅、またはパルスの数のうちの少なくとも1つによって、第2のイベントと区別される。
本開示の一態様では、第1のデバイスおよび第2のデバイスのうちの一方は電力管理集積回路(PMIC)であり、第1のデバイスおよび第2のデバイスのうちの他方はシステムオンチップ(SoC)である。本開示の別の態様では、第1のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、第2のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つである。本開示のさらなる態様では、第1のアクションおよび第2のアクションは、第1のデバイスと第2のデバイスとを含むシステムの状態に応じて変化する。
本開示の一態様では、第1のデバイスは、メモリと、メモリに結合された処理回路とを含む。処理回路は、第1のアクションを開始し、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示し、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信し、第2のイベントに関連付けられた第1の遷移を受信すると第2のアクションへの応答をトリガするように構成される。
本開示の一態様では、第1のデバイスは、第1のアクションを開始するための手段と、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示すための手段と、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信するための手段と、第2のイベントに関連付けられた第1の遷移を受信すると第2のアクションへの応答をトリガするための手段とを含む。
本開示の一態様では、プロセッサ可読記憶媒体は、処理回路によって実行されると、第1のアクションを開始することと、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示すことと、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信することと、第2のイベントに関連付けられた第1の遷移を受信すると第2のアクションへの応答をトリガすることとを処理回路に行わせる、1つまたは複数の命令を有する。
本開示の態様によれば、単一の双方向シグナリングを使用してデバイス間でシグナリングするためのシステム、方法および/または装置について、2つのみのデバイス(たとえば、第1のデバイスおよび第2のデバイス)に関して説明したが、システム、方法、および/または装置は、2つ以上のデバイスを実装し得る。そのようなデバイスが単一の双方向回線を駆動する方法は、互いに区別され得る。本開示の一態様では、各デバイスは、一意の数のパルスを有する信号を生成することによって区別され得、たとえば、第3のデバイスは、単一の双方向回線上で3つのパルスを生成することによって、リセット/シャットダウンプロシージャまたはブートシーケンスハンドシェイクをトリガし、第4のデバイスは、単一の双方向回線上で4つのパルスを生成することによって、リセット/シャットダウンプロシージャまたはブートシーケンスハンドシェイクをトリガする、といった具合である。本開示の他の態様では、各デバイスは、一意のパルス幅、一意の電圧レベル、または一意のインピーダンスレベルなどを有する信号を生成することによって、区別され得る。
単一の双方向回線を介してデバイス間でシグナリングするための装置を示す図である。 単一の双方向回線を介したデバイス間のシグナリングを容易にする装置のためのシステムアーキテクチャを示す図である。 PMICとSoCとの間の低レベルインターフェースを示す図である。 低レベル制御信号のタイミング挙動を示す図である。 PMICとSoCとの間の新規の低レベルインターフェースを示す図である。 シングルワイヤを介した双方向シグナリングを実装するときの、PMIC開始リセット/シャットダウンプロシージャの間のデバイス挙動を示す図である。 シングルワイヤを介した双方向シグナリングを実装するときの、SoC開始リセット/シャットダウンプロシージャの間のデバイス挙動を示す図である。 本開示の1つまたは複数の態様による、単一の双方向回線を介したデバイス間のシグナリングに関連する動作をサポートするように構成された装置の図である。 本開示の一態様による、単一の双方向回線を介してデバイス間でシグナリングする方法を示すフローチャートである。 本開示の別の態様による、単一の双方向回線を介して第1のデバイスにおいてシグナリングする方法を示すフローチャートである。
次に、図面を参照しながら本開示の様々な態様について説明する。以下の説明では、説明の目的で、1つまたは複数の態様の完全な理解を与えるために、多数の具体的な詳細が記載されている。しかしながら、そのような態様がこれらの具体的な詳細なしに実践される場合があることは明らかであろう。
概説
本開示の態様は、電力管理集積回路(PMIC)と関連するホストプロセッサ(たとえば、システムオンチップ(SoC))との間の低レベル制御インターフェースに関する。本開示の一態様では、PMICとSoCとの間の低レベル制御インターフェースは、典型的には、システムブートの非常に早い段階で、またはバスベースの制御方式への依存がロバストなシステム挙動を保証しないときは後でシグナリングすることを伴う。そのようなシグナリングの例は、限定はしないが、パワーオン/リセット信号(PON_RESET_N)、ウォッチドッグタイマー入力信号(WDT_IN)、および電源ホールド信号(PS_HOLD)を含む。より新しい世代のシステムが追加の低レベルシグナリング要件を有し得るので、低レベル制御インターフェースは他のタイプの制御信号をさらに伴い得る。
本開示の一態様では、低レベル制御インターフェースは、通信される信号のタイプごとに1つのピンを必要とし得る。したがって、通信されるべき各追加のタイプの情報をサポートするために、専用の制御ピンがインターフェースに追加されなければならない。しかしながら、専用の制御ピンの追加は、パッケージレベルコストを増加させ、さらには、パッケージサイズおよびコストの制約により容認できないことがあるので、この手法は問題がある。本開示は、低レベル制御機能の通信を容易にするために単一の双方向回線を使用することによって、マルチピン手法の問題に対処する。
例示的な動作環境
いくつかの開示する例は、単一の双方向回線を介してデバイス間でシグナリングするためのシステムおよび装置に関する。
本開示のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなどの、デバイスの下位構成要素を含み得る電子構成要素間に配備される通信リンクに適用可能であり得る。図1を参照すると、たとえば、単一の双方向回線を介してデバイス間でシグナリングするための装置100は、装置100の動作を制御するように構成された処理回路102を含み得る。処理回路102は、ソフトウェアアプリケーションにアクセスし、ソフトウェアアプリケーションを実行し、装置100内の論理回路および他のデバイスを制御することができる。一例では、装置100は、無線周波数(RF)通信トランシーバ106を介して、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネットおよび/または別のネットワークと通信するワイヤレス通信デバイスを含み得る。通信トランシーバ106は、処理回路102に動作可能に結合され得る。処理回路102は、特定用途向け集積回路(ASIC)108などの1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令およびデータを維持し得るプロセッサ可読ストレージ112を含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、および、ワイヤレスデバイスのストレージ112内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの1つまたは複数によって制御され得る。ストレージ112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、フラッシュメモリデバイス、または処理システムおよびコンピューティングプラットフォームにおいて使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成し動作させるために使用される動作パラメータおよび他の情報を維持することができるローカルデータベース114を含み、かつ/またはそれにアクセスすることができる。ローカルデータベース114は、データベースモジュールまたはサーバ、フラッシュメモリ、磁気媒体、
EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128およびキーパッド126などのオペレータ制御に動作可能に結合され得る。
図2は、ワイヤレスモバイルデバイス、携帯電話、モバイルコンピューティングシステム、ワイヤレス電話、ノートブックコンピュータ、タブレットコンピューティングデバイス、メディアプレーヤ、ゲームデバイスなどの装置200のいくつかの態様を示すブロック図である。装置200は、通信リンク220を介してデータおよび制御情報を交換する複数のICデバイス202および230を含み得る。通信リンク220は、互いに極めて近接して配置されるか、または装置200の異なる部分に物理的に配置される場合があるICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板または回路板上に設けられる場合がある。別の例では、第1のICデバイス202は、フリップフォンのキーパッドセクションに配置される場合があり、第2のICデバイス230は、フリップフォンのディスプレイセクションに配置される場合がある。通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
通信リンク220は、複数のチャネル222、224および226を含み得る。1つまたは複数のチャネル226は双方向であってもよく、半二重モードおよび/または全二重モードで動作することができる。1つまたは複数のチャネル222、224は単方向であってもよい。通信リンク220は、一方向においてより高い帯域幅を提供する非対称であってもよい。本明細書で説明する一例では、第1の通信チャネル222は順方向リンク222と呼ばれることがあり、第2の通信チャネル224は逆方向リンク224と呼ばれることがある。ICデバイス202および230の両方が通信リンク220上で送信および受信するように構成される場合でも、第1のICデバイス202はホスト、マスタおよび/または送信機として指定されることがあり、第2のICデバイス230はクライアント、スレーブおよび/または受信機として指定されることがある。一例では、順方向リンク222は、第1のICデバイス202から第2のICデバイス230にデータを通信するときにより高いデータレートで動作することができ、逆方向リンク224は、第2のICデバイス230から第1のICデバイス202にデータを通信するときにより低いデータレートで動作することができる。
ICデバイス202および230はそれぞれ、プロセッサ、あるいは他の処理回路もしくは処理デバイスおよび/またはコンピューティング回路もしくはコンピューティングデバイス206、236を含み得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介したワイヤレス通信を維持することを含む、装置200のコア機能を実行することができ、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートすることができ、カメラコントローラ234を使用してカメラまたはビデオの入力デバイスの動作を制御することができる。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれの処理回路206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを維持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各処理回路206、236ならびにその対応する記憶媒体208および238と、他のモジュールおよび回路との間の通信は、それぞれ、1つまたは複数のバス212および242によって容易にされ得る。
逆方向リンク224は、順方向リンク222と同じ方法で動作し得る。順方向リンク222および逆方向リンク224は、同等の速度でまたは異なる速度で送信することが可能であってもよく、速度は、データ転送レートおよび/またはクロッキングレートとして表され得る。順方向および逆方向のデータレートは、適用例に応じて、実質的に同じであってもよく、または桁が異なってもよい。いくつかの適用例では、単一の双方向リンク226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。順方向リンク222および/または逆方向リンク224は、たとえば、順方向リンク222および逆方向リンク224が同じ物理接続を共有し、半二重様式で動作するとき、双方向モードで動作するように構成可能であり得る。
いくつかの例では、逆方向リンク224は、同期のために、制御のために、電力管理を容易にするために、および/または設計を簡単にするために、順方向リンク222からクロッキング信号を導出する。クロッキング信号は、順方向リンク222上で信号を送信するために使用されるシンボルクロックの周波数を分割することによって取得される周波数を有し得る。シンボルクロックは、順方向リンク222上で送信されるシンボル内で重畳されるか、またはさもなければ符号化され得る。シンボルクロックの派生物であるクロッキング信号の使用により、送信機および受信機(トランシーバ210、240)の高速同期が可能になり、トレーニングおよび同期を可能にするためのフレーミングの必要なしに、データ信号の高速の開始および停止が可能になる。
いくつかの例では、単一の双方向リンク226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。場合によっては、第1のICデバイス202および第2のICデバイス230は、処理デバイスとダイナミックランダムアクセスメモリ(DRAM)などのメモリデバイスとの間で送信されるデータ信号、アドレス信号および制御信号の符号化および復号を行う。
デバイス間のシグナリングの例示的な説明
図3は、PMIC302とSoC304との間の低レベルインターフェースを示す図300である。ピンカウント低減は、コスト、面積、およびルーティングの最適化を推進するチップセット目標である。図3に示すように、ブート、リセット、およびシャットダウンの協調のための低レベルPMIC-SoCインターフェースは、各集積回路(IC)上で2つのピン(2つのワイヤインターフェース)を用いて実装され得る。具体的には、低レベルPMIC-SoCインターフェースは、2つの信号、すなわち、1)ワイヤ306上で通信されるPON_RESET_N、および2)ワイヤ308上で通信されるPS_HOLDを伴い得る。PMIC302とSoC304の両方は、2つの信号を通信するために2つのピン(たとえば、デュアルピンまたはデュアルワイヤインターフェース方式)を使用する。図3にさらに示すように、PMIC302およびSoC304は、システム電力管理インターフェース(SPMI)310、ならびにいくつかのパワーレール、たとえば、第1のパワーレール(PWR_RAIL#1)312(1)〜第Nのパワーレール(PWR_RAIL#N)312(N)を共有し得る。
本開示の一態様では、PON_RESET_NおよびPS_HOLDへのアクセスは、システムレベル検証および電源投入/電源切断機能およびリセット機能に関する任意の問題のデバッグにとって重要である。デュアルピン方式は、電源投入タイミングを検証し、リセット機能および電源切断機能のソースを識別するために使用され得る。デュアルピン方式はまた、潜在的なトリガとのタイミング関連付けを提供する。しかしながら、インターフェースが必要とするピンの数がパッケージレベルコストを増加させるので、デュアルピン方式は問題がある。さらに、インターフェースは、パッケージサイズおよびコストの制約により、そのような数のピンをサポートすることが許されない場合がある。したがって、本開示は、制御機能(たとえば、PON_RESET_NおよびPS_HOLD)をシングルワイヤインターフェースに機能的に統合することによって、デュアルピン方式の問題を解決する。このことは、少なくとも2つのチップセットピンおよびPMICとSoCとの間の少なくとも1つのルートを節約する。
図4は、低レベル制御信号のタイミング挙動を示す図400である。PON_RESET_Nのタイミング挙動は、402において示されている。PS_HOLDのタイミング挙動は、404において示されている。406において示すように、PON_RESET_NのデアサーションとPS_HOLDのアサーションとの間に、かなりのギャップ(約56μs)が存在する。本開示の態様によれば、2つの信号(PON_RESET_NおよびPS_HOLD)のタイミング、ならびにそれらの動作挙動が維持される。
本開示の一態様では、PON_RESET_N回線402およびPS_HOLD回線404が組み合わされる。影付き領域408は、システムが正常に動作しているときの2つの信号の定常状態挙動を示す。領域408内では、たとえば、ユーザがシステムリセットボタンを押すことによってシステムリセットを開始した場合、PON_RESET_N回線402が低になる。たとえば、システムソフトウェアがソフトリセットもしくはシステムパワーサイクルを開始した場合、または、ウォッチドッグタイマー(WDT)オーバーフローイベントに遭遇した場合、PS_HOLD回線404が低になる。
図5は、PMIC502とSoC504との間の新規の低レベルインターフェースを示す図500である。図5に示すように、新規のアーキテクチャは、シングルワイヤを介した双方向シグナリング手法を使用する。具体的には、単一の制御信号(たとえば、RST_N_PWR)は、単一の双方向回線506を介してPMIC502からSoC504に、またはSoC504からPMIC502に通信され得る。本開示の一態様では、RST_N_PWRは、図3のPON_RESET_NとPS_HOLDの統合/組合せである。図5にさらに示すように、PMIC502およびSoC504は、システム電力管理インターフェース(SPMI)510、ならびにいくつかのパワーレール、たとえば、第1のパワーレール(PWR_RAIL#1)512(1)〜第Nのパワーレール(PWR_RAIL#N)512(N)を共有し得る。
RST_N_PWRの通信は、低レベル制御信号のすべてのリアルタイムタイミング要件を維持することによって、システムの妨げられない動作を可能にするための出力インピーダンス、プルアップ(PU)制御、プルダウン(PD)制御、必要な論理、およびタイミング制御要素の提供を可能にする。新規のアーキテクチャは、各IC上で1つのピンを節約し、PMIC502とSoC504との間のトップレベルトレースをなくす。新規のアーキテクチャは、デュアルピンインターフェース方式の場合と同じシステムレベル挙動および可視性を保持する。新規のアーキテクチャはさらに、複雑なシグナリングを必要とすることなしに、単純なスタンドアロンテストベンチブートをサポートする。
図6は、シングルワイヤを介した双方向シグナリングを実装するときの、PMIC開始リセット/シャットダウンプロシージャの間のデバイス挙動を示す図600である。PMICがRST_N_PWRを通信するためにシングルワイヤ(たとえば、図5の双方向回線506)を駆動する方法は、602において示されている。SoCがRST_N_PWRを通信するためにシングルワイヤを駆動する方法は、604において示されている。PMICおよび/またはSoCによって駆動された結果としてのシングルワイヤの得られたインターフェースレベルは、606において示されている。得られたインターフェースレベル606は、PMICおよびSoCによって観測され、オシロスコープを介して検証可能であり得る。
図6に示すように、システムがオフである間、パワーオントリガ(PONトリガ)が608において生じ、パワーオンするようにPMICを促すことができる。この時間の間、SoCはリセットモードであり得る。610において、PMICは、たとえば、シングルワイヤ上で立上りエッジおよび立下りエッジを有するパルスを生成することによって、SoCリセットをデアサートする。パルスを生成した後、PMICは、SoCからの確認応答(ACK)を待つ。612において、SoCは、たとえば、シングルワイヤ上で立上りエッジを有するパルスを生成することによって、ACKをPMICに送信する。ACKを送信した後、SoCは続いて、パワーオンする。
614において、PMICは、障害条件(またはウォッチドッグイベント)を観測し得る。したがって、PMICは、たとえば、単一の双方向回線上でシングルパルスを生成することによって、障害条件によりリセット/シャットダウンをトリガする。SoCは、シングルパルスを観測し、リセットモードに遷移することによって応答する。
本開示の一態様では、単一の双方向回線上でシングルパルスを生成することによってリセット/シャットダウンをトリガすることは、PMICに固有のものである。したがって、PMICによって開始されるリセット/シャットダウンプロシージャは、616においてシングルパルスを観測することによって区別され得る。本開示の一態様では、シングルパルスは、単一の双方向回線上での単一の遷移を含む。単一の遷移は、立上りエッジまたは立下りエッジであり得る。立上りエッジであるか立下りエッジであるかにかかわらず、単一の遷移を観測すると、SoCからの応答がトリガされ得る。
本開示の一態様では、614において、リセット/シャットダウンプロシージャ以外のプロシージャがPMICによってトリガされ得る。たとえば、PMICは、614において、単一の双方向回線上でシングルパルスを生成することによって、ブートシーケンスハンドシェイクをトリガし得る。
図7は、シングルワイヤを介した双方向シグナリングを実装するときの、SoC開始リセット/シャットダウンプロシージャの間のデバイス挙動を示す図700である。PMICがRST_N_PWRを通信するためにシングルワイヤ(たとえば、図5の双方向回線506)を駆動する方法は、702において示されている。SoCがRST_N_PWRを通信するためにシングルワイヤを駆動する方法は、704において示されている。PMICおよび/またはSoCによって駆動された結果としてのシングルワイヤの得られたインターフェースレベルは、706において示されている。得られたインターフェースレベル706は、PMICおよびSoCによって観測され、オシロスコープを介して検証可能であり得る。
図7に示すように、システムがオフである間、パワーオントリガ(PONトリガ)が708において生じ、パワーオンするようにPMICを促すことができる。この時間の間、SoCはリセットモードであり得る。710において、PMICは、たとえば、シングルワイヤ上で立上りエッジおよび立下りエッジを有するパルスを生成することによって、SoCリセットをデアサートする。パルスを生成した後、PMICは、SoCからの確認応答(ACK)を待つ。712において、SoCは、たとえば、シングルワイヤ上で立上りエッジを有するパルスを生成することによって、ACKをPMICに送信する。ACKを送信した後、SoCは続いて、パワーオンする。
714において、SoCは、たとえば、ウォッチドッグイベントの観測による、リセット/シャットダウン(ウォームリセットまたはパワーオフ)を開始し得る。SoCは、たとえば、単一の双方向回線上でダブルパルスを生成することによって、リセット/シャットダウンをトリガする。PMICは、ダブルパルスを観測し、ウォームリセットまたはパワーオフモードに遷移することによって応答する。
本開示の一態様では、単一の双方向回線上でダブルパルスを生成することによってリセット/シャットダウンをトリガすることは、SoCに固有のものである。したがって、SoCによって開始されるリセット/シャットダウンプロシージャは、716においてダブルパルスを観測することによって区別され得る。本開示の一態様では、ダブルパルスは、立上りエッジおよび/または立下りエッジを含む、単一の双方向回線上でのいくつかの遷移を含み得る。立上りエッジであるか立下りエッジであるかにかかわらず、ダブルパルスの第1の遷移を観測すると、SoCからの応答がトリガされ得る。
本開示の一態様では、714において、リセット/シャットダウンプロシージャ以外のプロシージャがSoCによってトリガされ得る。たとえば、SoCは、714において、単一の双方向回線上でダブルパルスを生成することによって、ブートシーケンスハンドシェイクをトリガし得る。
図6および図7を参照すると、シングルワイヤを介した双方向シグナリングを使用する新規のアーキテクチャは、どちらのIC(PMICまたはSoC)が単一の双方向回線を駆動するかの容易なオシロスコープ検証を可能にする。このことは、デュアルピンインターフェースの場合と同じ見識を集めるためのデバッギングを容易にする。本開示の一態様では、PMICのアクティブな駆動低は、PMIC開始をSoC開始と区別するためにダブルパルスを見るのに十分な時間だけ遅延しなければならない。本開示のさらなる態様では、新規の方式は、(PON完了時にPMICのプルダウンによって克服され得る)高値抵抗器を介してRST_N_PWRを1.8V IOレールにストラップすることによって、単純なスタンドアロンPMICブートの能力を保持する。
本開示の一態様では、シングルワイヤを介した双方向シグナリングを使用する新規のアーキテクチャについて、2つのみのデバイス(PMICおよびSoC)に関して説明したが、新規のアーキテクチャは、非PMICデバイスおよび非SoCデバイスを含む2つ以上のデバイスによって実装され得る。そのようなデバイスが単一の双方向回線を駆動する方法は、互いに区別されるべきである。たとえば、各デバイスは、一意の数のパルスを有する信号を生成することによって区別され得、たとえば、第3のデバイスは、単一の双方向回線上で3つのパルスを生成することによって、リセット/シャットダウンプロシージャまたはブートシーケンスハンドシェイクをトリガし、第4のデバイスは、単一の双方向回線上で4つのパルスを生成することによって、リセット/シャットダウンプロシージャまたはブートシーケンスハンドシェイクをトリガする、といった具合である。他の例では、各デバイスは、一意のパルス幅、一意の電圧レベル、または一意のインピーダンスレベルなどを有する信号を生成することによって、区別され得る。
単一の双方向回線を介して通信するための例示的なデバイスおよび方法
図8は、本開示の1つまたは複数の態様(たとえば、以下で説明する図9および図10の方法に関する態様)による、単一の双方向回線を介したデバイス間のシグナリングに関する動作をサポートするように構成された装置800の図である。装置800は、通信インターフェース(たとえば、少なくとも1つのトランシーバ)802と、記憶媒体804と、ユーザインターフェース806と、メモリデバイス808と、処理回路810とを含む。
これらの構成要素は、図8の接続線によって概略的に表される、シグナリングバスまたは他の適切な構成要素を介して、互いに結合され、かつ/または互いと電気通信するように配置され得る。シグナリングバスは、処理回路810の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。シグナリングバスは、通信インターフェース802、記憶媒体804、ユーザインターフェース806、およびメモリデバイス808の各々が処理回路810に結合され、かつ/または処理回路810と電気通信するように、様々な回路を共にリンクさせる。シグナリングバスはまた、タイミングソース、周辺装置、電圧調整器、および電力管理回路などの様々な他の回路(図示せず)をリンクさせ得るが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
通信インターフェース802は、装置800のワイヤレス通信を容易にするように適合され得る。たとえば、通信インターフェース802は、ネットワーク内の1つまたは複数の通信デバイスに対して双方向に情報の通信を容易にするように適合された回路構成および/またはコード(たとえば、命令)を含み得る。通信インターフェース802は、ワイヤレス通信システム内のワイヤレス通信のための1つまたは複数のアンテナ812に結合され得る。通信インターフェース802は、1つまたは複数のスタンドアロン受信機および/または送信機、ならびに1つまたは複数のトランシーバを用いて構成され得る。図示の例では、通信インターフェース802は、送信機814および受信機816を含む。
メモリデバイス808は、1つまたは複数のメモリデバイスを表し得る。図示のように、メモリデバイス808は、装置800によって使用される他の情報とともに、ネットワーク関連の情報818を維持し得る。いくつかの実装形態では、メモリデバイス808および記憶媒体804は、共通メモリ構成要素として実装される。メモリデバイス808はまた、処理回路810または装置800の何らかの他の構成要素によって操作されるデータを記憶するために使用され得る。
記憶媒体804は、プロセッサ実行可能コードもしくは命令(たとえば、ソフトウェア、ファームウェア)などのコード、電子データ、データベース、または他のデジタル情報を記憶するための1つまたは複数のコンピュータ可読、機械可読、および/またはプロセッサ可読デバイスを表し得る。記憶媒体804はまた、コードを実行するときに処理回路810によって操作されるデータを記憶するために使用され得る。記憶媒体804は、ポータブルまたは固定の記憶デバイスと、光記憶デバイスと、コードを記憶する、含むまたは搬送することが可能な様々な他の媒体とを含む、汎用または専用プロセッサによってアクセスされ得る任意の利用可能な媒体であり得る。
限定ではなく例として、記憶媒体804は、磁気記憶デバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、プログラマブルROM(PROM)、消去可能PROM(EPROM)、電気的消去可能PROM(EEPROM)、レジスタ、リムーバブルディスク、および、コンピュータによってアクセスされ読み取られ得るコードを記憶するための任意の他の適切な媒体を含み得る。記憶媒体804は、製造品(たとえば、コンピュータプログラム製品)において具現化され得る。例として、コンピュータプログラム製品は、パッケージング材料の中のコンピュータ可読媒体を含み得る。上記に鑑みて、いくつかの実装形態では、記憶媒体804は、非一時的(たとえば、有形)記憶媒体であり得る。
記憶媒体804は、処理回路810が記憶媒体804から情報を読み取り、記憶媒体804に情報を書き込むことができるように、処理回路810に結合され得る。すなわち、記憶媒体804は、少なくとも1つの記憶媒体が処理回路810と一体である例および/または少なくとも1つの記憶媒体が処理回路810から分離されている(たとえば、装置800内にある、装置800の外部にある、複数のエンティティにわたって分散されている、など)例を含め、記憶媒体804が少なくとも処理回路810によってアクセス可能であるように、処理回路810に結合され得る。
記憶媒体804によって記憶されているコードおよび/または命令は、処理回路810によって実行されると、処理回路810に本明細書で説明する様々な機能および/またはプロセス動作のうちの1つまたは複数を実行させる。たとえば、記憶媒体804は、処理回路810の1つまたは複数のハードウェアブロックにおける動作を調整するように、ならびにそれらのそれぞれの通信プロトコルを利用するワイヤレス通信用の通信インターフェース802を利用するように構成された動作を含み得る。
処理回路810は、一般に、記憶媒体804上に記憶されたそのようなコード/命令の実行を含む処理のために適合される。本明細書で使用する「コード」または「命令」という用語は、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかにかかわらず、限定はしないが、プログラミング、命令、命令セット、データ、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数などを含むように広く解釈されるべきである。
処理回路810は、データを取得し、処理し、かつ/または送信し、データのアクセスおよび記憶を制御し、コマンドを発行し、他の所望の動作を制御するように構成される。処理回路810は、少なくとも1つの例では、適切な媒体によって与えられる所望のコードを実装するように構成された回路構成を含み得る。たとえば、処理回路810は、1つもしくは複数のプロセッサ、1つもしくは複数のコントローラ、および/または実行可能コードを実行するように構成された他の構造として実装され得る。処理回路810の例は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理構成要素、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを含み得る。汎用プロセッサは、マイクロプロセッサ、ならびに任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械を含み得る。処理回路810はまた、DSPとマイクロプロセッサの組合せ、いくつかのマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、ASICとマイクロプロセッサ、または任意の他の数の様々な構成などの、コンピューティング構成要素の組合せとして実装され得る。処理回路810のこれらの例は説明のためであり、本開示の範囲内の他の適切な構成も企図される。
本開示の1つまたは複数の態様によれば、処理回路810は、本明細書で説明する装置のいずれかまたはすべてのための特徴、プロセス、機能、動作および/またはルーチンのいずれかまたはすべてを実行するように適合され得る。処理回路810に関して本明細書で使用する「適合される」という用語は、処理回路810が、本明細書で説明する様々な特徴に従って、特定のプロセス、機能、動作および/またはルーチンを実行するように構成されること、採用されること、実装されること、および/またはプログラムされることのうちの1つまたは複数を指し得る。
装置800の少なくとも1つの例によれば、処理回路810は、本明細書で説明する特徴、プロセス、機能、動作および/またはルーチン(たとえば、図9および/または図10に関して説明する特徴、プロセス、機能、動作および/またはルーチン)のいずれかまたはすべてを実行するように適合された、デバイス結合回路/モジュール820、アクション開始回路/モジュール822、アクション指示回路/モジュール824、応答トリガ回路/モジュール826、およびアクション受信回路/モジュール828のうちの1つまたは複数を含み得る。
デバイス結合回路/モジュール820は、たとえば、単一の双方向回線を介して第1のデバイスを第2のデバイスに結合することに関するいくつかの機能を実行するように適合された、回路構成および/または命令(たとえば、記憶媒体804上に記憶されたデバイス結合命令830)を含み得る。
アクション開始回路/モジュール822は、たとえば、第1のデバイスにおいて第1のアクションを開始することおよび/または第2のデバイスにおいて第2のアクションを開始することに関するいくつかの機能を実行するように適合された、回路構成および/または命令(たとえば、記憶媒体804上に記憶されたアクション開始命令832)を含み得る。
アクション指示回路/モジュール824は、たとえば、第1のデバイスから第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示すこと、および、第2のデバイスから第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示すことに関するいくつかの機能を実行するように適合された、回路構成および/または命令(たとえば、記憶媒体804上に記憶されたアクション指示命令834)を含み得る。本開示の別の態様では、アクション指示回路/モジュール824は、たとえば、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示すことに関するいくつかの機能を実行するように適合され得る。
応答トリガ回路/モジュール826は、たとえば、第2のデバイスにおいて、第1のデバイスから送信された第1の単一の遷移を受信すると第1のアクションへの応答をトリガすること、および、第1のデバイスにおいて、第2のデバイスから送信された第2の単一の遷移を受信すると第2のアクションへの応答をトリガすることに関するいくつかの機能を実行するように適合された、回路構成および/または命令(たとえば、記憶媒体804上に記憶された応答トリガ命令836)を含み得る。したがって、アクション受信回路/モジュール828は、たとえば、第1のデバイスから送信された第1の単一の遷移を受信すること、および、第2のデバイスから送信された第2の単一の遷移を受信することに関するいくつかの機能を実行するように適合された、回路構成および/または命令(たとえば、記憶媒体804上に記憶されたアクション受信命令838)を含み得る。
アクション受信回路/モジュール828は、たとえば、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信することに関するいくつかの機能を実行するように適合された、回路構成および/または命令(たとえば、記憶媒体804上に記憶されたアクション受信命令838)をさらに含み得る。したがって、応答トリガ回路/モジュール826は、たとえば、第2のイベントに関連付けられた第1の遷移を受信すると第2のアクションへの応答をトリガすることに関するいくつかの機能を実行するようにさらに適合され得る。
上述のように、記憶媒体804によって記憶されている命令は、処理回路810によって実行されると、処理回路810に本明細書で説明する様々な機能および/またはプロセス動作のうちの1つまたは複数を実行させる。たとえば、記憶媒体804は、デバイス結合命令830、アクション開始命令832、アクション指示命令834、応答トリガ命令836、およびアクション受信命令838のうちの1つまたは複数を含み得る。
図9は、単一の双方向回線を介してデバイス間でシグナリングする方法を示すフローチャート900である。方法は、装置(たとえば、図1の装置100、図5のデバイス502および504、または図8の装置800)によって実行され得る。
装置は、単一の双方向回線を介して第1のデバイスを第2のデバイスに結合する(902)。本開示の一態様では、第1のデバイスおよび第2のデバイスのうちの一方は電力管理集積回路(PMIC)であり、第1のデバイスおよび第2のデバイスのうちの他方はシステムオンチップ(SoC)である。
装置は、第1のデバイスから第2のデバイスに単一の双方向回線上で第1の単一の遷移を送信することによって、第1のデバイスにおいて開始される第1のアクションの開始を示す(904)。装置は、第2のデバイスから第1のデバイスに単一の双方向回線上で第2の単一の遷移を送信することによって、第2のデバイスにおいて開始される第2のアクションの開始を示す(906)。本開示の一態様では、第1の単一の遷移は、第2の単一の遷移とは別個である。
本出願で使用する「アクション」という用語は、限定はしないが、イベント、トリガイベント、プロシージャ、プロセス、または状態の変化を含み得る。本開示の一態様では、第1のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、第2のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つである。
装置は、第2のデバイスにおいて、第1のデバイスから送信された第1の単一の遷移を受信すると第1のアクションへの応答をトリガする(908)。装置は、第1のデバイスにおいて、第2のデバイスから送信された第2の単一の遷移を受信すると第2のアクションへの応答をトリガする(910)。
本開示の一態様では、第1の単一の遷移は立上りエッジまたは立下りエッジのうちの少なくとも1つであり、第2の単一の遷移は立上りエッジまたは立下りエッジのうちの少なくとも1つである。本開示の別の態様では、第1のデバイスによって送信された第1の単一の遷移は立上りエッジであり、第2のデバイスによって送信された第2の単一の遷移は立下りエッジである。
図10は、単一の双方向回線を介してシグナリングする方法を示すフローチャート1000である。方法は、第1のデバイス(たとえば、図1の装置100、図5のデバイス502および504のうちの1つ、または図8の装置800)によって実行され得る。
第1のデバイスは、第1のアクションを開始する(1002)。第1のデバイスは、単一の双方向回線上で第1のイベントを生成することによって、第1のアクションの開始を示す(1004)。第1のデバイスは、単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信する(1006)。
上述のように、「アクション」という用語は、限定はしないが、イベント、トリガイベント、プロシージャ、プロセス、または状態の変化を含み得る。本開示の一態様では、第1のデバイスおよび第2のデバイスのうちの一方は電力管理集積回路(PMIC)であり、第1のデバイスおよび第2のデバイスのうちの他方はシステムオンチップ(SoC)である。本開示の一態様では、第1のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、第2のアクションはリセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つである。本開示のさらなる態様では、第1のアクションおよび第2のアクションは、第1のデバイスと第2のデバイスとを含むシステムの状態に応じて変化する。
第1のデバイスは、第2のイベントに関連付けられた第1の遷移を受信すると第2のアクションへの応答をトリガする(1008)。本開示の一態様では、トリガされた応答は、第1のデバイスと第2のデバイスとを含むシステムの状態に応じて変化する。
本開示の一態様では、第1のイベントは、第1の数のパルスを含み、第2のイベントは、第1の数とは異なる第2の数のパルスを含む。本開示のさらなる態様では、第1のイベントがシングルパルスを含み、第2のイベントがダブルパルスを含むか、または、第1のイベントがダブルパルスを含み、第2のイベントがシングルパルスを含む。本開示のまた別の態様では、第1のイベントは、電圧レベル、インピーダンスレベル、パルス幅、および/またはパルスの数によって、第2のイベントと区別される。
開示したプロセスにおけるステップの特定の順序または階層は例示的な手法の例示であることを理解されたい。プロセスにおけるステップの特定の順序または階層は、設計上の選好に基づいて並べ替えられてもよい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連のエンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラムおよび/またはコンピュータであってもよい。例として、コンピューティングデバイス上で動作するアプリケーションとコンピューティングデバイスの両方が構成要素であり得る。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在することができ、構成要素は、1つのコンピューティングデバイス上に局在化される、および/または、2つ以上のコンピューティングデバイス間で分散される場合がある。加えて、これらの構成要素は、様々なデータ構造を記憶した様々なコンピュータ可読媒体から実行することができる。構成要素は、ローカルシステム内の、分散システム内の、および/またはインターネットなどのネットワークにわたる別の構成要素と対話する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号などに従うローカルプロセスおよび/またはリモートプロセスにより、信号によって他のシステムと通信する場合がある。
さらに、「または」という用語は、排他的な「または」ではなく、包含的な「または」を意味するものとする。すなわち、別段に規定されていない限り、または文脈から明らかでない限り、「XはAまたはBを採用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを採用する」という句は、以下の場合のいずれかによって満たされる。XはAを採用する。XはBを採用する。またはXはAとBの両方を採用する。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段に規定されていない限り、または単数形を対象とすることが文脈から明らかでない限り、概して「1つまたは複数」を意味するものと解釈されるべきである。
前述の説明は、いかなる当業者も本明細書で説明する様々な態様を実践できるようにするために提供される。これらの態様に対する様々な修正は当業者に容易に明らかになり、本明細書で定義する一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示す態様に限定されるものではなく、文言通りの特許請求の範囲と一致するすべての範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、「1つまたは複数の」を意味するものとする。別段に明記されていない限り、「いくつかの」という用語は、1つまたは複数を指す。当業者に知られているか、または後で知られることになる、本開示全体にわたって説明する様々な態様の要素のすべての構造的および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書で開示したものは、そのような開示が特許請求の範囲に明示的に列挙されているかどうかにかかわらず、公に供されるものではない。いかなるクレーム要素も、要素が「ための手段」という句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100 装置
102 処理回路
106 無線周波数(RF)通信トランシーバ、通信トランシーバ
108 特定用途向け集積回路(ASIC)、ASIC
110 アプリケーションプログラミングインターフェース(API)
112 プロセッサ可読ストレージ、ストレージ
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
200 装置
202 ICデバイス
204 ワイヤレストランシーバ
206 処理回路
208 記憶媒体
210 トランシーバ
212 バス
214 アンテナ
220 通信リンク
222 順方向リンク、チャネル、第1の通信チャネル
224 逆方向リンク、チャネル、第2の通信チャネル
226 単一の双方向リンク、チャネル
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 処理回路
238 記憶媒体
240 トランシーバ
242 バス
300 図
302 PMIC
304 SoC
306 ワイヤ
308 ワイヤ
310 システム電力管理インターフェース(SPMI)
312(1) 第1のパワーレール(PWR_RAIL#1)
312(N) 第Nのパワーレール(PWR_RAIL#N)
400 図
402 PON_RESET_N回線
404 PS_HOLD回線
408 影付き領域、領域
500 図
502 PMIC
504 SoC
506 単一の双方向回線
510 システム電力管理インターフェース(SPMI)
512(1) 第1のパワーレール(PWR_RAIL#1)
512(N) 第Nのパワーレール(PWR_RAIL#N)
600 図
606 得られたインターフェースレベル
700 図
706 得られたインターフェースレベル
800 装置
802 通信インターフェース
804 記憶媒体
806 ユーザインターフェース
808 メモリデバイス
810 処理回路
812 アンテナ
814 送信機
816 受信機
818 ネットワーク関連の情報
820 デバイス結合回路/モジュール
822 アクション開始回路/モジュール
824 アクション指示回路/モジュール
826 応答トリガ回路/モジュール
828 アクション受信回路/モジュール
830 デバイス結合命令
832 アクション開始命令
834 アクション指示命令
836 応答トリガ命令
838 アクション受信命令
900 フローチャート
1000 フローチャート

Claims (30)

  1. デバイス間でシグナリングする方法であって、
    単一の双方向回線を介して第1のデバイスを第2のデバイスに結合するステップと、
    前記第1のデバイスから前記第2のデバイスに前記単一の双方向回線上で第1の単一の遷移を送信することによって、前記第1のデバイスにおいて開始される第1のアクションの開始を示すステップと、
    前記第2のデバイスから前記第1のデバイスに前記単一の双方向回線上で第2の単一の遷移を送信することによって、前記第2のデバイスにおいて開始される第2のアクションの開始を示すステップと
    を備える方法。
  2. 前記第2のデバイスにおいて、前記第1のデバイスから送信された前記第1の単一の遷移を受信すると前記第1のアクションへの応答をトリガするステップと、
    前記第1のデバイスにおいて、前記第2のデバイスから送信された前記第2の単一の遷移を受信すると前記第2のアクションへの応答をトリガするステップと
    をさらに備える、請求項1に記載の方法。
  3. 前記第1の単一の遷移が立上りエッジまたは立下りエッジのうちの少なくとも1つであり、前記第2の単一の遷移が前記立上りエッジまたは前記立下りエッジのうちの少なくとも1つである、請求項1に記載の方法。
  4. 前記第1のデバイスによって送信された前記第1の単一の遷移が立上りエッジであり、前記第2のデバイスによって送信された前記第2の単一の遷移が立下りエッジである、請求項1に記載の方法。
  5. 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項1に記載の方法。
  6. 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
    前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
    請求項1に記載の方法。
  7. デバイス間でシグナリングするための装置であって、
    第1のデバイスと、
    第2のデバイスと、
    前記第1のデバイスを前記第2のデバイスに結合する単一の双方向回線とを備え、
    前記第1のデバイスが、前記第2のデバイスに前記単一の双方向回線上で第1の単一の遷移を送信することによって、前記第1のデバイスにおいて開始される第1のアクションの開始を示し、
    前記第2のデバイスが、前記第1のデバイスに前記単一の双方向回線上で第2の単一の遷移を送信することによって、前記第2のデバイスにおいて開始される第2のアクションの開始を示す、
    装置。
  8. 前記第2のデバイスが、前記第1のデバイスから送信された前記第1の単一の遷移を受信すると前記第1のアクションへの応答をトリガし、
    前記第1のデバイスが、前記第2のデバイスから送信された前記第2の単一の遷移を受信すると前記第2のアクションへの応答をトリガする、
    請求項7に記載の装置。
  9. 前記第1の単一の遷移が立上りエッジまたは立下りエッジのうちの少なくとも1つであり、前記第2の単一の遷移が前記立上りエッジまたは前記立下りエッジのうちの少なくとも1つである、請求項7に記載の装置。
  10. 前記第1のデバイスによって送信された前記第1の単一の遷移が立上りエッジであり、前記第2のデバイスによって送信された前記第2の単一の遷移が立下りエッジである、請求項7に記載の装置。
  11. 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項7に記載の装置。
  12. 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
    前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
    請求項7に記載の装置。
  13. 第1のデバイスにおいてシグナリングする方法であって、
    第1のアクションを開始するステップと、
    単一の双方向回線上で第1のイベントを生成することによって、前記第1のアクションの開始を示すステップと、
    前記単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信するステップと
    を備える方法。
  14. 前記第2のイベントに関連付けられた第1の遷移を受信すると前記第2のアクションへの応答をトリガするステップをさらに含む、請求項13に記載の方法。
  15. 前記トリガされた応答が、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項14に記載の方法。
  16. 前記第1のイベントが、第1の数のパルスを含み、
    前記第2のイベントが、前記第1の数とは異なる第2の数のパルスを含む、
    請求項13に記載の方法。
  17. 前記第1のイベントがシングルパルスを含み、前記第2のイベントがダブルパルスを含む、または
    前記第1のイベントが前記ダブルパルスを含み、前記第2のイベントが前記シングルパルスを含む、
    請求項16に記載の方法。
  18. 前記第1のイベントが、
    電圧レベル、
    インピーダンスレベル、
    パルス幅、または
    パルスの数
    のうちの少なくとも1つによって、前記第2のイベントと区別される、
    請求項13に記載の方法。
  19. 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項13に記載の方法。
  20. 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
    前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
    請求項13に記載の方法。
  21. 前記第1のアクションおよび前記第2のアクションが、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項13に記載の方法。
  22. メモリと、
    前記メモリに結合され、
    第1のアクションを開始し、
    単一の双方向回線上で第1のイベントを生成することによって、前記第1のアクションの開始を示し、
    前記単一の双方向回線上で第2のイベントを観測することによって、第2のデバイスにおいて開始される第2のアクションの指示を受信する
    ように構成された処理回路と
    を備える第1のデバイス。
  23. 前記処理回路が、前記第2のイベントに関連付けられた第1の遷移を受信すると前記第2のアクションへの応答をトリガするようにさらに構成される、請求項22に記載の第1のデバイス。
  24. 前記トリガされた応答が、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項23に記載の第1のデバイス。
  25. 前記第1のイベントが、第1の数のパルスを含み、
    前記第2のイベントが、前記第1の数とは異なる第2の数のパルスを含む、
    請求項22に記載の第1のデバイス。
  26. 前記第1のイベントがシングルパルスを含み、前記第2のイベントがダブルパルスを含む、または
    前記第1のイベントが前記ダブルパルスを含み、前記第2のイベントが前記シングルパルスを含む、
    請求項25に記載の第1のデバイス。
  27. 前記第1のイベントが、
    電圧レベル、
    インピーダンスレベル、
    パルス幅、または
    パルスの数
    のうちの少なくとも1つによって、前記第2のイベントと区別される、
    請求項22に記載の第1のデバイス。
  28. 前記第1のデバイスおよび前記第2のデバイスのうちの一方が電力管理集積回路(PMIC)であり、前記第1のデバイスおよび前記第2のデバイスのうちの他方がシステムオンチップ(SoC)である、請求項22に記載の第1のデバイス。
  29. 前記第1のアクションが、リセットアクションまたはブートシーケンスハンドシェイクのうちの少なくとも1つであり、
    前記第2のアクションが、前記リセットアクションまたは前記ブートシーケンスハンドシェイクのうちの少なくとも1つである、
    請求項22に記載の第1のデバイス。
  30. 前記第1のアクションおよび前記第2のアクションが、前記第1のデバイスと前記第2のデバイスとを含むシステムの状態に応じて変化する、請求項22に記載の第1のデバイス。
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