JP2019216452A - High frequency semiconductor amplifier circuit - Google Patents

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敏樹 瀬下
Toshiki Seshimo
敏樹 瀬下
栗山　保彦
Yasuhiko Kuriyama
保彦 栗山
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Abstract

To provide a high frequency semiconductor amplifier circuit excellent in electrical characteristics such as noise index and so on.SOLUTION: A high frequency semiconductor amplifier circuit comprises: a first transistor disposed on a SOI (Silicon On Insulator) substrate and source-grounded; a second transistor disposed on the SOI substrate and cascade-connected to the first transistor; and a bias generation circuit disposed on the SOI substrate and configured to generate a gate voltage for the first transistor, a gage voltage for the second transistor, and a first voltage for a drain of the second transistor. In the bias generation circuit, if the threshold voltage of the first transistor is a second voltage, and a voltage between the gate and source, corresponding to the maximum value of a curve obtained in such a manner that a curve indicating a change in the square root of a drain current corresponding to a voltage between the gage and source of the first transistor is subjected to second order differential at the voltage between the gate and source is a third voltage, the gate voltage of the first transistor is set to a voltage that is between the second voltage and the third voltage and lower than the voltage between the drain and source of the first transistor.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、高周波半導体増幅回路に関する。   Embodiments described herein relate generally to a high-frequency semiconductor amplifier circuit.

近年、高周波低雑音増幅器をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチと高周波低雑音増幅器とを同一のＳＯＩ基板上に形成できる。   In recent years, studies are underway to replace high-frequency low-noise amplifiers from SiGe bipolar processes (hereinafter referred to as SiGe processes) to SOI (Silicon On Insulator) CMOS processes (hereinafter referred to as SOI processes). The SOI process is less expensive than the SiGe process, and the parasitic capacitance of the MOS transistor formed by the SOI process is small, so that the power loss of the high-frequency signal is small. Therefore, by using the SOI process, the high-frequency switch and the high-frequency low-noise amplifier can be formed on the same SOI substrate without deteriorating the electrical characteristics.

しかしながら、ＳＯＩプロセスで作製した高周波低雑音増幅器の電気的特性（特に、ノイズ指数ＮＦ）をＳｉＧｅプロセス並に優れたものにするのは容易ではない。   However, it is not easy to make the electrical characteristics (especially the noise figure NF) of the high-frequency low-noise amplifier manufactured by the SOI process as excellent as those of the SiGe process.

特開２００９−１０５８１０号公報JP 2009-105810 A

本発明の一実施形態は、ノイズ指数等の電気的特性に優れた高周波半導体増幅回路を提供するものである。   One embodiment of the present invention is to provide a high-frequency semiconductor amplifier circuit having excellent electrical characteristics such as a noise figure.

本実施形態では、ＳＯＩ（Silicon On Insulator）基板上に配置され、ソース接地の第１トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続される第２トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲート電圧、前記第２トランジスタのゲート電圧、および前記第２トランジスタのドレイン用の第１電圧を生成するバイアス生成回路と、を備え、
前記バイアス生成回路は、前記第１トランジスタの閾値電圧を第２電圧とし、前記第１トランジスタのゲート−ソース間電圧に対するドレイン電流の平方根の変化を表す曲線を前記ゲート−ソース間電圧で二階微分した曲線の最大値に対応するゲート−ソース間電圧を第３電圧としたときに、前記第１トランジスタのゲート電圧を前記第２電圧と前記第３電圧との間の電圧であって、前記第１トランジスタのドレイン−ソース間電圧より小さい電圧に設定する、高周波半導体増幅回路が提供される。 In the present embodiment, a first transistor which is arranged on an SOI (Silicon On Insulator) substrate and has a common source,
A second transistor disposed on the SOI substrate and cascode-connected to the first transistor;
A bias generation circuit disposed on the SOI substrate and configured to generate a gate voltage of the first transistor, a gate voltage of the second transistor, and a first voltage for a drain of the second transistor;
The bias generation circuit uses a threshold voltage of the first transistor as a second voltage, and second-order differentiates a curve representing a change in a square root of a drain current with respect to a gate-source voltage of the first transistor by the gate-source voltage. When the gate-source voltage corresponding to the maximum value of the curve is a third voltage, the gate voltage of the first transistor is a voltage between the second voltage and the third voltage, and Provided is a high-frequency semiconductor amplifier circuit that sets a voltage smaller than a voltage between a drain and a source of a transistor.

第１の実施形態による高周波半導体増幅回路のブロック図。FIG. 1 is a block diagram of a high-frequency semiconductor amplifier according to a first embodiment. 理想的なMOSFETモデル（LEVEL1)のＧm／Ｉdd 対Ｖgs 特性を示すグラフ。5 is a graph showing Gm / Idd versus Vgs characteristics of an ideal MOSFET model (LEVEL1). ＦＥＴ１Ａのｓｑｒｔ(Ｉds)対Ｖgs特性を示すグラフ。7 is a graph showing sqrt (Ids) vs. Vgs characteristics of FET1A. ｓｑｒｔ(Ｉds)のＶgsに対する二階微分関数を示すグラフ。9 is a graph showing a second derivative function of sqrt (Ids) with respect to Vgs. 一般的なバルクシリコンのＩds−Ｖds特性の一例を示すグラフ。5 is a graph showing an example of Ids-Vds characteristics of general bulk silicon. Ｉds一定条件（５０μＡ）下でのＧm−Ｖds特性を示すグラフ。7 is a graph showing Gm-Vds characteristics under a constant Ids condition (50 μA). ＳＯＩ上のＮＭＯＳトランジスタのＩds−Ｖds特性の一例を示すグラフ。9 is a graph showing an example of the Ids-Vds characteristics of an NMOS transistor on an SOI. 図５Ａと同じＮＭＯＳトランジスタのＧｍ−Ｖds特性の一例を示すグラフ。5B is a graph showing an example of the Gm-Vds characteristics of the same NMOS transistor as in FIG. 5A. ＭＯＳトランジスタのドレイン−ソース間電圧とソース接地のＭＯＳトランジスタのノイズ指数の最小値との関係を示すグラフ。5 is a graph showing a relationship between a drain-source voltage of a MOS transistor and a minimum value of a noise factor of a grounded-source MOS transistor. 一比較例によるカスコード増幅回路とバイアス生成回路の回路図。FIG. 9 is a circuit diagram of a cascode amplifier circuit and a bias generation circuit according to a comparative example. 図１のバイアス生成回路の内部構成の一例を示す回路図。FIG. 2 is a circuit diagram showing an example of the internal configuration of the bias generation circuit shown in FIG. 図９のバイアス生成回路の一具体例を示す回路図。FIG. 10 is a circuit diagram showing a specific example of the bias generation circuit in FIG. 9. 抵抗とキャパシタを設けない場合のＦＥＴ２ＡのＶgs2、Ｖds2の電圧波形図。FIG. 6 is a voltage waveform diagram of Vgs2 and Vds2 of the FET 2A when no resistor and capacitor are provided. 抵抗とキャパシタを設けない場合のＦＥＴ１ＡのＶgs1、Ｖds1の電圧波形図。FIG. 6 is a voltage waveform diagram of Vgs1 and Vds1 of the FET 1A when no resistor and capacitor are provided. 抵抗とキャパシタを設けた場合のＦＥＴ２Ａのゲート−ソース間電圧Ｖgs2、ドレイン−ソース間電圧Ｖds2の電圧波形図。FIG. 6 is a voltage waveform diagram of a gate-source voltage Vgs2 and a drain-source voltage Vds2 of the FET 2A when a resistor and a capacitor are provided. 抵抗とキャパシタを設けた場合のＦＥＴ１Ａのゲート−ソース間電圧Ｖgs1、ドレイン−ソース間電圧Ｖds1の電圧波形図。FIG. 4 is a voltage waveform diagram of a gate-source voltage Vgs1 and a drain-source voltage Vds1 of the FET 1A when a resistor and a capacitor are provided. 第２の実施形態による高周波ＬＮＡのブロック図。FIG. 9 is a block diagram of a high-frequency LNA according to a second embodiment. 図９のバイアス生成回路の内部構成の一例を示す回路図。FIG. 10 is a circuit diagram showing an example of the internal configuration of the bias generation circuit in FIG. 9. 図１０のバイアス生成回路の一具体例を示す回路図。FIG. 11 is a circuit diagram showing a specific example of the bias generation circuit of FIG. 第２の実施形態によるＦＥＴ２Ａのレイアウト図。FIG. 9 is a layout diagram of the FET 2A according to the second embodiment. 第２の実施形態によるＦＥＴ１Ａのレイアウト図。FIG. 9 is a layout diagram of the FET 1A according to the second embodiment. 第３の実施形態による高周波ＬＮＡ１のブロック図。FIG. 10 is a block diagram of a high-frequency LNA 1 according to a third embodiment. 図１４のバイアス生成回路の内部構成の一例を示す回路図。FIG. 15 is a circuit diagram showing an example of the internal configuration of the bias generation circuit shown in FIG. 図１５のバイアス生成回路の一具体例を示す回路図。FIG. 16 is a circuit diagram showing a specific example of the bias generation circuit of FIG. 図１５および図１６のバイアス生成回路の要部を示す回路図。FIG. 17 is a circuit diagram showing a main part of the bias generation circuit shown in FIGS. 15 and 16; 第４の実施形態による高周波半導体増幅回路１のブロック図。FIG. 9 is a block diagram of a high-frequency semiconductor amplifier circuit 1 according to a fourth embodiment. 第４の実施形態によるバイアス生成回路３の内部構成の一例を示す回路図。FIG. 11 is a circuit diagram showing an example of an internal configuration of a bias generation circuit 3 according to a fourth embodiment. 図１９のバイアス生成回路３の一具体例を示す回路図。FIG. 20 is a circuit diagram showing a specific example of the bias generation circuit 3 of FIG. 第１〜第４の実施形態をまとめた図。The figure which put together the 1st-4th embodiments.

以下、図面を参照しながら、本発明の実施形態を説明する。具体的な実施形態を説明する前に、ＳｉＧｅプロセスで作製したＭＯＳトランジスタと、ＳＯＩプロセスで作製したＭＯＳトランジスタとの電気的特性について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Before describing specific embodiments, electrical characteristics of a MOS transistor manufactured by a SiGe process and a MOS transistor manufactured by an SOI process will be described.

トランジスタのノイズ指数ＮＦや利得に直接関係する指標として、トランスコンダクタンスＧmがある。消費電流をＩddとすると、バイポーラトランジスタのＧm／Ｉddは、動作点によらず一定になる。一般に、ＭＯＳＦＥＴのＧm／Ｉddは、ＳｉＧｅプロセスで作製したトランジスタのＧm／Ｉddよりも低く、かつその値はゲート電圧に応じて大きく変化する。   As an index directly related to the noise figure NF and the gain of the transistor, there is a transconductance Gm. Assuming that the current consumption is Idd, Gm / Idd of the bipolar transistor becomes constant regardless of the operating point. In general, Gm / Idd of a MOSFET is lower than Gm / Idd of a transistor manufactured by a SiGe process, and the value greatly changes according to a gate voltage.

バイポーラトランジスタのＧmは次式で与えられる。   Gm of the bipolar transistor is given by the following equation.

Ｇm＝(ｋＴ／ｑ)Ｉdd …（１）     Gm = (kT / q) Idd (1)

ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。   Here, k is Boltzmann's constant, T is absolute temperature, and q is elementary charge.

一方、理想的なＭＯＳＦＥＴモデル（ＬＥＶＥＬ１）を想定すると、その飽和領域におけるＧmは次式で与えられる。   On the other hand, assuming an ideal MOSFET model (LEVEL1), Gm in the saturation region is given by the following equation.

Ｇm＝√(２Ｉdd・μ・Ｃox・Ｗg／Ｌg) …（２）     Gm = √ (2IddμμCoxWg / Lg) (2)

ここで、μは電子移動度、Ｃoxはゲート容量、Ｗgはゲート幅、Ｌgはゲート長である。   Here, μ is the electron mobility, Cox is the gate capacitance, Wg is the gate width, and Lg is the gate length.

（２）式からわかるように、ＭＯＳＦＥＴにおけるＧmを所望の値にするには、ゲート容量、ゲート幅およびゲート長などの素子定数と、ゲート−ソース間電圧Ｖgsやドレイン−ソース間電圧Ｖds等のバイアス条件とをともに最適化する必要がある。そこで、本実施形態は、素子定数とバイアス条件の最適化を行うものである。   As can be seen from the equation (2), in order to set Gm in the MOSFET to a desired value, element constants such as gate capacitance, gate width and gate length, and gate-source voltage Vgs and drain-source voltage Vds are determined. It is necessary to optimize both the bias conditions. Therefore, the present embodiment is to optimize the element constant and the bias condition.

（第１の実施形態）
図１は第１の実施形態による高周波半導体増幅回路１のブロック図である。図１の高周波半導体増幅回路１は、高周波ＬＮＡ（Low Noise Amplifier）１とも呼ばれる。図１の高周波ＬＮＡ１は、共通のＳＯＩ基板上にＣＭＯＳプロセスで作製されるものである。図１の高周波ＬＮＡ１は、カスコード増幅回路２と、バイアス生成回路３とを備えている。 (1st Embodiment)
FIG. 1 is a block diagram of a high-frequency semiconductor amplifier circuit 1 according to the first embodiment. 1 is also referred to as a high-frequency LNA (Low Noise Amplifier) 1. The high-frequency LNA 1 in FIG. 1 is manufactured by a CMOS process on a common SOI substrate. The high-frequency LNA 1 in FIG. 1 includes a cascode amplification circuit 2 and a bias generation circuit 3.

カスコード増幅回路２は、Ｎ型トランジスタＦＥＴ１Ａ（第１トランジスタ）と、Ｎ型トランジスタ（第２トランジスタ）ＦＥＴ２Ａと、インダクタＬ１，Ｌ２と、抵抗Ｒ１と、キャパシタＣ１，Ｃ２，Ｃ３とを有する。ＦＥＴ１ＡとＦＥＴ２Ａはカスコード接続されている。   The cascode amplifier circuit 2 includes an N-type transistor FET1A (first transistor), an N-type transistor (second transistor) FET2A, inductors L1 and L2, a resistor R1, and capacitors C1, C2 and C3. FET1A and FET2A are cascode-connected.

なお、本明細書では、Ｎ型またはＰ型のＭＯＳトランジスタをＦＥＴ、ＮＭＯＳ、ＰＭＯＳなどと表記するが、いずれもＣＭＯＳプロセスで形成されるトランジスタであり、ゲート長やゲート酸化膜厚に違いはあるものの、構造上の本質的な違いはない。   Note that in this specification, an N-type or P-type MOS transistor is described as an FET, an NMOS, a PMOS, or the like, but all are transistors formed by a CMOS process, and there are differences in gate length and gate oxide film thickness. However, there is no essential structural difference.

ＦＥＴ１Ａのゲートには、キャパシタＣ１と外付けのインダクタＬinを介して高周波入力信号を入力する入力端子ＲＦinが接続されている。キャパシタＣ１は直流成分カット用のために設けられている。また、ＦＥＴ１Ａのゲートには、バイアス生成回路３で生成されたバイアス電圧ＶB1が入力されている。ＦＥＴ１Ａのソースは、インダクタＬ１を介して接地されており、ＦＥＴ１Ａはソース接地回路である。   An input terminal RFin for inputting a high-frequency input signal is connected to the gate of the FET 1A via a capacitor C1 and an external inductor Lin. The capacitor C1 is provided for cutting a DC component. The bias voltage VB1 generated by the bias generation circuit 3 is input to the gate of the FET 1A. The source of the FET 1A is grounded via the inductor L1, and the FET 1A is a common source circuit.

ＦＥＴ２Ａのゲートには、バイアス生成回路３で生成されたバイアス電圧ＶB2が入力されている。ＦＥＴ２ＡのソースはＦＥＴ１Ａのドレインに接続されている。ＦＥＴ２Ａのドレインには、キャパシタＣ３を介して、高周波入力信号を増幅した高周波信号を出力する出力端子ＲＦoutが接続されている。ＦＥＴ２Ａのドレインには、並列接続された抵抗Ｒ１とインダクタＬ２を介して、バイアス生成回路３からの内部電圧Ｖdd_intが供給されている。抵抗Ｒ１は安定化のために設けられている。インダクタＬ２とキャパシタＣ３は出力端子ＲＦoutの特性インピーダンスの調整のために設けられている。   The bias voltage VB2 generated by the bias generation circuit 3 is input to the gate of the FET 2A. The source of the FET 2A is connected to the drain of the FET 1A. An output terminal RFout for outputting a high-frequency signal obtained by amplifying the high-frequency input signal is connected to the drain of the FET 2A via a capacitor C3. The internal voltage Vdd_int from the bias generation circuit 3 is supplied to the drain of the FET 2A via the resistor R1 and the inductor L2 connected in parallel. The resistor R1 is provided for stabilization. The inductor L2 and the capacitor C3 are provided for adjusting the characteristic impedance of the output terminal RFout.

バイアス生成回路３には、イネーブル信号ＥＮを入力する端子と外部電源電圧Ｖddを入力する端子とが設けられている。バイアス生成回路３に外部電源電圧Ｖddが入力され、かつイネーブル信号ＥＮが例えばハイのときに、バイアス生成回路３は、バイアス電圧ＶB1、ＶB2と内部電圧Ｖdd_intとを生成する。   The bias generation circuit 3 has a terminal for inputting an enable signal EN and a terminal for inputting an external power supply voltage Vdd. When the external power supply voltage Vdd is input to the bias generation circuit 3 and the enable signal EN is, for example, high, the bias generation circuit 3 generates the bias voltages VB1, VB2 and the internal voltage Vdd_int.

図１の高周波ＬＮＡ１内のカスコード増幅回路２とバイアス生成回路３は、同一のＳＯＩ基板上に作製されてワンチップ化されており、このチップに外付けされるインダクタＬinと、キャパシタＣ２と、インダクタＬ１とによって、入力整合とノイズ整合が取られている。   The cascode amplifying circuit 2 and the bias generating circuit 3 in the high frequency LNA 1 of FIG. 1 are manufactured on the same SOI substrate and integrated into one chip, and an inductor Lin, a capacitor C2, and an inductor externally attached to this chip. L1 achieves input matching and noise matching.

高周波ＬＮＡ１の重要な特性指標は利得とノイズ指数ＮＦである。一般にバイアス電流Ｉddを大きくすれば、利得とＮＦは改善する。また利得が増大するほどＮＦは減少する。
例えば利得に関しては、利得／Ｉddが大きいことが求められる。一般には、利得／Ｉddが良好（大きい）ほど、ＮＦ／Ｉddも良好（小さく）になる。 Important characteristic indicators of the high frequency LNA1 are gain and noise figure NF. Generally, the gain and NF are improved by increasing the bias current Idd. Further, NF decreases as the gain increases.
For example, regarding the gain, it is required that the gain / Idd is large. In general, the better (larger) the gain / Idd, the better (smaller) the NF / Idd.

図２は理想的なMOSFETモデル（LEVEL1)のＧm／Ｉds対Ｖgs 特性である。Ｇmは利得に直接影響を与えるパラメータであるので、利得／Ｉddを大きくするためには、図２から分かるようにＶgs値はなるべく低い方が良い。ところが、図２では、サブスレッショルド特性は考慮されていないため、Ｖgs値がサブスレッショルド領域に設定されると、実際のMOSFETはＢ級動作に近くなり、線形性において劣化する。   FIG. 2 shows Gm / Ids vs. Vgs characteristics of an ideal MOSFET model (LEVEL1). Since Gm is a parameter that directly affects the gain, in order to increase the gain / Idd, the Vgs value should be as low as possible as can be seen from FIG. However, in FIG. 2, since the sub-threshold characteristic is not taken into consideration, when the Vgs value is set in the sub-threshold region, the actual MOSFET approaches the class B operation and deteriorates in linearity.

更に、バイアス回路による電流制御が困難になる、具体的にはバイアス電流のばらつきが大きくなるという問題が生じる。なぜならば、サブスレッショルド領域では、ＩddはＶgsの指数関数となり、僅かなＶB1の変動がＩddを大きく変えてしまうからである。   Further, there arises a problem that it is difficult to control the current by the bias circuit, and more specifically, the variation of the bias current becomes large. This is because, in the sub-threshold region, Idd is an exponential function of Vgs, and a slight change in VB1 greatly changes Idd.

そこで、ＶgsはＶthよりは高く、しかし、より低い値に設定するのが望ましい。具体的には以下のように設定すればよい。   Therefore, it is desirable to set Vgs higher than Vth but lower. Specifically, it may be set as follows.

まず、Ｖthの定義を説明する。図３はＦＥＴ１Ａのｓｑｒｔ(Ｉds)対Ｖgs特性を示している。図３中のＶgs1はｓｑｒｔ(Ｉds)のＶgsに対する一階微分が最大となるＶgsの値である。Ｖgs1における接線のｘ切片がＶthと定義される。図３からわかるように、Ｖth＝０．３４Ｖである。ＦＥＴ１Ａのゲート電圧ＶB1は、閾値電圧Ｖthよりも高い電圧に設定されるべきであるが、ドレイン電流Ｉdsの平方根の値の変化が線形となる手前に設定するのが望ましい。Ｉdsの平方根の値の変化が線形となる領域は、Ｇm／Ｉdsが小さいからである。   First, the definition of Vth will be described. FIG. 3 shows sqrt (Ids) versus Vgs characteristics of the FET 1A. Vgs1 in FIG. 3 is the value of Vgs at which the first derivative of sqrt (Ids) with respect to Vgs becomes the maximum. The x-intercept of the tangent line at Vgs1 is defined as Vth. As can be seen from FIG. 3, Vth = 0.34V. The gate voltage VB1 of the FET 1A should be set to a voltage higher than the threshold voltage Vth, but is desirably set before the change in the value of the square root of the drain current Ids becomes linear. This is because Gm / Ids is small in a region where the change in the value of the square root of Ids is linear.

図４はｓｑｒｔ(Ｉds)のＶgsに対する二階微分関数である。その最大値を与えるＶgsをＶgs2と定義する。   FIG. 4 is a second-order differential function of sqrt (Ids) with respect to Vgs. Vgs giving the maximum value is defined as Vgs2.

本実施形態は、Ｖth＜ＶB1＜Ｖgs2に設定することを第１の特徴とする。これにより、低消費電流でありながら利得が高く、ＮＦの低い高周波ＬＮＡ１を実現することができる。また、線形性に優れ、バイアス電流のばらつきも小さくできる。   The first feature of this embodiment is that Vth <VB1 <Vgs2 is set. As a result, it is possible to realize the high-frequency LNA1 having high gain and low NF while consuming low current. Further, the linearity is excellent, and the variation of the bias current can be reduced.

第２の特徴は、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1に対する要件である。一般のバルクシリコンであれば、電源電圧や素子耐圧の範囲内でＶdsを高くすることが望ましい。しかしながら、ＳＯＩ上のＭＯＳトランジスタの場合にはそうはならないことを発明者らは見出した。以下、そのことについて説明する。   The second feature is a requirement for the drain-source voltage Vds1 of the FET 1A. In the case of general bulk silicon, it is desirable to increase Vds within the range of the power supply voltage and the element withstand voltage. However, the inventors have found that this is not the case for MOS transistors on SOI. Hereinafter, this will be described.

まず、バルクシリコン上に形成されたＮＭＯＳトランジスタの直流特性について説明する。図５Ａは一般的なバルクシリコンのＩds−Ｖds特性の一例を示すグラフである。図５Ａは、線形領域と飽和領域を有する一般的な特性を示している。図５Ｂは、図５Ａと同じＮＭＯＳトランジスタのＩds一定条件（５０μＡ）下でのＧm−Ｖds特性を示すグラフである。飽和領域におけるドレインコンダクタンスＧdが仮にゼロであったとすれば、飽和領域でのＧmは一定になる。しかしながら、図５Ａから明らかなように、実際には有限のＧdが存在するため、飽和領域においても、Ｇmは若干のＶds依存性を有し、Ｖdsが大きいほどＧmが大きくなる。   First, DC characteristics of an NMOS transistor formed on bulk silicon will be described. FIG. 5A is a graph showing an example of Ids-Vds characteristics of general bulk silicon. FIG. 5A shows a general characteristic having a linear region and a saturation region. FIG. 5B is a graph showing the Gm-Vds characteristics of the same NMOS transistor as in FIG. 5A under the constant Ids condition (50 μA). Assuming that the drain conductance Gd in the saturation region is zero, Gm in the saturation region becomes constant. However, as is clear from FIG. 5A, since there is actually a finite Gd, even in the saturation region, Gm has some Vds dependence, and Gm increases as Vds increases.

次に、ＳＯＩ上のＮＭＯＳトランジスタの特性について説明する。図６ＡはＳＯＩ上のＮＭＯＳトランジスタのＩds−Ｖds特性の一例を示すグラフである。ここでは、ゲート酸化膜厚＝２．５ｎｍ、ゲート長＝０．１４μｍ、ゲート幅＝５μｍとしている。図６Ａからわかるように、ドレイン電流Ｉdsが急激に増大するキンクが発生している。キンクは、ドレイン近傍の強い電界により電子が高いエネルギを得てインパクトイオン化を引き起こし、ホットキャリアとして発生したホールがボディ領域に蓄積して、基板浮遊効果が起きることにより生じる。   Next, characteristics of the NMOS transistor on the SOI will be described. FIG. 6A is a graph showing an example of the Ids-Vds characteristics of the NMOS transistor on the SOI. Here, the gate oxide film thickness is 2.5 nm, the gate length is 0.14 μm, and the gate width is 5 μm. As can be seen from FIG. 6A, a kink in which the drain current Ids sharply increases has occurred. The kink is caused by a strong electric field near the drain where electrons gain high energy to cause impact ionization, and holes generated as hot carriers accumulate in the body region to cause a substrate floating effect.

図６Ｂは図６Ａと同じＮＭＯＳトランジスタのＧｍ−Ｖds特性の一例を示すグラフである。ここでは、Ｉdsは一定（５０μＡ）としている。図５Ｂと異なり図６Ｂでは、Ｖds＝０．８Ｖ付近でＧｍ値がピークを持った特性になっている。このピークはノイズ指数ＮＦの観点からは重要な意味を持つ、すなわちホットキャリアが発生すると、ＮＦが劣化してしまうことを示している。   FIG. 6B is a graph showing an example of the Gm-Vds characteristics of the same NMOS transistor as in FIG. 6A. Here, Ids is constant (50 μA). Unlike FIG. 5B, in FIG. 6B, the Gm value has a characteristic having a peak near Vds = 0.8V. This peak has an important meaning from the viewpoint of the noise figure NF, that is, NF is degraded when hot carriers are generated.

このように、図６Ｂに示すＧｍのピーク特性は、ホットキャリア発生によることは明らかである。また、ホットキャリア発生有無の境界は、Ｇmが最大となるＶdsと考えることができる。   Thus, it is clear that the peak characteristics of Gm shown in FIG. 6B are due to the generation of hot carriers. In addition, the boundary between the occurrence of hot carriers and the occurrence of hot carriers can be considered as Vds at which Gm becomes maximum.

図７は、ＭＯＳトランジスタのドレイン−ソース間電圧Ｖds1と、ソース接地のＭＯＳトランジスタの最小雑音指数ＮＦminとの関係を示すグラフである。ここで、ＮＦminとは、ノイズ整合したときのノイズ指数ＮＦの値である。図７のＭＯＳトランジスタのゲート幅Ｗgは、図５Ｂのゲート幅Ｗgの４０倍の２mmであり、Ｉds＝２ｍＡである。すなわち、単位ゲート幅のドレイン電流は、図５Ｂと同じである。   FIG. 7 is a graph showing the relationship between the drain-source voltage Vds1 of the MOS transistor and the minimum noise figure NFmin of the common-source MOS transistor. Here, NFmin is the value of the noise figure NF when noise matching is performed. The gate width Wg of the MOS transistor in FIG. 7 is 2 mm, which is 40 times the gate width Wg in FIG. 5B, and Ids = 2 mA. That is, the drain current of the unit gate width is the same as in FIG. 5B.

図７からわかるように、ドレイン−ソース間電圧Ｖds1＝０．８Ｖ程度のときに最小雑音指数ＮＦminが最小になっている。。Ｖds1＝０．８ＶのときのＶgsは０．３４６Ｖである。   As can be seen from FIG. 7, when the drain-source voltage Vds1 is about 0.8 V, the minimum noise figure NFmin is minimum. . When Vds1 = 0.8V, Vgs is 0.346V.

以上のことから、所定の消費電流においてＧmが最大となるＶds1に設定することで、ノイズ指数ＮＦを最小化できることがわかる。   From the above, it can be understood that the noise figure NF can be minimized by setting Vds1 at which Gm becomes maximum at a predetermined current consumption.

上述した第１および第２の特徴は、高周波ＬＮＡ１の本体であるカスコード増幅回路２のソース接地のＦＥＴ１Ａのバイアス点に関するものである。本実施形態は、第１と第２の特徴を実現するバイアス生成回路３をも提供する。以下、バイアス生成回路３の回路構成について説明する。   The first and second features described above relate to the bias point of the common-source FET 1A of the cascode amplifier circuit 2 which is the main body of the high-frequency LNA 1. This embodiment also provides a bias generation circuit 3 that realizes the first and second features. Hereinafter, the circuit configuration of the bias generation circuit 3 will be described.

まずは、一比較例によるバイアス生成回路３ａを説明する。図８は一比較例によるカスコード増幅回路２ａとバイアス生成回路３ａの回路図である。図８では、ＦＥＴ１Ａと、ＦＥＴ１ＡのレプリカＦＥＴであるＦＥＴ１Ｂとによるカレントミラー回路にて、バイアス生成回路３が構成されている。ＦＥＴ１Ｂは、ＦＥＴ１Ａとゲート幅Ｗｇのみが異なり、ＦＥＴ１ＡのＷｇはＦＥＴ１ＢのＷｇのＫ倍（Ｋは例えば１００）に設定されている。
ＦＥＴ１Ｂのドレイン電流は電流源７ａから供給される電流Ｉｂであり、ＦＥＴ１Ａのドレイン電流はＫ・Ｉｂとなる。よって、Ｋを調整するだけでカスコード増幅回路２ａのバイアス電流を設定可能となる。 First, a bias generation circuit 3a according to a comparative example will be described. FIG. 8 is a circuit diagram of a cascode amplifier circuit 2a and a bias generation circuit 3a according to a comparative example. In FIG. 8, the bias generation circuit 3 is configured by a current mirror circuit including the FET 1A and the FET 1B which is a replica FET of the FET 1A. The FET 1B differs from the FET 1A only in the gate width Wg, and the Wg of the FET 1A is set to K times (K is, for example, 100) the Wg of the FET 1B.
The drain current of the FET 1B is the current Ib supplied from the current source 7a, and the drain current of the FET 1A is K · Ib. Therefore, the bias current of the cascode amplifier circuit 2a can be set only by adjusting K.

しかしながら、上記のカレントミラー動作が成立するのはＦＥＴ１ＡとＦＥＴ１Ｂのドレインコンダクタンスが十分小さい必要がある。   However, the above-mentioned current mirror operation requires that the drain conductance of the FET 1A and the FET 1B be sufficiently small.

本実施形態は、高い利得と低いＮＦを実現するため、ＦＥＴ１ＡとＦＥＴ１Ｂには微細ＭＯＳＦＥＴを用いることを前提としている。一般に、微細ＭＯＳＦＥＴのドレインコンダクタンスは大きい。すなわち、Ｖgsが同じでもＶdsが異なればドレイン電流が異なってしまう。   In the present embodiment, in order to realize a high gain and a low NF, it is assumed that a fine MOSFET is used for the FET 1A and the FET 1B. Generally, the drain conductance of a fine MOSFET is large. That is, even if Vgs is the same, if Vds is different, the drain current will be different.

図８のようなカレントミラー回路ではＦＥＴ１ＡのＶdsとＦＥＴ１ＢのＶdsが一致する保証はないので、電流比は１：Ｋにはならない。すなわち、カスコード増幅回路２ａのバイアス電流ＩddをＫで設定することが出来ない。言うまでもなく、Ｉddは重要な指標であり、正確に設定できないことは問題である。   In the current mirror circuit as shown in FIG. 8, there is no guarantee that the Vds of the FET 1A and the Vds of the FET 1B match, so that the current ratio does not become 1: K. That is, the bias current Idd of the cascode amplifier circuit 2a cannot be set by K. Needless to say, Idd is an important index, and it is problematic that it cannot be set accurately.

また、上述のように、図８のカレントミラー回路ではＦＥＴ１ＢのＶdsを所望の値（例えば０．８Ｖ）に設定することは出来ない、すなわち第２の特徴を実現できない。   Further, as described above, in the current mirror circuit of FIG. 8, Vds of the FET 1B cannot be set to a desired value (for example, 0.8 V), that is, the second feature cannot be realized.

さらに、第１の特徴を実現するのも困難である。なぜならば、図８において、ＦＥＴ１ＢのＶgsをＶthと前記Ｖgs2の間に設定したとしても、ＦＥＴ１ＡのＶgsがＶthとＶgs2の間に設定される保証はないからである。その理由は、図３と図４の特性はＶdsによって変わるためである。   Further, it is difficult to realize the first feature. This is because, even if Vgs of the FET 1B is set between Vth and Vgs2 in FIG. 8, there is no guarantee that Vgs of the FET 1A is set between Vth and Vgs2. The reason is that the characteristics in FIGS. 3 and 4 vary depending on Vds.

そこで、本実施形態では、バイアス生成回路３の第１の実施形態として図９と図１０を提供する。図９と図１０のバイアス生成回路３であれば、ＦＥＴ１ＡとＦＥＴ１ＢのＶdsは一致するので、理想的なカレントミラーが実現され、Ｉddを正確に設定することができる。それに伴い、第１の特徴を実現できる。また、Ｖref2がＦＥＴ１ＡのＶdsとなるので第２の特徴を実現することができる。   Therefore, in the present embodiment, FIGS. 9 and 10 are provided as a first embodiment of the bias generation circuit 3. 9 and 10, since the Vds of the FET 1A and the FET 1B match, an ideal current mirror is realized, and Idd can be set accurately. Accordingly, the first feature can be realized. Further, since Vref2 becomes Vds of the FET 1A, the second feature can be realized.

以下、本実施形態のバイアス生成回路３を具体的に説明する。図９は図１のバイアス生成回路３の内部構成の一例を示す回路図である。図９のバイアス生成回路３は、電源回路４と、イネーブル制御回路５と、ソフトスタート回路６と、電流源７と、第１レプリカ回路８と、第２レプリカ回路９とを有する。   Hereinafter, the bias generation circuit 3 of the present embodiment will be specifically described. FIG. 9 is a circuit diagram showing an example of the internal configuration of the bias generation circuit 3 of FIG. 9 includes a power supply circuit 4, an enable control circuit 5, a soft start circuit 6, a current source 7, a first replica circuit 8, and a second replica circuit 9.

電源回路４は、外部電源電圧から２種類の内部電圧Ｖdd_int、Ｖdd_int／２を生成する。内部電圧Ｖdd_int／２は、内部電圧Ｖdd_intの半分の電圧レベルを有する。   The power supply circuit 4 generates two types of internal voltages Vdd_int and Vdd_int / 2 from the external power supply voltage. Internal voltage Vdd_int / 2 has half the voltage level of internal voltage Vdd_int.

イネーブル制御回路５は、インバータ１１と、Ｎ型トランジスタＮＭＯＳ１とを有する。インバータ１１は、イネーブル信号ＥＮがハイになると、ロウを出力する。このとき、ＮＭＯＳ１はオフする。すなわち、ＮＭＯＳ１は、イネーブル信号ＥＮがロウのときにオンする。バイアス生成回路３の出力電圧は、ＮＭＯＳ１がオンすると接地電位（０Ｖ）になり、ＮＭＯＳ１がオフすると、電源回路４で生成された内部電圧Ｖdd_intになる。   The enable control circuit 5 has an inverter 11 and an N-type transistor NMOS1. When the enable signal EN becomes high, the inverter 11 outputs low. At this time, the NMOS 1 is turned off. That is, the NMOS 1 is turned on when the enable signal EN is low. The output voltage of the bias generation circuit 3 becomes the ground potential (0 V) when the NMOS 1 is turned on, and becomes the internal voltage Vdd_int generated by the power supply circuit 4 when the NMOS 1 is turned off.

ソフトスタート回路６は、Ｐ型トランジスタ（第５トランジスタ）ＰＭＯＳ１と、抵抗Ｒ２とキャパシタＣ４とを有する。ＰＭＯＳ１のゲートに、抵抗Ｒ２とキャパシタＣ４の各一端が接続されている。抵抗Ｒ２の他端は、イネーブル制御回路５内のインバータ１１の出力ノードに接続されている。キャパシタＣ４の他端は接地されている。ＰＭＯＳ１のソースには外部電源電圧Ｖddが入力され、ドレインは電源回路４の電源電圧ノードに接続されている。イネーブル信号ＥＮがロウからハイに遷移した際、ＰＭＯＳ１が急峻にオン状態に遷移してしまうと、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース電圧Ｖds1、Ｖds2が一時的に大きくなる。このため、ソフトスタート回路６では、ＰＭＯＳ１のゲートに抵抗Ｒ２とキャパシタＣ４を接続することで、イネーブル信号ＥＮ／の立ち下がり波形を鈍らせている。このように、ソフトスタート回路６を設けることで、イネーブル信号ＥＮがイネーブル状態になった直後の過渡応答期間において、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース電圧Ｖds1、Ｖds2が一時的に大きくなることが抑制される。   The soft start circuit 6 has a P-type transistor (fifth transistor) PMOS1, a resistor R2, and a capacitor C4. One end of the resistor R2 and one end of the capacitor C4 are connected to the gate of the PMOS1. The other end of the resistor R2 is connected to an output node of the inverter 11 in the enable control circuit 5. The other end of the capacitor C4 is grounded. The external power supply voltage Vdd is input to the source of the PMOS 1, and the drain is connected to the power supply voltage node of the power supply circuit 4. When the enable signal EN transitions from low to high and the PMOS1 suddenly transitions to the on state, the drain-source voltages Vds1 and Vds2 of the FETs 1A and 2A temporarily increase. Therefore, in the soft start circuit 6, the falling waveform of the enable signal EN / is blunted by connecting the resistor R2 and the capacitor C4 to the gate of the PMOS1. As described above, by providing the soft start circuit 6, during the transient response period immediately after the enable signal EN is enabled, the drain-source voltages Vds1 and Vds2 of the FETs 1A and 2A are prevented from temporarily increasing. You.

電流源７は、イネーブル信号ＥＮがハイのときに、電源回路４で生成された内部電圧Ｖdd_intを用いて、第１レプリカ回路８に供給される電流Ｉb1と、第２レプリカ回路９に供給される電流Ｉb3とを生成する。電流Ｉb3は、第２レプリカ回路９内のカレントミラー回路で折り返されて、ＦＥＴ２Ｂに供給される電流Ｉb2となる。電流源７は、イネーブル信号ＥＮがロウのときには、電流Ｉb1、Ｉb3の生成を停止する。   When the enable signal EN is high, the current source 7 uses the internal voltage Vdd_int generated by the power supply circuit 4 to supply the current Ib1 to the first replica circuit 8 and the current Ib1 to the second replica circuit 9. A current Ib3 is generated. The current Ib3 is turned back by the current mirror circuit in the second replica circuit 9 to become the current Ib2 supplied to the FET 2B. When the enable signal EN is low, the current source 7 stops generating the currents Ib1 and Ib3.

第１レプリカ回路８は、ＦＥＴ１Ａとカレントミラー回路を構成するＮ型トランジスタ（第３トランジスタ）ＦＥＴ１Ｂと、第１差動増幅回路１２と、キャパシタＣB1と、抵抗ＲB1とを有する。ＦＥＴ１Ｂのドレインには、電流源７からの電流Ｉb1が供給される。ＦＥＴ１Ｂのソースは接地されている。ＦＥＴ１Ｂのゲートには、第１差動増幅回路１２の出力ノードが接続されている。第１差動増幅回路１２の正側入力端子にはＦＥＴ１Ｂのドレイン電圧が入力され、負側入力端子には内部電圧Ｖdd_int／２が入力されている。第１差動増幅回路１２は、ＦＥＴ１Ｂのドレイン電圧が内部電圧Ｖdd_int／２に一致するように負帰還制御を行う。第１差動増幅回路１２の出力電圧は、ＦＥＴ１Ｂのゲートに供給されるとともに、抵抗ＲB1を介して、バイアス電圧ＶB1としてＦＥＴ１Ａのゲートにも供給される。ＦＥＴ１Ｂのボディは、ＦＥＴ１Ａと同様にフローティング状態である。   The first replica circuit 8 includes an N-type transistor (third transistor) FET1B constituting a current mirror circuit with the FET1A, a first differential amplifier circuit 12, a capacitor CB1, and a resistor RB1. The current Ib1 from the current source 7 is supplied to the drain of the FET 1B. The source of the FET 1B is grounded. The output node of the first differential amplifier circuit 12 is connected to the gate of the FET 1B. The drain voltage of the FET 1B is input to the positive input terminal of the first differential amplifier circuit 12, and the internal voltage Vdd_int / 2 is input to the negative input terminal. The first differential amplifier circuit 12 performs negative feedback control so that the drain voltage of the FET 1B matches the internal voltage Vdd_int / 2. The output voltage of the first differential amplifier circuit 12 is supplied to the gate of the FET 1B and also supplied to the gate of the FET 1A as a bias voltage VB1 via the resistor RB1. The body of the FET 1B is in a floating state like the FET 1A.

第２レプリカ回路９は、ＦＥＴ２Ａとカレントミラー回路を構成するＮ型トランジスタ（第４トランジスタ）ＦＥＴ２Ｂと、第２差動増幅回路１３と、ＦＥＴ２Ｂにカスコード接続されたＮ型トランジスタＮＭＯＳ２と、このＮＭＯＳ２とカレントミラー回路を構成するＮ型トランジスタＮＭＯＳ３とを有する。ＦＥＴ２Ｂのボディは、ＦＥＴ２Ａと同様にフローティング状態である。   The second replica circuit 9 includes an N-type transistor (fourth transistor) FET2B that forms a current mirror circuit with the FET 2A, a second differential amplifier circuit 13, an N-type transistor NMOS2 cascode-connected to the FET 2B, and the NMOS 2 And an N-type transistor NMOS3 forming a current mirror circuit. The body of the FET 2B is in a floating state like the FET 2A.

ＦＥＴ２Ｂのドレインには、内部電圧Ｖdd_int（第１電圧）が供給されている。ＦＥＴ２ＢのソースはＮＭＯＳ２のドレインに接続されている。ＮＭＯＳ２のソースは接地されている。ＮＭＯＳ３のドレインには、電流源７からの電流Ｉb3が供給されており、ＮＭＯＳ３とカレントミラー回路を構成するＮＭＯＳ２のドレインには電流Ｉb2が流れる。また、ＮＭＯＳ２とカスコード接続されているＦＥＴ２Ｂのドレインにも同じ電流Ｉb2が流れる。   The internal voltage Vdd_int (first voltage) is supplied to the drain of the FET 2B. The source of the FET 2B is connected to the drain of the NMOS 2. The source of the NMOS 2 is grounded. The current Ib3 from the current source 7 is supplied to the drain of the NMOS3, and the current Ib2 flows to the drain of the NMOS2 forming a current mirror circuit with the NMOS3. The same current Ib2 also flows to the drain of the FET2B cascode-connected to the NMOS2.

第２差動増幅回路１３の正側入力端子には内部電圧Ｖdd_int／２（第２電圧）が入力され、負側入力端子にはＦＥＴ２Ｂのソース電圧が入力されている。第２差動増幅回路１３は、ＦＥＴ２Ｂのソース電圧が内部電圧Ｖdd_int／２に一致するように負帰還制御を行う。第２差動増幅回路１３の出力電圧は、ＦＥＴ２Ｂのゲートに供給されるとともに、抵抗ＲB3を介して、バイアス電圧ＶB2としてＦＥＴ２Ａのゲートにも供給される。   The internal voltage Vdd_int / 2 (second voltage) is input to the positive input terminal of the second differential amplifier circuit 13, and the source voltage of the FET 2B is input to the negative input terminal. The second differential amplifier circuit 13 performs negative feedback control so that the source voltage of the FET 2B matches the internal voltage Vdd_int / 2. The output voltage of the second differential amplifier circuit 13 is supplied to the gate of the FET 2B and also to the gate of the FET 2A as a bias voltage VB2 via the resistor RB3.

抵抗ＲＢ１、ＲＢ３とキャパシタＣＢ１、ＣＢ３は、高周波信号がバイアス生成回路３に入り込まないようにするためのものである。   The resistors RB1 and RB3 and the capacitors CB1 and CB3 are for preventing a high-frequency signal from entering the bias generation circuit 3.

電流Ｉb1は、電流Ｉb2と等しくなるように、すなわち電流Ｉb1＝Ｉb2＝Ｉbとなるように設定されている。上記の構成により、ＦＥＴ１ＢとＦＥＴ２Ｂのドレイン−ソース間電圧はＶdd_int／２となり、ドレイン電流はＩbとなる。   The current Ib1 is set to be equal to the current Ib2, that is, the current Ib1 = Ib2 = Ib. With the above configuration, the drain-source voltage of FET1B and FET2B is Vdd_int / 2, and the drain current is Ib.

上述したように、ＦＥＴ１ＡとＦＥＴ１Ｂはカレントミラー回路を構成し、ＦＥＴ２ＡとＦＥＴ２Ｂもカレントミラー回路を構成している。よって、以下の（３）式が成り立つ。   As described above, the FET 1A and the FET 1B constitute a current mirror circuit, and the FET 2A and the FET 2B also constitute a current mirror circuit. Therefore, the following equation (3) holds.

ＦＥＴ１Ｂのゲート幅／ＦＥＴ１Ａのゲート幅
＝ＦＥＴ２Ｂのゲート幅／ＦＥＴ２Ａのゲート幅 …（３） Gate width of FET1B / gate width of FET1A = gate width of FET2B / gate width of FET2A (3)

上述したように、ＦＥＴ１Ｂのドレイン電圧がＶdd_int／２であることから、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1＝Ｖdd_int／２である。なお、ＦＥＴ１Ｂのドレイン電圧であるＶdd_int／２は、ＦＥＴ１Ａのゲート電圧よりも大きい固定電圧である。また、ＦＥＴ２Ｂのドレイン電圧がＶdd_int／２であることから、ＦＥＴ２Ａのドレイン−ソース間電圧Ｖds2＝Ｖdd_int−Ｖdd_int／２＝Ｖdd_int／２となる。これらの関係から、以下の（４）式が得られる。   As described above, since the drain voltage of the FET 1B is Vdd_int / 2, the drain-source voltage Vds1 of the FET 1A is equal to Vdd_int / 2. Note that Vdd_int / 2, which is the drain voltage of the FET 1B, is a fixed voltage higher than the gate voltage of the FET 1A. Since the drain voltage of the FET 2B is Vdd_int / 2, the drain-source voltage Vds2 of the FET 2A is Vds2 = Vdd_int-Vdd_int / 2 = Vdd_int / 2. From these relationships, the following equation (4) is obtained.

Ｖds1＝Ｖds2 …（４）   Vds1 = Vds2 (4)

図１０は図９のバイアス生成回路３の一具体例を示す回路図である。図１０の電流源７は、スタートアップ回路１４と、一対のＰ型トランジスタＰＭＯＳ２、ＰＭＯＳ３と、一対のＮ型トランジスタＮＭＯＳ４、ＮＭＯＳ５と、抵抗Ｒsと、Ｐ型トランジスタＰＭＯＳ４と、Ｎ型トランジスタＮＭＯＳ６とを有する。   FIG. 10 is a circuit diagram showing a specific example of the bias generation circuit 3 of FIG. 10 includes a start-up circuit 14, a pair of P-type transistors PMOS2 and PMOS3, a pair of N-type transistors NMOS4 and NMOS5, a resistor Rs, a P-type transistor PMOS4 and an N-type transistor NMOS6. .

ＮＭＯＳ４のドレインはＰＭＯＳ２のドレインに接続され、ＮＭＯＳ５のドレインはＰＭＯＳ３のドレインに接続されている。ＮＭＯＳ５のソースと接地ノードとの間に抵抗Ｒsが接続されている。ＰＭＯＳ３のドレインとＮＭＯＳ５のドレインは、ＰＭＯＳ４のゲートに接続されている。ＮＭＯＳ６のドレインとゲートは接続されており、ダイオードとして機能する。   The drain of NMOS4 is connected to the drain of PMOS2, and the drain of NMOS5 is connected to the drain of PMOS3. A resistor Rs is connected between the source of the NMOS 5 and the ground node. The drain of the PMOS 3 and the drain of the NMOS 5 are connected to the gate of the PMOS 4. The drain and gate of the NMOS 6 are connected and function as a diode.

スタートアップ回路１４は、イネーブル信号ＥＮがハイのときに、ハイ電圧（内部電圧Ｖdd_int）を出力する。スタートアップ回路１４がハイ電圧を出力すると、ＮＭＯＳ４とＮＭＯＳ５がオンし、ＰＭＯＳ３のドレインとＮＭＯＳ５のドレインとの接続ノードの電圧が下がり、ＦＥＴ１Ｂに電流Ｉb1が供給され、かつＮＭＯＳ３に電流Ｉb3が供給される。   The startup circuit 14 outputs a high voltage (internal voltage Vdd_int) when the enable signal EN is high. When the start-up circuit 14 outputs a high voltage, the NMOS 4 and the NMOS 5 are turned on, the voltage at the connection node between the drain of the PMOS 3 and the drain of the NMOS 5 decreases, the current Ib1 is supplied to the FET 1B, and the current Ib3 is supplied to the NMOS 3 .

ここで、ＮＭＯＳ４とＮＭＯＳ５は、サブスレッショルド領域で動作するように抵抗Ｒsが設定されている。サブスレッショルド領域とは、ゲート電圧が閾値電圧以下または閾値電圧近辺であり、チャネル領域が弱反転状態の場合を示している。この場合のＰＭＯＳ３のドレイン電流Ｉbiasは、近似的に以下の（５）式で表される。   Here, the resistance Rs of the NMOS 4 and the NMOS 5 is set so as to operate in the subthreshold region. The sub-threshold region indicates a case where the gate voltage is equal to or lower than or near the threshold voltage and the channel region is in a weak inversion state. The drain current Ibias of the PMOS 3 in this case is approximately expressed by the following equation (5).

Ｉbias＝(ｋＴ／ｑ)Ｌｎ(ｎ)／Ｒs …（５）   Ibias = (kT / q) Ln (n) / Rs (5)

ここで、ｋはボルツマン定数、ｑは素電荷、Ｔは絶対温度、Ｌｎは自然対数であり、ｎは例えば４に設定される。   Here, k is the Boltzmann constant, q is the elementary charge, T is the absolute temperature, Ln is the natural logarithm, and n is set to 4, for example.

図１０の電源回路４は、バンドギャップリファレンス回路１５と、第３差動増幅回路１６と、Ｐ型トランジスタＰＭＯＳ５と、抵抗Ｒx1、Ｒx2、Ｒx3と、キャパシタＣf1、Ｃsとを有する。ＰＭＯＳ５のソースはＰＭＯＳ１のドレインに接続され、ＰＭＯＳ５のドレインと接地ノードとの間には、抵抗Ｒx1、Ｒx2、Ｒx3が直列接続されている。ＰＭＯＳ５のドレイン電圧は内部電圧Ｖdd_intである。キャパシタＣsは、ＰＭＯＳ５のドレインと接地ノードとの間に接続される出力対地容量である。キャパシタＣf1は、第３差動増幅回路１６の出力ノードとＰＭＯＳ５のドレインとの間に接続される安定化容量である。   The power supply circuit 4 of FIG. 10 includes a band gap reference circuit 15, a third differential amplifier circuit 16, a P-type transistor PMOS 5, resistors Rx1, Rx2, Rx3, and capacitors Cf1, Cs. The source of the PMOS 5 is connected to the drain of the PMOS 1, and resistors Rx1, Rx2, and Rx3 are connected in series between the drain of the PMOS 5 and the ground node. The drain voltage of the PMOS 5 is the internal voltage Vdd_int. The capacitor Cs is an output ground capacitance connected between the drain of the PMOS 5 and the ground node. The capacitor Cf1 is a stabilizing capacitance connected between the output node of the third differential amplifier circuit 16 and the drain of the PMOS 5.

第３差動増幅回路１６の正側入力端子には、内部電圧Ｖdd_intを抵抗Ｒx1、Ｒx2、Ｒx3で分圧した電圧が入力される。第３差動増幅回路１６の負側入力端子には、バンドギャップリファレンス回路１５で生成された基準電圧Ｖrefが入力されている。これにより、内部電圧Ｖdd_intは、以下の（６）式を満たすように、第３差動増幅回路１６にて負帰還制御される。   A voltage obtained by dividing the internal voltage Vdd_int by the resistors Rx1, Rx2, and Rx3 is input to the positive input terminal of the third differential amplifier circuit 16. The reference voltage Vref generated by the bandgap reference circuit 15 is input to the negative input terminal of the third differential amplifier circuit 16. Thus, the internal voltage Vdd_int is negatively feedback-controlled by the third differential amplifier circuit 16 so as to satisfy the following equation (6).

Ｖdd_int＝Ｖref×(Ｒx1＋Ｒx2＋Ｒx3)／(Ｒx1＋Ｒx2) …（６）   Vdd_int = Vref × (Rx1 + Rx2 + Rx3) / (Rx1 + Rx2) (6)

内部電圧Ｖdd_intは、例えば１．６Ｖに設定される。   The internal voltage Vdd_int is set to, for example, 1.6V.

また、本実施形態では、Ｒx1＝Ｒx2＋Ｒx3としており、Ｒx1とＲx2の接続点の電圧は、Ｖdd_int／２になる。   In this embodiment, Rx1 = Rx2 + Rx3, and the voltage at the connection point between Rx1 and Rx2 is Vdd_int / 2.

本実施形態におけるＦＥＴ１Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ｂのボディ（ボディ）は、電気的にフローティング状態である。以下では、ボディがフローティング状態のＭＯＳトランジスタをＦタイプと呼ぶ。ＦＥＴ１Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ａ、ＦＥＴ２Ｂ以外のＭＯＳトランジスタのボディは、ソースに接続されている。以下では、ボディがソースに接続されたＭＯＳトランジスタはＢ−Ｓ接続タイプと呼ぶ。   The bodies (body) of the FETs 1A, 2A, 2A, and 2B in the present embodiment are in an electrically floating state. Hereinafter, a MOS transistor whose body is in a floating state is referred to as an F type. The bodies of the MOS transistors other than the FETs 1A, 2A, 2A, and 2B are connected to the sources. Hereinafter, a MOS transistor having a body connected to the source is referred to as a BS connection type.

本実施形態では、ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂのゲート酸化膜厚Ｔoxを等しくし、かつゲート長Ｌgも等しくしている。これらゲート酸化膜厚Ｔoxとゲート長Ｌgは、製造プロセスの限界値に設定されており、例えば、Ｔox＝２．５ｎｍ、Ｌg＝０．１４μｍである。   In the present embodiment, the gate oxide film thickness Tox of the FETs 1A, 1B, 2A, and 2B is equal, and the gate length Lg is also equal. The gate oxide film thickness Tox and the gate length Lg are set to the limit values of the manufacturing process. For example, Tox = 2.5 nm and Lg = 0.14 μm.

このように、ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂに微細MOSFETを用いることで、良好なノイズ指数ＮＦを実現することができる。一方、本実施形態では、その他のＭＯＳトランジスタのゲート酸化膜厚Ｔox_dcをすべて等しくし、かつＰＭＯＳトランジスタのゲート長Ｌg_pをすべて等しくし、かつＮＭＯＳトランジスタのゲート長Ｌg_nをすべて等しくしている。これらＴox_dc、Ｌg_p、Ｌg_nは例えば、Ｔox_dc＝９ｎｍ、Ｌg_p＝０．３５ｎｍ、Ｌg_n＝１μｍである。   As described above, by using the fine MOSFETs for the FETs 1A, 1B, 2A, and 2B, a good noise figure NF can be realized. On the other hand, in this embodiment, the gate oxide thicknesses Tox_dc of the other MOS transistors are all equal, the gate lengths Lg_p of the PMOS transistors are all equal, and the gate lengths Lg_n of the NMOS transistors are all equal. These Tox_dc, Lg_p, and Lg_n are, for example, Tox_dc = 9 nm, Lg_p = 0.35 nm, and Lg_n = 1 μm.

ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂ以外のＭＯＳトランジスタのゲート酸化膜厚とゲート長を大きくし、かつＢ−Ｓ接続タイプにすることで、ゲート−ソース間電圧Ｖgsやドレイン−ソース間電圧Ｖdsの最大許容電圧は大きくなる。よって、電源電圧Ｖddの最大許容電圧を例えば３．５Ｖにまで大きく設定できる。   The maximum allowable gate-source voltage Vgs and drain-source voltage Vds by increasing the gate oxide film thickness and gate length of MOS transistors other than the FET1A, FET1B, FET2A, and FET2B and by using the BS connection type. The voltage increases. Therefore, the maximum allowable voltage of the power supply voltage Vdd can be set as large as, for example, 3.5V.

ＦＥＴ１Ａ、ＦＥＴ１Ｂ、ＦＥＴ２Ａ、ＦＥＴ２Ｂのゲート酸化膜厚Ｔoxとゲート長Ｌgを製造プロセスにおける最小値に設定しても、それだけでは良好なＮＦを実現することはできない。適切なバイアス電圧を供給する必要がある。   Even if the gate oxide thickness Tox and the gate length Lg of the FETs 1A, 1B, 2A, and 2B are set to the minimum values in the manufacturing process, good NF cannot be realized by itself. It is necessary to supply an appropriate bias voltage.

次に、ソフトスタート回路６内のＰＭＯＳ１のゲートに接続された抵抗Ｒ２とキャパシタＣ４を設けた意義についてシミュレーション結果を用いて説明する。図１１Ａは抵抗Ｒ２とキャパシタＣ４を設けない場合のＦＥＴ２ＡのＶgs2、Ｖds2の電圧波形図、図１１Ｂは抵抗Ｒ２とキャパシタＣ４を設けない場合のＦＥＴ１ＡのＶgs1、Ｖds1の電圧波形図である。一方、図１１Ｃは抵抗Ｒ２とキャパシタＣ４を設けた場合のＦＥＴ２Ａのゲート−ソース間電圧Ｖgs2、ドレイン−ソース間電圧Ｖds2の電圧波形図、図１１Ｄは抵抗Ｒ２とキャパシタＣ４を設けた場合のＦＥＴ１Ａのゲート−ソース間電圧Ｖgs1、ドレイン−ソース間電圧Ｖds1の電圧波形図である。図１１Ｃと図１１Ｄでは、抵抗Ｒ２＝１１５ｋΩ、キャパシタＣ４＝１．５ｐＦとした。   Next, the significance of providing the resistor R2 and the capacitor C4 connected to the gate of the PMOS 1 in the soft start circuit 6 will be described using simulation results. FIG. 11A is a voltage waveform diagram of Vgs2 and Vds2 of the FET 2A when the resistor R2 and the capacitor C4 are not provided, and FIG. 11B is a voltage waveform diagram of Vgs1 and Vds1 of the FET 1A when the resistor R2 and the capacitor C4 are not provided. On the other hand, FIG. 11C is a voltage waveform diagram of the gate-source voltage Vgs2 and the drain-source voltage Vds2 of the FET 2A when the resistor R2 and the capacitor C4 are provided, and FIG. 11D is the FET 1A when the resistor R2 and the capacitor C4 are provided. FIG. 4 is a voltage waveform diagram of a gate-source voltage Vgs1 and a drain-source voltage Vds1. In FIG. 11C and FIG. 11D, the resistance R2 = 115 kΩ and the capacitor C4 = 1.5 pF.

図１１Ａ〜図１１Ｄでは、ブレークダウンしないＦＥＴモデルを用いた。また、電源電圧Ｖddは３．５Ｖとした。図１１Ａと図１１Ｂに示すように、抵抗Ｒ２とキャパシタＣ４を設けない場合には、Ｖds1とＶds2のピーク電圧が２Ｖを超えてしまう。例えば、Ｖds2のピーク電圧は２．３２Ｖになる。一方、図１１Ｃと図１１Ｄに示すように、抵抗Ｒ２とキャパシタＣ４を設ける場合には、ピーク電圧は２Ｖ以下になる。   11A to 11D, an FET model that does not break down was used. The power supply voltage Vdd was set to 3.5V. As shown in FIGS. 11A and 11B, when the resistor R2 and the capacitor C4 are not provided, the peak voltages of Vds1 and Vds2 exceed 2V. For example, the peak voltage of Vds2 is 2.32V. On the other hand, as shown in FIGS. 11C and 11D, when the resistor R2 and the capacitor C4 are provided, the peak voltage becomes 2 V or less.

本実施形態では、ノイズＮＦを小さくするために、ゲート長０．１４μｍの微細構造のＦＥＴ１ＡとＦＥＴ２Ａを用いているが、ドレイン耐圧は２Ｖ程度と低くなってしまう。
しかしながら、上述したように、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を設けることで、イネーブル状態に変化する直後の過渡応答期間においても、Ｖdsは２Ｖを超えなくなる。 In the present embodiment, in order to reduce the noise NF, the FETs 1A and 2A having a fine structure with a gate length of 0.14 μm are used.
However, as described above, by providing the resistor R2 and the capacitor C4 in the soft start circuit 6, Vds does not exceed 2V even in the transient response period immediately after the transition to the enable state.

このように、本実施形態では、ＳＯＩ上に形成される微細構造のＦＥＴ１ＡとＦＥＴ２Ａをカスコード接続して高周波ＬＮＡ１を構成し、ＦＥＴ１ＡのＧm／Ｉdsができるだけ大きくなるように、ＦＥＴ１ＡをＶth＜ＶB1＜Ｖgs2で動作させている。また、本実施形態では、ＦＥＴ１ＡとＦＥＴ１Ｂのドレイン電圧を、ＦＥＴ１Ａのゲート電圧よりも大きい固定電圧にしている。これにより、ＮＦに優れた高周波ＬＮＡ１が得られる。また、本実施形態によれば、高周波スイッチと高周波ＬＮＡ１を共通のＳＯＩ基板上に形成でき、ワンチップ化が可能となる。   As described above, in the present embodiment, the high-frequency LNA 1 is formed by cascode-connecting the fine-structured FETs 1A and 2A formed on the SOI, and the FET 1A is connected to Vth <VB1 <so that Gm / Ids of the FET 1A becomes as large as possible. It is operated with Vgs2. In this embodiment, the drain voltages of the FETs 1A and 1B are set to a fixed voltage that is higher than the gate voltage of the FET 1A. Thereby, high frequency LNA1 excellent in NF is obtained. Further, according to the present embodiment, the high-frequency switch and the high-frequency LNA 1 can be formed on a common SOI substrate, and a one-chip structure can be realized.

さらに、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を設けることで、ＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース間電圧Ｖds1、Ｖds2のピーク電圧を抑制でき、ＦＥＴ１ＡとＦＥＴ２Ａを微細構造にしたとしても、Ｖds1、Ｖds2のピーク電圧をドレイン耐圧以下に抑制できる。   Further, by providing the resistor R2 and the capacitor C4 in the soft start circuit 6, the peak voltages of the drain-source voltages Vds1 and Vds2 of the FETs 1A and 2A can be suppressed, and even if the FETs 1A and 2A have a fine structure, Vds1 and The peak voltage of Vds2 can be suppressed below the drain withstand voltage.

（第２の実施形態）
第２の実施形態は、ＦＥＴ２Ａのボディをソースに接続したものである。 (Second Embodiment)
In the second embodiment, the body of the FET 2A is connected to the source.

図１２は第２の実施形態による高周波ＬＮＡ１のブロック図である。図１２の高周波ＬＮＡ１は、以下の４つの点で、図１とは異なっている。   FIG. 12 is a block diagram of the high-frequency LNA 1 according to the second embodiment. The high-frequency LNA 1 of FIG. 12 differs from FIG. 1 in the following four points.

１）ＦＥＴ２Ａのボディはソースに接続されている。
２）ＦＥＴ２Ａのゲート酸化膜厚Ｔox2はＦＥＴ１Ａのゲート酸化膜厚Ｔox1より大きい。
３）ＦＥＴ２Ａのゲート長Ｌg2はＦＥＴ１Ａのゲート長Ｌg1より大きい。
４）ＦＥＴ２Ａのドレイン−ソース間電圧Ｖds2はＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1より大きい。 1) The body of the FET 2A is connected to the source.
2) The gate oxide thickness Tox2 of the FET 2A is larger than the gate oxide thickness Tox1 of the FET 1A.
3) The gate length Lg2 of the FET 2A is larger than the gate length Lg1 of the FET 1A.
4) The drain-source voltage Vds2 of the FET 2A is higher than the drain-source voltage Vds1 of the FET 1A.

なお、図１２のＦＥＴ１ＡのＶds1は、ＦＥＴ１Ａのゲート電圧ＶB1より大きい点では図１と共通する。   It should be noted that Vds1 of the FET 1A in FIG. 12 is common to FIG. 1 in that it is higher than the gate voltage VB1 of the FET 1A.

図１２の高周波ＬＮＡ１は、上記４）のようにＶds2＞Ｖds1とすることで、図１の高周波ＬＮＡ１よりも線形性を改善できる。また、Ｖds2を大きくしても、上記１）〜３）の相違点により、ＦＥＴ２Ａがブレークダウンするおそれはなくなる。   The high frequency LNA1 of FIG. 12 can improve the linearity more than the high frequency LNA1 of FIG. 1 by setting Vds2> Vds1 as described in 4) above. Further, even if Vds2 is increased, there is no possibility that the FET 2A will break down due to the differences 1) to 3).

なお、ゲート接地となるＦＥＴ２Ａのノイズ指数ＮＦは、ＦＥＴ１Ａのノイズ指数ＮＦより大きいが、高周波ＬＮＡ１のＮＦはほぼ初段のＮＦで決まるため、図１の高周波ＬＮＡ１に対するノイズ指数ＮＦの劣化は僅かである。このように、第２の実施形態による高周波ＬＮＡ１は、ノイズ指数ＮＦの僅かな劣化を許容することによって、線形性を改善することができる。   The noise figure NF of the FET 2A, which is a gate grounded, is larger than the noise figure NF of the FET 1A, but the NF of the high frequency LNA1 is determined by the NF of the first stage substantially, so that the deterioration of the noise figure NF with respect to the high frequency LNA1 of FIG. . As described above, the high-frequency LNA 1 according to the second embodiment can improve linearity by allowing a slight deterioration of the noise figure NF.

図１３は図１２のバイアス生成回路３の内部構成の一例を示す回路図である。図１３のバイアス生成回路３は、以下の２つの点で、図２とは異なっている。   FIG. 13 is a circuit diagram showing an example of the internal configuration of the bias generation circuit 3 of FIG. 13 differs from FIG. 2 in the following two points.

５）ＦＥＴ２Ｂのボディはソースに接続されている。
６）電源回路４は、内部電圧Ｖdd_intの他に、電流源７用の電源電圧Ｖdd_biasと、基準電圧Ｖref2とを生成する。基準電圧Ｖref2は、Ｖdd_int／２より小さい電圧である。この基準電圧Ｖref2は、第１差動増幅回路１２と第２差動増幅回路１３の基準電圧として用いられる。 5) The body of the FET 2B is connected to the source.
6) The power supply circuit 4 generates a power supply voltage Vdd_bias for the current source 7 and a reference voltage Vref2 in addition to the internal voltage Vdd_int. The reference voltage Vref2 is a voltage smaller than Vdd_int / 2. This reference voltage Vref2 is used as a reference voltage for the first differential amplifier circuit 12 and the second differential amplifier circuit 13.

電源回路４は、外部電源電圧Ｖddが高い場合には、内部電圧Ｖdd_intを高くする。より詳細には、例えば、Ｖdd≦２．８Ｖの場合にはＶdd_int＝Ｖddとし、Ｖdd＞２．８Ｖの場合にはＶdd_int＝２．８Ｖとする。   The power supply circuit 4 increases the internal voltage Vdd_int when the external power supply voltage Vdd is high. More specifically, for example, Vdd_int = Vdd when Vdd ≦ 2.8V, and Vdd_int = 2.8V when Vdd> 2.8V.

電源回路４で生成された内部電圧Ｖdd_intを電流源７の電源電圧として使用すると、電流Ｉb1、Ｉb2のＶdd依存性が生じてしまう。そこで、図１３では、電源回路４で生成された電圧Ｖdd_biasを電流源７の電源電圧として使用する。この電圧Ｖdd_biasは、１．８Ｖ程度に制限される電圧である。これにより、少なくとも外部電源電圧Ｖddが１．８Ｖ以上では、電流ＩbのＶdd依存性がなくなる。   When the internal voltage Vdd_int generated by the power supply circuit 4 is used as the power supply voltage of the current source 7, the currents Ib1 and Ib2 depend on Vdd. Therefore, in FIG. 13, the voltage Vdd_bias generated by the power supply circuit 4 is used as the power supply voltage of the current source 7. This voltage Vdd_bias is a voltage limited to about 1.8V. Thus, at least when the external power supply voltage Vdd is 1.8 V or more, the dependence of the current Ib on Vdd is eliminated.

図１４は図１３のバイアス生成回路３の一具体例を示す回路図である。図１４のバイアス生成回路３は、図１０の構成に加えて、第４差動増幅回路１７と、キャパシタＣf2と、Ｐ型トランジスタＰＭＯＳ６と、抵抗Ｒ３，Ｒ４とを備えている。   FIG. 14 is a circuit diagram showing a specific example of the bias generation circuit 3 of FIG. The bias generation circuit 3 in FIG. 14 includes a fourth differential amplifier circuit 17, a capacitor Cf2, a P-type transistor PMOS6, and resistors R3 and R4 in addition to the configuration in FIG.

図１０と同様に、第３差動増幅回路１６は、ＰＭＯＳ５のドレイン電圧を、抵抗Ｒx1、Ｒx2、Ｒx3で抵抗分圧した電圧を負帰還制御しているが、ＰＭＯＳ５のドレイン電圧はＶdd_biasとして、電流源７、第１差動増幅回路１２および第２差動増幅回路１３の電源電圧として用いられる。また、抵抗Ｒx1と抵抗Ｒx2の接続ノードの電圧は、図１０と同様に、第１差動増幅回路１２の負側入力端子と第２差動増幅回路１３の正側入力端子に入力される基準電圧Ｖref2として用いられる。   Similarly to FIG. 10, the third differential amplifier circuit 16 performs negative feedback control on the voltage obtained by dividing the drain voltage of the PMOS 5 by the resistors Rx1, Rx2, and Rx3. It is used as a power supply voltage for the current source 7, the first differential amplifier circuit 12, and the second differential amplifier circuit 13. The voltage at the connection node between the resistors Rx1 and Rx2 is, as in FIG. 10, the reference voltage input to the negative input terminal of the first differential amplifier circuit 12 and the positive input terminal of the second differential amplifier circuit 13. Used as voltage Vref2.

ＰＭＯＳ６は、ＰＭＯＳ１にカスコード接続されている。ＰＭＯＳ６のドレインと接地ノードとの間には、抵抗Ｒ３とＲ４が直列接続されている。第４差動増幅回路１７の負側入力端子にはバンドギャップリファレンス回路１５から出力された基準電圧Ｖrefが入力され、正側入力端子には抵抗Ｒ３とＲ４の接続ノードの電圧が入力される。第４差動増幅回路１７の出力信号は、ＰＭＯＳ６のゲートに入力される。また、第４差動増幅回路１７の出力信号は、安定化容量であるキャパシタＣf2を介して内部電圧Ｖdd_intとして出力される。   The PMOS 6 is cascode-connected to the PMOS 1. The resistors R3 and R4 are connected in series between the drain of the PMOS 6 and the ground node. The reference voltage Vref output from the band gap reference circuit 15 is input to the negative input terminal of the fourth differential amplifier circuit 17, and the voltage of the connection node between the resistors R3 and R4 is input to the positive input terminal. The output signal of the fourth differential amplifier circuit 17 is input to the gate of the PMOS 6. The output signal of the fourth differential amplifier circuit 17 is output as an internal voltage Vdd_int via a capacitor Cf2 which is a stabilizing capacitance.

図１５は第２の実施形態によるＦＥＴ２Ａのレイアウト図である。図１５のＦＥＴ２Ａは、マルチフィンガ型のポリシリコンゲート２１を有する。図１５はフィンガ数が６の例を示しているが、フィンガ数やフィンガ長は任意である。例えば、フィンガ長は５μｍ、フィンガ数は４０に設定される。ポリシリコンゲート２１の配置に合わせて、ドレイン配線２２とソース配線２３は櫛形形状に配置されている。   FIG. 15 is a layout diagram of the FET 2A according to the second embodiment. The FET 2A of FIG. 15 has a multi-finger polysilicon gate 21. FIG. 15 shows an example in which the number of fingers is 6, but the number of fingers and the finger length are arbitrary. For example, the finger length is set to 5 μm and the number of fingers is set to 40. The drain wiring 22 and the source wiring 23 are arranged in a comb shape in accordance with the arrangement of the polysilicon gate 21.

ポリシリコンゲート２１の上には、ゲート配線２４が配置され、ポリシリコンゲート２１とゲート配線２４とは複数のコンタクト２５で導通が取られている。また、ドレイン配線２２は、その下方のドレイン領域と複数のコンタクト２５で導通が取られている。同様に、ソース配線２３は、その下方のソース領域と複数のコンタクト２５で導通が取られている。図１５の破線は、ドレイン領域、チャネル領域およびソース領域の下方に配置されるボディ領域２６を示している。ボディ領域２６とソース配線２３とはコンタクト２５で導通が取られており、これにより、ＦＥＴ２Ａは、Ｂ−Ｓ接続タイプになる。   A gate wiring 24 is arranged on the polysilicon gate 21, and the polysilicon gate 21 and the gate wiring 24 are electrically connected by a plurality of contacts 25. The drain wiring 22 is electrically connected to the drain region below the drain wiring 22 by a plurality of contacts 25. Similarly, the source wiring 23 is electrically connected to a source region therebelow by a plurality of contacts 25. The broken line in FIG. 15 indicates the body region 26 arranged below the drain region, the channel region, and the source region. Conduction is established between the body region 26 and the source wiring 23 by the contact 25, whereby the FET 2A becomes a BS connection type.

図１６は第２の実施形態によるＦＥＴ１Ａのレイアウト図である。図１５と同様に、図１６のＦＥＴ１Ａは、マルチフィンガ型のポリシリコンゲート２１を有する。ポリシリコンゲート２１は、各フィンガの長手方向の両側で各フィンガを支持するＨ型のゲート構造である。これにより、ゲート抵抗がより低減し、ノイズ指数ＮＦを低減できる。図１６のＦＥＴ１Ａのボディはフローティング状態である点で図１５のＦＥＴ２Ａとは異なっている。   FIG. 16 is a layout diagram of the FET 1A according to the second embodiment. Similar to FIG. 15, the FET 1A of FIG. 16 has a multi-finger polysilicon gate 21. The polysilicon gate 21 has an H-type gate structure that supports each finger on both sides in the longitudinal direction of each finger. As a result, the gate resistance can be further reduced, and the noise figure NF can be reduced. The FET 1A of FIG. 16 differs from the FET 2A of FIG. 15 in that the body of the FET 1A is in a floating state.

なお、図１６のＦＥＴ１Ａのレイアウトは、第１の実施形態によるＦＥＴ１ＡとＦＥＴ２Ａにも適用可能である。   Note that the layout of the FET 1A in FIG. 16 is also applicable to the FET 1A and the FET 2A according to the first embodiment.

このように、第２の実施形態では、ＦＥＴ２Ａのボディをソースに接続している。これにより、ＦＥＴ２Ａのボディの寄生容量が増加し、利得帯域幅積ｆTが低下するとともに、ノイズ指数ＮＦが増大する。その一方で、ドレイン耐圧は高くなる。また、本実施形態では、ＦＥＴ２Ａのゲート酸化膜厚Ｔox2をＦＥＴ１Ａのゲート酸化膜厚Ｔox1より大きくし、かつＦＥＴ２Ａのゲート長Ｌg2をＦＥＴ１Ａのゲート長Ｌg1より大きくしている。Ｌg2を大きくすることで、よりドレイン耐圧が高くなり、Ｔox2を高くすることで、よりゲート耐圧も高くなる。例えば、ＦタイプのＦＥＴ２ＡがＬg＝０．１４μｍ、Ｔox＝２．５ｎｍである場合、ＶdsとＶgsがともに許容されるＶdd_intの最大値は１．６Ｖ程度であるのに対して、Ｂ−ＳタイプのＦＥＴ２ＡがＬg＝０．２５μｍ、Ｔox＝６ｎｍである場合、Ｖdd_intの最大値は３Ｖ程度になる。これにより、高周波ＬＮＡ１の電圧振幅をより大きくすることができる。   As described above, in the second embodiment, the body of the FET 2A is connected to the source. As a result, the parasitic capacitance of the body of the FET 2A increases, the gain bandwidth product fT decreases, and the noise figure NF increases. On the other hand, the drain breakdown voltage increases. In this embodiment, the gate oxide thickness Tox2 of the FET 2A is larger than the gate oxide thickness Tox1 of the FET 1A, and the gate length Lg2 of the FET 2A is larger than the gate length Lg1 of the FET 1A. By increasing Lg2, the drain withstand voltage is further increased, and by increasing Tox2, the gate withstand voltage is further increased. For example, when the F-type FET 2A has Lg = 0.14 μm and Tox = 2.5 nm, the maximum value of Vdd_int allowed for both Vds and Vgs is about 1.6V, whereas the maximum value of Vdd_int is about 1.6V. In the case where the FET 2A has Lg = 0.25 μm and Tox = 6 nm, the maximum value of Vdd_int is about 3V. Thereby, the voltage amplitude of the high frequency LNA1 can be further increased.

（第３の実施形態）
第３の実施形態は、第２の実施形態よりもバイアス生成回路３の内部構成を簡略化したものである。 (Third embodiment)
In the third embodiment, the internal configuration of the bias generation circuit 3 is simplified as compared with the second embodiment.

図１７は第３の実施形態による高周波ＬＮＡ１のブロック図である。図１７の高周波ＬＮＡ１は、図１２と比べて、バイアス生成回路３の内部構成が異なる他は共通する。   FIG. 17 is a block diagram of the high-frequency LNA 1 according to the third embodiment. The high-frequency LNA 1 of FIG. 17 is common to that of FIG. 12 except that the internal configuration of the bias generation circuit 3 is different.

図１８は図１７のバイアス生成回路３の内部構成の一例を示す回路図である。図１８のバイアス生成回路３内の第２レプリカ回路９は、ＦＥＴ２Ｂと、抵抗ＲB3と、キャパシタＣB3とを有し、図１３の第２差動増幅回路１３、ＮＭＯＳ２およびＮＭＯＳ３は省略されている。   FIG. 18 is a circuit diagram showing an example of the internal configuration of the bias generation circuit 3 of FIG. The second replica circuit 9 in the bias generation circuit 3 of FIG. 18 has an FET 2B, a resistor RB3, and a capacitor CB3, and omits the second differential amplifier circuit 13, NMOS2, and NMOS3 of FIG.

ＦＥＴ２Ｂのソースは、ＦＥＴ１Ｂのドレインに接続されている。ＦＥＴ２Ｂのドレインには、電流源７からの電流Ｉbが供給される。この電流Ｉbは、ＦＥＴ２Ｂのドレイン−ソース間を通って、ＦＥＴ１Ｂのドレイン−ソース間に流れる。   The source of the FET 2B is connected to the drain of the FET 1B. The current Ib from the current source 7 is supplied to the drain of the FET 2B. This current Ib flows between the drain and source of the FET 1B and passes between the drain and source of the FET 1B.

ＦＥＴ１ＡとＦＥＴ１Ｂのゲート幅の比は、ＦＥＴ２ＡとＦＥＴ２Ｂのゲート幅の比と等しく設定されている。   The gate width ratio between the FET 1A and the FET 1B is set equal to the gate width ratio between the FET 2A and the FET 2B.

図１９は図１８のバイアス生成回路３の一具体例を示す回路図である。図１９のバイアス生成回路３は、ＰＭＯＳ５のドレインと接地ノードとの間にカスコード接続されるＰ型トランジスタＰＭＯＳ７、ＦＥＴ２ＢおよびＦＥＴ１Ｂを有する。ＰＭＯＳ５のドレイン電圧Ｖdd_biasに応じた電流Ｉbが、ＰＭＯＳ７のドレイン−ソース間、ＦＥＴ２Ｂのドレイン−ソース間、およびＦＥＴ１Ｂのドレイン−ソース間に流れる。   FIG. 19 is a circuit diagram showing a specific example of the bias generation circuit 3 of FIG. The bias generation circuit 3 of FIG. 19 has a P-type transistor PMOS7, FET2B, and FET1B cascode-connected between the drain of the PMOS 5 and the ground node. A current Ib corresponding to the drain voltage Vdd_bias of the PMOS 5 flows between the drain and source of the PMOS 7, between the drain and source of the FET 2B, and between the drain and source of the FET 1B.

図１８および図１９において、ソース接地のＦＥＴ１ＢとＦＥＴ１Ａは、ゲート幅以外は同一の素子定数を有し、かつＦＥＴ１ＢのゲートはＦＥＴ１Ａのゲートに接続されており、カレントミラー回路を構成している。ＦＥＴ１ＢとＦＥＴ１Ａのゲート幅比は、１：Ｋ（Ｋは例えば１００）である。また、ＦＥＴ１Ｂのゲートには、第１差動増幅回路１２の出力信号が入力されている。   18 and 19, the common source FET 1B and the FET 1A have the same element constant except for the gate width, and the gate of the FET 1B is connected to the gate of the FET 1A to form a current mirror circuit. The gate width ratio between the FET 1B and the FET 1A is 1: K (K is, for example, 100). The output signal of the first differential amplifier circuit 12 is input to the gate of the FET 1B.

第１差動増幅回路１２の正側入力端子はＦＥＴ１Ｂのドレインに接続され、負側入力端子には電源回路４から出力される基準電圧Ｖref2が入力されている。以下では、Ｖref2＝０．８Ｖとする。第１差動増幅回路１２とＦＥＴ１Ｂは負帰還回路を構成しており、ＦＥＴ１Ｂのドレイン−ソース間電圧は０．８Ｖになる。   The positive input terminal of the first differential amplifier circuit 12 is connected to the drain of the FET 1B, and the reference voltage Vref2 output from the power supply circuit 4 is input to the negative input terminal. Hereinafter, it is assumed that Vref2 = 0.8V. The first differential amplifier circuit 12 and the FET 1B constitute a negative feedback circuit, and the drain-source voltage of the FET 1B becomes 0.8V.

ＦＥＴ２Ｂはダイオード接続されており、そのソースはＦＥＴ１Ｂのドレインに接続されている。ＦＥＴ２Ｂのドレイン電圧とゲート電圧はともにＶB2である。   FET2B is diode-connected, and its source is connected to the drain of FET1B. The drain voltage and the gate voltage of the FET 2B are both VB2.

ＦＥＴ２ＢとＦＥＴ２Ａはゲート幅以外は同一の素子定数を有し、ＦＥＴ２Ｂのゲート幅とＦＥＴ２Ａのゲート幅の比は、１：Ｋである。ＦＥＴ２Ｂのドレインには、電流源７から電流Ｉbが供給されている。ＦＥＴ２ＢとＦＥＴ２Ａのゲート長は、ＦＥＴ１Ａのゲート長よりも大きく、ＦＥＴ２ＢとＦＥＴ２Ａの飽和特性は良好である（Ｇdが小さい）。   The FET 2B and the FET 2A have the same element constant except for the gate width, and the ratio between the gate width of the FET 2B and the gate width of the FET 2A is 1: K. The current Ib is supplied from the current source 7 to the drain of the FET 2B. The gate lengths of the FETs 2B and 2A are longer than the gate length of the FET 1A, and the saturation characteristics of the FETs 2B and 2A are good (Gd is small).

図２０は図１８および図１９のバイアス生成回路３の要部を示す回路図である。図２０では、ＦＥＴ１Ｂ、ＦＥＴ２Ｂ、ＦＥＴ１Ａ、ＦＥＴ２Ａのドレイン電流をそれぞれ、Ｉds1B、Ｉds2B、Ｉds1A、Ｉds2Aとしている。ドレイン電流Ｉds1Bは、以下の（８）式に示すように、ゲート−ソース間電圧とドレイン−ソース間電圧の関数Ｆで表すことができる。   FIG. 20 is a circuit diagram showing a main part of the bias generation circuit 3 shown in FIGS. In FIG. 20, the drain currents of FET1B, FET2B, FET1A, and FET2A are Ids1B, Ids2B, Ids1A, and Ids2A, respectively. The drain current Ids1B can be represented by a function F of a gate-source voltage and a drain-source voltage as shown in the following equation (8).

Ｉds1B＝Ｆ(Ｖgs1，０．８)＝Ｉb …（８）   Ids1B = F (Vgs1, 0.8) = Ib (8)

Ｉds2Bは、Ｇd＝０を仮定しているため、以下の（９）式に示すように、ゲート−ソース間電圧のみの関数Ｇで表すことができる。   Since it is assumed that Gd = 0, Ids2B can be expressed by a function G of only the gate-source voltage as shown in the following equation (9).

Ｉds2B＝Ｇ(Ｖgs2B)＝Ｉb …（９）   Ids2B = G (Vgs2B) = Ib (9)

ここで、関数ＦとＧの括弧内は引数を表している。   Here, the parentheses of the functions F and G represent arguments.

同様に、Ｉds1AとＩds2Aはそれぞれ、以下の（１０）式と（１１）式で表される。   Similarly, Ids1A and Ids2A are represented by the following equations (10) and (11), respectively.

Ｉds1A＝Ｋ・Ｆ(Ｖgs1，Ｖds1) …（１０）
Ｉds2A＝Ｋ・Ｇ(Ｖgs2) …（１１） Ids1A = K · F (Vgs1, Vds1) (10)
Ids2A = KG (Vgs2) (11)

上記の（９）式を変形すると、以下の（１２）式が得られる。   By transforming the above equation (9), the following equation (12) is obtained.

Ｖgs2B＝Ｇ-1(Ｉb) …（１２） Vgs2B = G -1 (Ib) (12)

ここで、Ｇ-1は関数Ｇの逆関数である。 Here, G −1 is an inverse function of the function G.

また、以下の（１３）式が成り立つ。   Also, the following equation (13) holds.

Ｖgs2＝０．８＋Ｖgs2B−Ｖds1 …（１３）   Vgs2 = 0.8 + Vgs2B−Vds1 (13)

（１３）式に（１２）式を代入すると、以下の（１４）式が得られる。   By substituting equation (12) into equation (13), the following equation (14) is obtained.

Ｖgs2＝Ｇ-1(Ｉb)＋０．８−Ｖds1 …（１４） Vgs2 = G −1 (Ib) + 0.8−Vds1 (14)

（１４）式を（１１）式に代入すると、以下の（１５）式が得られる。   By substituting equation (14) into equation (11), the following equation (15) is obtained.

Ｉds2A＝Ｋ・Ｇ(Ｇ-1(Ｉb)＋０．８−Ｖds1) …（１５） Ids2A = KG (G- 1 (Ib) + 0.8-Vds1) (15)

Ｉds1A＝Ｉds2Aであるため、以下の（１６）式が成り立つ。   Since Ids1A = Ids2A, the following equation (16) holds.

Ｋ・Ｆ(Ｖgs1，Ｖds1)＝Ｋ・Ｇ(Ｇ-1(Ｉb)＋０．８−Ｖds1) …（１６） K · F (Vgs1, Vds1) = KG · (G −1 (Ib) + 0.8−Vds1) (16)

ここで、Ｉbは設計上与えられる定数である。また、Ｖgs1は、（８）式からわかるように、関数ＦとＩbで一意に決定される。   Here, Ib is a constant given by design. Vgs1 is uniquely determined by the functions F and Ib, as can be seen from the equation (8).

よって、（１６）式はＶds1を変数とする方程式である。   Therefore, equation (16) is an equation using Vds1 as a variable.

ここで、（１６）式の解をＶds1＝０．８と仮定すると、（１６）式の左辺＝Ｆ(Ｖgs1，０．８)となり、（８）式より、（１６）式の左辺＝Ｉbとなる。   Here, assuming that the solution of equation (16) is Vds1 = 0.8, the left side of equation (16) = F (Vgs1, 0.8), and from equation (8), the left side of equation (16) = Ib It becomes.

また、（１０）式の右辺＝Ｇ(Ｇ-1(Ｉb)＝Ｉbとなる。 Further, the right side of the equation (10) = G (G −1 (Ib) = Ib).

このことから、上記の仮定は正しいことがわかる。すなわち、Ｖds1＝０．８となる。   This shows that the above assumption is correct. That is, Vds1 = 0.8.

ＦＥＴ１ＢとＦＥＴ１Ａでは、ゲート−ソース間電圧とドレイン−ソース間電圧がともに等しいため、以下の（１７）式が成り立つ。   In the FET 1B and the FET 1A, since the gate-source voltage and the drain-source voltage are both equal, the following equation (17) holds.

Ｉds1A＝Ｋ・Ｉb …（１７）   Ids1A = K · Ib (17)

（１７）式から、カスコード接続されたＦＥＴ１ＡとＦＥＴ２Ａのドレイン−ソース間の電流は、Ｖddに依存せず、ＩbとＫのみに依存する。   From the expression (17), the current between the drain and the source of the cascode-connected FET 1A and FET 2A does not depend on Vdd but depends only on Ib and K.

このように、第３の実施形態は、第２の実施形態よりも第２レプリカ回路９の内部構成を簡略化したため、バイアス生成回路３の回路規模を縮小できる。   As described above, in the third embodiment, since the internal configuration of the second replica circuit 9 is simplified as compared with the second embodiment, the circuit scale of the bias generation circuit 3 can be reduced.

（第４の実施形態）
第４の実施形態は、第１の実施形態によるバイアス生成回路３内の第２レプリカ回路９を、第３の実施形態と同様に簡略化したものである。 (Fourth embodiment)
In the fourth embodiment, the second replica circuit 9 in the bias generation circuit 3 according to the first embodiment is simplified as in the third embodiment.

図２１は第４の実施形態による高周波半導体増幅回路１のブロック図である。図２１の高周波半導体増幅回路１は、バイアス生成回路３の内部構成が異なる他は、図１と同様である。   FIG. 21 is a block diagram of the high-frequency semiconductor amplifier circuit 1 according to the fourth embodiment. The high-frequency semiconductor amplifier circuit 1 of FIG. 21 is the same as that of FIG. 1 except that the internal configuration of the bias generation circuit 3 is different.

図２２は第４の実施形態によるバイアス生成回路３の内部構成の一例を示す回路図である。図２２のバイアス生成回路３は、図９と比べて、第２レプリカ回路９の内部構成が異なっている。図２２の第２レプリカ回路９は、図１８と同様に、ＦＥＴ２Ｂと、抵抗ＲB3と、キャパシタＣB3とを有し、図９の第２差動増幅回路１３、ＮＭＯＳ２およびＮＭＯＳ３は省略されている。図２２の第２レプリカ回路９の動作は、図１８の第２レプリカ回路９と同様である。   FIG. 22 is a circuit diagram showing an example of the internal configuration of the bias generation circuit 3 according to the fourth embodiment. The bias generation circuit 3 of FIG. 22 differs from that of FIG. 9 in the internal configuration of the second replica circuit 9. The second replica circuit 9 in FIG. 22 has an FET 2B, a resistor RB3, and a capacitor CB3, as in FIG. 18, and the second differential amplifier circuit 13, NMOS2, and NMOS3 in FIG. 9 are omitted. The operation of the second replica circuit 9 in FIG. 22 is the same as that of the second replica circuit 9 in FIG.

ＦＥＴ１ＡのＶds1とＦＥＴ２ＡのＶds2とは等しく、かつＶdd_int＝１．６Ｖ一定である。このため、電流源７の電源電圧はＶdd_intとしている。   Vds1 of the FET 1A is equal to Vds2 of the FET 2A, and Vdd_int = 1.6 V is constant. For this reason, the power supply voltage of the current source 7 is set to Vdd_int.

図２３は図２２のバイアス生成回路３の一具体例を示す回路図である。図２３のバイアス生成回路３は、上述したように、電流源７の電源電圧をＶdd_intとするため、図２０のバイアス生成回路３内のＶdd_biasを生成する回路部分が不要となり、図２０のバイアス生成回路３よりも簡略化できる。   FIG. 23 is a circuit diagram showing a specific example of the bias generation circuit 3 of FIG. As described above, since the power supply voltage of the current source 7 is set to Vdd_int, the bias generation circuit 3 of FIG. 23 does not need a circuit part for generating Vdd_bias in the bias generation circuit 3 of FIG. The circuit 3 can be simplified.

このように、第４の実施形態によれば、第１の実施形態よりも、バイアス生成回路３の回路規模を縮小できる。   As described above, according to the fourth embodiment, the circuit size of the bias generation circuit 3 can be reduced as compared with the first embodiment.

上述した第１〜第４の実施形態をまとめると、図２４のようになる。図２４では、第１および第２の実施形態が採用する第２レプリカ回路９をType-Aと表記し、第３および第４の実施形態が採用する簡略化された第２レプリカ回路９をType-Bと表記している。図２４中の「−」は、任意（don't care）であることを示している。   FIG. 24 summarizes the first to fourth embodiments described above. In FIG. 24, the second replica circuit 9 employed in the first and second embodiments is denoted as Type-A, and the simplified second replica circuit 9 employed in the third and fourth embodiments is referred to as Type-A. It is written as -B. "-" In FIG. 24 indicates that the information is optional (don't care).

第１〜第４の実施形態に共通の特徴は、ＦＥＴ１Ａのゲート電圧ＶB1がＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1より小さいことである。これは、ＦＥＴ１ＡをＶth＜ＶB1＜Ｖgs2の範囲で動作させることを意味する。これにより、Ｇm／Ｉdsを大きく設定できる。   A feature common to the first to fourth embodiments is that the gate voltage VB1 of the FET 1A is lower than the drain-source voltage Vds1 of the FET 1A. This means that the FET 1A operates in the range of Vth <VB1 <Vgs2. Thereby, Gm / Ids can be set large.

第１の実施形態と第４の実施形態は、ＦＥＴ１ＡとＦＥＴ２ＡがともにＦタイプである。第２の実施形態と第３の実施形態は、ＦＥＴ１ＡがＦタイプで、ＦＥＴ２ＡがＢ−Ｓ接続タイプである。   In the first embodiment and the fourth embodiment, both the FET 1A and the FET 2A are of the F type. In the second and third embodiments, the FET 1A is of the F type and the FET 2A is of the B-S connection type.

第１の実施形態と第２の実施形態は、第２レプリカ回路９が簡略化されていないＴｙｐｅ−Ａである。第３の実施形態と第４の実施形態は、第２レプリカ回路９が簡略化されているＴｙｐｅ−Ｂである。   The first and second embodiments are Type-A in which the second replica circuit 9 is not simplified. The third and fourth embodiments are Type-B in which the second replica circuit 9 is simplified.

図２４に示すように、第１の実施形態の主要な変形例としてＭａｉｎ１が、それ以外の変形例としてｓｕｂ１−１、ｓｕｂ１−２、ｓｕｂ１−３がある。Ｍａｉｎ１は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶdd_int／２を出力するか否かも任意である。ｓｕｂ１−１は、Ｍａｉｎ１に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ１−２は、ｓｕｂ１−１に対して、Ｔox1＝Ｔox2かつＬg1＝Ｌg2の条件と、Ｖds1＝Ｖds2の条件とを付加したものである。ｓｕｂ１−３は、Ｍａｉｎ１に対して、ソフトスタート回路６内に抵抗Ｒ２とＣ４を付加したものである。   As shown in FIG. 24, Main1 is a main modified example of the first embodiment, and sub1-1, sub1-2, and sub1-3 are other modified examples. Main1 has an arbitrary gate oxide film thickness and gate length of the FET1A and the FET2A, an arbitrary drain-source voltage Vds1 of the FET1A, and whether or not to add the resistors R2 and C4 in the soft start circuit 6. Yes, whether to output Vdd_int / 2 from the power supply circuit 4 is optional. In sub1-1, Vds1 is set to Main1 so that Gm is maximized. Sub1-2 is obtained by adding a condition of Tox1 = Tox2 and Lg1 = Lg2 and a condition of Vds1 = Vds2 to sub1-1. The sub1-3 is obtained by adding resistors R2 and C4 in the soft start circuit 6 to Main1.

第１の実施形態におけるすべての変形例において、ＦＥＴ１ＡとＦＥＴ２Ａは微細構造であるため、ノイズＮＦが良好になり、ＦＥＴ１ＡとＦＥＴ２ＡのドレインコンダクタンスＧdが大きくても、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1を最適化できる。   In all the modifications of the first embodiment, since the FET 1A and the FET 2A have a fine structure, the noise NF is improved, and even if the drain conductance Gd of the FET 1A and the FET 2A is large, the drain-source voltage Vds1 of the FET 1A is reduced. Can be optimized.

図２４に示すように、第２の実施形態の主要な変形例としてＭａｉｎ２が、それ以外の変形例としてｓｕｂ２−１、ｓｕｂ２−２がある。Ｍａｉｎ２は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であるが、Ｔox1＜Ｔox2かつＬg1＜Ｌg2であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であるが、Ｖds1＜Ｖds2であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶref2（＝０．８Ｖ）を出力するか否かも任意である。ｓｕｂ２−１は、Ｍａｉｎ２に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ２−２は、Ｍａｉｎ２に対して、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を付加したものである。   As shown in FIG. 24, Main2 is a main modified example of the second embodiment, and sub2-1 and sub2-2 are other modified examples. Main2 is such that Tox1 <Tox2 and Lg1 <Lg2, although the gate oxide film thickness and gate length of FET1A and FET2A are arbitrary, and the drain-source voltage Vds1 of FET1A is also arbitrary, but Vds1 <Vds2. Whether to add the resistors R2 and C4 in the soft start circuit 6 is optional, and whether to output Vref2 (= 0.8 V) from the power supply circuit 4 is also optional. In sub2-1, Vds1 is set so that Gm becomes maximum with respect to Main2. The sub2-2 is obtained by adding a resistor R2 and a capacitor C4 in the soft start circuit 6 to Main2.

第２の実施形態におけるすべての変形例において、ノイズ指数ＮＦは第１の実施形態よりも若干劣化するおそれはあるが、Ｖds2が大きくなるため、線形性は改善する。   In all the modifications of the second embodiment, the noise figure NF may be slightly deteriorated as compared with the first embodiment, but the linearity is improved because Vds2 is increased.

図２４に示すように、第３の実施形態の主要な変形例としてＭａｉｎ３が、それ以外の変形例としてｓｕｂ３−１、ｓｕｂ３−２がある。Ｍａｉｎ３は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であるが、Ｔox1＜Ｔox2かつＬg1＜Ｌg2であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であるが、Ｖds1＜Ｖds2であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶref2（＝０．８Ｖ）を出力するか否かも任意である。ｓｕｂ３−１は、Ｍａｉｎ３に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ３−２は、Ｍａｉｎ３に対して、ソフトスタート回路６内に抵抗Ｒ２とキャパシタＣ４を付加したものである。   As shown in FIG. 24, Main3 is a main modified example of the third embodiment, and sub3-1 and sub3-2 are other modified examples. Main3 is such that Tox1 <Tox2 and Lg1 <Lg2, although the gate oxide film thickness and gate length of FET1A and FET2A are arbitrary, and the drain-source voltage Vds1 of FET1A is also arbitrary, but Vds1 <Vds2. Whether to add the resistors R2 and C4 in the soft start circuit 6 is optional, and whether to output Vref2 (= 0.8 V) from the power supply circuit 4 is also optional. In sub3-1, Vds1 is set to Main3 so that Gm is maximized. The sub3-2 is obtained by adding a resistor R2 and a capacitor C4 in the soft start circuit 6 to the main3.

第３の実施形態におけるすべての変形例において、ノイズ指数ＮＦは第１の実施形態よりも若干劣化するおそれはあるが、Ｖds2が大きくなるため、線形性は改善する。また、第２レプリカ回路９を簡略化するため、回路規模を縮小できる。   In all the modifications of the third embodiment, the noise figure NF may be slightly degraded as compared with the first embodiment, but the linearity is improved because Vds2 increases. Further, since the second replica circuit 9 is simplified, the circuit scale can be reduced.

図２４に示すように、第４の実施形態の主要な変形例としてＭａｉｎ４が、それ以外の変形例としてｓｕｂ４−１、ｓｕｂ４−２、ｓｕｂ４−３がある。Ｍａｉｎ４は、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長は任意であるが、Ｔox1＝Ｔox2かつＬg1＝Ｌg2であり、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1も任意であり、ソフトスタート回路６内の抵抗Ｒ２とＣ４を付加するか否かも任意であり、電源回路４からＶdd_int／２を出力するか否かも任意である。ｓｕｂ４−１は、Ｍａｉｎ４に対して、Ｇmが最大になるようにＶds1を設定したものである。ｓｕｂ４−２は、Ｍａｉｎ４に対して、ソフトスタート回路６内に抵抗Ｒ２とＣ４を付加したものである。ｓｕｂ４−３は、Ｍａｉｎ４に対して、ＦＥＴ１ＡとＦＥＴ２Ａのゲート酸化膜厚とゲート長の大小関係を任意とし、Ｖds1とＶds2の大小関係も任意とし、ソフトスタート回路６内に抵抗Ｒ２とＣ４を付加したものである。   As shown in FIG. 24, Main4 is a main modified example of the fourth embodiment, and sub4-1, sub4-2, and sub4-3 are other modified examples. Main 4 is such that the gate oxide film thickness and gate length of the FET 1A and the FET 2A are arbitrary, but Tox1 = Tox2 and Lg1 = Lg2, the drain-source voltage Vds1 of the FET 1A is also arbitrary, and the resistance in the soft start circuit 6 Whether to add R2 and C4 is optional, and whether to output Vdd_int / 2 from the power supply circuit 4 is also optional. The sub4-1 sets Vds1 with respect to Main4 so that Gm is maximized. Sub4-2 is obtained by adding resistors R2 and C4 in the soft start circuit 6 to Main4. The sub4-3 makes the magnitude relationship between the gate oxide film thickness and the gate length of the FET1A and the FET2A arbitrary with respect to the Main4, makes the magnitude relationship between Vds1 and Vds2 arbitrary, and adds resistors R2 and C4 in the soft start circuit 6. It was done.

第４の実施形態におけるすべての変形例において、ＦＥＴ１ＡとＦＥＴ２Ａは微細構造であるため、ノイズＮＦが良好になり、ＦＥＴ１ＡとＦＥＴ２ＡのドレインコンダクタンスＧdが大きくても、ＦＥＴ１Ａのドレイン−ソース間電圧Ｖds1を最適化できる。また、第２レプリカ回路９を簡略化するため、回路規模を縮小できる。   In all the modifications of the fourth embodiment, since the FET 1A and the FET 2A have a fine structure, the noise NF is improved, and the drain-source voltage Vds1 of the FET 1A is increased even if the drain conductance Gd of the FET 1A and the FET 2A is large. Can be optimized. Further, since the second replica circuit 9 is simplified, the circuit scale can be reduced.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１ 高周波半導体増幅回路、２ カスコード増幅回路、３ バイアス生成回路、４ 電源回路、５ イネーブル制御回路、６ ソフトスタート回路、７ 電流源、８ 第１レプリカ回路、９ 第２レプリカ回路、１１ インバータ、１２ 第１差動増幅回路、１３ 第２差動増幅回路、１４ スタートアップ回路、１５ バンドギャップリファレンス回路、１６ 第３差動増幅回路、１７ 第４差動増幅回路、２１ ポリシリコンゲート、２２
ドレイン配線、２３ ソース配線、２４ ゲート配線、２５ コンタクト REFERENCE SIGNS LIST 1 high-frequency semiconductor amplifier circuit, 2 cascode amplifier circuit, 3 bias generation circuit, 4 power supply circuit, 5 enable control circuit, 6 soft start circuit, 7 current source, 8 first replica circuit, 9 second replica circuit, 11 inverter, 12 1st differential amplifier circuit, 13 2nd differential amplifier circuit, 14 startup circuit, 15 band gap reference circuit, 16 3rd differential amplifier circuit, 17 4th differential amplifier circuit, 21 polysilicon gate, 22
Drain wiring, 23 source wiring, 24 gate wiring, 25 contacts

Claims (4)

ＳＯＩ（Silicon On Insulator）基板上に配置され、ソース接地の第１トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続される第２トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲート電圧、前記第２トランジスタのゲート電圧、および前記第２トランジスタのドレイン用の第１電圧を生成するバイアス生成回路と、を備え、
前記バイアス生成回路は、
前記第１トランジスタとカレントミラー回路を構成する第３トランジスタと、
前記第２トランジスタとカレントミラー回路を構成する第４トランジスタと、
前記第１電圧と、前記第１トランジスタのゲート電圧よりも大きい固定電圧である第２電圧とを生成する電源回路と、
前記第３トランジスタのドレイン電圧が前記第２電圧に一致するように負帰還制御を行う第１差動増幅回路と、を備え、
前記第３トランジスタのドレイン−ソース間電流と、前記第４トランジスタのドレイン−ソース間電流とは等しい、高周波半導体増幅回路。 A source-grounded first transistor disposed on an SOI (Silicon On Insulator) substrate;
A second transistor disposed on the SOI substrate and cascode-connected to the first transistor;
A bias generation circuit disposed on the SOI substrate and configured to generate a gate voltage of the first transistor, a gate voltage of the second transistor, and a first voltage for a drain of the second transistor;
The bias generation circuit includes:
A third transistor forming a current mirror circuit with the first transistor,
A fourth transistor forming a current mirror circuit with the second transistor;
A power supply circuit that generates the first voltage and a second voltage that is a fixed voltage higher than a gate voltage of the first transistor;
A first differential amplifier circuit that performs negative feedback control so that a drain voltage of the third transistor matches the second voltage.
A high-frequency semiconductor amplifier circuit, wherein a drain-source current of the third transistor is equal to a drain-source current of the fourth transistor. 前記第４トランジスタのソース電圧が前記第２電圧に一致するように負帰還制御を行う第２差動増幅回路を備える、請求項１に記載の高周波半導体増幅回路。   The high-frequency semiconductor amplifier circuit according to claim 1, further comprising a second differential amplifier circuit that performs negative feedback control so that a source voltage of the fourth transistor matches the second voltage. 前記第３トランジスタおよび第４トランジスタのボディはフローティング状態である、請求項１または２に記載の高周波半導体増幅回路。   3. The high-frequency semiconductor amplifier circuit according to claim 1, wherein the bodies of the third transistor and the fourth transistor are in a floating state. 前記第３トランジスタのボディはフローティング状態であり、
前記第４トランジスタのボディは、前記第４トランジスタのソースに接続されている、請求項１に記載の高周波半導体増幅回路。 The body of the third transistor is in a floating state,
2. The high-frequency semiconductor amplifier circuit according to claim 1, wherein a body of said fourth transistor is connected to a source of said fourth transistor.
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