JP2019212755A - Stiffener and electronic device - Google Patents
Stiffener and electronic device Download PDFInfo
- Publication number
- JP2019212755A JP2019212755A JP2018107657A JP2018107657A JP2019212755A JP 2019212755 A JP2019212755 A JP 2019212755A JP 2018107657 A JP2018107657 A JP 2018107657A JP 2018107657 A JP2018107657 A JP 2018107657A JP 2019212755 A JP2019212755 A JP 2019212755A
- Authority
- JP
- Japan
- Prior art keywords
- stiffener
- circuit board
- electrode layer
- capacitor
- heat sink
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
Description
本発明は、スティフナ及び電子装置に関する。 The present invention relates to a stiffener and an electronic device.
半導体デバイスを用いた電子装置に関し、例えば、ヒートシンクとプリント基板との間に、LSI(Large Scale Integration)チップパッケージを実装したインターポーザ基板を挟み込む構造を採用したものが知られている。この構造では、例えば、バネ付きボルトがヒートシンクからプリント基板の裏面に貫通され、先端がプリント基板の裏面でナットに螺合されることで、ヒートシンクとプリント基板とが連結される。 As an electronic apparatus using a semiconductor device, for example, an apparatus using a structure in which an interposer substrate on which an LSI (Large Scale Integration) chip package is mounted is sandwiched between a heat sink and a printed board is known. In this structure, for example, a spring-loaded bolt is penetrated from the heat sink to the back surface of the printed circuit board, and the tip is screwed to a nut on the back surface of the printed circuit board, thereby connecting the heat sink and the printed circuit board.
また、半導体デバイスを用いた電子装置に関し、電源安定化等の観点から、半導体パッケージ基板に薄膜キャパシタ(Thin Film Capacitor;TFC)を内蔵する技術が知られている。 In addition, regarding an electronic apparatus using a semiconductor device, a technique of incorporating a thin film capacitor (TFC) in a semiconductor package substrate is known from the viewpoint of power supply stabilization and the like.
ヒートシンクは、例えば、発熱する半導体デバイス上に設けられ、その過熱を抑える。ヒートシンクを安定に固定するため、例えば、表面に半導体デバイスが実装された回路基板の裏面に、平板状のスティフナが設けられる場合がある。一方、性能向上の観点から、表面に半導体デバイスが実装された回路基板の裏面には、コンデンサが実装される場合がある。しかし、回路基板の裏面に平板状のスティフナが設けられると、コンデンサの配置場所が制限されてしまい、十分な性能向上が図れないことが起こり得る。 The heat sink is provided on, for example, a semiconductor device that generates heat, and suppresses overheating. In order to stably fix the heat sink, for example, a flat stiffener may be provided on the back surface of the circuit board on which the semiconductor device is mounted on the front surface. On the other hand, from the viewpoint of improving performance, a capacitor may be mounted on the back surface of the circuit board on which the semiconductor device is mounted on the front surface. However, if a plate-like stiffener is provided on the back surface of the circuit board, the location of the capacitor is limited, and sufficient performance improvement may not be achieved.
1つの側面では、本発明は、高性能の電子装置を得ることのできるスティフナを実現することを目的とする。
また、1つの側面では、本発明は、スティフナを用いた高性能の電子装置を実現することを目的とする。
In one aspect, an object of the present invention is to realize a stiffener capable of obtaining a high-performance electronic device.
In one aspect, an object of the present invention is to realize a high-performance electronic device using a stiffener.
1つの態様では、ヒートシンクが連結される連結部を有する基板と、前記基板上に設けられた絶縁層と、前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第1面に設けられた第1電極層と、前記誘電体層の前記第1面とは反対の第2面に設けられた第2電極層とを有するキャパシタとを含むスティフナが提供される。 In one aspect, a substrate having a connecting portion to which a heat sink is connected, an insulating layer provided on the substrate, a dielectric layer provided in the insulating layer, and a first surface of the dielectric layer A stiffener is provided that includes a capacitor having a first electrode layer provided and a second electrode layer provided on a second surface opposite to the first surface of the dielectric layer.
また、1つの態様では、回路基板と、前記回路基板上に実装された半導体デバイスと、前記半導体デバイス上に設けられ、前記半導体デバイスと熱的に接続されたヒートシンクと、前記回路基板下の、前記半導体デバイスと対向する領域に設けられ、前記ヒートシンクと連結されたスティフナとを含み、前記スティフナは、前記ヒートシンクが連結された連結部を有する基板と、前記基板の、前記回路基板との対向面上に設けられた絶縁層と、前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第1面に設けられ前記回路基板と電気的に接続された第1電極層と、前記誘電体層の前記第1面とは反対の第2面に設けられ前記回路基板と電気的に接続された第2電極層とを有するキャパシタとを含む電子装置が提供される。 Also, in one aspect, a circuit board, a semiconductor device mounted on the circuit board, a heat sink provided on the semiconductor device and thermally connected to the semiconductor device, and under the circuit board, A stiffener provided in a region facing the semiconductor device and connected to the heat sink; the stiffener having a connecting portion to which the heat sink is connected; and a surface of the substrate facing the circuit board An insulating layer provided thereon; a dielectric layer provided in the insulating layer; a first electrode layer provided on a first surface of the dielectric layer and electrically connected to the circuit board; There is provided an electronic device including a capacitor having a second electrode layer provided on a second surface opposite to the first surface of a dielectric layer and electrically connected to the circuit board.
1つの側面では、高性能の電子装置を得ることのできるスティフナが実現される。
また、1つの側面では、スティフナを用いた高性能の電子装置が実現される。
In one aspect, a stiffener capable of obtaining a high performance electronic device is realized.
In one aspect, a high-performance electronic device using a stiffener is realized.
まず、スティフナを用いた電子装置の例について説明する。
図1は電子装置の第1の例を示す図である。図1(A)には、スティフナを用いた電子装置の一例の要部断面図を模式的に示している。図1(B)には、スティフナ側から見た電子装置の一例の要部平面図を模式的に示している。
First, an example of an electronic device using a stiffener will be described.
FIG. 1 is a diagram illustrating a first example of an electronic device. FIG. 1A schematically illustrates a cross-sectional view of main parts of an example of an electronic device using a stiffener. FIG. 1B schematically shows a plan view of the main part of an example of the electronic device viewed from the stiffener side.
図1(A)及び図1(B)に示す電子装置100Aは、回路基板110、半導体デバイス120、リッド(又はヒートスプレッダ)130、ヒートシンク140、スティフナ150A、ロッド160、及びコンデンサ170を含む。尚、電子装置100Aをマザーボードと称する場合もある。
An
回路基板110には、例えば、プリント基板が用いられる。回路基板110は、マザーボード、ドーターボード、インターポーザ等、各種用途で使用される。回路基板110の一方の面(表面)110a及び他方の面(裏面)110b並びに内部には、図示しない導体パターン(配線、ビア、端子等)が設けられる。電子装置100Aでは、回路基板110に設けられた導体パターンに、半導体デバイス120及びコンデンサ170が電気的に接続される。
For example, a printed circuit board is used as the
半導体デバイス120は、図1(A)に示すように、パッケージ基板121、パッケージ基板121の一方の面(表面)121aに複数の半田ボール等のバンプ123を用いて実装された半導体チップ122を含む。パッケージ基板121と半導体チップ122との間には、アンダーフィル126が充填される。パッケージ基板121の表面121aには、半導体チップ122のほか、チップコンデンサ等の電子部品125が実装されてもよい。半導体デバイス120は、パッケージ基板121の他方の面(裏面)121bに設けられた複数の半田ボール等のバンプ124を用いて回路基板110の表面110aに実装され、回路基板110の導体パターンと電気的に接続される。
As shown in FIG. 1A, the
回路基板110の表面110aには、半導体デバイス120のほか、他の半導体デバイス、半導体チップ、チップ部品といった各種電子部品が実装されてもよい。
リッド130は、図1(A)に示すように、半導体デバイス120のパッケージ基板121の表面121aに実装された半導体チップ122を覆うように、パッケージ基板121上に設けられる。リッド130は、接着剤180を用いてパッケージ基板121の表面121aに接着される。半導体チップ122とリッド130の内面との間には、サーマルシート、サーマルグリース、導電性ペースト等の熱界面材料(Thermal Interface Material;TIM)190が介在される。リッド130には、銅(Cu)、アルミニウム(Al)等、熱伝導性の良好な材料が用いられる。リッド130は、TIM190を介して、半導体デバイス120と熱的に接続される。
In addition to the
As shown in FIG. 1A, the
ヒートシンク140は、図1(A)に示すように、リッド130上に設けられる。ヒートシンク140とリッド130との間には、TIMが設けられてもよい。図1(A)に示すように、電子装置100Aには、半導体デバイス120及びリッド130を包含するような平面サイズを有する比較的大型のヒートシンク140が用いられる。ヒートシンク140には、図1(A)に示すように、複数のフィン141、例えば、針状、板状、波板状といった各種形状のフィン141が設けられる。ヒートシンク140には、銅、アルミニウム等、熱伝導性の良好な材料が用いられる。ヒートシンク140は、TIM190及びリッド130(並びにリッド130との間にTIMが設けられる場合にはそのTIM)を介して、半導体デバイス120と熱的に接続される。
The
スティフナ150Aは、図1(A)及び図1(B)に示すように、回路基板110の裏面110bに設けられる。スティフナ150Aには、一定の剛性を有する材料が用いられる。例えば、スティフナ150Aには、ステンレス(SUS)、銅、アルミニウム等、回路基板110よりも剛性の高い材料が用いられる。図1(A)及び図1(B)に示すように、電子装置100Aには、回路基板110の表面110aに実装される半導体デバイス120(その実装領域)を包含するような平面サイズを有する比較的大型の平板状のスティフナ150Aが用いられる。
The
ロッド160は、図1(A)に示すように、ヒートシンク140とスティフナ150Aとを連結する。ロッド160は、例えば、ヒートシンク140及び回路基板110を貫通し、一端部が図1(A)に示すようにヒートシンク140に係止され、他端部が図1(A)及び図1(B)に示すようにスティフナ150Aのコーナー部に設けられた連結部150aに螺合や嵌合等の手段で固定される。
As shown in FIG. 1A, the
コンデンサ170は、図1(A)及び図1(B)に示すように、回路基板110の裏面110bに複数実装される。コンデンサ170には、例えば、チップコンデンサが用いられる。コンデンサ170は、回路基板110の裏面110bの、スティフナ150Aよりも外側の領域に、縦横に整列されて実装され、回路基板110の導体パターンと電気的に接続される。コンデンサ170は、例えば、バイパスコンデンサ(デカップリングコンデンサ)として機能するように設けられる。
A plurality of
例えば、電子装置100Aでは、電源ノイズの低減等、PI(Power Integrity)の観点から、図1(A)及び図1(B)に示すように、回路基板110の裏面110bにコンデンサ170が実装される。一方、半導体デバイス120の過熱を抑えるヒートシンク140を安定に固定するため、回路基板110の裏面110bには、比較的大型の平板状のスティフナ150Aが設けられる。
For example, in the
このような比較的大型の平板状のスティフナ150Aを用いると、ロッド160をそれぞれ回路基板110の裏面110bでナットのような比較的小型の部材と連結する手法を採用した場合に比べ、ヒートシンク140を安定に固定することができる。また、ナットのような比較的小型の部材を用いた場合、その部材及びヒートシンク140の平面サイズの違いから、それらの間に挟まれる回路基板110及び半導体デバイス120に剪断力が発生する。このような剪断力が発生すると、バンプ123群やバンプ124群に亀裂や破断等の損傷が発生する恐れがある。これに対し、比較的大型の平板状のスティフナ150Aを用いると、そのスティフナ150Aとヒートシンク140との間に挟まれる回路基板110及び半導体デバイス120に発生する剪断力が抑えられる。これにより、バンプ123群やバンプ124群の損傷を抑えることができる。
When such a relatively large plate-shaped
しかし、比較的大型の平板状のスティフナ150Aが回路基板110の裏面110bに設けられると、電子装置100Aの性能向上のために設けるコンデンサ170を、スティフナ150Aよりも外側に配置しなければならなくなる。そのため、コンデンサ170と半導体デバイス120との間の距離が長くなる。コンデンサ170と半導体デバイス120との距離が長くなると、例えばコンデンサ170がバイパスコンデンサとして設けられる場合、インダクタンス成分の影響が大きくなり、電源ノイズの低減が十分に図れないことが起こり得る。このように電子装置100Aでは、回路基板110の裏面110bに比較的大型の平板状のスティフナ150Aが設けられることで、コンデンサ170による十分な性能向上が図れない場合がある。
However, when the relatively large
図2は電子装置の第2の例を示す図である。図2(A)には、スティフナを用いた電子装置の一例の要部断面図を模式的に示している。図2(B)には、スティフナ側から見た電子装置の一例の要部平面図を模式的に示している。 FIG. 2 is a diagram illustrating a second example of the electronic apparatus. FIG. 2A schematically illustrates a cross-sectional view of a main part of an example of an electronic device using a stiffener. FIG. 2B schematically shows a plan view of a main part of an example of the electronic device viewed from the stiffener side.
図2(A)及び図2(B)に示す電子装置100Bは、回路基板110の表面110aに実装された半導体デバイス120と対向する領域に開口部151を有する平面ロ字形状のスティフナ150Bが、回路基板110の裏面110bに設けられた構成を有する。ヒートシンク140は、平面ロ字形状のスティフナ150Bのコーナー部に設けられた連結部150bに螺合や嵌合等の手段で固定されるロッド160によって、スティフナ150Bと連結される。第2の例の電子装置100Bは、このような構成を有している点で、上記第1の例の電子装置100Aと相違する。尚、電子装置100Bをマザーボードと称する場合もある。
The
電子装置100Bでは、回路基板110の裏面110bに、平面ロ字形状のスティフナ150Bが設けられることで、半導体デバイス120の直下の、スティフナ150Bの開口部151内の領域に、コンデンサ170を設けることができる。電子装置100Bでは、半導体デバイス120の直下にコンデンサ170を設けることができるため、コンデンサ170と半導体デバイス120との間の長距離化が抑えられる。そのため、例えばコンデンサ170がバイパスコンデンサとして設けられる場合、コンデンサ170による電源ノイズの低減効果を高めることができる。
In the electronic device 100 </ b> B, the
しかし、電子装置100Bでは、平面ロ字形状のスティフナ150Bに一定の剛性、例えば開口部151を有しない平板状の上記スティフナ150Aと同等の剛性を持たせるために、そのスティフナ150Bの厚みを比較的厚くすることを要する場合がある。スティフナ150Bが厚くなると、電子装置100Bを別の電子機器に搭載する際に、その電子機器の筐体、ラック、スロット等とスティフナ150Bとを干渉させないようなスペースが確保されなければならなくなる。そのため、電子機器に搭載する電子装置100Bの配置や個数が制限されたり、電子装置100Bを搭載する電子機器が大型化したりすることが起こり得る。
However, in the
また、平面ロ字形状のスティフナ150Bを用いる場合には、ヒートシンク140を固定する際、スティフナ150Bとヒートシンク140との間に、図2(A)に太矢印で示すような力Fが働く。即ち、ロッド160をそれぞれ回路基板110の裏面110bでナットのような比較的小型の部材と連結する手法を採用した場合と同様に、スティフナ150Bとヒートシンク140との間に挟まれる回路基板110及び半導体デバイス120に剪断力が発生する。その結果、バンプ123群やバンプ124群に亀裂や破断等の損傷が発生する恐れがある。
Further, in the case where the flat square
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用する。
[第1の実施の形態]
図3及び図4は第1の実施の形態に係る電子装置の一例を示す図である。図3には、スティフナを用いた電子装置の一例の要部断面図を模式的に示している。図4には、スティフナ側から見た電子装置の一例の要部平面図を模式的に示している。
In view of the above points, the following configuration is adopted here as an embodiment.
[First Embodiment]
3 and 4 are diagrams illustrating an example of the electronic apparatus according to the first embodiment. FIG. 3 is a schematic cross-sectional view of a main part of an example of an electronic device using a stiffener. FIG. 4 schematically shows a plan view of the main part of an example of the electronic device viewed from the stiffener side.
図3及び図4に示す電子装置1は、回路基板10、半導体デバイス20、リッド(又はヒートスプレッダ)30、ヒートシンク40、スティフナ50、及びロッド60を含む。尚、電子装置1をマザーボードと称する場合もある。
The
回路基板10には、例えば、プリント基板が用いられる。回路基板10は、マザーボード、ドーターボード、インターポーザ等、各種用途で使用される。回路基板10の一方の面(表面)10a及び他方の面(裏面)10b並びに内部には、図示しない導体パターン(配線、ビア、端子等)が設けられる。回路基板10に設けられた導体パターンに、半導体デバイス20が電気的に接続される。
As the
半導体デバイス20は、図3に示すように、パッケージ基板21、パッケージ基板21の一方の面(表面)21aに複数の半田ボール等のバンプ23を用いて実装された半導体チップ22を含む。パッケージ基板21と半導体チップ22との間には、アンダーフィル26が充填される。パッケージ基板21の表面21aには、半導体チップ22のほか、抵抗、コンデンサ、インダクタ等の電子部品25が実装されてもよい。半導体デバイス20は、パッケージ基板21の他方の面(裏面)21bに設けられた複数の半田ボール等のバンプ24を用いて回路基板10の表面10aに実装され、回路基板10の導体パターンと電気的に接続される。回路基板10の表面10aには、半導体デバイス20と共に、他の半導体デバイス、半導体チップ、チップ部品といった各種電子部品が実装されてもよい。半導体デバイス20には、例えば、ASIC(Application Specific Integrated Circuit)が用いられる。
As shown in FIG. 3, the
リッド30は、図3に示すように、半導体デバイス20のパッケージ基板21の表面21aに実装された半導体チップ22を覆うように、パッケージ基板21上に設けられる。リッド30は、接着剤80を用いてパッケージ基板21の表面21aに接着される。半導体チップ22とリッド30の内面との間には、サーマルシート、サーマルグリース、導電性ペースト等のTIM90が介在される。リッド30には、銅、アルミニウム等、熱伝導性の良好な材料が用いられる。リッド30は、TIM90を介して、半導体デバイス20と熱的に接続される。
As shown in FIG. 3, the
ヒートシンク40は、図3に示すように、リッド30上に設けられる。ヒートシンク40とリッド30との間には、TIMが設けられてもよい。図3に示すように、電子装置1には、半導体デバイス20及びリッド30を包含するような平面サイズを有するヒートシンク40が用いられる。ヒートシンク40には、図3に示すように、複数のフィン41、例えば、針状、板状、波板状といった各種形状のフィン41が設けられる。ヒートシンク40として、フィン41を有しない平板状のものが用いられてもよい。ヒートシンク40には、銅、アルミニウム等、熱伝導性の良好な材料が用いられる。ヒートシンク40は、TIM90及びリッド30(並びにリッド30との間にTIMが設けられる場合にはそのTIM)を介して、半導体デバイス20と熱的に接続される。
As shown in FIG. 3, the
スティフナ50は、図3及び図4に示すように、回路基板10の裏面10bに設けられる。スティフナ50の詳細については後述する。
ロッド60は、図3に示すように、ヒートシンク40とスティフナ50とを連結する。ロッド60は、例えば、ヒートシンク40及び回路基板10を貫通し、一端部が図3に示すようにヒートシンク40に係止され、他端部(先端部)が図3及び図4に示すようにスティフナ50のコーナー部に設けられた連結部50aに螺合や嵌合等の手段によって固定される。尚、ロッド60は、回路基板10を貫通し、一端部がヒートシンク40に接続され、他端部がスティフナ50に接続され、ヒートシンク40とスティフナ50とを連結してその状態を保持することができればよい。ロッド60とヒートシンク40及びスティフナ50との接続は、上記のような係止、或いは螺合や嵌合といった手段に限定されるものではない。
As shown in FIGS. 3 and 4, the
As shown in FIG. 3, the
例えば、ロッド60が螺合されるスティフナ50の連結部50aは、次の図5に示すような構成とすることができる。
図5は第1の実施の形態に係るスティフナの連結部の構成例を示す図である。図5(A)には、スティフナの一例の要部断面図を模式的に示し、図5(B)には、スティフナの一例の要部平面図を模式的に示している。尚、図5(A)は、図3のX部のスティフナの拡大断面図であり、図5(B)のL5−L5断面図である。
For example, the connecting
FIG. 5 is a diagram showing a configuration example of the stiffener connection portion according to the first embodiment. FIG. 5A schematically shows a cross-sectional view of the main part of an example of a stiffener, and FIG. 5B schematically shows a plan view of the main part of an example of a stiffener. FIG. 5A is an enlarged cross-sectional view of the stiffener at the portion X in FIG. 3, and is a cross-sectional view taken along line L5-L5 in FIG.
例えば、ロッド60としてボルトが用いられる場合、スティフナ50の連結部50aには、図5に示すように、ロッド60(ボルト)の先端部が螺合される孔50aaが設けられる。この場合、スティフナ50の孔50aa及びロッド60の先端部には、対応するネジ山及びネジ溝が施され、孔50aaにロッド60の先端部が螺合されることで、ロッド60がスティフナ50に固定される。一端部がヒートシンク40に係止されるロッド60の先端部がスティフナ50の孔50aaに螺合されることで、ヒートシンク40とスティフナ50とがロッド60で連結される。
For example, when a bolt is used as the
ロッド60には、一端部にそれを係止するヒートシンク40との間に介在されるようにバネが設けられた、いわゆるバネ付きボルトが用いられてもよい。ロッド60にバネ付きボルトが用いられることで、孔50aaへの螺合時には、ヒートシンク40がバネに付勢されてスティフナ50側に押し付けられ、また、ヒートシンク40のスティフナ50への過剰な締め付けが抑えられる。
The
続いて、電子装置1に用いられるスティフナ50について、上記図3〜図5、並びに次の図6を参照し、より詳細に説明する。
図6は第1の実施の形態に係るスティフナの一例を示す図である。図6には、スティフナの一例の要部断面図を模式的に示している。
Next, the
FIG. 6 is a diagram illustrating an example of a stiffener according to the first embodiment. FIG. 6 schematically shows a cross-sectional view of the main part of an example of the stiffener.
図6(及び上記図3〜図5)に示すように、電子装置1のスティフナ50は、基板51と、基板51上に設けられた絶縁層52と、絶縁層52内に設けられたキャパシタ53とを有する。
As shown in FIG. 6 (and FIGS. 3 to 5 above), the
基板51には、一定の剛性を有する平板状の基板が用いられる。例えば、基板51には、ステンレス、銅、アルミニウム等、回路基板10よりも剛性の高い基板が用いられる。図3及び図4に示すように、電子装置1には、回路基板10の表面10aに実装される半導体デバイス20(その実装領域)を包含するような平面サイズを有する平板状の基板51が用いられる。
As the
絶縁層52は、キャパシタ53の上側を覆う絶縁膜52bと、キャパシタ53の下側を覆う絶縁膜52cとを含む。絶縁層52には、各種絶縁材料が用いられる。例えば、絶縁層52には、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものが用いられる。絶縁層52には、図6に示すように、その表層(絶縁膜52b上)に設けられた保護膜52aが含まれてもよい。例えば、保護膜52aには、ソルダレジスト等の材料が用いられる。
The insulating
キャパシタ53は、絶縁層52内に設けられる。キャパシタ53は、薄膜キャパシタ層やTFC層とも称される。キャパシタ53は、誘電体層53aと、誘電体層53aの一方の面(表面)53aaに設けられた電極層53bと、誘電体層53aの他方の面(裏面)53abに設けられた電極層53cとを有する。
The
誘電体層53aには、各種誘電体材料が用いられる。例えば、誘電体層53aには、セラミック材料が用いられる。誘電体層53aのセラミック材料としては、チタン酸バリウム(BaTiO3;BTO)等の各種高誘電体材料が用いられる。誘電体層53aのセラミック材料としては、BTOにストロンチウム(Sr)を添加したチタン酸バリウムストロンチウム(BaxSr1−xTiO3;BSTO)、チタン酸ストロンチウム(SrTiO3;STO)、チタン酸ジルコン酸鉛(Pb(Zr,Ti)O3;PZT)、ランタン(La)を添加したPZT(PLZT)等の高誘電体材料が用いられてもよい。誘電体層53aの厚さは、例えば1μm〜3μmとされる。
Various dielectric materials are used for the
電極層53b及び電極層53cには、各種導体材料が用いられる。例えば、電極層53b及び電極層53cには、金属材料が用いられる。電極層53b及び電極層53cの金属材料としては、銅、ニッケル(Ni)等を用いることができる。例えば、電極層53bにニッケルが用いられ、電極層53cに銅が用いられる。ニッケルが用いられた電極層53b上には、図6に示すように、電極層53bのニッケルよりも抵抗率の低い銅等の材料を用いた導体層53dが設けられてもよい。例えば、ニッケルが用いられた電極層53b(及び銅が用いられた導体層53d)はグランド電位(GND)とされ、銅が用いられた電極層53cは電源電位(VDD)とされる。電極層53b及び電極層53cの厚さはそれぞれ、例えば15μm〜30μmとされる。
Various conductor materials are used for the
電極層53b及び電極層53cは、それぞれ所定の平面形状とされる。例えば、電極層53b及び電極層53cには、それぞれ所定の領域に開口部53eが設けられる。図6には、一方の電極層53b及びその上の導体層53dと、他方の電極層53cとのうち、電極層53b及び導体層53dに設けられた開口部53eのみを図示している。
The
キャパシタ53が設けられる絶縁層52内には、電極層53bと電気的に接続されるビア54b、及び電極層53cと電気的に接続されるビア54cとが設けられる。ビア54bは、キャパシタ53の上側(誘電体層53aの表面53aa側)を覆う絶縁膜52bを貫通し、誘電体層53aの表面53aa側の電極層53b又はその上に設けられた導体層53d(図6の例では導体層53d)に接続される。ビア54cは、キャパシタ53の上側(誘電体層53aの表面53aa側)を覆う絶縁膜52b及び誘電体層53aを貫通し、誘電体層53aの裏面53ab側の電極層53cに接続される。ビア54b及びビア54cには、各種導体材料、例えば、銅等の金属材料が用いられる。
In the insulating
スティフナ50には、ビア54b及びビア54cの各々と接続された端子55b及び端子55cが設けられる。端子55bは、ビア54bを通じて電極層53bと電気的に接続され、端子55cは、ビア54cを通じて電極層53cと電気的に接続される。例えば、端子55bは、グランド端子として用いられ、端子55cは、電源端子として用いられる。
The
スティフナ50には、電極層53b及び電極層53cのいずれとも電気的に接続されない端子55aが設けられてもよい。例えば、端子55aは、電気回路の一部として機能しないダミー端子として用いられてもよいし、信号が入力又は出力される信号端子として用いられてもよい。
The
図6には、電極層53b及び電極層53cと電気的に接続されない端子55aを有し、端子55b及び端子55c並びに端子55aが露出するように保護膜52aが設けられたスティフナ50の一部を図示している。端子55b及び端子55c並びに端子55aには、各種導体材料、例えば、銅等の金属材料が用いられる。
FIG. 6 shows a part of the
図6に示すように、端子55b及び端子55c並びに端子55aの上には、それぞれ半田ボール等のバンプ56が設けられる。例えば、バンプ56群は、スティフナ50上にBGA(Ball Grid Array)型に配置され、スティフナ50には、バンプ56群がこのような配置となるように、端子55b及び端子55c並びに端子55aが設けられる。
As shown in FIG. 6, bumps 56 such as solder balls are provided on the
図3に示すように、スティフナ50は、回路基板10の裏面10bに設けられ、スティフナ50に設けられたバンプ56群は、回路基板10に設けられた導体パターンと電気的に接続される。ヒートシンク40とロッド60で連結されたスティフナ50は、キャパシタ53が、その電極層53b及び電極層53cと電気的に接続されたバンプ56群を通じて、回路基板10(その導体パターン)と電気的に接続される。回路基板10と電気的に接続されるキャパシタ53の、誘電体層53aとそれを挟んで対向する電極層53b及び電極層53cの部位とが、コンデンサとして機能する。スティフナ50は、コンデンサ機能内蔵スティフナと言うことができる。
As shown in FIG. 3, the
上記のような構成を有する電子装置1によれば、平板状のスティフナ50を用い、そのキャパシタ53を利用して、半導体デバイス20の直下(回路基板10の裏面10b)にコンデンサを配置することができる。これにより、コンデンサによる電気的な性能の向上を図ることができる。
According to the
また、上記電子装置1によれば、半導体デバイス20の実装領域を包含するような平面サイズを有する平板状のスティフナ50が用いられることで、ロッド60によるヒートシンク40との連結に伴う剪断力の発生を抑えることができる。これにより、バンプ23群やバンプ24群に亀裂や破断等の損傷が発生することを抑えることができる。
Further, according to the
また、平板状のスティフナ50は、ヒートシンク40を安定に固定することができる。スティフナ50では、ヒートシンク40の大きさに応じた平面サイズを採用することができ、放熱性の高い大型のヒートシンク40であっても安定に固定することができる。
Moreover, the
また、スティフナ50では、ヒートシンク40の安定な固定のために、必ずしもその厚みを厚くすることを要しない。そのため、電子装置1を別の電子機器に搭載する際の、その筐体、ラック、スロット等との干渉、電子機器に搭載する電子装置1の配置や個数の制限、電子装置1を搭載する電子機器の大型化を抑えることができる。
Further, in the
また、回路基板10の裏面10bの、スティフナ50よりも外側の領域に、半導体デバイス、半導体チップ、チップ部品(抵抗、インダクタ、カップリングコンデンサ等)といった各種電子部品を実装し、電子装置1の更なる高性能化を図ることも可能である。
In addition, various electronic components such as a semiconductor device, a semiconductor chip, and chip components (such as a resistor, an inductor, and a coupling capacitor) are mounted on the
第1の実施の形態によれば、電気的、機械的、熱的な性能に優れる、高性能の電子装置1を得ることのできるスティフナ50が実現される。また、そのようなスティフナ50を用いた高性能の電子装置1が実現される。
According to the first embodiment, the
次に、スティフナ50の形成方法について説明する。
図7〜図10は第1の実施の形態に係るスティフナの形成方法の第1の例を示す図である。図7(A)〜図7(C)、図8(A)〜図8(C)、図9(A)〜図9(C)、並びに図10(A)及び図10(B)にはそれぞれ、スティフナ形成の第1の例の各工程の要部断面図を模式的に示している。
Next, a method for forming the
7 to 10 are views showing a first example of the stiffener forming method according to the first embodiment. 7A to FIG. 7C, FIG. 8A to FIG. 8C, FIG. 9A to FIG. 9C, and FIG. 10A and FIG. Each of them schematically shows a cross-sectional view of the main part of each step of the first example of stiffener formation.
まず、図7(A)に示すような、誘電体層53aとそれを挟む電極層53b及び電極層53cとを有するキャパシタ53が準備される。
キャパシタ53は、例えば、次のような方法を用いて形成される。即ち、キャパシタ53の形成では、電極層53bとなる導体材料、例えばニッケルの上に、誘電体層53aとなるBTO等の高誘電体材料が形成され、その上に、電極層53cとなる導体材料、例えば銅が形成される。ここで、BTO等の高誘電体材料は、例えば、電極層53b上に焼結形成され、その上に電極層53cが被覆形成される。このように高誘電体材料が焼結形成される場合、その下地となる電極層53bに、焼結時の温度に対して熱的に安定な導体材料が用いられる。このような熱的安定性に更にコストや製造容易性等も加味されて、下地となる電極層53bには、例えばニッケルが用いられる。一方、高誘電体材料の焼結後にその上に形成される電極層53cには、電極層53bのような熱的安定性の制約がないため、例えば抵抗率の低い銅が用いられる。
First, as shown in FIG. 7A, a
The
例えばこのような方法により、誘電体層53a並びに電極層53b及び電極層53cにそれぞれ所定の材料が用いられたキャパシタ53が形成され、準備される。尚、キャパシタ53は、市販のものを入手して準備されてもよい。
For example, the
次いで、図7(B)に示すように、キャパシタ53が、ベース材200上にセパレータ210を用いて貼付される。キャパシタ53は、その電極層53c側をベース材200に向けて貼付される。ベース材200は、後述のようにキャパシタ53から分離されるまでの間、キャパシタ53及びその上に形成される構造体を安定に保持することができるものであれば、その材質は特に限定されない。例えば、ベース材200には、金属基板、セラミック基板、ガラス基板、樹脂基板、半導体基板等、各種基板が用いられる。セパレータ210は、後述のようにベース材200がキャパシタ53から分離されるまでの間、キャパシタ53及びその上に形成される構造体をベース材200上に保持し、その後、ベース材200の分離が可能なものであれば、その材質は特に限定されない。例えば、セパレータ210には、ペースト状、シート状、フィルム状等の各種樹脂材料が用いられる。
Next, as illustrated in FIG. 7B, the
キャパシタ53の電極層53cは、図7(B)に示すようなベース材200への貼付前に、所定のパターン形状となるようにパターニングされてもよい。その場合、パターニングは、電極層53c上に形成した所定のパターン形状のレジストをマスクとするウェットエッチングによって行われる。パターニング後、レジストは除去される。例えば、このようなパターニングにより、電極層53cの所定の位置に開口部が設けられたキャパシタ53を形成する。電極層53cがパターニングされたキャパシタ53を、その電極層53c側をベース材200に向けて、図7(B)のようにセパレータ210を介してベース材200上に貼付してもよい。
The
次いで、図7(C)に示すように、ベース材200上にセパレータ210を介して貼付されたキャパシタ53の電極層53b上に、導体層53dが形成される。導体層53dには、電極層53bの導体材料よりも抵抗率の低い導体材料が用いられる。例えば、電極層53bにニッケルが用いられる場合、導体層53dには銅が用いられる。導体層53dは、例えば、無電解メッキ若しくは電解メッキ、又はそれら両方によって形成される。導体層53dは、メッキ法のほか、スパッタ法等を用いて形成されてもよい。
Next, as shown in FIG. 7C, a
次いで、図8(A)に示すように、キャパシタ53の電極層53b及びその上の導体層53dが、所定のパターン形状となるようにパターニングされる。パターニングは、導体層53d上に形成した所定のパターン形状のレジストをマスクとするウェットエッチングによって行われる。パターニング後、レジストは除去される。例えば、このようなパターニングにより、電極層53b及びその上の導体層53dの所定の位置に、開口部53eが形成される。
Next, as shown in FIG. 8A, the
次いで、図8(B)に示すように、ベース材200上のキャパシタ53の、パターニング後の電極層53b及び導体層53dの側を覆うように、絶縁膜52b(上記絶縁層52の一部)が形成される。例えば、キャパシタ53の電極層53b側に、エポキシ樹脂等が用いられた絶縁膜52bが熱圧着により積層される。或いは、エポキシ樹脂等の樹脂材料がスピンコート法等で塗布されて絶縁膜52bが形成される。
Next, as shown in FIG. 8B, the insulating
次いで、図8(C)に示すように、キャパシタ53の電極層53b上に設けられた導体層53dに通じる開口部57b、及びキャパシタ53の電極層53cに通じる開口部57cが形成される。例えば、絶縁膜52bに対するレーザー加工により、開口部57b及び開口部57cが形成される。
Next, as illustrated in FIG. 8C, an
次いで、図9(A)に示すように、絶縁膜52bに形成された開口部57b内及び開口部57c内に、それぞれビア54b及びビア54cが形成され、更に絶縁膜52b上に、ビア54b及びビア54cにそれぞれ接続される端子55b及び端子55cが形成される。絶縁膜52b上には、図9(A)に示すように、端子55b及び端子55cと共に、端子55aが形成される。ビア54b及びビア54c、端子55b及び端子55c並びに端子55aは、例えば、いずれも銅を用いて形成され、無電解メッキ若しくは電解メッキ、又はそれら両方によって形成される。
Next, as shown in FIG. 9A, a via 54b and a via 54c are formed in the
次いで、図9(B)に示すように、端子55b及び端子55c並びに端子55aが形成された絶縁膜52b上に、端子55b及び端子55c並びに端子55aの各一部が露出するように保護膜52a(上記絶縁層52の一部)が形成される。
Next, as shown in FIG. 9B, the
次いで、上記のようにしてキャパシタ53上に絶縁膜52b、ビア54b及びビア54c、端子55b及び端子55c並びに端子55a、保護膜52aが形成された構造体2が、図9(C)に示すように、ベース材200及びセパレータ210から分離される。
Next, as shown in FIG. 9C, the
次いで、分離された構造体2が、図10(A)に示すように、スティフナ50の基板51上に、絶縁膜52c(上記絶縁層52の一部)を介して貼付される。例えば、構造体2と基板51とが、エポキシ樹脂等を用いた絶縁膜52cを介在させた状態で、熱圧着により積層される。
Next, the separated
次いで、図10(B)に示すように、保護膜52aから露出する端子55b及び端子55c並びに端子55aの上に、それぞれ半田ボール等のバンプ56が搭載される。
以上、第1の例に示すような方法により、絶縁層52内にキャパシタ53を有し、その誘電体層53aを挟む電極層53b,53cに電気的に接続されたビア54b,54c及び端子55b,55cを有するスティフナ50が形成される。
Next, as shown in FIG. 10B, bumps 56 such as solder balls are mounted on the
As described above, by the method as shown in the first example, the
尚、スティフナ50として、図10(A)に示すようなバンプ56群の形成前の状態のものが得られてもよいし、図10(B)に示すようなバンプ56群の形成後の状態のものが得られてもよい。
The
上記スティフナ50の形成においては、図8(B)及び図8(C)の例に従い、絶縁層の形成並びにビア及びその上に接続される配線の形成を複数回行い、キャパシタ53の上側に多層配線構造を形成してもよい。また、図9(B)の工程では、基板51上に多層配線構造を形成しておき、その上に構造体2を貼付してもよい。
In the formation of the
スティフナ50は、次の図11及び図12に示すような方法を用いて形成することもできる。
図11及び図12は第1の実施の形態に係るスティフナの形成方法の第2の例を示す図である。図11(A)〜図11(C)、並びに図12(A)及び図12(B)にはそれぞれ、スティフナ形成の第2の例の各工程の要部断面図を模式的に示している。
The
11 and 12 are diagrams showing a second example of the stiffener forming method according to the first embodiment. 11 (A) to 11 (C) and FIGS. 12 (A) and 12 (B) each schematically show a cross-sectional view of the main part of each step of the second example of stiffener formation. .
この例では、まず図11(A)に示すように、準備されたキャパシタ53、又は、準備され更に電極層53cがパターニングされたキャパシタ53が、スティフナ50の基板51上に、絶縁膜52c(上記絶縁層52の一部)を介して貼付される。キャパシタ53の貼付は、上記図10(A)の例に従って行うことができる。
In this example, first, as shown in FIG. 11A, the
次いで、図11(B)に示すように、キャパシタ53の電極層53b上に、導体層53dが形成される。導体層53dの形成は、上記図7(C)の例に従って行うことができる。
Next, as illustrated in FIG. 11B, the
次いで、図11(C)に示すように、キャパシタ53の電極層53b及びその上の導体層53dが、所定のパターン形状となるように、例えば所定の位置に開口部53eを有するように、パターニングされる。電極層53b及び導体層53dのパターニングは、上記図8(A)の例に従って行うことができる。
Next, as shown in FIG. 11C, patterning is performed so that the
次いで、図12(A)に示すように、キャパシタ53の、パターニング後の電極層53b及び導体層53dの側を覆うように、絶縁膜52b(上記絶縁層52の一部)が形成される。絶縁膜52bの形成は、上記図8(B)の例に従って行うことができる。
Next, as shown in FIG. 12A, an insulating
次いで、図12(B)に示すように、絶縁膜52b内にビア54b及びビア54cが形成され、絶縁膜52b上に端子55b及び端子55c並びに端子55a、更に保護膜52aが形成される。ビア54b及びビア54c、端子55b及び端子55c並びに端子55a、保護膜52aの形成は、上記図8(C)、図9(A)及び図9(B)の例に従って行うことができる。
Next, as shown in FIG. 12B, a via 54b and a via 54c are formed in the insulating
その後、上記図10(B)の例に従い、保護膜52aから露出する端子55b及び端子55c並びに端子55aの上に、それぞれ半田ボール等のバンプ56が搭載され、スティフナ50が形成される。
Thereafter, in accordance with the example of FIG. 10B, bumps 56 such as solder balls are respectively mounted on the
尚、図12(B)に示すようなバンプ56群の形成前の状態のものがスティフナ50として得られてもよい。
以上、第2の例に示すような方法により、スティフナ50が形成されてもよい。第2の例に示す方法では、上記第1の例で述べたベース材200及びセパレータ210の使用を省略することができる。
Note that a state before the formation of the
As described above, the
尚、回路基板10にキャパシタを内蔵し、いわゆるキャパシタ内蔵回路基板を形成することも可能である。但し、キャパシタ内蔵回路基板では、キャパシタを除く回路基板部分の配線形成工程や積層工程又はビルドアップ工程における歩留まり低下のリスクがある所に、比較的高価なキャパシタを内蔵するため、歩留まり低下によるコストへの影響が大きい。これに対し、上記スティフナ50では、平板状の基板51上に、キャパシタ53及びそれとの電気接続構造(ビア54b,54c及び端子55a,55b,55c)が形成される。そのため、キャパシタ53及びそれとの電気接続構造の形成以外の歩留まり低下の要因を極力排除することができ、歩留まり低下によるコストの増大を効果的に抑えることができる。
It is also possible to incorporate a capacitor in the
次に、電子装置1の組み立て方法について説明する。
図13は第1の実施の形態に係る電子装置の組み立て方法の第1の例を示す図である。図13(A)〜図13(C)にはそれぞれ、電子装置組み立ての第1の例の各工程の要部断面図を模式的に示している。
Next, a method for assembling the
FIG. 13 is a diagram illustrating a first example of an electronic device assembling method according to the first embodiment. FIGS. 13A to 13C each schematically show a cross-sectional view of the main part of each step of the first example of assembling the electronic device.
電子装置1の組み立てでは、まず図13(A)に示すように、回路基板10の裏面10bにスティフナ50が実装される。スティフナ50は、そのキャパシタ53が設けられている面側に搭載されているバンプ56群を用いて、回路基板10の裏面10bに接合される。例えば、スティフナ50と回路基板10との位置合わせが行われ、半田ボールで形成されたバンプ56群のリフローが行われることで、スティフナ50と回路基板10との接合が行われる。
In assembling the
次いで、例えば図13(B)に示すように、回路基板10の表面10aに、リッド30が設けられた半導体デバイス20が実装される。半導体デバイス20は、パッケージ基板21上に、バンプ23群を用いて半導体チップ22が実装され、更に他の電子部品25が実装されることで、形成される。リッド30は、半導体チップ22上にTIM90を介して設けられ、パッケージ基板21上に接着剤80を用いて接着される。このようにリッド30が設けられた半導体デバイス20が、そのパッケージ基板21に搭載されたバンプ24群を用いて、裏面10bにスティフナ50が接合された回路基板10の表面10aに接合される。例えば、回路基板10と半導体デバイス20との位置合わせが行われ、半田ボールで形成されたバンプ24群のリフローが行われることで、回路基板10と半導体デバイス20との接合が行われる。
Next, for example, as illustrated in FIG. 13B, the
次いで、例えば図13(C)に示すように、ロッド60を用いてヒートシンク40がスティフナ50と連結される。ヒートシンク40は、リッド30上に設けられる。ロッド60は、ヒートシンク40及び回路基板10に挿通され、その先端部がスティフナ50の連結部50aに螺合や嵌合等の手段で固定される。これにより、ヒートシンク40とスティフナ50とがロッド60によって連結される。
Next, for example, as shown in FIG. 13C, the
例えば、図13(A)〜図13(C)に示すような方法によって、電子装置1が組み立てられる。
また、電子装置1は、次の図14に示すような方法によって組み立てられてもよい。
For example, the
Further, the
図14は第1の実施の形態に係る電子装置の組み立て方法の第2の例を示す図である。図14(A)〜図14(C)にはそれぞれ、電子装置組み立ての第2の例の各工程の要部断面図を模式的に示している。 FIG. 14 is a diagram illustrating a second example of the electronic device assembling method according to the first embodiment. FIGS. 14A to 14C each schematically show a cross-sectional view of the main part of each step of the second example of assembling the electronic device.
この例では、上記図13(A)に示したような回路基板10の裏面10bへのスティフナ50の実装後、図14(A)に示すように、ロッド60が回路基板10に挿通され、その先端部がスティフナ50の連結部50aに螺合や嵌合等の手段で固定される。
In this example, after the
その後、図14(B)に示すように、回路基板10の表面10aに、リッド30が設けられた半導体デバイス20が実装され、図14(C)に示すように、ヒートシンク40がロッド60に取り付けられる。これにより、ヒートシンク40とスティフナ50とがロッド60によって連結される。
14B, the
例えば、上記図13(A)の工程後、図14(A)〜図14(C)に示すような工程が実施されることで、電子装置1が組み立てられてもよい。
次に、スティフナ50と回路基板10との接続の例について説明する。
For example, the
Next, an example of connection between the
図15は第1の実施の形態に係るスティフナと回路基板との接続の一例を示す図である。図15には、接続されたスティフナ及び回路基板の一例の要部断面図を模式的に示している。 FIG. 15 is a diagram illustrating an example of the connection between the stiffener and the circuit board according to the first embodiment. FIG. 15 schematically shows a cross-sectional view of the main part of an example of the connected stiffener and circuit board.
電子装置1において、スティフナ50のキャパシタ53は、例えば、バイパスコンデンサ(デカップリングコンデンサ)として用いられる。
この場合、キャパシタ53の電極層53bとビア54bを介して電気的に接続された端子55bが、バンプ56を通じて、回路基板10のグランド電位(GND)とされる導体パターン11と電気的に接続される。導体パターン11の一例として、図15には、グランドプレーン層11a、ビア11b及び端子11cを含む導体パターン11を図示している。
In the
In this case, the terminal 55b electrically connected to the
更に、キャパシタ53の電極層53cとビア54cを介して電気的に接続された端子55cが、バンプ56を通じて、回路基板10の電源電位(VDD)とされる導体パターン12(VDD)と電気的に接続される。導体パターン12の一例として、図15には、グランドプレーン層12a、ビア12b及び端子12cを含む導体パターン12を図示している。
Furthermore, the terminal 55c electrically connected to the
例えばこのように回路基板10と接続されるスティフナ50に設けられたキャパシタ53の、誘電体層53aとそれを挟む電極層53b及び電極層53cとが、バイパスコンデンサとして機能する。これにより、回路基板10に供給される電源のノイズ成分(電源ノイズ)を低減し、回路基板10に実装される半導体デバイス20及び他の電子部品への電源ノイズの侵入を抑え、半導体デバイス20等の安定な動作を実現することができる。キャパシタ53を有するスティフナ50を上記のように接続することで、回路基板10に実装される半導体デバイス20等を安定に動作させることのできる高性能の電子装置1を実現することができる。
For example, the
また、スティフナ50には、例えば、図15に示すような、キャパシタ53の電極層53b及び電極層53cと電気的に接続されない端子55aが設けられる。端子55aは、バンプ56を介して回路基板10の導体パターン13と接続される。導体パターン13の一例として、図15には、グランド電位とも電源電位ともされない端子13cを含む導体パターン13を図示している。
Further, the
この図15に示す例のように、電子装置1において、スティフナ50には、端子55b及び端子55cと共に、電気的に分離された端子55aが設けられ、回路基板10には、端子11c及び端子12cと共に、電気的に分離された端子13cが設けられてもよい。この場合、スティフナ50に設けられる端子55b,55c,55aの端子群と、回路基板10に設けられる端子11c,12c,13cの端子群とは、互いに対応するグリッドアレイ配置とされる。
As in the example shown in FIG. 15, in the
このようにスティフナ50及び回路基板10に設けられる端子群が、互いに対応するグリッドアレイ配置とされると、それらの間のバンプ56群にかかる荷重の均一化が図られる。例えば、回路基板10にスティフナ50を実装する際にバンプ56群にかかる荷重や、ロッド60を用いてヒートシンク40とスティフナ50とを連結する際にバンプ56群にかかる荷重が均一化される。これにより、バンプ56群の一部に対して局所的に過剰な力が加わって亀裂や破断等の損傷が発生することを抑えることが可能になる。
If the
また、平板状のスティフナ50を用いることで、例えば平面ロ字形状のスティフナ(図2)を用いる場合に比べ、ロッド60でヒートシンク40と連結される際の剪断力の発生を抑え、バンプ24群にかかる荷重を均一化し、それらの損傷を抑えることが可能になる。
Further, by using the plate-
スティフナ50と回路基板10との接続は、次の図16に示すように行われてもよい。
図16は第1の実施の形態に係るスティフナと回路基板との接続の変形例を示す図である。図16(A)及び図16(B)にはそれぞれ、接続されたスティフナ及び回路基板の一例の要部断面図を模式的に示している。
The
FIG. 16 is a view showing a modification of the connection between the stiffener and the circuit board according to the first embodiment. FIGS. 16A and 16B schematically show a cross-sectional view of main parts of an example of the connected stiffener and the circuit board, respectively.
例えば図16(A)に示すように、スティフナ50の端子55b及び端子55cから電気的に分離された端子55aと、回路基板10の端子11c及び端子12cから電気的に分離された端子13cとを、バンプ56で接合しない構成が採用されてもよい。
For example, as shown in FIG. 16A, a
また、例えば図16(B)に示すように、スティフナ50に端子55aを設けず、回路基板10に端子13cを設けない構成が採用されてもよい。
スティフナ50と回路基板10との間に介在されるバンプ56群について、それらにかかる荷重の不均一化が抑えられる場合には、スティフナ50と回路基板10とを、この図16(A)又は図16(B)に示すように接続してもよい。
For example, as shown in FIG. 16B, a configuration in which the
In the case where the unevenness of the load applied to the
尚、以上の説明では、スティフナ50と回路基板10とを半田ボールで形成されたバンプ56群を用いて接続する例を示したが、スティフナ50と回路基板10との接続は、このようなボール状のバンプ56のような突起電極群によるものには限定されない。例えば、スティフナ50上に、絶縁層52の表面から突出するピラー状又はポスト状の突起電極群を設け、それらを用いてスティフナ50と回路基板10とを接続することもできる。
In the above description, an example in which the
また、絶縁層とそれを貫通する弾性導体カラム群とを有する接続部材を用い、スティフナ50とヒートシンク40との連結時の荷重を利用した圧接によって各弾性導体カラムの上下方向の導通を実現し、スティフナ50と回路基板10とを接続することもできる。
Further, using a connecting member having an insulating layer and a group of elastic conductor columns penetrating the insulating layer, the vertical conduction of each elastic conductor column is realized by pressure contact using a load at the time of coupling the
[第2の実施の形態]
図17は第2の実施の形態に係る電子装置の一例を示す図である。図17には、スティフナを用いた電子装置の一例の要部断面図を模式的に示している。
[Second Embodiment]
FIG. 17 is a diagram illustrating an example of an electronic apparatus according to the second embodiment. FIG. 17 schematically illustrates a cross-sectional view of a main part of an example of an electronic device using a stiffener.
図17に示す電子装置1Bは、スティフナ50とヒートシンク40とを連結するロッド60の所定の位置に設けられたナット320を有する。この場合、電子装置1Bのロッド60には、ナット320が螺合可能なボルトが用いられる。電子装置1Bは、このような点で、上記第1の実施の形態で述べた電子装置1と相違する。
The
ナット320は、回路基板10に挿通されて先端部がスティフナ50の連結部50aに固定されたロッド60の、回路基板10の表面10aの位置に固定される。ナット320が設けられることで、回路基板10とその裏面10bに接合されたスティフナ50との間の位置の変動、即ち回路基板10とスティフナ50との間のギャップの変動が抑えられる。
The
図18は第2の実施の形態に係る電子装置の組み立て方法の一例を示す図である。図18(A)〜図18(C)にはそれぞれ、電子装置組み立ての一例の各工程の要部断面図を模式的に示している。 FIG. 18 is a diagram illustrating an example of an electronic device assembling method according to the second embodiment. FIGS. 18A to 18C each schematically show a cross-sectional view of the main part of each step of an example of assembling the electronic device.
この例では、上記図13(A)に示したような回路基板10の裏面10bへのスティフナ50の接合後、図18(A)に示すように、ロッド60が回路基板10に挿通され、その先端部がスティフナ50の連結部50aに固定される。更に、図18(A)に示すように、そのロッド60にナット320が螺合されて取り付けられ、回路基板10の表面10aの位置に固定される。これにより、スティフナ50は、バンプ56群で回路基板10の裏面10bに接合されて固定されると共に、ロッド60及びそれに取り付けられたナット320によって、回路基板10との接合が保持されるように固定される。
In this example, after the
その後、図18(B)に示すように、回路基板10の表面10aに、リッド30が設けられた半導体デバイス20が実装され、図18(C)に示すように、ヒートシンク40がロッド60に取り付けられる。これにより、ヒートシンク40とスティフナ50とがロッド60によって連結される。
Then, as shown in FIG. 18B, the
例えば、上記図13(A)の工程後、図18(A)〜図18(C)に示すような工程が実施されることで、電子装置1Bが組み立てられる。
[第3の実施の形態]
以上述べたような電子装置1,1B等は、各種電子機器(電子装置とも称する)に搭載することができる。例えば、コンピュータ(パーソナルコンピュータ、スーパーコンピュータ、サーバ等)、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。
For example, after the step of FIG. 13A, the steps shown in FIGS. 18A to 18C are performed to assemble the
[Third Embodiment]
The
図19は第3の実施の形態に係る電子機器について説明する図である。図19には、電子機器を模式的に示している。
図19に示すように、例えば、上記第1の実施の形態で述べたような電子装置1(図3)が、各種電子機器400の筐体410の内部に搭載(内蔵)される。尚、電子装置1は、電子機器400が備えるラックやスロットに収容されてもよい。
FIG. 19 is a diagram for explaining an electronic apparatus according to the third embodiment. FIG. 19 schematically shows an electronic device.
As shown in FIG. 19, for example, the electronic device 1 (FIG. 3) as described in the first embodiment is mounted (built in) inside the
電子装置1では、キャパシタ53を有するスティフナ50が用いられ、そのスティフナ50に、ロッド60でヒートシンク40が連結される。スティフナ50のキャパシタ53は、ロッド60で連結されるスティフナ50とヒートシンク40との間に挟まれる回路基板10と、バンプ56群を通じて電気的に接続される。例えば、スティフナ50のキャパシタ53は、回路基板10の電源電位とされる導体パターン及びグランド電位とされる導体パターンと電気的に接続され、電源ノイズを低減するバイパスコンデンサとして用いられる。
In the
キャパシタ53を有するスティフナ50を用いることで、半導体デバイス20の直下にコンデンサを配置し、電子装置1の電気的な性能を向上させることが可能になる。また、平板状のスティフナ50を用いることで、ロッド60でヒートシンク40と連結される際の剪断力の発生を抑え、バンプ23群やバンプ24群の損傷を抑えることが可能になるほか、放熱性の高い大型のヒートシンク40も安定に固定することが可能になる。スティフナ50は、ヒートシンク40の安定な固定のために、必ずしもその厚みを厚くすることを要しないため、電子装置1を電子機器400に搭載する際の、その筐体410等との干渉、配置や個数の制限、電子機器400の大型化を抑えることが可能になる。
By using the
キャパシタ53を有するスティフナ50により、電気的、機械的、熱的な性能に優れる、高性能の電子装置1が実現され、そのような電子装置1を搭載した高性能の電子機器400が実現される。
The
ここでは、電子装置1を搭載する電子機器400を例に示したが、電子装置1B等も同様に、各種電子機器に搭載することができる。
Here, the
1,1B,100A,100B 電子装置
2 構造体
10,110 回路基板
10a,21a,53aa,110a,121a 表面
10b,21b,53ab,110b,121b 裏面
11,12,13 導体パターン
11a,12a グランドプレーン層
11b,12b,54b,54c ビア
11c,12c,13c,55a,55b,55c 端子
20,120 半導体デバイス
21,121 パッケージ基板
22,122 半導体チップ
23,24,56,123,124 バンプ
25,125 電子部品
26,126 アンダーフィル
30,130 リッド
40,140 ヒートシンク
41,141 フィン
50,150A,150B スティフナ
50a,150a,150b 連結部
50aa 孔
51 基板
52 絶縁層
52a 保護膜
52b,52c 絶縁膜
53 キャパシタ
53a 誘電体層
53b,53c 電極層
53d 導体層
53e,57b,57c,151 開口部
60,160 ロッド
80,180 接着剤
90,190 TIM
170 コンデンサ
200 ベース材
210 セパレータ
320 ナット
400 電子機器
410 筐体
1, 1B, 100A,
170
Claims (8)
前記基板上に設けられた絶縁層と、
前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第1面に設けられた第1電極層と、前記誘電体層の前記第1面とは反対の第2面に設けられた第2電極層とを有するキャパシタと
を含むことを特徴とするスティフナ。 A substrate having a connecting portion to which a heat sink is connected;
An insulating layer provided on the substrate;
Provided in the insulating layer, provided on a dielectric layer, a first electrode layer provided on the first surface of the dielectric layer, and a second surface opposite to the first surface of the dielectric layer. And a capacitor having a second electrode layer.
前記絶縁層の前記表面に設けられ、前記第2電極層と電気的に接続された第2端子と
を含むことを特徴とする請求項1に記載のスティフナ。 A first terminal provided on a surface of the insulating layer opposite to the substrate side and electrically connected to the first electrode layer;
The stiffener according to claim 1, further comprising: a second terminal provided on the surface of the insulating layer and electrically connected to the second electrode layer.
前記第2端子は、前記絶縁層の前記表面から突出する第2突起電極を含むことを特徴とする請求項2に記載のスティフナ。 The first terminal includes a first protruding electrode protruding from the surface of the insulating layer,
The stiffener according to claim 2, wherein the second terminal includes a second protruding electrode protruding from the surface of the insulating layer.
前記第1端子は、前記絶縁層内に設けられた第1ビアを通じて前記第1電極層と電気的に接続され、
前記第2端子は、前記絶縁層内に設けられ前記第1電極層を非接触で貫通し前記誘電体層を貫通する第2ビアを通じて前記第2電極層と電気的に接続されることを特徴とする請求項2又は3に記載のスティフナ。 The first electrode layer and the second electrode layer are respectively provided on the surface side and the substrate side with the dielectric layer interposed therebetween,
The first terminal is electrically connected to the first electrode layer through a first via provided in the insulating layer,
The second terminal is electrically connected to the second electrode layer through a second via provided in the insulating layer and penetrating the first electrode layer in a non-contact manner and penetrating the dielectric layer. The stiffener according to claim 2 or 3.
前記回路基板上に実装された半導体デバイスと、
前記半導体デバイス上に設けられ、前記半導体デバイスと熱的に接続されたヒートシンクと、
前記回路基板下の、前記半導体デバイスと対向する領域に設けられ、前記ヒートシンクと連結されたスティフナと
を含み、
前記スティフナは、
前記ヒートシンクが連結された連結部を有する基板と、
前記基板の、前記回路基板との対向面上に設けられた絶縁層と、
前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第1面に設けられ前記回路基板と電気的に接続された第1電極層と、前記誘電体層の前記第1面とは反対の第2面に設けられ前記回路基板と電気的に接続された第2電極層とを有するキャパシタと
を含むことを特徴とする電子装置。 A circuit board;
A semiconductor device mounted on the circuit board;
A heat sink provided on the semiconductor device and thermally connected to the semiconductor device;
A stiffener provided in a region facing the semiconductor device under the circuit board and connected to the heat sink;
The stiffener is
A substrate having a connecting portion to which the heat sink is connected;
An insulating layer provided on a surface of the substrate facing the circuit board;
A dielectric layer provided in the insulating layer; a first electrode layer provided on a first surface of the dielectric layer and electrically connected to the circuit board; and the first surface of the dielectric layer; And a capacitor having a second electrode layer provided on the opposite second surface and electrically connected to the circuit board.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018107657A JP2019212755A (en) | 2018-06-05 | 2018-06-05 | Stiffener and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018107657A JP2019212755A (en) | 2018-06-05 | 2018-06-05 | Stiffener and electronic device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019212755A true JP2019212755A (en) | 2019-12-12 |
Family
ID=68846945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018107657A Pending JP2019212755A (en) | 2018-06-05 | 2018-06-05 | Stiffener and electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2019212755A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021245949A1 (en) * | 2020-06-05 | 2021-12-09 | 日本電気株式会社 | Quantum device and quantum computer |
-
2018
- 2018-06-05 JP JP2018107657A patent/JP2019212755A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021245949A1 (en) * | 2020-06-05 | 2021-12-09 | 日本電気株式会社 | Quantum device and quantum computer |
JPWO2021245949A1 (en) * | 2020-06-05 | 2021-12-09 | ||
JP7290202B2 (en) | 2020-06-05 | 2023-06-13 | 日本電気株式会社 | Quantum devices and quantum computers |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8669477B2 (en) | Wiring substrate and method for manufacturing the same | |
JP6325605B2 (en) | Electronic component built-in substrate | |
US7889509B2 (en) | Ceramic capacitor | |
JP5756515B2 (en) | Chip component built-in resin multilayer substrate and manufacturing method thereof | |
US9917042B2 (en) | 2.5D microelectronic assembly and method with circuit structure formed on carrier | |
KR20080076241A (en) | Printed circuit board having electronic component and method for manufacturing thereof | |
EP1387403A2 (en) | Semiconductor packaging | |
US8802999B2 (en) | Embedded printed circuit board and manufacturing method thereof | |
CN214256936U (en) | Module | |
JP4879276B2 (en) | 3D electronic circuit device | |
JP2003324183A (en) | Semiconductor device | |
JP2019212755A (en) | Stiffener and electronic device | |
JP2001230515A (en) | Mounting member of electronic component, method of manufacturing mounting member of electronic component, and secondary mounting structure of mounting member | |
JP2017084886A (en) | Wiring board and mounting structure of semiconductor element using the same | |
US20190215963A1 (en) | Circuit board, method of manufacturing circuit board, and electronic device | |
JP6587795B2 (en) | Circuit module | |
JP6007566B2 (en) | Component built-in wiring board and heat dissipation method of component built-in wiring board | |
US10032727B2 (en) | Electrical package including bimetal lid | |
WO2017183135A1 (en) | Circuit board, method for manufacturing circuit board, and electronic device | |
JP4904768B2 (en) | Semiconductor package | |
JP2006339293A (en) | Circuit module | |
JP2018207118A (en) | Circuit module | |
JP4514530B2 (en) | Circuit modules and precision equipment built into precision equipment | |
WO2021044675A1 (en) | Substrate, method for manufacturing substrate, and electronic device | |
KR20170083464A (en) | Printed circuit board |