JP2019144658A

JP2019144658A - Evaluation Board

Info

Publication number: JP2019144658A
Application number: JP2018026088A
Authority: JP
Inventors: 達夫弘田; Tatsuo Hirota; 博幸百武; Hiroyuki Momotake
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2018-02-16
Filing date: 2018-02-16
Publication date: 2019-08-29

Abstract

To easily and efficiently check operation of an interface unit of an evaluation object device and an evaluation board.SOLUTION: An evaluation board includes a memory, slot 101-1 to 101-n, an FPGA, and a dip switch 104. In a first period where a write signal is active, the FPGA receives data from an evaluation object device, stores it in a buffer, and writes the data in the memory. In a second period where a read signal is active, the FPGA reads out data from the memory, stores it in the buffer, transmits a read complete signal to the evaluation object device, and thereafter transmits the data to the evaluation object device. The dip switch sets adjustment time either one of first timing of starting data writing to the memory in the first period, and second timing of starting data transmission to the evaluation object device after transmission of the read complete signal. The FPGA adjusts the one of the first and second timing according to the set adjustment time.SELECTED DRAWING: Figure 1

Description

本発明の実施形態は、評価ボードに関する。 Embodiments described herein relate generally to an evaluation board.

バックプレーンを介してメインＣＰＵ（Central Processing Unit）基板からターゲット基板（例えば、スレーブＣＰＵ基板、Ｉ／Ｏ機器等の周辺基板）にアクセスするシステムにおいて、メインＣＰＵ基板とバックプレーン間のインタフェース部の動作を確認する場合、バックプレーンに対してターゲット基板を接続する必要がある。そして、メインＣＰＵ基板とターゲット基板間においてデータを送受信することによって、インタフェース部の動作確認を実行する。 Operation of the interface section between the main CPU board and the backplane in a system that accesses a target board (for example, a peripheral board such as a slave CPU board or I / O device) from a main CPU (Central Processing Unit) board via the backplane When confirming, it is necessary to connect the target board to the backplane. Then, the operation of the interface unit is confirmed by transmitting and receiving data between the main CPU board and the target board.

特開２００８−９０７７６号公報JP 2008-90776 A 特開２０１５−２０３９５３号公報JP2015-203953A

しかしながら、上記の技術においては、全てのインタフェース部の動作を確認するためには、バックプレーンに接続されるメインＣＰＵ基板の数と同じ数のターゲット基板を準備する必要があり、バックプレーンの出荷時において、全てのインタフェース部の動作を確認することは困難であり、非効率となる可能性がある。 However, in the above technology, in order to check the operation of all the interface units, it is necessary to prepare the same number of target boards as the number of main CPU boards connected to the backplane. However, it is difficult to confirm the operation of all the interface units, which may be inefficient.

実施形態の評価ボードは、メモリと、スロットと、ロジックＩＣと、第１バスと、第２バスと、ディップスイッチと、を備える。スロットは、評価対象機器が接続される。ロジックＩＣは、ライト信号がアクティブになっている第１期間内に、スロットを介して評価対象機器からデータを受信してバッファに保存し、受信したデータをメモリに書き込む書込み処理を実行する。また、ロジックＩＣは、リード信号がアクティブになっている第２期間内に、メモリからデータを読み出してバッファに保存し、読出し完了信号を評価対象機器に送信後、読み出したデータをスロットを介して評価対象機器に送信する読出し処理を実行する。第１バスは、スロットとロジックＩＣとの間でデータを転送する。第２バスは、ロジックＩＣとメモリとの間でデータを転送しかつ第１バスとは異なる。ディップスイッチは、第１期間内においてメモリへのデータの書き込みを開始する第１タイミング、および第２期間内において、読出し完了信号を送信後、評価対象機器へのデータの送信を開始する第２タイミングの少なくともいずれか一方の調整時間を設定する。さらに、ロジックＩＣは、設定された調整時間に従って、第１タイミングおよび第２タイミングの少なくとも一方を調整する。 The evaluation board according to the embodiment includes a memory, a slot, a logic IC, a first bus, a second bus, and a dip switch. An evaluation target device is connected to the slot. The logic IC receives data from the evaluation target device via the slot and stores it in the buffer within the first period in which the write signal is active, and executes a writing process for writing the received data to the memory. In addition, the logic IC reads data from the memory and stores it in the buffer within the second period in which the read signal is active, transmits the read completion signal to the evaluation target device, and then sends the read data through the slot. Read processing to be sent to the evaluation target device is executed. The first bus transfers data between the slot and the logic IC. The second bus transfers data between the logic IC and the memory and is different from the first bus. The dip switch has a first timing to start writing data to the memory within the first period, and a second timing to start transmission of data to the evaluation target device after transmitting the read completion signal within the second period. The adjustment time of at least one of is set. Further, the logic IC adjusts at least one of the first timing and the second timing according to the set adjustment time.

図１は、本実施形態にかかる評価ボードの構成の一例を示す図である。FIG. 1 is a diagram illustrating an example of a configuration of an evaluation board according to the present embodiment. 図２は、本実施形態にかかる評価ボードにおける書込み処理および読出し処理の流れの一例を説明するための図である。FIG. 2 is a diagram for explaining an example of the flow of the writing process and the reading process in the evaluation board according to the present embodiment. 図３は、本実施形態にかかる評価ボードおよび評価対象機器による書込み処理のタイミングチャートの一例を示す図である。FIG. 3 is a diagram illustrating an example of a timing chart of write processing by the evaluation board and the evaluation target device according to the present embodiment. 図４は、本実施形態にかかる評価ボードおよび評価対象機器による読出し処理のタイミングチャートの一例を示す図である。FIG. 4 is a diagram illustrating an example of a timing chart of read processing by the evaluation board and the evaluation target device according to the present embodiment.

以下、添付の図面を用いて、本実施形態にかかる評価ボードを適用した評価ボードについて説明する。 Hereinafter, an evaluation board to which the evaluation board according to the present embodiment is applied will be described with reference to the accompanying drawings.

図１は、本実施形態にかかる評価ボードの構成の一例を示す図である。図１に示すように、本実施形態にかかる評価ボード１は、複数のスロット１０１−１，１０１−２，１０１−３，．．．，１０１−ｎ（ｎは１以上の整数）と、ＦＰＧＡ（Field-Programmable Gate Array）１０２と、メモリ１０３と、ディップスイッチ１０４と、を有する。以下の説明では、複数のスロット１０１−１，１０１−２，１０１−３，．．．，１０１−ｎを区別する必要が無い場合には、スロット１０１と記載する。スロット１０１には、メインＣＰＵ（Central Processing Unit）基板等の評価対象機器２のコネクタ３が接続される。また、スロット１０１とＦＰＧＡ１０２とは、PCI-Express等のバスＢ１によって電気的に接続される。バスＢ１は、スロット１０１とＦＰＧＡ１０２との間でデータを転送する。また、ＦＰＧＡ１０２とメモリ１０３とは、バスＢ１とは異なるPCI-Express等のバスＢ２によって接続される。バスＢ２は、ＦＰＧＡ１０２とメモリ１０３との間でデータを転送する。 FIG. 1 is a diagram illustrating an example of a configuration of an evaluation board according to the present embodiment. As shown in FIG. 1, the evaluation board 1 according to the present embodiment includes a plurality of slots 101-1, 101-2, 101-3,. . . , 101-n (n is an integer of 1 or more), FPGA (Field-Programmable Gate Array) 102, memory 103, and DIP switch 104. In the following description, a plurality of slots 101-1, 101-2, 101-3,. . . , 101-n are described as slots 101 when it is not necessary to distinguish them. The slot 101 is connected to a connector 3 of an evaluation target device 2 such as a main CPU (Central Processing Unit) board. The slot 101 and the FPGA 102 are electrically connected by a bus B1 such as PCI-Express. The bus B1 transfers data between the slot 101 and the FPGA 102. The FPGA 102 and the memory 103 are connected by a bus B2 such as PCI-Express, which is different from the bus B1. The bus B2 transfers data between the FPGA 102 and the memory 103.

メモリ１０３は、ＳＲＡＭ（Static Random Access Memory）等で構成され、スロット１０１に接続される評価対象機器３と評価ボード１との間で送受信するデータを記憶する。ＦＰＧＡ１０２は、バッファ１０２ａを有する。そして、ＦＰＧＡ１０２は、バッファ１０２ａを用いて、スロット１０１を介して評価対象機器２から受信するデータのメモリ１０３への書込み処理、およびメモリ１０３からデータを読み出してスロット１０１を介して評価対象機器２に送信する読出し処理を実行するロジックＩＣ（Integrated Circuit）の一例である。 The memory 103 is configured by SRAM (Static Random Access Memory) or the like, and stores data to be transmitted and received between the evaluation target device 3 connected to the slot 101 and the evaluation board 1. The FPGA 102 has a buffer 102a. Then, the FPGA 102 uses the buffer 102 a to write the data received from the evaluation target device 2 via the slot 101 to the memory 103 and read the data from the memory 103 to the evaluation target device 2 via the slot 101. It is an example of a logic IC (Integrated Circuit) that executes a reading process to be transmitted.

具体的には、書込み処理は、ライト信号がアクティブになっている期間内に、スロット１０１を介して評価対象機器２から受信したデータをバッファ１０２ａに保存し、かつバッファ１０２ａに記憶されるデータをメモリ１０３に書き込む処理である。また、読出し処理は、リード信号がアクティブになっている期間内に、メモリ１０３からデータを読み出してバッファ１０２ａに保存し、かつデータの読み出しの完了を示す読出し完了信号を評価対象機器２に送信後、バッファ１０２ａに記憶されるデータをスロット１０１を介して評価対象機器２に送信する処理である。複数の評価対象機器２がスロット１０１に接続されている場合、ＦＰＧＡ１０２は、各スロット１０１を介して複数の評価対象機器２と送受信するデータの書込み処理および読出し処理を並行して実行する。 Specifically, in the writing process, the data received from the evaluation target device 2 via the slot 101 is stored in the buffer 102a and the data stored in the buffer 102a is stored during the period in which the write signal is active. This is a process of writing to the memory 103. Further, in the read process, data is read from the memory 103 and stored in the buffer 102a within a period in which the read signal is active, and a read completion signal indicating completion of data read is transmitted to the evaluation target device 2 In this process, data stored in the buffer 102a is transmitted to the evaluation target device 2 via the slot 101. When a plurality of evaluation target devices 2 are connected to the slot 101, the FPGA 102 executes a writing process and a reading process for data to be transmitted / received to / from the plurality of evaluation target devices 2 via each slot 101 in parallel.

また、ＦＰＧＡ１０２は、ライト信号がアクティブとなっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブとなっている期間内において、読出し完了信号を送信後、評価対象機器２へのデータの送信を開始するタイミングの少なくとも一方を、後述するディップスイッチ１０４により設定された調整時間に従って調整する。ディップスイッチ１０４は、ライト信号がアクティブとなる期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブとなる期間内において、読出し完了信号を送信後、評価対象機器２へのデータの送信を開始するタイミングの少なくとも一方の調整時間を設定する。本実施形態では、ディップスイッチ１０４は、ＦＰＧＡ１０２のクロック信号の周期単位に調整時間を設定可能である。また、ディップスイッチ１０４は、ユーザによって手動により操作可能としても良い。または、調整時間を自動的に設定することが設定されている場合には、ＦＰＧＡ１０２がディップスイッチ１０２を制御して調整時間を設定可能としても良い。 In addition, the FPGA 102 evaluates the timing after starting the writing of data to the memory 103 during the period in which the write signal is active, and after the read completion signal is transmitted in the period in which the read signal is active. At least one of the timings at which data transmission to the device 2 is started is adjusted according to an adjustment time set by a dip switch 104 described later. The dip switch 104 transmits a read completion signal to the evaluation target device 2 after transmitting a read completion signal within a period when the write signal is active and within a period when the read signal is active. An adjustment time of at least one of timings at which data transmission is started is set. In the present embodiment, the DIP switch 104 can set the adjustment time in units of the clock signal of the FPGA 102. The dip switch 104 may be manually operable by the user. Alternatively, when it is set to automatically set the adjustment time, the FPGA 102 may be able to set the adjustment time by controlling the dip switch 102.

以上の構成によれば、評価対象機器２と評価ボード１とのインタフェース部の動作確認の試験を行うために、評価対象機器２とデータを送受信するターゲット基板を用いる必要が無くなるため、インタフェース部の動作の確認を容易かつ効率的に行うことができる。また、評価対象機器２が有するＣＰＵ等のハードウェアの特性、評価対象機器２と評価ボード１間においてデータを転送する配線ボードの特性、周囲の温度等によって、ライト信号やリード信号、読出し完了信号等の各種信号のなまりや遅延が生じる場合に、評価対象機器２において評価ボード１から受信するデータの異常を検出することで、ライト信号がアクティブになっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブになっている期間内において評価対象機器２へのデータの送信を開始するタイミングに対して、データの書き込みおよびデータの読み出しを正しく行うために、どのくらいの時間的なマージンを要するのかを調べるマージン試験が可能となる。 According to the above configuration, since it is not necessary to use a target substrate that transmits and receives data to and from the evaluation target device 2 in order to perform a test for confirming the operation of the interface unit between the evaluation target device 2 and the evaluation board 1, The operation can be confirmed easily and efficiently. The write signal, the read signal, and the read completion signal depend on the characteristics of hardware such as the CPU of the evaluation target device 2, the characteristics of the wiring board that transfers data between the evaluation target device 2 and the evaluation board 1, the ambient temperature, and the like. In the case where rounding or delay of various signals occur, the abnormality of data received from the evaluation board 1 in the evaluation target device 2 is detected, so that the data in the memory 103 is stored within the period in which the write signal is active. In order to correctly write data and read data with respect to the timing to start writing and the timing to start transmission of data to the evaluation target device 2 within the period in which the read signal is active, A margin test for examining whether a time margin is required is possible.

図２は、本実施形態にかかる評価ボードにおける書込み処理および読出し処理の流れの一例を説明するための図である。まず、図２を用いて、メモリ１０３に対するデータの書込み処理の流れの一例について説明する。評価対象機器２のＣＰＵ等のプロセッサは、書込み処理を実行するデータを、３２ｂｉｔのデータに分割して、評価ボード１に送信する（ステップＳ２０１）。評価対象機器２のプロセッサは、３２ｂｉｔのデータの送信を繰り返すことによって、書込み処理を実行するデータを評価ボード１に対して送信する。また、複数の評価対象機器２がスロット１０１に接続されて、各評価対象機器２から受信するデータの書込み処理を並行して実行する場合、複数の評価対象機器２が協調して、書込み処理を実行するデータを時分割で送信する。例えば、複数の評価対象機器２は、スロット１０１に接続された順に、３２ｂｉｔ分のデータを時分割で送信する処理を繰り返すことによって、書込み処理を実行するデータを評価ボード１に送信する。 FIG. 2 is a diagram for explaining an example of the flow of the writing process and the reading process in the evaluation board according to the present embodiment. First, an example of the flow of data writing processing to the memory 103 will be described with reference to FIG. A processor such as a CPU of the evaluation target device 2 divides data for executing the writing process into 32-bit data and transmits the data to the evaluation board 1 (step S201). The processor of the evaluation target device 2 transmits data for executing the writing process to the evaluation board 1 by repeating transmission of 32-bit data. When a plurality of evaluation target devices 2 are connected to the slot 101 and write processing of data received from each evaluation target device 2 is executed in parallel, the plurality of evaluation target devices 2 cooperate to perform the writing processing. Send data to be executed in time division. For example, the plurality of evaluation target devices 2 transmit the data for executing the writing process to the evaluation board 1 by repeating the process of transmitting the data for 32 bits in time division in the order of connection to the slot 101.

ＦＰＧＡ１０２は、評価対象機器２から入力されるストローブ信号に従って、ライト信号を生成する。その際、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、ライト信号がアクティブになっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング（アクセスタイミング）を、当該設定された調整時間に従って調整する（ステップＳ２０２）。例えば、ＦＰＧＡ１０２は、ライト信号がアクティブになっている期間内において、最も早いアクセスタイミングおよび最も遅いアクセスタイミングに調整する。次いで、ＦＰＧＡ１０２は、ライト信号がアクティブとなっている期間内に、スロット１０１を介して、評価対象機器２から、データを受信する。 The FPGA 102 generates a write signal according to the strobe signal input from the evaluation target device 2. At this time, when the adjustment time is set by the DIP switch 104, the FPGA 102 sets the timing (access timing) at which data writing to the memory 103 is started within the period in which the write signal is active. Adjustment is performed according to the adjustment time (step S202). For example, the FPGA 102 adjusts to the earliest access timing and the latest access timing within the period in which the write signal is active. Next, the FPGA 102 receives data from the evaluation target device 2 via the slot 101 within a period in which the write signal is active.

次いで、ＦＰＧＡ１０２は、評価対象機器２から受信したデータを、バッファ１０２ａに保存する（ステップＳ２０３）。バッファ１０２ａは、少なくとも、評価対象機器２からの１アクセス分のデータ（本実施形態では、３２ｂｉｔのデータ）を記憶可能な記憶容量を有している。さらに、ＦＰＧＡ１０２は、ライト信号がアクティブとなっている期間内のアクセスタイミングから、バッファ１０２ａに記憶されるデータを、バスＢ２を介してメモリ１０３に書き込む（ステップＳ２０４）。その際、ＦＰＧＡ１０２は、メモリ１０３の記憶領域のうち、評価対象機器２から入力されるアドレス信号が示すアドレス（例えば、A1008000H）の記憶領域に対して、データを書き込む。複数の評価対象機器２から時分割でデータが送信されてくる場合、ＦＰＧＡ１０２は、データの送信元となる評価対象機器２を切り替えて、当該評価対象機器２から受信したデータの書込み処理を実行することによって、複数の評価対象機器２から受信するデータの書込み処理を並行して実行可能とする。 Next, the FPGA 102 stores the data received from the evaluation target device 2 in the buffer 102a (step S203). The buffer 102a has a storage capacity capable of storing at least data for one access from the evaluation target device 2 (32-bit data in the present embodiment). Further, the FPGA 102 writes the data stored in the buffer 102a to the memory 103 via the bus B2 from the access timing within the period during which the write signal is active (step S204). At this time, the FPGA 102 writes data to the storage area of the address indicated by the address signal input from the evaluation target device 2 (for example, A1008000H) in the storage area of the memory 103. When data is transmitted from a plurality of evaluation target devices 2 in a time-sharing manner, the FPGA 102 switches the evaluation target device 2 that is a data transmission source, and executes a process of writing data received from the evaluation target device 2. Thereby, the writing process of the data received from the plurality of evaluation target devices 2 can be executed in parallel.

次に、図２を用いて、メモリ１０３からのデータの読出し処理について説明する。ＦＰＧＡ１０２は、評価対象機器２から入力されるストローブ信号に従って、リード信号を生成する。次いで、ＦＰＧＡ１０２は、リード信号がアクティブになっている期間内に、バスＢ２を介して、メモリ１０３から読み出す（ステップＳ２０５）。その際、ＦＰＧＡ１０２は、メモリ１０３の記憶領域のうち、評価対象機器２から入力されるアドレス信号が示すアドレス（例えば、A10008000H）の記憶領域から、データを読み出す。また、本実施形態では、読出し処理を実行するデータを、３２ｂｉｔ分のデータ毎に、メモリ１０３から読み出す。 Next, data read processing from the memory 103 will be described with reference to FIG. The FPGA 102 generates a read signal according to the strobe signal input from the evaluation target device 2. Next, the FPGA 102 reads out from the memory 103 via the bus B2 within a period in which the read signal is active (step S205). At this time, the FPGA 102 reads data from the storage area of the memory 103 at the address (for example, A10008000H) indicated by the address signal input from the evaluation target device 2. In the present embodiment, data to be read is read from the memory 103 for every 32 bits of data.

次いで、ＦＰＧＡ１０２は、メモリ１０３から読み出したデータを、バッファ１０２ａに保存する（ステップＳ２０６）。バッファ１０２ａは、少なくとも、メモリ１０３から読み出した１アクセス分のデータ（本実施形態では、３２ｂｉｔ分のデータ）を記憶可能な記憶容量を有する。また、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、リード信号がアクティブとなっている期間内において、読出し完了信号の送信後、評価対象機器２へのデータの送信を開始するタイミング（アクセスタイミング）を、当該設定された調整時間に従って調整する（ステップＳ２０７）。例えば、ＦＰＧＡ１０２は、リード信号がアクティブになっている期間内において、読出し完了信号の送信後、最も早いアクセスタイミングおよび最も遅いアクセスタイミングに調整する。そして、ＦＰＧＡ１０２は、リード信号がアクティブになっている期間内のアクセスタイミングから、バッファ１０２ａに記憶されるデータを、バスＢ１およびスロット１０１を介して、評価対象機器２に送信する（ステップＳ２０７）。また、複数の評価対象機器２がスロット１０１に接続されて、各評価対象機器２へ送信するデータの読出し処理を並行して実行する場合、ＦＰＧＡ１０２は、メモリ１０３から読み出すデータおよび当該データの送信先を時分割で切り替える。評価対象機器２のプロセッサは、コネクタ３を介して、評価ボード１から送信される３２ｂｉｔ分のデータを受信する（ステップＳ２０８）。 Next, the FPGA 102 stores the data read from the memory 103 in the buffer 102a (step S206). The buffer 102a has a storage capacity capable of storing at least data for one access read from the memory 103 (in this embodiment, data for 32 bits). Further, when the adjustment time is set by the DIP switch 104, the FPGA 102 starts transmission of data to the evaluation target device 2 after transmission of the read completion signal within the period in which the read signal is active. (Access timing) is adjusted according to the set adjustment time (step S207). For example, the FPGA 102 adjusts the earliest access timing and the latest access timing after transmission of the read completion signal within the period in which the read signal is active. Then, the FPGA 102 transmits the data stored in the buffer 102a to the evaluation target device 2 via the bus B1 and the slot 101 from the access timing within the period in which the read signal is active (step S207). When a plurality of evaluation target devices 2 are connected to the slot 101 and the process of reading data to be transmitted to each evaluation target device 2 is executed in parallel, the FPGA 102 reads the data read from the memory 103 and the transmission destination of the data. Is switched in a time-sharing manner. The processor of the evaluation target device 2 receives 32-bit data transmitted from the evaluation board 1 via the connector 3 (step S208).

本実施形態では、複数の評価対象機器２と評価ボード１間において時分割でデータを送受信することによって、それぞれ１つのバスＢ１、バスＢ２、バッファ１０２ａ、およびメモリ１０３を共用して、複数の評価対象機器２との間で送受信するデータの書込み処理および読出し処理を並行して実行しているが、これに限定するものではない。例えば、ＦＰＧＡ１０２は、スロット１０１毎に、バスＢ１、バスＢ２、バッファ１０２ａ、およびメモリ１０３を有する場合には、評価対象機器２との間でデータを時分割で送受信することなく、各スロット１０１を介して送受信するデータの書込み処理および読出し処理を並行して実行可能である。 In this embodiment, by transmitting and receiving data in a time-sharing manner between the plurality of evaluation target devices 2 and the evaluation board 1, each bus B1, bus B2, buffer 102a, and memory 103 are shared, and a plurality of evaluations are performed. Although the writing process and the reading process of data transmitted / received to / from the target device 2 are executed in parallel, the present invention is not limited to this. For example, when the FPGA 102 has the bus B1, the bus B2, the buffer 102a, and the memory 103 for each slot 101, each slot 101 is transmitted to and received from the evaluation target device 2 in a time division manner. It is possible to execute a writing process and a reading process for data transmitted and received via the network in parallel.

図３は、本実施形態にかかる評価ボードおよび評価対象機器による書込み処理のタイミングチャートの一例を示す図である。本実施形態では、ＦＰＧＡ１０２は、予め設定されたライトアクセス期間内において、評価対象機器２から受信したデータ（以下、書込みデータと言う）のメモリ１０３に対する書込み処理を実行する。ライトアクセス期間は、アドレスフェーズと、データフェーズとを含む。アドレスフェーズは、メモリ１０３の記憶領域のうち、書込み処理を行う記憶領域を特定する期間である。データフェーズは、メモリ１０３に対して書込み処理を行う期間である。 FIG. 3 is a diagram illustrating an example of a timing chart of write processing by the evaluation board and the evaluation target device according to the present embodiment. In the present embodiment, the FPGA 102 executes a write process to the memory 103 of data received from the evaluation target device 2 (hereinafter referred to as write data) within a preset write access period. The write access period includes an address phase and a data phase. The address phase is a period for specifying a storage area in the memory 103 for performing the writing process. The data phase is a period during which writing processing is performed on the memory 103.

まず、書込み処理において用いられる各種信号について説明する。クロック信号ＣＬＫ１は、評価対象機器２が有するＣＰＵ等のプロセッサ内のクロック信号である。スロット選択信号ＳＬＯＣＫは、評価対象機器２のコネクタ３が接続されたスロット１０１を識別可能とするスロットアドレスを示す信号である。アドレスデータＡＤは、メモリ１０３が有する記憶領域のうち書込み処理を行う記憶領域のアドレス（以下、メモリアドレスと言う）、およびメモリ１０３に書き込むデータ（以下、書込みデータと言う）を含む。ストローブ信号ＳＴＢは、メモリアドレスをアドレスデータＡＤとして受信可能な期間、およびメモリ１０３に対する書込み処理を実行可能な期間においてアクティブに切り替わる信号である。データ切替信号ＳＡＤＣは、ライトアクセス期間において、アドレスフェーズからデータフェーズへ切り替わるタイミングを示す信号である。データ方向切替信号ＳＤＩＲは、評価対象機器２とＦＰＧＡ１０２間における書込みデータの転送方向を示す信号である。書込み完了信号ＳＲＤＹは、メモリ１０３に対する書込み処理の完了を示す信号である。 First, various signals used in the writing process will be described. The clock signal CLK1 is a clock signal in a processor such as a CPU included in the evaluation target device 2. The slot selection signal SLOCK is a signal indicating a slot address that can identify the slot 101 to which the connector 3 of the evaluation target device 2 is connected. The address data AD includes an address (hereinafter referred to as a memory address) of a storage area in which a write process is performed among storage areas of the memory 103 and data to be written into the memory 103 (hereinafter referred to as write data). The strobe signal STB is a signal that switches to active in a period in which a memory address can be received as address data AD and a period in which a write process to the memory 103 can be performed. The data switching signal SADC is a signal indicating the timing of switching from the address phase to the data phase in the write access period. The data direction switching signal SDIR is a signal indicating the transfer direction of write data between the evaluation target device 2 and the FPGA 102. The write completion signal SRDY is a signal indicating the completion of the writing process with respect to the memory 103.

クロック信号ＣＬＫ２は、ＦＰＧＡ１０２内のクロック信号である。アドレス信号ＩＯＡは、評価対象機器２から受信するアドレスデータＡＤが含むメモリアドレスである。データＩＯＤは、書込みデータである。ライト信号ＷＴは、メモリ１０３に対して書込みデータを書き込む期間を示す信号である。言い換えると、ライト信号ＷＴは、書込み処理を開始するタイミング、および書込み処理を終了するタイミングを示す信号である。チップセレクト信号ＣＳは、書込みデータの書き込みを行うメモリ１０３を示す信号である。 The clock signal CLK2 is a clock signal in the FPGA 102. The address signal IOA is a memory address included in the address data AD received from the evaluation target device 2. The data IOD is write data. The write signal WT is a signal indicating a period during which write data is written to the memory 103. In other words, the write signal WT is a signal indicating the timing for starting the writing process and the timing for ending the writing process. The chip select signal CS is a signal indicating the memory 103 to which write data is written.

次に、メモリ１０３に対する書込み処理のタイミングについて説明する。評価対象機器２のコネクタ３がスロット１０１に接続されると、評価対象機器２のプロセッサは、スロット選択信号ＳＬＯＣＫをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズにおいて、メモリアドレスを示すアドレスデータＡＤをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、データフェーズにおいて、書込みデータをアドレスデータＡＤとしてＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、ストローブ信号ＳＴＢを、ＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズからデータフェーズに切り替わった際にアクティブに切り替わるデータ切替信号ＳＡＤＣを、ＦＰＧＡ１０２に送信する。 Next, the timing of the writing process for the memory 103 will be described. When the connector 3 of the evaluation target device 2 is connected to the slot 101, the processor of the evaluation target device 2 transmits a slot selection signal SLOCK to the FPGA 102. Further, the processor of the evaluation target device 2 transmits address data AD indicating the memory address to the FPGA 102 in the address phase. Further, the processor of the evaluation target device 2 transmits write data to the FPGA 102 as address data AD in the data phase. In addition, the processor of the evaluation target device 2 transmits a strobe signal STB to the FPGA 102. In addition, the processor of the evaluation target device 2 transmits to the FPGA 102 a data switching signal SADC that is switched to active when the address phase is switched to the data phase.

ＦＰＧＡ１０２は、アドレスフェーズにおいて、ストローブ信号ＳＴＢがアクティブになっているタイミングｔ１からタイミングｔ２までの期間に、評価対象機器２から、メモリアドレスを示すアドレスデータＡＤをアドレス信号ＩＯＡとして受信する。また、ＦＰＧＡ１０２は、データ切替信号ＳＡＤＣがタイミングｔ３においてアクティブになってデータフェーズに切り替わると、チップセレクト信号ＣＳを生成する。 In the address phase, the FPGA 102 receives the address data AD indicating the memory address from the evaluation target device 2 as the address signal IOA during the period from the timing t1 to the timing t2 when the strobe signal STB is active. Further, the FPGA 102 generates the chip select signal CS when the data switching signal SADC becomes active at the timing t3 and switches to the data phase.

その後、ＦＰＧＡ１０２は、データフェーズにおいてストローブ信号ＳＴＢがタイミングｔ４にアクティブになったことをトリガにして、タイミングｔ５においてアクティブとなるライト信号ＷＴを生成する。ＦＰＧＡ１０２は、ライト信号ＷＴがアクティブになっているタイミングｔ５において、スロット１０１を介して、評価対象機器２から、アドレスデータＡＤ（書込みデータ）をデータＩＯＤとして受信し始め、当該受信したデータＩＯＤをバッファ１０２ａに保存する。また、ＦＰＧＡ１０２は、ライト信号ＷＴがアクティブになっている期間内に、バッファ１０２ａに記憶されるデータＩＯＤをメモリ１０３に書き込む。その際、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、ライト信号ＷＴがアクティブとなっている期間内において、メモリ１０３への書込みデータの書き込みを開始するタイミングｔ６を、当該設定された調整時間に従って調整する。さらに、ＦＰＧＡ１０２は、タイミングｔ６において、メモリ１０３へのデータの書き込みが開始されると、書込み完了信号ＳＲＤＹを評価対象機器２に送信する。評価対象機器２のプロセッサは、書込み完了信号ＳＲＤＹを受信すると、ストローブ信号ＳＴＢをインアクティブに切り替える。ＦＰＧＡ１０２は、ストローブ信号ＳＴＢがインアクティブに切り替わると、ライト信号ＷＴをインアクティブに切り替えて、メモリ１０３に対する書込み処理が終了し、かつタイミングｔ７において書込み完了信号ＳＲＤＹの評価対象機器２への送信を終了する。 Thereafter, the FPGA 102 generates a write signal WT that becomes active at timing t5, triggered by the strobe signal STB becoming active at timing t4 in the data phase. The FPGA 102 starts to receive the address data AD (write data) as the data IOD from the evaluation target device 2 via the slot 101 at the timing t5 when the write signal WT is active, and the received data IOD is buffered. Save to 102a. Further, the FPGA 102 writes the data IOD stored in the buffer 102 a to the memory 103 during the period in which the write signal WT is active. At this time, when the adjustment time is set by the DIP switch 104, the FPGA 102 sets the timing t6 at which writing of the write data to the memory 103 is started within the period in which the write signal WT is active. Adjust according to the adjustment time. Further, the FPGA 102 transmits a write completion signal SRDY to the evaluation target device 2 when data writing to the memory 103 is started at the timing t6. When receiving the write completion signal SRDY, the processor of the evaluation target device 2 switches the strobe signal STB to inactive. When the strobe signal STB switches to inactive, the FPGA 102 switches the write signal WT to inactive, finishes the writing process to the memory 103, and finishes sending the write completion signal SRDY to the evaluation target device 2 at timing t7. To do.

図４は、本実施形態にかかる評価ボードおよび評価対象機器による読出し処理のタイミングチャートの一例を示す図である。本実施形態では、ＦＰＧＡ１０２は、予め設定されたリードアクセス期間内において、メモリ１０３からのデータ（以下、読出しデータと言う）の読出し処理を実行する。リードアクセス期間は、アドレスフェーズと、データフェーズとを含む。アドレスフェーズは、メモリ１０３の記憶領域のうち、読出し処理を行う記憶領域を特定する期間である。データフェーズは、メモリ１０３からの読出し処理を行う期間である。 FIG. 4 is a diagram illustrating an example of a timing chart of read processing by the evaluation board and the evaluation target device according to the present embodiment. In the present embodiment, the FPGA 102 executes a process of reading data from the memory 103 (hereinafter referred to as read data) within a preset read access period. The read access period includes an address phase and a data phase. The address phase is a period for specifying a storage area to be read out of the storage areas of the memory 103. The data phase is a period during which reading processing from the memory 103 is performed.

まず、読出し処理において用いられる各種信号について説明する。クロック信号ＣＬＫ１は、評価対象機器２が有するＣＰＵ等のプロセッサ内のクロック信号である。スロット選択信号ＳＬＯＣＫは、評価対象機器２のコネクタ３が接続されたスロット１０１を識別可能とするスロットアドレスを示す信号である。アドレスデータＡＤは、メモリ１０３が有する記憶領域のうち読出し処理を行う記憶領域のアドレス（以下、メモリアドレスと言う）、およびメモリ１０３から読み出された読出しデータを含む。ストローブ信号ＳＴＢは、メモリアドレスをアドレスデータＡＤとして受信可能な期間、およびデータフェーズにおいてメモリ１０３から読み出した読出しデータを評価対象機器２に対して送信可能な期間においてアクティブに切り替わる信号である。データ切替信号ＳＡＤＣは、リードアクセス期間において、アドレスフェーズからデータフェーズへ切り替わるタイミングを示す信号である。データ方向切替信号ＳＤＩＲは、評価対象機器２とＦＰＧＡ１０２間における読出しデータの転送方向を示す信号である。読出し完了信号ＳＲＤＹは、メモリ１０３からの読出しデータの読み出しの完了を示す信号である。 First, various signals used in the reading process will be described. The clock signal CLK1 is a clock signal in a processor such as a CPU included in the evaluation target device 2. The slot selection signal SLOCK is a signal indicating a slot address that can identify the slot 101 to which the connector 3 of the evaluation target device 2 is connected. The address data AD includes an address (hereinafter referred to as a memory address) of a storage area that performs a reading process in the storage area of the memory 103 and read data read from the memory 103. The strobe signal STB is a signal that switches to active during a period in which the memory address can be received as the address data AD and a period in which the read data read from the memory 103 can be transmitted to the evaluation target device 2 in the data phase. The data switching signal SADC is a signal indicating the timing of switching from the address phase to the data phase in the read access period. The data direction switching signal SDIR is a signal indicating the transfer direction of read data between the evaluation target device 2 and the FPGA 102. The read completion signal SRDY is a signal indicating completion of reading of read data from the memory 103.

クロック信号ＣＬＫ２は、ＦＰＧＡ１０２内のクロック信号である。アドレス信号ＩＯＡは、評価対象機器２から受信するアドレスデータＡＤが含むメモリアドレスである。データＩＯＤは、読出しデータである。リード信号ＲＤは、読出し処理を実行する期間を示す信号である。言い換えると、リード信号ＲＤは、読出し処理を開始するタイミング、および読出し処理を終了するタイミングを示す信号である。チップセレクト信号ＣＳは、読出しデータの読み出しを行うメモリ１０３を示す信号である。 The clock signal CLK2 is a clock signal in the FPGA 102. The address signal IOA is a memory address included in the address data AD received from the evaluation target device 2. Data IOD is read data. The read signal RD is a signal indicating a period during which the reading process is executed. In other words, the read signal RD is a signal indicating the timing for starting the reading process and the timing for ending the reading process. The chip select signal CS is a signal indicating the memory 103 from which read data is read.

次に、メモリ１０３からの読出し処理のタイミングについて説明する。評価対象機器２のコネクタ３がスロット１０１に接続されると、評価対象機器２のプロセッサは、スロット選択信号ＳＬＯＣＫをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズにおいて、メモリアドレスを示すアドレスデータＡＤをＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、ストローブ信号ＳＴＢを、ＦＰＧＡ１０２に送信する。また、評価対象機器２のプロセッサは、アドレスフェーズからデータフェーズに切り替わった際にアクティブに切り替わるデータ切替信号ＳＡＤＣを、ＦＰＧＡ１０２に送信する。 Next, the timing of the reading process from the memory 103 will be described. When the connector 3 of the evaluation target device 2 is connected to the slot 101, the processor of the evaluation target device 2 transmits a slot selection signal SLOCK to the FPGA 102. Further, the processor of the evaluation target device 2 transmits address data AD indicating the memory address to the FPGA 102 in the address phase. In addition, the processor of the evaluation target device 2 transmits a strobe signal STB to the FPGA 102. In addition, the processor of the evaluation target device 2 transmits to the FPGA 102 a data switching signal SADC that is switched to active when the address phase is switched to the data phase.

ＦＰＧＡ１０２は、アドレスフェーズにおいて、ストローブ信号ＳＴＢがアクティブになっているタイミングｔ８からタイミングｔ９までの期間に、評価対象機器２から、メモリアドレスを示すアドレスデータＡＤをアドレス信号ＩＯＡとして受信する。また、ＦＰＧＡ１０２は、データ切替信号ＳＡＤＣがタイミングｔ１０においてアクティブになってデータフェーズに切り替わると、チップセレクト信号ＣＳを生成する。 In the address phase, the FPGA 102 receives address data AD indicating a memory address from the evaluation target device 2 as the address signal IOA during the period from the timing t8 to the timing t9 when the strobe signal STB is active. The FPGA 102 generates the chip select signal CS when the data switching signal SADC becomes active at the timing t10 and switches to the data phase.

その後、ＦＰＧＡ１０２は、データフェーズにおいてストローブ信号ＳＴＢがタイミングｔ１１においてアクティブになったことをトリガにして、タイミングｔ１２においてアクティブとなるリード信号ＲＤを生成する。ＦＰＧＡ１０２は、リード信号ＲＤがアクティブになっているタイミングｔ１２において、メモリ１０３から、データＩＯＤ（読出しデータ）を読み出し始め、当該読み出したデータＩＯＤを、バッファ１０２ａに保存する。さらに、ＦＰＧＡ１０２は、リード信号ＲＤがアクティブになっている期間内に、タイミングｔ１３において読出し完了信号ＳＲＤＹを評価対象機器２に送信後、スロット１０１を介して、バッファ１０２ａに保存されるデータＩＯＤを評価対象機器２に送信する。その際、ＦＰＧＡ１０２は、ディップスイッチ１０４により調整時間が設定されている場合、読出し完了信号ＳＲＤＹを送信後、評価対象機器２へのデータＩＯＤの送信を開始するタイミングｔ１４を、当該設定された調整時間に従って調整する。その後、ＦＰＧＡ１０２は、ストローブ信号ＳＴＢが時刻ｔ１５においてインアクティブに切り替わると、タイミングｔ１６において、チップセレクト信号ＣＳの出力を停止して評価対象機器２へのデータＩＯＤの送信を終了し、かつ読出し完了信号ＳＲＤＹの送信を停止する。 Thereafter, the FPGA 102 generates a read signal RD that becomes active at the timing t12, triggered by the strobe signal STB becoming active at the timing t11 in the data phase. The FPGA 102 starts reading data IOD (read data) from the memory 103 at the timing t12 when the read signal RD is active, and stores the read data IOD in the buffer 102a. Further, the FPGA 102 evaluates the data IOD stored in the buffer 102a via the slot 101 after transmitting the read completion signal SRDY to the evaluation target device 2 at the timing t13 within the period in which the read signal RD is active. Transmit to the target device 2. At this time, when the adjustment time is set by the DIP switch 104, the FPGA 102 sets the timing t14 at which transmission of the data IOD to the evaluation target device 2 is started after transmitting the read completion signal SRDY to the set adjustment time. Adjust according to. After that, when the strobe signal STB switches to inactive at time t15, the FPGA 102 stops outputting the chip select signal CS at timing t16, ends transmission of the data IOD to the evaluation target device 2, and reads out the completion signal. Stop transmission of SRDY.

このように、本実施形態にかかる評価ボード１によれば、評価対象機器２と評価ボード１とのインタフェース部の動作確認の試験を行うために、評価対象機器２とデータを送受信するターゲット基板を用いる必要が無くなるため、インタフェース部の動作の確認を容易かつ効率的に行うことができる。また、評価対象機器２が有するＣＰＵ等のハードウェアの特性、評価対象機器２と評価ボード１間においてデータを転送する配線ボードの特性、周囲の温度等によって、ライト信号やリード信号、読出し完了信号等の各種信号のなまりや遅延が生じる場合に、評価対象機器２において評価ボード１から受信するデータの異常を検出することで、ライト信号がアクティブになっている期間内においてメモリ１０３へのデータの書き込みを開始するタイミング、およびリード信号がアクティブになっている期間内において評価対象機器２へのデータの送信を開始するタイミングに対して、データの書き込みおよびデータの読み出しを正しく行うために、どのくらいの時間的なマージンを要するのかを調べるマージン試験が可能となる。 As described above, according to the evaluation board 1 according to the present embodiment, in order to perform a test for confirming the operation of the interface unit between the evaluation target device 2 and the evaluation board 1, the target board that transmits and receives data to and from the evaluation target device 2 is provided. Since there is no need to use it, the operation of the interface unit can be confirmed easily and efficiently. The write signal, the read signal, and the read completion signal depend on the characteristics of hardware such as the CPU of the evaluation target device 2, the characteristics of the wiring board that transfers data between the evaluation target device 2 and the evaluation board 1, the ambient temperature, and the like. In the case where rounding or delay of various signals occur, the abnormality of data received from the evaluation board 1 in the evaluation target device 2 is detected, so that the data in the memory 103 is stored within the period in which the write signal is active. In order to correctly write data and read data with respect to the timing to start writing and the timing to start transmission of data to the evaluation target device 2 within the period in which the read signal is active, A margin test for examining whether a time margin is required is possible.

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although the embodiment of the present invention has been described, this embodiment is presented as an example and is not intended to limit the scope of the invention. The novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１評価ボード
２評価対象機器
３コネクタ
１０１スロット
１０２ＦＰＧＡ
１０２ａバッファ
１０３メモリ
１０４ディップスイッチ
Ｂ１，Ｂ２バス DESCRIPTION OF SYMBOLS 1 Evaluation board 2 Evaluation object apparatus 3 Connector 101 Slot 102 FPGA
102a buffer 103 memory 104 DIP switch B1, B2 bus

Claims

Memory,
A slot to which the device to be evaluated is connected;
During a first period in which a write signal is active, data is received from the device to be evaluated via the slot and stored in a buffer, and a write process for writing the received data to the memory and a read signal In the active second period, the data is read from the memory, stored in the buffer, a read completion signal is transmitted to the evaluation target device, and the read data is sent to the evaluation target via the slot. A logic IC that executes a read process to be transmitted to the device;
A first bus for transferring the data between the slot and the logic IC;
A second bus for transferring the data between the logic IC and the memory and different from the first bus;
The first timing to start writing the data to the memory within the first period, and the transmission of the data to the evaluation target device are started after the read completion signal is transmitted within the second period. A dip switch for setting an adjustment time of at least one of the second timings,
The logic IC is an evaluation board that changes at least one of the first timing and the second timing in accordance with the set adjustment time.

The evaluation board according to claim 1, wherein the logic IC executes the writing process and the reading process of the data to be transmitted / received to / from a plurality of the evaluation target devices via the slots in parallel.

The evaluation board according to claim 1, wherein the dip switch can be manually operated by a user.

4. The evaluation board according to claim 1, wherein the logic IC sets the adjustment time by controlling the dip switch when the adjustment time is set automatically. 5.