JP2019140162A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、Si貫通電極が埋め込まれる絶縁分離Si基板を使用した半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using an insulating isolation Si substrate in which a Si through electrode is embedded.
半導体デバイスには、より多くの情報をより早く伝達し、且つ小型で低消費電力であることが求められている。従来、これらの要求等は、半導体デバイスを微細化するというツールによって解決されてきた。 Semiconductor devices are required to transmit more information more quickly, and to be small and consume less power. Conventionally, these requirements and the like have been solved by a tool for miniaturizing a semiconductor device.
しかしながら、微細化の限界及びコストアップが問題となっており、微細化に代わるツールとして、Si貫通電極(TSV:Through Silicon Via)による半導体デバイスの三次元化が進められている。 However, the limit of miniaturization and cost increase are problems, and three-dimensional semiconductor devices using a through silicon via (TSV: Through Silicon Via) are being promoted as a tool to replace miniaturization.
例えば、特許文献1には、本願発明者らが発明した、銅貫通電極付き半導体基板の平坦化研削加工方法が開示されている。 For example, Patent Document 1 discloses a method for planarizing and grinding a semiconductor substrate with a copper through electrode, which was invented by the present inventors.
半導体装置の分野では、より多くの三次元多層化デバイス(三次元デバイス)を実現するため、各デバイスウェーハには、更なる薄層化と、デバイス間接続安定性(歩留まり)の向上、及び低コスト化が要求されている。現在においては、多くのプロセス上及び構造上の課題があり、国内外を問わず開発が進められている。 In the field of semiconductor devices, in order to realize more three-dimensional multilayer devices (three-dimensional devices), each device wafer has a further thinner layer, improved inter-device connection stability (yield), and low Cost reduction is required. Currently, there are many process and structural issues, and development is underway both domestically and internationally.
具体的には、半導体デバイスウェーハは、現在30〜40μmの厚さになっており、今後5〜20μmに超薄層化されて、高性能化され超多層化されることが要求されている。この超薄層化のプロセスを実現するために、半導体デバイスウェーハは、樹脂を介してサポートウェーハで保持され、薄化加工時や搬送時に割れのリスクが排除されている。 Specifically, the semiconductor device wafer has a thickness of 30 to 40 μm at present, and it is required that the semiconductor device wafer will be ultrathinned to 5 to 20 μm in the future to achieve high performance and super multilayer. In order to realize this ultra-thinning process, the semiconductor device wafer is held by a support wafer via a resin, and the risk of cracking during thinning processing and transportation is eliminated.
サポートウェーハは、シリコン(Si)若しくはガラスを用いて半導体デバイスウェーハと略同サイズに形成されている。そして、サポートウェーハは、半導体デバイスウェーハに対して、シリコンやエポキシ、ポリイミド等の樹脂を介して接合されている。 The support wafer is formed in substantially the same size as the semiconductor device wafer using silicon (Si) or glass. The support wafer is bonded to the semiconductor device wafer via a resin such as silicon, epoxy, or polyimide.
サポートウェーハに接合された半導体デバイスウェーハは、その裏面が研削や研磨によって薄層化される。裏面が薄層化された半導体デバイスウェーハは、サポートウェーハに接合された樹脂の界面から剥離されるが、この剥離時に割れのリスクが発生する。 The back surface of the semiconductor device wafer bonded to the support wafer is thinned by grinding or polishing. The semiconductor device wafer whose back surface is thinned is peeled off from the interface of the resin bonded to the support wafer, but there is a risk of cracking at the time of peeling.
貼り合わせに使用される樹脂は、通常30〜50μmの厚さであるが、その面内ばらつきは2〜3μmである。この樹脂の厚さばらつきは、薄層化研削時に、そのまま半導体デバイスウェーハの厚さばらつきとなる。そのため、厚さ10μm程度の半導体ウェーハになると、前記した厚さのばらつきによって半導体装置のデバイス性能や歩留まりに大きな影響が与えられ、実用化を阻害する大きな課題となっている。 The resin used for bonding is usually 30 to 50 μm thick, but the in-plane variation is 2 to 3 μm. This thickness variation of the resin becomes the thickness variation of the semiconductor device wafer as it is during the thinning grinding. For this reason, when the thickness of the semiconductor wafer is about 10 μm, the variation in the thickness greatly affects the device performance and yield of the semiconductor device, which is a big problem that impedes practical application.
本願発明者らは、この樹脂の厚さばらつきの影響を排除するため、特許文献1に示す様に、薄層化研削中に計測される厚みを自動的に補正しウェーハ面内の厚さばらつきを最小化する技術を提案している。しかしながら、同文献に開示された半導体基板の平坦化研削加工方法では、非常に高度な研削装置とそのアルゴリズムが必要となる。 In order to eliminate the influence of the thickness variation of the resin, the inventors of the present application automatically corrected the thickness measured during the thinning grinding, as shown in Patent Document 1, to vary the thickness variation in the wafer surface. We are proposing a technology to minimize this. However, the semiconductor substrate flattening grinding method disclosed in this document requires a very advanced grinding apparatus and its algorithm.
本発明は、上記の事情に鑑みてなされたものであり、その目的とするところは、三次元デバイスの製造過程において、各デバイス層の薄層化時に必要であったサポートウェーハの貼り合わせと剥離の工程を排除することで、貼り合わせ時の厚さばらつきの課題、剥離時のデバイスの割れリスクの問題、及びこれらの工程を付加することによるコスト増の課題を原理的に排除することができる半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and the object of the present invention is to bond and peel off support wafers necessary for thinning each device layer in the manufacturing process of a three-dimensional device. By eliminating this process, it is possible in principle to eliminate the problem of thickness variation at the time of bonding, the problem of device cracking at the time of peeling, and the problem of cost increase by adding these processes. An object of the present invention is to provide a method for manufacturing a semiconductor device.
本発明の半導体装置の製造方法は、Si活性層、埋め込み絶縁層及びSi支持基板がこの順番に配設されている絶縁分離Si基板の前記Si活性層に半導体デバイス素子を形成する工程と、前記半導体デバイス素子が形成された素子領域層に前記Si活性層及び前記埋め込み絶縁層を貫通して前記Si支持基板の一部領域に達する複数の貫通電極穴を形成する工程と、前記貫通電極穴に絶縁膜、バリア膜及びCu膜を順次形成して前記貫通電極穴を完全に充填させてSi貫通電極を形成する工程と、前記Si貫通電極が形成された前記素子領域層の外面に前記半導体デバイス素子に接続される配線層を含む多層配線層を形成する工程と、前記多層配線層が形成された後に前記Si支持基板を除去して前記Si貫通電極の前記Cu膜を露出させる工程と、を具備することを特徴とする。 The method for manufacturing a semiconductor device of the present invention includes a step of forming a semiconductor device element on the Si active layer of an insulating isolation Si substrate in which a Si active layer, a buried insulating layer, and a Si support substrate are arranged in this order, Forming a plurality of through-electrode holes that penetrate the Si active layer and the buried insulating layer and reach a partial region of the Si support substrate in an element region layer in which a semiconductor device element is formed; Forming a Si through electrode by sequentially forming an insulating film, a barrier film and a Cu film to completely fill the through electrode hole; and forming the semiconductor device on an outer surface of the element region layer in which the Si through electrode is formed Forming a multilayer wiring layer including a wiring layer connected to an element; and removing the Si support substrate after the multilayer wiring layer is formed to expose the Cu film of the Si through electrode Characterized by comprising the steps, a.
本発明の半導体装置の製造方法によれば、絶縁分離Si基板(SOI基板:Silicon on Insulator Wafer)のSi活性層に半導体デバイス素子を形成する工程と、半導体デバイス素子が形成された素子領域層に絶縁分離Si基板のSi活性層及び埋め込み絶縁層を貫通してSi支持基板の一部領域に達する複数の貫通電極穴を形成する工程と、貫通電極穴に絶縁膜、バリア膜及びCu膜を順次形成してSi貫通電極を形成する工程と、Si貫通電極が形成された素子領域層の外面に多層配線層を形成する工程と、多層配線層が形成された後にSi支持基板を除去してSi貫通電極のCu膜を露出させる工程と、を具備する。そのため、従来の製造過程で行われていたサポートウェーハの貼り合わせと剥離の工程を排除することができる。即ち、半導体デバイス素子及び多層配線層を形成する一連のデバイスプロセスと、Si貫通電極を形成するプロセス及びデバイス層を薄化するプロセスの間に、従来のサポートウェーハを用いたプロセスを行う必要がない。 According to the method for manufacturing a semiconductor device of the present invention, a step of forming a semiconductor device element on an Si active layer of an insulating isolation Si substrate (SOI substrate: Silicon on Insulator Wafer), and an element region layer on which the semiconductor device element is formed A step of forming a plurality of through-electrode holes reaching the partial region of the Si support substrate through the Si active layer and the buried insulating layer of the insulating isolation Si substrate, and an insulating film, a barrier film, and a Cu film are sequentially formed in the through-electrode holes Forming a Si through electrode, forming a multilayer wiring layer on the outer surface of the element region layer where the Si through electrode is formed, and removing the Si support substrate after the multilayer wiring layer is formed. Exposing the Cu film of the through electrode. For this reason, it is possible to eliminate the steps of bonding and peeling off the support wafer, which have been performed in the conventional manufacturing process. That is, there is no need to perform a conventional process using a support wafer between a series of device processes for forming a semiconductor device element and a multilayer wiring layer, a process for forming an Si through electrode, and a process for thinning the device layer. .
これにより、サポートウェーハを利用することによる半導体装置の製造方法におけるデバイスウェーハの厚さばらつきの課題を無くし、薄層化された高性能な半導体デバイスを製造することができる。そして、デバイスウェーハの割れや欠けのリスクを回避することができ、歩留まりの良い低コストな半導体デバイスを製造することができる。 Thereby, the problem of variation in the thickness of the device wafer in the method of manufacturing a semiconductor device by using the support wafer can be eliminated, and a thin, high-performance semiconductor device can be manufactured. And the risk of a crack or a chip of a device wafer can be avoided, and a low-cost semiconductor device with a good yield can be manufactured.
また、従来のバンプ形成工程を排除することができ、バンプを形成するための材料等を接合するための各種成膜が不要になる。これにより、製造工程の大幅な簡略化を図ることができると共に、半導体装置の低コスト化を図ることができる。 Moreover, the conventional bump formation process can be eliminated, and various film formations for bonding materials for forming bumps or the like become unnecessary. As a result, the manufacturing process can be greatly simplified and the cost of the semiconductor device can be reduced.
また、本発明の半導体装置の製造方法によれば、Si支持基板の除去は、ダイヤモンド砥石による研削法あるいは研削法とCMP法の組み合わせ、若しくはエッチング法とCMP法の組み合わせによって行われても良い。これにより、薄層化された高性能で歩留まりの良い半導体デバイスの製造が可能となる。 Further, according to the method for manufacturing a semiconductor device of the present invention, the removal of the Si support substrate may be performed by a grinding method using a diamond grindstone, a combination of a grinding method and a CMP method, or a combination of an etching method and a CMP method. As a result, it is possible to manufacture a thinned semiconductor device with high performance and good yield.
また、本発明の半導体装置の製造方法によれば、多層配線層を形成する工程まで実行されて形成された第1のデバイス層に、他の絶縁分離Si基板を用いて多層配線層を形成する工程まで実行されて形成された第2のデバイス層が接合されても良い。これにより、従来のサポートウェーハを用いることなく形成された第1のデバイス層及び第2のデバイス層を接合して、高密度で低電力且つ高速な三次元化された半導体装置を低コストに製造することができる。 According to the method for manufacturing a semiconductor device of the present invention, the multilayer wiring layer is formed on the first device layer formed by performing the process up to the step of forming the multilayer wiring layer using another insulating isolation Si substrate. The second device layer formed by performing the process may be bonded. As a result, the first device layer and the second device layer formed without using the conventional support wafer are joined to manufacture a high-density, low-power, and high-speed three-dimensional semiconductor device at low cost. can do.
また、本発明の半導体装置の製造方法によれば、第1のデバイス層に形成された多層配線層に、第2のデバイス層に形成された多層配線層が接合されても良い。これにより、第1のデバイス層及び第2のデバイス層を、それぞれのSi支持基板が除去されていない状態で接合することができる。よって、厚さばらつきや割れリスクの少ない高精度且つ低コストな三次元化された半導体装置の加工方法が実現される。 According to the method for manufacturing a semiconductor device of the present invention, the multilayer wiring layer formed in the second device layer may be bonded to the multilayer wiring layer formed in the first device layer. Thereby, a 1st device layer and a 2nd device layer can be joined in the state where each Si support substrate is not removed. Therefore, a highly accurate and low-cost three-dimensional semiconductor device processing method with less thickness variation and cracking risk is realized.
また、本発明の半導体装置の製造方法によれば、第2のデバイス層が接合された後に、第2のデバイス層に形成されたSi支持基板を除去して第2のデバイス層に形成されたSi貫通電極のCu膜を露出させる工程が実行され、更に他の絶縁分離Si基板を用いて多層配線層を形成する工程まで実行されて第3のデバイス層が形成され、第2のデバイス層に形成されCu膜が露出された素子領域層に、第3のデバイス層に形成された多層配線層が接合されても良い。これにより、第1のデバイス層、第2のデバイス層、第3のデバイス層及び必要に応じて更に多数のデバイス層を有する高性能な三次元化された半導体装置を高効率且つ低コストに生産することができる。 In addition, according to the method for manufacturing a semiconductor device of the present invention, after the second device layer is bonded, the Si support substrate formed on the second device layer is removed to form the second device layer. A step of exposing the Cu film of the Si through electrode is performed, and further a step of forming a multilayer wiring layer using another insulating isolation Si substrate is performed to form a third device layer, and a second device layer is formed on the second device layer. The multilayer wiring layer formed in the third device layer may be bonded to the element region layer that is formed and from which the Cu film is exposed. As a result, a high-performance three-dimensional semiconductor device having a first device layer, a second device layer, a third device layer, and a larger number of device layers as required can be produced with high efficiency and low cost. can do.
以下、本発明の実施形態に係る半導体装置の製造方法を図面に基づき詳細に説明する。
図1及び図2は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図1(A)は、ベース基板となる絶縁分離Si基板1を示し、図1(B)は、素子領域層10となる半導体デバイス素子11を形成する工程を示し、図1(C)は、貫通電極穴21を形成する工程を示している。図2(A)は、Si貫通電極20を形成する工程を示し、図2(B)は、多層配線層30を形成する工程を示し、図2(C)は、Cu膜24を露出させる工程を示している。
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.
1 and 2 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention. 1A shows an insulated Si substrate 1 that becomes a base substrate, FIG. 1B shows a step of forming a
図1(A)に示すように、本発明に係る半導体装置の製造方法では、ベース基板として、Si活性層2と、埋め込み絶縁層3と、Si支持基板4と、を有する絶縁分離Si基板1が用いられる。
As shown in FIG. 1A, in the method for manufacturing a semiconductor device according to the present invention, an insulating isolation Si substrate 1 having a Si
絶縁分離Si基板1のSi活性層2は、半導体デバイス素子11(図1(B)参照)等を構築するための層である。Si活性層2の厚さは、1〜20μmの範囲であり、好ましくは、1〜5μmである。
The Si
埋め込み絶縁層3は、Si活性層2とSi支持基板4を分離するための酸化層等であり、Si活性層2とSi支持基板4の間に形成されている。また、埋め込み絶縁層3は、Si支持基板4が切除されて他のデバイス層等が接合される際には、Si活性層2側に形成された素子領域層10(図1(B)参照)と、反対側に接合された前記デバイス等と、を分離するための層となる。
The buried insulating
埋め込み絶縁層3は、SiO2から形成されたものが一般的である。イオン阻止能を向上させるため、埋め込み絶縁層3は、材料としてSiNやSiBNOが用いられても良いし、SiO2/SiN等の積層構造であっても良い。
埋め込み絶縁層3の厚さは、例えば、500nmであり、分離されるデバイス層等の特性上の要求から100〜2000nmの範囲に選択されても良い。
The buried insulating
The thickness of the buried insulating
Si支持基板4は、半導体装置を製造する各工程において素子領域層10等を支えるために用いられる基板である。Si支持基板4は、例えば、厚さ720μmのものが用いられる。なお、Si支持基板4は、各工程を進めるために必要な厚さとして、600〜800μmのものが用いられても良い。
The
図1(B)に示すように、半導体デバイス素子11を形成する工程は、Si活性層2内にトランジスタ等を中心とする各種デバイスを形成する工程である。その主な工程は、素子分離絶縁層15を形成する工程、チャネル領域13を形成する工程、ゲート絶縁層16を形成する工程、ゲートポリSi電極層17を形成する工程、ソース・ドレイン領域12を形成する工程、ソース・ドレイン電極層14を形成する工程、ゲート電極層18を形成する工程である。これら一連の工程により、埋め込み絶縁層3の上面に半導体デバイス素子11が形成された素子領域層10が形成される。
As shown in FIG. 1B, the step of forming the
半導体デバイス素子11の各種パターン形成は、ArFエキシマレーザステッパーで行われ、素子分離絶縁層15は、高温CVD法、ゲート絶縁層16は、熱酸化法で形成される。また、チャネル領域13とソース・ドレイン領域12は、イオン注入法で形成される。ゲートポリSi電極層17、ソース・ドレイン電極層14及びゲート電極層18は、CVD法で形成される。
Various patterns of the
次に、図1(C)に示すように、貫通電極穴21を形成する工程が行われる。貫通電極穴21を形成する工程は、RIE(リアクティブイオンエッチング)技術によりフッ素系ガスを用いて行われ、貫通電極穴21は、素子領域層10に対して略垂直に加工される。
Next, as shown in FIG. 1C, a step of forming the through
具体的には、半導体デバイス素子11が形成された素子領域層10を貫通してSi支持基板4の上面に達する貫通電極穴21が形成される。貫通電極穴21は、Si貫通電極20を形成するためのビアであり、絶縁分離Si基板1(図1(A)参照)のSi活性層2及び埋め込み絶縁層3を貫通し、埋め込み絶縁層3側からSi支持基板4の一部を約1μmの深さまで貫通している。
Specifically, a through
次に、図2(A)に示すように、Si貫通電極20を形成する工程が行われる。Si貫通電極20を形成する工程では、素子領域層10の上面側に開口した貫通電極穴21の内面を覆うように、先ず、絶縁分離のための絶縁膜22が形成される。絶縁膜22は、例えば、CVD法により、約300nmの厚さに形成される。
Next, as shown in FIG. 2A, a step of forming the Si through
そして、Si貫通電極20によるCu汚染を防止するための膜として、絶縁膜22の内側にバリア膜23が形成される。バリア膜23は、例えば、TiN層やTaN層による厚さ約30nmの層であり、スパッタリング法によって形成される。
A
更に、バリア膜23の内側には、Cu膜24が形成される。Cu膜24は、例えば、スパッタリング法によって厚さ約50nmに形成される。そして、貫通電極穴21の内部すべてが埋め込まれるように、Cu膜24は、電気めっき法によって形成される。
そして、貫通電極穴21以外の素子領域層10の上面に形成されたCu膜24、バリア膜23及び絶縁膜22は、CMP法で除去される。
Further, a
Then, the
次に、図2(B)に示すように、多層配線層30を形成する工程が実行される。多層配線層30は、複数の配線層、例えば、第1の配線層31、第2の配線層32、第3の配線層33及び第4の配線層34からなる4層の配線層が配線層間絶縁層39の内部に形成された多層配線の領域である。なお、多層配線層30を形成する配線層の数や形状は、上記の例に限定されるものではない。例えば、積層される配線層の数は、3〜10層またはそれ以上であっても良い。
Next, as shown in FIG. 2B, a step of forming the
多層配線層30は、例えば、ダマシン法またはデュアルダマシン法により形成される。先ず、素子領域層10の上面を覆うように、配線層間絶縁層39に囲まれる第1の配線層31が形成される。
The
具体的には、ArFステッパーによりレジストパターニングが行われ、CF4系ガスを用いたRIE法で加工されて、溝が作製される。その後、スパッタリング法によってバリア膜が形成され、電気メッキによってCu層が埋め込まれる。最後に、溝以外に形成された不要なCu層及びバリア膜がCMP法による研磨によって除去され、第1の配線層31が完成する。
Specifically, resist patterning is performed by an ArF stepper and processed by an RIE method using a CF 4 gas to form a groove. Thereafter, a barrier film is formed by sputtering, and a Cu layer is embedded by electroplating. Finally, unnecessary Cu layers and barrier films formed other than the trenches are removed by polishing by the CMP method, and the
また、上記と略同様の工程により、第1の配線層31の上面に第1のビア層35が形成されても良い。そして、上記工程を繰り返すことにより、第1の配線層31、第2の配線層32、第3の配線層33及び第4の配線層34を有する多層配線層30が形成される。
Further, the first via
なお、第2の配線層32以降は、第2の配線層32と第2のビア層36を同時にCu層で埋め込むことが可能なデュアルダマシン法によって形成されても良い。第3の配線層33と第3のビア層37、及び第4の配線層34と第4のビア層38についても同様である。これにより、多層配線層30を形成する工程を短縮することができる。
The
次に、図2(C)に示すように、Si貫通電極20のCu膜24(TSVビアCu)を露出させる工程が行われる。具体的には、素子領域層10及び多層配線層30を含むデバイス層40の下方に位置するSi支持基板4(図2(B)参照)が研削法等によって除去されて、Cu膜24が露出する。
Next, as shown in FIG. 2C, a step of exposing the Cu film 24 (TSV via Cu) of the Si through
Si支持基板4の研削は、粗研削と仕上げ研削の2工程で行われる。粗研削ではビトリファイドボンドの#500ダイヤモンド砥石が用いられる。そして、ダイヤモンド砥石の送り速度200μm/min、砥石回転数2000min−1、ウェーハ回転数300min−1の条件で加工が行われる。これにより、Cu膜24は、素子領域層10の下面に対する残り厚さ50μmまで除去される。
Grinding of the
仕上げ研削では、研削中にSi貫通電極20のCu膜24や埋め込み絶縁層3が露出するため、高圧水を砥石に噴射しながら行う研削手法が実行される。具体的には、ビトリファイドボンドの#8000ダイヤモンド砥石が用いられ、送り速度20μm/min、砥石回転数3000min−1、ウェーハ回転数300min−1の条件で加工が行われる。
In the finish grinding, since the
そして、仕上げ研削は、Si支持基板4が完全に無くなるまで行われる。この仕上げ研削により、埋め込み絶縁層3の表面粗さは約3nm(Ra)となり、高精度なデバイス層40が得られる。
Then, the finish grinding is performed until the
なお、粗研削、仕上げ研削ともに上記条件に限定されるわけではない。粗研削及び仕上げ研削は、砥石の状態や番手によって最適条件が存在すると共に、Si貫通電極20のCu密度に好適に対応するよう高圧水の噴出圧力の調整が可能である。
Note that both rough grinding and finish grinding are not limited to the above conditions. In rough grinding and finish grinding, there are optimum conditions depending on the state of the grindstone and the count, and the jet pressure of high-pressure water can be adjusted to suitably correspond to the Cu density of the Si through
上記の加工例では、Si貫通電極20のCu密度10%において、#8000砥石の組み合わせで最適値となる6MPaの噴出圧力で行われる例を示した。Cu密度が低い場合は低噴出圧力側、Cu密度が高い場合は高噴出圧力側に最適値があるとして、好適な条件で研削加工が行われても良い。また、砥石が高番手になると低噴出力側に、低番手になると高噴出圧力側に最適値があるとして、好適な条件で研削加工が行われても良い。
In the above processing example, an example is shown in which, when the Cu density of the Si through
また、上記の実施形態ではすべてのSi支持基板4を研削法により除去する例を示したが、本発明は、研削法とCMP法の組み合わせ、または混酸エッチング法とCMP法の組み合わせによっても同様の構造を実現できる。
In the above embodiment, an example in which all the
具体的には、Si支持基板4を除去する工程では、固定砥粒を用いた研削技術ですべてのSi支持基板4を除去する方法が採用されても良い。また、固定砥粒を用いた研削技術で概ねSi支持基板4を除去した後、遊離砥粒を用いたCMP技術で残ったSi支持基板4を完全に除去する方法が用いられても良い。また、混酸(フッ酸、硝酸、酢酸を混合したもの等)で概ねSi支持基板4を除去した後、遊離砥粒を用いたCMP技術で残ったSi支持基板4を完全に除去する方法を採用することも可能である。これらの方法でSi支持基板4の除去が行われることにより、薄層化された高性能で歩留まりの良い半導体デバイスの製造が可能となる。
Specifically, in the step of removing the
以上、図1及び図2を参照して説明した本実施形態に係る半導体装置の製造方法によれば、従来の製造過程で行われていたサポートウェーハの貼り合わせと剥離の工程を排除することができる。即ち、半導体デバイス素子11を含む素子領域層10及び多層配線層30を形成する一連のデバイスプロセスと、Si貫通電極20を形成するプロセス及びデバイス層40を薄化するプロセスの間に、従来のサポートウェーハを用いたプロセスを行う必要がない。
As described above, according to the method for manufacturing the semiconductor device according to the present embodiment described with reference to FIGS. 1 and 2, it is possible to eliminate the steps of bonding and peeling the support wafer, which are performed in the conventional manufacturing process. it can. That is, conventional support between a series of device processes for forming the
これにより、サポートウェーハを利用することによる半導体装置の製造方法におけるデバイスウェーハの厚さばらつきの課題を無くし、薄層化された高性能な半導体デバイスを製造することができる。そして、デバイスウェーハの割れや欠けのリスクを回避することができ、歩留まりの良い低コストな半導体デバイスを製造することができる。 Thereby, the problem of variation in the thickness of the device wafer in the method of manufacturing a semiconductor device by using the support wafer can be eliminated, and a thin, high-performance semiconductor device can be manufactured. And the risk of a crack or a chip of a device wafer can be avoided, and a low-cost semiconductor device with a good yield can be manufactured.
また、従来のバンプ形成工程を排除することができ、バンプを形成するための材料等を接合するための各種成膜が不要になる。これにより、製造工程の大幅な簡略化を図ることができると共に、半導体装置の低コスト化を図ることができる。 Moreover, the conventional bump formation process can be eliminated, and various film formations for bonding materials for forming bumps or the like become unnecessary. As a result, the manufacturing process can be greatly simplified and the cost of the semiconductor device can be reduced.
次に、図3及び図4を参照して、半導体デバイスが三次元化された半導体装置(三次元半導体装置)の製造方法について詳細に説明する。なお、既に説明した実施形態の製造方法と同一若しくは同様の作用、効果を奏する構成要素については、同一の符号を付し、その説明を省略する。 Next, with reference to FIGS. 3 and 4, a method for manufacturing a semiconductor device (three-dimensional semiconductor device) in which a semiconductor device is three-dimensionalized will be described in detail. In addition, the same code | symbol is attached | subjected about the component which has the same or similar operation | movement as the manufacturing method of already demonstrated embodiment, and an effect, and the description is abbreviate | omitted.
図3は、本発明の実施形態に係る半導体装置の製造方法において、第1のデバイス層41と第2のデバイス層42を接合する工程を示す断面図である。図3に示すように、第1のデバイス層41と第2のデバイス層42は、それぞれの多層配線層30が、電気的且つ物理的に接合される。
FIG. 3 is a cross-sectional view showing a process of bonding the
第1のデバイス層41に形成された多層配線層30に、第2のデバイス層42に形成された多層配線層30が接合されることにより、第1のデバイス層41及び第2のデバイス層42を、それぞれのSi支持基板4が除去されていない状態で接合することができる。よって、厚さばらつきや割れリスクの少ない高精度且つ低コストな三次元化された半導体装置の加工方法が実現される。
By joining the
第1のデバイス層41及び第2のデバイス層42は、図1及び図2を参照して既に説明した半導体装置の製造方法によって形成されたものであり、図2(B)に示す多層配線層30を形成する工程まで実行されているものである。
The
第1のデバイス層41及び第2のデバイス層42の接合は、表面活性化常温接合法(SAB:Surface Active Bonding)によって行われる。詳しくは、Arイオンによる表面活性化が行われた後に、圧力約500g/cm2で、それぞれの多層配線層30同士が接合される。これにより、多層配線層30の接合歩留まりを約100%とし、接合抵抗の増加を無視できる程度の低レベルとし、且つ、第1のデバイス層41と第2のデバイス層42のアライメント誤差を1μm以下とすることができる。
Bonding of the
上記のSABによる接合法によれば、第1のデバイス層41及び第2のデバイス層42を常温で接合することが可能である。よって、SABによる接合法は、熱による変形や反りの問題がないため有利である。なお、第1のデバイス層41及び第2のデバイス層42を接合する方法としては、原理的には加熱が必要であるが、プラズマ接合法等が適用されても良い。
According to the above-described bonding method using SAB, it is possible to bond the
そして、第1のデバイス層41及び第2のデバイス層42が接合された後に、第2のデバイス層42に形成されていたSi支持基板4が除去されることになる。第2のデバイス層42のSi支持基板4を除去する工程は、図2(C)を参照して既に説明した各種方法による。
Then, after the
図4は、本実施形態に係る半導体装置の製造方法のデバイス層を接合する工程を示す断面図であり、前述の工程により第1のデバイス層41と第2のデバイス層42が接合された後に、更に第3のデバイス層43及び第4のデバイス層44を接合する工程を示している。
FIG. 4 is a cross-sectional view illustrating a process of bonding the device layers of the method for manufacturing a semiconductor device according to the present embodiment, after the
図4に示すように、先ず、前述の通り、第2のデバイス層42のSi支持基板4(図3参照)が研削法等によって完全に除去される。これにより、第2のデバイス層42は、Si貫通電極20のCu膜24が露出した状態になる。
As shown in FIG. 4, first, as described above, the Si support substrate 4 (see FIG. 3) of the
第3のデバイス層43は、既に説明した製造方法によって、図2(B)に示すように、素子領域層10及び多層領域層30が形成された状態にまで加工されている。そして、図4に示すように、第3のデバイス層43は、その多層配線層30が、第2のデバイス層42のSi貫通電極20が露出した素子領域層10に、SAB法により接合される。
The
第3のデバイス層43は、その多層配線層30が第2のデバイス層42の素子領域層10に接合された後、図示しないSi支持基板(図1に示すSi支持基板4と略同等)が研削法等によって完全に除去される。
After the
第4のデバイス層44についても、上記と同様の工程により、第3のデバイス層43に接合される。即ち、第4のデバイス層44は、図2(B)に示す状態になるまで略同様の工程によって形成され、その多層配線層30が、第3のデバイス層43の素子領域層10に接合される。
The
そして、第4のデバイス層44の図示しないSi支持基板(図1に示すSi支持基板4と略同等)は、研削法等によって完全に除去される。なお、これらと同様の工程が繰り返し実行されることにより、更に多数のデバイス層が接合されても良い。
Then, the Si support substrate (not shown) of the fourth device layer 44 (substantially equivalent to the
上記の工程が実行されることにより、第1のデバイス層41から第4のデバイス層44及び必要に応じて更に他のデバイス層が接続された後、最終的に、第1のデバイス層41のSi支持基板4が研削法等によって除去される。これにより、半導体デバイスが三次元化された半導体装置が製造される。
By performing the above steps, after the
このように、本実施形態によれば、従来のサポートウェーハを用いることなく形成された第1のデバイス層41から第4のデバイス層44、及び更に多層のデバイス層を接合することができる。これにより、高性能に三次元化された半導体装置を高効率且つ低コストに生産することができる。
As described above, according to the present embodiment, the
以上、図1ないし図4を参照して説明した通り、本実施形態に係る半導体装置の製造方法によれば、絶縁分離Si基板1を使った高速且つ低電力が実現できるCMOSデバイス等の製造過程において、前工程(半導体デバイス素子11を含む素子領域層10を形成する工程までのプロセス)後に、絶縁分離Si基板1のSi活性層2、埋め込み絶縁層3及びその下部のSi支持基板4の一部まで貫通するSi貫通電極20を形成する工程が実行される。
As described above with reference to FIGS. 1 to 4, according to the method of manufacturing a semiconductor device according to the present embodiment, the manufacturing process of a CMOS device or the like that can achieve high speed and low power using the insulated silicon substrate 1. 1, after the previous step (the process up to the step of forming the
即ち、絶縁分離Si基板1を用いて、埋め込み絶縁層3上の薄いSi活性層2上にCMOS等のデバイスを作製する前工程が行われた後、薄いSi活性層2と埋め込み絶縁層3及びその下部の支持基板であるSi支持基板4の一部まで貫通するように貫通電極穴21が形成される工程が行われる。そして、貫通電極穴21に、絶縁膜22、バリア膜23及びCu膜24を順次形成し貫通電極穴21を埋め込む工程が行われる。
That is, after the pre-process for manufacturing a device such as a CMOS on the thin Si
次いで、バックエンドプロセス(多層配線層30を形成する工程)が行われ、CMOSデバイスを完成させる工程が実行される。即ち、前記前工程で形成されたデバイス上にデバイス間を接続する多層配線層30を形成する工程が行われる。
Next, a back-end process (a step of forming the multilayer wiring layer 30) is performed, and a step of completing the CMOS device is performed. That is, a step of forming the
そして、ウェーハ裏面のSi支持基板4を除去してデバイスの薄化を完了する工程が行われる。具体的には、裏面側のSi支持基板4は、研削等の手法で絶縁分離Si基板1を構成する埋め込み絶縁層3の面に達するまで除去され、Si貫通電極20が露出する。
Then, the process of removing the
これら一連の製造工程が実行されることにより、各デバイス層の薄層化時に、従来の製造方法において必要であったサポートウェーハの貼り合わせと剥離の工程が排除される。これにより、貼り合わせ時の厚さばらつきの課題、剥離時のデバイスの割れリスクの問題、及びこれらの工程を付加することによるコスト増の課題を原理的に排除することができる。 By executing these series of manufacturing steps, the support wafer bonding and peeling steps, which are necessary in the conventional manufacturing method, are eliminated when each device layer is thinned. Thereby, the problem of the thickness dispersion | variation at the time of bonding, the problem of the cracking risk of the device at the time of peeling, and the problem of the cost increase by adding these processes can be excluded in principle.
本実施形態に係る半導体装置の製造方法は、各種デバイス(メモリー、ロジック、CPU等)をウェーハレベルで積層して三次元構造を実現させることで、高密度で低電力、且つ高速な半導体装置を低コストで提供することができる。 The semiconductor device manufacturing method according to the present embodiment realizes a three-dimensional structure by stacking various devices (memory, logic, CPU, etc.) at the wafer level, thereby realizing a high-density, low-power, and high-speed semiconductor device. It can be provided at low cost.
また、本実施形態の製造方法によれば、現在使われている各種携帯端末をはじめとして、今後発展が期待されるIoTやAIを構成するキーデバイスとして高性能な半導体装置を提供することができ、産業の発展に貢献することができる。 In addition, according to the manufacturing method of the present embodiment, it is possible to provide a high-performance semiconductor device as a key device that configures IoT and AI that are expected to be developed in the future, including various portable terminals currently used. Can contribute to the development of industry.
なお、本発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を逸脱しない範囲で、種々の変更実施が可能である。 In addition, this invention is not limited to the said embodiment, In addition, a various change implementation is possible in the range which does not deviate from the summary of this invention.
1 絶縁分離Si基板
2 Si活性層
3 埋め込み絶縁層
4 Si支持基板
10 素子領域層
11 半導体デバイス素子
12 ソース・ドレイン領域
13 チャネル領域
14 ソース・ドレイン電極層
15 素子分離絶縁層
16 ゲート絶縁層
17 ゲートポリSi電極層
18 ゲート電極層
20 Si貫通電極
21 貫通電極穴
22 絶縁膜
23 バリア膜
24 Cu膜
30 多層配線層
31 第1の配線層
32 第2の配線層
33 第3の配線層
34 第4の配線層
35 第1のビア層
36 第2のビア層
37 第3のビア層
38 第4のビア層
39 配線層間絶縁層
40 デバイス層
41 第1のデバイス層
42 第2のデバイス層
43 第3のデバイス層
44 第4のデバイス層
DESCRIPTION OF SYMBOLS 1 Insulation isolation |
Claims (5)
前記半導体デバイス素子が形成された素子領域層に前記Si活性層及び前記埋め込み絶縁層を貫通して前記Si支持基板の一部領域に達する複数の貫通電極穴を形成する工程と、
前記貫通電極穴に絶縁膜、バリア膜及びCu膜を順次形成して前記貫通電極穴を完全に充填させてSi貫通電極を形成する工程と、
前記Si貫通電極が形成された前記素子領域層の外面に前記半導体デバイス素子に接続される配線層を含む多層配線層を形成する工程と、
前記多層配線層が形成された後に前記Si支持基板を除去して前記Si貫通電極の前記Cu膜を露出させる工程と、を具備することを特徴とする半導体装置の製造方法。 Forming a semiconductor device element on the Si active layer of the insulating isolation Si substrate in which the Si active layer, the buried insulating layer, and the Si support substrate are arranged in this order;
Forming a plurality of through-electrode holes penetrating the Si active layer and the buried insulating layer and reaching a partial region of the Si support substrate in an element region layer in which the semiconductor device element is formed;
Forming an insulating film, a barrier film and a Cu film sequentially in the through electrode hole to completely fill the through electrode hole to form an Si through electrode;
Forming a multilayer wiring layer including a wiring layer connected to the semiconductor device element on an outer surface of the element region layer in which the Si through electrode is formed;
And a step of removing the Si support substrate and exposing the Cu film of the Si through electrode after the multilayer wiring layer is formed.
更に他の前記絶縁分離Si基板を用いて前記多層配線層を形成する工程まで実行されて第3のデバイス層が形成され、
前記第2のデバイス層に形成され前記Cu膜が露出された前記素子領域層に、前記第3のデバイス層に形成された前記多層配線層が接合されることを特徴とする請求項3または請求項4に記載の半導体装置の製造方法。
After the second device layer is bonded, the Si support substrate formed in the second device layer is removed to expose the Cu film of the Si through electrode formed in the second device layer The process of
Further, the third device layer is formed by performing the process up to the step of forming the multilayer wiring layer using the other insulation-isolated Si substrate,
4. The multilayer wiring layer formed in the third device layer is bonded to the element region layer formed in the second device layer and from which the Cu film is exposed. Item 5. A method for manufacturing a semiconductor device according to Item 4.
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