JP2018514867A - Dspエンジンおよび改良されたコンテキストスイッチ能力を有する中央処理ユニット - Google Patents
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Abstract
Description
本願は、2015年4月30日に出願された共有に係る米国仮特許出願第62/154,993号に対する優先権を主張するものであり、該米国仮特許出願は、あらゆる目的のために本明細書中に援用される。
本開示は、中央処理ユニット(CPU)に関し、特に、CPUおよび集積デジタル信号処理エンジン(DSP)を伴うマイクロコントローラに関する。
内蔵システムは、中央処理ユニット(CPU)と、メモリと、複数の周辺デバイスとを備え、シングルチップシステムまたはシングルチップマイクロコントローラを形成する。CPUはさらに、本願の譲受人によって製造されたdsPICコア等のデジタル信号処理能力を有するように拡張されてもよい。例えば、図1Aに示されるように、処理ユニットは、本願の譲受人によって製造されたdsPICコア等の付加的デジタル信号処理(DSP)エンジンを伴う、CPUを備えてもよい。詳細な情報は、例えば、参照することによって本明細書に組み込まれる、Microchip Technologies Inc.によって2006年に公開されたデータシートDS70049Cである、参照マニュアル「dsPIC30F Family Reference Manual」から入手可能である。
Claims (29)
- 集積回路デバイスであって、
デジタル信号処理(DSP)エンジンを含む、第1の中央処理ユニットと、
複数のコンテキストであって、各コンテキストは、複数のレジスタを備えるCPUコンテキストと、DSPコンテキストとを備え、前記DSPコンテキストは、制御ビットと、複数のDSPレジスタとを備え、前記集積回路デバイスのリセット後、全てのDSPコンテキストの制御ビットは、前記DSPコンテキストの制御ビットに書き込まれているデータが、全ての他のDSPコンテキストの個別の制御ビットに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび別のDSPコンテキストの制御ビットのうちの少なくとも1つの修正後のみ、前記別のコンテキストの制御ビットは、前記リンクから切り離され、前記DSPコンテキストの独立制御ビットを形成する、コンテキストと、
を備える、集積回路デバイス。 - 前記制御ビットは、制御レジスタの一部である、請求項1に記載の集積回路デバイス。
- 前記制御レジスタは、DSPコンテキストの一部ではなく、リンクされない、非DSPビットを備える、請求項2に記載の集積回路デバイス。
- 前記集積回路デバイスのリセット後、DSPコンテキストの全てのレジスタは、DSPコンテキストの1つのレジスタに書き込まれているデータが、全ての他のDSPコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび前記別のDSPコンテキストの制御レジスタの修正後のみ、前記別のコンテキストのレジスタは、前記リンクから切り離され、前記DSPコンテキストの独立レジスタを形成する、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記DSPコンテキストレジスタは、前記DSPエンジンのステータスを示す、ステータスレジスタの少なくとも所定の数のビットを備える、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記複数のDSPレジスタは、少なくとも1つのアキュムレータを備える、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記複数のDSPレジスタは、前記DSPエンジンのために使用される前記CPUコンテキストの一部ではない、少なくとも1つのワーキングレジスタを備える、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記複数のDSPレジスタは、前記CPUコンテキストの一部ではない、少なくとも1つのさらなるワーキングレジスタを備える、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記制御ビットは、前記DSPエンジンを制御および構成するように動作可能なDSPエンジン制御レジスタの一部である、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記DSPエンジン制御レジスタは、ループ制御ビットと、アキュムレータ制御ビットと、少なくとも1つの乗算器制御ビットとを備える、請求項9に記載の集積回路デバイス。
- 前記DSPエンジン制御レジスタはさらに、CPUインタラプトプライオリティ制御ビットを備える、請求項9または請求項10に記載の集積回路デバイス。
- 前記DSPエンジン制御レジスタは、プログラム空間可視性制御ビットを備える、請求項9−11のいずれか1項に記載の集積回路デバイス。
- コンテキストスイッチ後の前記少なくとも1つのアキュムレータの修正は、関連付けられたDSPコンテキストの切り離しをトリガしない、請求項6に記載の集積回路デバイス。
- DSPコンテキストの切り離し後、前記集積回路デバイスの後続リセットは、再び、全てのDSP制御ビットをリンクさせる、前記請求項のいずれか1項に記載の集積回路デバイス。
- 第2の中央処理ユニットを備える、前記請求項のいずれか1項に記載の集積回路デバイス。
- 前記第2の中央処理ユニットは、マスタとして動作し、前記第1の中央処理ユニットは、スレーブとして動作する、請求項15に記載の集積回路デバイス。
- 前記第1の中央処理ユニットは、前記集積回路デバイスの第1のマイクロコントローラユニットの処理ユニットであり、前記第2の中央処理ユニットは、前記集積回路デバイスの第2のマイクロコントローラユニットの処理ユニットである、請求項15または請求項16に記載の集積回路デバイス。
- 前記第1のマイクロコントローラユニットは、前記第2のマイクロコントローラユニットおよびランダムアクセスプログラムメモリを結合するインターフェースを通して前記第2の中央処理ユニットによってロードされるように構成される、ランダムアクセスプログラムメモリを備える、請求項15−17のいずれか1項に記載の集積回路デバイス。
- デジタル信号処理(DSP)エンジンを含む、第1の中央処理ユニットを備える、集積回路デバイスを動作させるための方法であって、
複数のコンテキストを提供するステップであって、各コンテキストは、CPUコンテキストと、DSPコンテキストとを備え、前記DSPコンテキストは、制御ビットと、複数のDSPレジスタとを備える、ステップと、
前記集積回路デバイスをリセットするステップであって、リセットは、現在のDSP制御ビットに書き込まれているデータが、全ての他のDSPコンテキストの制御ビットに書き込まれるように、全てのDSPコンテキストの制御ビットをともにリンクさせる、ステップと、
別のコンテキストにスイッチングし、前記別のコンテキストのDSPコンテキストの少なくとも1つの制御ビットを修正するステップであって、前記別のコンテキストの制御ビットは、前記リンクから切り離され、独立制御ビットを形成する、ステップと、
を含む、方法。 - 前記制御ビットは、制御レジスタの一部である、請求項19に記載の方法。
- 前記制御レジスタは、DSPコンテキストの一部ではなく、リンクされない、非DSPビットを備える、請求項20に記載の方法。
- 前記集積回路デバイスのリセット後、DSPコンテキストの全てのレジスタは、DSPコンテキストの1つのレジスタに書き込まれているデータが、全ての他のDSPコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび前記別のDSPコンテキストの制御レジスタの修正後のみ、前記別のコンテキストのレジスタは、前記リンクから切り離され、前記DSPコンテキストの独立レジスタを形成する、請求項20または請求項21に記載の方法。
- 前記DSPコンテキストは、前記DSPエンジンのステータスを示すステータスレジスタの少なくとも所定の数のビットを備える、請求項19−22のいずれか1項に記載の方法。
- 前記DSPコンテキストは、少なくとも1つのアキュムレータを備える、請求項19−23のいずれか1項に記載の方法。
- 前記DSPコンテキストは、前記CPUコンテキストの一部ではない、前記DSPエンジンのために使用される少なくとも1つのワーキングレジスタを備える、請求項19−24のいずれか1項に記載の方法。
- 前記DSPコンテキストは、前記CPUコンテキストの一部ではない、少なくとも1つのさらなるワーキングレジスタを備える、請求項25に記載の方法。
- 前記制御ビットを備える制御レジスタを用いて前記DSPエンジンを制御するステップをさらに含む、請求項19−26のいずれか1項に記載の方法。
- コンテキストスイッチ後の前記少なくとも1つのアキュムレータの修正は、関連付けられたDSPコンテキストの切り離しをトリガしない、請求項24−27のいずれか1項に記載の方法。
- DSPコンテキストの切り離し後、前記集積回路デバイスの後続リセットは、再び、全てのDSP制御ビットをリンクさせる、請求項19−28のいずれか1項に記載の方法。
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