JP2018116991A - Method of manufacturing multilayer ceramic capacitor - Google Patents
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Abstract
Description
本発明は、積層セラミックコンデンサの製造方法に関する。 The present invention relates to a method for manufacturing a multilayer ceramic capacitor.
近年の電子機器の高性能化に伴い、積層セラミックコンデンサなどの積層型電子部品の大容量化が求められてきている。積層セラミックコンデンサの大容量化を実現するためには、積層セラミックコンデンサのサイズを大きくしたり、所定のサイズにおける１層あたりの誘電体層の厚みをできるだけ薄くしたりすることで、誘電体層の積層数をできるだけ増やすことが必要である。 With the recent increase in performance of electronic devices, it has been required to increase the capacity of multilayer electronic components such as multilayer ceramic capacitors. In order to realize a large capacity of the multilayer ceramic capacitor, it is possible to increase the size of the multilayer ceramic capacitor or to reduce the thickness of the dielectric layer per layer at a predetermined size as much as possible. It is necessary to increase the number of layers as much as possible.
しかしながら、このような積層セラミックコンデンサの大容量化に伴い、積層セラミックコンデンサのサイズの増大や、薄層化、大容量化によって、誘電体層の表面に配置される内部電極の端部とその誘電体層の端部との幅（Ｌギャップ、Ｗギャップ）を狭くすることや、外層薄厚化（積層方向に位置する内部電極を有していない誘電体層の厚みを薄くすること）が必須となり、積層セラミックコンデンサの積層体の形状も角部や稜線部が尖った形状となり易く、重量も大きくなる傾向にある。このような場合、積層セラミックコンデンサの製造過程や製造過程における搬送時において、積層体の角部や稜線部が衝突することによって、積層体の角部や稜線部において、割れや欠けといった問題が生じやすくなる。なお、この問題は、積層セラミックコンデンサの重量が大きくなる分、衝突エネルギーも大きくなるため、顕著に現れることになる。 However, as the capacity of such a multilayer ceramic capacitor is increased, the end of the internal electrode disposed on the surface of the dielectric layer and the dielectric thereof are increased by increasing the size of the multilayer ceramic capacitor, reducing the thickness, and increasing the capacity. It is essential to narrow the width (L gap, W gap) with the end of the body layer and thin the outer layer (thinner layer that does not have an internal electrode located in the stacking direction). Also, the shape of the laminated body of the multilayer ceramic capacitor tends to be a shape with sharp corners and ridge lines, and the weight tends to increase. In such a case, when the multilayer ceramic capacitor is manufactured or transported in the manufacturing process, the corners and ridges of the multilayer body collide, resulting in problems such as cracks and chipping in the corners and ridges of the multilayer body. It becomes easy. This problem becomes prominent because the collision energy increases as the weight of the multilayer ceramic capacitor increases.
そこで、上記のような問題を解決するための従来技術として、たとえば、セラミック焼成体を得た後に、セラミック焼成体をバレル研磨することによって、セラミック焼成体の稜線部に丸みをつける製造方法が知られている（特許文献１を参照）。 Therefore, as a conventional technique for solving the above problems, for example, a manufacturing method for rounding the ridge portion of a ceramic fired body by barrel-polishing the ceramic fired body after obtaining the ceramic fired body is known. (See Patent Document 1).
また、上記のような問題を解決するための別の従来技術として、積層体チップを焼成する前に、湿式バレル法または乾式バレル法にて焼成前の積層体チップをバレル研磨することによって、積層体チップの角部の面取りを行う製造方法が知られている（特許文献２を参照）。 In addition, as another conventional technique for solving the above-described problem, before firing the multilayer chip, the multilayer chip before firing is barrel-polished by a wet barrel method or a dry barrel method. A manufacturing method for chamfering a corner portion of a body chip is known (see Patent Document 2).
しかしながら、上記の特許文献１や特許文献２のような方法においては、積層体チップの稜線部に丸みをつけることで、積層体チップの割れや欠けを抑制することができるものの、バレルの加工エネルギーの負荷が大きく、外層剥がれなどの別の構造欠陥が発生する場合がある。特に、特許文献２に記載の焼成前の積層体チップをバレル研磨する際には、バレルによって積層体チップの温度が上昇する。温度上昇後は積層体チップの可塑性が増加するため、内部電極の存在しない外層と内部電極が存在する内層部との間における密着力が上がる効果があるが、初期の段階では、外層剥がれが発生しやすいことがわかっている。 However, in the methods such as Patent Document 1 and Patent Document 2 described above, it is possible to suppress the cracking and chipping of the multilayer chip by rounding the ridge line portion of the multilayer chip, but the processing energy of the barrel In some cases, another structural defect such as peeling of the outer layer may occur. In particular, when barrel-polishing the laminated chip before firing described in Patent Document 2, the temperature of the laminated chip rises due to the barrel. Since the plasticity of the laminated chip increases after the temperature rises, there is an effect of increasing the adhesion between the outer layer where no internal electrode is present and the inner layer where the internal electrode is present, but at the initial stage, the outer layer is peeled off. I know it is easy to do.
それゆえに、この発明の主たる目的は、積層セラミックコンデンサの製造過程において、積層体の割れや欠けの発生を抑制しつつ、外層剥がれをも抑制しうる積層セラミックコンデンサの製造方法を提供することである。 SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a method for manufacturing a multilayer ceramic capacitor capable of suppressing the peeling of the outer layer while suppressing the occurrence of cracks and chips in the multilayer body in the process of manufacturing the multilayer ceramic capacitor. .
この発明にかかる積層セラミックコンデンサの製造方法は、積層された複数の誘電体層を含む積層体と、積層体内に配置され、誘電体層と交互に積層された複数の内部電極と、内部電極に接続される外部電極と、を備える、積層セラミックコンデンサの製造方法であって、誘電体層および内部電極を有する未焼成の積層体チップを得る工程と、未焼成の積層体チップの稜線部を研磨する工程と、を含み、未焼成の積層体チップの稜線部を研磨する工程は、バレル内に未焼成の積層体チップと緩衝材とを投入し、複数の段階に分けてバレルを回転させることにより研磨を行うものであり、研磨は、各段階について時系列にバレルの回転数を上げて研磨を行う、積層セラミックコンデンサの製造方法である。
また、この発明にかかる積層セラミックコンデンサの製造方法は、未焼成の積層体チップの稜線部を研磨する工程において、１回目の研磨におけるバレルの回転数は、６０ｒｐｍ以上７０ｒｐｍであり、２回目の研磨におけるバレルの回転数は、１３０ｒｐｍ以上１４０ｒｐｍ以下であり、３回目の研磨におけるバレルの回転数は、１４５ｒｐｍ以上１５５ｒｐｍ以下であることが好ましい。
さらに、この発明にかかる積層セラミックコンデンサの製造方法は、未焼成の積層体チップの稜線部を研磨する工程において、１回目の研磨におけるバレルの回転により生じる遠心力は、０．００２４Ｎ以上０．００３３Ｎであり、２回目の研磨におけるバレルの回転により生じる遠心力は、０．０１１５Ｎ以上０．０１３３Ｎであり、３回目の研磨におけるバレルの回転により生じる遠心力は、０．０１４３Ｎ以上０．０１６３Ｎ以下であることが好ましい。
されにまた、この発明にかかる積層セラミックコンデンサの製造方法は、３回目の研磨におけるバレルの回転数に設定する時機は、２回目の研磨におけるバレル内の温度が７０℃以上になったところであることが好ましい。
A method for manufacturing a multilayer ceramic capacitor according to the present invention includes a multilayer body including a plurality of multilayered dielectric layers, a plurality of internal electrodes disposed in the multilayer body and alternately stacked with the dielectric layers, and an internal electrode. A method of manufacturing a multilayer ceramic capacitor, comprising: an external electrode to be connected, the step of obtaining an unsintered multilayer chip having a dielectric layer and an internal electrode; and polishing a ridge line portion of the unsintered multilayer chip The step of polishing the ridge line portion of the unfired laminate chip is to put the unfired laminate chip and the buffer material into the barrel and rotate the barrel in a plurality of stages. Polishing is a method of manufacturing a multilayer ceramic capacitor in which polishing is performed by increasing the number of rotations of the barrel in time series for each stage.
In the method for manufacturing a multilayer ceramic capacitor according to the present invention, in the step of polishing the ridge line portion of the unfired multilayer chip, the number of rotations of the barrel in the first polishing is 60 rpm to 70 rpm, and the second polishing is performed. The number of rotations of the barrel in is preferably from 130 rpm to 140 rpm, and the number of rotations of the barrel in the third polishing is preferably from 145 rpm to 155 rpm.
Furthermore, in the method of manufacturing a multilayer ceramic capacitor according to the present invention, the centrifugal force generated by the rotation of the barrel in the first polishing is 0.0024N or more and 0.0033N in the step of polishing the ridge line portion of the unfired multilayer chip. The centrifugal force generated by the barrel rotation in the second polishing is 0.0115 N or more and 0.0133 N, and the centrifugal force generated by the barrel rotation in the third polishing is 0.0143 N or more and 0.0163 N or less. Preferably there is.
In addition, in the method for manufacturing a multilayer ceramic capacitor according to the present invention, the time for setting the number of rotations of the barrel in the third polishing is that the temperature in the barrel in the second polishing is 70 ° C. or higher. Is preferred.
この発明にかかる積層セラミックコンデンサの製造方法によれば、未焼成の積層体チップの稜線部を研磨する工程が、バレル内に未焼成の積層体チップと緩衝材とを投入し、複数の段階に分けてバレルを回転させることにより研磨を行うものであり、研磨は、各段階について、時系列にバレルの回転数を上げて研磨を行うので、１回目の研磨におけるバレルの低い回転数で一定の稜線部の丸み（Ｒ量）を形成後、２回目以降の研磨におけるバレルの回転数を、１回目の研磨におけるバレルの回転数よりも回転数を高くして、所望の稜線部の丸みを形成する。さらにその後、バレル研磨の際に、積層体チップの温度が上昇してきたところで、バレルの回転数をさらに高くして、稜線部の丸みを形成しつつ、積層体チップの可塑性の増加を利用して、内部電極パターンが存在しない外層部と内部電極パターンが存在する内層部との間における密着力を向上させることができることから、積層体の割れや欠けの発生を抑制することができるだけでなく、初期の段階に発生する積層体に対する外層剥がれをも抑制することができる。
また、この発明にかかる積層セラミックコンデンサの製造方法では、未焼成の積層体チップの稜線部を研磨する工程において、１回目の研磨におけるバレルの回転数が、６０ｒｐｍ以上７０ｒｐｍであり、２回目の研磨におけるバレルの回転数が、１３０ｒｐｍ以上１４０ｒｐｍ以下であり、３回目の研磨におけるバレルの回転数が、１４５ｒｐｍ以上１５５ｒｐｍ以下であると、１回目の研磨におけるバレルの回転数である６０ｒｐｍ以上７０ｒｐｍ以下の段階で、外層剥がれが発生しない速度で一定の稜線部の丸み（Ｒ量）を形成し、１回目の研磨のバレルの回転数よりも高い１３０ｒｐｍ以上１４０ｒｐｍ以下の回転数である２回目の研磨の段階で、所望の稜線部の丸みを形成することができる。さらに、２回目の研磨のバレルの回転数よりも高い１４５ｒｐｍ以上１５５ｒｐｍ以下の回転数である３回目の研磨の段階で、稜線部の丸みを形成しつつ、積層体チップの可塑性の増加を利用し、内部電極パターンが存在しない外層部と内部電極パターンが存在する内層部との間における密着力を向上させることができる。従って、積層体に対する外層剥がれをより抑制することができる。
さらに、この発明にかかる積層セラミックコンデンサの製造方法では、未焼成の積層体チップの稜線部を研磨する工程において、１回目の研磨におけるバレルの回転により生じる遠心力が、０．００２４Ｎ以上０．００３３Ｎであり、２回目の研磨におけるバレルの回転により生じる遠心力が、０．０１１５Ｎ以上０．０１３３Ｎであり、３回目の研磨におけるバレルの回転により生じる遠心力が、０．０１４３Ｎ以上０．０１６３Ｎ以下であると、１回目の研磨におけるバレルの回転により生じる遠心力である０．００２４Ｎ以上０．００３３Ｎ以下の段階で、外層剥がれが発生しない速度で一定の稜線部の丸み（Ｒ量）を形成し、１回目の研磨のバレルの回転により生じる遠心力よりも高い０．０１１５Ｎ以上０．０１３３Ｎ以下の遠心力である２回目の研磨の段階で、所望の稜線部の丸みを形成することができる。さらに、２回目の研磨のバレルの回転により生じる遠心力よりも高い０．０１４３Ｎ以上０．０１６３Ｎ以下の遠心力である３回目の研磨の段階で、稜線部の丸みを形成しつつ、積層体チップの可塑性の増加を利用し、内部電極パターンが存在しない外層部と内部電極パターンが存在する内層部との間における密着力を向上させることができる。従って、積層体に対する外層剥がれをより抑制することができる。
さらにまた、この発明にかかる積層セラミックコンデンサの製造方法では、３回目の研磨におけるバレルの回転数に設定する時機が、２回目の研磨におけるバレル内の温度が７０℃以上になったところであると、積層体の稜線部の丸み（Ｒ量）を形成しつつ、積層体チップの可塑性の増加を利用し、内部電極パターンの存在しない外層部と内部電極パターンが存在する内層部との間における密着力を安定して向上させることができる。従って、積層体１２に対する外層剥がれを、さらに安定して抑制することができる。
According to the method for manufacturing a multilayer ceramic capacitor according to the present invention, the step of polishing the ridge line portion of the unsintered multilayer chip is performed by introducing the unsintered multilayer chip and the buffer material into the barrel and performing a plurality of steps. The polishing is performed by rotating the barrel separately, and the polishing is performed by increasing the number of rotations of the barrel in time series for each stage. Therefore, the polishing is constant at a low number of rotations of the barrel in the first polishing. After forming the roundness (R amount) of the ridge line part, the rotational speed of the barrel in the second and subsequent polishing is made higher than the rotational speed of the barrel in the first polishing to form the desired roundness of the ridge line part. To do. Further, during the barrel polishing, when the temperature of the laminate chip has risen, the barrel rotation speed is further increased, and the roundness of the ridge line portion is formed, and the increase in plasticity of the laminate chip is utilized. In addition, since it is possible to improve the adhesion between the outer layer portion where the internal electrode pattern does not exist and the inner layer portion where the internal electrode pattern exists, it is possible not only to suppress the occurrence of cracking and chipping of the laminate, but also in the initial stage It is also possible to suppress peeling of the outer layer to the laminate that occurs at this stage.
In the method for manufacturing a multilayer ceramic capacitor according to the present invention, in the step of polishing the ridge line portion of the unfired multilayer chip, the number of rotations of the barrel in the first polishing is 60 rpm or more and 70 rpm, and the second polishing. If the barrel rotation speed is 130 rpm or more and 140 rpm or less, and the barrel rotation speed in the third polishing is 145 rpm or more and 155 rpm or less, the barrel rotation speed in the first polishing is 60 rpm or more and 70 rpm or less. Then, the rounding (R amount) of the constant ridge line portion is formed at a speed at which the outer layer does not peel off, and the second polishing stage is performed at a rotational speed of 130 rpm to 140 rpm which is higher than the rotational speed of the first polishing barrel. Thus, it is possible to form a desired ridge line roundness. Furthermore, in the third polishing step, which is higher than the rotation speed of the barrel for the second polishing, but at a rotation speed of 145 rpm or more and 155 rpm or less, an increase in the plasticity of the laminate chip is utilized while forming a rounded edge portion. The adhesion between the outer layer portion where no internal electrode pattern exists and the inner layer portion where the internal electrode pattern exists can be improved. Therefore, it is possible to further suppress peeling of the outer layer with respect to the laminate.
Furthermore, in the method for manufacturing a multilayer ceramic capacitor according to the present invention, the centrifugal force generated by the rotation of the barrel in the first polishing is 0.0024 N or more and 0.0033 N in the step of polishing the ridge line portion of the unfired multilayer chip. The centrifugal force generated by the barrel rotation in the second polishing is 0.0115 N or more and 0.0133 N, and the centrifugal force generated by the barrel rotation in the third polishing is 0.0143 N or more and 0.0163 N or less. If there is, at a stage of 0.0024N or more and 0.0033N or less which is a centrifugal force generated by the rotation of the barrel in the first polishing, a constant ridge line roundness (R amount) is formed at a speed at which the outer layer does not peel off, Centrifugation of 0.0115 N or more and 0.0133 N or less, which is higher than the centrifugal force generated by the rotation of the first polishing barrel In the second polishing step of it, it is possible to form a rounded desired ridge. Further, in the third polishing stage, which is a centrifugal force of 0.0143 N or more and 0.0163 N or less which is higher than the centrifugal force generated by the rotation of the barrel for the second polishing, the ridge line portion is rounded and the laminate chip is formed. By utilizing the increase in plasticity, it is possible to improve the adhesion between the outer layer portion where the internal electrode pattern does not exist and the inner layer portion where the internal electrode pattern exists. Therefore, it is possible to further suppress peeling of the outer layer with respect to the laminate.
Furthermore, in the method of manufacturing a multilayer ceramic capacitor according to the present invention, the time to set the number of rotations of the barrel in the third polishing is that the temperature in the barrel in the second polishing is 70 ° C. or higher. Adhesive strength between the outer layer portion where the internal electrode pattern does not exist and the inner layer portion where the internal electrode pattern exists using the increase in plasticity of the laminate chip while forming the roundness (R amount) of the ridge line portion of the laminated body Can be improved stably. Therefore, the outer layer peeling from the laminate 12 can be further stably suppressed.
積層セラミックコンデンサの製造過程において、積層体の割れや欠けの発生を抑制しつつ、外層剥がれをも抑制しうる積層セラミックコンデンサの製造方法を提供することができる。 In the production process of a multilayer ceramic capacitor, it is possible to provide a method for producing a multilayer ceramic capacitor that can suppress the occurrence of cracking and chipping of the multilayer body and can also prevent peeling of the outer layer.
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-described object, other objects, features, and advantages of the present invention will become more apparent from the following description of embodiments for carrying out the invention with reference to the drawings.
１．積層セラミックコンデンサ
この発明の一実施の形態にかかる積層セラミックコンデンサについて説明する。図１は、この発明にかかる積層セラミックコンデンサの一例を示す外観斜視図である。図２は、この発明にかかる積層セラミックコンデンサを示す図１のＩＩ−ＩＩ線における断面図であり、図３は、この発明にかかる積層セラミックコンデンサを示す図１のＩＩＩ−ＩＩＩ線における断面図である。
1. Multilayer Ceramic Capacitor A multilayer ceramic capacitor according to an embodiment of the present invention will be described. FIG. 1 is an external perspective view showing an example of a multilayer ceramic capacitor according to the present invention. 2 is a cross-sectional view taken along the line II-II of FIG. 1 showing the multilayer ceramic capacitor according to the present invention, and FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 1 showing the multilayer ceramic capacitor according to the present invention. is there.
図１ないし図３に示すように、積層セラミックコンデンサ１０は、直方体状の積層体１２を含む。 As shown in FIGS. 1 to 3, the multilayer ceramic capacitor 10 includes a rectangular parallelepiped multilayer body 12.
積層体１２は、積層された複数の誘電体層１４と複数の内部電極１６とを有する。さらに、積層体１２は、積層方向ｘに相対する第１の主面１２ａおよび第２の主面１２ｂと、積層方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃおよび第２の側面１２ｄと、積層方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅおよび第２の端面１２ｆとを有する。この積層体１２には、角部および稜線部に丸みがつけられている。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面１２ａおよび第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄ、ならびに第１の端面１２ｅおよび第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。さらに、積層体１２の長さ方向ｚの寸法は、幅方向ｙの寸法よりも必ずしも長いとは限らない。 The stacked body 12 includes a plurality of stacked dielectric layers 14 and a plurality of internal electrodes 16. Furthermore, the laminate 12 includes a first main surface 12a and a second main surface 12b that are opposed to the lamination direction x, and a first side surface 12c and a second side surface that are opposed to the width direction y orthogonal to the lamination direction x. 12d, and a first end surface 12e and a second end surface 12f that are opposed to a length direction z orthogonal to the stacking direction x and the width direction y. The laminated body 12 has rounded corners and ridges. In addition, a corner | angular part is a part where three adjacent surfaces of a laminated body cross, and a ridgeline part is a part where two adjacent surfaces of a laminated body intersect. Further, unevenness or the like is formed on part or all of the first main surface 12a and the second main surface 12b, the first side surface 12c and the second side surface 12d, and the first end surface 12e and the second end surface 12f. May be. Furthermore, the dimension in the length direction z of the laminate 12 is not necessarily longer than the dimension in the width direction y.
積層される誘電体層１４の枚数は、特に限定されないが、５００枚以上１５００枚以下であることが好ましい。 The number of laminated dielectric layers 14 is not particularly limited, but is preferably 500 or more and 1500 or less.
積層体１２の誘電体層１４は、外層部１４ａと内層部１４ｂとを含む。外層部１４ａは、積層体１２の第１の主面１２ａ側および第２の主面１２ｂ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極１６との間に位置する誘電体層１４、および第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極１６との間に位置する誘電体層１４である。そして、両外層部１４ａに挟まれた領域が内層部１４ｂである。なお、外層部１４ａの厚みは、３０μｍ以上２００μｍ以下であることが好ましい。 The dielectric layer 14 of the stacked body 12 includes an outer layer portion 14a and an inner layer portion 14b. The outer layer portion 14a is located on the first main surface 12a side and the second main surface 12b side of the laminate 12, and is between the first main surface 12a and the inner electrode 16 closest to the first main surface 12a. And the dielectric layer 14 located between the second main surface 12b and the internal electrode 16 closest to the second main surface 12b. The region sandwiched between both outer layer portions 14a is the inner layer portion 14b. In addition, it is preferable that the thickness of the outer layer part 14a is 30 μm or more and 200 μm or less.
積層体１２の寸法は、特に限定されないが、長さ方向ｚの寸法は、１．５５ｍｍ以上３．１０ｍｍ以下、幅方向ｙの寸法は、０．７５ｍｍ以上２．４０ｍｍ以下、積層方向ｘの寸法は、０．５０ｍｍ以上２．４０ｍｍ以下であることが好ましい。 Although the dimension of the laminated body 12 is not specifically limited, The dimension of the length direction z is 1.55 mm or more and 3.10 mm or less, the dimension of the width direction y is 0.75 mm or more and 2.40 mm or less, and the dimension of the lamination direction x. Is preferably 0.50 mm or more and 2.40 mm or less.
誘電体層１４は、たとえば、誘電体材料により形成することができる。このような誘電体材料としては、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層体１２の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。 The dielectric layer 14 can be formed of a dielectric material, for example. As such a dielectric material, for example, a dielectric ceramic containing a component such as BaTiO 3 , CaTiO 3 , SrTiO 3 , or CaZrO 3 can be used. When the above-described dielectric material is included as a main component, depending on the desired characteristics of the laminated body 12, for example, a secondary material having a lower content than the main component such as an Mn compound, Fe compound, Cr compound, Co compound, or Ni compound. You may use what added the component.
焼成後の誘電体層１４の厚みは、０．５μｍ以上１．３５μｍ以下であることが好ましい。 The thickness of the dielectric layer 14 after firing is preferably 0.5 μm or more and 1.35 μm or less.
積層体１２は、複数の内部電極１６として、たとえば略矩形状の複数の第１の内部電極１６ａおよび複数の第２の内部電極１６ｂを有する。複数の第１の内部電極１６ａおよび複数の第２の内部電極１６ｂは、積層体１２の積層方向ｘに沿って等間隔に交互に配置されるように埋設されている。 The multilayer body 12 includes, as the plurality of internal electrodes 16, for example, a plurality of first internal electrodes 16a and a plurality of second internal electrodes 16b having a substantially rectangular shape. The plurality of first internal electrodes 16 a and the plurality of second internal electrodes 16 b are embedded so as to be alternately arranged at equal intervals along the stacking direction x of the stacked body 12.
第１の内部電極１６ａは、第２の内部電極１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。
第２の内部電極１６ｂは、第１の内部電極１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
The first internal electrode 16a is positioned on one end side of the first internal electrode 16a, the first counter electrode portion 18a facing the second internal electrode 16b, and the laminated body 12 from the first counter electrode portion 18a. The first extraction electrode portion 20a up to the first end face 12e is provided. The end portion of the first extraction electrode portion 20a is drawn out to the first end surface 12e and exposed.
The second internal electrode 16b is positioned on one end side of the second counter electrode portion 18b facing the first internal electrode 16a and the second internal electrode 16b, and the laminated body 12 from the second counter electrode portion 18b. The second extraction electrode portion 20b up to the second end face 12f is provided. The end portion of the second extraction electrode portion 20b is drawn out to the second end face 12f and exposed.
積層体１２は、第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間および第１の対向電極部１８ａおよび第２の対向電極部１８ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２２ａを含む。さらに、積層体１２は、第１の内部電極１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間および第２の内部電極１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２２ｂを含む。 The stacked body 12 includes a first counter electrode portion 18a and a second counter electrode portion between one end in the width direction y of the first counter electrode portion 18a and the second counter electrode portion 18b and the first side surface 12c, and the first counter electrode portion 18a and the second counter electrode portion. The side part (henceforth "W gap") 22a of the laminated body 12 formed between the other end of the width direction y of 18b, and the 2nd side surface 12d is included. Further, the multilayer body 12 includes a second lead electrode of the second internal electrode 16b between the end portion of the first internal electrode 16a opposite to the first lead electrode portion 20a and the second end face 12f. It includes an end portion (hereinafter referred to as an “L gap”) 22b of the stacked body 12 formed between an end opposite to the portion 20b and the first end face 12e.
内部電極１６は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ−Ｐｄ合金などの、それらの金属の少なくとも一種を含む合金などの適宜の導電材料を含有している。内部電極１６は、さらに誘電体層１４に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。 The internal electrode 16 is appropriately made of a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals such as an Ag—Pd alloy containing one of these metals. The conductive material is contained. The internal electrode 16 may further include dielectric particles having the same composition system as the ceramic contained in the dielectric layer 14.
内部電極１６の厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。また、内部電極１６の枚数は、特に限定されない。 The thickness of the internal electrode 16 is preferably 0.2 μm or more and 2.0 μm or less. Further, the number of internal electrodes 16 is not particularly limited.
積層体１２の第１の端面１２ｅ側および第２の端面１２ｆ側には、外部電極２４が配置される。外部電極２４は、第１の外部電極２４ａおよび第２の外部電極２４ｂを有する。
第１の外部電極２４ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極２４ａは、第１の内部電極１６ａの第１の引出電極２０ａと電気的に接続される。なお、第１の外部電極２４ａは、積層体１２の第１の端面１２ｅのみに形成されていてもよい。
第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極２４ｂは、第２の内部電極１６ｂの第２の引出電極２０ｂと電気的に接続される。なお、第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆのみに形成されていてもよい。
External electrodes 24 are disposed on the first end surface 12 e side and the second end surface 12 f side of the multilayer body 12. The external electrode 24 includes a first external electrode 24a and a second external electrode 24b.
The first external electrode 24a is disposed on the surface of the first end surface 12e of the multilayer body 12, and extends from the first end surface 12e to form the first main surface 12a, the second main surface 12b, and the first side surface. 12c and second side surface 12d are formed so as to cover each part. In this case, the first external electrode 24a is electrically connected to the first extraction electrode 20a of the first internal electrode 16a. Note that the first external electrode 24 a may be formed only on the first end surface 12 e of the multilayer body 12.
The second external electrode 24b is disposed on the surface of the second end surface 12f of the multilayer body 12, and extends from the second end surface 12f to the first main surface 12a, the second main surface 12b, and the first side surface. 12c and second side surface 12d are formed so as to cover each part. In this case, the second external electrode 24b is electrically connected to the second extraction electrode 20b of the second internal electrode 16b. Note that the second external electrode 24 b may be formed only on the second end face 12 f of the multilayer body 12.
積層体１２内においては、第１の内部電極１６ａの第１の対向電極部１８ａと第２の内部電極１６ｂの第２の対向電極１８ｂとが誘電体層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極１６ａが接続された第１の外部電極２４ａと第２の内部電極１６ｂが接続された第２の外部電極２４ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。 In the laminated body 12, the first counter electrode portion 18a of the first internal electrode 16a and the second counter electrode 18b of the second internal electrode 16b are opposed to each other via the dielectric layer 14, thereby A capacitance is formed. Therefore, a capacitance can be obtained between the first external electrode 24a to which the first internal electrode 16a is connected and the second external electrode 24b to which the second internal electrode 16b is connected. The characteristics are expressed.
第１の外部電極２４ａは、第１の下地電極層２６ａと、第１の下地電極層２６ａの表面に配置された第１のめっき層２８ａとを含む。同様に、第２の外部電極２４ｂは、第２の下地電極層２６ｂと、第２の下地電極層２６ｂの表面に配置された第２のめっき層２８ｂとを含む。 The first external electrode 24a includes a first base electrode layer 26a and a first plating layer 28a disposed on the surface of the first base electrode layer 26a. Similarly, the second external electrode 24b includes a second base electrode layer 26b and a second plating layer 28b disposed on the surface of the second base electrode layer 26b.
第１の下地電極層２６ａは、積層体１２の第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。
また、第２の下地電極層２６ｂは、積層体１２の第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ、第２の主面１２ｂ、第１の側面１２ｃおよび第２の側面１２ｄのそれぞれの一部分を覆うように形成される。
なお、第１の下地電極層２６ａは、積層体１２の第１の端面１２ｅの表面のみに配置されてもよいし、第２の下地電極層２６ｂは、積層体１２の第２の端面１２ｆの表面にのみ配置されてもよい。
The first base electrode layer 26a is disposed on the surface of the first end surface 12e of the multilayer body 12, and extends from the first end surface 12e to form the first main surface 12a, the second main surface 12b, and the first main surface 12e. It is formed so as to cover a part of each of the side surface 12c and the second side surface 12d.
The second base electrode layer 26b is disposed on the surface of the second end surface 12f of the multilayer body 12, and extends from the second end surface 12f to extend the first main surface 12a, the second main surface 12b, and the second main surface 12b. The first side face 12c and the second side face 12d are formed so as to cover a part thereof.
The first base electrode layer 26a may be disposed only on the surface of the first end face 12e of the multilayer body 12, and the second base electrode layer 26b may be disposed on the second end face 12f of the multilayer body 12. It may be arranged only on the surface.
第１の下地電極層２６ａおよび第２の下地電極層２６ｂは、それぞれ、焼付け層、薄膜層などから選ばれる少なくとも１つを含むが、ここでは焼付け層で形成された第１の下地電極層２６ａおよび第２の下地電極層２６ｂについて説明する。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｂ、Ａｇ−Ｐｂ合金、Ａｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものであり、誘電体層１４および内部電極１６と同時に焼成したものでもよく、誘電体層１４および内部電極１６を焼成した後に焼き付けたものでもよい。焼付け層のうちの最も厚い部分の厚みは、１０μｍ以上５０μｍ以下であることが好ましい。
Each of the first base electrode layer 26a and the second base electrode layer 26b includes at least one selected from a baking layer, a thin film layer, and the like. Here, the first base electrode layer 26a formed of the baking layer is used. The second base electrode layer 26b will be described.
The baking layer includes glass and metal. Examples of the metal of the baking layer include at least one selected from Cu, Ni, Ag, Pb, an Ag—Pb alloy, Au, and the like. Moreover, as a glass of a baking layer, at least 1 chosen from B, Si, Ba, Mg, Al, Li etc. is included. The baking layer may be a plurality of layers. The baking layer is obtained by applying a conductive paste containing glass and metal to the laminated body 12 and baking it. The baking layer may be fired at the same time as the dielectric layer 14 and the internal electrode 16, or the dielectric layer 14 and the internal electrode 16. It may be baked after firing. The thickness of the thickest part in the baking layer is preferably 10 μm or more and 50 μm or less.
また、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。 Further, the thin film layer is a layer of 1 μm or less formed by a thin film forming method such as a sputtering method or a vapor deposition method and deposited with metal particles.
第１のめっき層２８ａは、第１の下地電極層２６ａを覆うように配置される。具体的には、第１のめっき層２８ａは、第１の下地電極層２６ａの表面の第１の端面１２ｅに配置され、第１の下地電極層２６ａの表面の第１の主面１２ａおよび第２の主面１２ｂならびに第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。なお、第１のめっき層２８ａは、第１の端面１２ｅに配置される第１の下地電極層２６ａの表面のみに配置されてもよい。
同様に、第２のめっき層２８ｂは、第２の下地電極層２６ｂを覆うように配置される。具体的には、第２のめっき層２８ｂは、第２の下地電極層２６ｂの表面の第２の端面１２ｆに配置され、第２の下地電極層２６ｂの表面の第１の主面１２ａおよび第２の主面１２ｂならびに第１の側面１２ｃおよび第２の側面１２ｄにも至るように設けられていることが好ましい。なお、第２のめっき層２８ｂは、第２の端面１２ｆに配置される第２の下地電極層２６ｂの表面のみに配置されてもよい。
The first plating layer 28a is disposed so as to cover the first base electrode layer 26a. Specifically, the first plating layer 28a is disposed on the first end face 12e on the surface of the first base electrode layer 26a, and the first main surface 12a and the first main surface 12a on the surface of the first base electrode layer 26a. The second main surface 12b is preferably provided so as to reach the first side surface 12c and the second side surface 12d. The first plating layer 28a may be disposed only on the surface of the first base electrode layer 26a disposed on the first end surface 12e.
Similarly, the second plating layer 28b is disposed so as to cover the second base electrode layer 26b. Specifically, the second plating layer 28b is disposed on the second end surface 12f on the surface of the second base electrode layer 26b, and the first main surface 12a and the second main surface 12a on the surface of the second base electrode layer 26b. The second main surface 12b is preferably provided so as to reach the first side surface 12c and the second side surface 12d. The second plating layer 28b may be disposed only on the surface of the second base electrode layer 26b disposed on the second end face 12f.
また、第１のめっき層２８ａおよび第２のめっき層２８ｂ（以下、単にめっき層ともいう）としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎ等から選ばれる少なくとも１種の金属または当該金属を含む合金が用いられる。
めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、積層セラミックコンデンサ１０を実装する際に、実装に用いられる半田によって下地電極層が侵食されることを防止することができる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミックコンデンサ１０を実装する際に、実装に用いられる半田の濡れ性を向上させ、容易に実装することができる。
The first plating layer 28a and the second plating layer 28b (hereinafter also simply referred to as a plating layer) are selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, and Zn. At least one metal or an alloy containing the metal is used.
The plating layer may be formed of a plurality of layers. In this case, the plating layer preferably has a two-layer structure of a Ni plating layer and a Sn plating layer. By providing the Ni plating layer so as to cover the surface of the base electrode layer, it is possible to prevent the base electrode layer from being eroded by the solder used for mounting when the multilayer ceramic capacitor 10 is mounted. Further, by providing the Sn plating layer on the surface of the Ni plating layer, when the multilayer ceramic capacitor 10 is mounted, the wettability of solder used for mounting can be improved and mounting can be easily performed.
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。さらに、めっき層は、単位体積あたりの金属割合が９９体積％以上であることが好ましい。 The thickness per plating layer is preferably 1 μm or more and 15 μm or less. Moreover, it is preferable that a plating layer does not contain glass. Further, the plating layer preferably has a metal ratio per unit volume of 99% by volume or more.
なお、外部電極２４は、積層体１２上に設けられ、内部電極１６と直接接続されるめっき層から形成されてもよい。その際、前処理として、積層体１２上に触媒を設けてもよい。 The external electrode 24 may be formed from a plating layer provided on the stacked body 12 and directly connected to the internal electrode 16. At that time, a catalyst may be provided on the laminate 12 as a pretreatment.
積層体１２、第１の外部電極２４ａおよび第２の外部電極２４ｂを含む積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とし、積層体１２、第１の外部電極２４ａおよび第２の外部電極２４ｂを含む積層セラミックコンデンサ１０の積層方向ｘの寸法をＴ寸法とし、積層体１２、第１の外部電極２４ａおよび第２の外部電極２４ｂを含む積層セラミックコンデンサ１０の幅方向ｙの寸法をＷ寸法とする。
積層セラミックコンデンサ１０の寸法は、長さ方向ｚのＬ寸法が１．６０ｍｍ以上３．２０ｍｍ以下、幅方向ｙのＷ寸法が０．８０ｍｍ以上２．５０ｍｍ以下、積層方向ｘのＴ寸法が０．６０ｍｍ以上２．５０ｍｍ以下である。
The multilayer ceramic capacitor 10 including the multilayer body 12, the first external electrode 24a, and the second external electrode 24b has a dimension L in the length direction z, and the multilayer body 12, the first external electrode 24a, and the second external electrode. The dimension in the stacking direction x of the multilayer ceramic capacitor 10 including the electrode 24b is T, and the dimension in the width direction y of the multilayer ceramic capacitor 10 including the multilayer body 12, the first external electrode 24a, and the second external electrode 24b is W. Dimension.
The dimension of the multilayer ceramic capacitor 10 is such that the L dimension in the length direction z is 1.60 mm or more and 3.20 mm or less, the W dimension in the width direction y is 0.80 mm or more and 2.50 mm or less, and the T dimension in the lamination direction x is 0.00. It is 60 mm or more and 2.50 mm or less.
２．積層セラミックコンデンサの製造方法
次に、以上の構成からなる図１に示す積層セラミックコンデンサの製造方法の一実施の形態について説明する。
2. Next, an embodiment of a method for manufacturing the multilayer ceramic capacitor shown in FIG. 1 having the above-described configuration will be described.
（１）積層体チップを得る工程
まず、誘電体シートおよび内部電極１６を形成するための内部電極用導電性ペーストが準備される。なお、誘電体シートおよび内部電極用導電性ペーストには、有機バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
(1) Step of Obtaining Laminate Chip First, an internal electrode conductive paste for forming the dielectric sheet and the internal electrode 16 is prepared. The dielectric sheet and the internal electrode conductive paste include an organic binder and a solvent, but a known organic binder or organic solvent can be used.
そして、誘電体シートの表面に、例えば、所定のパターンで内部電極用導電性ペーストを印刷し、誘電体シートには、内部電極パターンが形成される。なお、内部電極用導電性ペーストは、スクリーン印刷やグラビア印刷などの公知の方法により印刷することができる。 Then, for example, the internal electrode conductive paste is printed in a predetermined pattern on the surface of the dielectric sheet, and the internal electrode pattern is formed on the dielectric sheet. The internal electrode conductive paste can be printed by a known method such as screen printing or gravure printing.
次に、内部電極パターンが印刷されていない外層用誘電体シートが所定枚数積層され、その上に、内部電極パターンが印刷された誘電体シートが順次積層され、その上に、外層用誘電体シートが所定枚数積層され、積層体シートが作製される。
続いて、必要に応じて、この積層体シートは、静水圧プレスなどの手段により積層方向ｘにプレスされ、積層ブロックが作製される。
Next, a predetermined number of outer layer dielectric sheets on which no internal electrode patterns are printed are laminated, and dielectric sheets on which internal electrode patterns are printed are sequentially laminated thereon, on which outer layer dielectric sheets are stacked. Are laminated to produce a laminate sheet.
Subsequently, if necessary, the laminate sheet is pressed in the lamination direction x by means such as isostatic pressing to produce a laminated block.
その後、積層体ブロックが所定の形状寸法に切断され、誘電体層および内部電極を有する未焼成の積層体チップが切り出される（誘電体層および内部電極を有する未焼成の積層体チップを得る工程）。 Thereafter, the laminated body block is cut into a predetermined shape, and an unfired laminated body chip having a dielectric layer and internal electrodes is cut out (step of obtaining an unfired laminated body chip having dielectric layers and internal electrodes). .
（２）未焼成の積層体チップを研磨する工程
そして、バレル研磨などにより積層体の角部や稜線部に丸みがつけられる（未焼成の積層体チップの稜線部を研磨する工程）。
(2) Step of polishing unfired laminate chip Then, the corners and ridge portions of the laminate are rounded by barrel polishing or the like (step of polishing the ridge portion of the unfired laminate chip).
未焼成の積層体チップの稜線部を研磨する工程について、詳細に説明する。
まず、図４に示すように、バレル研磨機のバレル３０内に未焼成の積層体１２と緩衝材３２とが投入され、複数の段階に分けてバレル３０を回転させることにより研磨を行う（バレル研磨）。この研磨は、各段階について時系列にバレル３０の回転数を上げて研磨を行う。
The step of polishing the ridge line portion of the unfired laminate chip will be described in detail.
First, as shown in FIG. 4, the unfired laminated body 12 and the buffer material 32 are put into the barrel 30 of a barrel polishing machine, and polishing is performed by rotating the barrel 30 in a plurality of stages (barrel). Polishing). This polishing is performed by increasing the number of rotations of the barrel 30 in time series for each stage.
未焼成の積層体チップの稜線部を研磨する工程に用いられるバレル研磨に用いられるバレル３０の形状は、円柱状や多角注状であることが好ましく、研磨条件により、適宜研磨形状を変更することができる。また、バレル３０のサイズは、特に限定はされない。 The shape of the barrel 30 used for the barrel polishing used in the step of polishing the ridge line portion of the unfired laminate chip is preferably a columnar shape or a polygonal shape, and the polishing shape is appropriately changed depending on the polishing conditions. Can do. Further, the size of the barrel 30 is not particularly limited.
バレル研磨の方式は、水を用いない乾式にてバレル研磨を行ってもよく、水を用いた湿式にてバレル研磨を行ってもよい。バレル研磨を湿式で行う場合は、バレル３０内に水などの水溶液が別途投入される。 As the barrel polishing method, barrel polishing may be performed by a dry method that does not use water, or barrel polishing may be performed by a wet method using water. When barrel polishing is performed in a wet manner, an aqueous solution such as water is separately charged into the barrel 30.
バレル３０に内に投入される緩衝材３２は、たとえば、水、片栗粉、アルミナ粉、アルミナメディア、樹脂メディアなどを用いることができる。緩衝材３２は複数の種類が混合されていても良い。
緩衝材３２として用いられる樹脂メディアのサイズは、その直径が２ｍｍ以上７ｍｍ以下であることが好ましい。なお、樹脂メディアは、ＺｒＯ2、ＳｉＯ2などからなる樹脂を用いることが好ましい。
緩衝材３２として用いられる片栗粉のサイズは、その直径が２０μｍ以上７０μｍ以下であることが好ましい。
緩衝材３２として用いられるアルミナ粉のサイズは、その直径が３０μｍ以上１００μｍ以下であることが好ましい。
緩衝材３２として用いられるアルミナメディアのサイズは、その直径が２ｍｍ以上７ｍｍ以下であることが好ましい。
また、バレル３０内に投入される未焼成の積層体１２と緩衝材３２の量は、バレル３０のポッド容積の８割以上１０割以下であることが好ましく、緩衝材３２の固形分としては、バレル３０内に投入される未焼成の積層体１２と緩衝材３２の量は、バレル３０のポッド容積の５割以上７割以下であることが好ましい。
For example, water, potato starch powder, alumina powder, alumina media, resin media, or the like can be used as the buffer material 32 put into the barrel 30. A plurality of types of buffer material 32 may be mixed.
The resin media used as the buffer material 32 preferably has a diameter of 2 mm to 7 mm. The resin medium is preferably a resin made of ZrO 2 , SiO 2 or the like.
The size of the starch powder used as the buffer material 32 is preferably 20 μm or more and 70 μm or less in diameter.
The alumina powder used as the buffer material 32 preferably has a diameter of 30 μm or more and 100 μm or less.
The size of the alumina media used as the buffer material 32 is preferably 2 mm or more and 7 mm or less in diameter.
Further, the amount of the unfired laminate 12 and the buffer material 32 charged into the barrel 30 is preferably 80% to 100% of the pod volume of the barrel 30, and the solid content of the buffer material 32 is as follows. It is preferable that the amount of the unfired laminated body 12 and the buffer material 32 to be charged into the barrel 30 is not less than 50% and not more than 70% of the pod volume of the barrel 30.
未焼成の積層体チップの稜線部を研磨する工程において、１回目の研磨におけるバレル３０の回転数は、６０ｒｐｍ以上７０ｒｐｍであり、２回目の研磨におけるバレル３０の回転数は、１３０ｒｐｍ以上１４０ｒｐｍ以下であり、３回目の研磨におけるバレル３０の回転数は、１４５ｒｐｍ以上１５５ｒｐｍ以下であることが好ましい。 In the step of polishing the ridge portion of the unfired laminate chip, the rotation speed of the barrel 30 in the first polishing is 60 rpm or more and 70 rpm, and the rotation speed of the barrel 30 in the second polishing is 130 rpm or more and 140 rpm or less. Yes, the number of rotations of the barrel 30 in the third polishing is preferably 145 rpm or more and 155 rpm or less.
また、未焼成の積層体チップの稜線部を研磨する工程において、１回目の研磨におけるバレル３０の回転により生じる遠心力は、０．００２４Ｎ以上０．００３３Ｎであり、２回目の研磨におけるバレル３０の回転により生じる遠心力は、０．０１１５Ｎ以上０．０１３３Ｎであり、３回目の研磨におけるバレル３０の回転により生じる遠心力は、０．０１４３Ｎ以上０．０１６３Ｎ以下であることが好ましい。 Further, in the step of polishing the ridge line portion of the unfired laminate chip, the centrifugal force generated by the rotation of the barrel 30 in the first polishing is 0.0024 N or more and 0.0033 N, and the barrel 30 in the second polishing is polished. The centrifugal force generated by the rotation is 0.0115N or more and 0.0133N, and the centrifugal force generated by the rotation of the barrel 30 in the third polishing is preferably 0.0143N or more and 0.0163N or less.
なお、３回目の研磨におけるバレル３０の回転数に設定する時機は、２回目の研磨におけるバレル３０内の温度が７０℃以上になったところとするのが好ましい。 In addition, it is preferable that the timing for setting the number of rotations of the barrel 30 in the third polishing is that the temperature in the barrel 30 in the second polishing is 70 ° C. or more.
続いて、未焼成の積層体チップを焼成し積層体を作製する。焼成温度は、誘電体層や内部電極の材料にもよるが、９００℃以上１３００℃以下であることが好ましい。 Subsequently, the unfired laminate chip is fired to produce a laminate. The firing temperature is preferably 900 ° C. or higher and 1300 ° C. or lower, although it depends on the material of the dielectric layer and internal electrodes.
（３）外部電極を形成する工程
外部電極２４の焼付け層を形成するために、たとえば、積層体１２の表面に第１の端面１２ｅから露出している第１の内部電極１６ａの第１の引出電極部２０ａの露出部分に外部電極用導電性ペーストが塗布されて焼き付けられ、また、同様に、外部電極２４の焼付け層を形成するために、たとえば、積層体１２の第２の端面１２ｆから露出している第２の内部電極１６ｂの第２の引出電極部２０ｂの露出部分に外部電極用導電性ペーストが塗布されて焼き付けられる。このとき、焼き付け温度は、７００℃以上９００℃以下であることが好ましい。なお、必要に応じて、焼付け層の表面に１層以上のめっき層が形成され、外部電極２４が形成される。
(3) Step of forming external electrode In order to form a baking layer of external electrode 24, for example, a first lead of first internal electrode 16a exposed from first end face 12e on the surface of laminate 12 The exposed portion of the electrode portion 20a is coated with an external electrode conductive paste and baked. Similarly, in order to form a baked layer of the external electrode 24, for example, exposed from the second end face 12f of the laminate 12 The conductive paste for external electrodes is applied and baked on the exposed portion of the second extraction electrode portion 20b of the second internal electrode 16b. At this time, the baking temperature is preferably 700 ° C. or higher and 900 ° C. or lower. If necessary, one or more plating layers are formed on the surface of the baking layer, and the external electrode 24 is formed.
また、焼付け層を設けずに、たとえば、積層体１２の表面に直接めっき電極を形成せいてもよい。このとき、積層体１２の両端面から露出している内部電極１６にめっき処理を施し、下地めっき膜が形成される。めっき処理を行うにあたって、電解めっきおよび無電解めっきのどちらを採用してもよいが、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっき法を用いることが好ましい。なお、表面導体を形成する場合は、あらかじめ最外層のセラミックグリーンシートの表面に表面導体パターンを印刷して、積層体１２と同時焼成してもよく、また、焼成後の積層体１２の主面上に表面導体を印刷してから焼き付けてもよい。また、必要に応じて、下地電極層の表面に、１層以上のめっき層を形成して、外部電極２４が形成される。 Further, for example, a plating electrode may be directly formed on the surface of the laminate 12 without providing a baking layer. At this time, the internal electrode 16 exposed from both end faces of the multilayer body 12 is plated to form a base plating film. Either electroplating or electroless plating may be used for the plating process, but electroless plating requires pretreatment with a catalyst or the like to improve the plating deposition rate, and the process becomes complicated. There is a demerit. Therefore, it is usually preferable to employ electrolytic plating. As the plating method, barrel plating is preferably used. In addition, when forming a surface conductor, the surface conductor pattern may be printed on the surface of the ceramic green sheet of the outermost layer in advance, and may be fired simultaneously with the laminate 12, or the main surface of the laminate 12 after firing The surface conductor may be printed on and then baked. If necessary, the external electrode 24 is formed by forming one or more plating layers on the surface of the base electrode layer.
上述のようにして、図１に示す積層セラミックコンデンサ１０が製造される。 As described above, the multilayer ceramic capacitor 10 shown in FIG. 1 is manufactured.
バレルの回転数が低い回転数では、外層剥がれは発生しないが、時間をかけても所望の稜線部の丸み（Ｒ量）を確保することができない。
しかしながら、上述のこの発明にかかる積層セラミックコンデンサの製造方法によれば、１回目の研磨におけるバレル３０の低い回転数で一定の稜線部の丸み（Ｒ量）を形成後、２回目以降の研磨におけるバレル３０の回転数を、１回目の研磨におけるバレル３０の回転数よりも回転数を高くして、所望の稜線部の丸みを形成する。さらにその後、バレル研磨の際に、積層体チップの温度が上昇してきたところで、バレル３０の回転数をさらに高くして、稜線部の丸みを形成しつつ、積層体チップの可塑性の増加を利用して、内部電極パターンが存在しない外層部と内部電極パターンが存在する内層部との間における密着力を向上させる。以上より、本発明にかかる積層セラミックコンデンサの製造方法によれば、１回目の研磨において、バレルの回転数を抑制し、各段階について時系列に徐々にバレルの回転数を上げていくことで、積層体１２の割れや欠けの発生を抑制することができるだけでなく、初期の段階に発生する積層体１２に対する外層剥がれをも抑制することができる。
When the barrel rotation speed is low, the outer layer does not peel off, but it is not possible to ensure the desired roundness (R amount) of the ridge line portion over time.
However, according to the above-described manufacturing method of the multilayer ceramic capacitor according to the present invention, after forming a constant ridge line roundness (R amount) at a low rotation speed of the barrel 30 in the first polishing, in the second and subsequent polishing. The number of rotations of the barrel 30 is set to be higher than the number of rotations of the barrel 30 in the first polishing to form a desired ridge line roundness. Further, at the time of barrel polishing, when the temperature of the laminated chip has risen, the number of rotations of the barrel 30 is further increased to form a rounded ridge line, and the increase in plasticity of the laminated chip is used. Thus, the adhesion between the outer layer portion where the internal electrode pattern does not exist and the inner layer portion where the internal electrode pattern exists is improved. From the above, according to the method for manufacturing a multilayer ceramic capacitor according to the present invention, in the first polishing, by suppressing the rotational speed of the barrel, gradually increasing the rotational speed of the barrel in time series for each stage, Not only can the generation of cracks and chips in the laminate 12 be suppressed, but also the outer layer peeling from the laminate 12 that occurs in the initial stage can be suppressed.
また、上述のこの発明にかかる積層セラミックコンデンサの製造方法によれば、１回目の研磨におけるバレル３０の回転数は、６０ｒｐｍ以上７０ｒｐｍであり、２回目の研磨におけるバレル３０の回転数は、１３０ｒｐｍ以上１４０ｒｐｍ以下であり、３回目の研磨におけるバレル３０の回転数は、１４５ｒｐｍ以上１５５ｒｐｍ以下であると、１回目の研磨におけるバレル３０の回転数である６０ｒｐｍ以上７０ｒｐｍ以下の段階で、外層剥がれが発生しない速度で一定の稜線部の丸み（Ｒ量）を形成し、１回目の研磨のバレルの回転数よりも高い１３０ｒｐｍ以上１４０ｒｐｍ以下の回転数である２回目の研磨の段階で、所望の稜線部の丸みを形成することができる。さらに、２回目の研磨のバレルの回転数よりも高い１４５ｒｐｍ以上１５５ｒｐｍ以下の回転数である３回目の研磨の段階で、稜線部の丸みを形成しつつ、積層体チップの可塑性の増加を利用し、内部電極パターンが存在しない外層部と内部電極パターンが存在する内層部との間における密着力を向上させることができる。従って、積層体１２に対する外層剥がれをより抑制することができる。 Further, according to the method for manufacturing a multilayer ceramic capacitor according to the present invention described above, the rotation speed of the barrel 30 in the first polishing is 60 rpm or more and 70 rpm, and the rotation speed of the barrel 30 in the second polishing is 130 rpm or more. 140 rpm or less, and if the rotation speed of the barrel 30 in the third polishing is 145 rpm or more and 155 rpm or less, peeling of the outer layer does not occur at a stage of 60 rpm or more and 70 rpm or less that is the rotation speed of the barrel 30 in the first polishing. A constant ridge line roundness (R amount) is formed at a speed, and a desired ridge line part of the desired ridge line part is formed at the second polishing stage at a rotation speed of 130 to 140 rpm which is higher than the rotation speed of the barrel for the first polishing. Roundness can be formed. Furthermore, in the third polishing step, which is higher than the rotation speed of the barrel for the second polishing, but at a rotation speed of 145 rpm or more and 155 rpm or less, an increase in the plasticity of the laminate chip is utilized while forming a rounded edge portion. The adhesion between the outer layer portion where no internal electrode pattern exists and the inner layer portion where the internal electrode pattern exists can be improved. Accordingly, it is possible to further prevent the outer layer from peeling off the laminated body 12.
さらに、上述のこの発明にかかる積層セラミックコンデンサの製造方法によれば、１回目の研磨におけるバレル３０の回転により生じる遠心力は、０．００２４Ｎ以上０．００３３Ｎ以下であり、２回目の研磨におけるバレル３０の回転により生じる遠心力は、０．０１１５Ｎ以上０．０１３３Ｎ以下であり、３回目の研磨におけるバレル３０の回転により生じる遠心力は、０．０１４３Ｎ以上０．０１６３Ｎ以下であると、１回目の研磨におけるバレル３０の回転により生じる遠心力である０．００２４Ｎ以上０．００３３Ｎ以下の段階で、外層剥がれが発生しない速度で一定の稜線部の丸み（Ｒ量）を形成し、１回目の研磨のバレルの回転により生じる遠心力よりも高い０．０１１５Ｎ以上０．０１３３Ｎ以下の遠心力である２回目の研磨の段階で、所望の稜線部の丸みを形成することができる。さらに、２回目の研磨のバレルの回転により生じる遠心力よりも高い０．０１４３Ｎ以上０．０１６３Ｎ以下の遠心力である３回目の研磨の段階で、稜線部の丸みを形成しつつ、積層体チップの可塑性の増加を利用し、内部電極パターンが存在しない外層部と内部電極パターンが存在する内層部との間における密着力を向上させることができる。従って、積層体１２に対する外層剥がれをより抑制することができる。 Furthermore, according to the above-described method for manufacturing a multilayer ceramic capacitor according to the present invention, the centrifugal force generated by the rotation of the barrel 30 in the first polishing is 0.0024N or more and 0.0033N or less, and the barrel in the second polishing. The centrifugal force generated by the rotation of 30 is 0.0115 N or more and 0.0133 N or less, and the centrifugal force generated by the rotation of the barrel 30 in the third polishing is 0.0143 N or more and 0.0163 N or less. In the stage of 0.0024N or more and 0.0033N or less, which is the centrifugal force generated by the rotation of the barrel 30 in polishing, a constant ridgeline roundness (R amount) is formed at a speed at which the outer layer does not peel off. The second sharpening of 0.0115N to 0.0133N which is higher than the centrifugal force generated by the rotation of the barrel. In step, it is possible to form a rounded desired ridge. Further, in the third polishing stage, which is a centrifugal force of 0.0143 N or more and 0.0163 N or less which is higher than the centrifugal force generated by the rotation of the barrel for the second polishing, the ridge line portion is rounded and the laminate chip is formed. By utilizing the increase in plasticity, it is possible to improve the adhesion between the outer layer portion where the internal electrode pattern does not exist and the inner layer portion where the internal electrode pattern exists. Accordingly, it is possible to further prevent the outer layer from peeling off the laminated body 12.
さらにまた、上述のこの発明にかかる積層セラミックコンデンサの製造方法によれば、３回目の研磨におけるバレル３０の回転数に設定する時機は、２回目の研磨におけるバレル３０内の温度が７０℃以上になったところとすると、積層体１２の稜線部の丸み（Ｒ量）を形成しつつ、積層体チップの可塑性の増加を利用し、内部電極パターンの存在しない外層部と内部電極パターンが存在する内層部との間における密着力を安定して向上させることができる。従って、積層体１２に対する外層剥がれを、さらに安定して抑制することができる。 Furthermore, according to the above-described method for manufacturing a multilayer ceramic capacitor according to the present invention, the time for setting the number of rotations of the barrel 30 in the third polishing is such that the temperature in the barrel 30 in the second polishing is 70 ° C. or higher. As a result, the outer layer portion where the internal electrode pattern does not exist and the inner layer where the internal electrode pattern exists are formed by utilizing the increase in plasticity of the laminated body chip while forming the roundness (R amount) of the ridge line portion of the laminated body 12. It is possible to stably improve the adhesion with the part. Therefore, the outer layer peeling from the laminate 12 can be further stably suppressed.
３．実験例
次に、上述した本発明にかかる積層セラミックコンデンサ１０の効果を確認するために、本発明の製造方法に基づき積層セラミックコンデンサを製造し、積層セラミックコンデンサの割れと欠けの発生数の確認と、外層剥がれの発生数の確認を行った。
3. Experimental Example Next, in order to confirm the effect of the above-described multilayer ceramic capacitor 10 according to the present invention, a multilayer ceramic capacitor was manufactured based on the manufacturing method of the present invention, and the number of cracks and chips generated in the multilayer ceramic capacitor was confirmed. The number of occurrences of outer layer peeling was confirmed.
以下、前述の製造方法を使用して、以下の条件に基づいて実験例の実施例にかかる試料である積層セラミックコンデンサが作製された。 Hereinafter, using the above-described manufacturing method, a multilayer ceramic capacitor as a sample according to an example of the experimental example was manufactured based on the following conditions.
実施例に用いた試料である積層セラミックコンデンサの仕様は、以下のとおりである。
・積層セラミックコンデンサのサイズ（設計値）：長さ×幅×高さ＝３．２５ｍｍ×２．５５ｍｍ×２．４５ｍｍ
・誘電体層の材料：ＢａＴｉＯ3
・内部電極の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｃｕペーストの焼き付け層
めっき層：ＮｉめっきとＳｎめっきの２層構造
The specifications of the multilayer ceramic capacitor, which is a sample used in the examples, are as follows.
・ Size (design value) of multilayer ceramic capacitor: length x width x height = 3.25 mm x 2.55 mm x 2.45 mm
-Dielectric layer material: BaTiO 3
・ Material of internal electrode: Ni
・ Structure of external electrode Underlying electrode layer: Cu paste baking layer Plating layer: Two-layer structure of Ni plating and Sn plating
実施例に用いた試料である積層セラミックコンデンサの製造工程におけるバレル研磨の条件は、以下のとおりである。なお、バレル研磨は、乾式にて行った。
・緩衝材の材質：樹脂メディアおよび片栗粉
・緩衝材の量：樹脂メディア ４００ｃｃ，片栗粉 １００ｃｃ
・緩衝材の大きさ：樹脂メディア 直径４ｍｍ，片栗粉 直径５０μｍ
・バレル内の未焼成の積層体チップ数：４８００個
・バレルによる研磨時間：２４０分
・バレルによる研磨条件：３段階に分けて各段階について時系列にバレルの回転数を上げて研磨を行った。
・バレル研磨の回転数および研磨時間：１回目 ６５ｒｐｍ（１２０分）
２回目 １３５ｒｐｍ（６０分）
３回目 １５０ｒｐｍ（６０分）
・バレルの回転による遠心力および時間：１回目 ０．００２８５Ｎ（１２０分）
２回目 ０．０１２８Ｎ（６０分）
３回目 ０．０１５３Ｎ（６０分）
The conditions for barrel polishing in the production process of the multilayer ceramic capacitor which is a sample used in the examples are as follows. The barrel polishing was performed by a dry method.
・ Material of buffer material: Resin media and starch powder ・ Amount of buffer material: 400 cc resin media, 100 cc starch powder
・ Size of buffer material: Resin media diameter 4mm, potato starch diameter 50μm
-Number of unfired laminated chips in barrel: 4800-Polishing time by barrel: 240 minutes-Polishing conditions by barrel: Polishing was performed by increasing the number of rotations of the barrel in time series for each stage .
・ Number of barrel polishing rotations and polishing time: First 65 rpm (120 minutes)
Second time 135 rpm (60 minutes)
3rd 150 rpm (60 minutes)
-Centrifugal force and time due to barrel rotation: 1st time 0.00285N (120 minutes)
The second 0.0128N (60 minutes)
The third 0.0153N (60 minutes)
比較例１に用いた試料である積層セラミックコンデンサの仕様は、実施例と共通である。 The specifications of the multilayer ceramic capacitor, which is the sample used in Comparative Example 1, are the same as in the example.
比較例１に用いた試料である積層セラミックコンデンサの製造工程におけるバレル研磨の条件は、以下のとおりである。なお、バレル研磨は、乾式にて行った。
・緩衝材の材質：樹脂メディアおよび片栗粉
・緩衝材の量：樹脂メディア ４００ｃｃ，片栗粉 １００ｃｃ
・緩衝材の大きさ：樹脂メディア 直径４ｍｍ，片栗粉 直径５０μｍ
・バレル内の未焼成の積層体チップ数：４８００個
・バレルによる研磨時間：２４０分
・バレルによる研磨条件：バレル研磨を段階分けせず、バレルの回転数を一定にして研磨
・バレル研磨の回転数および研磨時間：６５ｒｐｍ（２４０分）
・バレルの回転による遠心力および時間：０．００２８５Ｎ（２４０分）
The conditions for barrel polishing in the production process of the multilayer ceramic capacitor which is the sample used in Comparative Example 1 are as follows. The barrel polishing was performed by a dry method.
・ Material of buffer material: Resin media and starch powder ・ Amount of buffer material: 400 cc resin media, 100 cc starch powder
・ Size of buffer material: Resin media diameter 4mm, potato starch diameter 50μm
・ Number of unfired laminated chips in barrel: 4800 ・ Polishing time by barrel: 240 minutes ・ Polishing conditions by barrel: Polishing with barrel rotation at a constant level without barrel polishing and rotating barrel polishing Number and polishing time: 65 rpm (240 minutes)
Centrifugal force and time due to barrel rotation: 0.00285 N (240 minutes)
比較例２に用いた試料である積層セラミックコンデンサの仕様は、実施例と共通である。 The specifications of the multilayer ceramic capacitor that is the sample used in Comparative Example 2 are the same as those in the example.
比較例２に用いた試料である積層セラミックコンデンサの製造工程におけるバレル研磨の条件は、以下のとおりである。なお、バレル研磨は、乾式にて行った。
・緩衝材の材質：樹脂メディアおよび片栗粉
・緩衝材の量：樹脂メディア ４００ｃｃ，片栗粉 １００ｃｃ
・緩衝材の大きさ：樹脂メディア 直径４ｍｍ，片栗粉 直径５０μｍ
・バレル内の未焼成の積層体チップ数：４８００個
・バレルによる研磨時間：１２０分
・バレルによる研磨条件：バレル研磨を段階分けせず、バレルの回転数を一定にして研磨
・バレル研磨の回転数および研磨時間：１５０ｒｐｍ（１２０分）
・バレルの回転による遠心力および時間：０．０１５３Ｎ（１２０分）
The conditions of barrel polishing in the manufacturing process of the multilayer ceramic capacitor which is the sample used in Comparative Example 2 are as follows. The barrel polishing was performed by a dry method.
・ Material of buffer material: Resin media and starch powder ・ Amount of buffer material: 400 cc resin media, 100 cc starch powder
・ Size of buffer material: Resin media diameter 4mm, potato starch diameter 50μm
・ Number of unfired laminated chips in barrel: 4800 ・ Polishing time by barrel: 120 minutes ・ Polishing condition by barrel: Polishing at a constant barrel rotation speed without performing barrel polishing in stages ・ Rotating barrel polishing Number and polishing time: 150 rpm (120 minutes)
-Centrifugal force and time due to rotation of barrel: 0.0153 N (120 minutes)
（ａ）割れ・欠け発生数の確認方法
焼成の完了した積層セラミックコンデンサの外観を目視ルーペにより確認し、積層体に割れや欠けが発生しているものを不良としてカウントした。
(A) Method for confirming the number of cracks / chips generated The appearance of the fired multilayer ceramic capacitor was confirmed with a visual loupe, and the ones with cracks or chips in the laminate were counted as defective.
（ｂ）外層剥がれの発生数の確認方法
焼成の完了した積層セラミックコンデンサの外観を目視ルーペにより確認し、積層体に外層剥がれが発生しているものを不良としてカウントした。
(B) Method for confirming the number of occurrences of outer layer peeling The appearance of the fired multilayer ceramic capacitor was confirmed with a visual loupe, and those with outer layer peeling on the laminate were counted as defective.
実施例、比較例１および比較例２の各試料に対する割れ・欠けの発生数および外層剥がれの発生数の確認結果を表１に示す。 Table 1 shows the results of confirming the number of occurrences of cracks / chips and the number of occurrences of outer layer peeling for the samples of Examples, Comparative Examples 1 and 2.
実施例の試料によると、割れ・欠けの発生は確認されず、外層剥がれも確認されなかった。
一方、比較例１の試料によると、外層剥がれの発生は確認されなかったが、２６６８個中２５１個の割れ・欠けの発生が確認された。また、比較例２の試料によると、割れ・欠けの発生は確認されなかったが、４６４０個中２２個の外層剥がれが確認された。
According to the sample of Example, generation | occurrence | production of a crack and a chip | tip was not confirmed, but outer layer peeling was not confirmed.
On the other hand, according to the sample of Comparative Example 1, the occurrence of peeling of the outer layer was not confirmed, but the occurrence of 251 cracks / chips out of 2668 was confirmed. Moreover, according to the sample of Comparative Example 2, although generation | occurrence | production of a crack and a chip was not confirmed, 22 outer layer peeling was confirmed among 4640 pieces.
以上の結果から、本発明にかかる積層セラミックコンデンサの製造方法によれば、積層体に対して割れや欠けだけでなく、外層剥がれも抑制しうる。これは、以下に記載のメカニズムによると考えることができる。すなわち、１回目の研磨においては、バレルの回転数を低くして、積層体の稜線部において一定の丸み（Ｒ量）を形成し、その後、１回目の研磨におけるバレルの回転数よりも高い回転数により積層体の稜線部において所望の丸みを形成する。その後、さらに、バレル内の温度が上昇したところで、バレルの回転数をさらに高くして、積層体の稜線部における丸みを形成しつつ、積層体チップの可塑性の増加を利用して、内部電極の存在しない外層部と内部電極が存在する内層部との間における密着力を向上させているため、割れや欠けだけでなく、外層剥がれをも抑制しうる。 From the above results, according to the method for manufacturing a multilayer ceramic capacitor according to the present invention, not only cracking and chipping but also peeling of the outer layer can be suppressed. This can be considered to be due to the mechanism described below. That is, in the first polishing, the rotation speed of the barrel is lowered to form a certain roundness (R amount) in the ridge line portion of the laminated body, and then the rotation is higher than the rotation speed of the barrel in the first polishing. A desired roundness is formed in the ridge line portion of the laminate by the number. Thereafter, when the temperature in the barrel rises further, the number of rotations of the barrel is further increased to form roundness in the ridge line portion of the laminate, while utilizing the increase in plasticity of the laminate chip, Since the adhesive force between the outer layer portion which does not exist and the inner layer portion where the internal electrode exists is improved, not only cracking and chipping but also peeling of the outer layer can be suppressed.
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。 In addition, this invention is not limited to the said embodiment, A various deformation | transformation is carried out within the range of the summary.
１０ 積層セラミックコンデンサ
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ 誘電体層
１４ａ 外層部
１４ｂ 内層部
１６ 内部電極
１６ａ 第１の内部電極
１６ｂ 第２の内部電極
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部（Ｗギャップ）
２２ｂ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ａ 第１の下地電極層
２６ｂ 第２の下地電極層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
３０ バレル
３２ 緩衝材
ｘ 積層方向
ｙ 幅方向
ｚ 長さ方向
DESCRIPTION OF SYMBOLS 10 Multilayer ceramic capacitor 12 Laminated body 12a 1st main surface 12b 2nd main surface 12c 1st side surface 12d 2nd side surface 12e 1st end surface 12f 2nd end surface 14 Dielectric layer 14a Outer layer part 14b Inner layer part 16 Internal electrode 16a 1st internal electrode 16b 2nd internal electrode 18a 1st counter electrode part 18b 2nd counter electrode part 20a 1st extraction electrode part 20b 2nd extraction electrode part 22a Side part (W gap)
22b End (L gap)
24 external electrode 24a first external electrode 24b second external electrode 26a first base electrode layer 26b second base electrode layer 28a first plating layer 28b second plating layer 30 barrel 32 buffer material x stacking direction y Width direction z Length direction
Claims (4)
前記積層体内に配置され、前記誘電体層と交互に積層された複数の内部電極と、
前記内部電極に接続される外部電極と、
を備える、積層セラミックコンデンサの製造方法であって、
前記誘電体層および前記内部電極を有する未焼成の積層体チップを得る工程と、
前記未焼成の積層体チップの稜線部を研磨する工程と、
を含み、
前記未焼成の積層体チップの稜線部を研磨する工程は、バレル内に前記未焼成の積層体チップと緩衝材とを投入し、複数の段階に分けてバレルを回転させることにより研磨を行うものであり、前記研磨は、各段階について時系列にバレルの回転数を上げて研磨を行う、積層セラミックコンデンサの製造方法。 A laminate including a plurality of laminated dielectric layers;
A plurality of internal electrodes arranged in the stack and alternately stacked with the dielectric layers;
An external electrode connected to the internal electrode;
A method for producing a multilayer ceramic capacitor comprising:
Obtaining an unfired laminated body chip having the dielectric layer and the internal electrodes;
Polishing the ridge line portion of the unfired laminate chip;
Including
The step of polishing the ridge line portion of the unfired laminate chip is performed by putting the unfired laminate chip and the buffer material into a barrel and rotating the barrel in a plurality of stages. And the polishing is performed by increasing the number of rotations of the barrel in time series for each stage.
１回目の研磨におけるバレルの回転数は、６０ｒｐｍ以上７０ｒｐｍであり、２回目の研磨におけるバレルの回転数は、１３０ｒｐｍ以上１４０ｒｐｍ以下であり、３回目の研磨におけるバレルの回転数は、１４５ｒｐｍ以上１５５ｒｐｍ以下である、請求項１に記載の積層セラミックコンデンサの製造方法。 In the step of polishing the ridge line portion of the unfired laminate chip,
The rotation speed of the barrel in the first polishing is 60 rpm or more and 70 rpm, the rotation speed of the barrel in the second polishing is 130 rpm or more and 140 rpm or less, and the rotation speed of the barrel in the third polishing is 145 rpm or more and 155 rpm or less. The method for producing a multilayer ceramic capacitor according to claim 1, wherein
１回目の研磨におけるバレルの回転により生じる遠心力は、０．００２４Ｎ以上０．００３３Ｎであり、２回目の研磨におけるバレルの回転により生じる遠心力は、０．０１１５Ｎ以上０．０１３３Ｎであり、３回目の研磨におけるバレルの回転により生じる遠心力は、０．０１４３Ｎ以上０．０１６３Ｎ以下である、請求項１または請求項２に記載の積層セラミックコンデンサの製造方法。 In the step of polishing the ridge line portion of the unfired laminate chip,
The centrifugal force generated by the rotation of the barrel in the first polishing is 0.0024N or more and 0.0033N, and the centrifugal force generated by the rotation of the barrel in the second polishing is 0.0115N or more and 0.0133N. The manufacturing method of the multilayer ceramic capacitor of Claim 1 or Claim 2 whose centrifugal force produced by rotation of the barrel in grinding | polishing of this is 0.0143N or more and 0.0163N or less.
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