JP2018110151A - Manufacturing method for electric field effect transistor - Google Patents
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Abstract
Description
本発明は、電界効果型トランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a field effect transistor.
液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）や有機ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＯＬＥＤ）、電子ペーパー等の平面薄型ディスプレイ（ＦＰＤ）は 大型ＴＶやＰＣ、携帯電話、モバイル機器に広く応用されている。これらのＦＰＤにはスイッチング素子や駆動素子に電界効果型トランジスタ（Field Effect Transistor；ＦＥＴ）を備えた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が使われる。 Liquid crystal displays (LCDs), organic EL (electroluminescence) displays (OLEDs), and flat thin displays (FPDs) such as electronic papers are widely applied to large TVs, PCs, mobile phones, and mobile devices. In these FPDs, thin film transistors (TFTs) that include field effect transistors (FETs) as switching elements and driving elements are used.
これらのＴＦＴにはアモルファスＳｉ（ａ−Ｓｉ）、低温ポリシリコン（ＬＴＰＳ）が使われてきたが、ａ−Ｓｉは移動度が低く、今後の高解像・高速化に対応できない、ＬＴＰＳは移動度は高いがリークが多く、特性バラツキも大きく、特殊な装置が必要なため、大規模な基板には展開しにくい。 Amorphous Si (a-Si) and low-temperature polysilicon (LTPS) have been used for these TFTs, but a-Si has low mobility and cannot cope with future high resolution and high speed. High degree of leakage, large leakage of characteristics, and special equipment is required, so it is difficult to deploy on large-scale substrates.
このため、酸化物半導体がＴＦＴに用いられるようになり、この酸化物半導体は移動度がａ−Ｓｉより高く、リークがＬＴＰＳより少ない特性を持っており、次世代の材料として注目されている。更に、ゲート絶縁膜も従来はＳｉＯ２（シリコン酸化膜）やＳｉＯＮ（シリコン窒化酸化膜）等が使われてきたが、誘電率が高く、安価な塗布型の金属酸化物にて開発されている（例えば、特許文献１参照）。これら金属酸化物ゲート絶縁体を下地としたゲート電極等の金属膜のエッチングには、ウェットエッチングが使用されていた。 For this reason, an oxide semiconductor has come to be used for TFTs, and this oxide semiconductor has higher mobility than a-Si and less leakage than LTPS, and is attracting attention as a next-generation material. In addition, the gate insulating film has conventionally been made of SiO 2 (silicon oxide film), SiON (silicon nitride oxide film), etc., but has been developed with an inexpensive coating type metal oxide having a high dielectric constant. (For example, refer to Patent Document 1). Wet etching has been used for etching metal films such as gate electrodes with these metal oxide gate insulators as a base.
しかしながら、ディスプレイの高密度化に伴い素子の微細化が求められる中、寸法シフトが大きいウェットエッチングが微細化の妨げになっていた。又、ゲート電極に近い金属性の絶縁膜や半導体層をエッチングした場合、選択比が悪いと下地の絶縁膜や半導体層もエッチングされてしまうおそれがあった。 However, with the demand for miniaturization of elements as the density of displays increases, wet etching with a large dimensional shift has hindered miniaturization. Further, when a metal insulating film or semiconductor layer close to the gate electrode is etched, the underlying insulating film or semiconductor layer may be etched if the selectivity is poor.
本電界効果型トランジスタの製造方法は、酸化物半導体からなる半導体層と、前記半導体層と接するゲート絶縁膜と、前記ゲート絶縁膜の上に形成された電極と、を有する電界効果型トランジスタの製造方法であって、前記ゲート絶縁膜として、金属酸化物膜を成膜する工程と、前記金属酸化物膜の上に電極となる導電膜を成膜する工程と、前記導電膜をドライエッチングによりパターニングし、前記金属酸化物膜の上に部分的に前記電極を形成する工程と、を有することを要件とする。 The method for manufacturing a field effect transistor includes manufacturing a field effect transistor having a semiconductor layer made of an oxide semiconductor, a gate insulating film in contact with the semiconductor layer, and an electrode formed on the gate insulating film. A method comprising: forming a metal oxide film as the gate insulating film; forming a conductive film to be an electrode on the metal oxide film; and patterning the conductive film by dry etching And a step of partially forming the electrode on the metal oxide film.
開示の技術によれば、金属酸化物膜により形成されたゲート絶縁膜上又は半導体層上の導電膜をパターニングして電極を形成する際の電極の微細化を可能とする電界効果型トランジスタの製造方法を提供できる。 According to the disclosed technology, the manufacture of a field effect transistor that enables miniaturization of an electrode when an electrode is formed by patterning a conductive film on a gate insulating film or a semiconductor layer formed of a metal oxide film Can provide a method.
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。 Hereinafter, embodiments for carrying out the invention will be described with reference to the drawings. In the drawings, the same components are denoted by the same reference numerals, and redundant description may be omitted.
〈第１の実施の形態〉
［電界効果型トランジスタの構造］
図１は、第１の実施の形態に係る電界効果型トランジスタを例示する断面図である。図１を参照するに、電界効果型トランジスタ１０は、基材１１と、半導体層１２と、ソース電極１３と、ドレイン電極１４と、ゲート絶縁膜１５と、ゲート電極１６とを有するトップゲート／トップコンタクト型の電界効果型トランジスタである。なお、電界効果型トランジスタ１０は、本発明に係る半導体装置の代表的な一例である。
<First Embodiment>
[Structure of field effect transistor]
FIG. 1 is a cross-sectional view illustrating a field effect transistor according to the first embodiment. Referring to FIG. 1, a field effect transistor 10 includes a base 11, a semiconductor layer 12, a source electrode 13, a drain electrode 14, a gate insulating film 15, and a gate electrode 16. This is a contact-type field effect transistor. The field effect transistor 10 is a typical example of a semiconductor device according to the present invention.
電界効果型トランジスタ１０では、絶縁性の基材１１上に半導体層１２が形成され、半導体層１２上に、ソース電極１３及びドレイン電極１４が形成されている。更に、半導体層１２、ソース電極１３、及びドレイン電極１４を覆うようにゲート絶縁膜１５が形成され、ゲート絶縁膜１５上にゲート電極１６が形成されている。以下、電界効果型トランジスタ１０の各構成要素について、詳しく説明する。 In the field effect transistor 10, a semiconductor layer 12 is formed on an insulating substrate 11, and a source electrode 13 and a drain electrode 14 are formed on the semiconductor layer 12. Further, a gate insulating film 15 is formed so as to cover the semiconductor layer 12, the source electrode 13, and the drain electrode 14, and a gate electrode 16 is formed on the gate insulating film 15. Hereinafter, each component of the field effect transistor 10 will be described in detail.
なお、本実施の形態では、便宜上、ゲート電極１６側を上側又は一方の側、基材１１側を下側又は他方の側とする。又、各部位のゲート電極１６側の面を上面又は一方の面、基材１１側の面を下面又は他方の面とする。但し、電界効果型トランジスタ１０は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を基材１１の上面の法線方向から視ることを指し、平面形状とは対象物を基材１１の上面の法線方向から視た形状を指すものとする。 In this embodiment, for convenience, the gate electrode 16 side is the upper side or one side, and the base material 11 side is the lower side or the other side. In addition, the surface on the gate electrode 16 side of each part is the upper surface or one surface, and the surface on the substrate 11 side is the lower surface or the other surface. However, the field effect transistor 10 can be used upside down, or can be arranged at an arbitrary angle. Moreover, planar view refers to viewing the object from the normal direction of the upper surface of the base material 11, and planar shape refers to the shape of the object viewed from the normal direction of the upper surface of the base material 11. .
＜基板＞
基材１１は、半導体層１２等を形成する基体となる絶縁性の部材である。基材１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。基材１１の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ガラス基材やプラスチック基材等を用いることができる。
<Board>
The base material 11 is an insulating member serving as a base on which the semiconductor layer 12 and the like are formed. There is no restriction | limiting in particular as a shape of the base material 11, a structure, and a magnitude | size, According to the objective, it can select suitably. There is no restriction | limiting in particular as a material of the base material 11, Although it can select suitably according to the objective, For example, a glass base material, a plastic base material, etc. can be used.
ガラス基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、無アルカリガラス、シリカガラス等が挙げられる。又、プラスチック基材としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等が挙げられる。基材１１の厚さは、例えば、２００〜２０００μｍ程度とすることができる。 There is no restriction | limiting in particular as a glass base material, Although it can select suitably according to the objective, For example, an alkali free glass, a silica glass, etc. are mentioned. Moreover, there is no restriction | limiting in particular as a plastic base material, Although it can select suitably according to the objective, For example, a polycarbonate (PC), a polyimide (PI), a polyethylene terephthalate (PET), a polyethylene naphthalate (PEN) etc. Is mentioned. The thickness of the base material 11 can be about 200-2000 micrometers, for example.
＜半導体層＞
半導体層１２は、酸化物半導体からなり、基材１１上の所定領域に形成されている。半導体層１２を構成する酸化物半導体としては、例えば、ｎ型酸化物半導体を用いることができる。ｎ型酸化物半導体としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３等が挙げられる。
<Semiconductor layer>
The semiconductor layer 12 is made of an oxide semiconductor and is formed in a predetermined region on the base material 11. As the oxide semiconductor that forms the semiconductor layer 12, for example, an n-type oxide semiconductor can be used. The n-type oxide semiconductor is not particularly limited and may be appropriately selected depending on the intended purpose, for example, ZnO, SnO 2, In 2 O 3, TiO 2, Ga 2 O 3 and the like.
又、ｎ型酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ系酸化物、Ｚｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ−Ｓｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物等、複数の金属を含む酸化物を用いることもできる。 In addition, as an n-type oxide semiconductor, an In—Zn oxide, an In—Mg oxide, an In—Sn oxide, an In—Ga oxide, a Sn—Zn oxide, a Sn—Ga oxide, Zn-Ga oxide, In-Zn-Sn oxide, In-Ga-Zn oxide, In-Sn-Ga oxide, Sn-Ga-Zn oxide, In-Al-Zn oxide An oxide containing a plurality of metals such as an oxide, an Al-Ga-Zn-based oxide, a Sn-Al-Zn-based oxide, an In-Hf-Zn-based oxide, and an In-Al-Ga-Zn-based oxide It can also be used.
半導体層１２は、半導体層１２を構成する元素、製造プロセス条件、製膜後の後処理等により、電子キャリア濃度を適切な範囲に制御することができる。半導体層１２の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、１ｎｍ〜１００ｎｍ程度とすることができる。 In the semiconductor layer 12, the electron carrier concentration can be controlled within an appropriate range by the elements constituting the semiconductor layer 12, the manufacturing process conditions, post-treatment after film formation, and the like. There is no restriction | limiting in particular as an average film thickness of the semiconductor layer 12, Although it can select suitably according to the objective, It can be set as about 1 nm-100 nm.
＜ソース電極、ドレイン電極＞
ソース電極１３及びドレイン電極１４は、各々の一部分が半導体層１２の上面と接するように、基材１１上に形成されている。ソース電極１３及びドレイン電極１４は、ゲート電極１６へのゲート電圧の印加に応じて電流を取り出すための電極である。なお、ソース電極１３及びドレイン電極１４と共に、ソース電極１３及びドレイン電極１４と接続される配線が同一層に形成されてもよい。
<Source electrode, drain electrode>
The source electrode 13 and the drain electrode 14 are formed on the base material 11 so that each part is in contact with the upper surface of the semiconductor layer 12. The source electrode 13 and the drain electrode 14 are electrodes for taking out a current in response to application of a gate voltage to the gate electrode 16. Note that the wiring connected to the source electrode 13 and the drain electrode 14 may be formed in the same layer together with the source electrode 13 and the drain electrode 14.
ソース電極１３及びドレイン電極１４の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、銅（Ｃｕ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）等の金属、これらの合金、これら金属の混合物等を用いることができる。ソース電極１３及びドレイン電極１４は、これらの何れか１つを含む単層膜であってもよいし、これらの何れか１つを含む単層膜を２つ以上積層した積層膜であってもよい。 The material for the source electrode 13 and the drain electrode 14 is not particularly limited and may be appropriately selected depending on the intended purpose. For example, aluminum (Al), titanium (Ti), molybdenum (Mo), niobium (Nb) , Copper (Cu), zirconium (Zr), tantalum (Ta), chromium (Cr), platinum (Pt), palladium (Pd), gold (Au), silver (Ag), zinc (Zn), nickel (Ni) Such metals, alloys thereof, mixtures of these metals, and the like can be used. The source electrode 13 and the drain electrode 14 may be a single layer film including any one of them, or may be a stacked film in which two or more single layer films including any one of these are stacked. Good.
又、ソース電極１３及びドレイン電極１４の材料として、酸化インジウム、酸化亜鉛、酸化スズ、酸化ガリウム、酸化ニオブ等の導電性酸化物、これらの複合化合物、これらの混合物等を用いてもよい。ソース電極１３及びドレイン電極１４は、これらの何れか１つを含む単層膜であってもよいし、これらの何れか１つを含む単層膜を２つ以上積層した積層膜であってもよい。 Further, as materials for the source electrode 13 and the drain electrode 14, conductive oxides such as indium oxide, zinc oxide, tin oxide, gallium oxide, niobium oxide, a composite compound thereof, a mixture thereof, or the like may be used. The source electrode 13 and the drain electrode 14 may be a single layer film including any one of them, or may be a stacked film in which two or more single layer films including any one of these are stacked. Good.
ソース電極１３及びドレイン電極１４の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、５０ｎｍ〜１０００ｎｍ程度とすることができる。 There is no restriction | limiting in particular as average film thickness of the source electrode 13 and the drain electrode 14, Although it can select suitably according to the objective, It can be set as about 50 nm-1000 nm.
なお、図１に示す電界効果型トランジスタ１０はトップコンタクト構造であるため、ソース電極１３及びドレイン電極１４は半導体層１２の上に形成されているが、ボトムコンタクト構造にてソース電極１３及びドレイン電極１４が半導体層１２と基材１１との間にあっても構わない。若しくは、ゲート電極、層間絶縁膜形成後、上部に形成しても構わない。 Since the field effect transistor 10 shown in FIG. 1 has a top contact structure, the source electrode 13 and the drain electrode 14 are formed on the semiconductor layer 12, but the source electrode 13 and the drain electrode are formed in the bottom contact structure. 14 may be between the semiconductor layer 12 and the base material 11. Alternatively, the gate electrode and the interlayer insulating film may be formed on the upper portion after the formation.
＜ゲート絶縁膜＞
ゲート絶縁膜１５は、半導体層１２とゲート電極１６との間に、ソース電極１３及びドレイン電極１４を被覆して設けられている金属酸化物膜である。ゲート絶縁膜１５は、ソース電極１３及びドレイン電極１４とゲート電極１６とを絶縁するための層である。
<Gate insulation film>
The gate insulating film 15 is a metal oxide film provided so as to cover the source electrode 13 and the drain electrode 14 between the semiconductor layer 12 and the gate electrode 16. The gate insulating film 15 is a layer for insulating the source electrode 13 and the drain electrode 14 from the gate electrode 16.
ゲート絶縁膜１５を構成する金属酸化物膜は、アルカリ土類金属と希土類元素を少なくとも１種類含有する金属酸化物である。 The metal oxide film constituting the gate insulating film 15 is a metal oxide containing at least one kind of alkaline earth metal and rare earth element.
アルカリ土類金属としては、Ｂａ（バリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）等が挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。希土類元素としては、Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇｄ（ガドリニウム）、Ｌｕ（ルテチウム）等が挙げられる。 Examples of the alkaline earth metal include Ba (barium), Mg (magnesium), Ca (calcium), and Sr (strontium). These may be used individually by 1 type and may use 2 or more types together. Examples of rare earth elements include Y (yttrium), La (lanthanum), Gd (gadolinium), Lu (lutetium), and the like.
ゲート絶縁膜１５を構成する金属酸化物膜におけるアルカリ土類金属と、希土類元素との組成比としては、特に制限はなく、目的に応じて適宜選択することができるが、以下の範囲であることが好ましい。 The composition ratio between the alkaline earth metal and the rare earth element in the metal oxide film constituting the gate insulating film 15 is not particularly limited and may be appropriately selected depending on the intended purpose. Is preferred.
アルカリ土類金属酸化物（ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等）は１０．０ｍｏｌ％〜６７．０ｍｏｌ％、希土類金属酸化物（Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｌｕ２Ｏ３等）は３３．０ ｍｏｌ％〜９０．０ｍｏｌ％が好ましい。 Alkaline earth metal oxides (MgO, CaO, SrO, BaO, etc.) is 10.0mol% ~67.0mol%, rare earth metal oxides (Y 2 O 3, La 2 O 3, Gd 2 O 3, Lu 2 O 3 etc.) is preferably 33.0 mol% to 90.0 mol%.
すなわち、ゲート絶縁膜１５を構成する金属酸化物膜において、アルカリ土類元素よりも、希土類元素が多いほうが好ましい。 That is, the metal oxide film constituting the gate insulating film 15 preferably has more rare earth elements than alkaline earth elements.
ゲート絶縁膜１５の平均膜厚としては、１０〜１，０００ｎｍが好ましく、２０〜５００ｎｍがより好ましい。ゲート絶縁膜１５をゲート絶縁膜形成用塗布液を用いて形成する場合には、ゲート絶縁膜形成用塗布液は、アルカリ土類金属含有化合物と、希土類元素含有化合物と、溶媒とを少なくとも含有し、更に必要に応じて、その他成分を含有する。 The average film thickness of the gate insulating film 15 is preferably 10 to 1,000 nm, and more preferably 20 to 500 nm. When the gate insulating film 15 is formed using a coating liquid for forming a gate insulating film, the coating liquid for forming a gate insulating film contains at least an alkaline earth metal-containing compound, a rare earth element-containing compound, and a solvent. Further, it contains other components as required.
＜ゲート電極＞
ゲート電極１６は、ゲート絶縁膜１５上の所定領域に形成されている。ゲート電極１６は、ゲート電圧を印加するための電極である。ゲート電極１６の材料としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、ソース電極１３及びドレイン電極１４の材料として例示した材料と同様の材料を用いることができる。
<Gate electrode>
The gate electrode 16 is formed in a predetermined region on the gate insulating film 15. The gate electrode 16 is an electrode for applying a gate voltage. There is no restriction | limiting in particular as a material of the gate electrode 16, Although it can select suitably according to the objective, For example, the material similar to the material illustrated as a material of the source electrode 13 and the drain electrode 14 can be used.
ゲート電極１６の形成方法としては、特に制限はなく、目的に応じて適宜選択することができる。ゲート電極１６の平均膜厚としては、特に制限はなく、目的に応じて適宜選択することができるが、２０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。 There is no restriction | limiting in particular as a formation method of the gate electrode 16, According to the objective, it can select suitably. There is no restriction | limiting in particular as an average film thickness of the gate electrode 16, Although it can select suitably according to the objective, 20 nm-1 micrometer are preferable and 50 nm-300 nm are more preferable.
［電界効果型トランジスタの製造方法］
次に、図１に示す電界効果型トランジスタの製造方法について説明する。図２及び図３は、第１の実施の形態に係る電界効果型トランジスタの製造工程を例示する図である。
[Method for Manufacturing Field Effect Transistor]
Next, a method for manufacturing the field effect transistor shown in FIG. 1 will be described. 2 and 3 are diagrams illustrating the manufacturing process of the field effect transistor according to the first embodiment.
まず、図２（ａ）に示す工程では、ガラス基材等からなる基材１１を準備し、基材１１上に、酸化物半導体からなる半導体層１２を形成する。基材１１及び半導体層１２の材料や厚さは、前述の通り適宜選択することができる。又、基材１１の表面の清浄化及び密着性向上の点で、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理が行われることが好ましい。 First, in the step shown in FIG. 2A, a base material 11 made of a glass base material or the like is prepared, and a semiconductor layer 12 made of an oxide semiconductor is formed on the base material 11. The material and thickness of the base material 11 and the semiconductor layer 12 can be appropriately selected as described above. Further, from the viewpoint of cleaning the surface of the substrate 11 and improving adhesion, it is preferable to perform a pretreatment such as oxygen plasma, UV ozone, UV irradiation cleaning.
半導体層１２の製造方法は、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、化学気相蒸着（ＣＶＤ）法、原子層蒸着（ＡＬＤ）法等の真空プロセスや、ディップコーティング、スピンコート、ダイコート等の溶液プロセスによる成膜後、フォトリソグラフィによってパターニングする方法、インクジェット、ナノインプリント、グラビア等の印刷法によって、所望の形状を直接成膜する方法等が挙げられる。 The manufacturing method of the semiconductor layer 12 is not particularly limited and can be appropriately selected according to the purpose. For example, the sputtering method, the pulse laser deposition (PLD) method, the chemical vapor deposition (CVD) method, the atomic layer deposition After forming a film by a vacuum process such as the (ALD) method or a solution process such as dip coating, spin coating, or die coating, the desired shape is directly formed by a patterning method using photolithography, a printing method such as inkjet, nanoimprinting, or gravure. Examples include a film forming method.
次に、図２（ｂ）に示す工程では、半導体層１２上に、ソース電極１３及びドレイン電極１４を形成する。ソース電極１３及びドレイン電極１４の材料や厚さは、前述の通り適宜選択することができる。ソース電極１３及びドレイン電極１４を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等による成膜後、フォトリソグラフィによってパターニングする方法、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜する方法等が挙げられる。 Next, in the step shown in FIG. 2B, the source electrode 13 and the drain electrode 14 are formed on the semiconductor layer 12. The material and thickness of the source electrode 13 and the drain electrode 14 can be appropriately selected as described above. There is no restriction | limiting in particular as a method of forming the source electrode 13 and the drain electrode 14, According to the objective, it can select suitably, For example, a sputtering method, a vacuum evaporation method, a dip coating method, a spin coat method, a die coat method etc. Examples include a method of patterning by photolithography after film formation by the method, a method of directly forming a desired shape by a printing process such as ink jet, nanoimprint, and gravure.
次に、図２（ｃ）に示す工程では、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５となる酸化物膜を形成する。ゲート絶縁膜１５の材料や厚さは、前述の通り適宜選択することができる。ゲート絶縁膜１５の製造方法としては、ディップコーティング法、スピンコート法、ダイコート法等の塗布法（溶液プロセス）による成膜方法を用いることができる。 Next, in the step shown in FIG. 2C, an oxide film that forms the gate insulating film 15 that covers the semiconductor layer 12, the source electrode 13, and the drain electrode 14 is formed on the base material 11. The material and thickness of the gate insulating film 15 can be appropriately selected as described above. As a manufacturing method of the gate insulating film 15, a film forming method by a coating method (solution process) such as a dip coating method, a spin coating method, or a die coating method can be used.
次に、図２（ｄ）に示す工程では、酸化物膜であるゲート絶縁膜１５上に、導電膜１６０を形成する。導電膜１６０は、最終的にゲート電極１６となるものである。従って、導電膜１６０の材料や厚さは、ゲート電極１６として例示した材料や厚さを適宜選択することができる。導電膜１６０を形成する方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタ法、真空蒸着法、ディップコーティング法、スピンコート法、ダイコート法等が挙げられる。 Next, in a step shown in FIG. 2D, a conductive film 160 is formed over the gate insulating film 15 which is an oxide film. The conductive film 160 eventually becomes the gate electrode 16. Accordingly, the material and thickness of the conductive film 160 can be appropriately selected from the materials and thicknesses exemplified as the gate electrode 16. A method for forming the conductive film 160 is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a sputtering method, a vacuum evaporation method, a dip coating method, a spin coating method, and a die coating method.
次に、図３（ａ）に示す工程では、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成する。なお、レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１００〜２００℃程度でのベーク（加熱）や紫外線照射等によるキュア（硬化）を行うことが好ましい。 Next, in the process shown in FIG. 3A, a resist made of a photosensitive resin is formed on the conductive film 160, and exposure and development (photolithography process) are performed to form the gate electrode 16 on the conductive film 160. A resist layer 300 is formed to cover a desired region. In order to reduce damage during etching of the resist layer 300, the resist layer 300 is preferably baked (heated) at about 100 to 200 ° C. or cured (cured) by ultraviolet irradiation or the like.
次に、図３（ｂ）に示す工程では、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成する。具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成する。 Next, in the step shown in FIG. 3B, the conductive film 160 is patterned by anisotropic dry etching to partially form the gate electrode 16 on the gate insulating film 15 which is an oxide film. Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 is removed by anisotropic dry etching to form the gate electrode 16.
ドライエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）、高密度プラズマエッチ（ＥＣＲ：Electron Cyclotron Etch、ＩＣＰ：Inductively Coupled Plasma、マグネトロンＥＣＲ：Magnetron RIE）等の装置を用いて行うことができる。ドライエッチングの条件は、例えば、真空度：０．１Ｐａ〜１０００Ｐａ、ＲＦパワー：１０Ｗ〜１０００Ｗ、基板温度：０〜１００℃とすることができる。 The dry etching can be performed, for example, using an apparatus such as RIE (Reactive Ion Etching), high density plasma etching (ECR: Electron Cyclotron Etch, ICP: Inductively Coupled Plasma, Magnetron ECR: Magnetron RIE). The dry etching conditions may be, for example, a degree of vacuum: 0.1 Pa to 1000 Pa, an RF power: 10 W to 1000 W, and a substrate temperature: 0 to 100 ° C.
又、ドライエッチングには、ハロゲン系（ＨＣｌ、Ｃｌ２、ＨＢｒ、ＢＣｌ２、ＣＣｌ４、Ｈｌ）、有機系（ＣＨ４、ＣＨ３ＯＨ、Ｃ２Ｈ２ＯＨ）の反応ガス、及びＡｒとＮ２を含むキャリアガスの中から、ゲート絶縁膜１５より導電膜１６０のエッチングレートが高くなる複数のガスを選択して用いることができる。ガス流量は、例えば、１０〜２０００ｓｃｃｍ程度とすることができる。 For dry etching, halogen-based (HCl, Cl 2 , HBr, BCl 2 , CCl 4 , Hl), organic-based (CH 4 , CH 3 OH, C 2 H 2 OH) reactive gases, and Ar and N A plurality of gases that can increase the etching rate of the conductive film 160 compared with the gate insulating film 15 can be selected from the carrier gas containing 2 . The gas flow rate can be, for example, about 10 to 2000 sccm.
導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０以上となるようにガスの種類と流量を設定することが好ましい。１枚当たりの導電膜１６０からゲート電極１６を形成するためのエッチング時間は、装置と条件によるが、３０〜１００秒程度となる。 It is preferable to set the type and flow rate of the gas so that the etching selectivity between the conductive film 160 and the gate insulating film 15 is 10 or more. The etching time for forming the gate electrode 16 from one conductive film 160 is about 30 to 100 seconds, depending on the apparatus and conditions.
なお、導電膜１６０の不要部分を確実に除去するためには、図３（ｃ）に示すように、オーバーエッチングしてもよい。 In order to surely remove unnecessary portions of the conductive film 160, overetching may be performed as shown in FIG.
例えば、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０であり、導電膜１６０の膜厚が１００ｎｍである場合、オーバーエッチング５０％なら、ゲート絶縁膜１５の膜減り量ΔＴは、１００×０．５／１０＝５ｎｍとなり、ゲート絶縁膜１５の膜厚Ｔは十分に確保される。 For example, when the etching selectivity between the conductive film 160 and the gate insulating film 15 is 10 and the film thickness of the conductive film 160 is 100 nm, if the over-etching is 50%, the amount of reduction ΔT in the gate insulating film 15 is 100 ×. 0.5 / 10 = 5 nm, and the film thickness T of the gate insulating film 15 is sufficiently secured.
以上の工程により、トップゲート／トップコンタクト型の電界効果型トランジスタ１０（図１参照）が完成する。 Through the above steps, a top gate / top contact type field effect transistor 10 (see FIG. 1) is completed.
このように、発明者らは、ゲート絶縁膜として酸化物膜を用いた場合において、ゲート絶縁膜の上層である導電膜（電極となる膜）を異方性のドライエッチングでパターニング可能であることを見出した。従来、ゲート絶縁膜として酸化物膜を用いた場合、ゲート絶縁膜の上層である導電膜のパターニングはウェットエッチングにより行われていたが、この場合、前述のように所謂サイドエッチングが生じるため、導電膜を微細化することが困難である。 As described above, when the oxide film is used as the gate insulating film, the inventors can pattern the conductive film (film serving as an electrode), which is an upper layer of the gate insulating film, by anisotropic dry etching. I found. Conventionally, when an oxide film is used as the gate insulating film, patterning of the conductive film that is the upper layer of the gate insulating film has been performed by wet etching. However, in this case, so-called side etching occurs as described above. It is difficult to miniaturize the film.
これに対して、ゲート絶縁膜の上層である導電膜を異方性のドライエッチングでパターニングすることで、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状を形成することができる。その結果、電極の微細化が可能となる。 On the other hand, by patterning the conductive film, which is the upper layer of the gate insulating film, by anisotropic dry etching, so-called side etching does not occur, and an electrode shape substantially according to the dimension of the etching mask can be formed. As a result, the electrode can be miniaturized.
又、導電膜とゲート絶縁膜とのエッチング選択比を適切に設定することで、オーバーエッチングした場合でもゲート絶縁膜の膜減り量を低減し、ゲート絶縁膜の膜厚を十分に確保できる。その結果、ゲート絶縁膜の良好な絶縁性を維持することが可能となり、良好な電気特性を備えた電界効果型トランジスタを実現できる。 In addition, by appropriately setting the etching selection ratio between the conductive film and the gate insulating film, even when over-etching is performed, the amount of reduction in the thickness of the gate insulating film can be reduced, and a sufficient thickness of the gate insulating film can be secured. As a result, it is possible to maintain a good insulating property of the gate insulating film, and a field effect transistor having good electric characteristics can be realized.
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、トップゲート／ボトムコンタクト型の電界効果型トランジスタの例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
<Modification of First Embodiment>
In the modification of the first embodiment, an example of a top-gate / bottom-contact field effect transistor is shown. In the modification of the first embodiment, the description of the same components as those of the already described embodiments may be omitted.
図４は、第１の実施の形態の変形例に係る電界効果型トランジスタを例示する断面図である。図４に示す各電界効果型トランジスタは、本発明に係る半導体装置の代表的な一例である。 FIG. 4 is a cross-sectional view illustrating a field effect transistor according to a modification of the first embodiment. Each field effect transistor shown in FIG. 4 is a typical example of the semiconductor device according to the present invention.
図４に示す電界効果型トランジスタ１０Ａは、トップゲート／ボトムコンタクト型の電界効果型トランジスタである。電界効果型トランジスタ１０Ａでは、絶縁性の基材１１上にソース電極１３及びドレイン電極１４が形成され、ソース電極１３及びドレイン電極１４の一部を覆うように半導体層１２が形成されている。更に、半導体層１２、ソース電極１３、及びドレイン電極１４を覆うようにゲート絶縁膜１５が形成され、ゲート絶縁膜１５上にゲート電極１６が形成されている。 A field effect transistor 10A shown in FIG. 4 is a top gate / bottom contact field effect transistor. In the field effect transistor 10 </ b> A, a source electrode 13 and a drain electrode 14 are formed on an insulating base material 11, and a semiconductor layer 12 is formed so as to cover a part of the source electrode 13 and the drain electrode 14. Further, a gate insulating film 15 is formed so as to cover the semiconductor layer 12, the source electrode 13, and the drain electrode 14, and a gate electrode 16 is formed on the gate insulating film 15.
電界効果型トランジスタ１０Ａは、図２（ａ）に示した工程と、図２（ｂ）に示した工程の順番を変更することで製造できる。 The field effect transistor 10A can be manufactured by changing the order of the process shown in FIG. 2A and the process shown in FIG.
このように、本発明に係る電界効果型トランジスタの層構造は、特に制限はなく、図１や図４に示す構造を、目的に応じて適宜選択することができる。図４に示す電界効果型トランジスタ１０Ａについても、電界効果型トランジスタ１０と同様の効果を奏する。 As described above, the layer structure of the field effect transistor according to the present invention is not particularly limited, and the structure shown in FIGS. 1 and 4 can be appropriately selected according to the purpose. The field effect transistor 10A shown in FIG. 4 also has the same effect as the field effect transistor 10.
〈実施例１〉
実施例１では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 1>
In Example 1, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IGZO (In—Ga—Zn-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＴｉ／Ａｌ／Ｔｉを３０ｎｍ／１００ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Ti / Al / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 with a thickness of 30 nm / 100 nm / 30 nm, and is patterned by photolithography and wet etching. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＣａ（カルシウム）と希土類金属であるＬａ（ランタン）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＣａＯとＬａ２Ｏ３との組成比は酸化物モル比で２０％・８０％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Ca (calcium) and the rare earth metal La (lanthanum) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio between CaO and La 2 O 3 is 20% and 80% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ｔｉ／Ａｌ／Ｔｉが順次積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a stacked film in which Ti / Al / Ti was sequentially stacked was formed on the gate insulating film 15 by sputtering to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、日立製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：１Ｐａ、ＲＦパワー：３００ｍＡ、基板温度：６０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a Hitachi RIE (Reactive Ion Etching) apparatus. The dry etching conditions were as follows: degree of vacuum: 1 Pa, RF power: 300 mA, substrate temperature: 60 ° C.
又、ドライエッチングに使用するガスは、Ｃｌ２、ＢＣｌ３のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣｌ２：６０、ＢＣｌ３：４０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from Cl 2 and BCl 3 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were Cl 2 : 60 and BCl 3 : 40 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例１では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 1, when the etching selection ratio between the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例２〉
実施例２では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 2>
In Example 2, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IGZO (In—Ga—Zn-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＡｌ／Ｍｏ／Ｔｉを１００ｎｍ／３０ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Al / Mo / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 at a thickness of 100 nm / 30 nm / 30 nm, and is patterned by photolithography and wet etching, and then the source electrode 13 is formed. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＭｇ（マグネシウム）と希土類金属であるＬａ（ランタン）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＭｇＯとＬａ２Ｏ３との組成比は酸化物モル比で１５％・８５％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Mg (magnesium) and the rare earth metal La (lanthanum) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio between MgO and La 2 O 3 is 15% and 85% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ａｌ／Ｍｏ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Al / Mo / Ti was laminated was formed on the gate insulating film 15 by a sputtering method to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、日立製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：１Ｐａ、ＲＦパワー：３００ｍＡ、基板温度：６０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a Hitachi RIE (Reactive Ion Etching) apparatus. The dry etching conditions were as follows: degree of vacuum: 1 Pa, RF power: 300 mA, substrate temperature: 60 ° C.
又、ドライエッチングに使用するガスは、Ｃｌ２、Ａｒのガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣｌ２：５０、Ａｒ：５０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from Cl 2 and Ar. Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were Cl 2 : 50 and Ar: 50 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例２では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 2, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and overetching is 50%, the amount of reduction in the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例３〉
実施例３では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 3>
In Example 3, the field effect transistor 10 of the top gate / top contact type shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＭＯ＝Ｉｎ２ＭｇＯ４（Ｉｎ−Ｍｇ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IMO = In 2 MgO 4 (In—Mg-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＴｉ／Ａｌ／Ｔｉを３０ｎｍ／１００ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Ti / Al / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 with a thickness of 30 nm / 100 nm / 30 nm, and is patterned by photolithography and wet etching. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＢａ（バリウム）と希土類金属であるＧｄ（ガドリニウム）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＢａＯとＧｄ２Ｏ３との組成比は酸化物モル比で５０％・５０％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding Ba (barium), which is the above-mentioned alkaline earth metal, and Gd (gadolinium), which is the rare earth metal, to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio of BaO and Gd 2 O 3 is 50% · 50% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ｔｉ／Ａｌ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Ti / Al / Ti was laminated was formed on the gate insulating film 15 by a sputtering method, so that a conductive film 160 having a thickness of 160 nm was formed.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、日立製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：１Ｐａ、ＲＦパワー：３００ｍＡ、基板温度：６０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a Hitachi RIE (Reactive Ion Etching) apparatus. The dry etching conditions were as follows: degree of vacuum: 1 Pa, RF power: 300 mA, substrate temperature: 60 ° C.
又、ドライエッチングに使用するガスは、Ｃｌ２、Ｎ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣｌ２：５０、Ｎ２：４０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from Cl 2 and N 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were Cl 2 : 50 and N 2 : 40 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例３では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 3, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and the over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例４〉
実施例４では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 4>
In Example 4, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＭＯ＝Ｉｎ２ＭｇＯ４（Ｉｎ−Ｍｇ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IMO = In 2 MgO 4 (In—Mg-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＡｌ／Ｍｏ／Ｔｉを１００ｎｍ／３０ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Al / Mo / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 at a thickness of 100 nm / 30 nm / 30 nm, and is patterned by photolithography and wet etching, and then the source electrode 13 is formed. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＳｒ（ストロンチウム）と希土類金属である（Ｙ（イットリウム）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＳｒＯとＹ２Ｏ３との組成比は酸化物モル比で４６％・５４％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding Sr (strontium), which is the above-mentioned alkaline earth metal, and rare earth metal (Y (yttrium)) to a solvent. As described above, the substrate 11 was applied by spin coating, and the applied solution was heated and baked to form a gate insulating film 15 having a thickness of 100 nm, where the composition ratio of SrO and Y 2 O 3 is The oxide molar ratio is 46% · 54%.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ａｌ／Ｍｏ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Al / Mo / Ti was laminated was formed on the gate insulating film 15 by a sputtering method to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、日立製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：１Ｐａ、ＲＦパワー：３００ｍＡ、基板温度：６０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a Hitachi RIE (Reactive Ion Etching) apparatus. The dry etching conditions were as follows: degree of vacuum: 1 Pa, RF power: 300 mA, substrate temperature: 60 ° C.
又、ドライエッチングに使用するガスはＣＣｌ２、Ｎ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量はＣＣｌ２：３０、Ｎ２：３０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from CCl 2 and N 2 . Specifically, the type of gas was selected such that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were CCl 2 : 30 and N 2 : 30 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例４では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 4, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and overetching is 50%, the amount of reduction in the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例５〉
実施例５では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 5>
In Example 5, the top-gate / top-contact field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IGZO (In—Ga—Zn-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＴｉ／Ａｌ／Ｔｉを３０ｎｍ／１００ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Ti / Al / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 with a thickness of 30 nm / 100 nm / 30 nm, and is patterned by photolithography and wet etching. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＣａ（カルシウム）と希土類金属であるＬａ（ランタン）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＣａＯとＬａ２Ｏ３との組成比は酸化物モル比で２０％・８０％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Ca (calcium) and the rare earth metal La (lanthanum) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio between CaO and La 2 O 3 is 20% and 80% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ｔｉ／Ａｌ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Ti / Al / Ti was laminated was formed on the gate insulating film 15 by a sputtering method, so that a conductive film 160 having a thickness of 160 nm was formed.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、日立製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：１Ｐａ、ＲＦパワー：３００ｍＡ、基板温度：６０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a Hitachi RIE (Reactive Ion Etching) apparatus. The dry etching conditions were as follows: degree of vacuum: 1 Pa, RF power: 300 mA, substrate temperature: 60 ° C.
又、ドライエッチングに使用するガスは、ＨＣｌ２、ＢＣｌ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をHＣｌ２：４０、ＢＣｌ２：３０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from HCl 2 and BCl 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were HCl 2 : 40 and BCl 2 : 30 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例５では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 5, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and the over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例６〉
実施例６では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 6>
In Example 6, the top-gate / top-contact field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IGZO (In—Ga—Zn-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＡｌ／Ｍｏ／Ｔｉを１００ｎｍ／３０ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Al / Mo / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 at a thickness of 100 nm / 30 nm / 30 nm, and is patterned by photolithography and wet etching, and then the source electrode 13 is formed. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＭｇ（マグネシウム）と希土類金属であるＬａ（ランタン）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＭｇＯとＬａ２Ｏ３との組成比は酸化物モル比で１５％・８５％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Mg (magnesium) and the rare earth metal La (lanthanum) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio between MgO and La 2 O 3 is 15% and 85% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ａｌ／Ｍｏ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Al / Mo / Ti was laminated was formed on the gate insulating film 15 by a sputtering method to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、日立製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：１Ｐａ、ＲＦパワー：３００ｍＡ、基板温度：６０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a Hitachi RIE (Reactive Ion Etching) apparatus. The dry etching conditions were as follows: degree of vacuum: 1 Pa, RF power: 300 mA, substrate temperature: 60 ° C.
又、ドライエッチングに使用するガスは、ＣＨ４、Ｎ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣＨ４：３０、Ｎ２：３０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、Ａｌ系の反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from CH 4 and N 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were CH 4 : 30 and N 2 : 30 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the Al-based reaction gas by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例６では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 6, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and the over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例７〉
実施例７では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 7>
In Example 7, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＭＯ＝Ｉｎ２ＭｇＯ４（Ｉｎ−Ｍｇ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IMO = In 2 MgO 4 (In—Mg-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＴｉ／Ａｌ／Ｔｉを３０ｎｍ／１００ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Ti / Al / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 with a thickness of 30 nm / 100 nm / 30 nm, and is patterned by photolithography and wet etching. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属である Ｂａ（バリウム）と希土類金属であるＧｄ（ガドリニウム）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＢａＯとＧｄ２Ｏ３との組成比は酸化物モル比で５０％・５０％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Ba (barium) and the rare earth metal Gd (gadolinium) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio of BaO and Gd 2 O 3 is 50% · 50% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ｔｉ／Ａｌ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Ti / Al / Ti was laminated was formed on the gate insulating film 15 by a sputtering method, so that a conductive film 160 having a thickness of 160 nm was formed.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、ＵＬＶＡＣ社製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：０．３Ｐａ、ＲＦパワー：６００Ｗ、基板温度：２０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a RIE (Reactive Ion Etching) apparatus manufactured by ULVAC. The dry etching conditions were as follows: degree of vacuum: 0.3 Pa, RF power: 600 W, substrate temperature: 20 ° C.
又、ドライエッチングに使用するガスは、Ｃｌ２、ＢＣｌ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣｌ２：３０、ＢＣｌ２：２５ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from Cl 2 and BCl 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were Cl 2 : 30 and BCl 2 : 25 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例７では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 7, when the etching selection ratio between the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and overetching is 50%, the amount of reduction in the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例８〉
実施例８では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 8>
In Example 8, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＭＯ＝Ｉｎ２ＭｇＯ４（Ｉｎ−Ｍｇ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IMO = In 2 MgO 4 (In—Mg-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＡｌ／Ｍｏ／Ｔｉを１００ｎｍ／３０ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Al / Mo / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 at a thickness of 100 nm / 30 nm / 30 nm, and is patterned by photolithography and wet etching, and then the source electrode 13 is formed. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＳｒ（ストロンチウム）と希土類金属であるＹ（イットリウム）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＳｒＯとＹ２Ｏ３との組成比は酸化物モル比で４６％・５４％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding Sr (strontium), which is the alkaline earth metal, and Y (yttrium), which is the rare earth metal, to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio of SrO and Y 2 O 3 is 46% · 54% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ａｌ／Ｍｏ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Al / Mo / Ti was laminated was formed on the gate insulating film 15 by a sputtering method to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、ＵＬＶＡＣ社製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：０．３Ｐａ、ＲＦパワー：６００Ｗ、基板温度：２０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a RIE (Reactive Ion Etching) apparatus manufactured by ULVAC. The dry etching conditions were as follows: degree of vacuum: 0.3 Pa, RF power: 600 W, substrate temperature: 20 ° C.
又、ドライエッチングに使用するガスは、Ｃｌ２、Ａｒのガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣｌ２：２５、Ａｒ：２５ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from Cl 2 and Ar. Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were Cl 2 : 25 and Ar: 25 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例８では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 8, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and overetching is 50%, the amount of reduction in the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例９〉
実施例９では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 9>
In Example 9, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IGZO (In—Ga—Zn-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＴｉ／Ａｌ／Ｔｉを３０ｎｍ／１００ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Ti / Al / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 with a thickness of 30 nm / 100 nm / 30 nm, and is patterned by photolithography and wet etching. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＣａ（カルシウム）と希土類金属であるＬａ（ランタン）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＣａＯとＬａ２Ｏ３との組成比は酸化物モル比で２０％・８０％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Ca (calcium) and the rare earth metal La (lanthanum) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio between CaO and La 2 O 3 is 20% and 80% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ｔｉ／Ａｌ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Ti / Al / Ti was laminated was formed on the gate insulating film 15 by a sputtering method, so that a conductive film 160 having a thickness of 160 nm was formed.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、ＵＬＶＡＣ社製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：０．３Ｐａ、ＲＦパワー：６００Ｗ、基板温度：２０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a RIE (Reactive Ion Etching) apparatus manufactured by ULVAC. The dry etching conditions were as follows: degree of vacuum: 0.3 Pa, RF power: 600 W, substrate temperature: 20 ° C.
又、ドライエッチングに使用するガスは、Ｃｌ２、Ｎ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣｌ２：２５、Ｎ２：３０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from Cl 2 and N 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were Cl 2 : 25 and N 2 : 30 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例９では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 9, when the etching selection ratio of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例１０〉
実施例１０では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 10>
In Example 10, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IGZO (In—Ga—Zn-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＡｌ／Ｍｏ／Ｔｉを１００ｎｍ／３０ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Al / Mo / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 at a thickness of 100 nm / 30 nm / 30 nm, and is patterned by photolithography and wet etching, and then the source electrode 13 is formed. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＭｇ（マグネシウム）と希土類金属であるＬａ（ランタン）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＭｇＯとＬａ２Ｏ３との組成比は酸化物モル比で１５％・８５％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Mg (magnesium) and the rare earth metal La (lanthanum) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio between MgO and La 2 O 3 is 15% and 85% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ａｌ／Ｍｏ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Al / Mo / Ti was laminated was formed on the gate insulating film 15 by a sputtering method to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、ＵＬＶＡＣ社製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：０．３Ｐａ、ＲＦパワー：６００Ｗ、基板温度：２０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a RIE (Reactive Ion Etching) apparatus manufactured by ULVAC. The dry etching conditions were as follows: degree of vacuum: 0.3 Pa, RF power: 600 W, substrate temperature: 20 ° C.
又、ドライエッチングに使用するガスは、ＣＣｌ４、Ｎ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣＣｌ４：２５、Ｎ２：２５ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスの発光量を計測することにより終点を判定する。 The gas used for dry etching was selected from CCl 4 and N 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were CCl 4 : 25 and N 2 : 25 sccm. Whether or not the etching is completed is determined by measuring the light emission amount of the reaction gas of AlClx by using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例１０では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 10, when the etching selection ratio of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例１１〉
実施例１１では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 11>
In Example 11, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＭＯ＝Ｉｎ２ＭｇＯ４（Ｉｎ−Ｍｇ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IMO = In 2 MgO 4 (In—Mg-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＴｉ／Ａｌ／Ｔｉを３０ｎｍ／１００ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Ti / Al / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 with a thickness of 30 nm / 100 nm / 30 nm, and is patterned by photolithography and wet etching. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属である Ｂａ（バリウム）と希土類金属であるＧｄ（ガドリニウム）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＢａＯとＧｄ２Ｏ３との組成比は酸化物モル比で５０％・５０％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding the above-mentioned alkaline earth metal Ba (barium) and the rare earth metal Gd (gadolinium) to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio of BaO and Gd 2 O 3 is 50% · 50% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ｔｉ／Ａｌ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Ti / Al / Ti was laminated was formed on the gate insulating film 15 by a sputtering method, so that a conductive film 160 having a thickness of 160 nm was formed.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、ＵＬＶＡＣ社製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：０．３Ｐａ、ＲＦパワー：６００Ｗ、基板温度：２０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a RIE (Reactive Ion Etching) apparatus manufactured by ULVAC. The dry etching conditions were as follows: degree of vacuum: 0.3 Pa, RF power: 600 W, substrate temperature: 20 ° C.
又、ドライエッチングに使用するガスは、ＨＣｌ２、ＢＣｌ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＨＣｌ２：４０、ＢＣｌ２：３０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、ＡｌＣｌｘの反応ガスが無くなり、ＢａやＧｄとの反応ガスが観察されたことにより終点を判定する。 The gas used for dry etching was selected from HCl 2 and BCl 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were HCl 2 : 40 and BCl 2 : 30 sccm. Whether or not the etching is completed is determined based on the fact that the reaction gas of Al or Cld disappears and the reaction gas of Ba or Gd is observed using an apparatus called an endpoint detector.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例１１では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 11, when the etching selection ratio of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and overetching is 50%, the amount of reduction in the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
〈実施例１２〉
実施例１２では、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０を作製した。
<Example 12>
In Example 12, the top-gate / top-contact field effect transistor 10 shown in FIG. 1 was produced.
まず、ガラスからなる基材１１上に、酸化物半導体からなる半導体層１２を形成した。具体的には、ＩＭＯ＝Ｉｎ２ＭｇＯ４（Ｉｎ−Ｍｇ系酸化物）を用いて、スパッタ法により、膜厚２０ｎｍの半導体層１２を形成した。 First, the semiconductor layer 12 made of an oxide semiconductor was formed on the base material 11 made of glass. Specifically, the semiconductor layer 12 having a thickness of 20 nm was formed by sputtering using IMO = In 2 MgO 4 (In—Mg-based oxide).
次に、半導体層１２上に、スパッタ法によりソース電極１３及びドレイン電極１４を形成した。具体的には、半導体層１２上を含む基材１１上にＡｌ／Ｍｏ／Ｔｉを１００ｎｍ／３０ｎｍ／３０ｎｍの厚みで順次積層して成膜し、フォトリソグラフィ及びウェットエッチングによりパターニングし、ソース電極１３及びドレイン電極１４を形成した。 Next, the source electrode 13 and the drain electrode 14 were formed on the semiconductor layer 12 by sputtering. Specifically, Al / Mo / Ti is sequentially laminated on the base material 11 including the semiconductor layer 12 at a thickness of 100 nm / 30 nm / 30 nm, and is patterned by photolithography and wet etching, and then the source electrode 13 is formed. And the drain electrode 14 was formed.
次に、基材１１上に、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するゲート絶縁膜１５として酸化物膜を成膜した。具体的には、溶剤に上述のアルカリ土類金属であるＳｒ（ストロンチウム）と希土類金属であるＹ（イットリウム）を加えた溶液を、半導体層１２、ソース電極１３、及びドレイン電極１４を被覆するように基材１１上にスピンコート法により塗布し、塗布された溶液を加熱して焼成し、膜厚１００ｎｍのゲート絶縁膜１５を形成した。なお、ＳｒＯとＹ２Ｏ３との組成比は酸化物モル比で４６％・５４％となる。 Next, an oxide film was formed as a gate insulating film 15 covering the semiconductor layer 12, the source electrode 13, and the drain electrode 14 on the base material 11. Specifically, the semiconductor layer 12, the source electrode 13, and the drain electrode 14 are covered with a solution obtained by adding Sr (strontium), which is the alkaline earth metal, and Y (yttrium), which is the rare earth metal, to a solvent. The gate insulating film 15 having a film thickness of 100 nm was formed by applying the solution on the substrate 11 by spin coating, and heating and baking the applied solution. The composition ratio of SrO and Y 2 O 3 is 46% · 54% in terms of oxide molar ratio.
次に、ゲート絶縁膜１５上に、スパッタ法により、Ａｌ／Ｍｏ／Ｔｉが積層された積層膜を成膜し、膜厚が１６０ｎｍの導電膜１６０を形成した。 Next, a laminated film in which Al / Mo / Ti was laminated was formed on the gate insulating film 15 by a sputtering method to form a conductive film 160 having a thickness of 160 nm.
次に、導電膜１６０上に感光性樹脂からなるレジストを形成し、露光及び現像（フォトリソグラフィ工程）を行って、導電膜１６０上のゲート電極１６を形成したい領域を被覆するレジスト層３００を形成した。レジスト層３００のエッチング時のダメージを低減するため、レジスト層３００に対して１５０℃程度でのベーク（加熱）及び紫外線照射によるキュア（硬化）を行った。 Next, a resist made of a photosensitive resin is formed over the conductive film 160, and exposure and development (photolithography process) are performed to form a resist layer 300 that covers a region where the gate electrode 16 is to be formed over the conductive film 160. did. In order to reduce damage during etching of the resist layer 300, the resist layer 300 was baked (heated) at about 150 ° C. and cured (cured) by ultraviolet irradiation.
次に、導電膜１６０を異方性のドライエッチングによりパターニングし、酸化物膜であるゲート絶縁膜１５上に部分的にゲート電極１６を形成した。 Next, the conductive film 160 was patterned by anisotropic dry etching, so that the gate electrode 16 was partially formed on the gate insulating film 15 which was an oxide film.
具体的には、レジスト層３００をエッチングマスクとして、レジスト層３００に被覆されていない領域の導電膜１６０を異方性のドライエッチングにより除去し、ゲート電極１６を形成した。ドライエッチングは、ＵＬＶＡＣ社製ＲＩＥ（Reactive Ion Etching）の装置を用いて行った。ドライエッチングの条件は、真空度：０．３Ｐａ、ＲＦパワー：６００Ｗ、基板温度：２０℃とした。 Specifically, using the resist layer 300 as an etching mask, the conductive film 160 in a region not covered with the resist layer 300 was removed by anisotropic dry etching to form the gate electrode 16. Dry etching was performed using a RIE (Reactive Ion Etching) apparatus manufactured by ULVAC. The dry etching conditions were as follows: degree of vacuum: 0.3 Pa, RF power: 600 W, substrate temperature: 20 ° C.
又、ドライエッチングに使用するガスは、ＣＨ４、Ｎ２のガスを選択して用いた。具体的には、導電膜１６０とゲート絶縁膜１５のエッチング選択比が１０となるようにガスの種類を選択し、ガス流量をＣＨ４：３０、Ｎ２：３０ｓｃｃｍとした。エッチングが終了したかどうかは、エンドポイントディテクタという装置を用いて、Ａｌ系の反応ガスが無くなり、ＳｒやＹとの反応ガスが観察されたことにより終点を判定する。 The gas used for dry etching was selected from CH 4 and N 2 . Specifically, the type of gas was selected so that the etching selectivity between the conductive film 160 and the gate insulating film 15 was 10, and the gas flow rates were CH 4 : 30 and N 2 : 30 sccm. Whether or not the etching is finished is determined by using an apparatus called an end point detector, and the end point is determined based on the fact that the reaction gas with Sr or Y is observed because the Al-based reaction gas has disappeared.
次に、レジスト層３００を除去することで、図１に示すトップゲート／トップコンタクト型の電界効果型トランジスタ１０が完成した。 Next, by removing the resist layer 300, the top gate / top contact type field effect transistor 10 shown in FIG. 1 was completed.
このように、ゲート絶縁膜１５として酸化物膜を用いた場合において、ゲート絶縁膜１５の上層である導電膜１６０を異方性のドライエッチングでパターニング可能であることが確認された。形成されたゲート電極１６は、所謂サイドエッチングが生じず、略エッチングマスク寸法通りの電極形状となった。 Thus, when an oxide film was used as the gate insulating film 15, it was confirmed that the conductive film 160, which is the upper layer of the gate insulating film 15, can be patterned by anisotropic dry etching. The formed gate electrode 16 did not undergo so-called side etching, and had an electrode shape substantially according to the dimensions of the etching mask.
なお、実施例１２では、導電膜１６０（膜厚１６０ｎｍ）とゲート絶縁膜１５（膜厚１００ｎｍ）のエッチング選択比を１０とし、オーバーエッチングを５０％としたところ、ゲート絶縁膜１５の膜減り量は５ｎｍとなり、ゲート絶縁膜１５の膜厚が十分に確保された。 In Example 12, when the etching selectivity of the conductive film 160 (film thickness: 160 nm) and the gate insulating film 15 (film thickness: 100 nm) is 10 and over-etching is 50%, the amount of reduction of the gate insulating film 15 is reduced. Was 5 nm, and the film thickness of the gate insulating film 15 was sufficiently secured.
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。 The preferred embodiments and the like have been described in detail above, but the present invention is not limited to the above-described embodiments and the like, and various modifications can be made to the above-described embodiments and the like without departing from the scope described in the claims. Variations and substitutions can be added.
１０、１０Ａ 電界効果型トランジスタ
１１ 基材
１２ 半導体層
１３ ソース電極
１４ ドレイン電極
１５ ゲート絶縁膜
１６ ゲート電極
１６０ 導電膜
DESCRIPTION OF SYMBOLS 10, 10A Field effect transistor 11 Base material 12 Semiconductor layer 13 Source electrode 14 Drain electrode 15 Gate insulating film 16 Gate electrode 160 Conductive film
Claims (7)
前記ゲート絶縁膜として、金属酸化物膜を成膜する工程と、
前記金属酸化物膜の上に電極となる導電膜を成膜する工程と、
前記導電膜をドライエッチングによりパターニングし、前記金属酸化物膜の上に部分的に前記電極を形成する工程と、を有することを特徴とする電界効果型トランジスタの製造方法。 A method of manufacturing a field effect transistor comprising: a semiconductor layer made of an oxide semiconductor; a gate insulating film in contact with the semiconductor layer; and an electrode formed on the gate insulating film,
Forming a metal oxide film as the gate insulating film;
Forming a conductive film to be an electrode on the metal oxide film;
And patterning the conductive film by dry etching to partially form the electrode on the metal oxide film.
前記ドライエッチングの際に、ゲート電極のＡｌ系の反応ガス、前記アルカリ土類金属、又は前記希土類元素と、選択した前記複数のガスとの反応により発生する反応ガスをモニタすることにより、前記電極のエッチングの終点を検出することを特徴とする請求項６に記載の電界効果型トランジスタの製造方法。 The metal oxide film is a metal oxide containing at least one kind of alkaline earth metal and rare earth element,
By monitoring the reaction gas generated by the reaction of the Al-based reaction gas of the gate electrode, the alkaline earth metal, or the rare earth element and the selected plurality of gases during the dry etching, the electrode The method of manufacturing a field effect transistor according to claim 6, wherein an end point of etching is detected.
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