JP2018078362A - Amplifier circuit, transmission circuit, and drive current generation method - Google Patents

Amplifier circuit, transmission circuit, and drive current generation method Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide an amplifier circuit and a transmission circuit which suppress a circuit size and generate a high output transmission signal.SOLUTION: An amplifier circuit 15 for amplifying an input signal to generate a transmission signal includes: an output circuit 17 composed of first to nth (n: integer of 2 or more) output units connected in parallel between a common input terminal CT1 and a common output terminal CT2 and for outputting a transmission signal; and a driving circuit 16 for generating a combined current formed by combining the first to nth drive currents driving each of the first to nth output units to supply the common input terminals of the output circuit.SELECTED DRAWING: Figure 6

Description

本発明は、増幅回路、送信回路及び駆動電流生成方法に関する。   The present invention relates to an amplifier circuit, a transmission circuit, and a drive current generation method.

高周波送信回路には、入力信号を増幅してアンテナに供給する増幅回路（パワーアンプ）が設けられている（例えば、特許文献１）。スイッチング動作により増幅回路の出力を可変とする所謂スイッチング型の高周波送信回路において、増幅回路は、送信信号をアンテナに出力する出力回路と、出力回路を駆動する駆動回路とから構成されている。   The high-frequency transmission circuit is provided with an amplifier circuit (power amplifier) that amplifies an input signal and supplies it to an antenna (for example, Patent Document 1). In a so-called switching type high-frequency transmission circuit in which the output of the amplifier circuit is variable by a switching operation, the amplifier circuit includes an output circuit that outputs a transmission signal to an antenna and a drive circuit that drives the output circuit.

特開２００８−３０１３６５号公報JP 2008-301365 A

スイッチング型の高周波送信回路では、高出力の送信信号を出力するため、増幅回路に複数の出力段（出力部）からなる出力回路が設けられている。このため、増幅回路には、複数の出力段の各々に駆動電流を供給するべく、出力段の数に応じた複数の駆動回路を用意する必要があった。従って、出力段の数が増えれば増えるほど、駆動回路の回路ブロック数が増加し、増幅回路及び高周波送信回路の回路規模が増大するという問題があった。   In a switching type high-frequency transmission circuit, an output circuit including a plurality of output stages (output units) is provided in an amplifier circuit in order to output a high-output transmission signal. For this reason, the amplifier circuit has to be provided with a plurality of drive circuits corresponding to the number of output stages in order to supply a drive current to each of the plurality of output stages. Therefore, as the number of output stages increases, there is a problem that the number of circuit blocks of the drive circuit increases and the circuit scale of the amplifier circuit and the high-frequency transmission circuit increases.

上記課題を解決するため、本発明は、回路規模の増大を抑えた増幅回路及び送信回路を提供することを目的とする。   In order to solve the above problems, an object of the present invention is to provide an amplifier circuit and a transmission circuit in which an increase in circuit scale is suppressed.

本発明に係る増幅回路は、入力信号を増幅して送信信号を生成する増幅回路であって、共通の入力端及び共通の出力端の間に並列に接続された第１〜第ｎ（ｎ：２以上の整数）の出力部からなり、前記送信信号を出力する出力回路と、前記第１〜第ｎの出力部の各々を駆動する第１〜第ｎの駆動電流を合成した合成電流を生成し、前記出力回路の前記共通の入力端に供給する駆動回路と、を有することを特徴とする。   An amplifier circuit according to the present invention is an amplifier circuit that amplifies an input signal to generate a transmission signal, and includes first to nth (n: n: n: n) connected in parallel between a common input terminal and a common output terminal. An output circuit that outputs the transmission signal and a combined current that combines the first to n-th drive currents that drive each of the first to n-th output units. And a drive circuit that supplies the common input terminal of the output circuit.

本発明に係る送信回路は、入力データをデジタルアナログ変換してアナログ信号を生成するＤ／Ａ変換部と、前記アナログ信号を変調して入力信号を生成する変調部と、前記入力信号を増幅して送信信号を生成する増幅回路と、を有し、前記増幅回路は、共通の入力端及び共通の出力端の間に並列に接続された第１〜第ｎ（ｎ：２以上の整数）の出力部からなり、前記送信信号を出力する出力回路と、前記第１〜第ｎの出力部の各々を駆動する第１〜第ｎの駆動電流を合成した合成電流を生成し、前記出力回路の前記共通の入力端に供給する駆動回路と、を有することを特徴とする。   A transmission circuit according to the present invention includes a D / A conversion unit that converts an input data into a digital analog signal to generate an analog signal, a modulation unit that modulates the analog signal to generate an input signal, and amplifies the input signal. And amplifying circuit for generating a transmission signal, wherein the amplifying circuit is connected in parallel between a common input terminal and a common output terminal in a first to nth (n: integer of 2 or more). An output circuit configured to generate a combined current obtained by combining the output circuit that outputs the transmission signal and the first to n-th drive currents that drive each of the first to n-th output units; And a drive circuit that supplies the common input terminal.

本発明に係る駆動電流生成方法は、共通の入力端及び共通の出力端の間に並列に接続された第１〜第ｎ（ｎ：２以上の整数）の出力部からなる出力回路と前記出力回路を駆動する駆動回路とを有し、入力信号を増幅して送信信号を生成する増幅回路において、前記出力回路を駆動する電流を生成する駆動電流生成方法であって、前記駆動回路は、前記第１〜第ｎの出力部の各々を駆動する第１〜第ｎの駆動電流を合成した合成電流を生成するステップと、前記合成電流を前記出力回路の前記共通の入力端に供給するステップと、を実行することを特徴とする。   The driving current generation method according to the present invention includes an output circuit including first to n-th (n: integer of 2 or more) output units connected in parallel between a common input terminal and a common output terminal, and the output. A driving circuit for driving the circuit, and a driving current generating method for generating a current for driving the output circuit in an amplifying circuit for amplifying an input signal and generating a transmission signal, the driving circuit comprising: Generating a synthesized current obtained by synthesizing the first to nth drive currents for driving each of the first to nth output units; and supplying the synthesized current to the common input terminal of the output circuit; , Is executed.

本発明に係る増幅回路では、駆動回路が制御信号に応じて電流量を切り替えつつ、出力段の数に応じた駆動電流を生成する。これにより、１つの駆動回路で複数の出力段を駆動することができ、増幅回路及び送信回路の回路規模の増大を抑えることが可能となる。   In the amplifier circuit according to the present invention, the drive circuit generates a drive current according to the number of output stages while switching the amount of current according to the control signal. As a result, a plurality of output stages can be driven by a single drive circuit, and an increase in circuit scale of the amplifier circuit and the transmission circuit can be suppressed.

本発明に係る送信回路１０の構成を示すブロック図である。1 is a block diagram showing a configuration of a transmission circuit 10 according to the present invention. 実施例１の駆動回路１６（ＮＡＮＤ型）の構成を示す回路図である。FIG. 3 is a circuit diagram illustrating a configuration of a drive circuit 16 (NAND type) according to the first embodiment. 出力回路１７が２段である場合の増幅回路１５の構成を示すブロック図である。It is a block diagram which shows the structure of the amplifier circuit 15 in case the output circuit 17 is two steps. 実施例２の駆動回路２６（ＮＯＲ型）の構成を示す回路図である。FIG. 6 is a circuit diagram illustrating a configuration of a drive circuit 26 (NOR type) according to a second embodiment. 実施例３の駆動回路３６（ＮＡＮＤ型）の構成を示すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a drive circuit (NAND type) according to a third embodiment. 出力回路１７がｎ段である場合の増幅回路１５の構成を示すブロック図である。It is a block diagram which shows the structure of the amplifier circuit 15 in case the output circuit 17 is n stages. 実施例４の駆動回路４６（ＮＯＲ型）の構成を示すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a drive circuit 46 (NOR type) according to a fourth embodiment.

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。   Embodiments of the present invention will be described below with reference to the drawings. In the following description of each embodiment and the accompanying drawings, substantially the same or equivalent parts are denoted by the same reference numerals.

図１は、本発明に係る送信回路１０の構成を示すブロック図である。送信回路１０は、例えばスイッチング型の高周波送信回路であり、受信回路（図示せず）との間で送受信を切り替え可能に構成されている。送信回路１０は、入力データＩＤをＤ／Ａ（Digital Analog）変換したアナログ信号ＡＳに対し、局部発振信号ＯＳに基づいて変調を行い、高周波信号である入力信号ＩＳを生成する。そして、送信回路１０は、入力信号ＩＳを増幅して送信信号ＴＳを生成して送信する。   FIG. 1 is a block diagram showing a configuration of a transmission circuit 10 according to the present invention. The transmission circuit 10 is, for example, a switching type high-frequency transmission circuit, and is configured to be able to switch transmission / reception with a reception circuit (not shown). The transmission circuit 10 modulates an analog signal AS obtained by D / A (Digital Analog) conversion of input data ID based on the local oscillation signal OS, and generates an input signal IS that is a high-frequency signal. Then, the transmission circuit 10 amplifies the input signal IS to generate and transmit a transmission signal TS.

送信回路１０は、Ｄ／Ａ変換部１１、局部発振器１２、変調部１３、制御部１４、増幅回路１５及びアンテナ１８を有する。増幅回路１５は、さらに駆動回路１６及び出力回路１７から構成されている。   The transmission circuit 10 includes a D / A converter 11, a local oscillator 12, a modulator 13, a controller 14, an amplifier circuit 15, and an antenna 18. The amplifier circuit 15 further includes a drive circuit 16 and an output circuit 17.

Ｄ／Ａ変換部１１は、入力データＩＤをＤ／Ａ変換して、アナログ信号ＡＳを生成する。局部発振器１２は、局部発振信号ＯＳを生成して変調部１３に供給する。変調部１３は、局部発振信号ＯＳに基づいてアナログ信号ＡＳを変調し、入力信号ＩＳを高周波信号として生成する。   The D / A converter 11 D / A converts the input data ID to generate an analog signal AS. The local oscillator 12 generates a local oscillation signal OS and supplies it to the modulation unit 13. The modulation unit 13 modulates the analog signal AS based on the local oscillation signal OS, and generates the input signal IS as a high frequency signal.

制御部１４は、制御信号ＣＳ及びイネーブル信号ＥＳを増幅回路１５に供給する。制御信号ＣＳ及びイネーブル信号ＥＳは、論理レベル１（以下、ハイレベルと称する）又は論理レベル０（以下、ローレベルと称する）の信号レベルを有する２値の信号である。   The control unit 14 supplies the control signal CS and the enable signal ES to the amplifier circuit 15. The control signal CS and the enable signal ES are binary signals having a signal level of logic level 1 (hereinafter referred to as high level) or logic level 0 (hereinafter referred to as low level).

増幅回路１５は、入力信号ＩＳを増幅して送信信号ＴＳを生成する。駆動回路１６は、入力信号ＩＳに基づいて、出力回路１７を駆動するための駆動電流信号を生成する。出力回路１７は、駆動回路１６が出力した駆動電流信号に応じて動作し、送信信号ＴＳを生成してアンテナ１８に出力する。   The amplifier circuit 15 amplifies the input signal IS and generates a transmission signal TS. The drive circuit 16 generates a drive current signal for driving the output circuit 17 based on the input signal IS. The output circuit 17 operates in accordance with the drive current signal output from the drive circuit 16, generates a transmission signal TS, and outputs it to the antenna 18.

図２は、駆動回路１６の構成を示す回路図である。駆動回路１６は、電流生成部１６１及び電流調整部１６２から構成されている。   FIG. 2 is a circuit diagram showing the configuration of the drive circuit 16. The drive circuit 16 includes a current generation unit 161 and a current adjustment unit 162.

電流生成部１６１は、ＮＡＮＤ回路として動作する回路であり、トランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２を有する。トランジスタＭＰ１及びＭＰ２は第１チャネル型（すなわち、第１導電型のチャネル）であるＰチャネル型のＭＯＳトランジスタであり、トランジスタＭＮ１及びＭＮ２は第１チャネル型とは反対チャネル型の第２チャネル型（すなわち、第２導電型のチャネル）であるＮチャネル型のＭＯＳトランジスタである。   The current generation unit 161 is a circuit that operates as a NAND circuit, and includes transistors MP1, MP2, MN1, and MN2. The transistors MP1 and MP2 are P-channel MOS transistors which are first channel types (that is, first conductivity type channels), and the transistors MN1 and MN2 are second channel types opposite to the first channel type ( That is, it is an N-channel MOS transistor which is a second conductivity type channel.

トランジスタＭＰ１及びＭＰ２のソース端子は電源（電源電圧ＶＤＤ）に接続されている。トランジスタＭＰ１及びＭＰ２のドレイン端子は、電流送出ラインＬに接続されている。トランジスタＭＰ１のゲート端子は、第２の入力端子Ｉｎ２に接続されている。トランジスタＭＰ２のゲート端子は、第１の入力端子Ｉｎ１に接続されている。   The source terminals of the transistors MP1 and MP2 are connected to a power supply (power supply voltage VDD). The drain terminals of the transistors MP1 and MP2 are connected to the current transmission line L. The gate terminal of the transistor MP1 is connected to the second input terminal In2. The gate terminal of the transistor MP2 is connected to the first input terminal In1.

トランジスタＭＮ１のソース端子は、トランジスタＭＮ２のドレイン端子に接続されている。トランジスタＭＮ２のソース端子は接地されている。従って、トランジスタＭＮ１のソース端子にはトランジスタＭＮ２を介して接地電位が印加される。トランジスタＭＮ１のドレイン端子は、電流送出ラインＬに接続されている。トランジスタＭＮ１のゲート端子は、第１の入力端子Ｉｎ１に接続されている。トランジスタＭＮ２のゲート端子は、第２の入力端子Ｉｎ２に接続されている。   The source terminal of the transistor MN1 is connected to the drain terminal of the transistor MN2. The source terminal of the transistor MN2 is grounded. Accordingly, the ground potential is applied to the source terminal of the transistor MN1 via the transistor MN2. The drain terminal of the transistor MN1 is connected to the current transmission line L. The gate terminal of the transistor MN1 is connected to the first input terminal In1. The gate terminal of the transistor MN2 is connected to the second input terminal In2.

第１の入力端子Ｉｎ１には入力信号ＩＳが入力され、第２の入力端子Ｉｎ２には制御信号ＣＳが入力される。従って、入力信号ＩＳは、トランジスタＭＮ１及びＭＰ２のゲート端子に供給される。また、制御信号ＣＳは、トランジスタＭＰ１及びＭＮ２のゲート端子に供給される。   The input signal IS is input to the first input terminal In1, and the control signal CS is input to the second input terminal In2. Therefore, the input signal IS is supplied to the gate terminals of the transistors MN1 and MP2. The control signal CS is supplied to the gate terminals of the transistors MP1 and MN2.

制御信号ＣＳがハイレベルである場合、トランジスタＭＮ２はオン状態となり、トランジスタＭＰ１はオフ状態となる。トランジスタＭＮ１及びＭＰ２は、入力信号ＩＳの信号レベルに応じて相補的にオン状態及びオフ状態となる。これにより、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第１電流信号が、電流送出ラインＬに送出される。   When the control signal CS is at a high level, the transistor MN2 is turned on and the transistor MP1 is turned off. The transistors MN1 and MP2 are turned on and off in a complementary manner according to the signal level of the input signal IS. As a result, the first current signal whose signal level changes according to the signal obtained by inverting the phase of the input signal IS is sent to the current sending line L.

一方、制御信号ＣＳの信号レベルがローレベルである場合、トランジスタＭＰ１はオン状態となり、トランジスタＭＮ２はオフ状態となる。これにより、電流送出ラインＬはトランジスタＭＰ１を介して電源に接続される。従って、電流送出ラインＬには、入力信号ＩＳの信号レベルの変化に関わらず、電源電圧ＶＤＤに応じた固定値を有する第１電流信号が送出される。   On the other hand, when the signal level of the control signal CS is low, the transistor MP1 is turned on and the transistor MN2 is turned off. Thereby, the current transmission line L is connected to the power supply through the transistor MP1. Therefore, the first current signal having a fixed value corresponding to the power supply voltage VDD is sent to the current sending line L regardless of the change in the signal level of the input signal IS.

電流調整部１６２は、トランジスタＭＰ３、ＭＰ４、ＭＮ３及びＭＮ４を有する。トランジスタＭＰ３及びＭＰ４はＰチャネル型のＭＯＳトランジスタであり、トランジスタＭＮ３及びＭＮ４はＮチャネル型のＭＯＳトランジスタである。トランジスタＭＰ３及びトランジスタＭＮ３のゲート幅及びゲート長は、トランジスタＭＰ２及びＭＮ１のゲート幅及びゲート長と等しい。   The current adjustment unit 162 includes transistors MP3, MP4, MN3, and MN4. The transistors MP3 and MP4 are P-channel MOS transistors, and the transistors MN3 and MN4 are N-channel MOS transistors. The gate width and gate length of the transistors MP3 and MN3 are equal to the gate width and gate length of the transistors MP2 and MN1.

トランジスタＭＰ３のソース端子は、トランジスタＭＰ４のドレイン端子に接続されており、トランジスタＭＰ４を介して電源電圧ＶＤＤが印加される。トランジスタＭＰ４のソース端子は電源に接続されている。トランジスタＭＰ３のドレイン端子は、電流送出ラインＬに接続されている。トランジスタＭＰ３のゲート端子は、第１の入力端子Ｉｎ１に接続されている。トランジスタＭＰ４のゲート端子は、インバータＩＢを介してイネーブル端子ｅｎに接続されている。   The source terminal of the transistor MP3 is connected to the drain terminal of the transistor MP4, and the power supply voltage VDD is applied through the transistor MP4. The source terminal of the transistor MP4 is connected to the power source. The drain terminal of the transistor MP3 is connected to the current transmission line L. The gate terminal of the transistor MP3 is connected to the first input terminal In1. The gate terminal of the transistor MP4 is connected to the enable terminal en via the inverter IB.

トランジスタＭＮ３のソース端子は、トランジスタＭＮ４のドレイン端子に接続されている。トランジスタＭＮ４のソース端子は接地されている。従って、トランジスタＭＮ３のソース端子にはトランジスタＭＮ４を介して接地電位が印加される。トランジスタＭＮ３のドレイン端子は、電流送出ラインＬに接続されている。トランジスタＭＮ３のゲート端子は、第１の入力端子Ｉｎ１に接続されている。トランジスタＭＮ４のゲート端子は、イネーブル端子ｅｎに接続されている。   The source terminal of the transistor MN3 is connected to the drain terminal of the transistor MN4. The source terminal of the transistor MN4 is grounded. Accordingly, the ground potential is applied to the source terminal of the transistor MN3 via the transistor MN4. The drain terminal of the transistor MN3 is connected to the current transmission line L. The gate terminal of the transistor MN3 is connected to the first input terminal In1. The gate terminal of the transistor MN4 is connected to the enable terminal en.

イネーブル端子ｅｎからは、イネーブル信号ＥＳが入力される。従って、トランジスタＭＮ４のゲート端子にはイネーブル信号ＥＮが供給され、トランジスタＭＰ４のゲート端子にはイネーブル信号ＥＳを反転した反転イネーブル信号が供給される。一方、トランジスタＭＰ３及びＭＮ３のゲート端子には、第１の入力端子Ｉｎ１から入力された入力信号ＩＳが供給される。   An enable signal ES is input from the enable terminal en. Therefore, the enable signal EN is supplied to the gate terminal of the transistor MN4, and the inverted enable signal obtained by inverting the enable signal ES is supplied to the gate terminal of the transistor MP4. On the other hand, the input signal IS input from the first input terminal In1 is supplied to the gate terminals of the transistors MP3 and MN3.

トランジスタＭＰ４及びＭＮ４は、イネーブル信号ＥＳの信号レベルに応じてオン状態又はオフ状態となる。すなわち、イネーブル信号ＥＳがハイレベルである場合、トランジスタＭＰ４及びＭＮ４はともにオン状態となる。一方、イネーブル信号ＥＳがローレベルである場合、トランジスタＭＰ４及びＭＮ４はともにオフ状態となる。   The transistors MP4 and MN4 are turned on or off according to the signal level of the enable signal ES. That is, when the enable signal ES is at a high level, the transistors MP4 and MN4 are both turned on. On the other hand, when the enable signal ES is at a low level, the transistors MP4 and MN4 are both turned off.

ハイレベルのイネーブル信号ＥＳがトランジスタＭＮ４に供給されてオン状態となるとともに、ローレベルの反転イネーブル信号の供給でトランジスタＭＰ４がオン状態となることにより、トランジスタＭＰ３及びＭＮ３は、夫々トランジスタＭＰ２及びＭＮ１と並列に接続された状態となる。トランジスタＭＰ３及びトランジスタＭＮ３は、トランジスタＭＰ２及びＭＮ１と同様、入力信号ＩＳの信号レベルに応じて、相補的に動作する。これにより、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する調整電流信号が、電流送出ラインＬに送出される。   The high-level enable signal ES is supplied to the transistor MN4 to be turned on, and the transistor MP4 is turned on by the supply of the low-level inversion enable signal. Connected in parallel. Similarly to the transistors MP2 and MN1, the transistors MP3 and MN3 operate in a complementary manner according to the signal level of the input signal IS. As a result, an adjustment current signal whose signal level changes according to a signal obtained by inverting the phase of the input signal IS is sent to the current sending line L.

すなわち、電流調整部１６２は、調整電流信号を生成して電流送出ラインＬに送出する第２の電流生成部である。イネーブル信号ＥＳがハイレベルである場合、第１電流信号と調整電流信号とを合わせた合成電流が、電流送出ラインＬに送出される。   In other words, the current adjustment unit 162 is a second current generation unit that generates an adjustment current signal and sends it to the current transmission line L. When the enable signal ES is at a high level, a combined current obtained by combining the first current signal and the adjustment current signal is sent to the current sending line L.

上記の通り、トランジスタＭＰ３及びＭＮ３のゲート幅及びゲート長は、トランジスタＭＰ２及びＭＮ１のゲート幅及びゲート長と等しい。従って、イネーブル信号ＥＳがハイレベルである場合、ゲート端子に入力信号ＩＳの供給を受けて動作するトランジスタのゲート幅は、イネーブル信号がローレベルである場合（あるいは、電流調整部１６２を有しない場合）と比べて、等価的に２倍となる。   As described above, the gate width and gate length of the transistors MP3 and MN3 are equal to the gate width and gate length of the transistors MP2 and MN1. Therefore, when the enable signal ES is at the high level, the gate width of the transistor that operates by receiving the input signal IS at the gate terminal is set to the gate width when the enable signal is at the low level (or when the current adjustment unit 162 is not provided). ) Is equivalently doubled.

ＭＯＳトランジスタの飽和領域におけるドレイン電流は、「Ｉ＝ｋ0（Ｗ／Ｌ）×（ＶGS−ＶTH）2」として表される（ｋ0：定数、Ｗ：ゲート幅、Ｌ：ゲート長、ＶGS：ゲートソース間電圧、ＶTH：閾値電圧）。従って、ゲート長Ｌ、ゲートソース間電圧ＶGS、及び閾値電圧ＶTHが一定である場合、電流値は、ゲート幅Ｗに比例する。 The drain current in the saturation region of the MOS transistor is expressed as “I = k 0 (W / L) × (V GS −V TH ) 2 ” (k 0 : constant, W: gate width, L: gate length, V GS : gate-source voltage, V TH : threshold voltage). Therefore, when the gate length L, the gate-source voltage V GS , and the threshold voltage V TH are constant, the current value is proportional to the gate width W.

よって、ハイレベルのイネーブル信号ＥＳが供給されることにより、第１電流信号の２倍の電流量を有する合成電流が、出力回路１７の駆動電流として電流送出ラインＬに送出される。これにより、出力回路１７が高出力の送信信号を出力する回路であり、そのために第１電流信号の２倍の電流量の駆動電流を必要とするような場合であっても、当該駆動電流を出力回路１７に供給することが可能となる。   Therefore, by supplying the high-level enable signal ES, a combined current having a current amount twice that of the first current signal is sent to the current sending line L as a driving current for the output circuit 17. As a result, the output circuit 17 is a circuit that outputs a high-output transmission signal. Therefore, even when a drive current having a current amount twice that of the first current signal is required, the drive current is reduced. The output circuit 17 can be supplied.

図３は、出力回路１７が、第１出力部１７（１）及び第２出力部１７（２）という２段の出力部からなる場合の増幅回路１５の構成例を模式的に示す図である。第１出力部１７（１）及び第２出力部１７（２）は、共通の入力端ＣＴ１と共通の出力端ＣＴ２との間に並列に接続されている。出力回路１７は、共通の出力端ＣＴ２から送信信号ＴＳを出力する。   FIG. 3 is a diagram schematically illustrating a configuration example of the amplifier circuit 15 in the case where the output circuit 17 includes a two-stage output unit, that is, a first output unit 17 (1) and a second output unit 17 (2). . The first output unit 17 (1) and the second output unit 17 (2) are connected in parallel between the common input terminal CT1 and the common output terminal CT2. The output circuit 17 outputs the transmission signal TS from the common output terminal CT2.

第１出力部１７（１）は第１電流信号と同じ電流量の第１駆動電流によって駆動され、第２出力部１７（２）は第１駆動電流と同じ電流量の第２駆動電流によって駆動される。上記の通り、イネーブル信号ＥＳがハイレベルである場合、駆動回路１６は第１電流信号の２倍の電流量を有する合成電流を電流送出ラインＬに送出する。電流送出ラインＬは、第１出力部１７（１）及び第２出力部１７（２）の共通の入力端ＣＴ１に接続されている。従って、第１駆動電流及び第２駆動電流を合成した合成電流が、第１出力部１７（１）及び第２出力部１７（２）に供給される。   The first output unit 17 (1) is driven by a first drive current having the same amount of current as the first current signal, and the second output unit 17 (2) is driven by a second drive current having the same amount of current as the first drive current. Is done. As described above, when the enable signal ES is at a high level, the drive circuit 16 sends a combined current having a current amount twice that of the first current signal to the current sending line L. The current transmission line L is connected to the common input terminal CT1 of the first output unit 17 (1) and the second output unit 17 (2). Accordingly, a combined current obtained by combining the first drive current and the second drive current is supplied to the first output unit 17 (1) and the second output unit 17 (2).

また、駆動回路１６は、イネーブル信号ＥＳの信号レベルに応じて、電流送出ラインＬに送出する電流を第１電流信号及び合成電流のいずれかに切り替えて、出力回路１７への電流供給を行う。従って、駆動回路１６は、出力回路１７の出力段が１段である場合と２段である場合とのいずれにおいても、出力回路１７の出力部を駆動するための駆動電流を供給することができる。   In addition, the drive circuit 16 switches the current sent to the current sending line L to either the first current signal or the combined current according to the signal level of the enable signal ES, and supplies current to the output circuit 17. Therefore, the drive circuit 16 can supply a drive current for driving the output unit of the output circuit 17 regardless of whether the output stage of the output circuit 17 is one stage or two stages. .

このように、本実施例の増幅回路１５及び送信回路１０では、１つの駆動回路１６が２つの出力部を駆動する駆動電流（第１駆動電流及び第２駆動電流の合成電流）を供給可能に構成されている。従って出力段（出力部）の数に合わせて複数の駆動回路を設ける必要がなく、回路ブロックの増加による増幅回路１５及び送信回路１０の回路規模の増大を抑えることができる。   As described above, in the amplifier circuit 15 and the transmission circuit 10 according to the present embodiment, one drive circuit 16 can supply a drive current (a combined current of the first drive current and the second drive current) for driving the two output units. It is configured. Therefore, it is not necessary to provide a plurality of drive circuits according to the number of output stages (output units), and increase in circuit scale of the amplifier circuit 15 and the transmission circuit 10 due to an increase in circuit blocks can be suppressed.

以上のように、本発明によれば、駆動回路の面積（回路ブロックの数）を削減しつつ、電流供給量の大きな駆動回路を提供することができる。従って、増幅回路及び送信回路の回路規模を抑制して、高出力の送信信号を生成することができる。   As described above, according to the present invention, it is possible to provide a drive circuit with a large amount of current supply while reducing the area of the drive circuit (number of circuit blocks). Therefore, it is possible to suppress the circuit scale of the amplifier circuit and the transmission circuit and generate a high-output transmission signal.

本実施例の送信回路は、駆動回路の構成において実施例１の送信回路１０と異なる。駆動回路以外の各部の構成については、実施例１と同様であるため説明を省略する。   The transmission circuit of the present embodiment is different from the transmission circuit 10 of the first embodiment in the configuration of the drive circuit. Since the configuration of each part other than the drive circuit is the same as that of the first embodiment, the description thereof is omitted.

図４は、本実施例の駆動回路２６の構成を示す回路図である。駆動回路２６は、電流生成部２６１及び電流調整部２６２から構成されている。   FIG. 4 is a circuit diagram showing a configuration of the drive circuit 26 of the present embodiment. The drive circuit 26 includes a current generation unit 261 and a current adjustment unit 262.

電流生成部２６１は、ＮＯＲ回路として動作する回路であり、トランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２を有する。トランジスタＭＰ１及びＭＰ２は第１チャネル型であるＰチャネル型のＭＯＳトランジスタであり、トランジスタＭＮ１及びＭＮ２は第１チャネル型とは反対チャネル型の第２チャネル型であるＮチャネル型のＭＯＳトランジスタである。   The current generator 261 is a circuit that operates as a NOR circuit, and includes transistors MP1, MP2, MN1, and MN2. The transistors MP1 and MP2 are P-channel MOS transistors that are first channel types, and the transistors MN1 and MN2 are N-channel MOS transistors that are second channel types opposite to the first channel type.

トランジスタＭＰ１のソース端子は、電源（電源電圧ＶＤＤ）に接続されている。トランジスタＭＰ１のドレイン端子は、トランジスタＭＰ２のソース端子に接続されている。従って、トランジスタＭＰ２のソース端子には、トランジスタＭＰ１を介して電源電圧ＶＤＤが印加される。トランジスタＭＰ２のドレイン端子は、電流送出ラインＬに接続されている。従って、トランジスタＭＰ１のドレイン端子は、トランジスタＭＰ２を介して電流送出ラインＬに接続されている。トランジスタＭＰ１のゲート端子は、第２の入力端子Ｉｎ２に接続されている。トランジスタＭＰ２のゲート端子は、第１の入力端子Ｉｎ１に接続されている。   The source terminal of the transistor MP1 is connected to the power supply (power supply voltage VDD). The drain terminal of the transistor MP1 is connected to the source terminal of the transistor MP2. Accordingly, the power supply voltage VDD is applied to the source terminal of the transistor MP2 via the transistor MP1. The drain terminal of the transistor MP2 is connected to the current transmission line L. Therefore, the drain terminal of the transistor MP1 is connected to the current transmission line L via the transistor MP2. The gate terminal of the transistor MP1 is connected to the second input terminal In2. The gate terminal of the transistor MP2 is connected to the first input terminal In1.

トランジスタＭＮ１及びＭＮ２のソース端子は、接地されている。トランジスタＭＮ１及びＭＮ２のドレイン端子は、電流送出ラインＬに接続されている。トランジスタＭＮ１のゲート端子は、第２の入力端子Ｉｎ２に接続されている。トランジスタＭＮ２のゲート端子は、第１の入力端子Ｉｎ１に接続されている。   The source terminals of the transistors MN1 and MN2 are grounded. The drain terminals of the transistors MN1 and MN2 are connected to the current transmission line L. The gate terminal of the transistor MN1 is connected to the second input terminal In2. The gate terminal of the transistor MN2 is connected to the first input terminal In1.

第１の入力端子Ｉｎ１には入力信号ＩＳが入力され、第２の入力端子Ｉｎ２には制御信号ＣＳが入力される。従って、入力信号ＩＳは、トランジスタＭＮ２及びＭＰ２のゲート端子に供給される。また、制御信号ＣＳは、トランジスタＭＰ１及びＭＮ１のゲート端子に供給される。   The input signal IS is input to the first input terminal In1, and the control signal CS is input to the second input terminal In2. Therefore, the input signal IS is supplied to the gate terminals of the transistors MN2 and MP2. The control signal CS is supplied to the gate terminals of the transistors MP1 and MN1.

制御信号ＣＳがハイレベルである場合、トランジスタＭＮ１はオン状態となり、トランジスタＭＰ１はオフ状態となる。これにより、電流送出ラインＬはトランジスタＭＮ１を介して接地される。従って、電流送出ラインＬには、入力信号ＩＳの信号レベルの変化に関わらず、接地電位ＧＮＤに応じた固定値を有する第１電流信号が送出される。   When the control signal CS is at a high level, the transistor MN1 is turned on and the transistor MP1 is turned off. Thereby, the current transmission line L is grounded via the transistor MN1. Therefore, the first current signal having a fixed value corresponding to the ground potential GND is sent to the current sending line L regardless of the change in the signal level of the input signal IS.

一方、制御信号ＣＳがローレベルである場合、トランジスタＭＮ１はオフ状態となり、トランジスタＭＰ１はオン状態となる。トランジスタＭＮ２及びＭＰ２は、入力信号ＩＳの信号レベルに応じて相補的にオン状態及びオフ状態となる。これにより、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第１電流信号が、電流送出ラインＬに送出される。   On the other hand, when the control signal CS is at a low level, the transistor MN1 is turned off and the transistor MP1 is turned on. The transistors MN2 and MP2 are turned on and off in a complementary manner according to the signal level of the input signal IS. As a result, the first current signal whose signal level changes according to the signal obtained by inverting the phase of the input signal IS is sent to the current sending line L.

電流調整部２６２は、実施例１の電流調整部１６２と同様の構成を有する。すなわち、電流調整部２６２は、Ｐチャネル型のＭＯＳトランジスタであるＭＰ３及びＭＰ４と、Ｎチャネル型のＭＯＳトランジスタであるＭＮ３及びＭＮ４とを有する。トランジスタＭＰ３及びＭＮ３のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＰ４のゲート端子には、イネーブル信号ＥＳを反転した反転イネーブル信号が供給される。トランジスタＭＰ３及びＭＮ３のゲート幅及びゲート長は、トランジスタＭＰ２及びＭＮ１のゲート幅及びゲート長と等しい。   The current adjustment unit 262 has the same configuration as the current adjustment unit 162 of the first embodiment. That is, the current adjustment unit 262 includes MP3 and MP4 that are P-channel MOS transistors and MN3 and MN4 that are N-channel MOS transistors. An input signal IS is supplied to the gate terminals of the transistors MP3 and MN3. An inverted enable signal obtained by inverting the enable signal ES is supplied to the gate terminal of the transistor MP4. The gate width and gate length of the transistors MP3 and MN3 are equal to the gate width and gate length of the transistors MP2 and MN1.

トランジスタＭＮ４のゲート端子には、イネーブル信号ＥＳが供給される。イネーブル信号ＥＳがハイレベルである場合、トランジスタＭＰ４及びＭＮ４はともにオン状態となる。一方、イネーブル信号ＥＳがローレベルである場合、トランジスタＭＰ４及びＭＮ４はともにオフ状態となる。   An enable signal ES is supplied to the gate terminal of the transistor MN4. When the enable signal ES is at a high level, the transistors MP4 and MN4 are both turned on. On the other hand, when the enable signal ES is at a low level, the transistors MP4 and MN4 are both turned off.

ハイレベルのイネーブル信号ＥＳ及びローレベルの反転イネーブル信号の供給でトランジスタＭＰ４及びＭＮ４がオン状態となることにより、トランジスタＭＰ３及びＭＮ３は、夫々トランジスタＭＰ２及びＭＮ２と並列に接続された状態となる。トランジスタＭＰ３及びトランジスタＭＮ３は、トランジスタＭＰ２及びＭＮ２と同様、入力信号ＩＳの信号レベルに応じて、相補的に動作する。これにより、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する調整電流信号が、電流送出ラインＬに送出される。   When the transistors MP4 and MN4 are turned on by the supply of the high level enable signal ES and the low level inversion enable signal, the transistors MP3 and MN3 are connected in parallel with the transistors MP2 and MN2, respectively. Similarly to the transistors MP2 and MN2, the transistors MP3 and MN3 operate in a complementary manner according to the signal level of the input signal IS. As a result, an adjustment current signal whose signal level changes according to a signal obtained by inverting the phase of the input signal IS is sent to the current sending line L.

すなわち、電流調整部１６２は、調整電流信号を生成して電流送出ラインＬに送出する第２の電流生成部である。イネーブル信号ＥＳがハイレベルである場合、第１電流信号と調整電流信号とを合わせた合成電流が、電流送出ラインＬに送出される。   In other words, the current adjustment unit 162 is a second current generation unit that generates an adjustment current signal and sends it to the current transmission line L. When the enable signal ES is at a high level, a combined current obtained by combining the first current signal and the adjustment current signal is sent to the current sending line L.

上記の通り、トランジスタＭＰ３及びＭＮ３のゲート幅及びゲート長は、トランジスタＭＰ２及びＭＮ２のゲート幅及びゲート長と等しい。従って、イネーブル信号がハイレベルである場合、ゲート端子に入力信号ＩＳの供給を受けて動作するトランジスタのゲート幅は、イネーブル信号がローレベルである場合（あるいは、電流調整部２６２を有しない場合）と比べて、等価的に２倍となる。   As described above, the gate width and gate length of the transistors MP3 and MN3 are equal to the gate width and gate length of the transistors MP2 and MN2. Therefore, when the enable signal is at the high level, the gate width of the transistor that operates by receiving the input signal IS from the gate terminal is low when the enable signal is at the low level (or when the current adjustment unit 262 is not provided). Is equivalent to twice.

ＭＯＳトランジスタの飽和領域におけるドレイン電流の電流値はゲート幅に比例するため、ハイレベルのイネーブル信号ＥＳの供給により、第１電流信号の２倍の電流量を有する合成電流が、出力回路１７の駆動電流として電流送出ラインＬに送出される。これにより、出力回路１７が高出力の送信信号を出力する回路であり、そのために第１電流信号の２倍の電流量の駆動電流を必要とするような場合であっても、当該駆動電流を出力回路１７に供給することが可能となる。   Since the current value of the drain current in the saturation region of the MOS transistor is proportional to the gate width, a composite current having a current amount twice that of the first current signal is driven by the supply of the high level enable signal ES. The current is sent to the current sending line L as current. As a result, the output circuit 17 is a circuit that outputs a high-output transmission signal. Therefore, even when a drive current having a current amount twice that of the first current signal is required, the drive current is reduced. The output circuit 17 can be supplied.

本実施例の駆動回路２６によれば、実施例１の駆動回路１６と同様、出力回路１７が第１出力部１７（１）及び第２出力部１７（２）という２段の出力部（並列に接続された２つの出力部）からなる場合においても、共通入力端ＣＴ１に合成電流を供給することにより、第１出力部１７（１）及び第２出力部１７（２）に夫々第１駆動電流及び第２駆動電流を供給することができる。   According to the drive circuit 26 of the present embodiment, as in the drive circuit 16 of the first embodiment, the output circuit 17 is a two-stage output section (parallel), which is a first output section 17 (1) and a second output section 17 (2). 2 output units connected to the first output unit 17 (1) and the second output unit 17 (2) by supplying the combined current to the common input terminal CT1, respectively. A current and a second drive current can be supplied.

このように、本実施例の増幅回路１５及び送信回路１０では、１つの駆動回路２６が２つの出力部を駆動する駆動電流（第１駆動電流及び第２駆動電流の合成電流）を供給可能に構成されている。従って実施例１と同様、出力段の数に合わせて複数の駆動回路を設ける必要がなく、回路ブロックの増加による増幅回路１５及び送信回路１０の回路規模の増大を抑えることができる。   As described above, in the amplifier circuit 15 and the transmission circuit 10 of the present embodiment, one drive circuit 26 can supply a drive current (a combined current of the first drive current and the second drive current) that drives the two output units. It is configured. Accordingly, as in the first embodiment, it is not necessary to provide a plurality of drive circuits according to the number of output stages, and increase in circuit scale of the amplifier circuit 15 and the transmission circuit 10 due to an increase in circuit blocks can be suppressed.

本実施例の送信回路は、駆動回路及び出力回路の構成において実施例１及び２の送信回路１０と異なる。駆動回路及び出力回路以外の各部の構成については、実施例１及び２と同様であるため説明を省略する。   The transmission circuit of the present embodiment is different from the transmission circuit 10 of the first and second embodiments in the configuration of the drive circuit and the output circuit. Since the configuration of each part other than the drive circuit and the output circuit is the same as in the first and second embodiments, the description thereof is omitted.

図５は、本実施例の駆動回路３６の構成を示す回路図である。駆動回路３６は、第１電流生成部３６−１、第２電流生成部３６−２、第３電流生成部３６−３、・・・第ｎ電流生成部３６−ｎ（ｎ：２以上の整数）を有する。第２電流生成部３６−２〜第ｎ電流生成部３６−ｎは、電流調整部３６０を構成している。   FIG. 5 is a circuit diagram showing a configuration of the drive circuit 36 of the present embodiment. The drive circuit 36 includes a first current generator 36-1, a second current generator 36-2, a third current generator 36-3,... Nth current generator 36-n (n: an integer equal to or greater than 2). ). The second current generation unit 36-2 to the n th current generation unit 36-n constitute a current adjustment unit 360.

第１電流生成部３６−１は、実施例１の電流生成部１６１と同様の構成を有し、ＮＡＮＤ回路として動作する回路である。すなわち、第１電流生成部３６−１は、Ｐチャネル型のＭＯＳトランジスタであるＭＰ１１及びＭＰ１２と、Ｎチャネル型のＭＯＳトランジスタであるＭＮ１１及びＭＮ１２とを有する。トランジスタＭＮ１１及びＭＰ１２のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＰ１１及びＭＮ１２のゲート端子には、制御信号ＣＳが供給される。   The first current generator 36-1 is a circuit that has the same configuration as the current generator 161 of the first embodiment and operates as a NAND circuit. That is, the first current generation unit 36-1 includes MP11 and MP12 that are P-channel MOS transistors and MN11 and MN12 that are N-channel MOS transistors. An input signal IS is supplied to the gate terminals of the transistors MN11 and MP12. A control signal CS is supplied to the gate terminals of the transistors MP11 and MN12.

制御信号ＣＳがハイレベルである場合、トランジスタＭＮ１２はオン状態となり、トランジスタＭＰ１１はオフ状態となる。トランジスタＭＮ１１及びＭＰ１２は、入力信号ＩＳの信号レベルに応じて相補的にオン状態及びオフ状態となり、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第１電流信号が、電流送出ラインＬに送出される。   When the control signal CS is at a high level, the transistor MN12 is turned on and the transistor MP11 is turned off. The transistors MN11 and MP12 are turned on and off in a complementary manner according to the signal level of the input signal IS, and a first current signal whose signal level changes according to a signal obtained by inverting the phase of the input signal IS Sent to line L.

一方、制御信号ＣＳの信号レベルがローレベルである場合、トランジスタＭＰ１１はオン状態となり、トランジスタＭＮ１２はオフ状態となる。電流送出ラインＬはトランジスタＭＰ１１を介して電源に接続され、電源電圧ＶＤＤに応じた固定値を有する第１電流信号が、入力信号ＩＳの信号レベルの変化に関わらず、電流送出ラインＬに送出される。   On the other hand, when the signal level of the control signal CS is low, the transistor MP11 is turned on and the transistor MN12 is turned off. The current sending line L is connected to the power supply via the transistor MP11, and the first current signal having a fixed value corresponding to the power supply voltage VDD is sent to the current sending line L regardless of the change in the signal level of the input signal IS. The

第２電流生成部３６−２は、実施例１の電流調整部１６２と同様の構成を有する。第２電流生成部３６−２は、Ｐチャネル型のＭＯＳトランジスタであるＭＰ２１及びＭＰ２２と、Ｎチャネル型のＭＯＳトランジスタであるＭＮ２１及びＭＮ２２とを有する。トランジスタＭＰ２２及びＭＮ２１のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＮ２２のゲート端子には、イネーブル信号ＥＳ−２が供給される。トランジスタＭＰ２１のゲート端子には、イネーブル信号ＥＳ−２を反転した反転イネーブル信号が供給される。トランジスタＭＰ２２及びＭＮ２１のゲート幅及びゲート長は、トランジスタＭＰ１２及びＭＮ１１のゲート幅及びゲート長と等しい。   The second current generator 36-2 has the same configuration as the current adjuster 162 of the first embodiment. The second current generator 36-2 includes MP21 and MP22 that are P-channel MOS transistors, and MN21 and MN22 that are N-channel MOS transistors. An input signal IS is supplied to the gate terminals of the transistors MP22 and MN21. The enable signal ES-2 is supplied to the gate terminal of the transistor MN22. An inverted enable signal obtained by inverting the enable signal ES-2 is supplied to the gate terminal of the transistor MP21. The gate width and gate length of the transistors MP22 and MN21 are equal to the gate width and gate length of the transistors MP12 and MN11.

イネーブル信号ＥＳ−２がハイレベルの場合、ＭＰ２１及びＭＮ２２はオン状態となり、トランジスタＭＰ２２及びＭＮ２１は、夫々トランジスタＭＰ１２及びＭＮ１１と並列に接続された状態となる。トランジスタＭＰ２２及びＭＮ２１は、入力信号ＩＳの信号レベルに応じて相補的に動作する。第２電流生成部３６−２は、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第２電流信号を電流送出ラインＬに送出する。   When the enable signal ES-2 is at a high level, MP21 and MN22 are turned on, and the transistors MP22 and MN21 are connected in parallel with the transistors MP12 and MN11, respectively. The transistors MP22 and MN21 operate complementarily according to the signal level of the input signal IS. The second current generator 36-2 sends a second current signal whose signal level changes to the current sending line L in accordance with a signal obtained by inverting the phase of the input signal IS.

また、第３電流生成部３６−３〜第ｎ電流生成部３６−ｎも、夫々が第２電流生成部３６−２と同様の構成を有する。すなわち、第ｋ電流生成部３６−ｋ（ｋ：３≦ｋ≦ｎの整数）は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＭＰｋ１及びＭＰｋ２と、Ｎチャネル型のＭＯＳトランジスタであるＭＮｋ１及びＭＮｋ２とを有する。トランジスタＭＰｋ２及びＭＮｋ１のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＮｋ１のゲート端子には、イネーブル信号ＥＳ−ｋが供給される。トランジスタＭＰｋ１のゲート端子には、イネーブル信号ＥＳ−ｋを反転した反転イネーブル信号が供給される。トランジスタＭＰｋ２及びＭＮｋ１のゲート幅及びゲート長は、トランジスタＭＰ１２及びＭＮ１１のゲート幅及びゲート長と等しい。   The third current generator 36-3 to the n-th current generator 36-n also have the same configuration as the second current generator 36-2. That is, the k-th current generation unit 36-k (k: integer of 3 ≦ k ≦ n) includes transistors MPk1 and MPk2 that are P-channel MOS transistors and MNk1 and MNk2 that are N-channel MOS transistors. Have. An input signal IS is supplied to the gate terminals of the transistors MPk2 and MNk1. An enable signal ES-k is supplied to the gate terminal of the transistor MNk1. An inverted enable signal obtained by inverting the enable signal ES-k is supplied to the gate terminal of the transistor MPk1. The gate width and gate length of the transistors MPk2 and MNk1 are equal to the gate width and gate length of the transistors MP12 and MN11.

イネーブル信号ＥＳ−ｋがハイレベルの場合、ＭＰｋ１及びＭＮｋ２はオン状態となり、トランジスタＭＰｋ２及びＭＮｋ１は、夫々トランジスタＭＰ１２及びＭＮ１１と並列に接続された状態となる。トランジスタＭＰｋ２及びＭＮｋ１は、入力信号ＩＳの信号レベルに応じて相補的に動作する。第ｋ電流生成部３６−ｋは、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第ｋ電流信号を電流送出ラインＬに送出する。   When the enable signal ES-k is at a high level, MPk1 and MNk2 are turned on, and the transistors MPk2 and MNk1 are connected in parallel with the transistors MP12 and MN11, respectively. The transistors MPk2 and MNk1 operate complementarily according to the signal level of the input signal IS. The k-th current generation unit 36-k sends a k-th current signal whose signal level changes according to a signal obtained by inverting the phase of the input signal IS to the current sending line L.

従って、例えばイネーブル信号ＥＳ−２〜ＥＳ−ｎが全てハイレベルであるような場合、第１〜第ｎ電流信号を合成した合成電流が電流送出ラインＬに送出される。   Therefore, for example, when all the enable signals ES-2 to ES-n are at a high level, a combined current obtained by combining the first to nth current signals is sent to the current sending line L.

上記の通り、トランジスタＭＰ２２、・・・ＭＰｎ２のゲート幅及びトランジスタＭＮ２１、・・・ＭＮｎ１のゲート幅は、トランジスタＭＰ１２及びＭＮ１１のゲート幅と等しい。従って、ゲート端子に入力信号ＩＳの供給を受けて動作するトランジスタのゲート幅は、各イネーブル信号が全てローレベルである場合（あるいは、電流調整部３６０を有しない場合）と比べて、等価的にｎ倍となる。   As described above, the gate width of the transistors MP22,... MPn2 and the gate width of the transistors MN21,... MNn1 are equal to the gate widths of the transistors MP12 and MN11. Therefore, the gate width of the transistor that operates by receiving the input signal IS at the gate terminal is equivalent to that when the enable signals are all at the low level (or when the current adjustment unit 360 is not provided). n times.

ＭＯＳトランジスタの飽和領域におけるドレイン電流の電流値はゲート幅に比例する。このため、第１電流生成部３６−１〜第ｎ電流生成部３６−ｎは夫々同じ電流値を有する電流信号を電流送出ラインＬに送出し、第１電流信号のｎ倍の電流量を有する合成電流が電流送出ラインＬに送出される。   The drain current value in the saturation region of the MOS transistor is proportional to the gate width. For this reason, the first current generation unit 36-1 to the n-th current generation unit 36-n transmit current signals having the same current value to the current transmission line L, and have a current amount n times that of the first current signal. The combined current is sent to the current sending line L.

これにより、出力回路１７が高出力の送信信号を出力する回路であり、そのために第１電流信号のｎ倍の電流量の駆動電流を必要とするような場合であっても、当該駆動電流を出力回路１７に供給することが可能となる。   As a result, the output circuit 17 is a circuit that outputs a high-output transmission signal. Therefore, even when a drive current having a current amount n times that of the first current signal is required, the drive current is reduced. The output circuit 17 can be supplied.

図６は、出力回路１７が、ｎ段の出力部（第１出力部１７（１）、第１出力部１７（２）、・・・第ｎ出力部１７（ｎ））からなる場合の増幅回路１５の構成例を模式的に示す図である。第１出力部１７（１）〜第ｎ出力部１７（ｎ）は、共通の入力端ＣＴ１と共通の出力端ＣＴ２との間に並列に接続されている。   FIG. 6 shows an amplification in the case where the output circuit 17 includes n stages of output units (first output unit 17 (1), first output unit 17 (2),... Nth output unit 17 (n)). 2 is a diagram schematically showing a configuration example of a circuit 15. FIG. The first output unit 17 (1) to the nth output unit 17 (n) are connected in parallel between the common input terminal CT1 and the common output terminal CT2.

第１出力部１７（１）、第２出力部１７（２）、・・・第ｎ出力部１７（ｎ）の各々は、夫々同じ電流量の駆動電流により駆動される。本実施例では、駆動回路３６は、同じ電流量の電流である第１〜第ｎ電流信号を合成した合成電流が、出力回路の共通入力端ＣＴに供給される。従って、駆動回路３６の第１〜第ｎ電流生成部が生成した第１〜第ｎ電流信号が、第１出力部１７（１）、第２出力部１７（２）、・・・第ｎ出力部１７（ｎ）の各々の駆動電流となる。   Each of the first output unit 17 (1), the second output unit 17 (2),..., The nth output unit 17 (n) is driven by a drive current having the same current amount. In the present embodiment, the drive circuit 36 supplies a combined current obtained by synthesizing the first to n-th current signals having the same current amount to the common input terminal CT of the output circuit. Accordingly, the first to n-th current signals generated by the first to n-th current generation units of the drive circuit 36 are the first output unit 17 (1), the second output unit 17 (2),. It becomes a drive current of each part 17 (n).

なお、駆動回路３６の第２電流生成部３６−２〜第ｎ電流生成部３６−ｎは、イネーブル信号ＥＳ−２〜ＥＳ−ｎの信号レベルに応じて、第２〜第ｎ電流信号を電流送出ラインＬに送出するか否かを切り替える。従って、駆動回路３６は、出力回路１７の出力段の段数がｎである場合だけでなく、１〜ｎのいずれかである場合にも、その段数に応じた電流量の合成電流を出力回路１７に供給することができる。   The second current generation unit 36-2 to the n-th current generation unit 36-n of the drive circuit 36 output the second to n-th current signals according to the signal levels of the enable signals ES-2 to ES-n. Whether to send to the sending line L is switched. Accordingly, the drive circuit 36 outputs a combined current having a current amount corresponding to the number of stages not only when the number of output stages of the output circuit 17 is n but also when the number is any of 1 to n. Can be supplied to.

このように、本実施例の増幅回路１５及び送信回路１０では、複数の出力部の各々を駆動する駆動電流の合成である合成電流を、１つの駆動回路３６が供給する。従って出力段の数に合わせて複数の駆動回路を設ける必要がなく、回路ブロックの増加による増幅回路１５及び送信回路１０の回路規模の増大を抑えることができる。   Thus, in the amplifier circuit 15 and the transmission circuit 10 of this embodiment, one drive circuit 36 supplies a combined current that is a combination of drive currents that drive each of the plurality of output units. Therefore, it is not necessary to provide a plurality of drive circuits according to the number of output stages, and the increase in circuit scale of the amplifier circuit 15 and the transmission circuit 10 due to an increase in circuit blocks can be suppressed.

本実施例の送信回路は、駆動回路及び出力回路の構成において実施例１及び２の送信回路１０と異なる。駆動回路及び出力回路以外の各部の構成については、実施例１及び２と同様であるため説明を省略する。   The transmission circuit of the present embodiment is different from the transmission circuit 10 of the first and second embodiments in the configuration of the drive circuit and the output circuit. Since the configuration of each part other than the drive circuit and the output circuit is the same as in the first and second embodiments, the description thereof is omitted.

図７は、本実施例の駆動回路４６の構成を示す回路図である。駆動回路４６は、第１電流生成部４６−１、第２電流生成部４６−２、第３電流生成部４６−３、・・・第ｎ電流生成部４６−ｎ（ｎ：２以上の整数）を有する。第２電流生成部４６−２〜第ｎ電流生成部４６−ｎは、電流調整部４６０を構成している。   FIG. 7 is a circuit diagram showing the configuration of the drive circuit 46 of the present embodiment. The drive circuit 46 includes a first current generation unit 46-1, a second current generation unit 46-2, a third current generation unit 46-3,... Nth current generation unit 46-n (n: an integer greater than or equal to 2). ). The second current generation unit 46-2 to the nth current generation unit 46-n constitute a current adjustment unit 460.

第１電流生成部４６−１は、実施例２の電流生成部２６１と同様の構成を有し、ＮＯＲ回路として動作する回路である。すなわち、第１電流生成部４６−１は、Ｐチャネル型のＭＯＳトランジスタであるＭＰ１１及びＭＰ１２と、Ｎチャネル型のＭＯＳトランジスタであるＭＮ１１及びＭＮ１２とを有する。トランジスタＭＮ１２及びＭＰ１２のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＰ１１及びＭＮ１１のゲート端子には、制御信号ＣＳが供給される。   The first current generation unit 46-1 is a circuit that has the same configuration as the current generation unit 261 of the second embodiment and operates as a NOR circuit. That is, the first current generation unit 46-1 includes MP11 and MP12 that are P-channel MOS transistors, and MN11 and MN12 that are N-channel MOS transistors. An input signal IS is supplied to the gate terminals of the transistors MN12 and MP12. A control signal CS is supplied to the gate terminals of the transistors MP11 and MN11.

制御信号ＣＳがハイレベルである場合、トランジスタＭＮ１１はオン状態となり、トランジスタＭＰ１１はオフ状態となる。これにより、電流送出ラインＬはトランジスタＭＮ１１を介して接地される。従って、電流送出ラインＬには、入力信号ＩＳの信号レベルの変化に関わらず、接地電位ＧＮＤに応じた固定値を有する第１電流信号が送出される。   When the control signal CS is at a high level, the transistor MN11 is turned on and the transistor MP11 is turned off. As a result, the current transmission line L is grounded via the transistor MN11. Therefore, the first current signal having a fixed value corresponding to the ground potential GND is sent to the current sending line L regardless of the change in the signal level of the input signal IS.

一方、制御信号ＣＳがローレベルである場合、トランジスタＭＮ１１はオフ状態となり、トランジスタＭＰ１１はオン状態となる。トランジスタＭＰ１２及びＭＮ１２は、入力信号ＩＳの信号レベルに応じて相補的にオン状態及びオフ状態となる。これにより、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第１電流信号が、電流送出ラインＬに送出される。   On the other hand, when the control signal CS is at a low level, the transistor MN11 is turned off and the transistor MP11 is turned on. The transistors MP12 and MN12 are turned on and off in a complementary manner according to the signal level of the input signal IS. As a result, the first current signal whose signal level changes according to the signal obtained by inverting the phase of the input signal IS is sent to the current sending line L.

第２電流生成部４６−２は、実施例２の電流調整部２６２と同様の構成を有する。第２電流生成部４６−２は、Ｐチャネル型のＭＯＳトランジスタであるＭＰ２１及びＭＰ２２と、Ｎチャネル型のＭＯＳトランジスタであるＭＮ２１及びＭＮ２２とを有する。トランジスタＭＰ２２及びＭＮ２１のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＮ２１のゲート端子には、イネーブル信号ＥＳ−２が供給される。トランジスタＭＰ２１のゲート端子には、イネーブル信号ＥＳ−２を反転した反転イネーブル信号が供給される。トランジスタＭＰ２２及びＭＮ２１のゲート幅及びゲート長は、トランジスタＭＰ１２及びＭＮ１２のゲート幅及びゲート長と等しい。   The second current generation unit 46-2 has the same configuration as the current adjustment unit 262 of the second embodiment. The second current generator 46-2 includes MP21 and MP22 that are P-channel MOS transistors, and MN21 and MN22 that are N-channel MOS transistors. An input signal IS is supplied to the gate terminals of the transistors MP22 and MN21. An enable signal ES-2 is supplied to the gate terminal of the transistor MN21. An inverted enable signal obtained by inverting the enable signal ES-2 is supplied to the gate terminal of the transistor MP21. The gate width and gate length of the transistors MP22 and MN21 are equal to the gate width and gate length of the transistors MP12 and MN12.

イネーブル信号ＥＳ−２がハイレベルの場合、ＭＰ２１及びＭＮ２２はオン状態となり、トランジスタＭＰ２２及びＭＮ２１は、夫々トランジスタＭＰ１２及びＭＮ１２と並列に接続された状態となる。トランジスタＭＰ２２及びＭＮ２１は、入力信号ＩＳの信号レベルに応じて相補的に動作する。第２電流生成部４６−２は、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第２電流信号を電流送出ラインＬに送出する。   When the enable signal ES-2 is at a high level, MP21 and MN22 are turned on, and the transistors MP22 and MN21 are connected in parallel with the transistors MP12 and MN12, respectively. The transistors MP22 and MN21 operate complementarily according to the signal level of the input signal IS. The second current generator 46-2 sends a second current signal whose signal level changes according to a signal obtained by inverting the phase of the input signal IS to the current sending line L.

また、第３電流生成部４６−３−〜第ｎ電流生成部４６−ｎも、夫々が第２電流生成部４６−２と同様の構成を有する。すなわち、第ｋ電流生成部４６−ｋ（ｋ：３≦ｋ≦ｎの整数）は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＭＰｋ１及びＭＰｋ２と、Ｎチャネル型のＭＯＳトランジスタであるＭＮｋ１及びＭＮｋ２とを有する。トランジスタＭＰｋ２及びＭＮｋ１のゲート端子には、入力信号ＩＳが供給される。トランジスタＭＮｋ１のゲート端子には、イネーブル信号ＥＳ−ｋが供給される。トランジスタＭＰｋ１のゲート端子には、イネーブル信号ＥＳ−ｋを反転した反転イネーブル信号が供給される。トランジスタＭＰｋ２及びＭＮｋ１のゲート幅及びゲート長は、トランジスタＭＰ１２及びＭＮ１２のゲート幅及びゲート長と等しい。   Further, the third current generator 46-3- to the n-th current generator 46-n also have the same configuration as the second current generator 46-2. That is, the k-th current generation unit 46-k (k: integer of 3 ≦ k ≦ n) includes transistors MPk1 and MPk2 that are P-channel MOS transistors and MNk1 and MNk2 that are N-channel MOS transistors. Have. An input signal IS is supplied to the gate terminals of the transistors MPk2 and MNk1. An enable signal ES-k is supplied to the gate terminal of the transistor MNk1. An inverted enable signal obtained by inverting the enable signal ES-k is supplied to the gate terminal of the transistor MPk1. The gate width and gate length of the transistors MPk2 and MNk1 are equal to the gate width and gate length of the transistors MP12 and MN12.

イネーブル信号ＥＳ−ｋがハイレベルの場合、ＭＰｋ１及びＭＮｋ２はオン状態となり、トランジスタＭＰｋ２及びＭＮｋ１は、夫々トランジスタＭＰ１２及びＭＮ１２と並列に接続された状態となる。トランジスタＭＰｋ２及びＭＮｋ１は、入力信号ＩＳの信号レベルに応じて相補的に動作する。第ｋ電流生成部４６−ｋは、入力信号ＩＳの位相を反転した信号に応じて信号レベルが変化する第ｋ電流信号を電流送出ラインＬに送出する。   When the enable signal ES-k is at a high level, MPk1 and MNk2 are turned on, and the transistors MPk2 and MNk1 are connected in parallel with the transistors MP12 and MN12, respectively. The transistors MPk2 and MNk1 operate complementarily according to the signal level of the input signal IS. The k-th current generation unit 46-k sends the k-th current signal whose signal level changes according to the signal obtained by inverting the phase of the input signal IS to the current sending line L.

従って、例えばイネーブル信号ＥＳ−２〜ＥＳ−ｎが全てハイレベルであるような場合、第１〜第ｎ電流信号を合成した合成電流が電流送出ラインＬに送出される。   Therefore, for example, when all the enable signals ES-2 to ES-n are at a high level, a combined current obtained by combining the first to nth current signals is sent to the current sending line L.

上記の通り、トランジスタＭＰ２２、・・・ＭＰｎ２のゲート幅及びトランジスタＭＮ２１、・・・ＭＮｎ１のゲート幅は、トランジスタＭＰ１２及びＭＮ１２のゲート幅と等しい。従って、ゲート端子に入力信号ＩＳの供給を受けて動作するトランジスタのゲート幅は、各イネーブル信号が全てローレベルである場合（あるいは、電流調整部３６０を有しない場合）と比べて、等価的にｎ倍となる。   As described above, the gate width of the transistors MP22,... MPn2 and the gate width of the transistors MN21,... MNn1 are equal to the gate widths of the transistors MP12 and MN12. Therefore, the gate width of the transistor that operates by receiving the input signal IS at the gate terminal is equivalent to that when the enable signals are all at the low level (or when the current adjustment unit 360 is not provided). n times.

ＭＯＳトランジスタの飽和領域におけるドレイン電流の電流値はゲート幅に比例する。このため、第１電流生成部４６−１〜第ｎ電流生成部４６−ｎは夫々同じ電流値を有する電流信号を電流送出ラインＬに送出し、第１電流信号のｎ倍の電流量を有する合成電流が電流送出ラインＬに送出される。   The drain current value in the saturation region of the MOS transistor is proportional to the gate width. For this reason, the first current generation unit 46-1 to the n-th current generation unit 46-n transmit current signals having the same current value to the current transmission line L, and have a current amount n times that of the first current signal. The combined current is sent to the current sending line L.

従って、本実施例の駆動回路４６は、実施例３の駆動回路３６と同様、出力回路１７がｎ段の出力部からなる場合においても、各出力部の共通入力端ＣＴに合成電流を供給することにより、第１出力部１７（１）〜第ｎ出力部１７（ｎ）の各々を駆動する駆動電流（第１〜第ｎ電流信号）を供給することができる。   Therefore, like the drive circuit 36 of the third embodiment, the drive circuit 46 of the present embodiment supplies a combined current to the common input terminal CT of each output section even when the output circuit 17 is composed of n stages of output sections. Thus, it is possible to supply drive currents (first to nth current signals) for driving each of the first output unit 17 (1) to the nth output unit 17 (n).

なお、駆動回路４６は、実施例３の駆動回路３６と同様、イネーブル信号ＥＳ−２〜ＥＳ−ｎの信号レベルに応じて、第２〜第ｎ電流信号を電流送出ラインＬに送出するか否かを切り替えることができる。従って、駆動回路４６は、出力回路１７の出力段の段数がｎである場合だけでなく、１〜ｎのいずれかである場合にも、その段数に応じた電流量の合成電流を出力回路１７に供給することができる。   The drive circuit 46 sends out the second to n-th current signals to the current sending line L according to the signal levels of the enable signals ES-2 to ES-n, like the drive circuit 36 of the third embodiment. Can be switched. Therefore, the drive circuit 46 outputs a combined current having a current amount corresponding to the number of stages not only when the number of output stages of the output circuit 17 is n but also when the number is any of 1 to n. Can be supplied to.

このように、本実施例の増幅回路１５及び送信回路１０では、複数の出力部の各々を駆動する駆動電流の合成である合成電流を、１つの駆動回路４６が供給する。従って出力段の数に合わせて複数の駆動回路を設ける必要がなく、回路ブロックの増加による増幅回路１５及び送信回路１０の回路規模の増大を抑えることができる。   As described above, in the amplifier circuit 15 and the transmission circuit 10 of the present embodiment, one drive circuit 46 supplies a combined current that is a combination of drive currents that drive each of the plurality of output units. Therefore, it is not necessary to provide a plurality of drive circuits according to the number of output stages, and the increase in circuit scale of the amplifier circuit 15 and the transmission circuit 10 due to an increase in circuit blocks can be suppressed.

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、ＮＡＮＤ回路及びＮＯＲ回路が、図２、図４、図５及び図７に示すようにＰチャネル型のＭＯＳトランジスタ２つとＮチャネル型のＭＯＳトランジスタ２つとの組み合わせからなる例について説明した。しかし、各回路の構成はこれに限られず、夫々入力信号ＩＳ及び制御信号ＣＳを受けてＮＡＮＤ回路及びＮＯＲ回路として動作するように構成されていれば良い。   In addition, this invention is not limited to the said embodiment. For example, in the above embodiment, the NAND circuit and the NOR circuit are composed of a combination of two P-channel MOS transistors and two N-channel MOS transistors as shown in FIG. 2, FIG. 4, FIG. Explained. However, the configuration of each circuit is not limited to this, and it may be configured to operate as a NAND circuit and a NOR circuit by receiving the input signal IS and the control signal CS, respectively.

また、上記実施例では、実施例１及び実施例２において出力回路が２段、実施例３及び実施例４において出力回路がｎ段からなる例について説明した。しかし、出力回路の段数は固定ではなく切り替え可能に構成されていても良い。例えば、図６に示すｎ段の出力部を有する出力回路において、共通の入力端ＣＴ１から各出力部までの接続ラインに切替スイッチを設け、イネーブル信号ＥＳ−２、・・・ＥＳ−ｎに応じて切替スイッチを動作させることにより、出力回路の段数を１〜ｎ段に切り替え可能に構成しても良い。   In the above-described embodiment, the example in which the output circuit has two stages in the first and second embodiments and the output circuit has n stages in the third and fourth embodiments has been described. However, the number of stages of the output circuit is not fixed and may be configured to be switchable. For example, in the output circuit having an n-stage output unit shown in FIG. 6, a changeover switch is provided in a connection line from the common input terminal CT1 to each output unit, and according to the enable signals ES-2,. By operating the changeover switch, the number of stages of the output circuit may be switched to 1 to n stages.

また、上記各実施例では、第１〜第ｎの各電流生成部（実施例１及び２では電流生成部及び電流調整部）を構成するトランジスタのゲート幅と電流調整部を構成するトランジスタのゲート幅とが夫々等しい場合について説明した。しかし、各電流生成部を構成するトランジスタのゲート幅を異なるゲート幅としても良い。第１〜第ｎの各電流生成部は、出力回路の各出力部を駆動するための駆動電流の合成電流を電流送出ラインＬに送出するものであれば良い。   In each of the above embodiments, the gate width of the transistor constituting the first to nth current generators (the current generator and the current regulator in Examples 1 and 2) and the gate of the transistor constituting the current regulator. The case where the widths are equal to each other has been described. However, the gate widths of the transistors constituting each current generation unit may be different gate widths. Each of the first to n-th current generation units may be any unit that sends a combined current of drive currents for driving the output units of the output circuit to the current transmission line L.

また、上記各実施例では、出力回路１７を構成する各出力部（第１出力部１７（１）〜第ｎ出力部１７（ｎ））が夫々同じ電流量を有する駆動電流により駆動される例について説明した。しかし、各出力部が夫々異なる電流量の駆動電流により駆動される構成としても良い。すなわち、本発明の増幅回路及び送信回路は、駆動回路が第１〜第ｎの駆動電流を合成した合成電流を共通入力端ＣＴに供給することにより、出力回路の第１〜第ｎの出力部の各々が駆動されるように構成されていれば良い。   Further, in each of the above embodiments, each output unit (the first output unit 17 (1) to the nth output unit 17 (n)) constituting the output circuit 17 is driven by a drive current having the same current amount. Explained. However, each output unit may be driven by drive currents having different current amounts. That is, in the amplifier circuit and the transmission circuit of the present invention, the drive circuit supplies the combined current obtained by combining the first to n-th drive currents to the common input terminal CT, whereby the first to n-th output units of the output circuit. It suffices if each of them is configured to be driven.

１０ 送信回路
１１ Ｄ／Ａ変換部
１２ 局部発振器
１３ 変調部
１４ 制御部
１５ 増幅回路
１６、２６、３６、４６ 駆動回路
１７ 出力回路
１８ アンテナ
１６１、２６１、３６−１、４６−１ 第１電流生成部
１６２、２６２、３６０、４６０ 電流調整部 DESCRIPTION OF SYMBOLS 10 Transmission circuit 11 D / A conversion part 12 Local oscillator 13 Modulation part 14 Control part 15 Amplifier circuit 16, 26, 36, 46 Drive circuit 17 Output circuit 18 Antenna 161, 261, 36-1, 46-1 1st electric current generation Unit 162, 262, 360, 460 Current adjustment unit

Claims (7)

入力信号を増幅して送信信号を生成する増幅回路であって、
共通の入力端及び共通の出力端の間に並列に接続された第１〜第ｎ（ｎ：２以上の整数）の出力部からなり、前記送信信号を出力する出力回路と、
前記第１〜第ｎの出力部の各々を駆動する第１〜第ｎの駆動電流を合成した合成電流を生成し、前記出力回路の前記共通の入力端に供給する駆動回路と、
を有することを特徴とする増幅回路。 An amplification circuit that amplifies an input signal and generates a transmission signal,
An output circuit that outputs first to nth (n: integer greater than or equal to 2) output units connected in parallel between a common input end and a common output end, and outputs the transmission signal;
A drive circuit that generates a combined current obtained by combining the first to nth drive currents that drive each of the first to nth output units, and supplies the combined current to the common input terminal of the output circuit;
An amplifier circuit comprising: 前記駆動回路は、
前記合成電流を前記出力回路の前記共通の入力端に送出する電流送出ラインと、
前記第１〜第ｎの駆動電流を前記電流送出ラインに夫々送出する第１〜第ｎの電流送出部と、
を有し、
前記第１〜第ｎの電流送出部の各々は、
ゲート端子に前記入力信号が供給され、ソース端子に電源電位が印加され、ドレイン端子が前記電流送出ラインに接続された第１チャネル型の第１トランジスタと、
ゲート端子に前記入力信号が供給され、ソース端子に接地電位が印加され、ドレイン端子が前記電流送出ラインに接続された前記第１チャネル型とは反対チャネル型の第２チャネル型の第２トランジスタと、
を有することを特徴とする請求項１に記載の増幅回路。 The drive circuit is
A current delivery line for delivering the combined current to the common input of the output circuit;
First to n-th current sending units for sending the first to n-th driving currents to the current sending lines, respectively.
Have
Each of the first to n-th current sending units is
A first channel type first transistor in which the input signal is supplied to a gate terminal, a power supply potential is applied to a source terminal, and a drain terminal is connected to the current transmission line;
A second channel type second transistor opposite to the first channel type, wherein the input signal is supplied to the gate terminal, the ground potential is applied to the source terminal, and the drain terminal is connected to the current transmission line; ,
The amplifier circuit according to claim 1, further comprising: 前記第１の電流送出部は、
ゲート端子に制御信号が供給され、ソース端子に電源電位が印加され、ドレイン端子が前記電流送出ラインに接続された前記第１チャネル型の第３トランジスタと、
ゲート端子に前記制御信号が供給され、ソース端子に接地電位が印加され、ドレイン端子が前記第２トランジスタのソース端子に接続された前記第２チャネル型の第４トランジスタと、
を有し、
前記入力信号及び前記制御信号の否定論理積に応じた電流信号を前記第１の駆動電流として前記電流送出ラインに送出するＮＡＮＤ回路であることを特徴とする請求項２に記載の増幅回路。 The first current sending unit includes:
A first channel type third transistor having a control signal supplied to a gate terminal, a power supply potential applied to a source terminal, and a drain terminal connected to the current delivery line;
The second channel type fourth transistor, wherein the control signal is supplied to the gate terminal, the ground potential is applied to the source terminal, and the drain terminal is connected to the source terminal of the second transistor;
Have
3. The amplifier circuit according to claim 2, wherein the amplifier circuit is a NAND circuit that sends a current signal corresponding to a negative logical product of the input signal and the control signal to the current sending line as the first driving current. 4. 前記第１の電流送出部は、
ゲート端子に制御信号が供給され、ソース端子に電源電位が印加され、ドレイン端子が前記第１トランジスタのソース端子に接続された前記第１チャネル型の第３トランジスタと、
ゲート端子に前記制御信号が供給され、ソース端子に接地電位が印加され、ドレイン端子が前記電流送出ラインに接続された前記第２チャネル型の第４トランジスタと、
を有し、
前記入力信号及び前記制御信号の否定論理和に応じた電流信号を前記第１の駆動電流として前記電流送出ラインに送出するＮＯＲ回路であることを特徴とする請求項２に記載の増幅回路。 The first current sending unit includes:
A first channel-type third transistor, wherein a control signal is supplied to a gate terminal, a power supply potential is applied to a source terminal, and a drain terminal is connected to a source terminal of the first transistor;
A second transistor of the second channel type, wherein the control signal is supplied to a gate terminal, a ground potential is applied to a source terminal, and a drain terminal is connected to the current transmission line;
Have
3. The amplifier circuit according to claim 2, wherein the amplifier circuit is a NOR circuit that sends a current signal corresponding to a negative logical sum of the input signal and the control signal to the current sending line as the first driving current. 4. 前記第２〜第ｎの電流送出部の各々は、
ゲート端子にイネーブル信号を反転した反転イネーブル信号が供給され、ソース端子に電源電位が印加され、ドレイン端子が前記第１トランジスタのソース端子に接続された前記第１チャネル型の第５トランジスタと、
ゲート端子に前記 イネーブル信号が供給され、ソース端子に接地電位が印加され、ドレイン端子が前記第２トランジスタのソース端子に接続された前記第２チャネル型の第６トランジスタと、
を有することを特徴とする請求項２乃至４のいずれか１に記載の増幅回路。 Each of the second to n-th current sending units includes:
An inverted enable signal obtained by inverting an enable signal at a gate terminal; a power supply potential is applied to a source terminal; and a drain terminal is connected to a source terminal of the first transistor;
The second channel-type sixth transistor, wherein the enable signal is supplied to the gate terminal, a ground potential is applied to the source terminal, and the drain terminal is connected to the source terminal of the second transistor;
5. The amplifier circuit according to claim 2, comprising: 入力データをデジタルアナログ変換してアナログ信号を生成するＤ／Ａ変換部と、
前記アナログ信号を変調して入力信号を生成する変調部と、
前記入力信号を増幅して送信信号を生成する増幅回路と、
を有し、
前記増幅回路は、
共通の入力端及び共通の出力端の間に並列に接続された第１〜第ｎ（ｎ：２以上の整数）の出力部からなり、前記送信信号を出力する出力回路と、
前記第１〜第ｎの出力部の各々を駆動する第１〜第ｎの駆動電流を合成した合成電流を生成し、前記出力回路の前記共通の入力端に供給する駆動回路と、
を有することを特徴とする送信回路。 A D / A converter for converting the input data from digital to analog to generate an analog signal;
A modulation unit that modulates the analog signal to generate an input signal;
An amplification circuit for amplifying the input signal to generate a transmission signal;
Have
The amplifier circuit is
An output circuit that outputs first to nth (n: integer greater than or equal to 2) output units connected in parallel between a common input end and a common output end, and outputs the transmission signal;
A drive circuit that generates a combined current obtained by combining the first to nth drive currents that drive each of the first to nth output units, and supplies the combined current to the common input terminal of the output circuit;
A transmission circuit comprising: 共通の入力端及び共通の出力端の間に並列に接続された第１〜第ｎ（ｎ：２以上の整数）の出力部からなる出力回路と前記出力回路を駆動する駆動回路とを有し、入力信号を増幅して送信信号を生成する増幅回路において、前記出力回路を駆動する電流を生成する駆動電流生成方法であって、
前記駆動回路は、
前記第１〜第ｎの出力部の各々を駆動する第１〜第ｎの駆動電流を合成した合成電流を生成するステップと、
前記合成電流を前記出力回路の前記共通の入力端に供給するステップと、
を実行することを特徴とする駆動電流生成方法。 An output circuit composed of first to n-th (n: integer greater than or equal to 2) output units connected in parallel between a common input end and a common output end; and a drive circuit for driving the output circuit A driving current generating method for generating a current for driving the output circuit in an amplifier circuit for amplifying an input signal to generate a transmission signal,
The drive circuit is
Generating a combined current obtained by combining the first to n-th driving currents for driving each of the first to n-th output units;
Supplying the combined current to the common input of the output circuit;
The drive current generation method characterized by performing.
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